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N e w s a n d V i e w sProv id ing Leading E lect ronic Des ign Automat ion So lut ions
Autumn2006 Vo l .23
N e w s a n d V i e w sAutumn 2006 Vol .23
●発行日 2006年10月30日（季刊）●発行人 メンター・グラフィックス・ジャパン株式会社●編集人 News and Views 編集部
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[FEATURE] Design to Si l icon
ESLツールの利用はあなたに適しているでしょうか？
[Success Story]1,000万チップ製造・50件のテープアウト・1/85のパターン圧縮
ルネサス テクノロジ、TestKompressでテスト手法と品質の向上に成功
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Pure ANSI C++
Hand-Coded RTL
Hard IP
Optimal Solutions
OptimizationScope
Architectual Scenarios
Are
a
N e w s a n d V i e w s
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ESLツールの利用はあなたに適しているでしょうか？業界アナリストによる最新の予測によれば、ESL（Electronic System Level）設計ツールの
市場は今後3年間で3倍に拡大すると言われており、ESLはヨーロッパ、米国の主要な設計関
連カンファレンスにおいてもますますポピュラーな話題になっています。
今回はこのESL設計についてご紹介します。
ESLが拡大の一途をたどっている理由は簡単、
設計の複雑性です。設計再利用とプラットフォー
ム設計の拡大を考慮した場合でも、Gartner
Dataquestは次世代デザインのゲート数のうち
30%は設計と検証が必要であるとしています。こ
れはおよそ5000万ゲート90nm ASICデザイン
のうち1500万ゲートにあたります。さらに、コンピ
ューティングと通信の統合により、3Gワイヤレ
ス、衛星通信、ワイヤレスLAN、ビデオ／画像
処理等、アルゴリズム主体のアプリケーションの
拡大が進んでいます。
これらのデザインは非常に複雑であり、RTL
ベースのフローは限界に近づいています。その
結果、ASICやFPGAの設計者は爆発的に増大
するゲート数とデザインの複雑性に対してより効
率的に対応するため、より高い抽象度に移行し
なければならないと感じています。
ESLはRTLを超えたより高いレベルの抽象度
に移行する手段を提供します。ESLの最終的な
理想は、単一のハイレベルなシステム仕様から
ハードウェアとソフトウェアの両方を並列的に自
動作成することです。この長期的な目標を達成
するために、多くのEDA（Electronic Design
Automation）ベンダーはまずハードウェア設計領
域に集中し、マニュアル手法と比較して10～100
倍の生産性向上を可能にするような設計、合成
[ F E A T U R E ] D e s i g n t o S i l i c o n
および検証ソリューションを開発しています。
3つの設計手法
複雑なエレクトロニクス・システムには3つの
異なる設計スタイルで作成されたブロックが含ま
れており、それぞれが独自の要件を持っていま
す。その結果、ESL設計も3つの異なる手法、す
なわちアルゴリズム設計、プロセッサ／メモリ設
計（バス・セントリックとも言われる）、制御ロジッ
ク設計、で構成され、各々が独立して進化を続
けています。制御ロジックに関しては、多くのハ
ードウェア設計者は有限ステートマシンを実装す
るためのより効率的な方法を模索しています。こ
の分野の研究、開発は継続していますが、制御
ロジックに対するESL設計はこの3つの手法の
うち最も成熟度が低い分野といえるでしょう。
プロセッサ／メモリを中心とした設計はハード
ウェア、ソフトウェア、バス －すなわちシステム
全体にわたります。この分野ではオンチップ通信
が重要です。そのためRTLに移る前に正しいソ
リューションを見つけるには、設計者はハードウ
ェア／ソフトウェアの分割やバス・アーキテクチ
ャ等、重要な設計上の決定を、より高い抽象度
に引き上げねばなりません。
アルゴリズム・セントリックな設計においては、
エンジニアは最適な実装を可能な限り迅速に設
計、検証しなければなりません。プロセッサが関
与しない場合、これらのデータパス・アプリケー
ションでは他の手法で問題となるバス・パフォー
マンスの問題を考慮する必要はありません。より
高い抽象度で設計することにより、アーキテクチ
ャの変更を行う際にソース・コードを書き直し、
再テストする面倒なプロセスを省くことができま
す。設計者は別のデバイス・アーキテクチャの検
討や、最適なパフォーマンス、サイズ、消費電力
を得るためのデザインのチューニングを簡単に
行えるようになります。そのため、ESLツールを
利用するアルゴリズム・ハードウェア設計者はハ
ンドコーディング手法やハードIPソリューションを
使った場合よりも常に良い結果を得ることがで
きます。また、多くのデータパス主体のデザイン
に対してこれらの結果を数ヶ月ではなく数日で達
成することができます。
設計品質の劇的な向上に加え、ESLフローで
はバグも60%削減することが可能です。アルゴ
リズム合成ではマニュアルRTL作成過程でどう
しても生じるエラーを回避することができ、この
ことが設計サイクル全体の改善の鍵となります。
設計に関連した決定から生じるバグに関しては、
同じハイレベル記述を使って、CからRTLまでの
一貫性のある、高速システムモデルを含む検証
環境を自動的に作成することにより対応できま
す。これにより、システム・エンジニアが指定した
設計意図を確実に維持し、また検証プロセスの
効率化を図ることができます。
シミュレーションに対しては、先進的ESLツー
ルは自動的にSystemCトランザクション・モデル
ならびにラッパーを生成するため設計者は迅速
にアーキテクチャのトレードオフを検討すること
ができ、SystemCをサポートする検証環境を使
うことで従来のRTLと比較して20-100倍高速に
シミュレーションを実行することが可能になりま
す。SystemCモデルを生成する機能を使って、
設計者は高速にアーキテクチャのトレードオフ検
討とデザインの検証を行い、また既存のC++テ
ストベンチをフロー全体にわたって再利用するこ
とが可能になります。
誰がESL設計を利用しているのか?
それでは、ESLは今日どのようなところで利用
されているでしょうか？ご想像の通り、最初にこ
れらのツールを採用した人達は、設計の困難な
アプリケーション分野、特に急成長中のコンシュ
ーマおよび通信分野に集中しています。これらの
データ処理の多いアプリケーションはより高位と
なる抽象度からの合成に適しており、通信、マル
チメディアおよび画像処理アプリケーションでは
ESLツールが熱心に適用されています。
ESLの利用が適しているかどうかは、もちろん
設計要件によります。もしハードウェア開発を高
速化する必要があるなら、ESLを利用する価値
があるかもしれません。パフォーマンス・モデルを
使ったアーキテクチャ解析を行う必要があるな
ら、是非ともESLを検討すべきです。構築時に
正しいことが保証される設計のサポートと段階的
な設計改良手法を実現するESLは、データ処理
の多いデザインを厳しいスケジュールで市場投
入する上で強力な支援ツールとなり得ます。
Simon BlochGeneral Manager,
Design Creation & Synthesis DivisionMentor Graphics Corp.
図：純粋なANSI C++ソース・コードからのアルゴリズム合成により、ハンドコーディングによる設計やハードIPを使った設計よりも優れた最適なハードウェア実装を達成することが可能
N e w s a n d V i e w s
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ルネサス テクノロジは、PLLクロックを使ったat-speedテストとモジュール・ベースの
TestKompressを組み合わせることにより、1/85という抜群の圧縮率を達成しテスト品
質の向上に成功しました。 今回はその画期的なテスト手法、CDPT（Compressed
Deterministic Pattern Test）をご紹介いたします。
S u c c e s s S t o r y
ルネサス テクノロジ、メンター・グラフィックスのTestKompressでテスト手法と品質の向上に成功
ルネサステクノロジは、優れた製品テスト手
法や品質の改善手法で業界をリードする半導体
メーカーです。ルネサス テクノロジは130nm、
90nm、65nmのシステム・オン・チップ（SoC）
を開発しています。設計規模は、アプリケーシ
ョンによって100万から1,000万ゲート以上まで
様々です。従来のテクノロジを使ったSoCでは
1/10程度のテストパターン圧縮で十分でしたが、
90nmではこれより大きな圧縮率が必要とされ
ます。65nm時代を迎えるにあたって、ルネサス
テクノロジは各種課題への対応策としてメンタ
ー・グラフィックスのテスト関連ツールに注目し
ました。
ルネサステクノロジは、他の半導体メーカー
同様、拡大する設計規模、微細化するジオメト
リ、製品の多機能化、テストパターン量の増大、
タイム・トゥ・マーケットへの対応、コストの問題
等、世界共通の課題に直面しています。しかし
パターンのボリュームがATEのメモリ・サイズ
を超えつつある中、ATEに対する投資は制限
されています。大規模なSoCではATEのメモリ
にパターンを1回でロードすることができませ
ん。残りのパターンを再度ATEにリロードする
ことになれば、テスト時間とコストが増大してし
まいます。
テスト品質についてはどうでしょうか？従来の
テクノロジでは「縮退故障」モデルを使った手
法が使用されていましたが、90nmを代表とす
る微細なテクノロジでは、抵抗によるオープン
故障や、遅延故障など新しいタイプの故障が出
現しています。残念ながら「縮退故障」モデルの
パターンではこれらの故障を発見できません。
at-speedテストがナノメータ設計での有効な
故障検出手法として適用されつつあるのはその
ためです。
しかし、at-speedテストも解決策の一部にす
ぎません。設計規模の拡大は、テストパターン
の大規模化を招いています。大容量に対応し
たテスト装置が必要とされていますが、多くの
場合非常に高価であるため導入が進みません。
代替策として複数回ロードを行う方法がありま
すが、テスト時間が長くなります。一方、新たな
故障を検出するためにテスト品質の改善も求め
られています。繰り返しになりますが、新しい
ATEの導入には大きなコストがかかり、またat-
speedテストパターンの追加はテスト時間の長
期化につながります。これら全てがチップの高
価格化を招き、場合によっては市場機会の損失
につながることもあります。
ルネサステクノロジは、この多面的な問題に
対し、メンター・グラフィックスのTestKompress
ソリューションで取り組みました。
ルネサス テクノロジのテスト戦略：
CDPT [Compressed Deterministic Pattern Test]
ルネサステクノロジは、テストに対するコス
トの問題を解決すると共に優れたテスト品質を
保証するCDPT（Compressed Deterministic
Pattern Test）手法を開発しました。設計に対
する制約はスキャン手法と同等であり、テスト
パターンは1/10から1/100まで圧縮可能です。
スキャン回路に E D T（ E m b e d d e d
Deterministic Test）回路を追加することによ
り、オーバーヘッドの問題も解決されています。
ルネサス テクノロジはCDPT手法を採用する
ことで、DFT活用選択肢が広がりました。
そして、TestKompressが標準CDPTツール
として採用されています。
TestKompressの選択にあたっては、3つの
主要な技術的要素がルネサス テクノロジの確
信を深めることになりました。まず第一に、大規
模設計においては、高圧縮率を実現できる技
「テストパターンを効率的に高圧縮す
ることにより、我社の最先端SoCお
よびマイクロコントローラ・ソリュー
ションを提供するために要する時間と
労力を最小限に抑えることが可能と
なります。またTestKompressの
at-speedソリューションによって我
社の製品品質がさらに向上できると
大きな期待を寄せています。」
株式会社ルネサステクノロジシステム設計技術開発部長
多田 修 氏
ルネサステクノロジのDFT（テスト容易化技術開発）
チーム
左から福井賀章氏高倉正博氏太刀川和芳氏
図1：圧縮率のケーススタディ
ATEの能力は32Mステップ、テストパターン
のサイズはFastScanでは51.3Mでした。一
方、TestKompressのテストパターンは0.6M
ステップでした。TestKompress適用により
テスト時間は10.2秒以上から0.12秒に短縮
されました。テスト・カバレッジは96.96%で
これはTestKompressとFastScanで同じで
した。テスト・データはATEメモリに格納する
ことができました。１回のローディングが
TestKompressで実現できました。
TDVR : Test Data Volume Reduction ratio
51.3 / 0.6 = 85x
EOC : Effectiveness Of Compressibility
85x / 128x = 66.4%
1,000万チップ製造・50件のテープアウト・1/85のパターン圧縮
FastScan TestKompress
パターン圧縮結果�
テストパターン圧縮 51.3 Mステップ 0.6 Mステップ�
テスト時間圧縮 10.2 秒以上 0.12 秒�
テスト・カバレッジ 96,96%（FastScanと同じ）�
ATEの限界�32 Mstep
51.3 Mstep
0.6 Mstep
TDVR
85x
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N e w s a n d V i e w s
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C o r p o r a t e D a t a
株式会社ルネサス テクノロジ
ルネサステクノロジは、ユビキタス社会に
必要なセキュリティ技術、小型・低消費電
力技術、ネットワーク技術、インタフェース
技術、そのすべてを持っており、世界をリー
ドする真の“インテリジェントチップソリュ
ーションプロバイダ”を目指しています。
術であることが必須条件です。1,000万ゲート
規模のSoCでは、パターンサイズがATEの制
限を超えてしまいます。1/50以上の圧縮能力を
持つTestKompressでは、1,000万ゲート規模
のSoCに対するパターンもリロードなしにATE
にロードすることができます。
第二に、TestKompressはEDT（Embedded
Deterministic Test）回路をモジュール・ベースで
追加することができます。このアプローチでレ
イアウトのブロック間配線混雑問題を回避する
ことができました。
第三に、ディープ・サブミクロンのプロセスで
は多数の遅延故障が発生するということがあげ
られます。180nmと比較して、130nmでは遅延
故障の発生率は10倍以上になります。遅延故障
は、適用されるクロック速度が低速である場合
には出現しません。そのため、内部PLLクロック
に基づいたat-speedテストが必要とされます。
TestKompressはNamed Capture Procedure
を使った内部PLLクロックによるat-speedテス
トを実行することができます。
2004年4月から2005年12月にかけて、ルネ
サス テクノロジは50件のテープアウトに成功
し、1 , 0 0 0 万個のチップ製造を行い、
TestKompressを使って最大1/85の圧縮率を達
成しています。この実績により、メンター・グラフ
ィックスのTestKompressはルネサス テクノロ
ジにおいて、SoC向けの標準テスト・ソリューシ
ョンとなりました。
S u p p o r t N e t I n f o r m a t i o n 製品のサポートサイト www.mentor.com/japan/
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No Modular EDT Modular EDT
EDT Logic
291ものワイヤ・ショートが�1つのEDTロジック・�バウンダリで発生�
ワイヤ・ショートの大部分を�2つのEDTロジック下で�修正可能�
EDT Area1
EDT Area2
EDT Logic1
EDT Logic2
Hard IP
Hard IP
Hard IP
Hard IP
図2：モジュール・ベースのEDT
モジュール・ベースのEDTを使用することにより、より多くのワイヤ・ショート（未配線）を修正できます。
モジュール・ベース手法を使うことにより、よりDFTのためのレイアウト容易化性を改善することができます。