應用於車用晶片系統之高速電路板電磁相容...

技術學刊第二十八卷第一期民國一○二年 25

Journal of Technology, Vol. 28, No. 1, pp. 25-33 (2013)

應用於車用晶片系統之高速電路板電磁相容技術分析與設計

林光浩* 楊岱軒曾振東

國立勤益科技大學電子工程系

摘要

在現今科技發展下，電路板設計不再是將訊號線正確連接這麼單純，而印

刷電路板上的電磁相容成為必須要考量之因素，整合印刷電路板上各種不同種

類的信號使各信號不會互相干擾。本文採用經濟部九十九年電磁相容 (EMC)

設計競賽所提供的電路圖，進行電路分析並且依照各元件的規格書來區分元件

特性，以利在印刷電路板佈局時可規劃各元件的最佳擺放位置，並採用電磁相

容設計準則應用於電路佈局，並且使用日本 NEC所開發的 EMIStream模擬軟

體進行系統模擬，在設計初期就將 EMC問題納入考量，使設計能符合國際規

範及一般工業標準電子產品規範的可能性。

關鍵詞：印刷電路板，電磁相容，電磁干擾。

ANALYSIS AND DESIGN OF HIGH-SPEED PCB EMC TECHNIQUES FOR VEHICULAR INTEGRATED CIRCUIT SYSTEMS

Kuang-Hao Lin* Tai-Hsuan Yang Jan-Dong Tseng

Department of Electronic Engineering National Chin-Yi University of Technology

Taichung, Taiwan 411, R.O.C.

Key Words: printed circuit board, electromagnetic compatibility, electro-magnetic interference.

ABSTRACT

In today’s technological environment, circuit board designs no longer just simply connect signal lines. We need to consider the issue of electromagnetic compatibility on PCB boards to prevent different types of signals from interfering with each other. This study is in accordance with the circuit provided by the 99 EMC design competition. With circuit analysis and the specification of each component device, the optional position of each component on the PCB board can be made. Moreover, with the EMC design guidelines for circuit layout and the EMIStream for system simulation, this design achieves the standards of general industry electronics for electronic products.

*通訊作者：林光浩，e-mail: [email protected] Corresponding author: Kuang-Hao Lin, e-mail: [email protected]

26 技術學刊第二十八卷第一期民國一○二年

一、前言

近年來科技快速的發展，各式各樣的電子產品無不追

求輕薄短小，而電路板的製程也趨向縮小化與多層板，如

何在有限空間內進行印刷電路板 (printed circuit board,

PCB) 佈局 (layout) 和解決電磁干擾 (electromagnetic

interference, EMI) 相關問題已成為工程師重要之技術。目

前印刷電路板佈局設計時需注意阻抗匹配 (impedance

matching)、訊號完整性 (signal integrity, SI)、電源完整性

(power integrity, PI)，並以低成本達到良好的電磁相容

(electromagnetic compatibility, EMC) 成為主要研究方向。

常見印刷電路板佈局須注意之效應如佈線與貫孔間的串

擾、數位與類比元件擺放位置、電路佈線的長度、貫孔對

高速電路之影響，其中佈線與貫孔設計最容易產生干擾問

題，好的佈線與貫孔設計能減少傳輸線間的串擾，進一步

提升信號的品質。

一般傳統的設計流程，在設計的過程中往往只考慮信

號完整性、電源完整性，卻常常忽略了印刷電路板上傳輸

線所造成的電磁干擾問題，往往需要花費時間在電磁干擾

的偵錯。而本研究在設計的過程中加入對電磁相容的考

量，藉由現今市面上的電子設計自動化 (electronic design

automation, EDA) 工具來對印刷電路板進行模擬與分析

[1]，在佈局前期就解決如疊層、佈局規則、元件選擇等影

響信號完整性的問題，並且能提早有效改善設計之缺失。

本研究藉由現今市面上所開發的模擬軟體來分析與

控制設計流程，能夠有效的解決高速印刷電路板設計的訊

號完整性、電源完整性、電磁干擾等問題。經過模擬與分

析後，進行實際硬體電路設計與製作，並透過水平極化與

垂直極化實際量測，觀察電路板電磁干擾輻射情形與模擬

結果進行比對與分析，以達成本研究之設計方法與實務。

二、系統佈局設計與分析

隨著電路技術突飛猛進，3C (computers, communica-

tions, consumer-electronics) 電子產品之操作頻率越來越

高，使得電磁干擾問題成為設計之一大挑戰，因此在本章

節將描述印刷電路板之電磁干擾佈局設計原理與分析。

1. 電磁干擾來源

當一個電磁干擾問題發生時，有三個元素需特別注

意，第一為能量之來源，第二為被能量干擾之接受者，第

三為在能源與接受者之間的耦合路徑。同時具備此三元

素，則會造成電磁干擾，如果改善其中之一，便能改善干

擾的問題[2]。而電磁干擾是指產生的一種電磁波雜訊，或

裝置本身不需要的信號，經由輻射路徑或傳導路徑影響其

它裝置，造成其它裝置不正常或失真。如圖 1所示，目前

在印刷電路板上供電的部分是由電力公司所提供的，我們

無法確保所使用的電源是否為無干擾的電源；主動元件在

圖 1 印刷電路板上的電磁干擾來源

D

Core [12.6 mil]Prepreg [12.6 mil]Core [12.6 mil]

圖 2 四層印刷電路板板層設置

晶片 (integrated circuit, IC) 電磁相容的相關法規訂定完成

之前設計者也無法確保其電磁相容特性是否優良。若在成

本有限的情形以不使用任何金屬屏蔽的情況下，只能夠從

印刷電路板佈局上來著手降低電磁干擾的問題。

2. 板層規劃與佈局

在設計一印刷電路板時，首先要考慮的是在可接受的

成本價格內決定需要使用多少的佈線層 (routing layer) 及

電源平面[3, 4]。層數的決定在於功能規格、抗雜訊免疫

力、信號分類、須佈線的節點、佈線的密度、晶片元件密

度、匯流排佈線等等。使用微帶線 (microstrip) 及帶狀線

(stripline) 方式已成為印刷電路板層面抑制射頻輻射之技

術。使用內嵌於印刷電路板內之平面 (ground或 VCC) 是

抑制印刷電路板內共模射頻訊號 (common-mode radio

frequency) 之重要方法之一[5, 6]。

本文所使用的設計原理採用四層板設計，多層板可以

提供較佳的電磁相容特性與信號品質，因為透過微帶線及

帶狀線可有較佳的信號阻抗控制。電源及接地層之分佈阻

抗 (distribution impedance) 應盡可能降低。這些平面含有

來自於數位信號的突波電流及信號與匯流排的電容負載，

利用微帶線及帶狀線互相抵銷磁通量 (flux cancellation)

使得傳輸線的電感降低[7]。

本研究之板層規劃設計如圖 2所示，由上而下依序為

信號層、接地層、電源層和信號層[8]，在第一層的信號層

可有一完整的地平面當作參考平面，而地層與電源層可視

為電容的兩個極板，依照此設計可形成一高電容、低電感、

低阻抗的環境，根據公式 (1) 計算，可得到印刷電路板上

每平方英吋電源層的等效電容約為 75 pF，等效電容越大

當印刷電路板上負載快速變換時可確保電壓不會突然下

降，依照此設計可得到一較穩定的電源。

0 r AC

D

ε ε= (1)

其中 C為電容，ε0為真空中的介電係數，εr為電路板

林光浩、楊岱軒和曾振東：應用於車用晶片系統之高速電路板電磁相容技術分析與設計 27

MCU Buffer I/OBus Bus

圖 3 輻射狀移動式元件部局

T

THH

H

MicrostripW

WStripline

圖 4 微帶線與帶狀線架構圖

材的介電係數，一般使用的 FR-4電路板介電係數為 4.3，

A 為兩極板之間的有效面積，D 為接地層與電源層兩極板

之間的距離。本論文採用 SM8952的元件規格書[9]並區分

高速信號與低速信號，並由高速元件 (microcontroller unit,

MCU) 至低速元件 (I/O) 以輻射狀移動 (radial migration)

方式佈局，訊號傳輸至 I/O 介面時可有效的抑制電磁干擾

現象，如圖 3所示。

3. 佈線長度與路徑

佈線長度，避免長度過長而形成天線效應，依照經濟

部標準檢驗局舉辦的「經濟部標準檢驗局 99年度電磁相容

(EMC) 設計競賽[10]」中所提供的電路，採用的 SM8952

其外部輸入的石英振盪頻率為 40 MHz，可以計算出震盪

週期為 1/40 MHz等於 25 ns，而機械週期為 12 × 25 ns等

於 0.3 us，因此以最短的指令週期來計算可得到 SM8952

I/O的工作頻率約為 3.3 MHz。根據波長計算公式λ = c/f可

以計算出信號的波長，其中λ為波長、c為光速、f為頻率。

經過計算 3.3 MHz 的波長約為 90909 mm 經換算約為

3579090 mil，而天線效應發生於信號大於四分之一倍波

長，經計算可得其四分之一波長長度為 894773 mil，因此

在印刷電路板佈局時，將盡量避免信號佈線長度超過

894773 mil。

印刷電路板在佈線寬度考量上盡量使地線大於電源

線大於信號線，會採用此方法配置主要原因是印刷電路板

上各個信號線均有電場與磁場，而地線之所以要最寬的原

因在於若信號線的電場與磁場發生輻射情形時可以最短的

路徑接地，避免該信號去影響周圍的信號線與元件。此外

在印刷電路板上的佈線有分為微帶線 (microstrip) 及帶狀

線 (stripline) 如圖 4所示。在固定的特性阻抗的情況下，微

帶線的固有電容較帶狀線小，由表一可以得知由於兩者特

性不一樣，印刷電路板佈局時須避免不同型態的傳輸線存

表一微帶線與帶狀線結構之特性比較

微帶線結構 (Microstrip)

帶狀線結構 (Stripline)

特性阻抗較低且較容易控制較高且不易控制

傳播速度較快較慢

抗雜訊能力較差較佳

線路密度較高較低

Dipole Antenna Loop Antenna

PowerJack

PowerJack

圖 5 電源迴路恐會形成雙極天線或環形天線

Ground

Power

Electronic flux Electronic flux

圖 6 RF 的鏈穗效應

在於同一條信號線上，以免造成阻抗不匹配引起不必要的

輻射[2]。

4. 電源與接地規劃

電源輸入佈局不恰當將會引起不必要的天線效應，使

印刷電路板如同天線向外輻射，如圖 5所示。若將電源輸

入接頭 (power jack) 放置於印刷電路板的中間，則電源迴

路形成一雙極天線或環形天線，因此在設計與佈局印刷電

路板時，應避免此種佈局方式。當電源層和接地層距離夠

近時，電路板的邊緣會產生射頻電流形成鏈穗效應

(fringing effect) [11]，會將信號輻射出去而對周邊電路與元

件造成干擾。而學者 Ikami於 2008年提出 20 H-rule [12]，

其研究指出在電路板佈局時，將佈線從邊緣內縮二十倍的

印刷電路板厚度 (20 H) 可避免 70%的輻射干擾，如圖 6

所示。故在電源層方面採用 20 H-rule，讓電源層尺寸小於

地層 20 H的尺寸，其中 H為電源面與接地面之間的高度，

若要攔截更多的輻射干擾可縮小至 100 倍的高度可攔截

98%的輻射干擾，若以成本做為考量，從數據上可以得知

縮小 20倍為最符合經濟效益的做法。

5. 電容與貫孔規劃

一般晶片都需要有電源才能正常工作，電源通常是接

到晶片的電源 (VCC) 及接地 (GND) 腳位 (Pin)。為了讓

晶片能得到較穩定電源，會在電源腳位加旁路電容來抑制

雜訊。旁路電容位置越靠近晶片越好，如圖 7所示，太遠

則沒有效果。而旁路電容貫孔至電源層時，須注意貫孔的


VCC

GND

IC

圖 7 旁路電容建議佈線方式

D1

D2

d

H

圖 8 印刷電路板之貫孔示意圖

位置，若貫孔位置介於電容與晶片之間，會造成電流沒有

先經過電容再進入晶片導致降低濾波效果。

在印刷電路板高速的環境下，信號經過貫孔時，信號

路徑會變成 90度，在貫孔處會造成電磁渦流，該電磁能會

在印刷電路板表層造成輻射現象，故貫孔設計不宜太大；

經由系統電路模擬後採用貫孔的直徑為 10 mil、銅箔直徑

為 30 mil為佳，印刷電路板上的貫孔示意圖如圖 8所示。

因為雜散效應與貫孔的尺寸成正比，可以根據下列雜散電

容 Cp公式 (2) 其單位為 pF 與雜散電感 Lp公式 (3) 計算

出[2]。

1

1 2

1.41 rp

H DC

D D

ε× × ×=−

(2)

45.08 ln 1p

HL H

d

= +

(3)

其中 H 為板層厚度、D1為導通銅箔環直徑、D2為隔離環

直徑、d 為貫孔直徑。由電容的公式可以得知貫孔越小，

隔離環的直徑也會變小，這樣一來可以降低因貫孔所形成

的雜散電容，並可避免佈線阻抗所造成的阻抗不匹配，有

效的降低信號反射。而貫孔所造成的雜散電感會降低晶片

電源旁路電容之效果，進而對原本的電源迴路濾波造成衝

擊，根據雜散電感的公式我們可以得知由於公式內有一對

數，所以將貫孔的直徑變大或變小對於電感值大小影響不

大，若要改善雜散電感的大小唯有從貫孔的高度來著手。

(a) (b)

(c) (d) 圖 9 四層板佈局圖：(a) 電路板信號層、(b) 電路板接

地層、(c) 電路板電源層、(d) 電路板信號層

三、硬體架構

1. 四層板規劃

本論文硬體架構佈局由左上至右下分別是信號層、接

地層、電源層與信號層如圖 9所示。佈線寬度採取一致的

寬度 20 mil線寬，地線與電源線則採用 30 mil的線寬，為

了防止信號反射，佈線轉折處使用鈍角，避免銳角或直角

轉折所造成的阻抗不匹配，各線之線距均保持在 20 mil以

上以避免串擾現象 (crosstalk) 發生，遇到接地處與電源處

採用貫孔方式連接電源與接地。

將接地層保持完整，提供高速信號層一完整的參考平

面，縮短各信號回流路徑使其得以最短距離接地。並與電

源層採用 20 H-rule，讓接地層面積尺寸大於電源層 20 H

的尺寸，其中 H為電源面與接地面之間的高度，為防止周

邊有雜訊溢出，此作法可將電源層所產生射頻電流直接在

地層接地，濾除電路板鏈穗效應所形成的電流輻射。電源

層依照元件本身屬性將電源層切割成 5 V和 12 V的電源

(紫色框起來部分為 12 V，其它為 5 V)，並且避免佈線跨

越兩切割區域之間；底層佈線部份為信號層，在無佈線部

分使用大面積鋪銅，並且貫孔與各層的 GND 連接，以保

持等電位。

2. 濾波電容與去耦合電容擺放

如圖 10所示，橘色框起來的部分為電路板的電源輸入

power jack 擺放位置，而藍色框框為電源電路的濾波電

容，在電路板佈局時優先將電源濾波元件擺放在電源電路


DC In

PowerJack

圖 10 濾波電容規劃

圖 11 電路板正面與電路板背面

周圍，使外部電源輸入後可以馬上經過濾波元件濾除原本

所夾帶的雜訊，能使電路板得到較乾淨的電源。紅色框框

部分則為旁路電容，擺放位置於電路板上各晶片的輸入電

源端，進行濾除高頻信號，提供晶片元件一個穩定的電壓，

提升電路的電源完整性，降低各晶片之雜訊來源，並提供

晶片電流在 ON與 OFF能瞬間充放電。

3. 實際硬體電路

圖 11為印刷電路板製作成品，由上至下分別為元件面

圖 12 焊接後電路板正面與電路板背面

圖 13 實際電路運作

與焊錫面，並且尚未焊接任何零件。圖 12為焊接後實體電

路板。圖 13為通電後電路板實際運作情形。

四、佈局模擬與實測

在印刷電路板模擬部分採用日本 NEC 所開發的

EMIStream [13]，主要為印刷電路板佈局後進行模擬，此

外還有電源平面共振分析，能夠分析印刷電路板中電源與

接地之間的共振情形。量測的部分透過經濟部標準檢驗局

(BSMI) 的十米電波暗室做水平極化與垂直極化量測。


RE1

圖 14 印刷電路板佈局後模擬結果

RE1

圖 15 印刷電路板修正 12V 電源平面後模擬結果

1. 印刷電路板佈局後模擬

在進行模擬時將 SM8952各 I/O的工作頻率設定為 3.3

MHz，圖 14 為使用 EMIStream 在印刷電路板佈局後的模

擬結果，其中信號線越接近紅色則代表該信號在該印刷電

路板設計中輻射強度越高，圖中可以看到 RE1信號因跨越

12 V的電源分割平面，造成信號電流的回授路徑 (Return

path) 不連續，因此信號品質相當不好，輻射強度根據軟

體判斷為 7 p，因 RE1信號為本次設計中輻射情形最嚴重

的佈線。

因此將 12 V的電源平面重新分割讓 RE1信號避開 12

V的電源平面，再做一次模擬，其結果如圖 15所示，雖然

在圖片上顯示出該信號還是以紅色表示，但根據旁邊 EMI

check result結果可以得知該信號的輻射強度由 7 p降低至

6 p，經由軟體可以驗證出此修正方法可降低輻射情形，但

其成果有限。

因此在第三次模擬前，修改了 RE1信號線上的貫孔數

量與位置，並且在 Top層增加鋪銅使 RE1信號能夠有一完

整的參考平面，讓該信號有一良好的回授路徑，此外將信

號線避開 5 V電源平面的邊緣，減少 RE1造成電路板板邊

輻射的情形。模擬結果如圖 16所示，RE1信號經過修正後

已從原本的紅色變成黃色，且輻射值由原先的 6 p減至為 3

p，經模擬結果顯示出本次修改能夠有效的達到降低信號輻

射的情形。

RE1

圖 16 印刷電路板修正佈線上貫孔位置與數量後模擬結果

(a) (b)

0 dB

圖 17 (a) 5 V 電源分割區共振模擬結果 (b) 12 V 電源共

振模擬結果

2. 電源平面共振分析

使用 EMIStream 進行電源共振分析 (Power plane

resonance analysis) 模擬，此模擬可以分析出電源層在哪個

頻率點會引起電源波動並藉此來修正電路或增加元件來改

善其波動情形。在此分別為印刷電路板電源層上的 5 V與

12 V兩部分的分割區做模擬，而模擬結果越趨近於紅色，

則表示該區域電源平面引起的共振情形越嚴重。

圖 17(a) 所示，為 5 V電源分割區的模擬結果，經由

色表判斷輻射情形，其顏色越接近紅色表示該區塊的電壓

波動越大其值越接近 0 dB，0 dB的參考電壓值為電源層的

5 V與 12 V，而 5 V電源分割區均在淺藍與綠色之間，並

無太大的波動問題；而圖 18為 V-F電壓頻率圖，從圖中可

以看出在各頻率點皆無超過 0 dB的預設值，其中當頻率到

達 1 GHz以上也能夠有約莫−7 dB左右的表現，經模擬顯

示本文所採用的設計方式具有良好的穩定電源。

圖 17(b) 所示，為 12 V電源分割區模擬結果，其顏色

偏向於黃色與橘色，相較於 5 V分割區，12 V分割區的電

源波動情形較為不理想；透過圖 19的 V-F電壓頻率圖，可

以看出雖然模擬的結果較為不理想，但在各個頻率點皆無

超過預設值 0 dB，其波動情形尚在接受的範圍內。

3. 電路板 BSMI十米電波暗室量測結果

經由經濟部標檢局量測出的垂直極化與水平極化實


Spectrum Chart of plane resonance

-40.0-35.0-30.0-25.0-20.0-15.0-10.0-5.00.05.0

10.0

0 100 200 300 400 500 600 700 800 900 1000Frequency [MHz]

Nor

mal

ized

Vol

tage

[dB

]

圖 18 5 V 電源分割區 V-F 圖

Spectrum Chart of plane resonance

-40.0-35.0-30.0-25.0-20.0-15.0-10.0-5.00.05.0

10.0

0 100 200 300 400 500 600 700 800 900 1000Frequency [MHz]

Nor

mal

ized

Vol

tage

[dB

]

圖 19 12 V 電源分割區 V-F 圖

TraceQP LMTQP

65.060.0

50.0

40.0

30.0

20.0

10.0

0.030.0 100.0 1000.0

Frequency

Am

plitu

de

圖 20 電路板 EMI 垂直量測結果圖

65.060.0

50.0

40.0

30.0

20.0

10.0

0.030.0 100.0 1000.0

Frequency

Am

plitu

de

TraceQP LMTQP

圖 21 電路板 EMI 水平量測結果圖


表二遠場 (10 m) 垂直量測輻射值

NO. Freq.

(MHz) Reading (dBuV)

Corr. (dB)

Result (dBuV/m)

Limit (dBuV/m)

Margin (dB)

Azimuth (°)

ANT Height (cm)

Detector

1 33.101 60.736 -10.030 50.706 30.000 20.706 0.000 0.000 Peak

2 40.017 79.609 -14.421 65.189 30.000 35.189 0.000 0.000 Peak

3 36.524 53.144 -12.204 40.940 30.000 10.940 0.000 0.000 Peak

4 46.708 66.398 -17.354 49.044 30.000 19.044 0.000 0.000 Peak

5 50.108 56.850 -18.816 38.033 30.000 8.033 0.000 0.000 Peak

6 53.379 66.650 -19.372 47.278 30.000 17.278 0.000 0.000 Peak

7 60.153 56.646 -20.499 36.147 30.000 6.147 0.000 0.000 Peak

8 66.840 60.647 -20.644 40.003 30.000 10.003 0.000 0.000 Peak

表三遠場 (10 m) 水平量測輻射值

NO. Freq.

(MHz) Reading (dBuV)

Corr. (dB)

Result (dBuV/m)

Limit (dBuV/m)

Margin (dB)

Azimuth (°)

ANT Height (cm)

Detector

1 40.017 59.644 -14.421 45.223 30.000 15.223 0.000 0.000 Peak

2 93.653 59.648 -16.921 42.727 30.000 12.727 0.000 0.000 Peak

3 100.471 57.732 -15.384 42.349 30.000 12.349 0.000 0.000 Peak

4 106.281 60.014 -14.455 45.560 30.000 15.560 0.000 0.000 Peak

5 113.220 53.689 -13.934 39.755 30.000 9.755 0.000 0.000 Peak

6 120.612 55.278 -14.128 41.150 30.000 11.150 0.000 0.000 Peak

7 159.759 54.753 -15.975 38.778 30.000 8.778 0.000 0.000 Peak

際量測電路板電磁干擾輻射情形分別如圖 20 與圖 21 所

示。表二與表三分別為垂直與水平極化量測超標的相關數

值，由圖與表看出本次的印刷電路板量測結果仍有些改進

空間，特別是在 40 MHz部分超標許多，因在印刷電路板

佈局過程 SM8952選用錯誤的封包，為補救電路板功能完

整，製作晶片轉接板進行腳位修正，也因此使 SM8952 懸

空，而透過轉接板從 SM8952所接出去的訊號線就類似於

晶片內部的打線 (bonding wire) [14]，讓信號線直接在空氣

中對外輻射，印刷電路板上最高頻率的元件為石英晶體，

其信號連接至 SM8952的第 14腳與第 15腳，因此 40 MHz

的信號也是從印刷電路板由裸線連接到 SM8952，也因此

在量測時造成 40 MHz量測高出標準值。

五、結論

本論文提出四層印刷電路板佈局，佈局利用區域劃分

將高速信號與低速信號分開區域佈線，佈線在轉折處採用

鈍角方式，接地利用貫孔技巧使佈線長度縮短距離，電源

切割 5 V與 12 V面積，電源層面積遵守 20 H-rule與地層

面積保持比例規劃，接地層保持完整，且透過連接外部接

頭與大地連接，並部份面積鋪銅降低電磁干擾，且利用電

容在電源輸入端和晶片電源腳濾波雜訊。電路模擬以電磁

模擬軟體 EMIStream進行電磁干擾之分析，經由模擬過程

與修正硬體設計，最後呈現電磁波能有效的減少輻射。顯

示本論文提出的設計技巧能有效的抑制電磁干擾，提升信

號完整性和電源完整性。

誌謝

本論文感謝行政院國家科學委員會專題研究計畫

(NSC 101-2220-E-167-001) 的支持與提供研究資源，並感

謝經濟部標準檢驗局提供量測技術支援，以及與逢甲大學

IC-EMC中心共同承辦 EMC設計競賽，讓作者可以順利完

成本論文。

符號索引

A 兩極板之間的有效面積

C 電容值

Cp 雜散電容

d 貫孔直徑

D 接地層與電源層兩極板之間的距離

D1 導通銅箔環直徑

D2 隔離環直徑

H 板層厚度

Lp 雜散電感

ε0 真空中的介電係數

εr 電路板材的介電係數


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2011年 08 月 23 日收稿

2011年 11 月 12 日初審

2012年 06 月 28 日複審

2012年 07 月 24 日接受

應用於車用晶片系統之高速電路板電磁相容...

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