ChipWrights ChipWrights 系列产品，基于 系列产品，基于 CWvX™ CWvX™ 结构结构 ..

CW4011 CW4512 CW5521

DSP 8 Parallel, 1 Serial 8 Parallel, 1 Serial 16 Parallel, 1 Serial

Maximum DSP frequency

200 MHz 210 MHz 300 MHz

Embedded memory 128 KB 128 KB 256 KB

Instruction cache 8 KB 8 KB 16 KB

External memory  16 or 32-bit SDRAM up

to 256 MB 16 or 32-bit SDRAM up

to 256MB 32-bit DDR-SDRAM up to 512

MB

 Video Input

8 or 16-bit parallel 8 or 16-bit parallel with CCD and CMOS sensor

support

8 or 16-bit parallel with CCD & CMOS sensor support

Video Output

8 or 16-bit digital 8 or 16-bit digital 8 or 16-bit digital

3 x 10-bit DAC 3 x 10-bit DAC

Analog and digital LCD support

Analog and digital LCD support

  NTSC/PAL encode assist

USB No 1.1 (12 Mbps) 2.0 HS OTG (480 Mbps)

General Purpose IO 32 56 153

Typical Power Consumption

350mW @ 1.5V 700mW @ 1.5V 625mW @ 1.0V

Key Specifications

MMACS 19,200 (maximum)

Maximum DSP Clock Frequency 300MHz

Primary Memory 256KB

Instruction Cache 16KB

External Memory Interface 32-bit DDR SDRAM

Parallel Input Interface 8-bit, 16-bit, 32-bit  

Parallel Output Interface 8-bit or 16-bit, 3x 10-bit DAC

Timer Modules 4 Programmable, 1 Watchdog

Host/Slave Support 8-bit or 16-bit asynchronous, 8 chip selects

DMA Channels 8

Removable Storage CompactFlash, SecureDigital

USB 2.0 HS (480 Mbps)

Core Voltage 1.0-1.2V

IO Voltage 3.3V (2.5V DDR SDRAM)

Package 496-pin BGA (0.65 mm ball pitch)

TMS320DM642-720Peak MMACS 5760  

Frequency(MHz) 720  

On-Chip L1/SRAM 32 KB  

On-Chip L2/SRAM 256 KB  

EMIF 1 64-Bit  

External Memory Type Supported Async SRAM,SDRAM,SBSRAM DMA 64-Ch EDMA  

Video Port (Configurable) 3 20-Bit Dual-Ch  

EMAC 10/100  

PCI 1 32-Bit [66 MHz]  

HPI 1 32/16-Bit  

I2C 1  

Timers 3 32-Bit GP  

Core Supply (Volts) 1.4 V  

IO Supply (Volts) 3.3 V  

Operating Temperature Range (°C) 0 to 90  

blackfinblackfin533 561

Clock Speed (MHz) 750MHz 600MHz

MMACS (Max) 1500 2400

RAM Memory (kBytes) 148 328

External Memory Bus 16bit 32bit

Parallel Periph Interface Yes Yes

PCI No No

USB Device No No

UARTs, Timers Yes Yes

Watchdog Timer, RTC Yes Yes,,No

Core Voltage (V) 0.8-1.26 0.8-1.2

Core Voltage Regulation Yes Yes

Package 160 Mini-BGA, 169-PBGA

256 Mini-BGA, 297-PBGA

Sony's 360 Degree Sony's 360 Degree Camera Camera

360 360 度全景照相机度全景照相机1 可以用一个镜头采集到全部周围场景2 镜头下面的区域也可以采集到3 镜头被设计成可以聚焦到 0- 无穷远，因而不需要调焦4 没有运动部件，可以通过软件调焦，维护简便 功耗低5 可以设计成只有镜头暴露在外面，可以安装在墙上或天花板上

第一章 : CWvX Processor 总览 1.1 CWvX 结构 1.2 并行数据通路结构

第二章 : CW5521 描述 总揽，串行并行数据结构

第三章 : Signal PinsSystem and Clock Pins 、 System Power and Ground Pins 、 Host/Peripheral Interface Pins 、 GPIO 、 USB 、 ACI 、 PWM 、 SSI 、 UART 、 Video Interface Pins 、 DDR-SDRAM 、 Test Pin 、 JTAG Test/Debug Port Logic

第四章 : Clock Signals and Power States

48-bit

GPIO

8,1632bit

Standard video IF EVI/EVO Triple DAC Serial IF

Fast AHB Bus

Timers

PLL Clocks

S2FM

F2SS

DMM

Serialprocessor

DSP MasterInterface

Icache

JPEG core

VideoI/O signal

R G B

UART IF

AH

B B

us

DMA

USB/UTMI

PMEMBank 0

PMEMBank 1

PMEMBank 2

PMEMBank 3

PMEMBank 4

PMEMBank 5

PMEMBank 6

PMEMBank 7

PMEM Control

PProc 0

PProc 1

PProc 2

PProc 7

PProc 8

PProc 9

PProc 10

PProc 15

Deb

ug P

ort(

JTA

G)

PH

Y

Aud

io C

ode

IFP

WM

mot

or I

F

AnalogDisplay

DD

R-S

DR

AM

IF

Hos

t Per

iphe

ral I

F8 chipselects

8/16bit

32bitIIS

#1 #2

SD

IF

CW5521 内核及外设框图

应用

系统管脚

电器特性

1.1 CWvX Architecture ChipWrights CWvXChipWrights CWvX 架构是架构是 CW DSPCW DSP 的基础，它对的基础，它对

窄数据（窄数据（ 32bit32bit 或更少）的并行图像或更少）的并行图像 // 视频处理 进行视频处理 进行了优化。这些优化包括：了优化。这些优化包括： SIMD single instruction/multiple dataSIMD single instruction/multiple data 1616 个数据通路个数据通路 datapathdatapath （并行处理单元）（并行处理单元） 一个类似于传统的一个类似于传统的 RISC 处理器串行通路（串行通路（ Serial RISC Serial RISC

control processor control processor ）） CodeWarrior-tm software development tools.

优化了的 C/C++ 编译器，汇编器，链接器，调试器， cycle-accurate simulator.

1.1.1 1.1.1 基本结构单元基本结构单元

2.2 CWvX Processor Components

2.2.1/22.2.1/2 数据通路数据通路 串行数据通路串行数据通路

大多用于地址计算，大多用于地址计算， looploop 计数和系统控制代计数和系统控制代码码

并行数据通路并行数据通路 大多用于算法处理大多用于算法处理

2.2.3 The Instruction Pipeline指令流水线

register file, extract, multiply, ALU and insert processing stages,

1.1.2 Parallel 1.1.2 Parallel DatapathDatapath Structure Structure

1616 路路 3232 位并行处理单元位并行处理单元 每个并行数据通路都有独立的每个并行数据通路都有独立的 31x32-bit re31x32-bit re

gister filegister file ；； extractor, a extractor, a multiplier,an ALU with a 16-bit accumulator, inserte inserter.r.

每个通路都可以禁止或使能每个通路都可以禁止或使能

1.1.3 Serial Datapaths 可用于支持并行数据的操作、提供地址、提取可用于支持并行数据的操作、提供地址、提取 //

加入信息，也可用来访问控制寄存器、管理程序加入信息，也可用来访问控制寄存器、管理程序计数器。计数器。

有自己的有自己的 3232 个个 longword 寄存器和 RISC-type指令，但是和并行通路共享指令流。

串行通路的寄存器在并行操作时作为控制寄存器，串行通路的寄存器在并行操作时作为控制寄存器，指明并行操作的数据类型、位宽等，指明并行操作的数据类型、位宽等，

在非并行操作时，作为普通寄存器在非并行操作时，作为普通寄存器 -- 视为视为 3232 位带位带符号整数符号整数

1.1.4 Primary Memory

片上片上 SRAM bufferSRAM buffer ，可升级，，可升级， CW5521CW5521有有 256 KB256 KB ，用于存储数据，查找表，变量，用于存储数据，查找表，变量等等

作为作为 88 个交替的个交替的 8Kx 32 banks8Kx 32 banks 来访问来访问 每个指令周期可以读取或写入每个指令周期可以读取或写入 88 个个 32-bit l32-bit l

ongwords ongwords

1.1.5 Instruction Cache

高速内存，指令加载到此并由此执行（串行通路和并行通路），可升级

CW5521CW5521 可以存储可以存储 40964096 个个 32-bit32-bit 指令指令 (16(16K)K) ，并可以用一个，并可以用一个 6464 字节的块直接映射。字节的块直接映射。

16 KB direct mapped cache holds 4,096 16 KB direct mapped cache holds 4,096 32-bit instructions32-bit instructions

1.1.6 System Bus and DMA Internal Bus Controller

用于连接用于连接 PMEMPMEM 和和 ICacheICache ，以及系统外设源或，以及系统外设源或目标 ，包括视频输入输出，处理器，等目标 ，包括视频输入输出，处理器，等

‘‘AHB’ is a pipelined, multi-master, burst-AHB’ is a pipelined, multi-master, burst-oriented bus, and can be used in a wide varioriented bus, and can be used in a wide variety of system configurations.——32ety of system configurations.——32 位内部系位内部系统总线统总线

Fast AHB Fast AHB 用于访问高速系统资源用于访问高速系统资源 , , 如如 PMEMPMEM 、、DDR-SDRAM, DDR-SDRAM, 与与 DSP coreDSP core 处于相同速率处于相同速率

AHB AHB 用于访问其他的系统外设和资源如：用于访问其他的系统外设和资源如： JPEG JPEG encoder, encoder, 视频输入输出视频输入输出 , USB, , USB, 工作于工作于 DSP corDSP coree 速率的一半。速率的一半。

88 个独立个独立 DMADMA

1.2 Parallel Datapath Struct1.2 Parallel Datapath Structureure

处理器可以在一个周期内执行一条指令处理器可以在一个周期内执行一条指令 ,,所有使能的数据通路执行相同的指令所有使能的数据通路执行相同的指令 .. 并行数据通路执行有五个步骤：并行数据通路执行有五个步骤：

1.1. 读取读取 Register FileRegister File1.1. 指定数据源和数据地址，包括数据，系数，变量等。在此过程中，需要指定数据源和数据地址，包括数据，系数，变量等。在此过程中，需要

读取两个源寄存器和选择一个结果寄存器。指令执行中用到的源数据不读取两个源寄存器和选择一个结果寄存器。指令执行中用到的源数据不会依赖于当前正在执行的指令——会依赖于当前正在执行的指令—— hazardhazard ，如果有，指令执行会暂停直，如果有，指令执行会暂停直到数据准备完毕。到数据准备完毕。

2.2. The Extrator and The Extrator and InserterInserter3.3. The MultiplierThe Multiplier

1.1. 乘法器 乘法器 32 x 16,two 16x16,or four 8x16 32 x 16,two 16x16,or four 8x16 或者两个指令周期执行一个或者两个指令周期执行一个 32 32 x 32-bit x 32-bit 乘法乘法 .--.-- 单数据通路。单数据通路。

2.2. DotDot 运算：运算： CWvXCWvX乘法器可以在一条指令内完成乘法器可以在一条指令内完成 3232 位乘加。位乘加。3.3. MPEGMPEG中的帧间动态估计：计算中的帧间动态估计：计算 44 个字节寄存器 或者 两个字寄存器 之个字节寄存器 或者 两个字寄存器 之间的绝对差值或者队绝对差值求和 ，间的绝对差值或者队绝对差值求和 ， -32bit-32bit 运算运算

4.4. ALUALU1.1. 支持加、减 左右移位，与 或，异或，向量加法（双支持加、减 左右移位，与 或，异或，向量加法（双 16 16 或或 4-8bit4-8bit ）支持）支持选择指令：（选择指令：（ xx？？ yy ：： zz ））

The ExtratorThe Extrator

The InserterThe Inserter

1.2.1 Parallelism in the CWvX Architecture

• It extracts an 8-bit value from a 32-bit register, using a shift and mask (two operations).• It increments the source’s address pointer for use in the next extraction (one operation). This is performed on the serial datapath.• It multiplies the extracted value by another 32-bit register (one operation).• It adds the previously accumulated result in register P0 to the product (one operation).• It inserts (with a mask) the result into a destination register using a right-shift and a saturation clamp (three operations).• It increments the destination address pointer for use in the next insertion (one operation). Note this is performed on the serial datapath.

在一个周期内合成了： 7 个操作 - 并行数据通路， 2 个操作 - 串行数据通路

如果用一个通路执行这些操作，每个通路都打开的话，一个指令周期内可以执行的操作数：

16 个并行通路 × 7 个操作 =112 个

还有串行通路的两个操作

1.2.2 CWvX Subword Parallelism

（ Shift+mask ） ×8 + 4 个乘法 =20RISC 指令16 个通道 等效于每个 CWvX 周期 320 个基本操作

2.1 Overview of the CW5521 2.1 Overview of the CW5521 ImplementationImplementation

应用于可移动数字多媒体，如数字媒体播应用于可移动数字多媒体，如数字媒体播放器，照相机，摄像机放器，照相机，摄像机

增强视频、图像的大量数据流处理 1616 个并行通路以及所有标准个并行通路以及所有标准 CWvX 结构单

元

2.1.1 External Interfaces and Features

Host/Peripheral Interface 8/16bit主机接口用于连接外部主处理器或控制外部低速设备： C

F ， IDE ，可主可从 最多最多 88 个片选信号，在主模式下有个片选信号，在主模式下有 24 24 专用的地址引脚专用的地址引脚

Video Data Interface 一个 32-bit输入口和 16-bit 输出口，各有 256-byte FIFO 可接 DMA ，可加入 HSync/VSync 、 request/acknowledge

信号 EVI/EVO enhanced video input (EVI)

enhanced video input (EVI) and output (EVO) 可产生图像传感器可产生图像传感器 , CCD, , CCD, 视频编码器，视频编码器， LCDLCD 所需的所需的时序、同步逻辑，控制信号

Triple Video DAC 属于增强视频输出的一部分，为属于增强视频输出的一部分，为 LCDLCD 显示器提供显示器提供 RGBRGB 信号信号

DDR-SDRAM Interface 32-bit32-bit ，， One bank double data rate ， 256 MB (maximum) 1616 个 个 longword longword 写 写 FIFO and 8FIFO and 8 个个 longword longword 读 读 bufferbuffer

2.1.1 External Interfaces and Features

General Purpose I/O (GPIO) Interface 153 GPIO bits and 99 pins153 GPIO bits and 99 pins ，， 4848 个专用个专用 GPIOGPIO口，其余公用。口，其余公用。 147 GPIO (48 dedicated, 99 multiplexed)

USB Interface 480 Mb/s high-speed, USB 2.0 ，可主可从，可工作于低速或全速，

有自己的专用 USBDMA ，在 AHB 和 USB 接口进行通讯 Audio Codec Interface (ACI)——I2S 总线 Pulse Width Modulation Motor Control Interface

3 pairs of motor control lines3 pairs of motor control lines ，速率和幅度可编程，速率和幅度可编程 Secure Digital (SD) Interface

连接系统连接系统 AHBAHB 总线和总线和 Secure Digital cardSecure Digital card ，用于数据存取。，用于数据存取。 DSDDSD Synchronous Serial Interface (SSI)

支持格式包括支持格式包括 Motorola’s SPI, National Semiconductor’s MIMotorola’s SPI, National Semiconductor’s MICROWIRECROWIRE

UART Interface——16550-standard Debug Port Interface——JTAG

2.1.1

DMA Controllers Video input to the AHB space (DVA) • AHB to video output (DAV) • Transfers between DDR-SDRAM and internal m

emory (DMM) • Transfers between AHB and a Secure Digital car

d (DSD) • Transfers from JPEG Encoder to AHB (DJA). • Transfers from AHB to the JPEG Encoder (DAJ). • Transfers between the DDR and the Host Bus

Embedded to external memoryExternal to embedded memoryVideo input to memoryMemory to video outputUSB to memory/memory to USBSD to memory/memory to SDJPEG Encoder to memoryMemory to JPEG encoder

2.1.1

Timers 44 个可编程内部 个可编程内部 timerstimers 和一个 “和一个 “ watchdowatchdo

g” timerg” timer JPEG Encoder

片上可编程 片上可编程 JPEGJPEG 编码器，通过编码器，通过 DMADMA(DAJ and DJA)与与 AHBAHB 通讯通讯

Clocks 独立时钟独立时钟 for for 系统、输入、输出，动态电源管系统、输入、输出，动态电源管

理，可以由定时器或外部中断进入低功耗状态理，可以由定时器或外部中断进入低功耗状态

2.1.2 Data Flow Through a CW5521-

Based System

Data flow between the memories and processors

DMA

PMEM-to-datapath 读写通路可以以 8 个 bank同时传输 每个 32bit 宽

2.1.3 System Configurations典型应用：数码相机

低端数字复印机低端数字复印机

中型数字复印机中型数字复印机

高端图像处理系统高端图像处理系统

2.2.4 The Primary Memory (PMEM)Interface

对 PMEM 读取或写入数据

对 Fast AHB memory 操作

CORE or

8 个 32-bit, 8K-deep SRAM banks. 共 256K Bank0 从地址 0, 16, 32,开始 ？ 如果访问不同的如果访问不同的 bank bank 一次可以读一次可以读 88 个个 32bit32bit 指向地址相同，则轮流读取指向地址相同，则轮流读取 每个每个 bankbank 可以对应任意可以对应任意 datapathdatapath Slave-Slave- Fast AHB master Fast AHB master 对对 PMEM PMEM 进行读写进行读写

操作操作 Master- Master- 处理器内核或 处理器内核或 ICacheICache 对对 Fast AHB Fast AHB

memory memory 进行读写操作进行读写操作 .. 如果 datapaths or ICache 访问的地址在 PMEM ，则相应的 bank 被初始化，否则访问被转向 Fast AHB master 接口

处理器通过处理器通过 AHBAHB 访问其他存储空间时 访问其他存储空间时 DMADMA 可可以访问以访问 PMEMPMEM

2.3 CW5521 Memory

Map

寻址空间： 512M

3.1 System and Clock Pins系统和时钟信号

SCLKIN—— 时钟输入，经 PLL倍频 /分频后产生DSP_Clk 、 AHB_Clk

SNMI_L—— 不可屏蔽中断 SRESET_L—— 系统复位 SCLKOUT—— 用于诊断，可配置为 PLL 输出 SXI_27MHZ——输入，最大可以到 30 MHz ，模拟信号，不用时接地。 NTSC/PAL video output 时需要此脚，且必须为 27MHz

SXO_27MHZ——输出，不用 oscillator 的话可以不接

SCLKOUT Output Test Options

27MHz 晶振连接

3.2 System Power and Ground Pins

3.3V模拟电源输入，供给 PLL and DACcircuits. DAC_AHVDD, DAC_AHVDDR, DAC_AHVDDG, DAC_AHVDDB, DAC_DHVDD, DAC_PVDD2P, PLL_AHVDD, PLL_AHVDDG, PLL_PVDD2P

Digital power, 1.2 Volt. Analog Ground. 为 PLL and DAC电路供地 DAC_AVSS, DAC_AVSSR, DAC_AVSSG, DAC_AVSSB, DAC_DHVSS, DAC_DVDD, DAC_VSS, DAC_DVSS, PLL_AHVSS, PLL_AHVSSG, PLL_VSS, PLL_DVDD, PLL_DVSS

ChipWrights 推荐用单一地平面，应用电源滤波

电源滤波电路电源滤波电路 VDDE+VSSE Input ： External Power+Ground. 为 I/O pads of t

he CW5521 提供 3.3V 电源 VSS Input ： Ground. VDDI+VSSI Input ： Internal Power+Ground. 内核 1.2V VDDM+VSSM Input. Memory Power+Ground. 为 DDR-SDRAM

I/O pads 提供 2.5V 电源 .

3.3 Host/Peripheral Interface Pins

HAD[15:0] 双向 Host Address/Data. 主机 / 外设的数据接口， 主模式：数据 从模式：数据和地址

HAS_L双向低有效 Host Address Strobe 从模式： 表示HA[3:0] 地址输入有效 主模式： 在 16bit模式中 用于高字节使能信号

HCHIPSEL_L[7:0] 输出 Chip Select. 只用于主模式， 由内部地址信号 HA[26:24] 编码，用于外部设备片选

HA[23:0] 双向 Host Address. 主模式：地址输出总线 从模式： HA[3 ： 0]选择内部寄存器 SLAVE_ADDR, SLAVE_DATA, and SLAVE_STATU

S. HM 输入

Host Master/Slave. 高 -主 低 -从 引脚变化时需复位

HW16 输入 Host Port Width (16-bit or 8-Bit). 为加载程序代码空间 选择主机端口宽度 高为加载程序代码空间 选择主机端口宽度 高 -16bit-16bit ，低，低 -8bit-8bit

Host/Peripheral Interface Pins

HRS_L 双向 Host Read Valid Strobe. 主模式： 选择外部器件送数据，需要上拉 从模式： 被选择送出数据

HWS_L 双向 Host Write Valid Strobe. 主模式： 从器件接收数据，需要上拉 从模式： 接收数据

HRD 双向 Host Read/Write. 读写选择 1- 读 0- 写 主模式： 输出 必须上拉 从模式： 输入

HREADY 双向 Slave Ready. 主模式： 由外部设备提供 ready ，必须上拉 从模式： 用于输出 ready 信号

HCS_L 输入 Host Chip Select/HAD Grant.主机片选信号 /HAD准许 只有为低时才能执行读写 --驱动数据、地址到 HAD[15:0] 从模式： 选择 CW5512 进行读写 主模式： 用于延时主机接口

3.4 GeneralPurpose Interface (GPIO) Pins

48 个专用 GPIO GPIO_A[31:0] 由 GPIO_A 进行配置 GPIO_B[15:0] 由 GPIO_B 进行配置

105 个公用

153 GPIO bits and 99 pins153 GPIO bits and 99 pins ，， 4848 个专用个专用 GPIGPIOO口，其余公用。口，其余公用。

147 GPIO (48 dedicated, 99 multiplexed)

3.5 (USB)Interface Pins与与 GPIO_E 共用 USB_XCLK 60 MHz 时钟输入 USB_DAT[7:0] 双向

PHY 和 USB 接口之间的数据通讯 UTM_I_AVALID 输入 UTM_I_BVALID 输入

Status of VBus compared to Session Valid threshold for an Status of VBus compared to Session Valid threshold for an “A” device — “A” device —

““1” if above threshold, “0” if below1” if above threshold, “0” if below UTM_I_HOSTDISCON 输入

只用于主模式， 0 表示有外设连接 UTM_I_IDDIG输入

1 表示连接了一个 B-type 设备， 0 表示 A-type UTM_I_LINESTATE[1:0] 输入

表示 D+ and D- 的状态

USB Interface全为输入 UTM_I_RXACTIVE 输入

1 表示接收了一个有效的包 UTM_I_RXERROR 输入

1 表述由于出错放弃当前接收 UTM_I_RXVALID 输入

1 表示接收了一个有效的数据 UTM_I_SESSEND 输入

0 VBus compared to Session End threshold is above the thresVBus compared to Session End threshold is above the thresholdhold

1 belowbelow UTM_I_TXREADY 输入

1 表示发送器需要数据 UTM_I_VBUSVALID 输入

1 表示 VBus is above VBus Valid threshold

USB Interface全为输出 UTM_O_CHRGVBUS UTM_O_DISCHRGVBUS UTM_O_DMPPULLDOW

N UTM_O_DPPULLDOWN UTM_O_DRVVBUS UTM_O_IDPULLUP UTM_O_OPMODE[1:0] UTM_O_SUSPENDM UTM_O_TERMSEL UTM_O_TXVALID UTM_O_XCVRSEL[1:0]

3.6 Audio Codec Interface (ACI)Pins

ACI_BCKI 输入 Audio codec interface bit clock. 只在从模式下使用，用于接收 I2S bus bit clock

ACI_BCKO 输出 Audio codec interface bit clock. 为外部 I2S codec 设备输出 I2S bus bit clock

ACI_LR 双向 Audio codec interface left/right channel. 用于提供 / 接收 I2S left/right channel signal至 /从 I2S codec 设备

ACI_BDI 输入 Audio codec interface bit data. 数据接收

ACI_BDO 输出 Audio codec interface bit data. 数据输出

ACI_CCKI 输入 Audio codec interface codec clock. 从外部时钟源接收编解码时钟

ACI_CCKO Audio codec interface codec clock. 为外部编解码设备提供时钟

3.7 Secure Digital Interface Pins

SDCLK 输出 为 SD卡提供同步时钟

SDCMD 双向 SD interface command/response.发送命令到 SD卡， 接收返回信息

SDDATA[3:0] 双向 四位数据总线

SDPWR 输出 SD interface power.

3.8 PWM Motor Controller Pins

M1_SIN Motor controller 1 sine wave.

M1_COS M2_SIN M2_COS M3_SIN M3_COS

全部为输出

3.9 Synchronous Serial Interface(SSI) Pins

SSI_MOSI 输出 SSI_MISO0 输入 1 SSI_MISO1 输入 2 SSI_SCK

derived from the AHB clock.

3.10 UART Interface Pins USO 数据输出 USI 数据输入 UCTS_L

UART Clear To Send. 与 GPIO_C[15] 共用 外部设备准备接收完毕 可以发送

UDCD_L UART Data Carrier Detect.与 GPIO_C[14] 共用 外部串行设备 ready

URTS_L UART Request To Send.与 GPIO_C[13] 共用 外部设备准备发送完毕 请求接受

UDTR_L UART Data Terminal Ready.与 GPIO_C[12] 共用 UART 接口 ready

3.11 Video Interface Pins3.11.1 Video Input Pins3.11.1 Video Input Pins

VID[31:0] 32 位数据输入 VIREQ_HSYNC 双向

Video input request/Hsync. 标准视频输入时，请求视频输入 burst

(handshake mode ，输出 (streaming mode, VI_DUAL_ACK=1 时，输入

增强视频输入时，接收或发送行同步信号 VIACK_VSYNC 双向

Video input acknowledge/Vsync. 标准视频输入时，应答视频输入请求，总为输入 增强视频输入时，接收或发送场同步信号

VICLK 输入 Video input clock. 上升沿有效

VI_SENCLK 输出 Sensor clock. 可以通过 EVI_CONFIGURATION 设置频率

ISI_ALT_HSYNC 输出 Alternate horizontal sync. alternate horizontal sync(HSync),

ISI_ALT_VSYNC 输出 Alternate vertical sync. alternate vertical sync (VSync),

3.11.2 Video Output Pins3.11.2 Video Output Pins VOD[15:0] 16 位输出管脚 VOREQ_HSYNC 双向

Video output request/Hsync. 标准视频输出时，请求视频输出 burst

(handshake mode ，输出 (streaming mode, VO_DUAL_ACK=1 时，输入

增强视频输出时，接收或发送行同步信号 VOACK_VSYNC 双向

Video output acknowledge/Vsync. 标准视频输出时，应答视频输入请求，总为输入 增强视频输出时，接收或发送场同步信号

VOCLK 输入 Video output clock 上升沿有效

VO_PIXCLK 输出 Display pixel clock. 可以通过 EVO_CONFIGURATION 设置频率

VO_VALID 输出数据有效

3.11.3 3.11.3 DAC PinsDAC Pins

VO_R red模拟分量输出，由 triple DAC 提供

VO_G green模拟分量输出 VO_B blue模拟分量输出 VO_REFIN DAC参考电压输入 必须是 1.440

V VO_REFOUT DAC参考电压输出 可与 in 直连 VO_RSET 输入 DAC 设置电阻引脚决定 triple D

AC 的输出电流范围 VO_COMP双向 DAC补偿

DACDAC 视频输出管脚视频输出管脚

3.12 DDR-SDRAM Interface Pins

DDR_MDQ[31:0] 双向 32 位数据 DDR_MA[13:0] 输出 14 位地址 DDR_MWE_L输出 写使能 DDR_MCS_L 输出 片选信号 DDR_MDQM[3:0] 输出 data mask DDR_MCAS_L 输出 列选通信号 DDR_MRAS_L 输出 行选通信号 DDR_MCLK and DDR_MCLK_L 时钟输出

DDR-SDRAM Interface Pins

DDR_MCKE 输出时钟使能信号 DDR_MBA[1:0] 输出 bank 地址 DDR_MDQS[3:0] 双向 Memory data sMemory data s

trobetrobe DDR_DQS_MASK_IN DDR_DQS_MASK_OUT DDR_REF1 and DDR_REF2 输入 为 SD

RAM 提供 SSTL_2参考电压

3.13 Test Pin This pin must be de-asserted for normal o

peration. 3.14 JTAG Test/Debug Port Logic Pins

TCK Input. 时钟 TDI Input. 测试数据输入 TDO Output. 测试数据输出 TMS Input. 模式选择 TRST_L Input. 复位

4.1 Clock and PLL Interface

48M输入

2-24MHz

4.2 CW5521 I/O Clock Domain Signals

SCLKIN 主系统时钟输入 DSP_CLK CW5521 的最高时钟。 DSP_CLK /SCLKIN= AHB_CLK DSP_CLK 的一半，

其上升沿与 DSP_CLK 一致 VICLK 视频输入时钟，必须小于 AHB 频率的一半 VOCLK视频输出时钟，…… HWS_L

Slave write strobe. 当配置为从时，用于使能写数据至 host interface ，由片外提供，异步于其他时钟。当配置为主时，此脚与 AHB_CLK.同步。

HRS_L Slave read strobe. 当配置为从时，用于使能从 host interface 读出数

据，由片外提供，异步于其他时钟。当配置为主时，此脚与 AHB_CLK.同步。

HAS_L Slave address strobe. 当配置为从时，用于从 host interface锁住地址，

由片外提供，异步于其他时钟。当配置为主时，此脚与 AHB_CLK.同步。 SSI_SCK UART Clock

CW5521 I/O Clock Domain Signals

VI_SENCLK sensor clock, 为 imaging sensor or CCD 提供时钟

VO_PIXCLK display pixel clock, 为 LCD 和其他视频输出设备提供时钟

USB_XCLK USB clock, 必须为 60 MHz ，由外部提供

SXI_27MHz and SXO 晶振接口

SD_CLK SD 时钟 最高可到 25M ，默认使用 SCLKIN 的 2分频，可以分频至更低

VO_PIXCLK and VI_SENCLK 可由 AHB_CLK, SCLKIN, 或 27MHz OSC_Clk. 提供

SXI_27MHz and SXO

4.3 PLL Operation

phase detector frequency 必须在 10 到 50 MHzVCO frequency必须在 500 到 1000 MHz.

CLKCTL[CC_PLLPWR] bypass PLL 可以在随时更改CLKCTL[CC_PSCALE] 可以在任意时间更改，没有延迟CLKCTL[CC_PLLEN]清除后才能更改 CLKCTL[CC_PMUL], CLKCTL[CC_RDIV], CLKCTL[CC_ODIV] 并且需要延时 0.5ms才能稳定

4.4 Power Modes and Chip States

通过通过 PLLPLL降低工作频率节省功耗降低工作频率节省功耗 SLEEP SLEEP 模式下时钟照样工作，内核关闭，模式下时钟照样工作，内核关闭， II

O and DMAO and DMA照常工作照常工作 IDLE模式关闭大多数进程，更省电，中断唤醒

Internal clocks(DSP_CLK 、 Fast_AHB_CLK)和 extended I/O block clock 都有三个电源状态： ON, IDLE, and EXTERN.

4.4.1 Power Modes ON ON

DSP 和外设全部处于工作状态 IDLEIDLE

当 CLKCTL[CC_CLKEN]=0 DSP_CLK 、 Fast AHB_CLK 、 AHB_CLK 关闭 DSP 和外设都被禁止

EXTERNEXTERN 临时的电源状态临时的电源状态 --从从 IDLEIDLE模式出来后的暂态模式出来后的暂态 when a host or debug access is attempted. DSP_CL

K and Fast_AHB_CLK are turned on 之后返回 IDLE

工作模式转换图工作模式转换图

4.5 Power-Up and Changing Power States

4.5.1 从模式启动过程1. SRESET_L拉低保持复位至少 10ns2.2. 上电，先上电，先 I/O I/O 再内核再内核3.3. 开启系统时钟开启系统时钟 SCLKIN ，此时 PLL 禁止。4. 等待 SCLKIN稳定5. 拉高 SRESET_L 使 DSP脱离复位状态。若设置为从，则进入 ID

LE模式， DSP 、 AHB 、 PLL 都禁止

如果需要，可以启动 PLL ：6. 加载 CLKCTL中的 CC_PMUL, CC_RDIV, CC_ODIV 和 CC_

PSCALE 以决定分频倍频参数，置位 CC_PLLPWR给 PLL 上电。此时 PLL仍被禁止

7. 使能 PLL （ CC_PLLEN=1 ） ，让 DSP 和 AHB工作在 PLL选定的频率上

Note ：如果 PLL 禁止， debug 或 host 访问结束后 DSP返回 IDLE模式

4.5.2 主模式启动过程1. SRESET_L拉低保持复位至少 10ns2.2. 上电，先上电，先 I/O I/O 再内核再内核3.3. 开启系统时钟开启系统时钟 SCLKIN ，此时 PLL 禁止。4. 等待 SCLKIN稳定5. 拉高 SRESET_L 使 DSP脱离复位状态，当配置为主

时，进入 ON模式。 DSP 、 AHB 使能， PLL 禁止。内核开始从 AHB 的 0x08000000 执行指令

如果需要，下面将启动 PLL6. 加载 CLKCTL中的 CC_PMUL, CC_RDIV, CC_ODI

V 和 CC_PSCALE 以决定分频倍频参数，置位 CC_PLLPWR给 PLL 上电。此时 CC_PLLEN = zero-PLL仍被禁止

7. 使能 PLL ，让 DSP 和 AHB工作在 PLL选定的频率上

以上过程执行完后 DSP保持为 ON模式

4.5.3 Transition From ON State to IDLE State

1 1 等待所有等待所有 DMADMA 传输和传输和 I/OI/O 操作完成，如操作完成，如 SSSISI 或或 UARTUART 。。

2 2 让让 DDR-SDRAMDDR-SDRAM 进入进入 self-refreshself-refresh 模式模式3 3 将将 CLKCTLCLKCTL 的的 CC_CLKENCC_CLKEN 清零，如果想清零，如果想

在在 IDLEIDLE 模式下让模式下让 PLLPLL 也关闭，把也关闭，把 CC_PLCC_PLLPWRLPWR 也清零也清零

4 4 让让 PLLPLL 处于开的状态可以快速切换到处于开的状态可以快速切换到 ONON（ （ CC_PLLPWR CC_PLLPWR = = CC_PLLEN=1 CC_PLLEN=1 ））

4.5.4 Transition From IDLE State to ON State

中断可以自动将中断可以自动将 CW5512CW5512从从 IDLEIDLE切换到切换到 ONON 。。外部主机也可以按以下步骤唤醒：外部主机也可以按以下步骤唤醒：

1 1 如果在从如果在从 ONON 到到 IDLEIDLE转换时把转换时把 PLLPLL 也关闭的话，也关闭的话，先把先把 PLLPLL开启开启 (CC_PLLPWR=1)(CC_PLLPWR=1)

2 2 延时约延时约 0.5ms0.5ms 等待等待 PLLPLL稳定稳定3 3 使能使能 PLLPLL （（ CC_PLLEN=1CC_PLLEN=1 ））4 4 设置设置 CC_CLKEN=1,CW5512CC_CLKEN=1,CW5512返回到返回到 ONON状态，状态，5 5 禁止禁止 self-refreshself-refresh模式，不管以何种方式唤醒，模式，不管以何种方式唤醒，

此步必须执行此步必须执行

4.6 Ring Oscillator Feature

用来决定最大的运行速度用来决定最大的运行速度 在设定的时间间隔内以最快的速度运行，记录在设定的时间间隔内以最快的速度运行，记录

ring oscillator clocksring oscillator clocks

第 5 章 :system Interfaces5.1 Host Interface

用于连接片外设备如： boot flash, compact flash, ATA hard drives, SRAM and GPIO devices.

根据根据 HMHM 管脚可以配置为：管脚可以配置为： master mode, CW5521 对 host bus 传输进

行初始化 slave mode, 外部设备如 host processor初始化 host bus 传输，并可以访问整个 AHB 地址空间

5.1.1 Master Mode （ HM=1 ）

HCHIPSEL_L, HAS_L, HRS_L, HWS_L, HRD outputs ， HREADY input.

在主模式下，主机接口支持多个外部设备，每个在主模式下，主机接口支持多个外部设备，每个外设都有独立的时间参数，数据宽度和片选信号。外设都有独立的时间参数，数据宽度和片选信号。

主机接口地址空间被分为主机接口地址空间被分为 88 个个 16M16M 地址块。地址块。 每个地址块有自己的 timing registers ， 数据

总线宽度配置位 (in HCTL2), 和低有效片选信号

对于给定的传输使用哪个地址块，由主机地址的26:24 决定

5.1.2 Master Mode Bus Width

主机数据接口 (HAD) 的宽度可以配置为 8/ 16-bits.

数据宽度由 HW16 和 HCTL2[USEPIN_L_x] 、 HCTL2[WIDTH16_x] 设置。

对于支持 8-bit 访问的 16-bit 外设 , HA[0] 表示低字节有效， HAS_L 表示高字节有效

5.1.3 由 HCS_L 和 HREADY 暂停传输

5.2 USB Interface

5.3 The Audio Codec Interface (ACI)

5.4 ACI Configurations

5.5 The Secure Digital Interface

专用接口，符合专用接口，符合 SDSD 存储卡物理层 存储卡物理层 v0.96v0.96规范规范 ..

可以在 AHB 和 SD卡间通讯 时钟产生 , 电源管理，中断管理，命令、数

据传输，专用 DMA 控制器 (DSD) 主要包括两个部分：

The SD adapter blockThe SD adapter block The AHB interfaceThe AHB interface

SDDATA[3:0]: 双向 4 位宽数据线 SDCMD: 双向 发送命令到 SD卡， 接收返回信息 SDCLK: SD 时钟输入 SDPWR: 外部电源使能，可选管脚与 GPIO_B 6-12 共用

5.6 PWM Motor Control Interface

33 个步进电机控制器，使用个步进电机控制器，使用 DDSDDS技术，有两个相技术，有两个相位频率生成器和一个相关的定时器位频率生成器和一个相关的定时器

可生成频率：可生成频率： 1.43 Hz 1.43 Hz 至 至 2563 Hz2563 Hz ， 周期 ， 周期 00 到 到 2.79 2.79 秒秒

两个相位输出：两个相位输出： Mx_SIN 、 Mx_COS. 除了输出模拟正弦信号，还可以输出除了输出模拟正弦信号，还可以输出 PWMPWM 调制调制

信号信号 The PWM “chopper” frequency is fixed at

23.4375kHz 。由 48 MHz分频得到的高于人听觉的最小频率。

5.7 Synchronous Serial Interfaces

SSISSI 主要用来执行：主要用来执行： • 一个 I/O 通道至外部 EEPROMS. • 一个 I/O 通道至视频编解码器控制接口 • 一个 I/O 通道至 LCD显示控制接口 • 一个 I/O 通道至 CCD 传感器控制接口

SSISSI 支持的协议包括支持的协议包括 Motorola SPI

片选信号低有效 接收方在时钟上升沿采样数据，发送方在下降沿改变数据，串行位时钟由 CW5521 提供 -SSI_SCK

National Semiconductor MICROWIRE 片选信号高有效，其他相同

可以设置发送接受的位宽，中断使能可以设置发送接受的位宽，中断使能 由 AHB_Clk分频提供时钟最高：最高： 300/2/16=9.375M300/2/16=9.375M

SSI_CNTL_STAT_REG 的第 22 位用于选择接收器件 0 ，1

5.7.4 SSI Transfer Timing

5.7.4 SSI Transfer Timing

Blackfin SPIBlackfin SPI

5.8 UART Serial Interface

符合 16550-standard 接口，可配置成 16450 UART 接口

16-byte FIFO ，有奇偶校验、帧错误、停止位

串行输入输出：串行输入输出： USI and USO 必须工作在必须工作在 FIFOFIFO 模式下模式下最高波特率：最高波特率：

300/2/16/1=9.375M300/2/16/1=9.375M

5.9 The Debug Port Interface

IEEE standard 1149.1: Test Access Port (TAP)and Boundary-Scan Architecture, —— JTAG boundary scan.

外部主机可以通过外部主机可以通过 JTAGJTAG 访问内部寄存器访问内部寄存器和存储空间和存储空间

debug scan

5.10 Breakpoint Monitors

6.1 6.1 标准视频输入输出接口标准视频输入输出接口 一入一出两个独立的视频口。可以配置为一入一出两个独立的视频口。可以配置为 8-bit, 1

6-bit, or 32-bit （入 32bit 出 16bit ） 多个多个ChipWrights CWvX chips可以连成链 Parallel/Video input port

可以配置为可以配置为 8-bit, 16-bit 同步信号

Parallel/Video output port 可以配置为可以配置为 8-bit, 16-bit 同步信号 3 个 10-bit DACs 驱动模拟显示设备 支持 CVBS, RGB555, RGB565, and RGB545

6.1.1 Video Interface Signal Connections

每个端口都包括； 可编程数据格式逻辑，包括数据宽度、顺序、极性 , 填充（ padding ） 可编程控制逻辑适应不同的视频源、视频输出 一个 256-byte FIFO ，可被处理器读写 专门的 DMA 控制器 (DVA or DAV) ，在 FIFO 和任意 AHB空间传输数据

标准视频接口 增强视频口

6.1.2 Standard Video Interface Control Modes

VICTL[VI_DUAL_ACK] or VOCTL选择模式 VICTL or VOCTL =0 (Handshake Mode)

VIREQ_HSYNC or VOREQ_HSYNC (Out) VIACK_VSYNC or VOACK_VSYNC (In)

VICTL or VOCTL =1 (Streaming Mode) request pin 作为输入、第二应答信号，并且总是

level-sensitive 在先前产品也叫做：“ video” mode or “dual

ack” mode

Handshake ModeVICTL or VOCTL =0

Streaming ModeVICTL or VOCTL =1

6.2 Video InterfaceAcknowledge Operation

VICTL[VI_ACK_EDGE] or VOCTL模式选择 Level-sensitive

有效电平决定数据传输 Edge-Sensitive

有效沿决定数据传输 只针对应答信号

6.2.1 Level-sensitive mode——handshake mode

外部逻辑可以通过应答信号延迟或恢复数据传输外部逻辑可以通过应答信号延迟或恢复数据传输

这一模式可以用在两个这一模式可以用在两个 CWCW 处理器连成链的情况处理器连成链的情况

6.2.1 Level-sensitive mode——Streaming Mode

与 sensor 的 line-enable 和 frame-enable 信号配合使用

6.2.3 Edge-Sensitive Acknowledge

——Handshake Mode

VIBLEN and VOBLEN burst length 寄存器设定为图像的宽度，每一行是一个burst

在此模式下， Edge-sensitive 应答信号可用于线阵外设 如：扫描仪， CMOS sensor ，打印机。一个水平同步的有效沿引导整个行的传输。

6.2.3 Edge-Sensitive Acknowledge

—— Streaming Mode在这一模式下，两个输入信号是在这一模式下，两个输入信号是 andand 关系。关系。可用于连接可用于连接 CMOSCMOS 等的等的 VSYNC HSYNCVSYNC HSYNC 行场同步信号行场同步信号

6.3 Standard Video Interface Characteristics

6.3.1 Port Width and Pin Usage 视频输入端口 VID 可以接收 8-bit, 16-bit, 32-bit 数

据 视频输出端口 VOD 16bit VID pins 8 及以上可以配置为 GPIO VOD[15:8] pins 可以配置为 GPIO （ VOCTL[VO_

WIDTH] = zero)

6.4 6.4 增强视频输入增强视频输入 (EVI) 功能功能

EVIEVI 包括以下特性 ：包括以下特性 ： timing generator

可主可从，可以编程输入 sensor 的 pixel, line, frame and blanking 设置

EVIEVI 可以接收一个垂直同步信号和一个可选的可以接收一个垂直同步信号和一个可选的水平同步信号，或者产生这两个同步信号水平同步信号，或者产生这两个同步信号

Active Video Windowing 在垂直水平两个同步信号控制下接收一个窗口在垂直水平两个同步信号控制下接收一个窗口

数据到输入数据到输入 FIFOFIFO Sensor Clock Generation

为 sensor 提供时钟，两个时钟源

EVIEVI 特性特性 Alternate Sync Generation

可以产生备用的可以产生备用的 VSync and HSync ，用于照相机闪光灯或触发控制， LCD背光等

Frame Position Interrupt Generation 在指定的某一行产生中断，并通过在指定的某一行产生中断，并通过 INT_OUT

管脚输出 EVI 在 standard CW5521-compatible

视频输入模式下被禁止。

6.4.1 Image Sensor Interface Connections

EVI 对 sensor 提供主时钟，Sensor返回 pixel clock到 VICLK ，它可能在相位和频率上与主时钟不同。

同步信号由 sensor 提供，所以 CW5521工作在从模式。

模拟 IIC

与典型 CCD 的连接EVI 对 sensor 的 Timing Generator 提供主时钟， Timing Generator 通过 Analog Front End返回 pixel clock ，它可能在相位和频率上与主时钟不同。同步信号由 CW5521 提供，所以 CW5521工作在主模式。 SSI

6.4.2 Video Data and the Active Window

6.4.3 Frame Synchronization

通过 EVI_MASTER_SLAVE field in the EVI_CONFIGURATION 的配置， EVI(O) 可以配置为主模式或从模式。

EVI Master Mode

帧大小可以为从 10 ×10 到 65,535 × 65,535(~4096M 像素 ) 。

VSync HSync 可以出现在任意位置，长度需大于 0 ，可分别禁止，可设置极性

EVI 一旦使能，便产生同步信号

EVI Slave Mode

行场同步信号的有效沿决定了帧行的开始行场同步信号的有效沿决定了帧行的开始 第一行不需要第一行不需要 VV 、、 HH同步信号有效沿同步信号有效沿 alignalign 。。 每行像素个数的设定：每行像素个数的设定：

如果没有 HSync, 行的起始位置由设定的每行像素个数和第一行数据水平同步信号的位置决定

如果每行都有同步信号 , 行像素个数需要设定为大于等于实际的每行像素个数

如果不是每行都有同步信号 , 行像素个数需要设定为等于实际的每行像素个数

EVI 使能后会等待垂直同步信号来同步数据接收

6.4.4 Active Video Windowing

任意位置，任意大小： 1×1 到整个帧；不能超越边界

VIREQ 、 VIACK两个信号都有效时开始接收数据到输入 FIFO

重要：视频输入接口必须配置为 streaming (or “dual ack”)模式

有 6 个寄存器用于配置窗口属性，另有 4 个用于配置备用 HSyncs and VSync 信号。这些寄存器都是 zero-based count ， i.e. 256 行应该设置为255 。

Active Video Windowing

EVI_CONTROL 的 EVI_CAPTURE 和EVI_STOP_CAPTURE 用于控制采集图像

EVI_CAPTURE=1 ，开始。 =0 停止 EVI_STOP_CAPTURE 用于采集单帧图

像 以上停止方式都能采集到完整图像。禁止 E

VI 将会导致图像不完整。

6.4.7 Alternate Sync Generation

EVIEVI 在主从模式下都能生成在主从模式下都能生成备用垂直水平同步信号，其起始、长度、极性、使能都可以分别设置

例如用于闪光灯的触发：

备用 HSync 用于 LCD 的背光 PWM 控制

Alternate Sync Generation

EVOEVO 没有备用同步信号，所以没有备用同步信号，所以 EVIEVI 必须为必须为输出设备提供备用信号输出设备提供备用信号

参数修改在下一帧参数修改在下一帧 // 行的起始生效，行的起始生效， 备用备用 HSyncHSync 的极性修改立即生效，的极性修改立即生效， 在在 EVIEVI 未使能时修改参数 立即生效。未使能时修改参数 立即生效。

6.4.8 Sensor Clock 6.4.8 Sensor Clock GenerationGeneration

两个时钟源： 48 MHz 系统时钟， 27 MHz晶振

可通过 EVI_CONFIGURATION 寄存器的EVI_SENCLK_SRC 选择，或关 VI_SENCLK

可通过 EVI_SENCLK_DIV 进行最高 63 分频

当当 VICLKVICLK 没有时钟输没有时钟输入而又需要产生备用入而又需要产生备用同步信号时，同步信号时， VI_SENCLK 可以驱动 EVI timing generator 来产生备用同步。

此时 EVI将不能接受数据

6.4.9 Generating a Frame Position Interrupt

EVI 可以设定在一帧的某一行产生中断 这可以用来帧计数，调整 EVI参数或者发送参数 (例如 electronic exposure time) 到 sensor

即使中断被禁止，即使中断被禁止， HINT_STATUS 寄存器中的 H_INT_VI 位照样会被置位，表示该行的到来，写 1清零。

中断行的改变会立即生效，不会影响先前的中断标志

6.5 Enhanced Video Input Operation 6.5.1 Configuring the EVI

• The output clock source and divisor • The size of the frame in lines per frame and pixels per line • Whether the EVI should generate (master) or receive (slave) syncs • Position and length of the vertical horizontal sync if generated by t

he EVI • Position of VSync relative to the HSync if syncs are received from t

he sensor • Polarity of the VSync and HSync • Position and size of the active video window • Position and length of the alternate vertical and horizontal syncs • Whether and when to generate a frame position interrupt

配置完以后， EVI会立即产生同步信号（主），或者等待同步信号的到来（从）。

建立好DMA ，置位 EVI_CAPTURE[EVI_CONTROL]即可启动采集图像

典型应用中， sensor参数需要在每一帧进行更新，通过中断或者轮寻 EVI_VSYNC_LEVEL or EVI_VSYNC_DETECT 来实现

6.6 The Enhanced Video Output Interface

EVO 视频输出模块可以连接多种设备，包括各种 LCD显示器。

EVO 包括一个独立的 timing generator ，可以配置为主或从； formatting/DAC 逻辑，将视频数据转换为 RGB ；可以配置输出视频的像素，行，帧和 blanking参数；支持全系列显示设备的视频信号，包括像素时钟输出、行场同步信号

EVO EVO 包括以下特性： Timing Generator

负责接口与显示设备的同步， EVO 可以生成垂直、水平同步信号，一个数据有效信号

Active Video Windowing 将输出 FIFO 的视频数据以窗口形式在行场同步信号下输出

Sensor Clock Generation 时钟源： 48 MHz 系统时钟、 27 MHz晶振，可分频

Output Formatting 将将 1616 位数据以多种形式输出位数据以多种形式输出

EVO 在 standard CW5521-compatible 视频输入模式下被禁止

6.6.1 Display and Output Device Connections

EVOEVO 可以连接多种设备，包括最新的可以连接多种设备，包括最新的 LCDLCD 1 数字矩阵 LCD (Digital Active Matrix L

CD) 这一专门的数字 LCD 需要行场同步和一个像素有效信号 . VO_PIXCLK 用作 LCD 的像素时钟输入，同时作为 VOCLK 的输入

2 Analog Active Matrix LCD Using VSync and HSync

使用垂直水平同步信号的模拟矩阵 LCD 这一模拟 LCD 需要垂直水平同步信号 . E

VO 的 formatter 以 RGB565 格式通过 DAC输出

3 Analog Active Matrix LCD 3 Analog Active Matrix LCD Using Composite SyncUsing Composite Sync

使用复合同步的模拟矩阵 LCD 不使用 timing generator VO_PIXCLK 为 LCD 和 EVO 提供像素时钟 FIFOFIFO中的数据在中的数据在 VOCLK驱动下输出 formatter 以 RGB555格式通过 DAC输出 通过软件编程在通过软件编程在 VOD[15]输出复合同步信号

4 4 Digital Active Matrix LCD

数字矩阵数字矩阵 LCDLCD 以及以及 NTSC / PAL 视频输出 只能同时有一路输出。通过 GPIO监测，

自动切换

6.6.2 EVO Frame Synchronization

所有所有 EVIEVI 帧特性同样适用于帧特性同样适用于 EVOEVO VSync 的电平状态反应在 EVO_STATUS

的 EVO_VSYNC_LEVEL 位上， EVO_VSYNC_DETECT 表明有无 VSync 参数修改何时生效同 EVI

6.6.3 Active Video Windowing

与与 EVIEVI相同。相同。 不同之处只有不同之处只有数据有效信号 VO_VALID, 可被用

作 active video window 的参考 , 表示像素有效。 6.6.4 Pixel Clock Generation

VO_PIXCLK输出的时钟基于 Fast_AHB_Clk or 27 MHz 晶振输入 (OSC_Clk).

通过 EVO_PIXCLK_SRC[EVO_CONFIGURATION]选择时钟源或禁止输出；通过 EVO_PIXCLK_DIV设置分频比，最高 63

6.6.5 EVO Output Formatting

EVO 的 formatting逻辑将输出 FIFO 的 32 位数据输出到指定 DAC 通道

Note:

没有被 DAC 使用的 VOD 位可以用作嵌入同步

如果 DAC 未被使用，须在 EVO_DAC_MODE [EVO_FORMATTER]里设置为 power-down

改变输出格式立即生效

DAC 设计为驱动 37.5 Ω 的负载， 每个通道最大可输出 1.278 V 、 34.08 mA

电流范围通过连接在 VO_RSET 的电阻来设置

IFS 是每个通道的最大输出电流 . VO_REFIN 必须提供 1.44 V 的参考电压

6.6.6 EVO Operation

配置，启动，停止类似于配置，启动，停止类似于 EVIEVI Configuring the EVO with Embedded sy

ncs 如果如果 EVOEVO 接口不需要生成同步信号，而是把同步接口不需要生成同步信号，而是把同步嵌入到数据中，例如嵌入到数据中，例如 CVBSCVBS输出、带复合同步的数输出、带复合同步的数字字 AM LCD

此时需要把 EVO配置为连续模式 -EVO_CONTINUOUS=1 ，

禁止 timing generator输出数据的格式需要由软件配置正确

Upscaling Filter Output (UFO).

在输出在输出 NTSC or PAL 电视信号时，为了加速视频编码， CW5521 提供了一种高级过滤输出模式。它从输出 FIFO 接受 16bit 数据流，并在数据间插值，新的数据以两倍于输入时的速度输出到 DAC 的 G 通道，直接驱动 TV

第 7 章 : DDR-SDRAM 接口double data rate (DDR) synchronous dynamic random access memory (SDRAM)

7.2 DDR-SDRAM Interface Configurations

7.2.1 DDR-SDRAM Address Mapping

7.2.2 Precharge Modes DDR-SDRAM 接口支持两种模式： • Immediate – DDR 在读写访问后关闭打开的行

• Delayed – DDR 在读写访问后保持行打开

Note: 不使用 auto-precharge模式 可以保持多个 bank 打开，只要个数小于

num_open_bank 。

7.3 初始化 DDR-SDRAM 接口 1 Configure the PLL. 2置位 pads_power_on in ESIFCTLR.给 DDR-SDRA

M 上电 3置位 dll_power_on in ESIFCTLR.给 DLL 上电 4置位 mclk_en in ESIFCTLR. 使能 MCLK. 5置位 dll_en in ESIFCTLR. 使能 DLL. 6置位 mctl_en in ESIFCTLR. 使能 MCTL (DDR 接口 ).

Note: 等待 ESCTLR_ADR 的初始位清零后再设置寄存器 7 设置配置参数： ESCONR 8 设置时间参数： ESTMG0R and ESTMG1R 9 设置刷新间隔： ESREFR 10 Write 1 to the initialize field in ESCTLR.

Tip: Keep the read_pipe field in ESCTLR at 2 (default).

7.4 DDR-SDRAM 操作模式 Power down Self-refresh Disable Normal (auto-refresh)

7.4.1 Power Down Mode

自动在 power-down and refresh 模式间切换在 Power-down模式下保持 t_ref 时间，执行单行刷新，再返回 Power-down模式

使能 Power-down模式： 写 1 到 power_down_mode field in ESCTLR禁止 Power-down模式： 写 0 到 power_down_mode field in ESCTLR

7.4.2 Self-Refresh Mode

在 self-refresh模式下， MCLK 被关闭，DLL and pads 都 power off

Tips: • Self-refresh 模式必须保持至少 t_ras 时间

• 可以一直处于 Self-refresh 模式 . • 跳出 self-refresh 模式后 , 在执行其他命

令之前， DDR 接口会执行 NOP命令延时 t_xsr.

7.4.3 Disable Mode

SDRAMSDRAM 处于空闲不需要保持数据时 处于空闲不需要保持数据时 powpower off SDRAMer off SDRAM 接口接口

Write 0 to these fields in the ESIFCTLR

7.5 Statistics Gathering Registers

ESIFSTAT0R - Current write access count

ESIFSTAT1R - Current read access count

ESIFSTAT2R - Current read buffer hit count

ESIFSTAT3R - Current read buffer unhit count

7.6 Initial ESREFR Values

第第 88 章章 : DMA Controllers: DMA Controllers DMM ： PMEM与 AHB memory间的数

据传输 Host interface DMA (DHH) DIO :

所有所有 DMADMA 可同时运行可同时运行 The Fast AHB system 包括 DDR-SDRA

M 数据空间和 DDR-SDRAM 寄存器 . The AHB system 包括 video input/out

put, PMEM, SD, Host Interface, JPEG encoder, 和其他接口单元

数据源和目标必须都是 longword-aligned,传输数据的字节数必须为 4 的倍数

DMADMA 为为 2-D2-D 传输，因此可以传输非连续数传输，因此可以传输非连续数据。例如图中一块不能跨越整个图像宽度据。例如图中一块不能跨越整个图像宽度的区域的区域

8.1.1 Memory Usage and DMA Transfers

当所有的视频输入输出缓冲小于当所有的视频输入输出缓冲小于 PMEMPMEM 的的存储空间：存储空间： 256KBytes

当当 PMEMPMEM 的空间不够时的空间不够时

8.1.2 DMA Priority - AHB 8.1.2 DMA Priority - AHB BusBus

如果所有如果所有 DMADMA同时请求同时请求 AHBAHB 总线时，总线时， DMADMA 控制控制器按器按

以下优先顺序：以下优先顺序： 1 Video (DVA/DAV controller)1 Video (DVA/DAV controller) 2 DSD controller2 DSD controller 3 DHH controller3 DHH controller 4 DSP/DMM controller (via F2S)4 DSP/DMM controller (via F2S) 5 USB DMA controller5 USB DMA controller 6 JPEG (DJA/DAJ controller)6 JPEG (DJA/DAJ controller) VideoVideo 优先级最高，防止视频数据溢出。优先级最高，防止视频数据溢出。 DAVDAV

和和 DVA DVA 控制器共用一个 控制器共用一个 AHB AHB 请求信号请求信号 ..

8.1.3 DMA Priority - Fast 8.1.3 DMA Priority - Fast AHB BusAHB Bus

如果所有如果所有 DMADMA同时请求同时请求 Fast AHBFast AHB 总线时，总线时， DMADMA控制控制

器按以下优先顺序：器按以下优先顺序： 1 DVA/DAV controller (via S2F) 2 DSD controller (via S2F) 3 DHH controller (via S2F) 4 USB DMA controller (via S2F) 5 DJA/DAJ controller (via S2F) 6 DSP 7 DMM controller

8.2 DMA Transfers

DAV, DVA, DAJ, DJA, and DSD 控制器可以两个连成链，当第一个传输完成时，第二个紧接着启动。每个链都有自己的控制寄存器

DMM 可以连成 4 个这样的链。 每个 DMA 控制器都有两套完整的 8 个传输寄存器和一个全局控制寄存器； DMM有 4套。

Table 8-2, DMA Register Names

Name Description DXX_CTL DXX Channel Control Register DXX_N_A_ADR DXX AHB Memory Start Address N DXX_N_A_GAP DXX AHB Memory Gap N DXX_N_ROW_CNT DXX Row Count DXX_N_CUR_B_CNT DXX Current Byte Count N DXX_N_B_CNT DXX Byte Count N DXX_N_P_ADR DXX PMEM Start Address N DXX_N_P_GAP DXX PMEM Gap N DXX_N_XFER_CTL DXX Transfer Control Register N DXX is name of DMA channel and N= 0, 1 for all channels except

DMMN= 0, 1, 2, 3 for DMM channel.The AHB gap and the PMEM gap can be different values.

一个一个 2-D2-D 传输例子传输例子 • DMM_1_P_ADR = 0x400 • DMM_1_B_CNT = 200 • DMM_1_CUR_B_CNT = 200 • DMM_1_A_GAP = 56 • DMM_1_ROW_CNT = 100 • DMM_1_P_GAP = 0 • DMM_XFER_CTL1-D_A2P = 1 • DMM_1_A_ADR = 0x10020000

8.4 Host DMA (DHH)

DHHDHH 用于在映射到主机接口地址空间的外设和用于在映射到主机接口地址空间的外设和 AAHB memory HB memory 之间进行数据传输。

对于从主机接口 到 AHB 的传输 DHH 通过主机接口从外设读入数据 , 通过 AHB master interface 写数据到 AHB slave m

emory 对于从 AHB memory 到主机接口的传输

DHH 通过 AHB master interface从 AHB memory slave 读入数据

通过主机接口存储数据到外设

第 9 章 : JPEG Encoder 内核可以每秒处理 3张 6百万像素的图片 d

oing two JPEG iterations per image using 4:2:2 color sub-sampling.

同样支持 4:0:0 (grayscale),4:2:0, 4:2:2, and 4:4:4 color spaces

DAJ (AHB-to-JPEG) DMA controller.从存储器到编码器的数据传输

DJA (JPEG-to-AHB) DMA controller. 从编码器回传数据到存储器

An AHB Slave 作为 wrapper and the AHB 的接口。

第第 1010 章章 : CW5521 Timers: CW5521 Timers 44 个内部时钟，个内部时钟， 11 个个 watchdog 运行频率：

SCLKIN rate ，上升沿计数 watchdog ：可产生 chip reset or a non-

maskable interrupt (NMI) start value =start period in seconds ×

SCLKIN frequency in Hz – 1

10.2 Using the Interval Timers

32-bit减数 cascaded with a 16-bit up counter.

Oneshot 单脉冲模式 continuous 周期脉冲模式

第 11 章 :Instruction Cache (ICache)

ICache 用来存放经常用到的指令，只是用来优化指令提取，数据直接取自内存（ data references go directly to memory ）

ICache 通过 64-byte 大小的 blocks 来管理指令 (also called cache lines)

ICache 有 256 个入口，每个入口对应一个block, 整个 ICache 大小为 16 KBytes.每个入口都有一个标签（ tag ）保存控制信息。

11.1.1 ICache Organization 存储器按页管理 每页存储器按页管理 每页 16K16K 对应对应 256256 个个 blocbloc

k k 即整个即整个 ICacheICache 。总共。总共 2^152^15 个个 pagepage ，，512M512M 空间。空间。

一个一个 blockblock 有有 64byte64byte 。。

16K

11.1.2 ICache Components ICDATA RAM - 16KByte 存储 256 个 blocks复件 ICTAGS RAM - 256- 入口存储器，用于存储控制信息 : pag

e ， number, valid, and lock Fill Buffer - 64-byte临时缓存，存储一个 block 的内容 Control Logic – 管理 ICache 操作

11.2 ICache Operational Features 11.2.1 Fetch Operation 11.2.2 Fill Operation 11.2.3 Entry Update

11.3 Programmed Access 11.3.1 Locking Entries 11.3.2.1 ICache Coherency

第 13 章 : 电器特性 13.1.2 Recommended Operating Condi

tions

13.1.3 DC Characteristics

13.2 AC Timing Characteristics

测量条件： VDDI = 1.08V VDDE = 3.0V VDDM = 2.25V Junction Temperature = 125°C Clock outputs are measured with 50 pF load.

13.2.5 Video Interface 时钟的最小周期：时钟的最小周期： 2*tAHB+1 fDSP=300M -> fAHB=150M -> ~70MfDSP=300M -> fAHB=150M -> ~70M

13.2.6 DDR-SDRAM Interface DDR_CLK period — tAHB

13.2.7 SSI Interface SSI_CLK cycle time 120ns —8.3M