窒化膜中のトラップを利用した不揮発性メモリの …...2003/04/25 · gsm etc...

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1

窒化膜中のトラップを利用した不揮発性メモリの動向

南眞一

株式会社ルネサステクノロジ

2

目次

1. はじめに

2. MONOS技術の基礎

3. MONOS型メモリ

3.1 全面トンネル注入2Tr/bit-MONOS型メモリ

3.2 全面トンネル注入1Tr/bit-MONOS型メモリ

3.3 MONOS型メモリの新しい展開

4. まとめ

MONOS: Metal-Oxide-Nitride-Oxide-Semiconductor

2

3

1. はじめに (1) :

MONOS型メモリの主要適用分野

Smart card ICSmart card IC

Smart cardSmart card

AE350

GSM

ATMETC

Telephone Electronic money

1 billion $ market

4

1. はじめに (2) :

ルネサスに於けるMONOS技術開発の歴史

Mem

ory

cell

size

(µm

2 )

Year

Prod

uct

(mill

ion/

mon

th)

1960 1970 1980 1990 20000.1

1

10

100

1000

MNOS EEPROM New NV Memory

16Kb (3µ)

64Kb (2µN)64Kb (2µC)

256Kb (1.3µ)

256Kb (0.8µ)

32KB (0.35µ)

16KB (0.5µ)

Mask ROM

Flash

Hitachi

Memory phenomena (Wegener, 1967) MNOS structure (Frohman-Bentchkowsky, 1968) Tunnel model (Ross & Wallmark, 1969) Charge distribution (Lundkvist et al., 1973) Charge centroid (Arnett & Yun, 1975) NVSM Review (J. J. Chang, 1976) NVSM Issue (IEEE ED, 1977 &1978)

UTO control (Kamigaki & Itoh, 1977) High-temp H2 anneal (Yatsuda et al., 1980)

Scaling guideline (Minami & Kamigaki, 1991) Nitride trap (Minami & Kamigaki, 1994)

1Mb (0.8µ) 8KB (0.8µ)

8KB (1.3µ)

2KB (2µC)EEPROM

Smart Card chip

64KB (0.18µ)

1

10

100

2010

MNOS MONOS

UTO optimization (Minami & Kamigaki, 1991)

3

5

1. はじめに (3) :

0.18 µm ICカード用マイコンの１例

AE46C1AE46C1

2 2 polypoly, 1 W, 4 Al, , 1 W, 4 Al, 0.18 0.18 µµmm processprocessChip size: 14.4 mmChip size: 14.4 mm22

Power supply: 1.8/3/5 VPower supply: 1.8/3/5 VEEP Erase/Write time: EEP Erase/Write time:

1ms/ 1ms1ms/ 1msEndurance: 500kcyclesEndurance: 500kcycles

6868KB EEPROMKB EEPROM384384KB ROMKB ROM

66KB RAMKB RAM 1616bit CPUbit CPU CoCo--processorprocessor

Analog moduleAnalog module

6

2. MONOS技術の基礎 (1) :

構造とエネルギーバンド図

poly Si

silicon nitride (15.5nm)

M

O

NO

S

top oxide (3.0nm)

tunnel oxide (1.8nm)

Si sub.

Poly Si TrappingSi3N4

discrete

Tunnel SiO21.8 nm

n+ n+

p-Si

xxxxxxxxxxxx

Top SiO2

Poly-SiSi3N4p-Si SiO2

3.1e V

1.1 eV

3.8eV

1.05 eV

1.85 eV

5.1eV

Electron trap

Hole trap

8 eV

SiO2

トンネルSiO2膜を通して電子/ホールを電荷蓄積用Si3N4膜中に注入，保持し，しきい値電圧の変化を読み取る．

4

7

2. MONOS技術の基礎 (2)

窒化膜のトラップモデル

DipolarDipolar--amphoteric amphoteric trap model trap model

stable state(dipolar-amphoteric trap)

holetrapping

electron

erased state written state

trapping

+ e -+ h+N

T3+

T3o

Si

N

N

T3-

T3+ T3

o

T3-

nitrogen vacancy(weak Si-Si bond)

8


電荷分布とトラップ密度

窒化膜中にトラップされた電子の平均的な間隔は相互のクーロン斥力により、5 nmに自動的に分布

de =1

Ne

3 =1

7 ×10183 = 5.2(nm) dt =

1Nt

3 =1

1.2 ×10203 = 2.0(nm)

Distance in the nitride : x

~

Trap

ped

elec

trons

: n e

(x)

ne(x)= 7 x10 18cm -3

Dipolar-Amphoteric Trap ( T 3+ +T 3- )

N t =1.2 x10 20cm -3N t

( T 3o +T 3- )

t v tc:Charge centroid

~

n h(x ) = No exp (-x/λ)

No

Dipolar Amphoteric Trap ( T 3+ +T 3- )

N t =1.2 x10 20cm -3N t

( T 3+ +T 3o )

t vTrap

ped

hole

s : n

h(x)

Distance in the nitride2tctc

Write Erase

: x

5

9


MONOSと浮遊ゲートの電荷消失の差

• Only charge decay neighborhood of a defect.Robust against defects• No tailing bit.

Poly gate Silicon nitrideDiscrete trap

n

p well

xxxxxxxxxxxxxxxxxxxxxxxx

n

p well

MONOS memory

Floating gate memory

Continuous floating gateControl gate

n n

• All charges decay througha defect.

• Tailing bits exist.

10

3. MONOS型メモリ, 3.1 2Tr/bit-MONOS (1) :

2Tr/bit-MONOSセルとバイアス条件

(c)

SL DL Well SL DL WellSG VcMG -VpSG 0MG VcSG VcMG VcSG 0MG -VpSG VcMG 0SG 0MG 0

-Vp'

-Vp'

0

Vc

-Vp'/ Vc

0

Vc

-Vp'/ Vc

Vd

Vc- α

-Vp'

0

Selected Well Unselected Well

Vc

Vc

0

F

F

0

SelectedWL

UnselectedWL

Erase

Write

Read

SelectedWL

UnselectedWL

SelectedWL

UnselectedWL

WL: Word Line, SG: Switch Gate, MG: Memory Gate, SL: Source Line, DL: Data Line, -Vp'/ Vc : "0"/ "1" programming, Programming voltage -Vp= -Vp' - Vc, Vc: Power voltage, -Vp': Generated voltage, Vd ~ 1V, F: float.

SourceLine

DataLine

WordLine

MONOS Memory

Switch MOS

4F

5F

(a)

MG

SG

"0" "1"

SL SL

DL DL

Well

MG

WL:

MG

(b)

SG

WL:SG

6

11


MONOS型メモリの消去書込特性

101

100

10-1

10-2

10-3

10-4

10-5

Thre

shol

d Vo

ltage

(V)

12.5 V

11.5

10.5

equilibrium threshold voltage (-0.82 V)

-9-10

-11 V

85°

Erase

Write

Erase/Write Time (s)10

-6

4

3

2

1

0

-1

-2

-3

-4

C

WRITE：Electrons by Modified Fowler-Nordheim TunnelingERASE：Holes by Direct Tunneling

Program speed：1 ms-level erase and write

electron

hole

12


消去書込特性のトンネル酸化膜厚依存性

0VGate Voltage

Erase

VthE(-) VthW(+)

Vthi

Write

Channel Current

Vthi

Write

Erase

85℃

Programming Time, t p (s)

0

321

-1-2-3

45

-4-5

1.961.851.63tox(nm)

1.961.851.63

Thre

shol

d Vo

ltage

Shi

ft, V

thm

-Vth

i(V)

10-6 10-5 10-4 10-3 10-2 10-1 100

7

13


消去/書込動作中のエネルギーバンド図

(a) Erase(a) Erase

Poly SiPoly Si SiOSiO22 SiSi33NN44 SiOSiO22 SiSi subsub

(b) Write(b) Write

Poly SiPoly Si SiOSiO22 SiSi33NN44 SiOSiO22 SiSi subsub

14


トンネル酸化膜の成長メカニズム

10

2

34567

100

2

3

102 3 4 5 6 7 8 9

1002 3

Oxidation time, t (min)

Oxi

de th

ickn

ess,

X (A

)

PO2= 10 -3 atm

1100 C1050 C1000 C

950 C850 C

∝

XXu

dtdX 0exp

Uniform Oxide Film Growth

0.1% - O2/N2850℃, 13 minWafer surface roughness affects measured values.Effective variation is half.

Lot

X = 1.514 nm σ = 0.056 nm

1.81.71.61.51.41.31.2

150100500

5 points/wafer, 3 wafers/lot, 197 lots

Oxi

de th

ickn

ess

(nm

)

2

46

0.012

46

0.12

46

12

0 0.02 0.04 0.06 0.08

1/X (1/A)

dX/d

t(A/

min

)

PO2= 10 -3 atm

850 C

950 C1000 C

1050 C1100 C

8

15


MNOSメモリの設計指針

Prog

ram

Vol

tage

, ( V

) 18

17

16

15

14

13

12

111.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2

VP,MAX

85℃t N = 28±1nm

t OX,MAXtOX,MIN

Tunnel Oxide Thickness (nm)

determined byerase-state retentionafter 105 cycles

VP,MIN

by write-state retentionafter 105 cycles

by erase-state programming speed

16


書換え後のリテンション特性

Thre

shol

d V o

ltage

(V)

Retention Time (s)

Write

10 0

610

10 910 810 710 610 510 410 310 210 110 0-4

-3

-2

-1

0

1

2

3

4

85°C

10 yErase

Vpe/Vpw = -11.2V/12.8V tpe/tpw = 1.0 ms/1.0 ms

10 0

610

10 3 10 4 10 5

E/W

equilibrium threshold voltage (-0.51 V) insensible level

9

17


1Tr/bit-MONOSセルとバイアス条件

(a)

SourceLine

DataLine

WordLine MONOS Memory

4F

3F

(b)

"0" "1"

SL

DL

Well

WL(MG)

SL

DL

WL(MG)

(c)

WL(MG): Word Line (Memory Gate), SL: Source Line, DL: Data Line, -Vp'/ Vc : "0"/ "1" programming, Programming voltage -Vp= -Vp' - Vc, Vc: Power voltage, -Vp': Generated voltage, Vd~ Vc+1V, F: float.

SL DL Well SL DL WellSelected -Vp

Unselected VcSelected Vc

Unselected -VpSelected

Unselected 0 0

Unselected Well

VcErase

Write

Read

Selected Well

-Vp/Vc -Vp

Vc Vd 0

Vc Vc Vc Vc

Vc Vc

Vc F

-Vp/Vc -Vp

-Vp

WL(MG)

Vc

18


Read時ポテンシャル図VthVth<0<0 VthVth>0>0Vc

0

Poly gate

n

p well

n

Vc Vd

Channel: Vc

0

Poly gate

n

p well

n

Vc

Vc Vd

Surface: Vc-∆V

0

Poly gate

n

p well

n

0

Vc Vd

Surface: 0

Poly gate

n

p well

n

0

Vc Vd

0

Surface: 0

SelectedSelectedWordWord

UnselectedUnselectedWordWord

10

19

3. MONOS型メモリ, 3.3 MONOS新展開 (1) :

局所トラップ型MONOSメモリ

Organization

Write

Erase

DeviceStructure

Reference

Bit/CellB. Eitan et al.,Proc. SSDM,p.522, 1999

SaifunSemiconductors

Dual Dual

Y. Hayashi et al.,Dig. VLSI Technol.,p.122, 2000

Halo LSI

CHE

HH

SSI

HH

W-M. Chen et al.,Dig. VLSI Technol,p.63, 1997

SSI

HH

Single

Motorola Motorola

SSI

Single

K-T. Chang et al.,IEEE EDL, 19(7)p.253, 1998

FN tunnel to gate

UCB

CHE

HH

Single

T.Y. Chan et al.,IEEE EDL, 8(3)p.93, 1987

TOX: ＞5nm

TSiN : 5~10nm MGMG CG

CHE: Channel Hot Electron SSI: Source Side Injection HH: Hot Hole injection

ONO(nm) 8/14/8 10/10/10 2.5/15/15 9/7/7 4.5/4.5/4

20


MONOS型メモリの過消去状態

101

100

10-1

10-2

10-3

10-4

10-5

Thre

shol

d Vo

ltage

(V)

12.5 V

11.5

10.5


-9-10

-11 V

85°

Erase

Write

Erase/Write Time (s)10-6

4

3

2

1

0

-1

-2

-3

-4過消去状態

Celectron

hole

11

21


MONOS型メモリの過消去データ保持特性

Thre

shol

d V o

ltage

(V)

Retention Time (s)

10 y

Write

Erase

85ºC

12.5 V, 3 ms11.5 V10.5 V

-9 V

-10 V

-12 V

-8 V, 3 ms

9.5 V

-4

-3

-2

-1

0

1

2

3

4

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09

22


過消去状態の書換耐性

Retention Time (s)

Thre

shol

d vo

ltage

(V)

85°

-4

-3

-2

-1

0

1

2

3

4

100 101 102 103 104 105 106 107 108 109

10 y


Write

Erase

Vpe/Vpw = -12V/11.5V tpe/tpw = 5 ms/5 ms

100

610

610

105

E/W

10410310 0

C

12

23


過消去状態のデータ保持特性モデル

Si sub.n+ poly

Hole

TunnelSiO2

TopSiO2

Si N3 4Electron

Recombine

15.5 nm 3.0 nm1.8 nm

24


NROMでの電子正孔混在の可能性

Erase3V

0V

8V

HHET: Hot hole enhanced tunneling holes: by band-to-band tunneling

HHET

te ~ 1ms

Write

CHE

CHE: Channel Hot Electron Injection (Drain Side Injection)

0V

9V

4.5V

tpr ~ 1μs

Electron

HoleHC注入された電子の分布幅：40 nm未満

注入される正孔の分布が一致しないと全面注入型MONOSからの類推から

データ保持特性・書換耐性劣化と推定

シリコン中の電子の平均自由工程 5-6 nm正孔の平均自由工程 3-4 nm

13

25


局所トラップ型での電子正孔分布一致への試み(1)

Halo LSI社のTwin MONOSセルT. Saito et al., NVSMWS 2003

サイドウォールMGゲートを40 nm程度と

することで，蓄積された電子と注入される正孔の分布が一致するようにしている書換耐性１０万回以上

MG CG MG40 nm

ゲート150 nm

Samsung社のLocal SONOSセルS. T. Kang et al., NVSMWS 2003

電荷蓄積層(Si3N4)を電荷が注入される箇所(ゲート端から150 nm程度)に限定

書込速度が１桁高速化、書換耐性１０万回以上横方向の電荷移動抑制？

26


局所トラップ型での電子正孔分布一致への試み(2)

Motorola社のMONOSセルE. Printz et al., NVSMWS 2003

書込みはCHISEL (Channel Initiated Secondary Electron)方式消去はソースドレイン両方からのHH注入書換耐性は片側HH注入と全面トンネル消去方式の中間の特性を示す

14

27

4. まとめ

4. まとめ• 窒化膜中のトラップを利用した不揮発性メモリについて

レビュー• 全面トンネル注入2Tr/bit-MONOS型メモリは書換耐性

に優れ，ICカードマイコン用途に安定量産中• 全面トンネル注入1Tr/bit-MONOS型メモリは，書換耐

性とより大容量の不揮発性メモリを必要とする混載LSIに最適

• 局所トラップ型MONOSメモリは，現在主流の大容量浮遊ゲート型メモリの微細化限界を打破するポテンシャルを持つ

• 窒化膜中に蓄積された電子と，注入される正孔の位置を一致させることが書換耐性向上のキーポイント

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