cortex-m4 テクニカルリファレンス...

Cortex®

-M4 リビジョン r0p1

テクニカルリファレンスマニュアル

Copyright © 2009, 2010 ARM Limited. All rights reserved.ARM DDI 0439CJ (ID050813)

ここに記載される内容は英語原文より抄訳されたものです。抄訳が原文に相違する場合はすべて原文が優先します。また、英語版の改訂版が発行された場合には、最新の情報は英語版をご覧ください。

Cortex-M4テクニカルリファレンスマニュアル

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リリース情報

本書には次の変更が加えられています。

著作権

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本書に記載されている情報の全部または一部、ならびに本書で紹介する製品は、著作権所有者の文書による事前の許可を得ない限り、転用・複製することを禁じます。

本書に説明されている製品は、継続的に開発と改良が行われています。本書に含まれている製品およびその利用方法についての情報は、 ARM Limited が利用者の利益のために提供するものです。したがって当社では、製品の商品性または目的への適合性を含め、黙示的・明示的に関係なく一切の保証を行いません。

本書は、本製品の利用者をサポートすることだけを目的としています。本書に記載されている情報の使用、情報の誤りまたは省略、あるいは本製品の誤使用によって発生したいかなる損失や損害についても、ARM Limited は一切責任を負いません。

本書における ARM という用語は、「ARM、または該当する場合にはその子会社を含む」という意味で使用されています。

本書に記載されている情報の一部は、 IEEE 規格 754-2008、『IEEE Standard for Binary Floating-Point Arithmetic』に基づいています。 IEEE は、本書に記載されている方法による設置および使用から生じるいかなる問題についても責任を負いません。

機密保持ステータス

本書は非機密扱いであり、本書を使用、複製、および開示する権利は、 ARM および ARM が本書を提供した当事者との間で締結した契約の条項に基づいたライセンスの制限により異なります。

製品ステータス

本書には終情報（完成製品に関する情報）が記載されています。

Web アドレス

http://www.arm.com

改訂履歴

日付変更箇所公開の有無変更内容

2009 年 12 月 22 日 A 公開版、限定アクセス r0p0 用の初のリリース

2010 年 3 月 2 日 B 公開 r0p0 用の 2 番目のリリース

2010 年 6 月 29 日 C 公開 r0p1 用の初のリリース

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目次Cortex-M4 テクニカルリファレンスマニュアル

序章本書について .............................................................................................................. ixご意見・ご質問 ......................................................................................................... xii

第 1 章はじめに1.1 このプロセッサについて ......................................................................................... 1-21.2 機能 .......................................................................................................................... 1-31.3 インタフェース ....................................................................................................... 1-41.4 構成可能なオプション ............................................................................................. 1-51.5 製品説明書 ............................................................................................................... 1-61.6 製品リビジョン ....................................................................................................... 1-9

第 2 章機能の説明2.1 機能について ........................................................................................................... 2-22.2 インタフェース ....................................................................................................... 2-5

第 3 章プログラマモデル3.1 プログラマモデルについて ..................................................................................... 3-23.2 動作と実行のモード ................................................................................................ 3-33.3 命令セットの概要 .................................................................................................... 3-43.4 システムアドレスマップ ...................................................................................... 3-153.5 ライトバッファ ..................................................................................................... 3-183.6 排他モニタ ............................................................................................................. 3-193.7 ビットバンド ......................................................................................................... 3-203.8 プロセッサコアレジスタの概要 ........................................................................... 3-223.9 例外 ........................................................................................................................ 3-24

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目次

第 4 章システム制御4.1 システム制御について ............................................................................................. 4-24.2 レジスタの概要 ....................................................................................................... 4-34.3 レジスタの説明 ....................................................................................................... 4-5

第 5 章メモリ保護ユニット5.1 MPU について ......................................................................................................... 5-25.2 MPU の機能の説明 .................................................................................................. 5-35.3 MPU のプログラマモデル ....................................................................................... 5-4

第 6 章ネスト型ベクタ割り込みコントローラ6.1 NVIC について ......................................................................................................... 6-26.2 NVIC の機能の説明 .................................................................................................. 6-36.3 NVIC のプログラマモデル ....................................................................................... 6-4

第 7 章浮動小数点ユニット7.1 FPU について .......................................................................................................... 7-27.2 FPU の機能の説明 ................................................................................................... 7-37.3 FPU のプログラマモデル ........................................................................................ 7-9

第 8 章デバッグ8.1 デバッグについて .................................................................................................... 8-28.2 AHB-AP について .................................................................................................... 8-68.3 フラッシュパッチおよびブレークポイントユニット (FPB) について .................... 8-9

第 9 章データウォッチポイントおよびトレースユニット9.1 DWT について ......................................................................................................... 9-29.2 DWT の機能の説明 .................................................................................................. 9-39.3 DWT のプログラマモデル ....................................................................................... 9-4

第 10 章計装トレースマクロセルユニット10.1 ITM について ......................................................................................................... 10-210.2 ITM の機能の説明 .................................................................................................. 10-310.3 ITM のプログラマモデル ....................................................................................... 10-4

第 11 章トレースポートインタフェースユニット11.1 Cortex-M4 TPIU について ..................................................................................... 11-211.2 TPIU の機能の説明 ................................................................................................ 11-311.3 TPIU のプログラマモデル ..................................................................................... 11-5

付録 A リビジョン

用語集

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表目次Cortex-M4 テクニカルリファレンスマニュアル

改訂履歴 .......................................................................................................................................... ii表 1-1 オプション実装コンポーネント .................................................................................................. 1-5表 3-1 Cortex-M4 の命令セットの概要 .................................................................................................. 3-4表 3-2 Cortex-M4 の DSP 命令セットの概要 ......................................................................................... 3-9表 3-3 メモリ領域 ................................................................................................................................ 3-16表 4-1 システム制御レジスタ ................................................................................................................ 4-3表 4-2 ACTLR のビット割り当て .......................................................................................................... 4-5表 4-3 CPUID のビット割り当て ........................................................................................................... 4-6表 4-4 AFSR のビット割り当て ............................................................................................................. 4-7表 5-1 MPU レジスタ ............................................................................................................................. 5-4表 6-1 NVIC レジスタ ............................................................................................................................ 6-4表 6-2 ICTR のビット割り当て .............................................................................................................. 6-5表 7-1 FPU の命令セット ...................................................................................................................... 7-4表 7-2 デフォルト NaN 値 ..................................................................................................................... 7-6表 7-3 QNaN と SNaN の処理 ............................................................................................................... 7-7表 7-4 Cortex-M4 （FPU 付き）の浮動小数点システムレジスタ .......................................................... 7-9表 8-1 Cortex-M4 ROM テーブルの識別値 ............................................................................................ 8-3表 8-2 Cortex-M4 ROM テーブルのコンポーネント .............................................................................. 8-4表 8-3 SCS 識別値 ................................................................................................................................. 8-5表 8-4 デバッグレジスタ ....................................................................................................................... 8-5表 8-5 AHB-AP レジスタの概要 ............................................................................................................ 8-6表 8-6 CSW のビット割り当て .............................................................................................................. 8-7表 8-7 FPB レジスタの概要 ................................................................................................................. 8-10表 9-1 DWT レジスタの概要 .................................................................................................................. 9-4表 10-1 ITM レジスタの概要 .................................................................................................................. 10-4表 10-2 ITM_TPR のビット割り当て ..................................................................................................... 10-5表 11-1 TPIU レジスタ .......................................................................................................................... 11-5表 11-2 TPIU_ACPR のビット割り当て ................................................................................................ 11-6表 11-3 TPIU_FFSR のビット割り当て ................................................................................................. 11-7

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表目次

表 11-4 TPIU_FFCR のビット割り当て ................................................................................................ 11-8表 11-5 TRIGGER のビット割り当て .................................................................................................... 11-9表 11-6 統合 ETM データのビット割り当て .......................................................................................... 11-9表 11-7 ITATBCTR2 のビット割り当て ............................................................................................... 11-10表 11-8 統合 ITM データのビット割り当て ......................................................................................... 11-11表 11-9 ITATBCTR0 のビット割り当て ............................................................................................... 11-12表 11-10 TPIU_ITCTRL のビット割り当て ........................................................................................... 11-12表 11-11 TPIU_DEVID のビット割り当て ............................................................................................. 11-13表 A-1 A 版 ............................................................................................................................................. A-1表 A-2 A 版と B 版の相違点 ................................................................................................................... A-1表 A-3 B 版と C 版の相違点 ................................................................................................................... A-1

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図目次Cortex-M4 テクニカルリファレンスマニュアル

図 2-1 Cortex-M4 のブロック図 ............................................................................................................. 2-2図 3-1 システムアドレスマップ ......................................................................................................... 3-15図 3-2 ビットバンドのマッピング ....................................................................................................... 3-21図 3-3 プロセッサのレジスタセット ................................................................................................... 3-22図 4-1 ACTLR のビット割り当て .......................................................................................................... 4-5図 4-2 CPUID のビット割り当て ........................................................................................................... 4-6図 4-3 AFSR のビット割り当て ............................................................................................................. 4-7図 6-1 ICTR のビット割り当て .............................................................................................................. 6-4図 7-1 FPU のレジスタバンク ............................................................................................................... 7-3図 8-1 CoreSight の検出 ........................................................................................................................ 8-2図 8-2 CSW のビット割り当て .............................................................................................................. 8-7図 10-1 ITM_TPR のビット割り当て ..................................................................................................... 10-5図 11-1 TPIU のブロック図 ................................................................................................................... 11-3図 11-2 TPIU_ACPR のビット割り当て ................................................................................................ 11-6図 11-3 TPIU_FFSR のビット割り当て ................................................................................................. 11-7図 11-4 TPIU_FFCR のビット割り当て ................................................................................................ 11-7図 11-5 TRIGGER のビット割り当て .................................................................................................... 11-8図 11-6 統合 ETM データのビット割り当て .......................................................................................... 11-9図 11-7 ITATBCTR2 のビット割り当て ............................................................................................... 11-10図 11-8 統合 ITM データのビット割り当て ......................................................................................... 11-11図 11-9 ITATBCTR0 のビット割り当て ............................................................................................... 11-11図 11-10 TPIU_ITCTRL のビット割り当て ........................................................................................... 11-12図 11-11 TPIU_DEVID のビット割り当て ............................................................................................. 11-13図 11-12 TPIU_DEVTYPE のビット割り当て ....................................................................................... 11-14

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序章

本章では、 Cortex-M4 テクニカルリファレンスマニュアル (TRM) の概要を紹介します。本章は次のセクションで構成されています。

• 「本書について」（ページ ix）

• 「ご意見・ご質問」（ページ xii）

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序章

本書について

本書は、 Cortex-M4 プロセッサ用のテクニカルリファレンスマニュアルです。

製品リビジョンステータス

rnpn 識別子は、本書に記載されている製品のリビジョンステータスを示しており、それぞれの意味は次のとおりです。

rn 製品が大幅に修正されたことを示しています。

pn 製品に小さな修正または変更が加えられたことを示しています。

対象読者

本書は、 Cortex-M4 プロセッサをベースとしたシステムオンチップ (SoC) デバイスの実装を計画しているシステム設計者、システムインテグレータ、検証技術者、ソフトウェアプログラマを対象としています。

本書の使用法

本書は以下の章に分かれています。

第 1 章はじめに

プロセッサのコンポーネントおよび製品説明書について説明します。

第 2 章機能の説明

プロセッサの機能について説明します。

第 3 章プログラマモデル

プロセッサのレジスタセット、動作モード、その他プロセッサのプログラミングに関する情報について説明します。

第 4 章システム制御

システム制御用のレジスタおよびプログラマモデルについて説明します。

第 5 章メモリ保護ユニット

メモリ保護ユニット (MPU) について説明します。

第 6 章ネスト型ベクタ割り込みコントローラ

割り込みの処理と制御について説明します。

第 7 章浮動小数点ユニット

浮動小数点ユニット (FPU) について説明します。

第 8 章デバッグ

プロセッサコアのデバッグおよびテストについて説明します。

第 9 章データウォッチポイントおよびトレースユニット

データウォッチポイントおよびトレース (DWT) ユニットについて説明します。

第 10 章計装トレースマクロセルユニット

計装トレースマクロセル (ITM) ユニットについて説明します。

第 11 章トレースポートインタフェースユニット

トレースポートインタフェースユニット (TPIU) について説明します。

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序章


本書の各版における技術的な変更点について説明します。

用語集本書で使用されている用語の定義について説明します。

表記規則

本書では次の表記規則が採用されています。

• 「書体の一般的な規則」

書体の一般的な規則

本書で使用されている書体の一般的な規則は次のとおりです。

斜体重要な注釈の強調、特別な用語の初出時、本書内での相互参照と引用に使用されます。

太字メニュー名などのインタフェース要素を強調するために太字が使用されます。信号名を示すためにも使用されています。また、必要に応じて説明表の用語にも太字が使用されています。

monospace コマンド、ファイル名、プログラム名、ソースコードなどの、キーボードから入力可能なテキストを示しています。

monospace コマンドまたはオプションに使用可能な略語を示しています。コマンドやオプションの名前を全部入力する代わりに、下線部分のテキストだけを入力してこれらを指定できます。

monospace italic 具体的な値に置き換えられる引数を示しています。

monospace サンプルコード以外で使用されている場合、言語のキーワードを示しています。

< および > コードまたはコード片の中で不等号の括弧で囲まれている部分は、アセンブラ構文内で置き換え可能なことを示しています。次に例を示します。

ADD Rd, Rn, <op2>

参照資料

このセクションでは、 ARM Limited やサードパーティが発行している出版物を紹介します。

ARM ドキュメントは、 Infocenter(http://infocenter.arm.com) でご覧になれます。

ARM の刊行物

本書には、この製品に固有の情報が記載されています。他の関連情報については、以下の出版物を参照して下さい。

• ARMv7-M アーキテクチャリファレンスマニュアル (ARM DDI 0403)

• ARM Cortex-M4 統合および実装マニュアル (ARM DII 0239)

• ARM ETM-M4 テクニカルリファレンスマニュアル (ARM DDI 0440)

• ARM AMBA® 3 AHB-Lite プロトコル (v1.0) (ARM IHI 0033)

• ARM AMBA™ 3 APB プロトコル仕様 (ARM IHI 0024)

• ARM CoreSight™ コンポーネントテクニカルリファレンスマニュアル (ARM DDI 0314)

• ARM デバッグインタフェース v5、アーキテクチャ仕様 (ARM IHI 0031)

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序章

その他の刊行物

このセクションでは、サードパーティが発行している関連出版物を紹介します。

• IEEE 規格『Test Access Port and Boundary-Scan Architecture 』 1149.1-2001 (JTAG)

• IEEE 規格『IEEE Standard for Binary Floating-Point Arithmetic』 754-2008

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序章

ご意見・ご質問

ARM では、製品と本書に関するご意見・ご質問などをお待ちしております。

製品に関するご意見

本製品に関するご意見・ご質問などがございましたら、次の情報とともに製品購入元までご連絡下さい。

• 製品名

• 製品のリビジョンまたはバージョン

• できるだけ詳細な説明。該当する場合には、現象や診断手順もご記載下さい。

本書に関するご意見

内容に関してのご意見は、次の情報をご記載のうえ、電子メールで [email protected] へお寄せ下さい。

• 題名

• 文書番号 (ARM DDI 0439C)

• ご意見のあるページ番号

• ご意見についての簡潔な説明

補足または改善すべき点についての一般的なご意見もお待ちしております。

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第 1 章はじめに

本章では、プロセッサとその命令セットの概要を紹介します。本章は次のセクションで構成されています。

• 「このプロセッサについて」（ページ 1-2）

• 「機能」（ページ 1-3）

• 「インタフェース」（ページ 1-4）

• 「構成可能なオプション」（ページ 1-5）

• 「製品説明書」（ページ 1-6） .

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はじめに

1.1 このプロセッサについて

Cortex-M4 プロセッサは、少ないゲート数、短い割り込みレイテンシ、低コストのデバッグの特徴を持つ低電力プロセッサです。 Cortex-M4 （FPU 付き）は Cortex-M4 プロセッサと同じ機能を持ち、浮動小数点算術演算機能を含むプロセッサです（第 7 章浮動小数点ユニットを参照）。どちらのプロセッサも、高速な割り込み応答機能を要求する組み込み用途に適しています。

本書を通じて、 Cortex-M4 という用語は、特に記載がなければ Cortex-M4 とCortex-M4 （FPU 付き）の両方のプロセッサを指して使用されています。


はじめに

1.2 機能

Cortex-M4 プロセッサは次の部分で構成されます。

• プロセッサコア

• ネスト型ベクタ割り込みコントローラ (NVIC)。 NVIC は密接にプロセッサコアに統合されているため、割り込み処理レイテンシが短縮されています。

• 複数のハイパフォーマンスバスインタフェース

• 次のようなオプション機能を持つ、低コストのデバッグソリューション

— ブレークポイントとコードへのパッチの実装

— ウォッチポイント、トレース、システムプロファイリングの実装

— printf() 形式のデバッグのサポート

— トレースポートアナライザ (TPA) とのブリッジ

• メモリ保護ユニット (MPU) オプション

• Cortex-M4 （FPU 付き）のみ、浮動小数点 (FPU) ユニット


はじめに

1.3 インタフェース

プロセッサには次の外部インタフェースがあります。

• 複数のメモリおよびデバイスバスインタフェース

• ETM インタフェース

• トレースポートインタフェース

• デバッグポートインタフェース


はじめに

1.4 構成可能なオプション

Cortex-M4 実装の構成には、表 1-1 に示す次のオプションコンポーネントを含めることができます。

注トレース機能は、次の組み合わせでのみ構成可能です。

• トレース機能なし

• ITM と DWT

• ITM、 DWT、 ETM

• ITM、 DWT、 ETM、 HTM

DWT で提供される機能は個別に構成可能です。

表 1-1 オプション実装コンポーネント

コンポーネント説明

MPU 第 5 章メモリ保護ユニットを参照

FPB 第 8 章デバッグを参照

DWT 第 9 章データウォッチポイントおよびトレースユニットを参照

ITM 第 10 章計装トレースマクロセルユニットを参照

ETM 『ETM-M4 テクニカルリファレンスマニュアル』を参照

AHB-AP 第 8 章デバッグを参照

HTM インタフェース

「AHB トレースマクロセルインタフェース」（ページ 2-7）を参照

TPIU 第 11 章トレースポートインタフェースユニットを参照

WIC 「低電力モード」（ページ 6-3）を参照

デバッグポート「デバッグポート AHB-AP インタフェース」（ページ 2-7）を参照

FPU 第 7 章浮動小数点ユニットを参照

ビットバンド「ビットバンド」（ページ 3-20）を参照

AHB の継続的な制御

「バスインタフェース」（ページ 2-5）を参照


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はじめに

1.5 製品説明書

このセクションでは、プロセッサの説明書、設計フローとの関係、および関連するアーキテクチャの標準とプロトコルについて説明します。

このセクションに記載されている説明書の詳細については、「参照資料」（ページ x）を参照して下さい。

1.5.1 説明書

Cortex-M4 の説明書は次のとおりです。

テクニカルリファレンスマニュアル

『テクニカルリファレンスマニュアル』 (TRM) には、 Cortex-M4 プロセッサの機能と、動作に対する機能オプションの影響が記載されています。設計フローのすべての段階で必要となります。 Cortex-M4 プロセッサの実装と統合の方法によっては、 TRM に記載されている動作の一部が適用されない場合があります。 Cortex-M4 プロセッサのプログラミングに関してのお問い合わせ先は次のとおりです。

• 次の事項を決定するには、実装者へお問い合わせ下さい。

— 実装のビルド構成

— プロセッサの実装前に統合が行われたか、行われた場合はその内容

• 使用する SoC のピン構成を決定する場合は、インテグレータにお問い合わせ下さい。

統合および実装マニュアル

『統合および実装マニュアル』 (IIM) には、次の内容が記載されています。

• 利用可能なビルド構成オプションと、それらのオプションの選択に関連する考慮点

• ビルド構成オプションでレジスタ転送レベル (RTL) を構成する方法

• プロセッサを SoC に統合する方法。これには、統合キットの説明と、必要な統合を実現するようにマクロセルを構成するため、インテグレータが固定する必要のあるピンについての説明が含まれています。

• プロセッサを設計に組み入れる方法。これには、基本設計のガイドライン、テスト設計 (DFT) に関する情報、およびネットリストの動的な検証をプロセッサで実行する方法についての説明が含まれています。

• 設計の統合と実装をサインオフする手順

ARM 製品の配布物には、リファレンススクリプトと、それらを使用して設計を実装する方法についての説明が含まれています。

EDA ツールのベンダから入手できるリファレンス手法の説明書は、この IIM を補完するものです。

IIM は非公開書籍で、ライセンスによってのみ入手できます。

ETM-M4 テクニカルリファレンスマニュアル

『ETM-M4 テクニカルリファレンスマニュアル』 (TRM) には、Cortex-M4 のエンベデッドトレースマクロセルの機能と動作が記載されています。設計フローのすべての段階で必要となります。一般にETM-M4 は、単一のマクロセルとして実装される前に、 Cortex-M4 プロセッサと統合されます。


はじめに

Cortex-M4 ユーザガイドリファレンスマニュアル

このドキュメントには、 ARM パートナーが構成でき、 ARM Cortex-M4プロセッサのユーザガイドに含めることができる参照資料が記載されています。一般に、次のように対応させることができます。

• この参照資料の各章が、ユーザガイドのセクションに対応する。

• この参照資料の各トップレベルセクションが、ユーザガイドの章に対応する。

ただし、 ARM がこの資料を提供するときのライセンス契約の条件によっては、この資料をどのように編成することもできます。

1.5.2 設計フロー

プロセッサは、合成可能な RTL として配布されます。プロセッサを製品で使用する前に、次の手順を実行する必要があります。

実装

実装者は RTL を構成し、合成します。

統合インテグレータは、実装された設計を接続して SoC にします。これには、メモリシステムおよびペリフェラルへの接続も含まれます。

プログラミング

システムプログラマは、プロセッサの構成と初期化に必要なソフトウェアを開発し、必要なアプリケーションソフトウェアをテストします。

プロセスの各段階は、それぞれ別の団体が行ってもかまいません。実装と統合での選択は、プロセッサの動作と機能に影響します。

MCU では多くの場合、完全な設計を合成する前に、 1 つの設計チームがプロセッサを統合します。または、チームがプロセッサを自分たちだけで合成するか、部分的に統合して、マクロセルを生成し、別のチームが統合することもできます。

終的なデバイスの運用は、次の要素に依存します。

ビルドの構成

実装者は、 RTL ソースファイルの事前処理方法に影響するオプションを選択します。これらのオプションには通常、 1 つ以上の領域に影響するロジックを含めるかどうか、大周波数、および結果として作成されるマクロセルの機能が含まれます。

構成入力

インテグレータは、入力を特定の値に固定することで、プロセッサの機能の一部を構成します。これらの構成は、ソフトウェア構成が行われる前の、起動時の動作に影響します。構成により、ソフトウェアで使用可能なオプションを制限することもできます。

ソフトウェア構成

プログラマは、レジスタに特定の値をプログラムして、プロセッサを構成します。この操作は、プロセッサの動作に影響を与えます。

注本書には、ビルド構成オプションに適用可能な実装定義の機能が記載されています。機能が含まれていると記載されている場合、適切なビルドおよびピン構成オプションが選択されていることを意味します。機能が稼働している / 可能であると記載されている場合、その機能がソフトウェアでも構成されていることを意味します。


はじめに

1.5.3 アーキテクチャとプロトコルの情報

プロセッサは、次に示す各仕様に準拠、またはこれらの仕様を実装します。

• 「ARM アーキテクチャ」

• 「バスアーキテクチャ」• 「デバッグ」• 「エンベデッドトレースマクロセル」

本書は、アーキテクチャリファレンスマニュアル、アーキテクチャ仕様、プロトコル仕様、および関連する外部標準を補完するものです。これらのソースに記載されている情報は、本書で繰り返し言及されていません。

ARM アーキテクチャ

プロセッサには、 ARMv7-M アーキテクチャプロファイルが実装されています。『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

バスアーキテクチャ

プロセッサには、 3 つのプライマリバスインタフェースが存在し、 AMBA 3 AHB-Lite プロトコルのバリアントが実装されています。 CoreSight 用のインタフェースと、 AMBA 3 APB プロトコルを使用する他のデバッグコンポーネントも実装されています。次に示す仕様を参照して下さい。

• 『ARM AMBA 3 AHB-Lite プロトコル (v1.0)』

• 『ARM AMBA 3 APB プロトコル仕様』

デバッグ

プロセッサのデバッグ機能には、 ARM デバッグインタフェースアーキテクチャが実装されています。『ARM デバッグインタフェース v5、アーキテクチャ仕様』を参照して下さい。

エンベデッドトレースマクロセル

プロセッサのトレース機能には、 ARM エンベデッドトレースマクロセルアーキテクチャが実装されています。『ARM エンべデッドトレースマクロセルアーキテクチャ仕様』を参照して下さい。

浮動小数点ユニット

Cortex-M4 （FPU 付き）プロセッサには、 ARMv7-M アーキテクチャの一部であるFPv4-SP アーキテクチャで定義された単精度浮動小数点データ処理が実装されています。『ANSI/IEEE Std 754-2008, IEEE Standard for Binary Floating-Point Arithmetic』に準拠した浮動小数点計算機能を使用できます。『ARMv7-M アーキテクチャリファレンスマニュアル』および第 7 章浮動小数点ユニットを参照して下さい。


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はじめに

1.6 製品リビジョン

ここでは、製品リビジョン間の機能の相違点について説明します。

• 「r0p0 と r0p1 の機能的な違い」

1.6.1 r0p0 と r0p1 の機能的な違い

機能面の相違点の概要は、次のとおりです。

• ウェイトステートが挿入される転送中に、継続的な AHB の制御を保証するための新しい実装オプション


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第 2 章機能の説明

本章では、プロセッサとその外部インタフェースの概要を紹介します。本章は次のセクションで構成されています。

• 「機能について」（ページ 2-2）

• 「インタフェース」（ページ 2-5）


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機能の説明

2.1 機能について

Cortex-M4 プロセッサの構造を、図 2-1 に示します。

図 2-1 Cortex-M4 のブロック図

Cortex-M4 プロセッサは次の部分で構成されます。

• ゲート数の少ない、割り込み処理レイテンシの短いプロセッサコア。コアには次のものが含まれます。

— 『ARMv7-M アーキテクチャリファレンスマニュアル』で定義されているThumb 命令セットのサブセット

— バンク付きスタックポインタ (SP)

— ハードウェア整数除算命令 SDIV と UDIV

— ハンドラモードとスレッドモード

— Thumb 状態とデバッグ状態

— 割り込みレイテンシを短縮するための割り込み可能な継続命令 LDM、 STM、PUSH、 POP のサポート

— 割り込み処理ルーチン (ISR) への入退出のレイテンシを短縮するため、自動的にプロセッサ状態を保存 / 復元

— ARMv6 のビッグエンディアンバイト不変およびリトルエンディアンアクセスのサポート

— ARMv6 のアンアラインドアクセスのサポート

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機能の説明

• Cortex-M4 （FPU 付き）には浮動小数点ユニット (FPU) が搭載されており、次の機能があります。

— 単精度 (C float) データ処理操作用の 32 ビット命令

— 精度向上のための複合積和演算命令（融合 MAC）

— 変換、加算、減算、乗算（オプションで累積付き）、除算、平方根のハードウェアでのサポート

— 非正規化とすべての IEEE 丸めモードのハードウェアでのサポート

— 32 本の専用の 32 ビット単精度レジスタ。 16 本のダブルワードレジスタとしても使用可能です。

— 分離された 3 ステージのパイプライン

• ネスト型ベクタ割り込みコントローラ (NVIC)。 NVIC は密接にプロセッサコアに統合されているため、割り込み処理レイテンシが短縮されています。次の機能が含まれています。

— 外部割り込み。数は 1 ～ 240 で構成可能です。

— 優先度ビット。ビット数は 3 ～ 8 で構成可能です。

— 割り込みの優先度を動的に再設定

— 優先度のグループ化。これにより、横取りする割り込みレベルと横取りしない割り込みレベルを選択できるようになります。

— 割り込みのテールチェインと後着をサポート。これにより、割り込みと割り込みの間における状態の保存と復元のオーバヘッドなしで、連続して割り込み処理が可能になります。

— プロセッサの状態は割り込み開始時に自動的に保存され、割り込みからの復帰時には自動的に復元され、命令のオーバヘッドは発生しません。

— （オプション）ウェークアップ割り込みコントローラ (WIC)。超低電力のスリープモードをサポートします。

• メモリ保護ユニット (MPU)。メモリ保護に使用されるオプションの MPU で、次の特徴があります。

— 8 つのメモリ領域

— サブ領域ディセーブル (SRD) により、メモリ領域を効率的に活用できます。

— バックグラウンド領域の許可により、デフォルトのメモリマップ属性を与えることが可能

• バスインタフェース

— 3 つのアドバンストハイパフォーマンスバスライト (AHB-Lite) インタフェース： ICode、 DCode、システムバスインタフェース

— 専用ペリフェラルバス (PPB)。これはアドバンストペリフェラルバス(APB) インタフェースを基礎としています。

— 不可分なビットバンド書き込みおよび読み出し操作を持つビットバンドのサポート

— メモリアクセスのアライメント

— 書き込みデータをバッファするためのライトバッファ

— マルチプロセッサシステム用の排他アクセス転送

• 低コストのデバッグソリューション。次の機能が含まれています。

— メモリマップされたデバイスへのアクセス、コアがホールトしたときの内部コアレジスタへのアクセス、および SYSRESETn がアサート中のデバッグ制御レジスタへのアクセスを含む、システム内のすべてのメモリおよびレジスタに対するデバッグアクセス


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機能の説明

— シリアルワイヤデバッグポート (SW-DP) またはシリアルワイヤ JTAG デバッグポート (SWJ-DP) デバッグアクセス

— （オプション）フラッシュパッチおよびブレークポイント (FPB) ユニットによる、ブレークポイントおよびコードへのパッチの実装

— （オプション）データウォッチポイントおよびトレース (DWT) ユニットによる、ウォッチポイント、データトレース、システムプロファイリングの実装

— （オプション）計装トレースマクロセル (ITM) による、 printf() 形式のデバッグのサポート

— （オプション）トレースポートインタフェースユニット (TPIU)。トレースポートアナライザ (TPA) へのブリッジ用で、シングルワイヤ出力 (SWO)モードが含まれます。

— （オプション）命令トレース用のエンベデッドトレースマクロセル (ETM)


機能の説明

2.2 インタフェース

プロセッサには次の外部インタフェースが含まれます。

• 「バスインタフェース」• 「ETM インタフェース」（ページ 2-7）

• 「AHB トレースマクロセルインタフェース」（ページ 2-7）

• 「デバッグポート AHB-AP インタフェース」（ページ 2-7）

2.2.1 バスインタフェース

プロセッサには、 3 つの外部アドバンストハイパフォーマンスバス (AHB)-Lite バスインタフェースと、 1 つのアドバンストペリフェラルバス (APB) インタフェースが含まれています。

• 「ICode メモリインタフェース」

• 「DCode メモリインタフェース」（ページ 2-6）

• 「システムインタフェース」（ページ 2-6）

• 「専用ペリフェラルバス (PPB)」（ページ 2-6）

プロセッサは、ウェイトが行われた転送中の制御情報の保持を除いて、 AMBA 3 仕様を満たしています。 AMBA 3 AHB-Lite プロトコルでは、スレーブがウェイト状態を要求している場合、マスタは次の場合を除いては転送タイプを変更できません。

• IDLE 転送時は、マスタは転送タイプを IDLE から NONSEQ に変更できます。

• BUSY 転送で固定長バーストの場合、マスタは転送タイプを BUSY から SEQへ変更できます。

• BUSY 転送でバースト長が未定義の場合、マスタは転送タイプを BUSY から任意の転送タイプへ変更できます。

プロセッサは、ウェイトが行われた転送中にアクセスタイプを SEQ または NONSEQから IDLE へ変更することがあるため、この定義を満たしていません。また、プロセッサはアドレスや他の制御情報を変更し、それによって新しい位置へのアクセスを要求することがあります。取り消された元のアドレスは再度要求できません。この場合、前のアクセスがウェイト状態で完了待ちであるために実行されていない転送は取り消されます。これによって、プロセッサは必要がなくなったアクセスを取り消し、ウェイト状態のシステムでも割り込みレイテンシの短縮と高パフォーマンスを実現できます。

AMBA 3 仕様への完全な準拠が必要な場合は、設計で AHB_CONST_CTRL パラメータを 1 に設定することもできます。これによって、ウェイト状態の応答中に転送が発行された場合、その転送は取り消しや変更が行われず、元の転送が実行されます。このパラメータを設定すると、ウェイト状態のシステムで割り込みや分岐のレイテンシが増大し、コアのパフォーマンスが低下する可能性があります。

ICode メモリインタフェース

コードメモリ空間である 0x00000000 ～ 0x1FFFFFFC の命令フェッチは、この 32 ビットAHB-Lite バス上で行われます。

デバッガはこのインタフェースにアクセスできません。すべてのフェッチはワード幅です。ワードあたりのフェッチされる命令数は、実行されているコードと、メモリ内でのコードのアライメントによって異なります。


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機能の説明

DCode メモリインタフェース

コードメモリ空間である 0x00000000 ～ 0x1FFFFFFF のデータおよびデバッグアクセスは、この 32 ビット AHB-Lite バス上で行われます。このバス上でのコアデータアクセスは、デバッグアクセスよりも優先されます。このため、このバスに対してコアアクセスとデバッグアクセスが同時に発生すると、コアアクセスが完了するまでデバッグアクセスはウェイト状態になります。

このインタフェースの制御ロジックは、アンアラインドなデータおよびデバッグアクセスを、 2 つまたは 3 つの（アンアラインドアクセスのサイズとアライメントによって異なります）アラインドアクセスに変換します。このため、アンアラインドアクセスが完了するまで、以後のデータまたはデバッグアクセスはすべてストールします。

注 ICode AHB バスインタフェースと DCode AHB バスインタフェースとの外部アービトレーションでは常に、 DCode の優先度を ICode よりも高くすることを強くお勧めします。

システムインタフェース

アドレス範囲 0x20000000 ～ 0xDFFFFFFF と、 0xE0100000 ～ 0xFFFFFFFF の命令フェッチとデータおよびデバッグアクセスは、この 32 ビット AHB-Lite バス上で行われます。

このバスへ同時にアクセスが行われた場合、アービトレーションは優先順位の高いものから低いものへ、次の順序で行われます。

• データアクセス

• 命令およびベクタフェッチ

• デバッグ

システムバスインタフェースには、アンアラインドアクセス、 FPB のリマップされたアクセス、ビットバンドアクセス、パイプライン化された命令フェッチを処理するための制御ロジックが含まれています。

専用ペリフェラルバス (PPB)

外部 PPB 空間である 0xE0040000 ～ 0xE00FFFFF のデータおよびデバッグアクセスは、この 32 ビットアドバンストペリフェラルバス (APB) 上で行われます。トレースポートインタフェースユニット (TPIU) およびベンダ固有のペリフェラルはこのバス上に存在します。

コアデータアクセスはデバッグアクセスよりも優先度が高いため、このバスに対してコアアクセスとデバッグアクセスが同時に発生すると、コアアクセスが完了するまでデバッグアクセスはウェイト状態になります。このインタフェースでは、外部PPB 空間をデコードするために必要なアドレスビットのみがサポートされます。

外部 PPB (EPPB) 空間である 0xE0040000 ～ 0xE0100000 は、 CoreSight 互換のデバッグおよびトレースコンポーネントで使用するためのもので、多くの特殊な制限があるため、通常のシステムペリフェラルには適していません。システムペリフェラルはシステムバスアドレス空間の適切なデバイスタイプ領域に配置し、 APB ベースのデバイスには AHB2APB プロトコルコンバータを使用することをお勧めします。

EPPB 空間の制限は次のとおりです。

• 特権モードでのみアクセス可能

• プロセッサでデータのエンディアン形式がどのように設定されているかにかかわらず、常にリトルエンディアン形式でアクセスされる。

• アクセスがストロングリオーダ


機能の説明

• アンアラインドアクセスの結果が予測不能

• 32 ビットのデータアクセスのみサポート

• デバッグポートとローカルプロセッサからはアクセス可能だが、システム内の他のプロセッサからはアクセスできない。

2.2.2 ETM インタフェース

ETM インタフェースは、 ETM-M4 からプロセッサへの簡単な接続を可能にします。このインタフェースには、命令トレースから ETM へのチャネルが用意されています。『ARM エンべデッドトレースマクロセルアーキテクチャ仕様』を参照して下さい。

2.2.3 AHB トレースマクロセルインタフェース

AHB トレースマクロセル (HTM) インタフェースを使用すると、 AHB トレースマクロセルをプロセッサへ簡単に接続できます。このインタフェースは、 HTM へのデータトレース用チャネルとして動作します。

実装で HTM インタフェースを使用するには、このインタフェースを提供する必要があります。 HTM ポートでトレースデータの供給を可能にする前に、デバッグ例外およびモニタ制御レジスタ (DEMCR) の TRCENA を 1 にセットする必要があります。『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

2.2.4 デバッグポート AHB-AP インタフェース

プロセッサには、デバッグアクセス用のアドバンストハイパフォーマンスバスアクセスポート (AHB-AP) インタフェースが含まれています。外部のデバッグポート(DP) コンポーネントは、このインタフェースにアクセスします。 Cortex-M4 システムは、次の 3 つの DP 実装をサポートしています。

• シリアルワイヤ JTAG デバッグポート (SWJ-DP)。 SWJ-DP は、 JTAG-DP とシリアルワイヤデバッグポート (SW-DP) を組み合わせた、標準的な CoreSight デバッグポートです。

• SW-DP。 AHB-AP ポートへの 2 ピンインタフェースを提供します。

• DP なし。プロセッサ内にデバッグ機能が存在しない場合、 DP は必要ありません。

これら 2 つの DP 実装では、プロセッサへのデバッグアクセスを行うために提供される機構が異なります。実装には、一方のコンポーネントのみを搭載する必要があります。

注実装には、 SW-DP や SWJ-DP の代わりに、実装者固有の DP が搭載されていることもあります。詳細については、実装者に問い合わせて下さい。

DP コンポーネントの詳細については、『CoreSight コンポーネントテクニカルリファレンスマニュアル』を参照して下さい。

AHB-AP の詳細については、第 8 章デバッグを参照して下さい。

DP と AP は、組み合わせてデバッグアクセスポート (DAP) と呼ばれます。

デバッグインタフェースの詳細については、『ARM デバッグインタフェース v5、アーキテクチャ仕様』を参照して下さい。


第 3 章プログラマモデル

本章では、プロセッサのプログラマモデルについて説明します。本章は次のセクションで構成されています。

• 「プログラマモデルについて」（ページ 3-2）

• 「動作と実行のモード」（ページ 3-3）

• 「命令セットの概要」（ページ 3-4）

• 「システムアドレスマップ」（ページ 3-15）

• 「ライトバッファ」（ページ 3-18）

• 「ビットバンド」（ページ 3-20）

• 「プロセッサコアレジスタの概要」（ページ 3-22）

• 「例外」（ページ 3-24）


プログラマモデル

3.1 プログラマモデルについて

『ARMv7-M アーキテクチャリファレンスマニュアル』には、プログラマモデルの完全な説明が含まれています。本章では、 Cortex-M4 プロセッサのプログラマモデルの概要について説明し、実装定義のオプションを解説します。また、モデルで使用される ARMv7-M Thumb 命令と、プロセッサでの各命令のサイクル数についても説明します。その他、次に示す内容についてはそれぞれの章で説明されています。

• 第 4 章では、プログラマモデルのシステム制御機能の概要について説明します。

• 第 5 章では、プログラマモデルの MPU 機能の概要について説明します。

• 第 6 章では、プログラマモデルの NVIC 機能の概要について説明します。

• 第 7 章では、プログラマモデルの FPU 機能の概要について説明します。

• 第 8 章では、プログラマモデルのデバッグ機能の概要について説明します。

• 第 9 章では、プログラマモデルの DWT 機能の概要について説明します。

• 第 10 章では、プログラマモデルの ITM 機能の概要について説明します。

• 第 11 章では、プログラマモデルの TPIU 機能の概要について説明します。



3.2 動作と実行のモード

このセクションでは、 Cortex-M4 プロセッサの動作と実行のモードについて簡単に説明します。詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

3.2.1 動作モード

プロセッサは、スレッドモードとハンドラモードの 2 つの動作モードをサポートしています。

• プロセッサはリセット時、または例外からの復帰の結果としてスレッドモードに移行します。スレッドモードでは、特権コードと非特権コードの両方が実行できます。

• プロセッサは、例外の結果としてハンドラモードに移行します。ハンドラモードでは、すべてのコードが特権コードです。

3.2.2 動作状態

プロセッサは、次の 2 つの動作状態で動作できます。

• Thumb 状態。これは、 16 ビットおよび 32 ビットのハーフワードアラインドThumb 命令を実行する通常の実行状態です。

• デバッグ状態。これは、プロセッサがホールトデバッグを行っている状態です。

3.2.3 特権アクセスとユーザアクセス

コードは、特権または非特権として実行できます。非特権実行では、一部のリソースへのアクセスが制限または禁止されます。特権実行では、すべてのリソースにアクセスできます。ハンドラモードは常に特権です。スレッドモードは、特権または非特権のいずれかで実行できます。



3.3 命令セットの概要

このセクションでは、次の内容を解説します。

• 「Cortex-M4 の命令」

• 「ロード / ストアのタイミング」（ページ 3-12）

• 「他の Cortex プロセッサとのバイナリ互換性」（ページ 3-14）

3.3.1 Cortex-M4 の命令

プロセッサには、 ARMv7-M Thumb 命令セットが実装されています。 Cortex-M4 命令と、各命令のサイクル数を、表 3-1 に示します。サイクル数は、 0 ウェイトステートのシステムを基準としたものです。

アセンブラ構文で、動作によっては <op2> フィールドを次のいずれか 1 つのオプションに置き換えることができます。

• 単純なレジスタ指定子、例として Rm

• イミディエート値でシフトしたレジスタ、例として Rm, LSL #4

• レジスタ値でシフトしたレジスタ、例として Rm, LSL Rs

• イミディエート値、例として #0xE000E000

表の簡素化のため、ロード / ストアのすべてのアドレシングモードは示されていません。詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

表 3-1 のサイクルの列では、次の略語が使用されています。

P パイプラインのリフィルに必要なサイクル数。これは、対象の命令のアライメントと幅、およびプロセッサが早期にアドレスを予測できるかにより、 1 ～ 3 サイクルです。

B バリア操作を実行するために必要なサイクル数。 DSB および DMB の場合、小サイクル数は 0 です。 ISB の場合、小サイクル数はパイプライン

のリフィルに必要なサイクル数と同じです。

N ロード / ストア対象のレジスタリストに含まれるレジスタの数。 PC やLR も含まれます。

W 適切なイベントを待つために費やされるサイクル数。

表 3-1 Cortex-M4 の命令セットの概要

動作説明アセンブラサイクル数

移動レジスタ MOV Rd, <op2> 1

16 ビットイミディエート

MOVW Rd, #<imm> 1

イミディエート値から上位ビットへ

MOVT Rd, #<imm> 1

PC へ MOV PC, Rm 1 + P

加算加算 ADD Rd, Rn, <op2> 1

PC へ加算 ADD PC, PC, Rm 1 + P

キャリー付き加算 ADC Rd, Rn, <op2> 1

アドレスの生成 ADR Rd, <label> 1



減算減算 SUB Rd, Rn, <op2> 1

ボロー付き減算 SBC Rd, Rn, <op2> 1

反転 RSB Rd, Rn, <op2> 1

乗算乗算 MUL Rd, Rn, Rm 1

積和演算 MLA Rd, Rn, Rm 1

積減算 MLS Rd, Rn, Rm 1

符号付きロング SMULL RdLo, RdHi, Rn, Rm 1

符号なしロング UMULL RdLo, RdHi, Rn, Rm 1

符号付きロング積和 SMLAL RdLo, RdHi, Rn, Rm 1

符号なしロング積和 UMLAL RdLo, RdHi, Rn, Rm 1

除算符号付き SDIV Rd, Rn, Rm 2 ～ 12a

符号なし UDIV Rd, Rn, Rm 2 ～ 12a

飽和符号付き SSAT Rd, #<imm>, <op2> 1

符号なし USAT Rd, #<imm>, <op2> 1

比較比較 CMP Rn, <op2> 1

否定 CMN Rn, <op2> 1

論理論理積 AND Rd, Rn, <op2> 1

排他的論理和 EOR Rd, Rn, <op2> 1

論理和 ORR Rd, Rn, <op2> 1

否定論理和 ORN Rd, Rn, <op2> 1

ビットクリア BIC Rd, Rn, <op2> 1

補数移動 MVN Rd, <op2> 1

論理積テスト TST Rn, <op2> 1

排他的論理和テスト TEQ Rn, <op1>

シフト論理左シフト LSL Rd, Rn, #<imm> 1

論理左シフト LSL Rd, Rn, Rs 1

論理右シフト LSR Rd, Rn, #<imm> 1

論理右シフト LSR Rd, Rn, Rs 1

算術右シフト ASR Rd, Rn, #<imm> 1

算術右シフト ASR Rd, Rn, Rs 1

表 3-1 Cortex-M4 の命令セットの概要 ( 続き )




ローテート右ローテート ROR Rd, Rn, #<imm> 1

右ローテート ROR Rd, Rn, Rs 1

拡張付き RRX Rd, Rn 1

カウント先行ゼロ CLZ Rd, Rn 1

ロードワード LDR Rd, [Rn, <op2>] 2b

PC へ LDR PC, [Rn, <op2>] 2b + P

ハーフワード LDRH Rd, [Rn, <op2>] 2b

バイト LDRB Rd, [Rn, <op2>] 2b

符号付きハーフワード LDRSH Rd, [Rn, <op2>] 2b

符号付きバイト LDRSB Rd, [Rn, <op2>] 2b

ユーザワード LDRT Rd, [Rn, #<imm>] 2b

ユーザハーフワード LDRHT Rd, [Rn, #<imm>] 2b

ユーザバイト LDRBT Rd, [Rn, #<imm>] 2b

ユーザ符号付きハーフワード

LDRSHT Rd, [Rn, #<imm>] 2b

ユーザ符号付きバイト LDRSBT Rd, [Rn, #<imm>] 2b

PC 相対 LDR Rd,[PC, #<imm>] 2b

ダブルワード LDRD Rd, Rd, [Rn, #<imm>] 1 + N

複数 LDM Rn, {<reglist>} 1 + N

複数、 PC を含む LDM Rn, {<reglist>, PC} 1 + N + P





ストアワード STR Rd, [Rn, <op2>] 2b

ハーフワード STRH Rd, [Rn, <op2>] 2b

バイト STRB Rd, [Rn, <op2>] 2b

符号付きハーフワード STRSH Rd, [Rn, <op2>] 2b

符号付きバイト STRSB Rd, [Rn, <op2>] 2b

ユーザワード STRT Rd, [Rn, #<imm>] 2b

ユーザハーフワード STRHT Rd, [Rn, #<imm>] 2b

ユーザバイト STRBT Rd, [Rn, #<imm>] 2b

ユーザ符号付きハーフワード

STRSHT Rd, [Rn, #<imm>] 2b

ユーザ符号付きバイト STRSBT Rd, [Rn, #<imm>] 2b

ダブルワード STRD Rd, Rd, [Rn, #<imm>] 1 + N

複数 STM Rn, {<reglist>} 1 + N

プッシュプッシュ PUSH {<reglist>} 1 + N

リンクレジスタ付きプッシュ

PUSH {<reglist>, LR} 1 + N

ポップポップ POP {<reglist>} 1 + N

ポップおよび復帰 POP {<reglist>, PC} 1 + N + P

セマフォ排他ロード LDREX Rd, [Rn, #<imm>] 2

排他ロード、ハーフ LDREXH Rd, [Rn] 2

排他ロード、バイト LDREXB Rd, [Rn] 2

排他ストア STREX Rd, Rt, [Rn, #<imm>] 2

排他ストア、ハーフ STREXH Rd, Rt, [Rn] 2

排他ストア、バイト STREXB Rd, Rt, [Rn] 2

排他モニタのクリア CLREX 1





分岐条件付き B<cc> <label> 1 または 1 + Pc

無条件 B <label> 1 + P

リンク付き BL <label> 1 + P

交換付き BX Rm 1 + P

リンク付き交換 BLX Rm 1 + P

0 の場合に分岐 CBZ Rn, <label> 1 または 1 + Pc

非 0 の場合に分岐 CBNZ Rn, <label> 1 または 1 + Pc

バイトテーブル分岐 TBB [Rn, Rm] 2 + P

ハーフワードテーブル分岐

TBH [Rn, Rm, LSL#1] 2 + P

状態変更スーパバイザコール SVC #<imm> -

If-then-else IT...<cond> 1d

割り込みを不可能にする CPSID <flags> 1 または 2

割り込みを可能にする CPSIE <flags> 1 または 2

特殊レジスタ読み出し MRS Rd, <specreg> 1 または 2

特殊レジスタ書き込み MSR <specreg>, Rn 1 または 2

ブレークポイント BKPT #<imm> -

拡張符号付きハーフワードからワード

SXTH Rd, <op2> 1

符号付きバイトからワード

SXTB Rd, <op2> 1

符号なしハーフワード UXTH Rd, <op2> 1

符号なしバイト UXTB Rd, <op2> 1

ビットフィールド

符号なし抽出 UBFX Rd, Rn, #<imm>, #<imm> 1

符号付き抽出 SBFX Rd, Rn, #<imm>, #<imm> 1

クリア BFC Rd, Rn, #<imm>, #<imm> 1

挿入 BFI Rd, Rn, #<imm>, #<imm> 1

反転ワード内のバイト REV Rd, Rm 1

両方のハーフワード内のバイト

REV16 Rd, Rm 1

符号付き下位ハーフワード

REVSH Rd, Rm 1

ワード内のビット RBIT Rd, Rm 1





Cortex-M4 プロセッサに実装されている DSP 命令を、表 3-2 に示します。

ヒントイベント送信 SEV 1

イベント待ち WFE 1 + W

割り込み待ち WFI 1 + W

無操作 NOP 1

バリア命令同期 ISB 1 + B

データメモリ DMB 1 + B

データ同期 DSB <flags> 1 + B

a. 除算操作では、必要サイクル数を小化するため、入力オペランドの先行の 1 と 0の数に応じて、早期終了が使用されます。

b. 連続する単一ロード / ストア命令は、アドレスおよびデータフェーズのパイプライン化が可能です。これによって、これらの命令を 1 実行サイクルで完了できます。

c. 条件付き分岐は、分岐が行われない場合は 1 サイクルで完了します。d. IT 命令は前の 16 ビット Thumb 命令にフォールドでき、 0 サイクルで実行可能で

す。



表 3-2 Cortex-M4 の DSP 命令セットの概要


乗算上位 32 ビット累算付き 32 ビット乗算 SMMLA 1

上位 32 ビット減算付き 32 ビット乗算 SMMLS 1

上位 32 ビットを返す 32 ビット乗算 SMMUL 1

丸め付き上位 32 ビット累算付き 32 ビット乗算 SMMLAR 1

丸め付き上位 32 ビット減算付き 32 ビット乗算 SMMLSR 1

丸め付き上位 32 ビットを返す 32 ビット乗算 SMMULR 1



符号付き乗算 Q をセットする 32 ビット累算付き 16 ビット符号付き乗算、下位 × 下位 SMLABB 1

Q をセットする 32 ビット累算付き 16 ビット符号付き乗算、下位 × 上位 SMLABT 1

64 ビット累算付き 16 ビット符号付き乗算、下位 × 下位 SMLALBB 1

64 ビット累算付き 16 ビット符号付き乗算、下位 × 上位 SMLALBT 1

単一の 64 ビット累算付きデュアル 16 ビット符号付き乗算 SMLALD{X} 1

64 ビット累算付き 16 ビット符号付き乗算、上位 × 下位 SMLALTB 1

64 ビット累算付き 16 ビット符号付き乗算、上位 × 上位 SMLALTT 1

32 ビットの結果を生成する 16 ビット符号付き乗算、下位 × 下位 SMULBB 1

32 ビットの結果を生成する 16 ビット符号付き乗算、下位 × 上位 SMULBT 1

32 ビットの結果を生成する 16 ビット符号付き乗算、上位 × 下位 SMULTB 1

32 ビットの結果を生成する 16 ビット符号付き乗算、上位 × 上位 SMULTT 1

上位 32 ビットを返す 16 ビット × 32 ビット符号付き乗算、下位 SMULWB 1

上位 32 ビットを返す 16 ビット × 32 ビット符号付き乗算、上位 SMULWT 1

差を返すデュアル 16 ビット符号付き乗算 SMUSD{X} 1

Q をセットする 32 ビット累算付き 16 ビット符号付き乗算、上位 × 下位 SMLATB 1

Q をセットする 32 ビット累算付き 16 ビット符号付き乗算、上位 × 上位 SMLATT 1

Q をセットする単一の 32 ビット累算付きデュアル 16 ビット符号付き乗算 SMLAD{X} 1

Q をセットする 32 ビット累算付き 16 ビット × 32 ビット符号付き乗算、下位

SMLAWB 1

Q をセットする 32 ビット累算付き 16 ビット × 32 ビット符号付き乗算、上位

SMLAWT 1

Q をセットする 32 ビット累算付きデュアル 16 ビット符号付き積減算 SMLSD{X} 1

Q をセットする 64 ビット累算付きデュアル 16 ビット符号付き積減算 SMLSLD{X} 1

Q をセットするデュアル 16 ビット符号付き乗算の和 SMUAD{X} 1

符号なし乗算 64 ビットの結果を生成する、ダブル 32 ビット累算付き 32 ビット符号なし乗算

UMAAL 1

飽和 Q をセットするデュアル 16 ビット飽和 SSAT16 1

Q をセットするデュアル 16 ビット符号なし飽和 USAT16 1

表 3-2 Cortex-M4 の DSP 命令セットの概要 ( 続き )




パッキングおよびアンパッキング

ハーフワードの上位をシフトした下位とパックする PKHTB 1

ハーフワードの下位をシフトした上位とパックする PKHBT 1

8 ビットを抽出し 32 ビットへ符号拡張 SXTB 1

デュアルで 8 ビットを抽出しそれぞれを 16 ビットへ符号拡張 SXTB16 1

16 ビットを抽出し 32 ビットへ符号拡張 SXTH 1

8 ビットを抽出し 32 ビットへゼロ拡張 UXTB 1

デュアルで 8 ビットを抽出し 16 ビットへゼロ拡張 UXTB16 1

16 ビットを抽出し 32 ビットへゼロ拡張 UXTH 1

8 ビットを抽出し 32 ビットへ符号なし加算 UXTAB 1

デュアルで 8 ビットを抽出し 16 ビットへ符号なし加算 UXTAB16 1

16 ビットを抽出し 32 ビットへ符号なし加算 UXTAH 1

8 ビットを抽出し 32 ビットへ符号付き加算 SXTAB 1

デュアルで 8 ビットを抽出し 16 ビットへ符号付き加算 SXTAB16 1

16 ビットを抽出し 32 ビットへ符号付き加算 SXTAH 1

その他のデータ処理

GE ビットに基づいてバイトを選択 SEL 1

クワッド 8 ビット符号なし絶対差の符号なし和 USAD8 1

クワッド 8 ビット符号なし絶対差の符号なし和、 32 ビット累算付き USADA8 1

加算デュアル 16 ビット符号なし飽和加算 UQADD16 1

クワッド 8 ビット符号なし飽和加算 UQADD8 1

Q をセットする飽和加算 QADD 1

Q をセットするデュアル 16 ビット飽和加算 QADD16 1

Q をセットするクワッド 8 ビット飽和加算 QADD8 1

Q をセットする飽和ダブルおよび加算 QDADD 1

GE をセットするクワッド 8 ビット符号付き加算 SADD8 1

GE をセットするデュアル 16 ビット符号付き加算 SADD16 1

結果を半減するデュアル 16 ビット符号付き加算 SHADD16 1

結果を半減するクワッド 8 ビット符号付き加算 SHADD8 1

GE をセットするデュアル 16 ビット符号なし加算 UADD16 1

GE をセットするクワッド 8 ビット符号なし加算 UADD8 1

結果を半減するデュアル 16 ビット符号なし加算 UHADD16 1

結果を半減するクワッド 8 ビット符号なし加算 UHADD8 1





3.3.2 ロード / ストアのタイミング

このセクションでは、タイミングを短縮するために命令を組み合わせる適の方法について説明します。

• STR Rx,[Ry,#imm] は常に 1 サイクルです。これは、アドレス生成は初のサイクルで実行され、データストアは次の命令の実行と同時に行われるためです。ライトバッファがフルまたは非稼働のときに、そのライトバッファに対してスト

減算 Q をセットする飽和ダブルおよび減算 QDSUB 1

デュアル 16 ビット符号なし飽和減算 UQSUB16 1

クワッド 8 ビット符号なし飽和減算 UQSUB8 1

Q をセットする飽和減算 QSUB 1

Q をセットするデュアル 16 ビット飽和減算 QSUB16 1

Q をセットするクワッド 8 ビット飽和減算 QSUB8 1

結果を半減するデュアル 16 ビット符号付き減算 SHSUB16 1

結果を半減するクワッド 8 ビット符号付き減算 SHSUB8 1

GE をセットするデュアル 16 ビット符号付き減算 SSUB16 1

GE をセットするクワッド 8 ビット符号付き減算 SSUB8 1

結果を半減するデュアル 16 ビット符号なし減算 UHSUB16 1

結果を半減するクワッド 8 ビット符号なし減算 UHSUB8 1

GE をセットするデュアル 16 ビット符号なし減算 USUB16 1

GE をセットするクワッド 8 ビット符号なし減算 USUB8 1

並列加算および減算

デュアル 16 ビット符号なし飽和加算および減算、交換付き UQASX 1

デュアル 16 ビット符号なし飽和減算および加算、交換付き UQSAX 1

GE をセットするデュアル 16 ビット加算および減算、交換付き SASX 1

Q をセットするデュアル 16 ビット加算および減算、交換付き QASX 1

Q をセットするデュアル 16 ビット減算および加算、交換付き QSAX 1

結果を半減するデュアル 16 ビット符号付き加算および減算 SHASX 1

結果を半減するデュアル 16 ビット符号付き減算および加算 SHSAX 1

GE をセットするデュアル 16 ビット符号付き減算および加算、交換付き SSAX 1

GE をセットするデュアル 16 ビット符号なし加算および減算、交換付き UASX 1

結果を半減するデュアル 16 ビット符号なし加算および減算、交換付き UHASX 1

結果を半減するデュアル 16 ビット符号なし減算および加算、交換付き UHSAX 1

GE をセットするデュアル 16 ビット符号なし減算および加算、交換付き USAX 1





アが行われた場合、次の命令はストアが完了するまで遅延します。ストアがコードセグメントなど、ライトバッファ以外に対して実行され、そのトランザクションがストールした場合は、完了前に別のロード / ストア操作が実行された場合のみ、タイミングへの影響が発生します。

• LDR PC,[any] は、常にブロッキング操作です。これは、低でもロードに 2 サイクル、パイプラインのリロードに 3 サイクルが必要なことを意味します。つまり、この操作には低でも 5 サイクルが必要です（ロードまたはフェッチでストールが発生した場合はさらに長くなります）。

• ロード / ストアで生成されるアドレスが、前のデータ処理操作の結果に依存する場合は、レジスタバンクが更新される間、パイプラインが余計に 1 サイクルストールします。このシナリオではフォワードパスは存在しません。

• フェッチユニットとの競合が原因で、 LDR Rx,[PC,#imm] が 1 サイクル長くなることがあります。

• TBB および TBH もブロッキング操作です。これらの命令では、低でもロードに2 サイクル、加算に 1 サイクル、パイプラインのリロードに 3 サイクルが必要です。つまり、低でも 6 サイクルが必要です（ロードまたはフェッチでストールが発生した場合はさらに長くなります）。

• LDR [any] は、可能な場合はパイプライン処理されます。つまり、もし次の命令が LDR または STR で、初の LDR のデスティネーションが次の命令のアドレスを計算するために使用されないときは、次の命令のコストから 1 サイクルが差し引かれます。このため、 LDR の後に STR が続くと、 LDR によってロードされた内容が STR によって書き込まれます。さらに多くの LDR を一緒にパイプライン処理することができます。適化された例をいくつか挙げます。

— LDR R0,[R1]; LDR R1,[R2] - 通常は合計 3 サイクル

— LDR R0,[R1,R2]; STR R0,[R3,#20] - 通常は合計 3 サイクル

— LDR R0,[R1,R2]; STR R1,[R3,R2] - 通常は合計 3 サイクル

— LDR R0,[R1,R5]; LDR R1,[R2]; LDR R2,[R3,#4] - 通常は合計 4 サイクル

• 他の命令は、レジスタオフセット付きの STR の後でパイプライン処理できません。 STR は、 LDR の後でのみパイプライン処理が可能で、ストアの後でパイプライン処理できる命令はありません。ライトバッファがあるため、 STR はストールした場合も通常は 2 サイクルで完了します。

• LDREX と STREX は、 LDR と全く同様にパイプライン処理できます。 STREX は LDR と同様に扱われるため、 LDR についての説明と同様にパイプライン処理できます。LDREX も同様に、 LDR と全く同じように扱われるので、パイプライン処理できます。

• LDRD と STRD は、先行する命令や後の命令と一緒にパイプライン処理できません。ただし、 2 つのワードは一緒にパイプライン処理されます。このため、この操作はストールしない場合に 3 サイクルを必要とします。

• LDM と STM は、先行する命令や後の命令と一緒にパイプライン処理できません。ただし、初のエレメント以降のすべてのエレメントは一緒にパイプライン処理されます。このため、ストールが発生しない場合、 3 エレメントの LDM は 2 + 1 + 1、または 5 サイクルで実行されます。同様に、 8 エレメントのストアは、ストールが発生しない場合は 9 サイクルで実行されます。割り込みが発生した場合、 LDM および STM 命令は復帰の際に、中断したところから再開されます。再開動作により、初のエレメントを開始するために、 1 または 2 サイクルが余分に費やされます。



• アンアラインドなワードまたはハーフワードのロード / ストアには、ペナルティサイクルが追加されます。バイトアラインドのハーフワードロード / ストアは 2 つのバイトとして操作が実行されるため、実行時間に 1 サイクルが追加されます。ハーフワードアラインドのワードロード / ストアは 2 つのハーフワードとして操作が実行されるため、実行時間に 1 サイクルが追加されます。バイトアラインドのワードロード / ストアは、バイト、ハーフワード、バイトの操作に分割して実行されるため、実行時間に 2 サイクルが追加されます。メモリがストールした場合、これらの数字は増加します。 STR または STRH では、ライトバッファがあるため、プロセッサの遅延は発生しません。

3.3.3 他の Cortex プロセッサとのバイナリ互換性

プロセッサには、他の Cortex-M プロファイルプロセッサで提供されている命令セットと機能にバイナリ互換のサブセットが実装されています。 Cortex-M4 プロセッサから他の Cortex-M プロファイルのプロセッサへは、システムレベルのソフトウェアも含めて、ソフトウェアを移動できます。

円滑な移行を保証するため、他の Cortex-M プロファイルのプロセッサアーキテクチャで動作するように設計するコードでは、以下の規則に従い、構成および制御レジスタ (CCR) を適切に構成することをお勧めします。

• NVIC およびシステム制御空間 (SCS) のレジスタへのアクセスには、ワード転送のみを使用する。

• プロセッサの未使用の SCS レジスタおよびレジスタフィールドはすべて、変更不可として扱う。

• CCR のフィールドを次のように構成する。

— STKALIGN ビットを 1 にセット

— UNALIGN_TRP ビットを 1 にセット

— CCR レジスタの他のビットはすべて、元の値のまま


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3.4 システムアドレスマップ

プロセッサには、プロセッサコアとオプションのデバッグアクセスポート (DAP) から、外部メモリシステムおよび内部のシステム制御空間 (SCS) とデバッグコンポーネントの両方に対するメモリアクセスを調整する、バスマトリックスが含まれています。

すべてのデバッグアクセスが可能な限り非侵襲性であることを保証するため、プロセッサによるアクセスが常に優先されます。 0 ウェイトステートシステムの場合、システムメモリ、 SCS、デバッグリソースへのデバッグアクセスはすべて、完全に非侵襲性です。

システムアドレスマップを、図 3-1 に示します。

図 3-1 システムアドレスマップ



各アドレスに割り当てられるメモリマップの領域におけるプロセッサのインタフェースを、表 3-3 に示します。

メモリモデルの詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

3.4.1 専用ペリフェラルバス

内部の専用ペリフェラルパス (PPB) インタフェースは、次のものへアクセスするために使用されます。

• 計装トレースマクロセル (ITM)

• データウォッチポイントおよびトレース (DWT)

• フラッシュパッチおよびブレークポイント (FPB)

• システム制御空間 (SCS)。メモリ保護ユニット (MPU) とネスト型ベクタ割り込みコントローラ (NVIC) も含まれます。

外部 PPB インタフェースは、次のものへアクセスするために使用されます。

• トレースポートインタフェースユニット (TPIU)

• エンべデッドトレースマクロセル (ETM)

• ROM テーブル

• PPB メモリマップの実装固有の領域

3.4.2 領域間にまたがるアンアラインドアクセス

Cortex-M4 プロセッサは ARMv7 のアンアラインドアクセスをサポートしており、すべてのアクセスを単一のアンアラインドアクセスとして実行します。これらは、DCode およびシステムバスインタフェースにより、 2 つまたはそれ以上のアラインドアクセスに変換されます。

表 3-3 メモリ領域

メモリマップ領域

コード命令フェッチは ICode バス上で、データアクセスは DCode バス上で実行されます。

SRAM 命令フェッチおよびデータアクセスは、システムバス上で実行されます。

SRAM ビットバンドエイリアス領域。データアクセスはエイリアスで行われます。命令アクセスにはエイリアスは使用されません。

ペリフェラル命令フェッチおよびデータアクセスは、システムバス上で実行されます。

ペリフェラルビットバンド

エイリアス領域。データアクセスはエイリアスで行われます。命令アクセスにはエイリアスは使用されません。

外部 RAM 命令フェッチおよびデータアクセスは、システムバス上で実行されます。

外部デバイス命令フェッチおよびデータアクセスは、システムバス上で実行されます。

専用ペリフェラルバス外部および内部の専用ペリフェラルパス (PPB) インタフェース。「専用ペリフェラルバス」を参照して下さい。このメモリ領域は実行不可 (XN) に設定されているため、命令フェッチは禁止されます。 MPU がある場合でも、これは変更できません。

システムシステムセグメントはベンダのシステムペリフェラル用です。このメモリ領域はXN に設定されているため、命令フェッチは禁止されます。 MPU がある場合でも、これは変更できません。



注 Cortex-M4 のすべての外部アクセスはアラインドアクセスです。

アンアラインドのサポートは、単一ロード / ストア LDR や LDRH, STR, STRH でのみ利用できます。ダブルロード / ストアはすでにワードアラインドのアクセスをサポートしていますが、他のアンアラインドアクセスを許可せず、試みられた場合はフォールトが生成されます。

メモリマップの境界にまたがるアンアラインドアクセスは、アーキテクチャの関係で予測不能です。プロセッサの動作は、以下に示すように境界に依存しています。

• DCode アクセスは領域内でラップアラウンドします。例えば、コード空間の後のバイト (0x1FFFFFFF) に対してアンアラインドのハーフワードアクセスが行われると、 DCode インタフェースによって、 0x1FFFFFFF へのバイトアクセスと、それに続く 0x00000000 へのバイトアクセスに変換されます。

• PPB 空間にまたがるシステムアクセスは、システム空間内でラップアラウンドしません。例えば、システム空間の後のバイト (0xDFFFFFFF) に対してアンアラインドのハーフワードアクセスが行われると、システムインタフェースによって、 0xDFFFFFFF へのバイトアクセスと、それに続く 0xE0000000 へのバイトアクセスに変換されます。 0xE0000000 は、システムバス上で有効なアドレスではありません。

• コード空間にまたがるシステムアクセスは、システム空間内でラップアラウンドしません。例えば、システム空間の後のバイト (0xFFFFFFFF) に対してアンアラインドのハーフワードアクセスが行われると、システムインタフェースによって、 0xFFFFFFFF へのバイトアクセスと、それに続く 0x00000000 へのバイトアクセスに変換されます。 0x00000000 は、システムバス上で有効なアドレスではありません。

• PPB 空間ではアンアラインドアクセスはサポートされていないため、 PPB アクセスについては境界にまたがる例はありません。

ビットバンドエイリアス領域にまたがるアンアラインドアクセスも、アーキテクチャの関係で予測不能です。プロセッサはビットバンドエイリアスのアドレスへのアクセスを実行しますが、これはビットバンド操作とはなりません。例えば、0x21FFFFFF へのアンアラインドのハーフワードアクセスは、 0x21FFFFFF へのバイトアクセスと、それに続く 0x22000000 （ビットバンドエイリアスの初のバイト）へのバイトアクセスとして実行されます。

FPB のリテラルコンパレータに対して一致するアンアラインドロードはリマップされません。 FPB は、アラインドアドレスのみをリマップします。


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3.5 ライトバッファ

データストア時にバスウェイトサイクルによってプロセッサがストールすることを防止するため、 DCode およびシステムバスへのバッファされたストアは、 1 エントリのライトバッファを経由します。ライトバッファがフルの場合、ライトバッファがドレインされるまで、バスへの以後のアクセスはストールします。バスがバッファされたストアのデータフェーズを待っている場合のみ、ライトバッファが使用されます。それ以外の場合、トランザクションはバス上で完了します。

DMB および DSB 命令は、完了する前にライトバッファのドレインを待ちます。 DMB または DSB がライトバッファのドレインを待っている間に割り込みが発生した場合、プロセッサは割り込みの完了後に DMB または DSB の次の命令に復帰します。これは、割り込み処理自体がメモリバリア操作として機能するためです。



3.6 排他モニタ

Cortex-M4 プロセッサには、ローカル排他モニタが実装されています。セマフォとローカル排他モニタの詳細については、『ARMv7-M ARM アーキテクチャリファレンスマニュアル』を参照して下さい。

プロセッサ内のローカルモニタは、物理アドレスを保持せず、すべてのアクセスが前の LDREX のアドレスと一致するものとして扱うように構築されています。つまり、実装されている排他予約粒度は、メモリアドレス範囲の全体です。

Cortex-M4 プロセッサは、ビットバンド領域への排他アクセスをサポートしていません。



3.7 ビットバンド

ビットバンドは、 Cortex-M4 プロセッサのオプション機能です。ビットバンドは、メモリの完全なワードを、ビットバンド領域の単一のビットへマップします。例えば、エイリアスワードの 1 つへ書き込むと、ビットバンド領域の対応するビットがセット / クリアされます。これによって、ビットバンド領域の個別のビットすべてが、単一の LDR 命令を使用して、ワードアラインドのアドレスから直接アクセス可能になります。同時に、読み出し - 変更 - 書き込み命令シーケンスを実行せずに、個別のビットをトグル可能になります。

プロセッサのメモリマップには、 2 つのビットバンド領域が含まれます。これらの領域は、それぞれ SRAM およびペリフェラルのメモリ領域の下位 1MB を占有します。ビットバンド領域は、メモリのエイリアス領域の各ワードを、メモリのビットバンド領域のビットにマップします。

システムバスインタフェースには、次のようにビットバンドアクセスを制御するロジックが組み込まれています。

• ビットバンドエイリアスのアドレスを、ビットバンド領域にリマップします。

• 読み出しの場合、読み出したバイトから要求されたビットを抽出し、読み出しデータの下位ビット (LSB) としてコアへ返します。

• 書き込みの場合、書き込みを不可分な読み出し - 変更 - 書き込み操作に変換します。

• プロセッサは、ビットバンド操作の実行中にシステムバスへのアクセスを試みない限り、ビットバンド操作中にストールすることはありません。

メモリマップには 2 つの 32MB エイリアス領域が存在し、これらは 2 つの 1MB ビットバンド領域にマップされます。

• 32MB の SRAM エイリアス領域へのアクセスは、 1MB の SRAM ビットバンド領域にマップされます。

• 32MB のペリフェラルエイリアス領域へのアクセスは、 1MB のペリフェラルビットバンド領域にマップされます。

エイリアス領域の各ワードが、ビットバンド領域の対応ビット、すなわちターゲットのビットをどのように参照するかは、マッピングの式により示されます。マッピングの式は次のとおりです。

bit_word_offset = (byte_offset x 32) + (bit_number ´ 4)

bit_word_addr = bit_band_base + bit_word_offset

各項目の説明については以下を参照して下さい。

• bit_word_offset は、ビットバンドメモリ領域での、ターゲットビットの位置です。

• bit_word_addr は、エイリアスメモリ領域内のワードのアドレスで、ターゲットビットにマップされます。

• bit_band_base は、エイリアス領域の開始アドレスです。

• byte_offset は、ビットバンド領域内の、ターゲットビットを含むバイトの番号です。

• bit_number は、ターゲットビットのビット位置 (0 ～ 7) です。

SRAM ビットバンドエイリアス領域と、 SRAM ビットバンド領域とのビットバンドマップの例を、図 3-2 （ページ 3-21）に示します。

• 0x23FFFFE0 のエイリアスワードは、 0x200FFFFF のビットバンドバイトのビット [0] にマップされます： 0x23FFFFE0 = 0x22000000 + (0xFFFFF * 32) + 0 * 4



• 0x23FFFFFC のエイリアスワードは、 0x200FFFFF のビットバンドバイトのビット [7] にマップされます： 0x23FFFFFC = 0x22000000 + (0xFFFFF * 32) + 7 * 4

• 0x22000000 のエイリアスワードは、 0x20000000 のビットバンドバイトのビット [0] にマップされます： 0x22000000 = 0x22000000 + (0 * 32) + 0 * 4

• 0x2200001C のエイリアスワードは、 0x20000000 のビットバンドバイトのビット [7] にマップされます： 0x2200001C = 0x22000000 + (0 * 32) + 7 * 4

図 3-2 ビットバンドのマッピング

3.7.1 エイリアス領域への直接アクセス

エイリアス領域のワードへの書き込みは、ビットバンド領域のターゲットビットに対する読み出し - 変更 - 書き込み操作と同じ効果があります。

エイリアス領域のワードに書き込まれる値のビット [0] により、ビットバンド領域のターゲットビットに書き込まれる値が決定されます。ビット [0] が 1 にセットされた値を書き込むと、ビットバンドのビットに 1 が書き込まれ、ビット [0] が 0 にクリアされた値を書き込むと、ビットバンドのビットに 0 が書き込まれます。

エイリアスのワードのビット [31:1] は、ビットバンドのビットには影響しません。0x01 の書き込みは、 0xFF の書き込みと同じ結果になります。 0x00 の書き込みは、 0x0E の書き込みと同じ結果になります。

エイリアス領域のワードを読み出すと、 0x01 または 0x00 が返されます。 0x01 という値は、ビットバンド領域のターゲットビットが 1 にセットされていることを示します。0x00 という値は、ターゲットビットが 0 にクリアされていることを示します。読み出しでは、ビット [31:1] は常に 0 です。

3.7.2 ビットバンド領域への直接アクセス

ビットバンド領域に対して、通常の読み出しや書き込みで直接アクセスすることもできます。



3.8 プロセッサコアレジスタの概要

プロセッサには、次の 32 ビットレジスタがあります。

• 13 個の汎用レジスタ、 R0 ～ R12

• スタックポインタ (SP)、 R13。バンクレジスタ SP_process および SP_main のエイリアスです。

• リンクレジスタ (LR)、 R14

• プログラムカウンタ (PC)、 R15

• 特殊用途のプログラムステータスレジスタ、 (xPSR)

プロセッサのレジスタセットを、図 3-3 に示します。

図 3-3 プロセッサのレジスタセット

汎用レジスタ R0 ～ R12 には、アーキテクチャで定義された特別な用途はありません。汎用レジスタを指定するほとんどの命令は、 R0 ～ R12 を使用できます。

下位レジスタレジスタ R0 ～ R7 は、汎用レジスタを指定するすべての命令によってアクセス可能です。

上位レジスタレジスタ R8 ～ R12 は、汎用レジスタを指定するすべての 32 ビット命令によってアクセス可能です。

レジスタ R8 ～ R12 は、 16 ビット命令ではアクセスできません。

レジスタ R13、 R14、 R15 には、次に示す特別な機能があります。

スタックポインタレジスタ R13 は、スタックポインタ (SP) として使用されます。SP はビット [1:0] への書き込みを無視するため、 4 バイト境界のワードに自動的にアラインされます。

ハンドラモードでは常時 SP_main が使用されます。スレッドモードでは SP_main または SP_process のいずれかを使用するように構成できます。

リンクレジスタレジスタ R14 は、サブルーチンのリンクレジスタ (LR) です。

LR は、リンク付き分岐 (BL) またはリンク付き分岐交換 (BLX) 命令が実行されたとき、 PC から復帰アドレスを受け取ります。

LR は例外からの復帰にも使用されます。

それ以外の場合は、 R14 を汎用レジスタとして使用できます。



プログラムカウンタレジスタ R15 はプログラムカウンタ (PC) です。

ビット [0] は常時 0 のため、命令は常にワードまたはハーフワード境界にアラインされます。

詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。


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3.9 例外

プロセッサとネスト型ベクタ割り込みコントローラ (NVIC) は、すべての例外に優先度を付けて処理します。割り込みを処理するときは、次の規則が適用されます。

• すべての例外はハンドラモードで処理されます。

• プロセッサの状態は、例外の発生時に自動的にスタックに保存され、割り込み処理ルーチン (ISR) の終了時に自動的にスタックから復元されます。

• 割り込みの開始を効率的に行うため、ベクタのフェッチは状態の保存と並行して行われます。

プロセッサはテールチェインをサポートしているため、状態の保存と復元のオーバヘッドなしに連続した割り込みが可能です。

割り込みの数と、割り込み優先度のビットの数は、実装時に構成します。ソフトウェアで選択できるのは、構成されている割り込みの一部を可能にすることと、構成されている優先度のうち何ビットを使用するかのみです。

注ベクタテーブルのエントリは、 ARM 命令と Thumb 命令とのインターワーキングに互換性があります。このため、ベクタの値のビット [0] は、例外の開始時に実行プログラムステータスレジスタ (EPSR) の T ビットにロードされます。ベクタテーブルのエントリに書き込まれるベクタはすべて、ビット [0] がセットされている必要があります。ビット [0] がクリアされたテーブルエントリを作成すると、そのベクタに対応するハンドラの初の命令で INVSTATE フォールトが生成されます。

3.9.1 例外処理

プロセッサには、『ARMv7-M アーキテクチャリファレンスマニュアル』で説明されている、高度な例外および割り込み処理が実装されています。

割り込みのレイテンシを短縮するため、プロセッサには、 ARMv7-M アーキテクチャに定義されている、後着割り込みおよび割り込みテールチェイン機構が実装されています。

• 割り込みをアサートしてから、 ISR の初の命令が実行されるまでのレイテンシは、アクセスされるメモリに 0 ウェイトステートが適用される場合、大 12サイクルです。初に実行される命令は、スタックプッシュと並列にフェッチされます。

• 割り込みからの復帰では、同様に復帰先の命令がスタックポップと並列にフェッチされ、 12 サイクルが必要です。

• テールチェインは、 0 ウェイトステートのメモリを使用している場合に 6 サイクルが必要です。スタックのプッシュやポップは実行されず、次の ISR の命令のみがフェッチされます。

プロセッサの例外モデルには、アーキテクチャ定義の動作に加えて、次のような実装定義の動作が含まれています。

• HardFault から NMI ロックアップまでのスタック操作における例外を NMI 優先度で動作

• NMI から HardFault ロックアップまでのアンスタック操作における例外をHardFault 優先度で動作

割り込みレイテンシを小化するため、プロセッサは除算命令を破棄して保留中の割り込みを取得します。割り込みハンドラから復帰すると、プロセッサは除算命令を初からやり直します。プロセッサには、割り込み可能で再開可能な命令フィー


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ルドが実装されています。複数ロード (LDM) 操作と複数ストア (STM) 操作は割り込み可能です。 EPSR には、割り込みが発生した場所から複数ロード / ストアを再開するために必要な情報が保持されています。

このため、ソフトウェアでデバイスにアクセスするとき、あるいは読み出しまたは繰り返し書き込みの影響を受けるメモリ領域へアクセスする場合、複数ロードまたは複数ストア命令を使用できません。読み出しまたは書き込みの繰り返しにより不整合な結果や、望ましくない副作用が発生する可能性がある場合、ソフトウェアでこれらの命令を使用できません。

LDM および STM 操作でのベースレジスタ更新

LDM または STM によりベースレジスタが更新される場合があります。

• 命令によりベースレジスタのライトバックが指定された場合、ベースレジスタは更新後のアドレスに変更されます。アボートが発生すると、元のベース値が復元されます。

• LDM のレジスタリストにベースレジスタが含まれているが、リストの後のレジスタではない場合、ベースレジスタはロードされた値に変更されます。

次の場合、 LDM または STM は継続されず、初からやり直しされます。

• 命令がフォールトした場合

• その命令が IT 内に含まれている場合

LDM でベースのロードが完了している場合、転送はベースのロード前の状態から継続されます。


第 4 章システム制御

本章では、プロセッサをプログラムするためのレジスタについて説明します。本章は次のセクションで構成されています。

• 「システム制御について」（ページ 4-2）

• 「レジスタの概要」（ページ 4-3）

• 「レジスタの説明」（ページ 4-5）


システム制御

4.1 システム制御について

本章では、プロセッサの動作を制御するレジスタについて説明します。


システム制御

4.2 レジスタの概要

システム制御レジスタを、表 4-1 に示します。本章で説明されていないレジスタについては、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

表 4-1 システム制御レジスタ

アドレス名前タイプリセット時の値説明

0xE000E008 ACTLR RW 0x00000000 「補助制御レジスタ、 ACTLR」（ページ 4-5）

0xE000E010 STCSR RW 0x00000000 SysTick 制御およびステータスレジスタ

0xE000E014 STRVR RW 未知 SysTick リロード値レジスタ

0xE000E018 STCVR RW クリア未知 SysTick 現在値レジスタ

0xE000E01C STCR RO STCALIB SysTick 較正値レジスタ

0xE000ED00 CPUID RO 0x410FC241 「CPUID ベースレジスタ、 CPUID」（ページ 4-5）

0xE000ED04 ICSR RW またはRO

0x00000000 割り込み制御および状態レジスタ

0xE000ED08 VTOR RW 0x00000000 ベクタテーブルオフセットレジスタ

0xE000ED0C AIRCR RW 0x00000000a アプリケーション割り込みおよびリセット制御レジスタ

0xE000ED10 SCR RW 0x00000000 システム制御レジスタ

0xE000ED14 CCR RW 0x00000200 構成および制御レジスタ

0xE000ED18 SHPR1 RW 0x00000000 システムハンドラ優先度レジスタ 1

0xE000ED1C SHPR2 RW 0x00000000 システムハンドラ優先度レジスタ 2

0xE000ED20 SHPR3 RW 0x00000000 システムハンドラ優先度レジスタ 3

0xE000ED24 SHCSR RW 0x00000000 システムハンドラ制御および状態レジスタ

0xE000ED28 CFSR RW 0x00000000 構成可能フォールトステータスレジスタ

0xE000ED2C HFSR RW 0x00000000 HardFault ステータスレジスタ

0xE000ED30 DFSR RW 0x00000000 デバッグフォールトステータスレジスタ

0xE000ED34 MMFAR RW 未知 MemManage フォールトアドレスレジスタb

0xE000ED38 BFAR RW 未知 BusFault アドレスレジスタ b

0xE000ED3C AFSR RW 0x00000000 「補助フォールトステータスレジスタ、AFSR」（ページ 4-6）

0xE000ED40 ID_PFR0 RO 0x00000030 プロセッサ機能レジスタ 0

0xE000ED44 ID_PFR1 RO 0x00000200 プロセッサ機能レジスタ 1

0xE000ED48 ID_DFR0 RO 0x00100000 デバッグ機能レジスタ 0c

0xE000ED4C ID_AFR0 RO 0x00000000 補助機能レジスタ 0

0xE000ED50 ID_MMFR0 RO 0x00100030 メモリモデル機能レジスタ 0


システム制御

0xE000ED54 ID_ MMFR1 RO 0x00000000 メモリモデル機能レジスタ 1

0xE000ED58 ID_MMFR2 RO 0x01000000 メモリモデル機能レジスタ 2

0xE000ED5C ID_MMFR3 RO 0x00000000 メモリモデル機能レジスタ 3

0xE000ED60 ID_ISAR0 RO 0x01141110 命令セット属性レジスタ 0



0xE000ED6C ID_ISAR3 RO 0x01111131 命令セット属性レジスタ 3


0xE000ED88 CPACR RW - コプロセッサアクセス制御レジスタ

0xE000EF00 STIR WO 0x00000000 ソフトウェアトリガ割り込みレジスタ

a. ビット [10:8] のリセット時の値は 0 です。 ENDIANNESS ビット（ビット [15]）のリセット時の値は実装によって決まります。

b. BFAR と MMFAR は同じ物理レジスタです。このため、 BFARVALID ビットと MMFARVALID ビットは相互に排他的です。

c. デバッグサポートが実装されていない場合、 ID_DFR0 の読み出し値は 0 です。

表 4-1 システム制御レジスタ ( 続き )



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システム制御

4.3 レジスタの説明

このセクションでは、実装がこのプロセッサに固有であるシステム制御レジスタについて説明します。

4.3.1 補助制御レジスタ、 ACTLR

ACTLR の特徴は次のとおりです。

目的プロセッサ内の機能について、特定の部分を非稼働にします。

使用制限使用制限はありません。

構成このレジスタは、すべてのプロセッサ構成で利用可能です。

属性レジスタの概要については、表 4-1 （ページ 4-3）を参照して下さい。

ACTLR のビット割り当てを、図 4-1 に示します。

図 4-1 ACTLR のビット割り当て

ACTLR のビット割り当てを、表 4-2 に示します。

4.3.2 CPUID ベースレジスタ、 CPUID

CPUID には次の特徴があります。

目的次のものを指定します。

• プロセッサコアの ID 番号

表 4-2 ACTLR のビット割り当て

ビット名前機能

[31:10] - 予約

[9] DISOOFP 浮動小数点命令が、整数命令との前後関係について順不同に完了することを不可能にします。

[8] DISFPCA CONTROL.FPCA の自動更新を不可能にします。詳細については、「例外」（ページ 7-8）を

参照して下さい。

[7:3] - 予約

[2] DISFOLD IT 命令のフォールディングを不可能にします。

[1] DISDEFWBUF デフォルトのメモリマップアクセス中のライトバッファの使用を不可能にします。これによって、すべてのバスフォールトが正確バスフォールトになりますが、メモリへのストアが完了しなければ次の命令を実行できないため、プロセッサの性能が低下します。

[0] DISMCYCINT マルチサイクル命令の割り込みを不可能にします。これによって、割り込みのスタッキングが行われる前にロード / ストアと乗算 / 除算操作が完了されるため、プロセッサの割り込みレイテンシが増大します。


システム制御

• プロセッサコアのバージョン番号

• プロセッサコアの実装の詳細




CPUID のビット割り当てを、図 4-2 に示します。

図 4-2 CPUID のビット割り当て

CPUID のビット割り当てを、表 4-3 に示します。

4.3.3 補助フォールトステータスレジスタ、 AFSR

AFSR には次の特徴があります。

目的追加のシステムフォールト情報をソフトウェアに対して指定します。

使用制限 AFSR フラグは、プロセッサの AUXFAULT 入力に直接マップされます。外部ピンが 1 サイクルの間 HIGH レベルになると、対応する AFSR ビットが 1 としてラッチされます。このビットは、対応する AFSR ビットに 1 を書き込むことによってのみクリアできます。

AFSR ビットが書き込まれた場合、または 1 としてラッチされた場合、例外は発生しません。 AUXFAULT 入力信号を使用するには、ソフトウェアが AFSR をポーリングする必要があります。



AFSR のビット割り当てを、図 4-3 （ページ 4-7）に示します。

表 4-3 CPUID のビット割り当て


[31:24] IMPLEMENTER 実装者を示します。 0x41 = ARM

[23:20] VARIANT プロセッサのリビジョンを示します。 0x0 = リビジョン 0

[19:16] （定数） 0xF として読み出されます。

[15:4] PARTNO 部品番号を示します。 0xC24 = Cortex-M4

[3:0] REVISION パッチリリースを示します。 0x1 = パッチ 1


システム制御

図 4-3 AFSR のビット割り当て

AFSR のビット割り当てを、表 4-4 に示します。

AUXFAULT

31 0

表 4-4 AFSR のビット割り当て


[31:0] AUXFAULT AUXFAULT 入力のラッチされたもの


第 5 章メモリ保護ユニット

本章では、プロセッサのメモリ保護ユニット (MPU) について説明します。本章は次のセクションで構成されています。

• 「MPU について」（ページ 5-2）

• 「MPU の機能の説明」（ページ 5-3）

• 「MPU のプログラマモデル」（ページ 5-4）


メモリ保護ユニット

5.1 MPU について

MPU は、メモリを保護するためのオプションコンポーネントです。プロセッサは、標準の ARMv7 保護メモリシステムアーキテクチャモデルをサポートしています。MPU は、次の機能を完全にサポートしています。

• 保護領域

• 保護領域のオーバラップ。優先度は次のとおりです。

— 7 = 高優先度

— 0 = 低優先度

• アクセス許可

• システムへのメモリ属性のエクスポート

MPU で不一致やアクセス許可違反が発生すると、優先度をプログラム可能なMemManage フォールトハンドラが呼び出されます。詳細については、『ARMv7-Mアーキテクチャリファレンスマニュアル』を参照して下さい。

MPU は、次の目的に使用できます。

• 特権規則の強制

• プロセスの分離

• アクセス規則の強制



5.2 MPU の機能の説明

領域アクセス制御レジスタのアクセス許可ビット TEX、 C、 B、 AP、 XN によって、対応するメモリ領域へのアクセスが制御されます。必要な許可なしにメモリ領域へアクセスを行うと、アクセス許可フォールトが発生します。詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。



5.3 MPU のプログラマモデル

MPU レジスタを、表 5-1 に示します。これらのレジスタについては、『ARMv7-Mアーキテクチャリファレンスマニュアル』で解説されています。

表 5-1 MPU レジスタ

アドレス名前タイプリセット時の値

説明

0xE000ED90 MPU_TYPE RO 0x00000800 MPU タイプレジスタ

0xE000ED94 MPU_CTRL RW 0x00000000 MPU 制御レジスタ

0xE000ED98 MPU_RNR RW 0x00000000 MPU 領域番号レジスタ

0xE000ED9C MPU_RBAR RW 0x00000000 MPU 領域ベースアドレスレジスタ

0xE000EDA0 MPU_RASR RW 0x00000000 MPU領域属性およびサイズレジスタ

0xE000EDA4 MPU_RBAR_A1 0x00000000 MPU エイリアスレジスタ

0xE000EDA8 MPU_RASR_A1 0x00000000

0xE000EDAC MPU_RBAR_A2 0x00000000

0xE000EDB0 MPU_RASR_A2 0x00000000

0xE000EDB4 MPU_RBAR_A3 0x00000000

0xE000EDB8 MPU_RASR_A3 0x00000000


第 6 章ネスト型ベクタ割り込みコントローラ

本章では、ネスト型ベクタ割り込みコントローラ (NVIC) について説明します。本章は次のセクションで構成されています。

• 「NVIC について」（ページ 6-2）

• 「NVIC の機能の説明」（ページ 6-3）

• 「NVIC のプログラマモデル」（ページ 6-4）


ネスト型ベクタ割り込みコントローラ

6.1 NVIC について

NVIC は、構成可能な割り込み処理をプロセッサに提供するもので、次の機能があります。

• レイテンシが短い例外および割り込み処理を実現する

• 電力管理を制御する



6.2 NVIC の機能の説明

NVIC は大 240 の割り込みをサポートし、各割り込みには大 256 レベルの優先度を設定できます。割り込みの優先度は動的に変更可能です。 NVIC とプロセッサコアのインタフェースは密接に結合されているため、レイテンシの短い割り込み処理や、後着割り込みの効率的な処理が可能です。 NVIC は、割り込みのテールチェインを可能にするため、スタックされた（ネストされた）割り込みの情報を保持します。

NVIC への完全なアクセスは特権モードからのみ実行できますが、構成および制御レジスタを稼働すると、ユーザモードで割り込みを保留状態にできます。ユーザモードでそれ以外のアクセスを行うと、常にバスフォールトが引き起こされます。

すべての NVIC レジスタは、特に記載されていない限り、バイト、ハーフワード、ワードアクセスを使用してアクセスできます。 NVIC レジスタは SCS 内に存在します。

すべての NVIC レジスタとシステムデバッグレジスタは、プロセッサのエンディアン形式の状態にかかわらず、リトルエンディアンです。

プロセッサの例外処理については、「例外」（ページ 3-24）を参照して下さい。

6.2.1 低電力モード

実装にウェークアップ割り込みコントローラ (WIC) を含めることができます。これによって、プロセッサと NVIC を超低電力のスリープモードに移行し、割り込みの識別と優先度付けは WIC に任せることができます。

プロセッサには、割り込み待ち (WFI)、イベント待ち (WFE)、イベント送信 (SEV) 命令が完全に実装されています。さらに、プロセッサは SLEEPONEXIT の使用もサポートしており、これを使用した場合、プロセッサコアが例外ハンドラからスレッドモードに復帰したときにスリープモードに移行します。詳細については、『ARMv7-Mアーキテクチャリファレンスマニュアル』を参照して下さい。

6.2.2 レベル割り込みとパルス割り込みの比較

プロセッサは、レベル割り込みとパルス割り込みの両方をサポートしています。レベル割り込みは、デバイスにアクセスする ISR によってクリアされるまで、アサートされ続けます。パルス割り込みは、エッジモデルの一種です。パルスのサンプリングは非同期ではなく、 Cortex-M4 のクロック FCLK の立ち上がりエッジで行われることを保証する必要があります。

レベル割り込みの場合、割り込みルーチンから復帰する前に信号がアサート解除されないときは、割り込みは再度保留状態に移行してから、再度アクティブになります。これは FIFO およびバッファベースのデバイスの場合に特に有用です。これにより、それらのデバイスが余分な作業なしに、 1 つの ISR によって、または起動の繰り返しによってドレインされることが保証されるのが理由です。これは、デバイスは空になるまで、信号をアサートのまま保持することを意味します。

パルス割り込みは、 ISR の間に再アサートすることができます。このため、割り込みが同時に保留中とアクティブの両方の状態になる場合があります。割り込みが保留中に別のパルスが到着した場合、その割り込みは保留中に維持され、 ISR は 1 回しか実行されません。

パルス割り込みは、ほとんどの場合外部信号によって、一定の間隔で発生する、または繰り返し発生する信号に使用されます。



6.3 NVIC のプログラマモデル

NCIC レジスタを、表 6-1 に示します。

以下のセクションでは、実装がこのプロセッサに固有である NVIC レジスタについて説明します。他のレジスタについては、『ARMv7-M アーキテクチャリファレンスマニュアル』で解説されています。

6.3.1 割り込みコントローラタイプレジスタ、 ICTR

ICTR には次の特徴があります。

目的 NVIC がサポートする割り込みラインの数を示します。



属性レジスタの概要については、表 6-1 を参照して下さい。

ICTR のビット割り当てを、図 6-1 に示します。

図 6-1 ICTR のビット割り当て

表 6-1 NVIC レジスタ


0xE000E004 ICTR RO - 「割り込みコントローラタイプレジスタ、 ICTR」

0xE000E100～0xE000E11C

NVIC_ISER0 ～NVIC_ISER7

RW 0x00000000 割り込みイネーブルセットレジスタ

0xE000E180～0xE000E19C

NVIC_ICER0 ～NVIC_ICER7

RW 0x00000000 割り込みイネーブルクリアレジスタ

0xE000E200～0xE000E21C

NVIC_ISPR0 ～NVIC_ISPR7

RW 0x00000000 割り込み保留セットレジスタ

0xE000E280～0xE000E29C

NVIC_ICPR0 ～NVIC_ICPR7

RW 0x00000000 割り込み保留クリアレジスタ

0xE000E300～0xE000E31C

NVIC_IABR0 ～NVIC_IABR7

RO 0x00000000 割り込みアクティブビットレジスタ

0xE000E400～0xE000E4EC

NVIC_IPR0 ～NVIC_IPR59

RW 0x00000000 割り込み優先度レジスタ


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ICTR のビット割り当てを、表 6-2 に示します。

表 6-2 ICTR のビット割り当て


[31:4] - 予約

[3:0] INTLINESNUM 割り込みラインの総数で、 32 個のグループ単位で示されます。b0000 = 0 ～ 32b0001 = 33 ～ 64b0010 = 65 ～ 96b0011 = 97 ～ 128b0100 = 129 ～ 160b0101 = 161 ～ 192b0110 = 193 ～ 224b0111 = 225 ～ 256a

a. プロセッサは、大 240 の外部割り込みをサポートします。


第 7 章浮動小数点ユニット

本章では、浮動小数点ユニット (FPU) のプログラマモデルについて説明します。本章は次のセクションで構成されています。

• 「FPU について」（ページ 7-2）

• 「FPU の機能の説明」（ページ 7-3）

• 「FPU のプログラマモデル」（ページ 7-9）

Cortex-M4 （FPU 付き）プロセッサは、オプションの FPU を搭載している Cortex-M4 プロセッサです。本章では、プロセッサという一般的な用語は Cortex-M4 （FPU 付き）プロセッサのみを意味します。



7.1 FPU について

Cortex-M4 の FPU は、 ARMv7-M 浮動小数点拡張機能の単精度バリアントの実装です(FPv4-SP)。 IEEE 754 規格と呼ばれる、『ANSI/IEEE Std 754-2008, IEEE Standard for Binary Floating-Point Arithmetic』に準拠した浮動小数点計算機能が提供されています。FPU は、『ARM アーキテクチャリファレンスマニュアル』で解説されているすべての単精度データ処理命令とデータ型をサポートしています。



7.2 FPU の機能の説明

FPU は、単精度の加算、減算、乗算、除算、積和演算、平方根演算を完全にサポートします。また、固定小数点と浮動小数点のデータ形式の相互変換、および浮動小数点定数命令も提供します。

FPU の機能の説明には、次のトピックが含まれます。

• 「レジスタバンクの FPU ビュー」

• 「動作モード」• 「FPU の命令セット」（ページ 7-4）

• 「IEEE 754 規格への準拠」（ページ 7-6）

• 「IEEE 754 規格の完全な実装」（ページ 7-6）

• 「IEEE 754 規格の実装の選択」（ページ 7-6）

• 「例外」（ページ 7-8）

• 「FPU の稼働」（ページ 7-9）

7.2.1 レジスタバンクの FPU ビュー

FPU が提供する拡張レジスタファイルには、 32 本の単精度レジスタが含まれます。これらのレジスタは、次のいずれかの形式で参照できます。

• 16 本の 64 ビットダブルワードレジスタ、 D0～ D15

• 32 本の 32 ビットシングルワードレジスタ、 S0～ S31

• これらのビューに含まれるレジスタの組み合わせ

図 7-1 FPU のレジスタバンク

レジスタ間のマッピングは次のとおりです。

• S<2n> は、 D<n> の下位半分にマップされます。

• S<2n+1> は、 D<n> の上位半分にマップされます。

例えば、 D6 の値の下位半分にアクセスするには S12 に、上位半分にアクセスするにはS13 にアクセスします。

7.2.2 動作モード

各種のアプリケーションに対応するため、 FPU には 3 つの動作モードが存在します。

• 「完全準拠モード」（ページ 7-4）

• 「Flush-to-Zero モード」（ページ 7-4）

• 「デフォルト NaN モード」（ページ 7-4）

…

D0

D1

D2

D3

D14

D15

S0S1S2S3S4S5S6S7

S28S29S30S31

…


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完全準拠モード

完全準拠モードでは、 FPU はすべての動作を、 IEEE 754 規格に従ってハードウェアで処理します。

Flush-to-Zero モード

浮動小数点ステータスおよび制御レジスタの FZ ビット (FPSCR[24]) をセットすると、 Flush-to-Zero モードが可能になります。このモードでは、 FPU は算術 CDP 演算の非正規化入力オペランドをすべて、 0 として演算で扱います。 0 のオペランドから発生する例外は、適切に通知されます。 VABS、 VNEG、 VMOV 命令は算術 CDP 演算と見なされないため、 Flush-to-Zero モードの影響を受けません。 IEEE 754 規格で定義されているように、丸め前の結果が、デスティネーションの精度で表現できる小の正規化数値よりも絶対値が小さい場合、その結果は小さいと見なされ、正の 0 で置き換えられます。 IDC フラグ (FPSCR[7]) は、入力フラッシュが行われたことを示します。UFC フラグ (FPSCR[3]) は、結果フラッシュが行われたことを示します。

デフォルト NaN モード

DN ビット (FPSCR[25]) をセットすると、デフォルト NaN モードが可能になります。このモードでは、入力に NaN が含まれている、または NaN の結果を生成するすべての算術データ処理操作で、結果としてデフォルト NaN が返されます。仮数ビットの伝播は、 VABS、 VNEG、 VMOV 操作でのみ維持されます。他のすべての CDP 操作では、入力NaN の仮数ビットに含まれている情報は無視されます。

7.2.3 FPU の命令セット

FPU の命令セットを、表 7-1 に示します。

表 7-1 FPU の命令セット

操作説明アセンブラサイクル数

絶対値浮動小数点の絶対値 VABS.F32 1

加算浮動小数点加算 VADD.F32 1

比較レジスタまたは 0 との浮動小数点比較 VCMP.F32 1

レジスタまたは 0 との浮動小数点比較 VCMPE.F32 1

変換整数、固定小数点数、半精度、単精度 VCVT.F32 1

除算浮動小数点数 VDIV.F32 14

ロード複数の倍精度 VLDM.64 1 + 2 * N、 N は倍精度数値の数

複数の単精度 VLDM.32 1 + N、 N は単精度数値の数

単一の倍精度 VLDR.64 3

単一の単精度 VLDR.32 2



移動ダブルワードの上位 / 下位半分とコアレジスタとの間

VMOV 1

イミディエート / 単精度と浮動小数点レジスタとの間

VMOV 1

2 つの単精度 /1 つの倍精度と 2 つのコアレジスタとの間、または 1 つの単精度と 1 つのコアレジスタとの間

VMOV 2

浮動小数点制御 / ステータスからコアレジスタへ VMRS 1

コアレジスタから浮動小数点制御 / ステータスへ VMSR 1

乗算単精度 VMUL.F32 1

乗算後に単精度累算 VMLA.F32 3

乗算後に単精度減算 VMLS.F32 3

乗算後に単精度累算してから補数 VNMLA.F32 3

乗算後に単精度減算してから補数 VNMLS.F32 3

乗算（融合）乗算後に単精度累算 VFMA.F32 3

乗算後に単精度減算 VFMS.F32 3

乗算後に単精度累算してから補数 VFNMA.F32 3

乗算後に単精度減算してから補数 VFNMS.F32 3

補数単精度 VNEG.F32 1

および単精度乗算 VNMUL.F32 1

ポップスタックから倍精度レジスタをポップ VPOP.64 1 + 2 * N、 N は倍精度レジスタの数

スタックから単精度レジスタをポップ VPOP.32 1 + N、 N はレジスタの数

プッシュスタックに倍精度レジスタをプッシュ VPUSH.64 1 + 2 * N、 N は倍精度レジスタの数

スタックに単精度レジスタをプッシュ VPUSH.32 1 + N、 N はレジスタの数

平方根単精度数値の平方根 VSQRT.F32 14

ストア複数の倍精度レジスタ VSTM.64 1 + 2 * N、 N は倍精度数値の数

複数の単精度レジスタ VSTM.32 1 + N、 N は単精度数値の数

単一の倍精度レジスタ VSTR.64 3

単一の単精度レジスタ VSTR.32 2

減算単精度 VSUB.F32 1

表 7-1 FPU の命令セット ( 続き )

操作説明アセンブラサイクル数



注 • VDIVR または VSQRT 命令の後に続く整数のみの命令は、アウトオブオーダに完了

されます。 VDIV および VSQRT 命令は、以後に浮動小数点命令が実行されなければ 1 サイクルで完了します。

• 浮動小数点算術データ処理命令、例えば加算、減算、乗算、除算、平方根、すべての形式の積和演算、すべての型の変換は、次の命令でその結果が使用される場合は余分に 1 サイクルが必要です。

• 融合およびチェイン積和演算命令は、 1 サイクル後に加数を使用するため、算術演算命令の後に積和演算命令が続く場合、算術演算命令の結果は MAC 命令の加数として使用されます。

7.2.4 IEEE 754 規格への準拠

デフォルト NaN(DN) および Flush-to-Zero(FZ) モードが不可能な場合、 FPv4 の機能はハードウェアで IEEE 754 規格に準拠しています。この準拠を実現するためにサポートコードは必要ありません。

FP アーキテクチャでの IEEE 754 規格への準拠については、『ARM アーキテクチャリファレンスマニュアル』を参照して下さい。

7.2.5 IEEE 754 規格の完全な実装

Cortex-M4 （FPU 付き）浮動小数点命令セットは、 IEEE 754-2008 規格で定義されているすべての操作をサポートしていません。サポートされていない操作を次に示しますが、これで全部ではありません。

• 剰余

• 浮動小数点数の整数値浮動小数点数への丸め

• 2 進数から 10 進数への変換

• 10 進数から 2 進数への変換

• 単精度値と倍精度値との直接比較

Cortex-M4 の FPU は、 IEEE 規格に記載されている融合 MAC 演算をサポートしています。 IEEE 754-2008 規格を完全に実装するには、ライブラリ関数を使用して浮動小数点機能を拡張する必要があります。

7.2.6 IEEE 754 規格の実装の選択

IEEE 754-2008 規格で許可され、 FPv4 アーキテクチャで使用されている実装選択のいくつかは、『ARM アーキテクチャリファレンスマニュアル』に記載されています。

NaN 処理

指数フィールドが大値で、仮数フィールドが 0 以外の単精度値はすべて、有効なNaN です。仮数の上位ビットが 0 の場合、シグナル NaN (SNaN) を示します。 1 の場合、クワイエット NaN (QNaN) を示します。 2 つの NaN 値は、いずれかのビットが異なる場合に別の NaN として扱われます。デフォルト NaN 値を、表 7-2 に示します。

表 7-2 デフォルト NaN 値

符号指数仮数

0 00xFF ビット [22] = 1、ビット [21:0] = すべて 0



ARM 浮動小数点機能とライブラリでの NaN 入力処理は、次のように定義されます。

• 完全準拠モードでは、 NaN は『ARM アーキテクチャリファレンスマニュアル』に記載されているように処理されます。ハードウェアは、算術 CDP 命令について NaN を直接処理します。データ転送操作では、 NaN は無効演算例外を引き起こさずに転送されます。算術以外の CDP 命令と、 VABS、 VNEG、 VMOV では、 NaN はコピーされ、命令によって指定されていれば符号が変更され、無効演算例外は発生しません。

• デフォルト NaN モードでは、 NaN オペランドを含む算術 CDP 命令について、NaN オペランドの仮数部に関係なく、デフォルト NaN が返されます。算術 CDP

操作に SNaN が含まれていると、 IOC フラグ (FPSCR[0]) がセットされます。データ転送命令と非算術 CDP 命令による NaN の処理は、完全準拠モードでの処理と同じです。

命令実行に対する NaN オペランドの影響の要約を、表 7-3 に示します。

比較

比較結果により、 FPSCR のフラグが変更されます。 MVRS APSR_nzcv 命令（従来の FMSTAT）を使用して、現在のフラグを FPSCR から APSR へ転送できます。 IEEE 754-2008 規格の命題から ARM の条件へのマッピングについては、『ARM アーキテクチャリファレンスマニュアル』を参照して下さい。使用するフラグは、後続の ARM 命令の条件付き実行で、 IEEE 規格に定義されている命題がテストできるように選択されています。

アンダーフロー

Cortex-M4 （FPU 付き）の FPU は、アンダーフロー例外を生成するため、 IEEE 754-2008 規格に記載されている丸め前形式の小ささと、不正確な結果形式の精度損失を使用します。

表 7-3 QNaN と SNaN の処理

命令の種類デフォルトNaN モード QNaN オペランドがある場合 SNaN オペランドがある場合

算術 CDP

オフ『ARM アーキテクチャリファレンスマニュアル』に記載されている規則に従い、 QNaN オペランド、複数の QNaNオペランドが存在する場合にはそのいずれかが返されます。

IOCa がセットされます。 SNaN はクワイエット化され、『ARM アーキテクチャリファレンスマニュアル』に記載されている規則に従って、結果となる NaN が決定されます。

オンデフォルト NaN が返されます。 IOCa がセットされます。デフォルト NaN が返されます。

非算術 CDPオフ

NaN は、必要に応じて符号が変更され、デスティネーションに渡されます。オン

FCMP(Z) - 順序付け無しの比較が行われます。 IOC がセットされます。順序付け無しの比較が行われます。

FCMPE(Z) - IOC がセットされます。順序付け無しの比較が行われます。

IOC がセットされます。順序付け無しの比較が行われます。

ロード / ストア

オフすべての NaN が転送されます。

オン

a. IOC は、無効演算例外フラグ (FPSCR[0]) の略称です。



Flush-to-Zero モードでは、 IEEE 規格の記載に従って、丸め前に結果が小さい場合は0 にフラッシュされ、 UFC フラグ (FPSCR[3]) がセットされます。 Flash-to-Zero モードの詳細については、『ARM アーキテクチャリファレンスマニュアル』を参照して下さい。

FPU が Flush-to-Zero モードでない場合、非正規数のオペランドに対しても演算が実行されます。演算で小さな結果が生成されなかった場合は、計算結果が返され、UFC フラグ (FPSCR[3]) はセットされません。演算が不正確な場合は、 IXC フラグ(FPSCR[4]) がセットされます。演算で小さな結果が生成された場合、結果は非正規数値または 0 値になり、結果が不正確でもある場合は UFC フラグ (FPSCR[3]) がセットされます。

7.2.7 例外

FPU は、 FPv4 アーキテクチャに従い、各命令での必要に応じて、 FPSCR レジスタの累積例外ステータスフラグを設定します。 FPU はユーザモードトラップをサポートしていません。 FPSCR の例外イネーブルビットは読み出し値 0 で、書き込みは無視されます。プロセッサには FPIXC、 FPUFC、 FPOFC、 FPDZC、 FPIDC、 FPIOC の6 つの出力ピンもあり、それぞれが累積例外フラグの 1 つのステータスを反映しています。これらの出力の説明については、『Cortex-M4 統合および実装マニュアル』を参照して下さい。

プロセッサは、レイジースタックを使用して例外のレイテンシを短縮できます。「補助制御レジスタ、 ACTLR」（ページ 4-5）を参照して下さい。これは、プロセッサはFP 状態用の領域をスタック上に予約するが、その状態情報をスタックへ保存しないことを意味します。詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。



7.3 FPU のプログラマモデル

Cortex-M4 （FPU 付き）の FPU の FP システムレジスタを、表 7-4 に示します。

Cortex-M4 （FPU 付き）の FPU レジスタはすべて、『ARMv7-M アーキテクチャリファレンスマニュアル』に解説されています。

7.3.1 FPU の稼働

特権およびユーザモードの両方で FPU を稼働するためのコードシーケンス例を、例 7-1 に示します。 CPACR への読み出しと書き込みを行うには、プロセッサが特権モードである必要があります。

例 7-1 FPU の稼働

; CPACR is located at address 0xE000ED88LDR.W R0, =0xE000ED88; Read CPACRLDR R1, [R0]; Set bits 20-23 to enable CP10 and CP11 coprocessorsORR R1, R1, #(0xF << 20); Write back the modified value to the CPACRSTR R1, [R0]

表 7-4 Cortex-M4 （FPU 付き）の浮動小数点システムレジスタ


0xE000EF34 FPCCR RW 0xC0000000 FP コンテキスト制御レジスタ

0xE000EF38 FPCAR RW - FP コンテキストアドレスレジスタ

0xE000EF3C FPDSCR RW 0x00000000 FP デフォルトステータス制御レジスタ

0xE000EF40 MVFR0 RO 0x10110021 メディアおよび VFP 機能レジスタ0、 MVFR0

0xE000EF44 MVFR1 RO 0x11000011 メディアおよび VFP 機能レジスタ1、 MVFR1


第 8 章デバッグ

本章では、プロセッサで実行されているソフトウェアのデバッグとテストを行う方法について説明します。本章は次のセクションで構成されています。

• 「デバッグについて」（ページ 8-2）

• 「AHB-AP について」（ページ 8-6）

• 「フラッシュパッチおよびブレークポイントユニット (FPB) について」（ページ 8-9）


デバッグ

8.1 デバッグについて

デバッグの構成は、デバッグが実装されるかどうかも含め、プロセッサの実装により決定されます。プロセッサにデバッグが実装されない場合、 ROM テーブルは存在せず、ホールト、ブレークポイント、ウォッチポイントの機能も存在しません。

基本的なデバッグ機能には、プロセッサのホールト、シングルステップ、プロセッサのコアレジスタへのアクセス、ベクタキャッチ、無制限のソフトウェアブレークポイント、システムメモリへの完全なアクセスが含まれます。詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

デバッグ機能には、オプションとして次のものを含めることができます。

• 2 つのリテラルコンパレータと 6 つの命令コンパレータ、または 2 つの命令コンパレータのみをサポートするブレークポイントユニット

• 1 つまたは 4 つのウォッチポイントをサポートするウォッチポイントユニット

デバッグが実装されているプロセッサの場合、デバッガでは CoreSight デバッグインフラストラクチャを使用してデバッグコンポーネントを識別し、接続することをお勧めします。

デバッガは、図 8-1 の推奨フローに従って CoreSight デバッグインフラストラクチャ内のコンポーネントを検出できます。この例では、デバッガは CoreSight システムに含まれている各 CoreSight コンポーネントのペリフェラルおよびコンポーネント IDレジスタを読み出します。

図 8-1 CoreSight の検出

CoreSight システム内の Cortex-M4 プロセッサを識別するには、デバッガで次の動作を実行することをお勧めします。

1. CoreSight 識別を使用して、 Cortex-M4 ROM テーブルの位置を見つけ、識別します。詳細については、表 8-1 （ページ 8-3）を参照して下さい。

‡

‡

‡

‡


デバッグ

2. その Cortex-M4 ROM テーブル内で、次のポインタを追跡します。

a. システム制御空間 (SCS)

b. ブレークポイントユニット (BPU)

c. データウォッチポイントユニット (DWT)

詳細については、表 8-2 （ページ 8-4）を参照して下さい。

デバッガが CoreSight 識別から SCS を識別するとき、 SCS のアドレス 0xE000ED00 にある CPUID レジスタから、プロセッサとそのリビジョン番号を識別できます。

デバッガでは、初に検出した ROM テーブルが Cortex-M4 ROM テーブルであると想定することはできません。他の CoreSight コンポーネントがシステムに存在する場合、アクセスポートと Cortex-M4 ROM テーブルとの間にシステム ROM テーブルが必要になることがあります。システム ROM テーブルが存在する場合、実装固有の識別子がそのテーブルに含まれていることがあります。

8.1.1 Cortex-M4 ROM テーブルの識別とエントリ

デバッガ検出用の ROM テーブル識別レジスタとその値を、表 8-1 に示します。これらのレジスタにより、デバッガはプロセッサと、そのデバッグ機能を識別できます。

ペリフェラル ID レジスタでは、これらの値により、 Cortex-M4 プロセッサ用の汎用の ROM テーブルとして識別されます。実装ではこれらのレジスタを使用して、デバイスの製造業者と部品番号を識別できます。

これは、コンポーネント ID レジスタで CoreSight ROM テーブルとして識別されます。

注 Cortex-M4 ROM テーブルは、ワードサイズのトランザクションのみをサポートします。

表 8-1 Cortex-M4 ROM テーブルの識別値

アドレスレジスタ値説明

0xE00FFFD0 ペリフェラル ID4 0x00000004 『ARMv7-M アーキテクチャリファレンスマニュアル』の「コンポーネントおよびペリフェラル ID レジスタのフォーマット」0xE00FFFD4 ペリフェラル ID5 0x00000000

0xE00FFFD8 ペリフェラル ID6 0x00000000

0xE00FFFDC ペリフェラル ID7 0x00000000

0xE00FFFE0 ペリフェラル ID0 0x000000C4

0xE00FFFE4 ペリフェラル ID1 0x000000B4

0xE00FFFE8 ペリフェラル ID2 0x0000000B

0xE00FFFEC ペリフェラル ID3 0x00000000

0xE00FFFF0 コンポーネント ID0 0x0000000D

0xE00FFFF4 コンポーネント ID1 0x00000010

0xE00FFFF8 コンポーネント ID2 0x00000005

0xE00FFFFC コンポーネント ID3 0x000000B1


デバッグ

Cortex-M4 ROM テーブルが指し示す CoreSight コンポーネントを、表 8-2 に示します。値は、実装されているデバッグ構成によって異なります。

ROM テーブルエントリは、プロセッサのデバッグコンポーネントを指しています。各エントリの値は、 ROM テーブルのベースアドレス 0xE00FF000 からそのコンポーネントへのオフセットです。

ROM テーブルの ID とコンポーネントレジスタ、およびそれらのアドレスとアクセスタイプの詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』および『ARM CoreSight コンポーネントテクニカルリファレンスマニュアル』を参照して下さい。

8.1.2 システム制御空間

デバッグが実装されている場合、プロセッサは SCS のレジスタを経由してデバッグを提供します。次のセクションを参照して下さい。

• 「デバッグレジスタの概要」（ページ 8-5）

• 「システムアドレスマップ」（ページ 3-15）

表 8-2 Cortex-M4 ROM テーブルのコンポーネント

アドレスコンポーネント値説明

0xE00FF000 SCS 0xFFF0F003 「システム制御空間」を参照

0xE00FF004 DWT 0xFFF02003a

a. ウォッチポイントが実装されていない場合、読み出し値は 0xFFF02002 です。

表 9-1 （ページ 9-4）を参照

0xE00FF008 FPB 0xFFF03003b

b. ブレークポイントが実装されていない場合、読み出し値は 0xFFF03002 です。

表 8-7 （ページ 8-10）を参照

0xE00FF00C ITM 0xFFF01003c

c. ITM が実装されていない場合、読み出し値は 0xFFF01002 です。

表 10-1 （ページ 10-4）を参照

0xE00FF010 TPIU 0xFFF41003d

d. TPIU が実装されていない場合、読み出し値は 0xFFF41002 です。

表 11-1 （ページ 11-5）を参照

0xE00FF014 ETM 0xFFF42003e

e. ETM が実装されていない場合、読み出し値は 0xFFF42002 です。

『ETM-M4 テクニカルリファレンスマニュアル』を参照

0xE00FF018 終了マーカ 0x00000000 『ARMv7-M アーキテクチャリファレンスマニュアル』の「DAP アクセス可能な ROMテーブル」を参照0xE00FFFCC システムアクセス 0x00000001


デバッグ

SCS CoreSight 識別

デバッガ検出用の SCS CoreSight 識別レジスタとその値を、表 8-3 に示します。Cortex-M4 プロセッサのデバッガの終的な識別は、 SCS の CPUID レジスタによって行われます。「CPUID ベースレジスタ、 CPUID」（ページ 4-5）を参照して下さい。

SCS CoreSight 識別レジスタ、およびそれらのアドレスとアクセスタイプの詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』および『ARM CoreSight コンポーネントテクニカルリファレンスマニュアル』を参照して下さい。

8.1.3 デバッグレジスタの概要

デバッグレジスタを、表 8-4 に示します。これらのレジスタはすべて 32 ビット幅です。詳細については、『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

コアデバッグはオプションのコンポーネントです。コアデバッグを取り除いた場合、ホールトモードでのデバッグはサポートされないため、ホールト、ステップ実行、レジスタ転送の機能は存在しません。この場合でも、デバッグモニタモードはサポートされます。

表 8-3 SCS 識別値

アドレスレジスタ値説明

0xE000EFD0 ペリフェラル ID4 0x00000004 『ARMv7-M アーキテクチャリファレンスマニュアル』の「コンポーネントおよびペリフェラル ID レジスタのフォーマット」」

0xE000EFE0 ペリフェラル ID0 0x0000000C

0xE000EFE4 ペリフェラル ID1 0x000000B0

0xE000EFE8 ペリフェラル ID2 0x0000000B

0xE000EFEC ペリフェラル ID3 0x00000000

0xE000EFF0 コンポーネント ID0 0x0000000D

0xE000EFF4 コンポーネント ID1 0x000000E0

0xE000EFF8 コンポーネント ID2 0x00000005

0xE000EFFC コンポーネント ID3 0x000000B1

表 8-4 デバッグレジスタ


0xE000ED30 DFSR RW 0x00000000a

a. パワーオンリセット時のみ

デバッグフォールトステータスレジスタ

0xE000EDF0 DHCSR RW 0x00000000 デバッグホールト制御およびステータスレジスタ

0xE000EDF4 DCRSR WO - デバッグコアレジスタセレクタレジスタ

0xE000EDF8 DCRDR RW - デバッグコアレジスタデータレジスタ

0xE000EDFC DEMCR RW 0x00000000 デバッグ例外およびモニタ制御レジスタ


デバッグ

8.2 AHB-AP について

AHB-AP は、『ARM デバッグインタフェース v5、アーキテクチャ仕様』で定義されているメモリアクセスポートです。 AHB-AP は Cortex-M4 システムへのオプションのデバッグアクセスポートで、 SCS 経由で、プロセッサレジスタを含むシステム内のすべてのメモリおよびレジスタへのアクセスを提供します。システムアクセスは、プロセッサステータスから独立しています。 AHB-AP へのアクセスには、 SW-DP または SWJ-DP が使用されます。

AHB-AP はバスマトリックスのマスタです。トランザクションは AHB-AP プログラマモデルを使用して行われ、バスマトリックスへの AHB-Lite トランザクションが生成されます。

8.2.1 AHB-AP トランザクションタイプ

AHB-AP はバス上で連続するトランザクションを実行しないため、すべてのトランザクションは非シーケンシャルです。 AHB-AP は、アンアラインドおよびビットバンドのトランザクションを実行できます。これらのトランザクションは、バスマトリックスにより処理されます。 AHB-AP トランザクションは MPU ルックアップの対象ではありません。 AHB-AP トランザクションは FPB をバイパスするため、 FPB はAHB-AP トランザクションをリマップできません。

AHB-AP トランザクションはリトルエンディアンです。

8.2.2 AHB-AP のプログラマモデル

AHB-AP のレジスタを、表 8-5 に示します。 AHB-AP が存在しない場合、これらのレジスタの読み出し値は 0 です。この表に示されていないレジスタの読み出し値はすべて 0 です。

表 8-5 AHB-AP レジスタの概要

オフセット a

a. この表に示されているオフセットは、 DAP メモリ空間の AHB-AP の位置に対する相対値です。この空間は、アクセスポートからのみ参照できます。プロセッサのメモリマップの一部ではありません。

名前タイプリセット時の値

説明

0x00 CSW RW レジスタ参照

「AHB-AP 制御およびステータスワードレジスタ、 CSW」（ページ 8-7）

0x04 TAR RW - AHB-AP 転送アドレスレジスタ

0x0C DRW RW - AHB-AP データ読み出し / 書き込みレジスタ

0x10 BD0 RW - AHB-AP バンクデータレジスタ 0



0x1C BD3 RW - AHB-AP バンクデータレジスタ 3

0xF8 DBGDRAR RO 0xE00FF003 AHB-AP ROM アドレスレジスタ

0xFC IDR RO 0x24770011 AHB-AP 識別レジスタ


デバッグ

以下のセクションでは、実装がこのプロセッサに固有である AHB-AP レジスタについて説明します。他のレジスタについては、『CoreSight コンポーネントテクニカルリファレンスマニュアル』で解説されています。

AHB-AP 制御およびステータスワードレジスタ、 CSW

CSW には次の特徴があります。

目的 AHB インタフェースによる転送の構成と制御を行います。




CSW のビット割り当てを、図 8-2 に示します。

図 8-2 CSW のビット割り当て

CSW のビット割り当てを、表 8-6 に示します。

表 8-6 CSW のビット割り当て


[31:30] - 予約。 b00 として読み出されます。

[29] MasterTypea 0 = コア

1 = デバッグ

トランザクションが未解決の場合、このビットを変更することはできません。デバッガは初にビット [7]、 TransInProg をチェックする必要があります。

リセット時の値 = b1実装で、このビットの読み出し値が常に 1 となるように構成可能です。この場合、トランザクションは常にデバッグとして示されます。

[28:26] - 予約、 b000

[25] Hprot1 ユーザおよび特権制御 - HPROT[1]リセット時の値 = b1

[24] - 予約、 b1

[23:12] - 予約、 0x000

[11:8] モード動作モード。ビットは以下のいずれかです。b0000 = 標準ダウンロードおよびアップロードモード

b0001 ～ b1111 は予約されています。

リセット時の値 = b0000

[7] TransInProg 転送が進行中です。このフィールドは、 APB マスタポート上で転送が進行中であるかどうかを示します。


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デバッグ

[6] DbgStatus DAPEN ポートのステータスを示します。

1 = AHB 転送が許可されています。

0 = AHB 転送が許可されていません。

[5:4] AddrInc 読み出しまたは書き込みデータアクセス時の自動アドレスインクリメントおよびパックモード。現在のトランザクションがエラーなしで完了した場合にのみインクリメントされます。自動アドレスインクリメントおよびパック転送は、バンクデータレジスタ 0x10～

0x1C へのアクセスの際は実行されません。この場合、これらのビットの状態は無視されます。4KB アドレス境界内でインクリメントとラップアラウンドが行われます。例えば、ワードが 0x1000～ 0x1FFC にインクリメントされます。開始アドレスが 0x14A0 であれば、カウンタは 0x1FFC までインクリメントされ、 0x1000 にラップアラウンドしてから、 0x149C までインクリメントされます。

b00 = 自動インクリメントオフ

b01 = 単一インクリメント。対応するバイトレーンからの単一の転送。

b10 = パックインクリメント b b11 = 予約。転送なし。

アドレスインクリメントのサイズは、サイズフィールド [2:0] によって定義されます。リセット時の値： b00

[3] - 予約

[2:0] サイズアクセスフィールドのサイズ。b000 = 8 ビット

b001 = 16 ビット

b010 = 32 ビット

b011 ～ 111 は予約されています。

リセット時の値： b000

a. このビットがクリアされている場合、デバッガはデバッグホールト制御およびステータスレジスタのC_DEBUGEN ビットをセットすることを禁止されるため、プロセッサをホールトすることができません。

b. 『ARM デバッグインタフェース v5、アーキテクチャ仕様』のパック転送の定義を参照して下さい。

表 8-6 CSW のビット割り当て ( 続き )



デバッグ

8.3 フラッシュパッチおよびブレークポイントユニット (FPB) について

FPB には次の機能があります。

• ハードウェアブレークポイントを実装する。

• コード空間からシステム空間へ、コードおよびデータにパッチを適用する。

完全な FPB ユニットには、次のコンポーネントが含まれます。

• コード空間からのリテラルロードとの一致を検出し、システム空間の対応する領域にリマップするための 2 つのリテラルコンパレータ

• コード空間からの命令フェッチとの一致を検出し、システム空間の対応する領域にリマップするための 6 つの命令コンパレータ。または、各コンパレータを個別に構成し、一致時にプロセッサコアへブレークポイント命令 (BKPT) を返すようにして、ハードウェアブレークポイント機能を提供することもできます。

縮小版 FPB ユニットには、次のコンポーネントが含まれます。

• 2 つの命令コンパレータ。各コンパレータを個別に構成し、一致時にプロセッサへブレークポイント命令を返すようにすることで、ハードウェアブレークポイント機能を提供できます。

8.3.1 FPB の機能の説明

FPB はグローバルに可能にすることも、 8 つのコンパレータに対して個別に可能にすることもできます。エントリの比較が一致した場合、アドレスに対して次のいずれかの操作が行われます。

• リマップレジスタ内のアドレスセットに、一致したコンパレータに対応するオフセットを加えてリマップされます。

• 機能が可能になっていれば、 BKPT 命令にリマップされます。

比較は動的に行われますが、比較の結果の発生が遅すぎるため、コード空間で発生する元の命令フェッチおよびリテラルロードは中止できません。ただし、プロセッサはこのトランザクションを無視し、リマップされたトランザクションのみが使用されます。

MPU が存在する場合は、リマップされたアドレスではなく元のアドレスに対してMPU ルックアップが実行されます。

デバッグ機能が必要ない場合、またはサポートするブレークポイントの数を 2 まで減らしても問題ない場合は、 FPB を取り除くことができます。 FPB が 2 つのブレークポイントしかサポートしない場合、コンパレータ 0 および 1 のみが使用され、フラッシュパッチはサポートされません。

注 • アンアラインドなリテラルアクセスはリマップされません。この場合、 DCode

バスに対する元のアクセスが実行されます。

• 排他ロードアクセスはリマップ可能です。ただし、これらのアクセスが排他アクセスとして実行されるかどうかは予測不能です。

• フラッシュパッチのリマップ位置をビットバンドエイリアスに設定することはサポートされておらず、その結果行われる動作は予測不能です。


デバッグ

8.3.2 FPB のプログラマモデル

FPB のレジスタを、表 8-7 に示します。プロセッサの実装によっては、これらのレジスタの一部は存在しないことがあります。存在しないものとして構成されているすべてのレジスタは、 0 として読み出されます。

表 8-7 FPB レジスタの概要


説明

0xE0002000 FP_CTRL RW 0x260 フラッシュパッチ制御レジスタ

0xE0002004 FP_REMAP RW - フラッシュパッチリマップレジスタ

0xE0002008 FP_COMP0 RW b0a

a. FP_COMP0 ～ FP_COMP7 では、ビット 0 のリセット時の値は 0 です。これらのレジスタの他のビットはリセットされません。

フラッシュパッチコンパレータレジスタ 0

0xE000200C FP_COMP1 RW b0 フラッシュパッチコンパレータレジスタ 1

0xE0002010 FP_COMP2 RW b0 フラッシュパッチコンパレータレジスタ 2



0xE000201C FP_COMP5 RW b0 フラッシュパッチコンパレータレジスタ 5



0xE0002FD0 PID4 RO 0x04 ペリフェラル識別レジスタ

0xE0002FD4 PID5 RO 0x00


0xE0002FDC PID7 RO 0x00

0xE0002FE0 PID0 RO 0x03

0xE0002FE4 PID1 RO 0xB0

0xE0002FE8 PID2 RO 0x2B

0xE0002FEC PID3 RO 0x00

0xE0002FF0 CID0 RO 0x0D コンポーネント識別レジスタ

0xE0002FF4 CID1 RO 0xE0

0xE0002FF8 CID2 RO 0x05

0xE0002FFC CID3 RO 0xB1


デバッグ

すべての FPB レジスタは、『ARMv7-M アーキテクチャリファレンスマニュアル』に解説されています。


第 9 章データウォッチポイントおよびトレースユニット

本章では、データウォッチポイントおよびトレース (DWT) ユニットについて説明します。本章は次のセクションで構成されています。

• 「DWT について」（ページ 9-2）

• 「DWT の機能の説明」（ページ 9-3）

• 「DWT のプログラマモデル」（ページ 9-4）


データウォッチポイントおよびトレースユニット

9.1 DWT について

DWT はオプションのデバッグユニットで、ウォッチポイント、データトレース、システムプロファイリングをプロセッサに提供します。



9.2 DWT の機能の説明

完全な DWT には 4 つのコンパレータが含まれ、次のように構成可能です。

• ハードウェアウォッチポイント

• ETM トリガ

• PC サンプライベントトリガ

• データアドレスサンプライベントトリガ

初のコンパレータ DWT_COMP0 は、クロックサイクルカウンタ CYCCNT に対して比較することもできます。また、 2 番目のコンパレータ DWT_COMP1 をデータコンパレータとして使用することもできます。

縮小版 DWT には 1 つのコンパレータが含まれ、ウォッチポイントまたはトリガとして使用できます。この DWT では、データ一致はサポートされません。

DWT が存在する場合、次のカウンタが組み込まれています。

• クロックサイクル (CYCCNT)

• フォールドされた命令

• ロードストアユニット (LSU) 操作

• スリープサイクル

• CPI （初のサイクルを除くすべての命令サイクル）

• 割り込みオーバヘッド

注カウンタがオーバフローするたびにイベントが生成されます。

DWT は、定義された間隔で PC サンプルを生成する、および割り込みイベント情報を生成するように構成できます。

実装に Cortex-M4 TPIU が含まれる場合、 DWT は、 ITM および TPIU に対する定期的なプロトコル同期要求を提供します。



9.3 DWT のプログラマモデル

DWT のレジスタを、表 9-1 に示します。プロセッサの実装によっては、これらのレジスタの一部は存在しないことがあります。存在しないものとして構成されているすべてのレジスタは、 0 として読み出されます。

表 9-1 DWT レジスタの概要


0xE0001000 DWT_CTRL RW a を参照制御レジスタ

0xE0001004 DWT_CYCCNT RW 0x00000000 サイクルカウントレジスタ

0xE0001008 DWT_CPICNT RW - CPI カウントレジスタ

0xE000100C DWT_EXCCNT RW - 例外オーバヘッドカウントレジスタ

0xE0001010 DWT_SLEEPCNT RW - スリープカウントレジスタ

0xE0001014 DWT_LSUCNT RW - LSU カウントレジスタ

0xE0001018 DWT_FOLDCNT RW - フォールドされた命令のカウントレジスタ

0xE000101C DWT_PCSR RO - プログラムカウンタサンプルレジスタ

0xE0001020 DWT_COMP0 RW - コンパレータレジスタ 0

0xE0001024 DWT_MASK0 RW - マスクレジスタ 0

0xE0001028 DWT_FUNCTION0 RW 0x00000000 機能レジスタ 0











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DWT レジスタについては、『ARMv7-M アーキテクチャリファレンスマニュアル』で解説されています。ペリフェラル識別レジスタおよびコンポーネント識別レジスタについては、『ARM CoreSight コンポーネントテクニカルリファレンスマニュアル』で解説されています。

注 • サイクル一致機能は、コンパレータ 0 でのみ利用可能です。

• データ一致機能は、コンパレータ 1 でのみ利用可能です。

• データ値は、 MPU またはバスフォールトが発生しないアクセスについてのみサンプリングされます。 PC は、フォールトが発生するかどうかにかかわらずサンプリングされます。 PC は、バーストの初のアドレスについてのみサンプリングされます。

• DWT_FUNCTION1 レジスタの FUNCTION フィールドは、 DWT_FUNCTION1の DATAVMATCH もセットされている場合、 DATAVADDR0 およびDATAVADDR1 によって指定されたコンパレータについて上書きされます。この場合、 DATAVADDR0 および DATAVADDR1 によって指定されたコンパレータは、コンパレータ 1 のデータ一致に対してのみアドレスコンパレータ一致を実行できます。

• 実装時にデータ一致機能が組み込まれていない場合、 DWT_FUNCTION1 のDATAVADDR0、 DATAVADDR1、 DATAVMATCH をセットすることはできません。これは、その実装ではデータ一致機能が使用できないことを意味します。データ一致が使用できるかどうかをテストするには、 DWT_FUNCTION1の DATAVMATCH ビットを書き込んでから読み出します。このビットをセットできない場合、データ一致は使用できません。





0xE0001FE0 PID0 RO 0x02





0xE0001FF4 CID1 RO 0xE0



a. リセット時の可能な値は次のとおりです。ウォッチポイントおよびトリガ用の 4 つのコンパレータが存在する場合、 0x40000000ウォッチポイント専用の 4 つのコンパレータが存在する場合、 0x4F000000コンパレータが 1 つだけ存在する場合、 0x10000000ウォッチポイント用で、トリガ用ではないコンパレータが 1 つだけ存在する場合、 0x1F000000DWT が存在しない場合、 0x00000000

表 9-1 DWT レジスタの概要 ( 続き )


説明


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• ウォッチポイントは命令の後で停止するため、ウォッチポイントでの PC 一致は推奨されません。これは、主に ETM をガードしてトリガします。


第 10 章計装トレースマクロセルユニット

本章では、計装トレースマクロセル (ITM) ユニットについて説明します。本章は次のセクションで構成されています。

• 「ITM について」（ページ 10-2）

• 「ITM の機能の説明」（ページ 10-3）

• 「ITM のプログラマモデル」（ページ 10-4）


計装トレースマクロセルユニット

10.1 ITM について

ITM は、 printf 形式のデバッグをサポートする、オプションのアプリケーション駆動型トレースソースで、オペレーティングシステムおよびアプリケーションのイベントをトレースし、システム診断情報を生成します。



10.2 ITM の機能の説明

ITM はトレース情報をパケットとして生成します。パケットを生成可能なソースは 4つあります。複数のソースが同時にパケットを生成した場合は、 ITM によってパケットの出力順序が調整されます。ソースは、優先度の高いものから順に、次の 4つです。

• ソフトウェアトレース。ソフトウェアは ITM スティムラスレジスタに直接書き込みを行い、パケットを生成できます。

• ハードウェアトレース。これらのパケットは DWT により生成され、 ITM によって出力されます。

• タイムスタンプ。タイムスタンプはパケットに関連して生成されます。 ITM には、タイムスタンプを生成する 21 ビットカウンタが組み込まれています。カウンタは、 Cortex-M4 クロック、またはシリアルワイヤビューア (SWV) 出力のビットクロックレートにより駆動されます。

• システムのグローバルタイムスタンプ。オプションとして、システム全体で共通の 48 ビットのカウント値を使用してタイムスタンプを生成することもできます。 ETM トレースストリームにタイムスタンプを挿入するためにも同じカウント値を使用でき、粒度の粗い相互関連付けに使うことができます。



10.3 ITM のプログラマモデル

ITM のレジスタを、表 10-1 に示します。プロセッサの実装によっては、 ITM レジスタは存在しないことがあります。存在しないものとして構成されているすべてのレジスタは、 0 として読み出されます。

注 • ITM をプログラムまたは使用する前に、デバッグ例外およびモニタ制御レジス

タの TRCENA を可能にする必要があります。

• ITM ストリームで同期パケットが必要な場合、 DWT で同期パケットレートを構成する必要があります。

注 ITM レジスタは特権モードでは完全にアクセス可能です。ユーザモードではすべてのレジスタを読み出せますが、書き込みはスティムラスレジスタおよびトレースイネーブルレジスタに対してのみ行えます。また、対応するトレース特権レジスタのビットがセットされている場合にのみ書き込みが可能です。 ITM レジスタへの無効なユーザモード書き込みは破棄されます。

表 10-1 ITM レジスタの概要


0xE0000000 ～

0xE000007C

ITM_STIM0 ～ITM_STIM31

RW - スティムラスポートレジスタ 0 ～ 31

0xE0000E00 ITM_TER RW 0x00000000 トレースイネーブルレジスタ

0xE0000E40ITM_TPR RW 0x00000000 「ITM トレース特権レジスタ、 ITM_TPR」

（ページ 10-5）

0xE0000E80 ITM_TCR RW 0x00000000 トレース制御レジスタ


0xE0000FD4 PID5 RO 0x00000000

0xE0000FD8 PID6 RO 0x00000000

0xE0000FDC PID7 RO 0x00000000

0xE0000FE0 PID0 RO 0x00000001

0xE0000FE4 PID1 RO 0x000000B0

0xE0000FE8 PID2 RO 0x0000003B

0xE0000FEC PID3 RO 0x00000000


0xE0000FF4 CID1 RO 0x000000E0

0xE0000FF8 CID2 RO 0x00000005

0xE0000FFC CID3 RO 0x000000B1


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以下のセクションでは、実装がこのプロセッサに固有である ITM レジスタについて説明します。他のレジスタについては、『ARMv7-M アーキテクチャリファレンスマニュアル』で解説されています。

10.3.1 ITM トレース特権レジスタ、 ITM_TPR

ITM_TPR には次の特徴があります。

目的オペレーティングシステムで、ユーザコードからアクセス可能なスティムラスポートを制御するために使用されます。

使用制限特権モードでのみ、このレジスタに書き込むことができます。

構成このレジスタは、実装に ITM が構成されている場合に利用可能です。

属性表 10-1 （ページ 10-4）を参照して下さい。

ITM_TPR のビット割り当てを、図 10-1 に示します。

図 10-1 ITM_TPR のビット割り当て

ITM_TPR のビット割り当てを、表 10-2 に示します。

表 10-2 ITM_TPR のビット割り当て


[31:4] - 予約

[3:0] PRIVMASK ITM スティムラスポートでのトレースを可能にするビットマスク。ビット [0] = スティムラスポート [7:0]ビット [1] = スティムラスポート [15:8]ビット [2] = スティムラスポート [23:16]ビット [3] = スティムラスポート [31:24]


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第 11 章トレースポートインタフェースユニット

本章では、 Cortex-M4 プロセッサに固有のトレースポートインタフェースユニットである Cortex-M4 TPIU について説明します。本章は次のセクションで構成されています。

• 「Cortex-M4 TPIU について」（ページ 11-2）

• 「TPIU の機能の説明」（ページ 11-3）

• 「TPIU のプログラマモデル」（ページ 11-5）


トレースポートインタフェースユニット

11.1 Cortex-M4 TPIU について

Cortex-M4 TPIU はオプションのコンポーネントで、別々の ID を持つエンベデッドトレースマクロセル (ETM) および計装トレースマクロセル (ITM) からのオンチップトレースデータと、データストリームとの間でブリッジとして動作します。 TPIU は必要に応じて ID をカプセル化し、データストリームはトレースポートアナライザ(TPA) によってキャプチャされます。

Cortex-M4 TPIU は低コストのデバッグ用に特化して設計されています。これは、CoreSight TPIU の特別なバージョンです。実装で CoreSight TPIU の追加機能が必要な場合、 Cortex-M4 TPIU を他の CoreSight コンポーネントに置き換えることができます。

本章では、 TPIU という用語は Cortex-M4 TPIU を指します。 CoreSight TPIU の詳細については、『ARM CoreSight コンポーネントテクニカルリファレンスマニュアル』を参照して下さい。



11.2 TPIU の機能の説明

TPIU には、次の 2 つの構成があります。

• ITM デバッグトレースをサポートする構成

• ITM および ETM デバッグトレースの両方をサポートする構成

実装でトレースのサポートが必要ない場合、 TPIU を搭載する必要はありません。

注 Cortex-M4 システムでオプションの ETM コンポーネントを使用している場合、 TPIUの構成は、 ITM および ETM デバッグトレースの両方をサポートしています。『ETM-M4 テクニカルリファレンスマニュアル』を参照して下さい。

11.2.1 TPIU のブロック図

両方の構成について、 TPIU のコンポーネントレイアウトを図 11-1 に示します。

図 11-1 TPIU のブロック図

11.2.2 TPIU フォーマッタ

フォーマッタは、トレースデータをトレースソースと再び対応付けできるように、ソース ID 信号をデータパケットストリームに挿入します。トレースポートモードがアクティブな場合、フォーマッタは常時アクティブです。

フォーマット付けのプロトコルは、『CoreSight アーキテクチャ仕様』に解説されています。フォーマッタの同期を提供するには、 DWT の同期パケットを可能にする必要があります。

フォーマッタが可能な時、フレームの開始後に出力すべきデータが存在しなければ、ハーフシンクパケットを挿入できます。 DWT からの分散同期により引き起こされる同期化によって、すべての部分的なフレームが完了し、低 1 つの完全な同期パケットが生成されることが保証されます。

††

†



11.2.3 シリアルワイヤ出力の形式

TPIU は、トレースデータをシリアルワイヤ出力 (SWO) 形式で出力できます。

• TPIU_DEVID は、サポートされている形式を指定します。「TPIU_DEVID」（ページ 11-12）を参照して下さい。

• TPIU_SPPR は、使用されている SWO 形式を指定します。『ARMv7-M アーキテクチャリファレンスマニュアル』を参照して下さい。

2 つの SWO モードのうち 1 つが選択されているとき、 TPIU でトレース出力についてフォーマットをバイパス可能にすることができます。フォーマッタがバイパスされると、 ITM および DWT トレースソースのみが通過します。 TPIU は、 ETM からのデータを受け付け、破棄します。この機能を使用して、 ETM を含むデバイスを、SWO データのみをキャプチャできるトレースキャプチャデバイスに接続できます。



11.3 TPIU のプログラマモデル

TPIU レジスタの概要を、表 11-1 に示します。プロセッサの実装によっては、 TPIUレジスタが存在しない場合や、代わりに CoreSight TPIU が存在する場合があります。存在しないものとして構成されているすべてのレジスタは、 0 として読み出されます。

表 11-1 TPIU レジスタ


0xE0040000 TPIU_SSPSR RO 0x0xx サポートされるパラレルポートのサイズレジスタ

0xE0040004 TPIU_CSPSR RW 0x01 カレントパラレルポートサイズレジスタ

0xE0040010 TPIU_ACPR RW 0x0000 「非同期クロックプリスケーラレジスタ、 TPIU_ACPR」（ページ 11-6）

0xE00400F0 TPIU_SPPR RW 0x01 選択ピンプロトコルレジスタ

0xE0040300 TPIU_FFSR RO 0x08 「フォーマッタおよびフラッシュステータスレジスタ、TPIU_FFSR」（ページ 11-6）

0xE0040304 TPIU_FFCR RW 0x102 「フォーマッタおよびフラッシュ制御レジスタ、TPIU_FFCR」（ページ 11-7）

0xE0040308 TPIU_FSCR RO 0x00 フォーマッタ同期化カウンタレジスタ

0xE0040EE8 TRIGGER RO 0x0 「TRIGGER」（ページ 11-8）

0xE0040EEC FIFO データ 0 RO 0x--000000 「統合 ETM データ」（ページ 11-9）

0xE0040EF0 ITATBCTR2 RO 0x0 「ITATBCTR2」（ページ 11-10）

0xE0040EFC FIFO データ 1 RO 0x--000000 「統合 ITM データ」（ページ 11-10）

0xE0040EF8 ITATBCTR0 RO 0x0 「ITATBCTR0」（ページ 11-11）

0xE0040F00 ITCTRL RW 0x0 「統合モード制御、 TPIU_ITCTRL」（ページ 11-12）

0xE0040FA0 CLAIMSET RW 0xF クレームタグセット

0xE0040FA4 CLAIMCLR RW 0x0 クレームタグクリア

0xE0040FC8 DEVID RO 0xCA0/0xCA1 「TPIU_DEVID」（ページ 11-12）

0xE0040FCC DEVTYPE RO 0x11 「TPIU_DEVTYPE」（ページ 11-13）





0xE0040FE0 PID0 RO 0xA1






以下のセクションでは、実装がこのプロセッサに固有である TPIU レジスタについて説明します。フォーマッタ、統合モード制御、クレームタグレジスタについては、『CoreSight コンポーネントテクニカルリファレンスマニュアル』で解説されています。他のレジスタについては、『ARMv7-M アーキテクチャリファレンスマニュアル』で解説されています。

11.3.1 非同期クロックプリスケーラレジスタ、 TPIU_ACPR

TPIU_ACPR には次の特徴があります。

目的非同期出力のボーレートを調整します。




TPIU_ACPR のビット割り当てを、図 11-2 に示します。

図 11-2 TPIU_ACPR のビット割り当て

TPIU_ACPR のビット割り当てを、表 11-2 に示します。

11.3.2 フォーマッタおよびフラッシュステータスレジスタ、 TPIU_FFSR

TPIU_FFSR には次の特徴があります。

目的 TPIU フォーマッタのステータスを示します。




TPIU_FFSR のビット割り当てを、図 11-3 （ページ 11-7）に示します。





表 11-1 TPIU レジスタ ( 続き )


表 11-2 TPIU_ACPR のビット割り当て


[31:13] - 予約。 RAZ/SBZP。

[12:0] PRESCALER TRACECLKIN の除数は、PRESCALER + 1 で指定されます。



図 11-3 TPIU_FFSR のビット割り当て

TPIU_FFSR のビット割り当てを、表 11-3 に示します。

11.3.3 フォーマッタおよびフラッシュ制御レジスタ、 TPIU_FFCR

TPIU_FFCR には次の特徴があります。

目的 TPIU フォーマッタを制御します。




TPIU_FFCR のビット割り当てを、図 11-4 に示します。

図 11-4 TPIU_FFCR のビット割り当て

表 11-3 TPIU_FFSR のビット割り当て


[31:4] - 予約

[3] FtNonStop フォーマッタは中止できません。

[2] TCPresent このビットは、常に 0 として読み出されます。

[1] FtStopped このビットは、常に 0 として読み出されます。

[0] FlInProg このビットは、常に 0 として読み出されます。



TPIU_FFCR のビット割り当てを、表 11-4 に示します。

TPIU は、トレースデータをシリアルワイヤ出力 (SWO) 形式で出力できます。「シリアルワイヤ出力の形式」（ページ 11-4）を参照して下さい。

2 つの SWO モードのうち 1 つが選択されると、 TPIU_FFCR のビット [1] によりフォーマッタのバイパスが可能になります。フォーマッタがバイパスされると、 ITMおよび DWT トレースソースのみが通過します。 TPIU は、 ETM からのデータを受け付け、破棄します。この機能を使用して、 ETM を含むデバイスを、 SWO データのみをキャプチャできるトレースキャプチャデバイスに接続できます。フォーマッタを可能または不可能にすると、データが一時的に破損します。

注 TPIU_SPPR の設定によりトレースポートモードが選択されると、フォーマッタが自動的に可能になります。その後で SWO モードの 1 つを選択した場合、 TPIU_FFCRは以前にプログラムされた値に戻ります。

11.3.4 TRIGGER

TRIGGER には次の特徴があります。

目的 TRIGGER 入力の統合テスト。




TRIGGER のビット割り当てを、図 11-5 に示します。

図 11-5 TRIGGER のビット割り当て

表 11-4 TPIU_FFCR のビット割り当て


[31:9] - 予約

[8] TrigIn このビットは読み出し値 1 (RAO) で、トリガピンがアサートされたときにトリガが挿入されることを示しています。

[7:2] - 予約

[1] EnFCont 連続フォーマットを可能にします。値は次のいずれかです。0 = 連続フォーマットは不可能です。

1 = 連続フォーマットが可能です。

[0] - 予約



TRIGGER のビット割り当てを、表 11-5 に示します。

11.3.5 統合 ETM データ

統合 ETM データの特徴は次のとおりです。

目的トレースデータの統合テスト。

使用制限このレジスタを使用するには、 TPIU_ITCTRL のビット [1] をセットする必要があります。「統合モード制御、 TPIU_ITCTRL」（ページ 11-12）を参照して下さい。



統合 ETM データのビット割り当てを、図 11-6 に示します。

図 11-6 統合 ETM データのビット割り当て

統合 ETM データのビット割り当てを、表 11-6 に示します。

表 11-5 TRIGGER のビット割り当て


[31:1] - 予約

[0] TRIGGER の入力値このビットを読み出した場合、 TRIGGER入力の値が返されます。

表 11-6 統合 ETM データのビット割り当て


[31:30] - 予約

[29] ITM ATVALID 入力 ITM ATVALID 信号の値を返します。

[28:27] ITM バイトカウント統合 ITM データレジスタが後に読み出された後の、 ITM トレースデータのバイト数

[26] ETM ATVALID 入力 ETM ATVALID 信号の値を返します。

[25:24] ETM バイトカウント統合 ETM データレジスタが後に読み出された後の、 ETM トレースデータのバイト数

[23:16] ETM データ 2 ETM トレースデータ。 TPIU は、レジスタが読み出されたときに、このデータを破棄します。

[15:8] ETM データ 1

[7:0] ETM データ 0


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11.3.6 ITATBCTR2

ITATBCTR2 には次の特徴があります。

目的統合テスト。




ITATBCTR2 のビット割り当てを、図 11-7 に示します。

図 11-7 ITATBCTR2 のビット割り当て

ITATBCTR2 のビット割り当てを、表 11-7 に示します。

11.3.7 統合 ITM データ

統合 ITM データの特徴は次のとおりです。

目的トレースデータの統合テスト。




統合 ITM データのビット割り当てを、図 11-8 （ページ 11-11）に示します。

表 11-7 ITATBCTR2 のビット割り当て


[31:1] - 予約

[0] ATREADY1、ATREADY2

このビットは、 TPIU が統合テストモードのとき、 ETMおよび ITM の ATREADY 出力の値を設定します。



図 11-8 統合 ITM データのビット割り当て

統合 ITM データのビット割り当てを、表 11-8 に示します。

11.3.8 ITATBCTR0

ITATBCTR0 には次の特徴があります。

目的統合テスト。




ITATBCTR0 のビット割り当てを、図 11-9 に示します。

図 11-9 ITATBCTR0 のビット割り当て

表 11-8 統合 ITM データのビット割り当て


[31:30] - 予約

[29] ITM ATVALID 入力 ITM ATVALID 信号の値を返します。

[28:27] ITM バイトカウント統合 ITM データレジスタが後に読み出された後の、 ITM トレースデータのバイト数。

[26] ETM ATVALID 入力 ETM ATVALID 信号の値を返します。

[25:24] ETM バイトカウント統合 ETM データレジスタが後に読み出された後の、 ETM トレースデータのバイト数。

[23:16] ITM データ 2 ITM トレースデータ。 TPIU は、レジスタが読み出されたときに、このデータを破棄します。

[15:8] ITM データ 1

[7:0] ITM データ 0



ITATBCTR0 のビット割り当てを、表 11-9 に示します。

11.3.9 統合モード制御、 TPIU_ITCTRL

TPIU_ITCTRL には次の特徴があります。

目的 TPIU の通常または統合モードを指定します。




TPIU_ITCTRL のビット割り当てを、図 11-10 に示します。

図 11-10 TPIU_ITCTRL のビット割り当て

TPIU_ITCTRL のビット割り当てを、表 11-10 に示します。

11.3.10 TPIU_DEVID

TPIU_DEVID には次の特徴があります。

目的トポロジ検出で使用するため TPIU により提供されている機能を示します。




表 11-9 ITATBCTR0 のビット割り当て


[31:1] - 予約

[0] ATVALID1、ATVALID2

このビットを読み出すと、 ATVALIDS1 と ATVALIDS2の値に対して OR 演算を行った結果が返されます。

表 11-10 TPIU_ITCTRL のビット割り当て


[31:2] - 予約

[1:0] モード TPIU の現在のモードを指定します。

b00 通常モードb01 統合テストモードb10 統合データテストモード

b11 予約統合データテストモードでは、トレース出力は不可能になり、データは統合データレジスタを使用して、各入力ポートから直接読み出すことのみが可能です。


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TPIU_DEVID のビット割り当てを、図 11-11 に示します。

図 11-11 TPIU_DEVID のビット割り当て

TPIU_DEVID のビット割り当てを、表 11-11 に示します。

11.3.11 TPIU_DEVTYPE

デバイスタイプ識別レジスタは読み出し専用です。部品番号フィールドが識別されないとき、コンポーネントに関する情報をデバッガに提供します。その後で、デバッガはこの情報を報告できます。

TPIU_DEVTYPE には次の特徴があります。

目的コンポーネントでサポートされている機能のタイプを示します。



属性デバイスタイプの読み出し値は 0x11 で、このデバイスがトレースシンク、具体的には TPIU であることを示します。

表 11-11 TPIU_DEVID のビット割り当て


[31:12] - 予約

[11] 非同期シリアルワイヤ出力 (NRZ) このビットは読み出し値 1 (RAO) で、出力がサポートされていることを示します。

[10] 非同期シリアルワイヤ出力 (Manchester) このビットは読み出し値 1 (RAO) で、出力がサポートされていることを示します。

[9] トレースデータとクロックモードこのビットは読み出し値 0 (RAZ) で、トレースデータとクロックモードがサポートされていることを示します。

[8:6] 小バッファサイズ TPIU の小バッファサイズを指定します。

b010 = 4 バイト

[5] 非同期 TRACECLKIN TRACECLKIN を CLK に対して非同期にできるかどうかを指定します。b0 = TRACECLKIN は CLK に同期している必要があります。

b1 = TRACECLKIN は CLK に対して非同期でもかまいません。

[4:0] トレース入力の数トレース入力の数を指定します。b000000 = 1 つの入力

b000001 = 2 つの入力

実装に ETM が含まれる場合、このフィールドの値は b000001です。



図 11-12 TPIU_DEVTYPE のビット割り当て



この付録では、本書の各版の技術的な相違点について説明します。

表 A-1 A 版

変更内容場所影響範囲

初版 - -

表 A-2 A 版と B 版の相違点


技術的変更なし - -

表 A-3 B 版と C 版の相違点


バスインタフェースの情報を追加「バスインタフェース」（ページ 2-5）すべて

専用ペリフェラルパスの情報を追加「専用ペリフェラルバス (PPB)」（ページ 2-6）すべて

Cortex-M4 命令セットのサイクル数を更新表 3-1 （ページ 3-4）すべて

DSP 命令の符号付き乗算命令のアセンブラを更新表 3-2 （ページ 3-9）すべて

ロード / ストアのタイミング情報を更新「ロード / ストアのタイミング」（ページ 3-12）

すべて

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リビジョン

ローカル排他モニタの情報を追加「排他モニタ」（ページ 3-19）すべて

リセット時の値を更新表 5-1 （ページ 5-4）すべて

補助制御レジスタのビット順序を更新図 4-1 （ページ 4-5）すべて

補助制御レジスタのビット順序を更新表 4-2 （ページ 4-5）すべて

補助フォールトステータスレジスタの情報を更新「補助フォールトステータスレジスタ、AFSR」（ページ 4-6）

すべて

NVIC_IPR レジスタのアドレス範囲を変更表 6-1 （ページ 6-4）すべて

ペリフェラル ID 5 ～ 7 を追加表 8-1 （ページ 8-3）すべて

リセット時の値を更新表 8-7 （ページ 8-10）すべて

TPIU レジスタの名前を追加。リセット時の値を更新し、TPIU_DEVTYPE を追加。

表 11-1 （ページ 11-5）すべて

TPIU_DEVTYPE のビット割り当てを追加「TPIU_DEVTYPE」（ページ 11-13）すべて

表 A-3 B 版と C 版の相違点 ( 続き )


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用語集

この用語集では、 ARM Limited の発行する技術文書で使用されている用語のいくつかについて説明します。

アボート試みられたメモリアクセスが無効であるか許可されていない、あるいはメモリアクセスによって返されたデータが無効であることをコアに通知する機構。アボートは、無効なまたは保護された命令やデータメモリへのアクセスを実行した結果として、外部または内部のメモリシステムによって引き起こされる可能性があります。

データアボート、外部アボート、プリフェッチアボートも参照。

アドレシングモード命令で使用する値を生成するために、複数のさまざまな命令で共有される各種の機構。

アドバンストハイパフォーマンスバス (AHB)アドレス / 制御フェーズとデータフェーズとの間で 1 つの固定パイプラインを使用するバスプロトコル。 AMBA AXI プロトコルで提供されている機能のサブセットのみをサポートします。完全な AMBA AHB プロトコル仕様には、一般的なマスタ / スレーブのIP 開発では必要のない機能が多く含まれているため、通常はプロトコルのサブセットだけを使用することをお勧めします。このサブセットは、 AMBA AHB-Lite プロトコルとして定義されています。

アドバンストマイクロコントローラバスアーキテクチャおよび AHB-Lite も参照。

アドバンストマイクロコントローラバスアーキテクチャ (AMBA)相互接続のための方針が記載された、プロトコル仕様のファミリ。 AMBA は、オンチップバスに関する ARM のオープンな規格です。システムオンチップ (SoC) を構築する機能ブロックの相互接続と管理のための方針が詳しく記載された、オンチップバスの仕様です。 1 つまたは複数の CPU や信号プロセッサ、および複数のペリフェラルを含む組み込みプロセッサの開発に役立ちます。 AMBA は、 SoC モジュール用の共通バックボーンを定義することによって、再利用可能な設計手法をより完全なものにします。

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用語集

アドバンストペリフェラルバス (APB)AXI や AHB よりも単純なバスプロトコル。タイマ、割り込みコントローラ、UART、 I/O ポートなどの補助的な、または汎用のペリフェラルで使用するために設計されています。メインのシステムバスへの接続は、システムとペリフェラルとの間のバスブリッジを経由して行われるため、システムの消費電力を抑えられます。

AHB アドバンストハイパフォーマンスバス参照。

AHB アクセスポート (AHB-AP)DAP のオプションコンポーネントで、 SoC への AHB インタフェースを提供します。

AHB-AP AHB アクセスポート参照。

AHB-Lite 完全な AMBA AHB プロトコル仕様のサブセット。大部分の AMBA AHB マスタ / スレーブ設計に必要なすべての基本機能を提供しており、特にマルチレイヤの AMBA相互接続で使用されます。ほとんどの場合、完全な AMBA AHB インタフェースで提供されている追加機能は、 AMBA AXI プロトコルインタフェースで実装するとより効率的になります。

AHB トレースマクロセルプロセッサコアに接続されたときに、トレースポートにデータのトレース情報を出力するハードウェアマクロセル。

アラインドデータサイズを定義しているバイト数で割り切れるアドレスに格納されているデータ項目を、アラインド、またはアラインしていると呼びます。アラインしているワードとハーフワードのアドレスは、それぞれ 4 と 2 で割り切れます。したがって、ワードアラインドとハーフワードアラインドという用語は、それぞれ 4 と 2 で割り切れるアドレスを意味します。

AMBA アドバンストマイクロコントローラバスアーキテクチャ参照。

アドバンストトレースバス (ATB)CoreSight のキャプチャリソースを共有するため、トレースデバイスによって使用されるバス。

APB アドバンストペリフェラルバス参照。

特定用途向け集積回路 (ASIC)特定用途の機能を発揮するために設計された集積回路。特注または量産が可能です。

アーキテクチャプロセッサと、プロセッサに接続されているコンポーネントを特徴付けるハードウェアおよびソフトウェアの構成。装置の動作を記述するときに、類似の特徴を持つ装置をまとめて扱えるようにします。例えば、ハーバードアーキテクチャ、命令セットアーキテクチャ、 ARMv7-M アーキテクチャなど。

ARM 命令 ARM 命令セットアーキテクチャ (ISA) の命令。これらの命令は Cortex-M4 プロセッサでは実行できません。

ARM 状態プロセッサ状態のうち、プロセッサが ARM ISA の命令を実行する状態。 Cortex-M4プロセッサは Thumb 状態でのみ動作し、 ARM 状態では動作しません。

ASIC 特定用途向け集積回路参照。

ATB アドバンストトレースバス参照。

ATB ブリッジ同期 ATB ブリッジはレジスタスライスを提供するため、パイプラインステージの追加によって、タイミング収束が容易になります。また、 2 つの同期 ATB ドメイン間の単方向リンクを提供します。

非同期 ATB ブリッジは、非同期クロックを使用する 2 つの ATB ドメイン間の単方向リンクを提供します。これは、異なるクロックドメインに存在するコンポーネントについて、 ATB ポートによる接続をサポートすることが目的です。


用語集

ベースレジスタ命令のアドレス計算の基盤となる値を保持するため、ロード / ストア命令で指定されるレジスタ。命令とそのアドレシングモードによっては、ベースレジスタ値にオフセットが加算または減算されて、メモリに送信するアドレスが生成される場合があります。

ベースレジスタライトバック命令のターゲットアドレス計算に使用されるベースレジスタの内容を、アドレスがメモリ順序で次の上位または下位アドレスを指し示すように更新すること。これによって、命令で連続した転送を行うとき、そのたびにターゲットアドレスをフェッチする必要がなく、連続するメモリに対してより高速なバーストアクセスが可能になります。

ビート 1 つのバースト転送中の個々のデータ転送を、ビートとも呼びます。例えば、 INCR4バーストは 4 ビートで構成されます。

BE-8 バイト不変システムでの、ビッグエンディアン形式のメモリビュー。

BE-32、 LE、バイト不変、ワード不変も参照。

BE-32 ワード不変システムでの、ビッグエンディアン形式のメモリビュー。

BE-8、 LE、バイト不変、ワード不変も参照。

ビッグエンディアンデータワード内の上位バイトから下位バイトまでが、メモリ内のアドレスの昇順に保存されるバイト配列方式。

リトルエンディアンとエンディアン形式も参照。

ビッグエンディアンメモリ次の条件を満たすメモリを指します。

• ワードアラインしたアドレスのバイトまたはハーフワードが、そのアドレスのワード内で上位のバイトまたはハーフワードである。

• ハーフワードアラインしたアドレスのバイトが、そのアドレスのハーフワード内で上位バイトである。

リトルエンディアンメモリも参照。

バウンダリスキャンチェインバウンダリスキャンチェインは、標準の JTAG TAP インタフェースを使用してバウンダリスキャン技術を実装しているデバイスのシリアル接続で構成されます。各デバイスには少なくとも 1 つの TAP コントローラがあり、 TDI と TDO との間の接続チェインを形成するシフトレジスタを搭載しています。このチェインを通して、テストデータがシフトされます。プロセッサには数個のシフトレジスタを搭載できるため、デバイスの選択した部分にアクセスできます。

分岐フォールディング実行パイプラインに送られる命令ストリームから、分岐命令を完全に取り除く手法。

ブレークポイントプログラムの実行を停止させようとする位置にある命令を識別するために、デバッガによって提供される機構。プログラマは、ブレークポイントを挿入することによって、プログラムの実行中の決まった位置で、レジスタの内容、メモリ位置、変数の値を検査して、プログラムが正常に動作しているかどうかをテストできます。プログラムのテストが完了した後で、ブレークポイントは削除されます。

ウォッチポイントも参照。

バースト連続アドレスに対する一連の転送。アドレスが連続しているため、 2 回目以降の転送ではアドレスを指定する必要がありません。この方法によって、一連の転送の実行速度が向上します。 AMBA 経由のバーストは、バーストの長さとアドレスのインクリメント方法を示す信号によって制御されます。

ビートも参照。

バイト 8 ビットのデータ項目。


用語集

バイト不変バイト不変のシステムでは、リトルエンディアンとビッグエンディアンとの間で動作が切り替えられても、メモリの各バイトのアドレスは変更されません。 1 バイトを超えるデータ項目をメモリからロード、またはメモリにストアするとき、そのデータ項目を構成するバイトが、メモリアクセスのエンディアン形式に応じて正しい順序に配列されます。 ARM アーキテクチャでは、 ARMv6 およびそれ以降のバージョンでバイト不変システムがサポートされています。バイト不変のサポートが選択されている場合は、アンアラインドのハーフワードとワードでのメモリアクセスもサポートされます。複数ワードアクセスは、ワードアラインしている必要があります。

ワード不変も参照。

クロックゲート制御信号でマクロセルのクロック信号をゲートし、変更されたクロックを使用してマクロセルの動作状態を制御すること。

命令あたりのクロック数 (CPI)命令あたりのサイクル数 (CPI) 参照。

コールドリセットパワーオンリセットと呼ばれることもあります。

ウォームリセットも参照。

コンテキストマルチタスクのオペレーティングシステムで、各プロセスが動作する環境。

高速コンテキストスイッチも参照。

コアプロセッサの一部で、 ALU、データパス、汎用レジスタ、プログラムカウンタ、命令デコードおよび制御回路が含まれます。

コアリセットウォームリセット参照。

CoreSight 完全なシステムオンチップ (SoC) のモニタ、トレース、デバッグを行うためのインフラストラクチャ。

CPI 命令あたりのサイクル数 (CPI) 参照。

命令あたりのサイクル数 (CPI)命令あたりのサイクル数（または命令あたりのクロック数）は、 1 クロックサイクルで実行可能なコンピュータ命令の数の指標です。この性能指標は、同じ命令セットを実装した異なる CPU のパフォーマンスを比較するために使用できます。値が低いほど、パフォーマンスが高いことを意味します。

データアボートデータメモリの不正な位置にアクセスが試みられたことを、メモリシステムからコアへ通知する方法。アボートを引き起こしたデータの使用をプロセッサが試みた場合、例外を引き起こす必要があります。

アボートも参照。

DCode メモリ 0x00000000 ～ 0x1FFFFFFFF のメモリ空間。

デバッグアクセスポート (DAP)システムバスへのアクセスで、 AMBA、 AHB、または AHB-Lite マスタとして動作する TAP ブロック。 DAP は、システム規模のデバッグをサポートする、モジュラブロックのセットを総称する用語です。 DAP はモジュラコンポーネントで、単一のデバッグインタフェースを通して、メモリマップされた AHB や CoreSight APB など複数のシステムに対して、オプションのアクセスをサポートするよう拡張可能なことを意図しています。

デバッガソフトウェアの障害を検出し、場所を特定し、修正するために使用されるプログラムと、ソフトウェアのデバッグをサポートするカスタムハードウェアとを組み合わせたデバッグシステム。

エンベデッドトレースバッファETB は、サイズが構成可能な RAM を使用して、トレースデータのオンチップのストレージを行います。


用語集

エンべデッドトレースマクロセル (ETM)ハードウェアマクロセルで、プロセッサコアに接続されたときに、トレースポートに命令トレース情報を出力します。

エンディアン形式バイトの順序。データワードの連続するバイトがメモリに保存される順序を決定する方式。システムのメモリマッピングの見え方を表します。

リトルエンディアンとビッグエンディアンも参照。

ETB エンベデッドトレースバッファ参照。

ETM エンベデッドトレースマクロセル参照。

例外エラーまたはイベントで、これが発生するとプロセッサは現在実行中の命令ストリームを停止し、特定の例外ハンドラまたは割り込み処理ルーチンを実行します。例外には外部割込みや NMI のほか、プログラムの実行を中断する必要があるほど深刻だと見なされるフォールトやエラーイベントが含まれます。例として、無効なメモリアクセス、外部割り込み、未定義命令の実行などが挙げられます。例外が発生すると、通常のプログラムフローが中断され、対応する例外ベクタで実行が再開されます。例外ベクタには、例外を処理する割り込み処理ルーチンの初の命令が含まれています。

例外ハンドラ割り込み処理ルーチン参照。

例外ベクタ割り込みベクタ参照。

外部 PPB 0xE0040000 ～ 0xE00FFFFF の PPB メモリ空間。

フラッシュパッチおよびブレークポイントユニット (FPB)アドレス一致タグのセットで、フラッシュへのアクセスを SRAM の特別な場所へのアクセスにルーティングします。これによって、フラッシュの位置にパッチを適用し、ブレークポイントや、迅速な修正または変更が可能になります。

フォーマッタフォーマッタは ETB と TPIU の内部入力ブロックで、トレースソースの ID をデータに埋め込み、単一のトレースストリームを生成します。

ハーフワード 16 ビットのデータ項目。

ホールトモード互いに排他な 2 つのデバッグモードのうちの 1 つ。ホールトモードでは、ブレークポイントまたはウォッチポイントに遭遇したときに、プロセッサの実行がすべて停止します。すべてのプロセッサの状態、コプロセッサの状態、メモリと I/O の位置を、 JTAG インタフェースから検査および変更できます。

モニタデバッグモードも参照。

ホストデータや他のサービスを別のコンピュータに提供するコンピュータ。特に、デバッグ対象のターゲットにデバッグサービスを提供するコンピュータ。

HTM AHB トレースマクロセル参照。

ICode メモリ 0x00000000 ～ 0x1FFFFFFF のメモリ空間。

不正命令アーキテクチャで未定義の命令。

実装定義動作がアーキテクチャで定義されておらず、個別の実装によって定義や文書化が行われます。

実装固有動作がアーキテクチャで定義されていないが、実装ごとに文書化する必要がないことを意味します。使用可能な実装オプションが多数あり、選択したオプションによってソフトウェアの互換性に影響がない場合に使用されます。

命令サイクル数命令がパイプラインの実行ステージを占有するサイクル数。

計装トレースリアルタイムシステムをデバッグするためのコンポーネントで、メモリマップされた単純なトレースインタフェースにより、 printf 形式のデバッグを提供します。


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用語集

インテリジェント電力管理 (IEM)デバイスの消費電力を低減するために使用される技術で、動的な電圧スケーリングとクロック周波数の変更を可能にします。

内部 PPB 0xE0000000 ～ 0xE003FFFF の PPB メモリ空間。

割り込み処理ルーチン割り込みが発生したときに、プロセッサの制御が渡されるプログラム。

割り込みベクタ下位メモリにある多くの固定アドレスの 1 つで、対応する割り込み処理ルーチンの初の命令が含まれています。

ジョイントテストアクショングループ (JTAG)IEEE 1149.1 規格を策定した団体の名前。この規格では、集積回路デバイスのインサーキットテストに使用される、バウンダリスキャンアーキテクチャが定義されています。頭文字の JTAG で広く知られています。

JTAG ジョイントテストアクショングループ参照。

JTAG デバッグポート (JTAG-DP)デバッグアクセス用に標準の JTAG インタフェースを提供する、 DAP 用のオプションの外部インタフェース。

JTAG-DP JTAG デバッグポート参照。

LE バイト不変とワード不変の両方のシステムにおける、リトルエンディアン形式のメモリビュー。バイト不変とワード不変も参照。

リトルエンディアンデータワード内の下位バイトから上位バイトまでが、メモリ内のアドレスの昇順に保存されるバイト配列方式。

ビッグエンディアンとエンディアン形式も参照。

リトルエンディアンメモリ次の条件を満たすメモリを指します。

• ワードアラインされたアドレスのバイトまたはハーフワードが、そのアドレスにあるワード内の下位のバイトまたはハーフワードである。

• ハーフワードアラインされたアドレスのバイトが、そのアドレスにあるハーフワード内の下位バイトである。

ビッグエンディアンメモリも参照。

ロード / ストアアーキテクチャデータ処理操作が、メモリの内容に対して直接ではなく、レジスタの内容に対してのみ行われるプロセッサアーキテクチャ。

ロードストアユニット (LSU)プロセッサで、ロード / ストア転送を処理する部分。

LSU ロードストアユニット参照。

マクロセルインタフェースと動作が定義された複合論理ブロック。一般的な VLSI システムは、複数のマクロセル（プロセッサ、 ETM、メモリブロックなど）と、特定用途の論理回路で構成されます。

メモリコヒーレンシメモリは、データ読み出しまたは命令フェッチによって読み出された値が、後にその位置に書き込まれた値と一致していれば、コヒーレントです。メモリコヒーレンシは、メインメモリ、ライトバッファ、キャッシュを搭載したシステムのように、対応する物理位置が複数存在する場合には、実現が難しくなります。

メモリ保護ユニット (MPU)メモリブロックに対するアクセス許可を制御するハードウェア。 MMU とは異なり、MPU はアドレスを変更しません。

マイクロプロセッサプロセッサ参照。


用語集

モニタデバッグモード互いに排他な 2 つのデバッグモードのうちの 1 つ。モニタデバッグモードでは、プロセッサは、デバッグモニタまたはオペレーティングシステムのデバッグタスクで提供されるソフトウェアアボートハンドラを稼働します。これによって、ブレークポイントまたはウォッチポイントに遭遇して、通常のプログラム実行が中断している間であっても、重要なシステム割り込みの処理を継続できます。

ホールトモードも参照。

MPU メモリ保護ユニット参照。

マルチレイヤクロスバースイッチに似た相互接続方式。相互接続の各マスタには、それぞれのスレーブへの直接リンクがあり、このリンクは他のマスタとは共有されません。これによって、各マスタは他のマスタと並列に転送を処理できます。マルチレイヤ相互接続での競合は、ペイロードの宛先、通常はスレーブでのみ発生します。

ネスト型ベクタ割り込みコントローラ (NVIC)プロセッサに、構成可能な割り込み処理機能を提供します。

NMI マスク不能割り込み参照。

マスク不能割り込みマスク不能割り込み (NMI) は、ペリフェラルからの信号か、ソフトウェアによってトリガされます。これは、リセットを除いても優先度の高い例外です。この割り込みは常時有効で、優先度は - 2 に固定されています。 NMI に対して、次の動作は行えません。

• 他の例外によってマスクする、または起動しないようにする。

• リセット以外の例外によって横取りする。

NVIC ネスト型ベクタ割り込みコントローラ参照。

ペナルティ命令フローが仮定または予想と異なるため、実行ステージの有効なパイプライン動作が発生しないサイクル数。

PFU プリフェッチユニット参照。

PMU 電力管理ユニット参照。

電力管理ユニット (PMU)プロセッサに電力管理機能を提供します。

パワーオンリセットコールドリセット参照。

PPB 専用ペリフェラルバス参照。

プリフェッチパイプライン処理のプロセッサで、先行する命令の実行が完了する前に、その後の命令をメモリからフェッチしてパイプラインに送り込む処理。プリフェッチされた命令は、必ず実行されるとは限りません。

プリフェッチアボートメモリの不正な位置から命令がフェッチされたことを、メモリシステムからコアへ通知すること。プロセッサがその命令を実行しようとした場合、例外を引き起こす必要があります。プリフェッチアボートは、無効な命令メモリへのアクセスを試みた結果として、外部または内部のメモリシステムにより引き起こされる可能性があります。

データアボート、アボートも参照。

プリフェッチユニット (PFU)PFU は、サイクルごとに 1 ワードを供給可能なメモリシステムから命令をフェッチします。 PFU は 3 ワードまでのフェッチを FIFO にバッファできます。つまり、大3 つの 32 ビット Thumb 命令、または 6 つの 16 ビット Thumb 命令をバッファすることができます。

専用ペリフェラルバス 0xE0000000 ～ 0xE00FFFFF のメモリ空間。

プロセッサコンピュータ命令を使用してデータを処理するために必要な、コンピュータシステムの回路。プロセッサは、マイクロプロセッサの略称です。完全に機能する小のコンピュータシステムを作成するには、クロックソース、電源、メインメモリも必要です。


用語集

RW1C RW1C にマークされているレジスタのビットは、通常に読み出すことができ、「1 を書き込んでクリア」をサポートしています。レジスタを読み出してから結果をレジスタへ書き戻すと、セットされているすべてのビットがクリアされます。 RW1C は、読み出し - 変更 - 書き込み時に、レジスタの読み出しと値の書き戻しとの間でビットがセットされた場合にエラーが発生することを防止します（そのビットは 0 として書き込まれるため、クリアされません）。

RealView ICE JTAG インタフェースを使用して、組み込みプロセッサコアをデバッグするためのシステム。

予約制御レジスタまたは命令の形式に含まれているフィールドが実装で定義される、または 0 ではない場合に予測不能な結果が引き起こされる場合、そのフィールドは予約と記載されています。これらのフィールドは、アーキテクチャの将来の拡張に備えて予約されている場合と、実装固有の場合があります。実装で使用されないすべての予約ビットは、 0 として読み書きする必要があります。

スキャンチェインスキャンチェインはシリアル接続されたデバイスで構成され、標準の JTAG TAP インタフェースを使用してバウンダリスキャン技術を実装しています。各デバイスには少なくとも 1 つの TAP コントローラがあり、 TDI と TDO との間の接続チェインを形成するシフトレジスタを搭載しています。このチェインを通して、テストデータがシフトされます。プロセッサには数個のシフトレジスタを搭載できるため、デバイスの選択した部分にアクセスできます。

シリアルワイヤデバッグポートDAP 用のオプションの外部インタフェースで、シリアルワイヤの双方向デバッグインタフェースを提供します。

シリアルワイヤ JTAG デバッグポートJTAG-DP と SW-DP を組み合わせた、標準のデバッグポート。

SW-DP シリアルワイヤデバッグポート参照。

SWJ-DP シリアルワイヤ JTAG デバッグポート参照。

同期化基本命令メモリ同期化基本命令は、メモリの同期を保証するために使用される命令です。LDREX および STREX 命令が該当します。

システムメモリ 0x20000000 ～ 0xFFFFFFFF のメモリ空間、ただし、 0xE0000000 ～ 0xE00FFFFF の PPB 空間は除外されます。

TAP テストアクセスポート参照。

テストアクセスポート (TAP)JTAG バウンダリスキャンアーキテクチャの入出力インタフェースと制御インタフェースを構成する、 4 つの必須端子と 1 つのオプション端子の集合。必須端子はTDI、 TDO、 TMS、 TCK です。オプション端子は TRST です。この信号はデバッグロジックのリセットに使用されるため、 ARM コアでは必須です。

スレッド制御ブロックオペレーティングシステムのカーネルが、実行中の 1 つのスレッドに固有の情報を保持するために使用するデータ構造。

Thumb 命令 ARM プロセッサが Thumb 状態で実行する動作を指定するハーフワード。 Thumb 命令は、ハーフワードアラインドの必要があります。

Thumb 状態 Thumb （16 ビット）ハーフワードアラインド命令を実行しているプロセッサは、Thumb 状態で動作しています。

TPA トレースポートアナライザ参照。

TPIU トレースポートインタフェースユニット参照。

トレースポートアナライザ (TPA)トレースポートに出力されるトレース情報をキャプチャするハードウェアデバイス。トレースの取得、またはロジックアナライザとして使用する目的に設計された、低コストの製品とすることができます。


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用語集

トレースポートインタフェースユニット (TPIU)トレースデータを出力し、オンチップのトレースデータと、 TPA によりキャプチャされるデータストリームとの間のブリッジとして機能します。

アンアラインドデータサイズを定義するバイト数で割り切れないアドレスに保存されているデータ項目を、アンアラインドまたはアラインしていないと呼びます。例えば、 4 で割り切れないアドレスに保存されているワードはアンアラインドです。

ウェークアップ割り込みコントローラ (WIC)ウェークアップ割り込みコントローラにより、割り込み検出および優先度付けロジックのゲート数を大幅に削減できます。

ウォームリセットコアリセットと呼ばれることもあります。デバッグコントローラとデバッグロジックを除く、プロセッサの大部分を初期化します。この種類のリセットは、プロセッサのデバッグ機能を使用している場合に便利です。

ウォッチポイントウォッチポイントは、デバッガで提供されている機構で、特定のメモリアドレスに保存されているデータが変更されたときにプログラムの実行を停止します。プログラマは、ウォッチポイントを挿入することによって、メモリが書き込まれたときのレジスタの内容、メモリの位置、変数の値を検査して、プログラムが正常に動作しているかどうかをテストできます。プログラムのテストが完了した後で、ウォッチポイントは削除されます。ブレークポイントも参照。

WIC ウェークアップ割り込みコントローラ参照。

ワード 32 ビットのデータ項目。

ワード不変ワード不変システムでは、リトルエンディアン動作とビッグエンディアン動作との切り替え時に、各メモリバイトのアドレスが変更されます。これによって、一方のエンディアン形式でアドレス A が割り当てられたバイトは、他方のエンディアン形式ではアドレス A EOR 3 が割り当てられます。このため、メモリのアラインされたワードは、エンディアン形式に関係なく、常にメモリ上の同じ 4 バイトに同じ順序で構成されます。エンディアン形式の変更は、バイト配列が変わるためではなく、バイトアドレスが変更されるために発生します。

ARM アーキテクチャでは、 ARMv3 およびそれ以降のバージョンでワード不変システムがサポートされています。ワード不変のサポートが選択されている場合、アンアラインドアドレスが指定されたロード / ストア命令の動作は命令によって異なり、通常は、アンアラインドアクセスに対して予測される動作にはなりません。ワード不変システムでは、エンディアン形式が設定される前のリセットハンドラの冒頭部分を除き、常に期待どおりのバイトアドレスが生成されるエンディアン形式を使用することをお勧めします。リセットハンドラの冒頭部分では、アラインしたワードメモリアクセスのみを使用する必要があります。

バイト不変も参照。

ライトバッファ書き込みデータをバッファし、バスのストールによってプロセッサがストールすることを防止するためのパイプラインステージ。


cortex-m4 テクニカルリファレンス...

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