currículumditec.um.es/~aros/cv/aros-cv-esp-cicyt.pdf · apellidos: ros bardisa nombre:alberto...

Ministerio de Economía y Competitividad.

Secretaría de Estado de Investigación,

Desarrollo e Innovación

Currículum

Nombre: Alberto Ros Bardisa

Fecha: 22 de diciembre de 2015

ATENCIÓN: Deben firmarse al margen todas las hojas del curriculum

Apellidos: Ros Bardisa Nombre: Alberto

DNI: 23.034.538-S Fecha de nacimiento: 14 de Mayo de 1981 Sexo: Varón

Situación profesional actual

Organismo: Universidad de Murcia

Facultad, Escuela o Instituto: Facultad de Informática

Depto./Secc./Unidad estr.: Departamento de Ingeniería y Tecnología de Computadores

Dirección postal: Campus de Espinardo, 30100 Murcia

Teléfono (indique prefijo, número y extensión): 868888518

Fax: 868884151

Correo electrónico: [email protected]

Especialización (códigos UNESCO): 3304.06

Categoría profesional: Contratado Doctor Interino Fecha de inicio: 1 de mayo de 2013

Situación administrativaX Plantilla Contratado Interino Becario

Otras situaciones especifique:

Dedicación A tiempo completo X

A tiempo parcial

Líneas de investigación

Breve descripción, por medio de palabras claves, de la especialización y líneas de investigación actuales

Multiprocesadores de memoria compartida, multiprocesadores en un único chip, protocolos de coherencia de

caches, jerarquía de memoria, organización de directorio, escalabilidad, modelos de consistencia de memoria.

Formación académica

Titulación superior Centro FechaIngeniería en Informática Universidad de Murcia Julio de 2004

Doctorado Centro FechaMáster en Tecnologías de laInformación y TelemáticaAvanzadas

Facultad de Informática.

Universidad de Murcia

Julio de 2008

Doctor en Informática Facultad de Informática.

Universidad de Murcia

Septiembre de 2009

Actividades anteriores de carácter científico-profesional

Puesto Institución FechaAlumno interno Universidad de Murcia De octubre de 2003 a junio de

2004

Técnico de mantenimiento de

sistemas

Universidad de Murcia De octubre de 2004 a marzo de

2005

Becario FPU Universidad de Murcia De abril de 2005 a marzo de 2009

Contratado con cargo a un

proyecto

Universidad de Murcia De abril de 2009 a septiembre de

2009

Investigador contratado con grado

de doctor

Universidad Politécnica de

Valencia

Del 20 de octubre de 2009 al 14

de agosto de 2011

Profesor asociado Universidad de Murcia Del 14 de diciembre de 2010 al

30 de septiembre de 2011

Postdoc Uppsala Universitet Del 15 de agosto de 2011 al 29 de

enero de 2012

Profesor Ayudante Doctor Universidad de Murcia Del 30 de enero de 2012 al 30 de

abril de 2013

Idiomas (R = regular, B = bien, C = correctamente)

Idioma Habla Lee EscribeEspañol C C C

Inglés C C C

Participación en Proyectos de I+D Financiados en Convocatorias Públicas(nacionales y/o internacionales)

Título del proyecto: Arquitecturas Fiables y de Altas Prestaciones para Centros de Proceso de Datos y Servidores

de Internet

Entidad financiadora: Ministerio de Educación y Ciencia

Entidades participantes: Universidad Politécnica de Valencia, Universidad de Castilla-la Mancha, Universidad

de Murcia y Universidad de Valencia

Duración, desde: 01/10/2006 hasta: 30/9/2011

Investigador responsable: José F. Duato Marín

Número de investigadores participantes: 54

Título del proyecto: Mejora de las Prestaciones, Servicios y Aplicaciones Ofrecidas por Arquitecturas Cluster de

Altas Prestaciones


Entidades participantes: Universidad Politécnica de Valencia, Universidad de Castilla-la Mancha, Universidad



Investigador responsable: José Manuel García Carrasco


Título del proyecto: Diseño de Arquitecturas CMP Eficientes Energéticamente y Fiables para Sistemas

Empotrados de Próxima Generación

Entidad financiadora: Fundación Séneca, Agencia de Ciencia y Tecnología de la Región de Murcia

Entidades participantes: Universidad de Murcia




Título del proyecto: Estrategias de Aplicación de la Virtualización al Entorno de los Supercomputadores






Título del proyecto: Extensión de la tecnología de red HyperTransport para la mejora de la escalabilidad de los

servidores de internet

Entidad financiadora: Generalitat Valenciana, Programa Prometeo (PROMETEO/2008/060)

Entidades participantes: Universidad Politécnica de Valencia


Investigador responsable: José Duato Marín


Título del proyecto: Uppsala Programing for Multicore Research Center (UPMARC)

Entidad financiadora: The Swedish Research Council

Entidades participantes: Uppsala Universitet


Investigador responsable: Bengt Jonsson


Título del proyecto: Adaptive Cache Indexing Policies

Entidad financiadora: European Network of Excellence on High Performance and Embedded Architecture and

Compilation (HiPEAC)

Entidades participantes: Universidad de Murcia y The University of Edinburgh


Investigador responsable: Manuel Eugenio Acacio Sánchez


Título del proyecto: Arquitecturas de servidores, aplicaciones y servicios


Entidades participantes: Universidad Politécnica de Valencia, Universidad de Castilla-La Mancha, Universidad





Título del proyecto: A Highly Efficient Adaptive multi-Processor framework (HEAP)

Entidad financiadora: European Union, European Commission, INFSO

Entidades participantes: STMicroelectronics S.r.l., Thales Communications S.A., Singular Logic S.A., Syne-

lixis Solutions L.t.d., ACE Associated Compiler Experts bv, Compaan Design BV, ATHENA Industrial Systems

Institute, Politecnico di Torino, University of Genoa, Uppsala Universitet


Investigador responsable: Stefanos Kaxiras


Título del proyecto: Low-power GPU (LPGPU)


Entidades participantes: AiGameDev, Codeplay, Geomerics, Think Silicon, TU Berlin y Uppsala Universitet




Título del proyecto: Towards Low Power ICT (TOLOP)


Entidades participantes: Universite de Liege, The Hebrew University of Jerusalem, Uppala Universitet,

University of New South Wales y Commissariat a L’Energie Atomique et aux Energies Alternatives




Título del proyecto: Mejora de las arquitecturas de servidores, aplicaciones y servicios

Entidad financiadora: Ministerio de Economía y Competitividad

Entidades participantes: Universidad Politécnica de Valencia, Universidad de Castilla-La Mancha y Universidad

de Murcia


Investigador responsable: Manuel E. Acacio Sánchez


Título del proyecto: VIPS

Entidad financiadora: VINN-Verifiering

Entidades participantes: Uppsala Universitet




Título del proyecto: Mejora del rendimiento y eficiencia de los multiprocesadores en un único chip basada en la

naturaleza de los datos accedidos por aplicaciones




Investigador responsable: Alberto Ros Bardisa


Título del proyecto: Técnicas para la Mejora de las Prestaciones, Fiabilidad y Consumo de Energía de los

Servidores. Optimización de Aplicaciones Científicas, Médicas y de Visión Artificial

Entidad financiadora: Ministerio de Economía y Competitividad

Entidades participantes: Universidad Politécnica de Valencia, Universidad de Castilla-La Mancha, Universidad

Miguel Hernández y Universidad de Murcia


Investigador responsable: Manuel E. Acacio Sánchez, Gregorio Bernabé García


Publicaciones o Documentos Científico-TécnicosCLAVE: L = libro completo, CL = capítulo de libro, A = artículo, R = “review”, E = editor,

S = documento científico-técnico restringido

Autores (p.o. de firma): Alberto Ros, Ricardo Fernández-Pascual, Manuel E. Acacio y José M. GarcíaTítulo: Two Proposals for the Inclusion of Directory Information in the Last-Level Private Caches of Glueless

Shared-Memory Multiprocessors

Ref. X revista libro: Journal of Parallel Distributed Computing (JPDC)

Clave: A Volumen: 68 (11) Páginas, inicial: 1413 final: 1424 Fecha: noviembre 2008

Editorial (si libro):Lugar de publicación:

Autores (p.o. de firma): Alberto Ros, Manuel E. Acacio y José M. García

Título: Cache Coherence Protocols for Many-Core CMPs

Ref. revista X libro: Parallel and Distributed Computing

Clave: CL Volumen: Páginas, inicial: 93 final: 118 Fecha: enero 2010

Editorial (si libro): IN-TECH

Lugar de publicación:

Autores (p.o. de firma): Alberto Ros

Título: Parallel and Distributed Computing

Ref. revista X libro: Parallel and Distributed Computing

Clave: E Volumen: Páginas, inicial: 1 final: 290 Fecha: enero 2010

Editorial (si libro): IN-TECH


Autores (p.o. de firma): Alberto RosTítulo: Efficient and Scalable Cache Coherence for Chip Multiprocessors: Novel Proposals for Managing Cache

Coherence in Future Many-Core Chip Multiprocessors

Ref. revista X libro: Efficient and Scalable Cache Coherence for Chip Multipro-

cessors: Novel Proposals for Managing Cache Coherence in Future Many-Core Chip Multiprocessors

Clave: L Volumen: Páginas, inicial: 1 final: 196 Fecha: febrero 2010

Editorial (si libro): LAP Lambert Academic Publishing



Título: A Scalable Organization for Distributed Directories

Ref. X revista libro: Journal of Systems Architecture (JSA)

Clave: A Volumen: 56 (2-3) Páginas, inicial: 77 final: 87 Fecha: marzo 2010



Título: A Direct Coherence Protocol for Many-Core Chip Multiprocessors

Ref. X revista libro: IEEE Transactions on Parallel and Distributed Systems

(TPDS)

Clave: A Volumen: 21 (12) Páginas, inicial: 1779 final: 1792 Fecha: diciembre 2010


Autores (p.o. de firma): Antonio García-Guirado, Ricardo Fernández-Pascual, Alberto Ros y José M. García

Título: DAPSCO: Distance-Aware Partially Shared Cache Organization

Ref. X revista libro: Transactions on Architecture and Code Optimization

(TACO)

Clave: A Volumen: 8 (4) Páginas, inicial: 25:1 final: 25:19 Fecha: enero 2012


Autores (p.o. de firma): Alberto Ros, Blas Cuesta, Ricardo Fernández-Pascual, Maria E. Gómez, Manuel E.

Acacio, Antonio Robles, José M. García y José Duato

Título: Extending Magny-Cours Cache Coherence

Ref. X revista libro: IEEE Transactions on Computers (TC)

Clave: A Volumen: 61 (5) Páginas, inicial: 593 final: 606 Fecha: mayo 2012


Autores (p.o. de firma): Blas Cuesta, Alberto Ros, Maria E. Gómez, Antonio Robles y José DuatoTítulo: Increasing the Effectiveness of Directory Caches by Avoiding the Tracking of Non-Coherent Memory

Blocks


Clave: A Volumen: 62 (3) Páginas, inicial: 482 final: 495 Fecha: marzo 2013


Autores (p.o. de firma): Joan J. Valls, Alberto Ros, Julio Sahuquillo, María E. Gómez

Título: PS-Cache: An Energy-Efficient Cache Design for Chip Multiprocessors

Ref. X revista libro: Journal of Supercomputing (JSC)

Clave: A Volumen: 71 (1) Páginas, inicial: 67 final: 86 Fecha: enero 2015


Autores (p.o. de firma): Alberto Ros, Manuel E. Acacio

Título: DASC-DIR: a low-overhead coherence directory for many-core processors




Autores (p.o. de firma): Alberto Ros, Polychronis Xekalakis, Marcelo Cintra, Manuel E. Acacio y José M. García

Título: Adaptive Selection of Cache Indexing Bits for Removing Conflict Misses


Clave: A Volumen: 64 (6) Páginas, inicial: 1534 final: 1547 Fecha: junio 2015


Autores (p.o. de firma): Joan J. Valls, Alberto Ros, Julio Sahuquillo, María E. Gómez

Título: PS Directory: A Scalable Multilevel Directory Cache for CMPs

Ref. X revista libro: Journal of Computer and System Sciences (JSC)

Clave: A Volumen: 71 (8) Páginas, inicial: 2847 final: 2876 Fecha: agosto 2015


Autores (p.o. de firma): Mahdad Davari, Alberto Ros, Erik Hagersten, Stefanos Kaxiras

Título: The Effects of Granularity and Adaptivity on Private/Shared Classification for Coherence

Ref. X revista libro: ACM Transactions on Architecture and Code Optimiza-

tion (TACO)

Clave: A Volumen: 12 (3) Páginas, inicial: 26:1 final: 26:21 Fecha: agosto 2015


Autores (p.o. de firma): Ricardo Fernández-Pascual, Alberto Ros, Manuel E. AcacioTítulo: Are Distributed Sharing Codes a Solution to the Scalability Problem of Coherence Directories in

Manycores? An Evaluation Study


Clave: A Volumen: 72 (2) Páginas, inicial: 612 final: 638 Fecha: febrero 2016


Autores (p.o. de firma): Albert Esteve, Alberto Ros, María E. Gómez, Antonio Robles, José Duato

Título: Efficient TLB-Based Detection of Private Pages in Chip Multiprocessors


(TPDS)



Autores (p.o. de firma): Konstantinos Koukos, Alberto Ros, Erik Hagersten, Stefanos Kaxiras

Título: Building Heterogeneous Unified Virtual Memories (UVMs) without the Overhead

Ref. X revista libro: ACM Transactions on Architecture and Code Optimiza-

tion (TACO)

Clave: A Volumen: 13 (1) Páginas, inicial: 1:1 final: 1:22 Fecha: marzo 2016


Autores (p.o. de firma): Alberto Ros y Alexandra Jimborean

Título: A Hybrid Static-Dynamic Classification for Dual-Consistency Cache Coherence


(TPDS)

Clave: A Volumen: Páginas, inicial: final: Fecha: 2016


Autores (p.o. de firma): Juan M. Cebrián, Ricardo Fernández-Pascual, Alexandra Jimborean, Manuel E. Acacio

y Alberto Ros

Título: A Dedicated Private-Shared Cache Design for Scalable Multiprocessors

Ref. X revista libro: Concurrency and Computation: Practice and Experience

(CPE)



Autores (p.o. de firma): Joan J. Valls, Alberto Ros, María E. Gómez y Julio Sahuquillo

Título: The Tag Filter Architecture: An Energy-Efficient Cache and Directory Design

Ref. X revista libro: Journal of Parallel Distributed Computing (JPDC)



Patentes y Modelos de Utilidad

Inventores (p.o. de firma): Stefanos Kaxiras y Alberto Ros

Título: System and Method for Simplifying Cache Coherence Using Multiple Write Policies

N. de solicitud: US13793521 País de prioridad: Estados Unidos Fecha de prioridad: 20 de marzo de

2012

Entidad titular: Forskarpatent Uppsala AB

Países a los que se ha extendido:Empresa/s que la están explotando:

Inventores (p.o. de firma): Stefanos Kaxiras y Alberto Ros

Título: System and Method for Event Monitoring in Cache Coherence Protocols Without Explicit Invalidations

N. de solicitud: WO/2015/101951País de prioridad: Estados Unidos Fecha de prioridad: 9 de julio de 2015



Inventores (p.o. de firma): Alberto Ros y Stefanos Kaxiras

Título: Systems and Methods for Coherence in Clustered Cache Hierarchies

N. de solicitud: US-2016-0232107-A1País de prioridad: Estados Unidos Fecha de prioridad: 8 de noviembre de

2016



Estancias en Centros Extranjeros(estancias continuadas superiores a un mes)

CLAVE: D = doctorado, P = postdoctoral, I = invitado, C = contratado, O = otras (especifique)

Centro: School of Informatics. The University of Edinburgh

Localidad: Edimburgo País: Reino Unido Fecha: 01/07/2008 Duración (semanas): 18

Tema: Estudio del mapeo de bloques de memoria en caches NUCA (Non-Uniform Cache Access)

Clave: D

Centro: Department of Information Technology. Uppsala University

Localidad: Uppsala País: Suecia Fecha: 15/08/2011 Duración (semanas): 24

Tema: Diseño de CMPs simples y escalables

Clave: P



Tema: Estudio de cachés virtuales en multicores

Clave: P



Tema: Estudio de coherencia de caché basada en auto-invalidación

Clave: P



Tema: Estudio de mecanismos eficientes de sincronización

Clave: P



Tema: Estudio de protocolos de coherencia petición-respuesta

Clave: P

Contribuciones a Congresos

Autores: Alberto Ros, Manuel E. Acacio y José M. García

Título: A Novel Lightweight Directory Architecture for Scalable Shared-Memory Multiprocessors

Tipo de participación: Ponencia

Congreso: 11th International Euro-Par Conference

Publicación: Lecture Notes in Computer Science, Vol. 3648, pp. 582–591

Lugar celebración: Lisboa (Portugal) Fecha: Agosto, 2005


Título: Diseño y Evaluación de una Arquitectura de Directorio Ligero para Multiprocesadores de Memoria

Compartida Escalables


Congreso: XVI Jornadas de Paralelismo

Publicación: Actas del Congreso, pp. 91–98

Lugar celebración: Granada (España) Fecha: Septiembre, 2005


Título: An Efficient Cache Design for Scalable Glueless Shared-Memory Multiprocessors


Congreso: ACM International Conference on Computing Frontiers


Lugar celebración: Ischia (Italia) Fecha: Mayo, 2006


Título: The SGluM Cache for Scalable Glueless Shared-Memory Multiprocesors


Congreso: XVII Jornadas de Paralelismo


Lugar celebración: Albacete (España) Fecha: Septiembre, 2006


Título: Exploiting Cache-to-Cache Transfers of Clean Data in Glueless Shared-Memory Multiprocessors


Congreso: XVIII Jornadas de Paralelismo


Lugar celebración: Zaragoza (España) Fecha: Septiembre, 2007


Título: Direct Coherence: Bringing Together Performance and Scalability in Shared-Memory Multiprocessors


Congreso: International Conference on High Performance Computing (HiPC)


Lugar celebración: Goa (India) Fecha: Diciembre, 2007


Título: DiCo-CMP: Efficient Cache Coherency in Tiled CMP Architectures


Congreso: International Parallel & Distributed Processing Symposium (IPDPS)


Lugar celebración: Miami, Florida (EEUU) Fecha: Abril, 2008

Autores: Alberto Ros y José M. García

Título: La plataforma Simics como herramienta de aprendizaje


Congreso: XIV Jornadas de Enseñanza Universitaria de Informática (JENUI)


Lugar celebración: Granada (España) Fecha: Julio, 2008


Título: Scalable Directory Organization for Tiled CMP Architectures


Congreso: International Conference on Computer Design (CDES)


Lugar celebración: Las Vegas (EEUU) Fecha: Julio, 2008


Título: Efficent Cache Coherence Protocol in Tiled Chip Multiprocessors


Congreso: XIX Jornadas de Paralelismo


Lugar celebración: Castellón (España) Fecha: Septiembre, 2008


Título: Dealing with Traffic-Area Trade-Off in Direct Coherence Protocols for Many-Core CMPs


Congreso: International Conference on Advanced Parallel Processing Technologies (APPT)


Lugar celebración: Rapperswil (Switzerland) Fecha: Agosto, 2009


Título: Achieving Directory Scalability and Lessening Network Traffic in Many-Core CMPs


Congreso: XX Jornadas de Paralelismo


Lugar celebración: A Coruña (España) Fecha: Septiembre, 2009

Autores: Francisco Triviño, Francisco J. Andujar, Alberto Ros, José L. Sánchez y Francisco J. Alfaro

Título: Sistema Integrado de Simulación de NoCs


Congreso: XX Jornadas de Paralelismo


Lugar celebración: A Coruña (España) Fecha: Septiembre, 2009

Autores: Alberto Ros, Marcelo Cintra, Manuel E. Acacio y José M. García

Título: Distance-Aware Round-Robin Mapping for Large NUCA Caches




Lugar celebración: Cochin (India) Fecha: Diciembre, 2009

Autores: Antonio García-Guirado, Ricardo Fernández-Pascual, Alberto Ros y José M. García

Título: Exploring the Field of Cache Coherence Protocols For Server Consolidation

Tipo de participación: PósterCongreso: 6th HiPEAC Summer School on Advanced Computer Architecture and Compilation for Embedded

Systems (ACACES)

Publicación: Actas, pp. 211–21

Lugar celebración: Terrasa (España) Fecha: Julio, 2010

Autores: Alberto Ros y Manuel E. Acacio

Título: Evaluation of Low-Overhead Organizations for the Directory in Future Many-Core CMPs


Congreso: 4th Workshop on Highly Parallel Processing on a Chip (HPPC)


Lugar celebración: Ischia (Italia) Fecha: Agosto, 2010

Autores: Alberto Ros, Marcelo Cintra, Manuel E. Acacio y José M. García

Título: A Novel Mapping Policy for Distributed Shared Caches


Congreso: XXI Jornadas de Paralelismo


Lugar celebración: Valencia (España) Fecha: Septiembre, 2010

Autores: Alberto Ros, Blas Cuesta, Ricardo Fernández-Pascual, María E. Gómez, Manuel E. Acacio, Antonio

Robles, José M. García y José Duato

Título: EMC2: Extending Magny-Cours Coherence for Large-Scale Servers




Lugar celebración: Goa (India) Fecha: Diciembre, 2010

Autores: Blas Cuesta, Alberto Ros, María E. Gómez, Antonio Robles y José Duato

Título: Increasing the Effectiveness of Directory Caches by Deactivating Coherence for Private Memory Blocks


Congreso: 38th International Symposium on Computer Architecture (ISCA)


Lugar celebración: San José (California) Fecha: Junio, 2011

Autores: Francisco Triviño, Francisco J. Andujar, José L. Sánchez, Francisco J. Alfaro y Alberto Ros

Título: Self-Related Traces: An Alternative to Full-System Simulation for Networks-On-Chip

Tipo de participación: Póster

Congreso: International Conference on High Performance Computing & Simulation (HPCS)


Lugar celebración: Estambul (Turquía) Fecha: Julio, 2011

Autores: Alberto Ros, Blas Cuesta, Ricardo Fernández-Pascual, María E. Gómez, Manuel E. Acacio, Antonio

Robles, José M. García y José Duato

Título: Overcoming the Scalability Constraints of Coherence Protocols of Commodity Systems


Congreso: XXII Jornadas de Paralelismo


Lugar celebración: La Laguna, Tenerife (España) Fecha: Septiembre, 2011

Autores: Blas Cuesta, Alberto Ros, María E. Gómez, Antonio Robles y José Duato

Título: Overriding the Coherence Protocol to Improve Directory Cache


Congreso: XXII Jornadas de Paralelismo


Lugar celebración: La Laguna, Tenerife (España) Fecha: Septiembre, 2011


Título: Energy-Efficient Cache Coherence Protocols in Chip-Multiprocessors for Server Consolidation


Congreso: 40th International Conference on Parallel Processing (ICPP)


Lugar celebración: Taipei (Taiwan) Fecha: Septiembre, 2011

Autores: Alberto Ros, Blas Cuesta, María E. Gómez, Antonio Robles y José Duato

Título: Characterization of Cache Misses in Large-Scale Cache-Coherent Servers


Congreso: 4th Swedish Workshop on Multicore Computing (MCC)


Lugar celebración: Linköping (Suecia) Fecha: Noviembre, 2011


Título: DAPSCO: Distance-Aware Partially Shared Cache Organization

Tipo de participación: PonenciaCongreso: 7th International Conference for High-Performance and Embeded Architectures and Compilers

(HiPEAC)

Publicación: Actas del Congreso, pp. 25:1–25:19

Lugar celebración: París (Francia) Fecha: Enero, 2012

Autores: Alberto Ros, Blas Cuesta, Maria E. Gómez, Antonio Robles, José Duato

Título: Cache Miss Characterization in Hierarchical Large-Scale Cache-Coherent Systems


Congreso: 4th International Workshop on Multicore and Multithreaded Architectures and Algorithms (M2A2)


Lugar celebración: Madrid (España) Fecha: Julio, 2012

Autores: Alberto Ros, Polychronis Xekalakis, Marcelo Cintra, Manuel E. Acacio y José M. García

Título: ASCIB: Adaptive Selection of Cache Indexing Bits for Reducing Conflict Misses


Congreso: International Symposium on Low Power Electronics and Design (ISLPED)


Lugar celebración: Redondo Beach, California (EEUU) Fecha: Julio, 2012

Autores: Stefanos Kaxiras y Alberto Ros

Título: Efficient, Snoopless, SoC Coherence


Congreso: 25th IEEE International System-on-Chip Conference (IEEE SOCC)


Lugar celebración: Niagara Falls, Nueva York (EEUU) Fecha: Septiembre, 2012

Autores: Alberto Ros y Stefanos Kaxiras

Título: Complexity-Effective Multicore Coherence


Congreso: 21st International Conference on Parallel Architectures and Compilation Techniques (PACT)


Lugar celebración: Minneapolis, Minnesota (EEUU) Fecha: Septiembre, 2012

Autores: Joan J. Valls, Alberto Ros, Julio Sahuquillo, María E. Gómez y José Duato

Título: PS-Dir: A Scalable Two-Level Directory Cache

Tipo de participación: Poster

Congreso: 21st International Conference on Parallel Architectures and Compilation Techniques (PACT)


Lugar celebración: Minneapolis, Minnesota (EEUU) Fecha: Septiembre, 2012

Autores: Alberto Ros, Ricardo Fernández-Pascual y Manuel E. Acacio

Título: Uso de Redes Heterogéneas para Mejorar la Eficiencia Energética de la Coherencia Directa en Many-Core

CMPs


Congreso: XXIII Jornadas de Paralelismo


Lugar celebración: Elche (España) Fecha: Septiembre, 2012


Título: Caché de Último Nivel Parcialmente Compartida Basada en Distancia





Autores: Joan J. Valls, Alberto Ros, Julio Sahuquillo y María E. Gómez

Título: El Directorio PS: Una Caché de Directorio Multinivel Escalable para CMPs





Autores: Alberto Ros, Ricardo Fernández-Pascual y Manuel E. Acacio

Título: Using Heterogeneous Networks to Improve Energy Efficiency in Direct Coherence Protocols for Many-

Core CMPs

Tipo de participación: PonenciaCongreso: 24th International Symposium on Computer Architecture and High Performance Computing (SBAC-

PAD)


Lugar celebración: Columbia University, Nueva York (EEUU) Fecha: Octubre, 2012

Autores: José L. Abellán, Alberto Ros, Juan Fernández y Manuel E. Acacio

Título: Efficient Dir0B Cache Coherency for Many-Core CMPs


Congreso: 18th International Conference on Computational Science (ICCS)


Lugar celebración: Barcelona (España) Fecha: Junio, 2013

Autores: Stefanos Kaxiras y Alberto Ros

Título: A New Perspective for Efficient Virtual-Cache Coherence


Congreso: 40th International Symposium on Computer Architecture (ISCA)


Lugar celebración: Tel-Aviv (Israel) Fecha: Junio, 2013

Autores: José L. Abellán, Alberto Ros, Juan Fernández y Manuel E. Acacio

Título: ECONO: Express Coherence Notifications for Efficient Cache Coherency in Many-Core CMPs

Tipo de participación: PonenciaCongreso: XIII International Conference on Embedded Computer Systems: Architectures, Modeling and

Simulation (SAMOS)


Lugar celebración: Samos (Grecia) Fecha: Julio, 2013


Título: PS-Cache: An Energy-Efficient Cache Design for Chip Multiprocessors


Congreso: 22nd International Conference on Parallel Architectures and Compilation Techniques (PACT)

Publicación: Actas del Congreso, pp. 407

Lugar celebración: Edimburgo (Escocia) Fecha: Septiembre, 2013

Autores: Alberto Ros, Blas Cuesta, María E. Gómez, Antonio Robles, José Duato

Título: Temporal-Aware Mechanism to Detect Private Data in Chip Multiprocessors


Congreso: 42nd International Conference on Parallel Processing (ICPP)


Lugar celebración: Lyon (Francia) Fecha: Octubre, 2013

Autores: Ricardo Fernández-Pascual, Alberto Ros y Manuel E. Acacio

Título: Characterization of a List-Based Directory Cache Coherence Protocol for Manycore CMPs

Tipo de participación: PonenciaCongreso: 4th Workshop on On-chip memory hierarchies and interconnects: organization, management and

implementation (OMHI)

Publicación: Lecture Notes in Computer Science, Vol. 8805, 8806, pp. 254–265

Lugar celebración: Oporto (Portugal) Fecha: Agosto, 2014

Autores: Alberto Ros y Manuel E. Acacio

Título: Diseño y Evaluación de un Directorio Basado en Distancia en Arquitecturas CMP


Congreso: XXV Jornadas de Paralelismo


Lugar celebración: Valladolid (España) Fecha: Septiembre, 2014


Título: Evaluación de un Protocolo de Directorio Basado en Lista de Compartidores para Manycores


Congreso: XXV Jornadas de Paralelismo


Lugar celebración: Valladolid (España) Fecha: Septiembre, 2014

Autores: Mahdad Davari, Alberto Ros, Erik Hagersten y Stefanos Kaxiras

Título: The Effects of Granularity and Adaptivity on Private/Shared Classification for Coherence


Congreso: 7th Swedish Workshop on Multicore Computing (MCC)


Lugar celebración: Lund (Suecia) Fecha: Noviembre, 2014


Título: Fast&Furious: A Tool for Detecting Covert Racing

Tipo de participación: PonenciaCongreso: 6th Workshop on Parallel Programming and Run-Time Management Techniques for Many-core

Architectures and 4th Workshop on Design Tools and Architectures for Multicore Embedded Computing Platforms


Lugar celebración: Amsterdam (Paises Bajos) Fecha: Enero, 2015

Autores: Alberto Ros, Mahdad Davari y Stefanos Kaxiras

Título: Hierarchical Private/Shared Classification: the Key to Simple and Efficient Coherence for Clustered Cache

Hierarchies


Congreso: 21st Symposium on High Performance Computer Architecture (HPCA)


Lugar celebración: Bay Area, Californa (EEUU) Fecha: Febrero, 2015

Autores: Joan J. Valls, Julio Sahuquillo, Alberto Ros y María E. Gómez

Título: The Tag Filter Cache: An Energy-Efficient Approach

Tipo de participación: PonenciaCongreso: 23rd Euromicro International Conference on Parallel, Distributed, and Network-Based Processing

(PDP)


Lugar celebración: Turku (Finlandia) Fecha: Marzo, 2015

Autores: Alberto Ros y Alexandra Jimborean

Título: A Dual-Consistency Cache Coherence Protocol


Congreso: 29nd International Parallel & Distributed Processing Symposium (IPDPS)


Lugar celebración: Hyderabad (India) Fecha: Mayo, 2015


Título: Callback: Efficient Synchronization without Invalidation with a Directory Just for Spin-Waiting


Congreso: 42nd International Symposium on Computer Architecture (ISCA)


Lugar celebración: Portland, Oregón (EEUU) Fecha: Junio, 2015

Autores: Stefanos Kaxiras, David Klaftenegger, Magnus Norgren, Alberto Ros y Konstantinos Sagonas

Título: Turning Centralized Coherence and Distributed Critical-Section Execution on their Head: A New

Approach for Scalable Distributed Shared Memory


Congreso: 24th International Symposium on High-Performance Parallel and Distributed Computing (HPDC)


Lugar celebración: Portland, Oregón (EEUU) Fecha: Junio, 2015

Autores: Juan M. Cebrián, Alberto Ros, Ricardo Fernández-Pascual y Manuel E. Acacio

Título: Early Experiences with Separate Caches for Private and Shared Data


Congreso: 1st Workshop on E-science ReseaRch leading tO negative Results (ERROR)


Lugar celebración: Munich (Germany) Fecha: Septiembre, 2015

Autores: Albert Esteve, Alberto Ros, María E. Gómez y Antonio Robles

Título: Temporal-Aware TLB-Based Private Page Classification in CMPs


Congreso: XXVI Jornadas de Paralelismo


Lugar celebración: Córdoba (España) Fecha: Septiembre, 2015


Título: PS-Cache: Un diseño energéticamente eficiente para caches en CMPs






Título: Optimización de un Protocolo de Directorio Basado en Lista Simple en Manycores





Autores: Mahdad Davari, Alberto Ros, Erik Hagersten y Stefanos Kaxiras

Título: An Efficient, Self-Contained, On-Chip, Directory: DIR1-SISD


Congreso: 24th International Conference on Parallel Architectures and Compilation Techniques (PACT)


Lugar celebración: San Francisco, California (EEUU) Fecha: Octubre, 2015


Título: Optimization of a Linked Cache Coherence Protocol for Scalable Manycore Coherence


Congreso: International Conference on Architecture of Computing Systems (ARCS)


Lugar celebración: Nuremberg (Alemania) Fecha: Marzo, 2016

Autores: Christos Sakalis, Carl Leonardsson, Stefanos Kaxiras y Alberto Ros

Título: Splash-3: A Properly Synchronized Benchmark Suite for Contemporary Research


Congreso: International Symposium on Performance Analysis of Systems and Software (ISPASS)


Lugar celebración: Uppsala (Suecia) Fecha: Abril, 2016

Autores: Albert Esteve, Alberto Ros, Antonio Robles, María E. Gómez y José Duato

Título: TokenTLB: A Token-Based Page Classification Approach


Congreso: International Conference on Supercomputing (ICS)

Publicación: Actas del Congreso, pp. 26:1–26:13

Lugar celebración: Estambul (Turquía) Fecha: Junio, 2016

Autores: Parosh Aziz Abdulla, Mohamed Faouzi Atig, Stefanos Kaxiras, Carl Leonardsson, Alberto Ros y

Yunyun Zhu

Título: Fencing Programs with Self-Invalidation and Self-Downgrade

Tipo de participación: PonenciaCongreso: International Conference, FORTE 2016, Held as Part of the 11th International Federated Conference

on Distributed Computing Techniques, DisCoTec 2016


Lugar celebración: Heraklion (Creta) Fecha: Junio, 2016

Autores: Alberto Ros, Carl Leonardsson, Christos Sakalis y Stefanos Kaxiras

Título: POSTER: Efficient Self-Invalidation/Self-Downgrade for Critical Sections with Relaxed Semantics


Congreso: 25th International Conference on Parallel Architectures and Compilation Techniques (PACT)


Lugar celebración: Haifa (Israel) Fecha: Septiembre, 2016

Autores: Albert Esteve, Alberto Ros, María E. Gómez y Antonio Robles

Título: Mecanismo de clasificación de páginas basado en el paso de tokens entre TLBs


Congreso: XXVII Jornadas de Paralelismo

Publicación: Actas del Congreso, pp. –

Lugar celebración: Salamanca (España) Fecha: Septiembre, 2016

Autores: Joan J. Valls, Alberto Ros, María E. Gómez y Julio Sahuquillo

Título: Reduciendo el consumo dinámico de energía con Tag Filter Cache






Título: Gestión de los Reemplazos de Bloques Limpios en Protocolos de Coherencia Basados en Directorio






Título: Racer: TSO Consistency via Race Detection


Congreso: 49th International Symposium on Microarchitecture (MICRO)

Publicación: Actas del Congreso, pp. XXX–XXX

Lugar celebración: Taipei (Taiwan) Fecha: Octubre, 2016

Participación en Comités y Representaciones Internacionales

Título del comité: IADIS International Conference on Applied Computing

Entidad de la que depende: IADIS

Tema: Conferencia Internacional

Fecha: 2009




Fecha: 2010




Fecha: 2011




Fecha: 2012

Título del comité: Tribunal de Tesis Doctoral de José Luis Abellán Miguel

Entidad de la que depende: Universidad de Murcia

Tema: Sincronización y Comunicación Eficientes en Arquitecturas Many-Core CMP

Fecha: Septiembre 2012




Fecha: 2013

Título del comité: 2nd International Workshop on On-chip Memory Hierarchies and Interconnects

Entidad de la que depende: OMHI

Tema: Workshop en Conferencia Internacional

Fecha: 2013

Título del comité: 42nd International Conference on Parallel Processing

Entidad de la que depende: ICPP


Fecha: 2013




Fecha: 2014

Título del comité: 23rd International Conference on Parallel Architectures and Compilation Techniques

Entidad de la que depende: PACT


Fecha: 2014




Fecha: 2015

Título del comité: Tribunal de Tesis Doctoral de Lluc Álvarez Martí

Entidad de la que depende: Barcelona Supercomputer Center

Tema: Transparent Management of Scratchpad Memories in Shared Memory Programming Models

Fecha: Diciembre 2015

Título del comité: 43nd International Symposium on Computer Architecture

Entidad de la que depende: ISCA


Fecha: 2016

Título del comité: 5th Workshop on Heterogeneous and Unconventional Cluster Architectures and Applications

Entidad de la que depende: HUCAA

Tema: Workshop en Conferencia Internacional

Fecha: 2016

Experiencia en Organización de Actividades de I+D(organización de congresos, seminarios, jornadas, etc., científico-tecnológicos)

Título: UPMARC Workshop on Memory Models (MM’15)

Tipo de actividad: Workshop Ámbito: Internacional

Fecha: Del 23 al 24 de febrero de 2015

Otros Méritos o Aclaraciones que se Desee Hacer Constar(utilice únicamente el espacio equivalente a una página)

Alumno interno en el Departamento de Ingenierá y Tecnologá de Computadores, Facultad de Informática,

Universidad de Murcia.

Dirección del proyecto fin de carrera: Joaquín Barceló Trigueros, “Estudio del tráfico en la red de interconexión

de un Chip Multiprocesador”, Universidad de Castilla-La Mancha, diciembre 2007. Directores: José Luis Sánchez

García y Alberto Ros Bardisa.

Dirección del proyecto fin de carrera: Pablo David Muñoz Sánchez, “Uso de redes heterogéneas para la reducción

del consumo energético en protocolos basados en coherencia directa”. Universidad de Murcia, junio 2011.

Directores: Manuel Eugenio Acacio Sánchez, Alberto Ros Bardisa y Ricardo Fernández Pascual.

Dirección la tesis de máster: Christos Sakalis, “Correctly Synchronised POSIX-threads Benchmark Applications”.

Universidad de Uppsala, julio 2015. Director: Alberto Ros Bardisa. Revisor: Stefanos Kaxiras.

Artículo destacado en portada “A Direct Coherence Protocol for Many-Core Chip Multiprocessors” en la revista

“IEEE Transactions on Parallel and Distributed Systems (TPDS)” en 2010.

Premio “HiPEAC Paper Award” por el artículo “Increasing the Effectiveness of Directory Caches by Deactivating

Coherence for Private Memory Blocks” en el “International Symposium on Computer Architecture (ISCA)” en

2011.

Premio “HiPEAC Paper Award” por el artículo “A New Perspective for Efficient Virtual-Cache Coherence” en el

“International Symposium on Computer Architecture (ISCA)”’ en 2013.

Premio “HiPEAC Paper Award” por el artículo “Hierarchical Private/Shared Classification: the Key to Simple

and Efficient Coherence for Clustered Cache Hierarchies” en el “Symposium on High Performance Computer

Architecture (HPCA)”’ en 2015.

Premio “HiPEAC Paper Award” por el artículo “Callback: Efficient Synchronization without Invalidation with a

Directory Just for Spin-Waiting” en el “International Symposium on Computer Architecture (ISCA)” en 2015.

Revisor de artículos en revistas indexadas en el JCR tales como IET Computers & Digital Techniques, Computer

Architecture Letters, Computing, The Computer Journal, Concurrency and Computation: Practice and Experience,

Journal of Computer Science and Technology, Journal of Parallel and Distributed Computing, Journal of Systems

Architecture, Microprocessors and Microsystems, Transactions on Architecture and Code Optimization, IEEE

Transactions on Computers, IEEE Transactions on Parallel and Distributed Systems y IEEE Transactions on Very

Large Scale Integration Systems.

Revisor externo de la Tesis Doctoral de Lluc Álvarez Martí. “Transparent Management of Scratchpad Memories

in Shared Memory Programming Models”. Barcelona Supercomputer Center, diciembre 2015.

Charla invitada “Efficient and Scalable Cache Coherence for Many-Core Architectures”. University of Manchester,

Reino Unido, mayo 2011.

Charla invitada “Efficient and Scalable Cache Coherence for Many-Core Architectures”. Uppsala University,

Suecia. Mayo 2011.

Seminario invitado “Design aspects of Cache Coherence Protocols in Many-Cores”. Master in Computer and

Network Engineering, Valencia, febrero 2015.

Seminario invitado “Design aspects of Cache Coherence Protocols in Many-Cores”. Master in Computer and

Network Engineering, Valencia, febrero 2016.

Charla invitada “Private/Shared Classification in Complexity-Effective Coherence Protocols”. Nvidia, Santa Clara,

EEUU, octubre 2015.

Charla invitada “VIPS: Simple, Efficient, and Scalable Cache Coherence”. Barcelona Supercomputer Center,

diciembre 2015.

Moderador de una sesión en la 42nd International Conference on Parallel Processing (ICPP) en 2013, en las XXV

Jornadas de Paralelismo (JP) en 2014, y en el Seventh Swedish Workshop on Multicore Computing (MCC) en

2015.

currículumditec.um.es/~aros/cv/aros-cv-esp-cicyt.pdf · apellidos: ros bardisa nombre:alberto...

Documents