半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、2003年年年年3月月月月3日、日、日、日、STRJワークショップ ワークショップ ワークショップ ワークショップ 1
半導体産業、技術開発の経済性とロードマップ半導体産業、技術開発の経済性とロードマップ半導体産業、技術開発の経済性とロードマップ半導体産業、技術開発の経済性とロードマップ
2002年度年度年度年度STRJワークショップ、ワークショップ、ワークショップ、ワークショップ、3月月月月3日、青山フロラシオン日、青山フロラシオン日、青山フロラシオン日、青山フロラシオン
STRJ委員長、増原利明委員長、増原利明委員長、増原利明委員長、増原利明
1 半導体産業とロードマップの歴史1 半導体産業とロードマップの歴史1 半導体産業とロードマップの歴史1 半導体産業とロードマップの歴史
2 ロードマップの予測するコスト増大要因2 ロードマップの予測するコスト増大要因2 ロードマップの予測するコスト増大要因2 ロードマップの予測するコスト増大要因
3 経済性を考えた半導体技術ロードマップとは3 経済性を考えた半導体技術ロードマップとは3 経済性を考えた半導体技術ロードマップとは3 経済性を考えた半導体技術ロードマップとは
4 まとめ 4 まとめ 4 まとめ 4 まとめ
半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、2003年年年年3月月月月3日、日、日、日、STRJワークショップ ワークショップ ワークショップ ワークショップ 2
W/W Wafer 能力能力能力能力
過去過去過去過去40年の年の年の年のTechnology Nodeの進歩の進歩の進歩の進歩
0.01
0.1
1
10
100
1960 1970 1980 1990 2000 2010 2020Year
Tec
hnol
ogy
Nod
e (µ µµµ
m)
US Company
Japan Company
1994 SIA NTRS1997 SIA-NTRS1999 ITRS2001 ITRS, 2002 Update
各社の戦略各社の戦略各社の戦略各社の戦略
Technology
半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、半導体産業、技術開発の経済性とロードマップ、2003年年年年3月月月月3日、日、日、日、STRJワークショップ ワークショップ ワークショップ ワークショップ 3
Roadmap Editions
Japan
Korea
Europe
TaiwanUSA
Japan
Korea
Europe
TaiwanUSA
2002ITRSUpdate
2001ITRS
2000ITRSUpdate
1999ITRS
1998ITRSUpdate
2002ITRSUpdate
2001ITRS
2000ITRSUpdate
1999ITRS
1998ITRSUpdate
1997NTRS
1994NTRS
1992NTRS
1997NTRS
1994NTRS
1992NTRS
http://http://http://http://public.itrs.netpublic.itrs.netpublic.itrs.netpublic.itrs.net
2001 2001 2001 2001 EditionEditionEditionEdition2001 2001 2001 2001 EditionEditionEditionEdition
1991 1991 1991 1991 Micro Tech 2000Micro Tech 2000Micro Tech 2000Micro Tech 2000Workshop ReportWorkshop ReportWorkshop ReportWorkshop Report
ITRSの歴
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[Node = DRAM Half Pitch (HP)][MPU Gate Length Cycle (GL)]
YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007
DRAM ½ Pitch (nm) 130 115 100 90 80 70 65
MPU/ASIC½Pitch (nm) 150 130 107 90 80 70 65
MPU Printed Gate Length (nm) 90 75 65 53 45 40 35
MPU Physical Gate Length) (nm) 65 53 45 37 32 28 25
ASIC/LP Printed Gate Length (nm) 107 90 75 65 53 45
ASIC/LP Physical Gate Length) (nm) 90 75 65 53 45 37 32
2010 2013 2016
45 32 22
45 32 22
25 18 13
18 13 9
32 22 16
22 16 11
130
[3-Year Node Cycle][3year cycle][2 year cycle]
2002年ITRS-Updateにおけるテクノロジノード表ITRS 2001
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 5
¥ ¥ ¥
WW Semiconductor Industry Trends
Source Data: VLSI Research International SEMATECH
過去40年の面積あたり半導体売上の変化Semiconductor Economics Workshop 2000より
1
10
100
1000
10000
100000
1000000
1965
1967
1969
1971
1973
1975
1977
1979
1981
1983
1985
1987
1989
1991
1993
1995
1997
1999
Revenue, M$
Silicon, Mcm2
Revenue, $ / cm2
7% 4% 1.5%
16% CAGR
12% CAGR
10% CAGR
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ
Fab投資(建家・装置)プロダクトG、テクノロジ
ウエハサイズ毎
生産トレンドプロダクトグル-プ
(G)別-SEMICO
テクノロジ・ウエハサイズ分布
プロダクトG別
ウエハ面積需要
プロダクトG別
売上
プロダクトG別
歩留、集積度プロダクトG、テクノロジ
ウエハサイズ別
Si面積需要プロダクトG、テクノロジ
ウエハサイズ別
ウエハ需要プロダクトG、テクノロジ
ウエハサイズ別
Trs数・生産性プロダクトG別
Fab稼働率
プロダクトG別
Fab需要プロダクトG、テクノロジ
ウエハサイズ別
生産性向上・償却
プロダクトG別
ウエハ製造コストプロダクトG、テクノロジ
ウエハサイズ毎
Fab歩留立上テクノロジ
ウエハサイズ別
Fab転換、閉鎖
プロダクトG別
ウエハ製造コスト
プロダクトG別
Fab DowngradeプロダクトG、テクノロジ
ウエハサイズ別
Fab UpgradeプロダクトG、テクノロジ
ウエハサイズ毎
Fab能力プロダクトG、テクノロジ
ウエハサイズ別
コスト・投資プロダクトG、テクノロジ
ウエハサイズ別
I-SEMATECHのEconomic ModelについてGlobal Economics Symposium 2000より
マクロ半導体経済モデルにより、需要、生産性等から必要な能力、投資、コストを予測し、ロードマップの経済的妥当性を検討しようとしている。
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 7
1 2
3 4
2003年2月のIEMにおけるModel Calibration
(to Fab Equipment Market)
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 8
10
100
1000
1995 1998 2001 2004 2007 2010 2013 2016Year of Production
Tech
nolo
gy N
ode
-D
RAM
Hal
f-
Pitc
h (n
m)
2002 DRAM ½ Pitch2002 MPU/ASIC ½ Pitch
1999 ITRS DRAM Half-Pitch
2-year Node Cycle 3-year Node
Cycle
1 Age of Nanotechnology 2 90nm 2003 or 2004 ?
テクノロジーノード(Half Pitch)ITRS Update 2002より (2001 ITRSと同じ)
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 9
内容
1 今までの半導体産業とロードマップの歴史
2 ロードマップの予測するコスト増大要因
3 経済性を考えた半導体技術ロードマップとは
4 まとめ
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ
0.01
0.1
1
10
100
1960 1970 1980 1990 2000 2010 2020Year
Tec
hnol
ogy
Nod
e (µ µµµ
m)
US Company
Japan Company
1994 SIA NTRS1997 SIA-NTRS1999 ITRS2001 ITRS, 2002 Update
DRAM/メインフレームが牽引IDM主の競争
MPU/SoCが牽引ファウンドリ台頭
電卓用LSIが技術牽引
Red Brick Wall
技術牽引デバイス?ビジネスモデル?
Technology Nodeの進歩とRed Brick Wall電卓、時計 MF, PC, アナログ家電 インタネット、ディジタル家電 ユビキタスX, ロボット等
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 11
Research Required Development Underway Qualification/Pre-ProductionThis legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.
Research Required Development Underway Qualification/Pre-ProductionThis legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.
2007 20102001 2013 2016First Year of IC Production 2004
Tech
nolo
gy O
ptio
ns a
t Tec
hnol
ogy
Nod
es (D
RA
M H
alf P
itch,
nm
248 nm + PSM193 nm
193 nm + PSMPEL
157 nmEUV, EPLML2IPL, PEL, PXL
NarrowOptions
EUVEPLML2IPL, PEL, PXL
EUV, EPLML2Innovative technologyIPL, PEL, XPL
NarrowOptions
NarrowOptions
130
90
65
45
32
22
DRAM Half Pitch
(Dense Lines)NarrowOptions
EUVEPLML2IPL, PEL, PXL
Technologies shown in italicshave only single region support
EUV = extreme ultravioletEPL = electron projection lithographyML2 = masklesslithographyIPL = ion projection lithographyPXL = proximity x-ray lithographyPEL = proximity electron lithography
リソグラフィソリューション候補ITRS Update 2002より
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ
Historical tool prices
リソグラフィソリューション候補の装置価格上昇予測ITRS 2001 Lithography Working Groupより
$0
$10M
$20M
$30M
$40M
$50M
1980 1985 1990 1995 2000 2005Year
Expo
sure
tool
pric
e
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 13
絶縁膜技術の課題ITRS 2002 Updateより
0.7-1.10.8-1.20.9-1.31.2-1.61.4-1.81.6-2.01.8-2.22.0-2.42.2-2.62.4-2.8EOT
0.6-1.00.7-1.10.8-1.21.0-1.41.1-1.51.2-1.61.4-1.81.6-2.01.8-2.22.0-2.4EOT
0.4-0.50.4-0.60.5-0.80.6-1.10.7-1.20.8-1.30.9-1.41.1-1.41.2-1.51.3-1.6EOT
Ig(pA/um)
Ig(nA/um)
Ig(nA/um)
Lg
Lg
Lg
1
37
0.7
32
1000
25
07
1
75
0.1
65
70
45
03
10
16
10
11
10000
9
16
3
28
1
22
3000
18
10
1
53
0.3
45
300
32
05
1
90
0.1
75
30
53
02
204565100
LSTP
16375390
LOP
13283765
MPU/ASIC
7111
30.30.30.1
700070010010
13060401
0.7-1.10.8-1.20.9-1.31.2-1.61.4-1.81.6-2.01.8-2.22.0-2.42.2-2.62.4-2.8EOT
0.6-1.00.7-1.10.8-1.21.0-1.41.1-1.51.2-1.61.4-1.81.6-2.01.8-2.22.0-2.4EOT
0.4-0.50.4-0.60.5-0.80.6-1.10.7-1.20.8-1.30.9-1.41.1-1.41.2-1.51.3-1.6EOT
Ig(pA/um)
Ig(nA/um)
Ig(nA/um)
Lg
Lg
Lg
1
37
0.7
32
1000
25
07
1
75
0.1
65
70
45
03
10
16
10
11
10000
9
16
3
28
1
22
3000
18
10
1
53
0.3
45
300
32
05
1
90
0.1
75
30
53
02
204565100
LSTP
16375390
LOP
13283765
MPU/ASIC
7111
30.30.30.1
700070010010
13060401
Lg は低スタンドバイ電力 LSTP 用途では1年遅延 !
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 14
ITRSの予測する等価膜厚EOT低減とゲートリークITRS 2001 FEP WGより
0.0
1.0
2.0
3.0
2000 2005 2010 2015 2020Year
EOT
(nm
)
HP LOP
LSTP
Gate leakage!
Gate leakage!
0.0
1.0
2.0
3.0
2000 2005 2010 2015 2020Year
EOT
(nm
)
HP LOP
LSTP
Gate leakage!
Gate leakage!Drive high-k
Process controllability & Reliability!
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 15
1.E-09
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
1.E-03
1.E-02
1.E-01
1.E+00
1.E+01
1.E+02
1.E+03
1.E+04
1.E+05
1.E+06
0 0.5 1 1.5 2 2.5 3 3.5
1E6
1E4
1E2
1E0
1E-2
1E-4
1E-6
1E-80 1 2 3
La2O3
ZrO2
SiO2
SiON
HfO2
HP: ◆@Vdd ,◇@1V
LOP: ▲@Vdd ,△@1V
LSTP: ■@Vdd ,□@1V
Gat
e le
akag
e cu
rren
t (A
/cm
2 )
Equivalent physical oxide thickness (nm)
HP;High perf.LOP;Low Op. PowerLSTP; Low Stn’d-by Power
Jgleak – Teq.ph.ox @Vdd =1V
新絶縁膜材料によるゲートリークの低減ITRS 2001 FEP WGより
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 16
MPUクロック周波数の推移ITRS 2002 Update (2001 ITRSに同じ)
1
10
100
1,000
10,000
100,000
1980 1985 1990 1995 2000 2005 2010 2015
Freq
uenc
y (M
Hz)
2 X / 4 Years
2X / 2 - 2½ Years
2X / 2½ Years
1999 ITRS 2001 ITRS
Sources: Sematech , 2001 ITRS ORTC
●加速またはインベ-ション なしでは過去のトレンド には乗らない
●過去のトレンドは Gate Scaling Transistor Design により17-19%/年 アークテクチャで 21-13 %/年進歩
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 17
0.1
1.0
10.0
100.0
1965 1970 1975 1980 1985 1990 1995 2000 2005 2010
5V
12-10V
3.3V
1.8V
2001 ITRS
Vol
tage
(V)
24V
1963CMOS
1971 E/D NMOS
1973 CCMOS
1978 Hi-CMOS
1993Switched
sourceImpedance
1996VTCMOS
1996MTCMOS
CMOS Logic for Watches
2000SaVtCMOS
Hitachi
消費電力の推移と設計の課題2000 Cool-chip Symposium より
出典: T. Makimoto, 2000 Cool-chip Symposium T. Masuhara, The Best and the Worst in Digital IC Design, 1999 ISSCC Panel Discussion
HPLSTP
Year
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 18
0.1
1
10
100
1965 1970 1975 1980 1985 1990 1995 2000 2005 2010
Pow
er (
W/C
hip)
Cool Chips for Portable PC & Mobile Power is the Major Issue
Hot Chips for PCs, EWS & ServersPerformance Limited due to Power Dissipation
マイクロプロサッサの消費電力の推移
出典: T. Makimoto, 2000 Cool-chip Symposium Year
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 19
Watch Chip
Calculator
Static RAM
μprocessor
Flash
DRAM
Server/MF
1970s 1980s 1990s
CMOS
NMOS CMOS
Bi-CMOS CMOS
1960s 2000s
NMOS CMOS
NMOS CMOS
Bipolar ECL
PMOS CMOS
NMOS CMOSPMOS
消費電力の推移に対応するデバイスの課題ITRS 2001 FEP WGより
新Trs●歪Si● Ultra
-ThinBody
● Fin-FET+
新CMOS新回路
??
2010s
出典: T. Makimoto, 2000 Cool-chip Symposium
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 20
Electron CurrentFlow
Ultra-thin siliconbody
Top & bottom gates
Vertical MOSFET
Double gates
Drain
Source
SiGe (Strained-歪 Si) FD-SOI(Strained Si) Double gate
Non-Classical CMOS Devicesの候補
課題メモリ共存、アナログ共存、ダイナミック回路(Domino等)、回路解析モデル、CMOSでのIP
SiGe
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 21
前、後工程装置
償却費用
前、後工程材料費用
直接労働費
研究開発費用
販管費
製造間接費
営業利益
装置償却費 1 装置台数(配線)および、装置価格高騰化(とくにリソ、テスタ等) 2 稼働率上昇ニ-ズ(COO, OEEは限定的)
3 短期生産、装置更新期間短縮
材料費 1 プロセス複雑化、工程数増大、配線層数増加により増加 2 マスクコスト上昇、マスク使用ウエハ数減 3 PKG、アセンブリの高価格化
研究開発費 1 SoC設計・テスト開発費の増大、IP, メモリ使用比率増大
2 信号インテグリティ、素子ばらつき増大に対応した設計収束の困難化 3 新構造導入、新材料を用いた次世代、次々世代プロセスの研究費増大
製造費用 1 工程数、保守費増加。テスト時間増加 2 装置複雑化による稼働率低下はないか。自動化、標準化、にどう 対応するか。 3 環境問題に対応するコストの増大、事前予測
ロードマップの検討にコストモデルが必要
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今後に向けての課題
1 日本半導体産業の再活性化に向けてSTRJの中で半導体
産業と技術開発の経済性について検討する小委員会を 発足させた。
2 日本の半導体、装置、材料産業が技術限界-Red Brick Wall- を超え、技術の複雑化と開発難度増大によるコスト課題を超え て発展するには何が必要か検討する。
3 日本半導体産業復活に寄与できる新しい時代のロ-ドマップ 活動、およびSTRJ活動は如何にあるべきか。
半導体産業、技術開発の経済性とロードマップ
2002年度STRJワークショップ、3月3日、青山フロラシオン