- 1 -

중 간 연 구 보 고 서

초고속 집적회로 설계기술 개발- GaAs -

주관연구기관 한국전자통신연구소:

과 학 기 술 처

- 2 -

과학기술처 장관 귀하

중과제 초고속 집적회로 개발중 세부과제 초고속 집적회로 설계기술 개발에GaAs GaAs

관한 연구의 중간 보고서를 별첨과 같이 제출합니다.

1988. 12. .

주관 연구기관 : 한국전자통신연구소

중과제 책임자 : 마 동 성 인( )

세부과제책임자 : 박 형 무 인( )

주관 연구기관 : 경 상 현 직인

- 3 -

중 간 보 고 서

현재1988. 12.

과 제 명 초고속 집적회로 설계기술개발1. : GaAs

주관 연구 기관 한국 전자통신 연구소2. :

연 구 책 임 자 박 형 무3. :

계 획 및 진 도4. :

- 4 -

가 진도설명.

설계(1) GaAs 1K SRAM

가 모델( ) GaAs MESFET

기존 모델과 의 모델을 비교분석 문제점을 파악하였으며SPICE JFET Curtice MESFET ,

의 물리적 특성을 보다 충실하게 고려하기 위하여 현상을 고려한 모델MESFET hysteresis

을 정립중이며 이 결과는 설계에 사용될 예정임SRAM .

나 설계( ) GaAs 1K SRAM

을 사용한 회로 설계 및 검증 시뮬레이션중임DCFL 1K SRAM

다 집적회로 및 검증( ) GaAs layout

설계된 의 및 전기적 검증을 하기위해SRAM layout DRC(Design Rule Checker),

ERC(Electrical Rule Checker), LVS(Layer versus Schematic), LPE(Layout Parameter

의 효율적 운영방안 연구중임Extraction) S/W

초고속 테스터 개발(2) SRAM

가 측정방식( ) Memory

측정에 사용되는 기존 테스트 패턴들의 원리 및 장단점을 비교 분석하고 탐지효율Memory

을 높이기 위한 연구를 수행함.

나 테스터 설계( ) SRAM

테스터의 기능 및 세부 논리회로 설계후 동작특성을 시뮬레이션 한 결과SRAM 1 Gbit/sec

로 동작함이 확인 되었으며 제작을 준비중임H/W

시뮬레이터 개발(3) GaAs MESFET

가 시뮬레이션( ) Control volume formulation method

- 5 -

구조의 를 수치해석 방법인 을 사용하여 기존Planar MESFET Control volume formulation

모델을 이동도 측면에서 보완한 모델로 의 전류전압 특성을 예측함drift-diffusion MESFET

나 시뮬레이션( ) Monte-carlo method

구조 의 전류전압 특성을 구하기위한 사전 단계로서 수치해석방법인Planar MESFET

방법을 사용하여 내에서의 을 도출함Mont-carlo GaAs E-K diagram .

주요 연구개발 내용 및 중간결과5.

가 모델. GaAs MESFET

기존 모델들을 비교 분석한 후 현 모델에서 고려되지 않고 있는 물리적 현상(1) MESFET

을 고려한 새로운 모델을 개발하고 있으며 이러한 현상 중 현상을MESFET , , hysteresis

모델의 한 요소로 인가하기 위한 기초연구 완료

나 설계. GaAs 1K SRAM

소비전력 의 을 개발하고 있으며 로 부분(1) Access time 1 nsec, 0.5W 1K SRAM DCFL

및 전체회로를 차 설계하여 시뮬레이션 한 결과 소비전력 로1 access time 1.9 nsec, 0.2W

나타남.

다 집적회로 및 검증. GaAs layout

설계된 의 및 전기적 검증 시 효율을 극 화하기 위한(1) SRAM layout DRC, ERC, LVS,

운용기술을 연구 중이며 부분회로 및 전체회로 검증에 응용검토중임LPE S/W

라 측정방식. Memory

의 등의 오류를 탐지하는 테스트 패턴들의 비교분석(1) Memory address, cell, sense amp

및 탐지 효율을 극 화하기 위한 운용방법 개발에 있으며 현재 효율적인 테스트 패턴운용

수순을 확립함.

- 6 -

마 테스터 설계. SRAM

테스터의 기능설계 및 세부 논리회로 설계를 완료함(1) 1 Gbit/sec SRAM .

초고속 논리회로 시뮬레이션기법 개발 및 문제점 도출에 목적이 있으며 설계된(2) , SRAM

테스터의 세부논리회로 동작특성을 시뮬레이션 한 결과 로 동작함을 확인함1Gbit/sec .

바 시뮬레이션. Control volume formulation method

구조 의 전류전압특성을 수치 해석 방법인(1) Planar MESFET Control volume

를 사용하여 예측하는 프로그램을 개발하고 있으며 현재formulation method ,

모델을 사용하여 의 전류전압특성을 일차 예측하고 문제점을 보완drift-diffusion MESFET

중임.

사 시뮬레이션. Monte-carlo method

시뮬레이션(1) Monte-carlo method

구조 의 전류전압 특성을 수치해석 방법인 를 사용하Planar MESFET Monte-carlo method

여 예측하는 프로그램을 개발하고 있으며 현재 에서 일어나는 물리적 현상을, GaAs bulk

의 과 를 이용하여 시뮬레이션을GaAs E-K diagram scattering rate Monte-carlo Particle

완료함.

기 되는 성과6.

가 현상을 고려한 모델개발. Hysteresis GaAs MESFET

나 소비전력 의 설계 개발. Access time 1 nsec 0.5W 1K SRAM

- 7 -

다 검증 운용 및 검증기술 개발. Layout S/W

라 오류 탐지 테스트패턴의 운용기술 개발. Memory

마 초고속 테스터의 기능및 세부 논리회로 설계 능력 개발. SRAM

바 초고속 논리회로 시뮬레이션 기법 개발 및 문제점 도출.

사 에 의한 구조 전류전압특성 예측. Control volume formulation method Planar MESFET

프로그램 개발

아 에 의한 구조 전류전압 특성 예측 프로그램 개발. Monte-carlo method planar MESFET

주요 연구기기 및 시설사용내역7.

가 및. IBM PC/AT VAX 11/750, VAX 8650

나. Mentor CAD workstation

다. 14 Sampling Oscilloscope

라. Plotter

마. 1Gbit pulse generator

바. HP 8510 network analyzer

사. GN SPICE S/W

문제점 및 건의사항 해당사항 없음8. : .

기타사항 해당사항 없음9. :

중간결과 별책10. :

- 8 -

목 차

제 장 서 론1

제 장 설계2 GaAs 1Kb SRAM

제 절 서 론2.1

제 절 모델2.2 GaAs MESFET

제 절 설계2.3 GaAs 1Kb SRAM

제 절 집적회로 및 검증2.4 GaAs layout

제 절 결 론2.5

제 장 초고속 테스터 개발3 SRAM

제 절 서 론3.1

제 절 측정방식3.2 Memory

제 절 테스터 설계3.3 SRAM

제 절 논리회로의 시뮬레이션3.4

제 절 결 론3.5

제 장 소자 시뮬레이터 개발4 GaAs MESFET

제 절 서 론4.1

제 절 을 이용한 시뮬레이션4.2 Control volume formulation

제 절 방법을 이용한 시뮬레이션4.3 Monte-carlo

제 절 결 론4.4

제 장 결 론5

- 9 -

CONTENTS

Chap 1. Introduction

Chap 2. GaAs 1Kb SRAM design

Sec.2.1 Introduction

Sec.2.2 GaAs MESFET model

Sec.2.3 GaAs 1Kb SRAM design

Sec.2.4 GaAs IC layout and verification

Sec.2.5 Conclusions

Chap 3. Development of ultra - high speed tester

Sec.3.1 Introduction

Sec.3.2 Memory test Patterns

Sec.3.3 SRAM tester design

Sec.3.4 Logic circuit simulation

Sec.3.5 Conclusions

Chap 4. Development of MESFET simulator

Sec.4.l Introduction

Sec.4.2 Control volume formulation simulation

Sec.4.3 Monte - carlo method Simulation

Sec.4.4 Conclusions

Chap 5. Conclusions

- 10 -

제 장 서 론1

- 11 -

제 장 서 론1

우수한 속도 특성을 가진 반도체를 이용한 는 용량 컴퓨터 전전자교환기 계측GaAs IC , ,

기 무선통신 및 전자항법 장치 등에서 실용화되거나 실용화 단계에 있으며 정보통신 시,

인 현 사회의 발전에 큰 기여를 할 것으로 예상되고 있다 이러한 반도체 기술 발전. GaAs

에 따라 국내에서도 년에 수행된 차세 소자 및 화합물 반도체 개발 타당성 연구1986 " IC

에서는 공정에서의 핵심공정인 이온 주입 및 활성화공정 용 내" GaAs , Self-align MESFET

열성 게이트 형성 조건 및 리소그라피 기술 공정기술 건식 식각 공정 확립, air bridge , GaAs

및 와 의 단위소자와 공간 스위칭 의 기본 설계에 관한 연구가 수행되었MESFET HEMT LSI

으며 이러한 공정 및 설계에 관한 유기적인 연구를 통하여 개발에 관한 공정 및, GaAs IC

설계의 기반이 확립되었다 년에는 이러한 결과를 토 로 고속 개발 연구에서. 1987 " IC "

인 를 개발하였으며 공간 스위칭 와 증폭기GaAs SSI 4:1 multiplexer 16 × 8 LSI X-band

및 혼합기 를 자체 설계기술로 개발함으로써 개발기술의 핵심인 최초 설계MMIC GaAs IC

기술 기술 단위공정기술 측정기술의 토 를 확립하였다 이러한 기존 연구에서 축, layout , , .

적된 경험을 바탕으로 년에 걸쳐 초고속 집적회로인 개발에 착수하게 되4 GaAs 4K SRAM

었다 은 집적도가 높아 공정 및 설계기술의 척도가 될 수 있으며 개발시 기술적 파. SRAM ,

급효과와 잠재적인 시장수요가 매우 큰 소자이며 주요 응용분야로는 초고속 컴퓨터의

실시간 신호처리시스템의 광 역 교환기의cache memory, RF memory, ISDN time

및 고성능 계측기 등이 있으며 시스템의 성능 및 부가가치를 크게 높일 수 있다switch , .

- 12 -

이러한 을 개발키 위하여 차 년도에는 설계기술 개발과 이러4K SRAM 1 GaAs 1K SRAM

한 을 측정키 위한 고속 테스터 개발 및 수치해석 방법을 이용한SRAM SRAM GaAs

시뮬레이터 연구개발을 병행 추진하고 있다 설계분야에서는 기MESFET . GaAs 1K SRAM

존 모델을 비교 분석한 결과 현상을 고려하지 않은 문제점이 도출되MESFET hysteresis

었으며 이러한 현상은 가 고속동작시 의 임계전압변동에 기인한 동, hysteresis IC MESFET

작불안을 초래하여 결과적으로 오동작이 발생할 수 있다 따라서 현상을 고려한. hysteresis

모델을 정립키 위한 연구를 수행중이며 이러한 연구결과는 설계에 반영되MESFET SRAM

어 보다 정밀한 설계가 이루어질 것이다 설계는 을 사용하여 을 설. SRAM DCFL 1K SRAM

계 후 동작특성을 시뮬레이션 하여 소비전력 의 결과를 얻었access time 1.9 nsec, 0.2W

으며 더욱 성능을 향상시키기 위한 설계변경을 진행 중이며 이러한 과정을 통하여, SRAM

설계의 문제점이 도출되고 설계법도 정립될 수 있으리라 생각한다 또한 설계된 을. SRAM

구현키 위한 를 검증키 위해 사용할 수 있는 전용 가 없으므로 기존 인layout S/W , S/W

를 이용한 전용 구축과 운용에 관한 연구를 수행중이다DRC, ERC, LVS, LPE GaAS S/W .

이외에도 고속 동작 의 제반특성을 측정할 수 있는 테스터가 개발되어 있지 않으므SRAM

로 을 포함한 제반 고속소자 측정이 가능한 고속테스터를 자체 개발하게 되었으며, SRAM

측정에 사용되는 기존 테스트 패턴들의 원리 및 장단점을 비교 분석하고 운용방안memory

에 관한 연구 및 테스터에 기능설계 및 세부 논리회로 설계를 완료하고 설계된 논리회로의

동작특성을 시뮬레이션 하여 확인한 결과 최 로 동작함을 확인하였다1 Gbit/Sec .

- 13 -

시뮬레이터 개발에서는 현재 의 제반 특성을 예측할 수 있GaAs MESFET GaAs MESFET

는 시뮬레이터가 없으므로 실험치와 근접한 의 전류 전압특성을 예, Planar type MESFET

측하기 위하여 수치해석 방법인 와control volume formulation method Monte-carlo

를 사용하여 프로그램을 개발하고 있으며 이러한 시뮬레이터가 개발되면 설계에method , IC

결과가 반영되어 보다 설계특성에 근접한 설계가 가능하리라 생각된다.

- 14 -

제 장 설계2 GaAs 1Kb SRAM

- 15 -

제 장 설계2 GaAs 1Kb SRAM

제 절 서 론2.1

현 사회가 종합적인 통신 사회로 변모함에 따라 처리해야 할 정보량이 증가하여 이를 처리

할 수 있는 초고속 컴퓨터가 필요하게 되었다.

초고속 컴퓨터로 고속의 정보처리를 위해서는 기억장치의 속도가 빨라야 하므로 고속의 기

억소자가 필요하며 이를 위해 속도 특성이 우수한 기억소자가 개발되기 시작하였다GaAs .

기억소자는 으로 제작한 기억소자에 비해 공정기술이 까다롭기 때문에 제작하기는GaAs Si

곤란하지만 속도면에 월등히 우수하기 때문에 초고속 시스템에 이용되고 있다.

현재 세계적인 기억소자 제조동향을 살펴보면 미국이나 일본등지에는 소자GaAs MESFET

나 소자를 이용한 및 등이 많이 발표되고 있으며HEMT 4K SRAM 16K SRAM 1K SRAM

은 상품화까지 되고 있는 상황이나 국내에서는 이에 한 연구가 거의 없는 상태이다 하지.

만 화합물 반도체에 한 연구는 아직도 초기단계로 볼 수 있고 국내의 반도체에 한 기Si

술축적도 많이 되어 있는 상태이므로 이 경험을 살려 중점적인 연구개발을 한다면 곧 선진

국 기술수준에 이를 수 있을 것으로 본다 따라서 본 연구에서는 이러한 판단하에. GaAs

개발에 관한 연구를 수행하게 되었으며 우선 차 년도에서는 에SRAM 1 GaAs 1K SRAM

한 설계를 수행하고 선진국의 를 이용해서 설계를 검증하도록 하며 차기년foundry service ,

도에는 이를 본 연구소의 제조기술을 이용해 직접 제작하도록 하는 연구방식을 택하였다.

앞으로의 연구방향 설정을 위해 외국의 연구동향을 살펴보기로GaAs SRAM GaAs SRAM

한다.

현재 발표된 제조회사로는 미국에 전문회사인 를 비롯한GaAs IC , GaAs Giga bit Logic Inc

여 회사 일본에 를 비롯한 여 회사 유럽등지에 를 비롯한 여 회사 등40 , NTT 10 , philips 10

총 약 여 회사가 를 생산하고 있으며 이들 회사 중 개발을 중점적으60 GaAs IC GaAs SRAM

로 수행하고 있는 회사는 표 에 보인 것처럼 약 여 회사로 이중 몇몇 회사는2.1.1 l0 GaAs

시판 및 등을 통하여 시장을 점유하고 있다IC foundry service GaAs IC .

- 16 -

국내에서 개발에 참여하는 회사는 아직 없으며 아직은 단일소자 및 기초GaAs SRAM GaAs

연구 등을 수행하고 있는 수준이다.

한편 의 연구동향을 살펴보면 다음과 같다 그림 는 논문으로 발표된, GaAs SRAM . 2.1.2

의 집적도를 연도별로 나타낸 것으로 년까지는 등 주로 이하GaAs SRAM 1983 256bit 1Kbit

의 한 연구가 이루어지었고 년에 가 을 제작하여 발표했SRAM [3] 1984 NTT 4K SRAM

다 년에는 가 을 발표했으며 년에는 가.[4] 1985 NEC 4K SRAM , [5] 1986 NTT 16K SRAM

을 발표하였고 가 소자를 사용한 을 발표하였다 년에는[6] Fuiitsu HEMT 1K SRAM .[7] 1987

가 을 발표하는 등 매년 집적도가 배씩 증가하는 추세를 보이고Mitsubishi 16K SRAM [8] 4

있으며 곧 이 발표될 것으로 보인다64K SRAM .

국명 회 사 명 집적도 연도 기본 소자 기본 논리

미국

ROCKWELL 1 K 86 HEMT DCFL

T.I 1 K 87 MESFET DCFL

GBL1 K 86 MESFET CDFL

4 K 88 MESFET

HONEWEYELL 1 K 86 MESFET DCFL

일본

NTT

1 K 84 MESFET DCFL

4 K 84 MESFET DCFL

16 K 86 MESFET DCFL

MITSUBISHI

1 K 83 MESFET DCFL

4 K 86 MESFET DCFL

16 K 87 MESFET DCFL

FUJITSU

1 K83 MESFET DCFL

86 HEMT -

4 K85 MESFET DCFL

87 HEMT SCFL

TOSHIBA 1 K 83 MESFET DCFL

HITACHI1 K

4 K

87

87, 88

MESFET

MESFET

DCFL

DCFL

NEC 4 K 85 MESFET SCFL

표 연구회사2.1.1 GaAs SRAM

- 17 -

이렇게 의 속도특성을 살펴보면 중 가장 빠른GaAs SRAM 1K SRAM address access time

것은 은 은 이며 은HEMT SRAM 0.8 [7], MESFET SRAM 1.0 [9] , 4K SRAM 4.1

이다 그림(MESFET) . ( 2.1.3)

그림 의 발표된 논문편수2.1.2 GaAs SRAM

다음으로 발표된 들의 기억 크기 및 크기를 보면 그림GaAs SRAM cell SRAM chip 2.1.4,

그림 와 같다2.1.5 .

- 18 -

그림 발표된 의 및2.1.3 GaAs SRAM address access time Power

- 19 -

그림 연도별 크기2.1.4 GaAs SRAM cell

그림 집적도별 크기2.1.5 GaAs SRAM Chip

- 20 -

기억 크기는 매년 크기가 감소되고 있으며 현재 가장 작은 크기를 갖는 것은cell cell

에서 년 발표한 것으로 의 를 사용한 으로Fujitsu 1987 0.5 gate length HEMT 4K SRAM

그 크기는 24.5 x 23 (563.5 u 이다) .

기억 크기가 작아짐에 따라 크기도 감소되었으며 가장 작은 크기로는cell chip chip 1K

의 경우 년 에서 발표한 이며 은 년SRAM 1987 T.I 2.0 × 1.75 (3.5 ) , 4K SRAM 1987

에서 제작한 로 의 배 크기이고 은Fujitsu 2.8 x 3.0 (8.4 ) 1K SRAM 2.4 , 16K SRAM

년 에서 제작한 로 이는 의 약 배 크기1987 Mitsubishi 5.78 x 4.73 (27.4 ) 4K SRAM 3.2

이다.

이상의 연구 동향에서 살펴본 바와 같이 외국의 연구추세는GaAs SRAM GaAs SRAM

의 감소와 소비전력의 감소 그리고 기억 및 크기를 줄임으address access time cell chip

로써 집적도를 증가시키는데 있다.

본 연구에서는 년도의 차세 소자 및 화합물 반도체 개발 타당성에 관한 연구와, 1986 IC

년도의 고속 개발 수행에서 축적된 기술을 토 로 하여 수년 내로 첨단수준에 이를1987 IC

수 있도록 차년도의 수행목표로 다음과 같은 성능을 갖는 을 설계하고 검1 GaAs 1K SRAM

증하여 설계능력을 축적할 수 있도록 하였다GaAs SRAM .

ㆍ 차 년도에 설계할 사양1 GaAs 1K SRAM

기본논리1. : DCFL

2. I.O Level : ECL Compatible

3. address access time : < 1

소비전력4. : < 0.5W

- 21 -

크기5. Cell : 25 x 25u(625u)

크기6. chip : 2.0 x 2.0 (4 )

제 절 모델2.2 CaAs MESFET

모델 고찰의 중요성2.2.1

설계에 있어 회로 시뮬레이션은 의 동작 확인은 물론 및GaAs SRAM SRAM access time

칩소모전력을 미리 예측하고 최적화한다는 면에서 성능을 결정하는 최초의 단계인SRAM

동시에 가장 중요한 단계라고 말 할 수 있다 그러나 회로 시뮬레이션은 각 회로를 구성하.

는 소자들 그중에서도 특히 트랜지스터의 정확한 모델이 뒷받침해 주지 않는한 그 중요한,

역할을 다할 수 없다 뿐만 아니라 모델의 특성을 정확히 파악하지 않은 상태에서의 시뮬레.

이션은 실제와의 오차범위를 예측하지 못할 뿐만아니라 실제로 나타날 현상을 예측하지 못

하거나 비물리적인 현상을 받아들이게 되는 오류를 범할 수 조차 있다 이러한 의미에서 회.

로 시뮬레이션에 앞서 모델의 특성을 고찰해 봄은 올바르고 효율적인 회로 설계를 위한 바

탕이 된다고 사료된다.

회로 시뮬레이션에 사용되고 있는 의 해석적 모델들2.2.2 CaAs MESFET

실리콘 에서 주로 많이 사용하고 있는 소자인 나 의 해석적 모델이 그간 많IC MOSFET BJT

이 연구되어 비교적 정확한 모델이 구축되어 있는데 비해 에서 주로 사용되고 있, GaAs IC

는 소자인 의 해석적 모델은 아직 만족할 만큼 충분히 해석되지 않아 지금GaAs MESFET

도 많은 연구의 상이 되고 있다.

- 22 -

회로 시뮬레이션에서 아직도 가장 많이 사용되고 있는 프로그램인 의 경우SPICE Schiman

과 의 모델을 사용하여 를Hodges JEFT(Junction Field Effect Transistor) GaAs MESFET

시뮬레이션하고 있으나 그 정확도는 만족스럽다고 말할 수 없다 최근 를 개선한 프. SPICE

로그램으로 시스템의 회로 시뮬레이션 프로그램인 의 회로Daisy CAD DSPICE, Touchstone

시뮬레이션 프로그램인 등에서 전용 모델인 모델DSPICE GaAs MESFET Curtice ,

와 모델 등을 채택하여 씀으로써 회로의 보다 정확하고Curtice Etternberg GaAs MESFET

실질적인 특성을 상세히 보여주는 회로시뮬레이션 결과를 얻을 수 있도록 하고 있다 따라.

서 설계에서 주로 필요한 신호 모델을 위주로 각 모델들의 해석 방법SRAM (large signal)

을 설명하고 이들을 비교분석 한다.

모델2.2.3 JFET

신호 모델은 정 모델로부터 유도되어지며 에서 신호 등가회로가 유도되는(static) , SPICE

과정을 의 경우를 예로 들어 설명한다JEFT .

정 모델해석2.2.3.1 (static)

채널 의 정 모델을 해석하기 위해 다음의 가정을 한다 첫째 채널은 균일하게 도핑n JEFT . ,

되었다 둘째 게이트 아래의 공핍영역은 채널의 길이 방향을 따라서 아주 완만한(doping) . ,

경사를 갖는다 셋째 공핍 영역의 경계는 계단 함수처럼 완전한 급경사이다. , .[12]

채널 내부는 둘째 가정으로부터 다음과 같이 차원 방정식으로 표현될 수 있다1 Poisson .

- 23 -

여기서 채널 깊이 방향y :

Ey 채널 깊이 방향의 전계:

εs 채널 물질의 비유전율:

Eh 전자의 전하량:

Nb 채널의 도너농도:

이다.

첫째 및 셋째 가정으로부터 게이트의 소오스쪽 공핍층 두께(W1 및 드래인쪽 공핍층 두께)

(W2 는 다음과 같이 표현될 수 있다) .

여기서 Vg 게이트 전압:

Vd 드레인 전압:

Vbi 게이트 접합에서의 전압: built-in

옴의 법칙으로부터 채널길이 방향의 전류밀도(Jx 는 다음과 같이 표현된다) .

Jx = qNdμEx (2.2.4)

단, μ 채널 내에서의 전자의 이동도:

따라서 드레인 전류(ID 는)

- 24 -

여기서 채널 깊이A :

채널 폭z :

이다.

식을 채널 길이만큼 적분하면 드레인 전류(2.2.5) (ID 는 다음과 같이 표현된다) .

여기서 Ip =zμq 2Nd2A 3

ρε sL이다.

포화 드레인 전류 (ID 는sat) W2 일 때의 드레인 전류이며 수식으로 표현하면= A

식으로부터 다음과 같이 유도되어진다(2.2.6) .

여기서 Vp는 채널 핀치 오프 전압으로서 다음과 같이 표현된다.

식을 로 전개하면 포화 드레인 전류와 게이트전압과의 관계식을 얻을(2.2.7) Taylor series

수 있다.

여기서 β =2zμεs3LA

(2.2.10)

Vt = Vbi - Vp (2.2.11)

- 25 -

정 모델의 등가회로2.2.3.2 (static)

그림 정 모델 등가회로2.2.1

그림 은 채널 의 정 모델 등가회로를 나타내고 있다 게이트와 소오스 접합 및2.2.1 n JEET .

게이트와 드레인 접합을 다이오우드로 등가시켰고 드레인 전류는 게이트 전압과 드레인과

소오스 사이의 전압(VDS 의 값에 의존하는 종속 전류원으로 표현되었다 소오스 저항) . (Rs 및)

드레인 저항(Rd 은 각각 소오스와 드레인에 직렬 연결 되었다) .

채널 일 경우 그림 에서 드레인과 소오스 사이의 전압P JFET 2.2.1 (VDS 게이트와 드레인),

사이전압(VGD 및 게이트와 소오스 사이의 전압) (VGS 의 부호는 거꾸로 바뀌게 된다) .

등가회로에서 종속 전류원으로 표현된 드레인 전류(ID 는 절에서 해석된 포화 드레) 2.2.3.1

인 전류식을 활용하여 다음과 같이 계산한다.[13]

순 방향으로 바이어스 된 경우o (VDS > 0)

- 26 -

역방향으로 바이어스 된 경우o (VDS < 0)

여기서 λ는 의 유효채널 길이 변화를 나타내는 변수로서 유효채널길이 변화의 물리적JFET

해석은 다음과 같이 할 수 있다 의 드레인 전류의 포화는 게이트의 드레인쪽 끝에서. JFET

의 채널 핀치 오프에 의해서 발생되며 그 전류값의 계산은 식으로 한다 그러나 핀치(2.2.9) .

오프 이후에 드레인 전압이 계속 증가할 경우 핀치 오프 시작지점이 채널의 드레인쪽 끝에

서 채널내로 이동해 들어가서 실제 유효한 채널 길이가 짧아지게 되고 이에 따라 식(2.2.10)

으로부터 β값이 증가하여 식의 포화전류 값이 증가하게 된다 따라서 드레인 전류(2.2.9) . (ID)

가 포화된 이후에도 드레인 전압증가에 따라 계속 조금씩 증가하게 된다 에서는 이. SPICE

러한 포화 드레인 증가현상을 λ라는 변수로써 고려해준다.

- 27 -

그림 의 개의 다이오우드에 한 전류2.2.1 2 IGD 및 IGS는 다이오우드 전류식으로부터 다음

과 같이 계산된다.

여기서 는 의 게이트 접합 역 포화 전류로서 의 입력 변수이다 은Is JFET SPICE . GMIN

의 계산 중 수렴을 돕기 위해 첨가되는 아주 작은 컨덕턴스 항으로써SPICE (conductance)

내의 모든 접합에 병렬로 연결된다SPICE .

이 의 값은 입력파일 에서 카드에서 지정해 줄 수 있는 프로그GMIN SPICE (file) OPTIONㆍ

램 변수이다 을 지정할 경우 이 아닌 어떤 값을 지정해 주어야만 하며 값을. GMIN 0 , GMIN

지정해 주지 않을 경우 10-12 로 계산된다mho .

의 신호 모델2.2.3.3 JFET

정 모델에 비해 신호모델의 다른 점은 정전용량의 효과를 고려해 준다는 점이다 에. JFET

서 전하의 축적이 일어나는 가장 주된 부분은 게이트 접합부분으로서 이 게이트 접합 부분,

의 정전용량의 효과를 에서 해석하기 위해 게이트 접합의 정전용량을 게이트와 드레인JFET

접합의 정전용량(CGD 과 게이트와 소오스 접합의 정전용량) (CGS 으로 분류한다) .

- 28 -

그림 는 의 신호 모델의 등가회로를 나타내고 있다2.2.2 JFET .

그림 신호 모델 등가회로2.2.2 n-channel JFET

의 정 모델 등가회로인 그림 과 비교해 보면 단지 게이트와 소오스 사이 및 게이JFET 2.2.1

트와 드레인 사이의 CGS 및 CGD의 캐퍼시터가 병렬로 연결되어 있음을 알 수 있다 이들 두.

캐퍼시터에 축적되는 전하를 각각 및 라고 하면 이들 축적된 전하는 다음과 같이QGS QGD

정의된다.

QGS 및 QGD는 내에서 다음과 같은 방법으로 계산된다SPICE .

- 29 -

여기서F1 =

V bi1 -m

[1 - (1 - FC)1-m] (2.2.28)

F2 = ( 1- FC)1+m (2.2.29)

F3 = 1 - FC(1+m) (2.2.30)

순바이어스 공핍 정전용량 계수FC :

접합 경사 계수m :

모델에서의 온도영향 고려2.2.3.4 JFET

모델에서 온도에 따라 변화하는 변수로서는 역 포화전류 게이트 접합 전압JFET (Is), (Vbi)

게이트와 소오스 및 게이트와 드레인 사이의 정전용량인 CGS 및 CGD와 순 바이어스 공핍

정전용량계수 들이다 이들의 온도에 의한 영향은 다음과 같은 식으로 고려된다(FC) . .

- 30 -

여기서 Eg는 소자에 사용된 반도체의 에너지 캡을 나타낸다.

여기서Eg(T1) = Eg(0) -

αT 21β+T 1

(2.2.33)

Eg(T2) = Eg(0) -αT 2β+T 2

(2.2.34)

,α β 소자를 구성하는 물질에 따른 상수:

의 프로그램 상수인SPICE F1 및 의 온도 영향은FC FC × Vbi를 로 표시하여 나타내FCPB

면 아래와 같다.

에서 온도변화는 카드에서 지정해 주며SPICE TEMP Tㆍ 1은 상온을 T2는 상온이 아닌 시

뮬레이션 할 온도를 나타낸다.

- 31 -

모델의 문제점2.2.3.5 SPICE JFET

모델로써 를 시뮬레이션 할 경우 에 해서SPICE JFET GaAs MESFET GaAs MESFET

모델이 특별히 잘 맞지 않는 부분 및 모델 자체가 고려하지 않은SPICE JFET SPICE JFET

소자특성중의 모델의 한계점을 올바로 인식하고 있어야 시뮬레이션 결과를 올바르게 해석할

수 있다 다음에 모델의 문제점에 해 기술한다. SPICE JFET .

채널과 기판층과의 접합에 의한 공핍층 효과o

채널의 공핍현상은 게이트와 채널 접합 외에도 채널과 기판층 접합에 의해서도 발생FET

된다 채널과 기판층 접합에서의 공핍층은 채널의 길이방향의 전압변화에 따른 드레인 쏙에.

서 가장 커지게 되고 드레인 전압, (VPS 의 변화에 따라 변화하게 된다 결과적으로 의) . FET

핀치오프는 채널과 기판 접합에서 생기는 공핍층에 의해 실제로 그만큼 더 빨리 발생하고

따라서 포화드레인 전류는 식의 계산보다 더 작아지게 된다(2.1.9) .

접합에서의 현상o breakdown

에서 주로 드레인과 게이트 접합 사이에 가장 큰 역 바이어스가 걸리게 되며 어떤 한FET

계치를 넘어서 역 바이어스가 커지면 갑자기 과다전류가 흐르게 되는 현상이 일어난다.

모델에서 이 현상은 고려되어 있지 않으므로 시뮬레이션 할 수 없다SPICE JFET .

선형 영역에서의 드레인 전류 전압의 오차o -

는 물질 특성상 낮은 전계에서 실리콘에 비해 훨씬 큰 이동도를 갖고GaAs MESFET GaAs ,

일반적으로 채널 핀치오프가 일어나기 전에 전자의 속도 포화에 의해 드레인 전류가 포화되

므로 드레인 전류가 포화되는 드레인 전압값이 작고 선형영역에서 큰 드레인 전류값을 갖는

다 따라서 모델로 를 시뮬레이션 할 경우 선형영역에서 심한. SPICE JFET GaAs MESFET

오차를 나타내게 된다.

- 32 -

전자의 게이트 이동 지연시간o

에서 게이트 전압의 변화가 즉각적인 드레인 전류의 변화를 주지는 못한다 게이트 전FET .

압의 변화는 게이트 밑의 공핍층의 두께를 변화시켜 드레인 전류의 변화를 야기 시키는데,

공핍층의 두께를 변화시키기 위해서는 전자의 이동이 있어야 한다 이 공핍층의 두께를 변.

화시키기 위한 전자의 이동시간을 게이트 길이가 인 를 예로 보면 략1 GaAs MESFET

정도가 된다 이는 결국 입력으로부터 출력까지의 응답지연 시간이 되며 이에l0Ps . FET, ,

한 효과를 모델에서는 고려하지 않았다SPICE JFET .

의 모델2.2.4 Curtice GaAs MESFET

그림 신호 모델의 등가회로2.2.3 Curtice GaAs MESFET

그림 은 의 신호 모델에 한 등가회로이다 이 모델은2.2.3 Curtice GaAs MESFET .

모델의 문제점중의 하나인 선형영역에서의 부정확함을 보완하기 위해SPICE JFET Van

과 가 제시한 함수를 이용하여 의 선Tuyl Liechti[14] hyperbolic tangent GaAs MESFET

형 영역에서의 모델의 부정확함을 보완하였다SPICE JFET .

- 33 -

이 모델의 드레인 전류 (ID 수식은 다음과 같이 표현된다) .

이 모델은 드레인 전류(ID 수식에서 알 수 있듯이 기존의 모델로 포화드레인) Square law

전류를 구하고 함수를 이용하여 선형영역의 드레인 전류를 구해냄으로hyperbolic tangent

써 의 낮은 포화드레인 전압의 특성을 포함시키는 모델을 만들었다 그림GaAs MESFET .

는 이 모델과 의 모델의 시뮬레이션 결과를 비교해 보여주고 있다2.2.4 SPICE JFET .

이 모델은 또한 전자의 채널 이동지연 시간 을 다음의 수식으로 고려해 줌으로써 의(t) FET

응답지연 시간을 계산할 수 있도록 했다.

여기서dID[V (t)]

dt= [dID(V)dv

]vds dVGSdt (2.2.42)

이다.

그러나 이 모델도 아직 의 게이트와 드레인 접합에서의 현상을 고려하고FET break-down

있지 않으며 드레인 전압이 매우 커졌을 때 드레인 전압에 따른 핀치오프 전압의(pinch-off)

증가에 의한 드레인 전류(ID 의 증가를 고려하지 못하고 있다 그림 는 드레인 전압이) . 2.2.5

까지 매우 커졌을 때의 드레인 전류10V (ID 의 실험치와 이 모델의 시뮬레이션 결과를 비교)

하여 보여주고 있다.

- 34 -

그림 모델 실선 과 모델 점선 과의 계산결과 비교2.2.4 Curtice ( ) SPICE JFET ( )

그림 모델의 계산결과2.2.5 Curtice

- 35 -

와 의 모델2.2.5. Curtice Ettenberg GaAs MESFET

그림 의 신호 모델 등가회로2.2.6 Curtice - Ettenberg

그림 은 와 의 신호 모델에 한 등가회로이다2.2.6 Curtice Ettenberg GaAs MESFET .

드레인과 게이트 사이의 전압 종속 전류원은 드레인과 게이트 사이의 전류를break down

고려해주기 위한 것이고 게이트와 소오스 사이의 전압종속 전류원은 게이트와 소오스 사이,

의 순 바이어스가 걸렸을 때의 전류를 계산하기 위한 것이다 마지막 드레인과 소오스 사이.

의 전류원은 드레인 전류를 계산하기 위한 것으로 다음의 수식으로 표현된다.

여기서 VG는 입력 전압이고 계수(Ai 는 포화영역에서의 드레인 전류) (ID 측정치로부터 결정)

되어진다 드레인과 소오스 사이의 전압 증가에 따른 핀치오프 전압의 증가 현. (Pinch-off)

상을 고려해 주기위해 입력전압(VG 을 다음과 같이 가정한다) .

- 36 -

여기서 VGS는 실제 게이트와 드레인 사이에 인가되는 전압이고, VDSO는 계수 가 결정되Ai

어진 때의 VDS전압, VDS는 드레인과 소오스 사이에 인가된 전압이고 는 의 내부 지연FETτ

시간이다 게이트와 드레인 접합의 현상에 의한 드레인과 게이트 사이의 전류. break down

계산식은 아래와 같다.[15]

여기서 VB = VBO + R2 IDS

R1 저항= break down

이다.

또한 게이트와 소오스 접합의 순 바이어스에 의한 전류는 다음과 같다, .

여기서 Vbi는 전압이고built-in , Rf는 순 바이어스 때의 저항을 나타낸다.

- 37 -

그림 2.2.7 모델의 계산결과Curtice - Ettenberg (BETA2=0.04062,

AC=0.05185, A1=0.04036, A2=-0.009478,

A3 최=-0.009058, r=1.608, VD=10v)

그림 2.2.8 그림 과 같은 소자에 해2.2.7 Vg 에 해서=-2V Curtice

모델을 계산한 결과- Ettenberg .

- 38 -

이 모델로 시뮬레이션 한 결과를 그림 에서 실험치와 비교하였다 이 모델은 핀치오프2.2.7 .

전압 의 바이어스 전압에 한 영향을 고려해줌으로써 큰 드레인 전압에(Pinch-off voltage)

서도 실험치와 잘 일치고 있다 그러나 이 모델은 근본적으로 물리적 현상으로부터 모델 수.

식이 유도되지 않았으므로 게이트 전압이 음으로 매우 커졌을 때 그림 에서 보듯이, 2.2.8

비 물리적인 현상이 나타난다.

설계를 위한 모델 고찰2.2.6 SRAM CaAs MESFET

설계 입장에서 모델을 고찰할 때 우선 제작해서 만들어진SRAM GaAs MESFET MESFET

의 다양한 특성을 모두 다 표현할 수 있는 모델이면 매우 이상적이며 그중에서도 특히 선,

형 영역에서의 드레인 전류(ID 드레인 전류가 포화되기 시작하는 드레인 전압 포화드레인), ,

전류값 및 포화 드레인 전류의 증가는 의 동작지연시간 예측 뿐만아니라 의 동SRAM SRAM

작 가능 영역을 결정하는데도 중요한 변수가 되므로 매우 중요할 것이다 최근의 개선된.

들은 모델을 따로 갖고 있어 비교적 이러한 특성들을 잘 표현해 주고SPICE GaAs MESFET

있다 그러나 에서처럼 를 에서 로 빠른 속도로 갑자기 동작시켜야 하는. SRAM FET "on" "off"

경우 가 심한 특성을 고려하지 않고는 고속 동작에서의 성능이나GaAs MESFET hysteresis

동작가능 영역을 올바른 판단을 할 수 없다 따라서 현상을 모델에서 고려함이. hysteresis

급한 과제일 것이다.

제 절 설계2.3 CaAs 1Kb SRAM

의 구조 및 특성2.3.1 CaAs 1Kb SRAM

2.3.1.1 GaAs SRAM Block Diagram

은 주요 부분으로GaAs SRAM address buffer, decoder, cell, sense amp, data input

등으로 이루어진다buffer, data output buffer .

- 39 -

그림 에 을 나타내었다2.3.1 GaAs SRAM block diagram .

그림 2.3.1 SRAM Block diagram

기능별로 간단히 살펴보면 를 통해 가 입력되며 및data input buffer data address buffer

는 과 을 선택한다 은 입력된 를 저장하여 그 값을 외부decoder word line bit line . cell data

에서 읽을 수 있도록 하며 는 에서 나온 미약한 신호를 로 보sense lamp cell output buffer

내기 위해 증폭작용을 하며 는 출력으로 내보낼수 있도록 구동능력을 증 시output buffer

키는 기능을 갖는다 에 가 쓰여 지고 에 저장되어 있는 내용을 읽는 의. cell data cell SRAM

기본동작을 살펴보기로 하자 및 를 통해 하나의 이 선택되. row address decoder word line

고 및 를 통해 하나의 이 선택되어 결국 하나의 기억column address decoder bit line cell

이 선택되게 된다.

시에는 를 통해 가 에 실리게 되며 기억 의Write data in buffer data bit-line cell transfer

를 통해 에 실리게 된다gate cell .

시에는 선택된 기억 의 내용이 에 실려 를 통해 신호가 증폭된read cell bit line sense amp

후 를 통해 출력하게 된다output buffer .

- 40 -

이때 이라 하면 에 신호가 가해져 출력으로 기억 의 내용address access time address cell

이 나오는데까지 걸리는 시간을 말한다 이때 주요 부분별로 지연시간을 보면 그림 와. 2.3.2

같다.

그림 주요부분별 지연시간2.3.2 GaAs SRAM

지연시간이 큰 부분으로는 및 등을 들 수 있address decoder, sense amp, output buffer

으며 빠른 속도의 을 설계하기 위해서는 이 부분들에 한 중점적인 연구가 필요하SRAM

다.

의 설계2.3.1.2 DCFL Inverter [16][17]

의 기본회로를 그림 에 나타내었다DCFL Inverter 2.3.3 .

그림 기본회로2.3.3 DCFL Inverter

- 41 -

은 부하로 인 를 사용하고 구동 로 를 사용한 논리 회DCFL Vgs=OV DFET FET EFET GaAs

로 중 가장 간단한 회로이다 또한 논리회로를 회로를 거치지 않고 바로 직렬로. level shift

연결할 수 있기 때문에 회로구성시 소자수를 줄일 수 있으며 전력소모가 작고 속도가 빠른

장점을 갖고 있다 하지만 구동 인 는 임계전압이 정도로 제조공정이 까. , FET EFET +0.15V

다롭고 임계전압의 정확한 조정이 어려워 고도의 공정기술을 요하게 된다.

최근에는 가공기술의 발달로 결함이 없는 를 사용하고 의 저항을wafer wafer , FET Source

줄이기 위해 SAINT (Self-Align Implantation for N+ 공정을 사용하- layer Technology)

는 등 공정기술이 발달하여 재현성이 있고 특성이 균일한 논리회로를 제작하GaAs DCFL

고 있다.

그림 에서2.3.3 Q1을 부하 또는 라고 부르며FET Pull up FET Q2의 부하로 동작하여 Vout

를 높이는 작용을 한다.

Q2는 구동 또는 라고 부르며 이 가 상태로 되어 전류가 흐를FET Pull down FET FET ON

경우 을 낮추는 작용을 한다 이와 같은 인버터 회로의 직류전압 전류특성을 알아보기Vout . -

위하여 구동 의 전류 전압특성 곡선에 중첩하여 부하 의 전류전압 특성을 그림FET - FET

와 같이 그린다 부하 의 간 전압은 항상 이며 드레인 소오스 전압2.3.4 . FET gate-source 0 -

은 전원전압에서 Q2의 드레인 소오스 전압을 뺀 값이 된다- .

인버터 회로의 출력전압 은 구동 의 드레인 전압이며 입력전압은 구동 의 게Vout FET FET

이트 전압이다 따라서 부하곡선에서 일 때 특성곡선과 부하곡선의 만나는 점의. Vg=Vin VDS

가 가 된다 의 변화폭 혹은 의 변화폭을 논리폭이라 하며 일반적으로 에Vout . Vin Vout Vin

한 논리진폭과 에 한 논리진폭은 같다Vout .

- 42 -

그림 2.3.4 인버터의 부하곡선DCFLVHI, VLI 의 상태전압: Vin high, lowVHO ,VLO 의 상태전압: Vout high, low

인버터의 논리진폭은 의 특성과 부하 의 특성 그리고 전원전압FET FET VDD의 크기에 의해

결정된다.

그림 에2.3.5 VDD의 변화에 의한 논리진폭의 변화를 도식적으로 설명하였다 출력 전압의.

상태 값은low VDD의 변화에 하여 거의 변하지 않지만 출력전압의 상태값은high VDD에

비례하여 변한다.

다음으로 인버터의 전달 특성 곡선에서 부하 의 크기에 한 전달특성곡선 관계를 고FET

려해보자 그림 에 부하 의 게이트 폭이. 2.3.6 FET W1, W2, W3 (W1>W2>W3 일때 부하곡선)

과 전달 특성 곡선을 도식화하였다.

- 43 -

그림 2.3.5 VDD의 변화에 따른 논리진폭의 변화VDD3 > VDD2 >VDD1

그림 2.3.6 부하 의 특성변화에 따른 전달특성곡선의 변화FET(W1 >W2 > W3 부하곡선 전달특성곡선) a) b)

- 44 -

전달특성곡선만을 생각해 보면 구조비가 클수록 특성이 좋아짐을 알 수 있다 그러나 실제.

의 경우는 동작속도를 고려해야 하므로 부하 의 폭을 무한정 작게 할 수는 없다FET .

인버터의 동작속도는 과 으로 나타낼 수 있다rise time fall time .

이란 출력전압이 상태에서 상태로 변하는데 걸리는 시간이며 은rise time low high fall time

출력전압이 상태에서 상태로 변하는데 걸리는 시간이다high low .

과 을 간단히 계산하기 위하여 를 정전류원 이라고 가정하고 캐패시rise time fall time FET

터 부하를 충전 혹은 방전시키는데 필요한 시간을 계산하면 은 다음과 같, rise time(trise)

이 나타낼 수 있다.

식 은 그림 의 인버터 회로에서2.3.1 2.3.3 DCFL Q2가 상태이고off CL의 전압은 정전류 I1

에 의해 만큼 변할 때 걸리는 시간을 나타낸다V .Δ

은 이미 충전되어 있는fall time(tfall) CL내의 전하를 Q1과 Q2에 의해 방전시킬때 걸리는 시

간이다.

위 두 식에서 와 은 과 가 작을수록 작아짐을 알 수 있다trise tfall CL V .Δ

및 의 설계2.3.1.3 address buffer decoder

는 많은 갯수의 를 구동시키기 때문에 큰 부하가 걸리는데 이를 구address buffer decoder

동시키기 위해 필요하다.

- 45 -

는 보통 형태를 많이 쓰며 개의 를 사용해address buffer super buffer 2 super buffer

출력이 나오도록 설계하여 의 입력으로 사용하게 된다Complementary decoder .

그림 2.3.7 address buffer(a) inverting super buffer(b) noninverting super buffer

는 여러 개의 로 구성되며 의 갯수는 의 경우decoder NOR gate decoder 1K SRAM 32 ×

배열로 하면 가 개32 X decoder 32 (25 가 개가 된다 따라서 갯수), Y decoder 32 . address

는 가 각각 가 필요하게 된다X, Y 5 .

의 출력은 의 를 구동하게 되는데 배열의 경우 구동X decoder cell transfer gate 32 × 32

시킬 수가 개로 큰 부하이므로 이를 구동시킬 가 필요하게 된transfer gate 64 word driver

다.

- 46 -

그림 2.3.8 decoder

의 설계2.3.1.4 word driver

하나의 은 많은 를 구동시켜야 하므로 큰 구동능력이 필요하게 된Word line transfer gate

다 는 일종의 로서 와 로 이루어진. word driver buffer D FET level shift diode source

를 사용하며 부하를 고려하여 및 크기를 결정follower circuit transfer gate D-FET diode

하여 설계한다.

- 47 -

그리고 의 에 인가되는 전압 가 이상 인가transfer gate Gate Vgs Schottky barrier voltage

되지 않도록 를 출력에 붙여 에 과전압이 걸리지clamp diode word driver transfer gate

않도록 하며 및 전력소모를 줄이도록 설계한다access time .

그림 2.3.9 word driver

회로의 설계2.3.1.5 Data in

회로는 를 사용한 회로를 써서 하려고Data in E FET cross coupled bistable latch write

하는 내용을 기억하여 에 안정되고 빠른 를 제공하는 역할을 한다bit line data .

의 출력은 에 를 하기에 충분한 값을 갖도록 하며 에 흐르latch cell write VOH, VOL Bit line

는 전류양을 크게 하여 속도를 높이기 위해 의 들 크게 설계한다write latch width .

- 48 -

그림 회로2.3.10 Data in

의 설계2.3.1.6 memory cell

은 그림 과 같이 보통 개의 로 구성되는데 부하로는memory cell 2.3.11 6 FET , D type FET

나 저항을 쓰고 구동 로는 를 로는 또는, FET E type FET , transfer gate E type D type

를 사용한다FET .

의 동작을 살펴보기로 하자cell "write"

에Bit line "High", Bit 에 가 실렸다고 가정하면 선택된line “Low" transfer gate Q5, Q6

를 통해 V1 은 "High" V2 는 상태가 된다"Low" . V1이 이므로"High" Q4는 이 되고"ON" V2

는 가 되며 마찬가지로"Low" Q3는 가 되어"OFF" V1은 안정된 상태를 갖게된다High .

- 49 -

그림 회로2.3.11 memory cell

Q5, Q6가 된 후에도 은 안정된 값을 유지한다 시에는"OFF" cell . read Q3, Q4가 되면서"ON"

의cell V1, V2가 Bit line, Bit 에 실려 로 입력된다line sense amp .

시나 에 다른 상태를 시에 상태를 보존해야하는데 이를 라read cell write cell cell stability

한다 에 영향을 미치는 요소로서는 구동 전류 및 전류. Cell stability FET Load FET ,

전류 전류 등의 요인이Transfer gate , Pull-up , bit line capacitance, bit line signal swing

있다.

- 50 -

를 분석하는 방법으로는 여러 가지 방법이 있으나 그중 한 방법을 보면 그림cell Stability

와 같은 의 배치에서2.3.12 cell ,

그림 안정도 분석 회로 모델2.3.12 Cell

에 을 에 을 쓴다step 1) cell 3 "0" , cell 4 "l" .

에 을 에 을 쓴다step 2) cell "1" , cell 2 "0" .

를 읽고 을 읽는다 또 를 읽는다step 3) cell 2 cell 1 . cell 2 .

에서 를 알 수 있으며 에서는 를 알 수 있다step 2) write stability step 3) read stability .

를 수행함으로써 를 알 수 있으며 를 수행함으로써step 2) write stability , step 3) read

를 구할 수 있다 그림 은 부하 의 폭과 의 폭을 각stability . 2.2.13 FET transfer gate FET

각 변화 시켰을 때 를 나타낸 것이다stability .

- 51 -

그림 및 에 한 안정지역2.3.13 WL WT cell

시 들 유지하기 위해서는 부하 의 전류를 일정량 이상 흘려주어야read state FET cell

시에도 상태가 보존됨을 알 수 있으며 시에는 의 가 커access cell write transfer gate FET

야 의 내용이 올바로 에 쓰여짐을 알 수 있다bit line cell .

그림 과 같은 을 구한 후2.3.13 stable region WL1WT를 선택한다.

의 설계2.3.1.7 Pull-up FET

는 의 폭pull-up FET Bit line swing , ΔVB을 줄여 동일전류에서 및rising time falling

을 줄여 속도를 빠르게 하기 위해 사용한다time .

- 52 -

그림 에 를 사용하였을 때와 사용하지 않았을 때 특성 차이를 나타2.3.l4 Pull up FET I-V

내었다.

(a) Pull - up type cell

(b) non Pull - up type cell

그림 동작시 특성비교2.3.14 read I-V

- 53 -

인 경우 의 과 은non Pull-up type bit line charging(rising) discharging(falling) Transfer

에만 의존하게 되지만 를 사용하는 경우는 에 의해 이gate Pull - up FET Ipull bit line

된다Charging .

즉,tr =

C B⋅ΔV B( Ipull- I T)

tf =C B⋅ΔV B( I T- Ipull)

CB : bit line capacitance

ΔVB : bit line signal swing

보다 를 사용한 경우에non pull up type pull up FET Δ 가 더 작으므로 도V cell read time

인 경우가 더 작게 된다 따라서 을 증가시키고 는 감소시킴으로써Pull up type . Ipull VΔ

을 줄일 수 있으나 는 에서 감지 할 수 있는 크기의 전압이어access time V Sense ampΔ

야 하며 보통 이상이어야 한다0.1V .

의 설계2.3.1.8 Sense amp

의 미약한 신호는 를 통해 증폭되어 로 전달된다Bit line Sense amp output buffer .

따라서 의 조건으로는 우선 작은 신호에 한 감지도 및 증폭도가Sense amp (Sensitivity)

좋아야 하며 속도가 빨라야 한다 그림 는 의 여러 유형을 보. 2.3.15 high speed sense amp

인 것이다.

는 로써 부하 의 폭이 작으며 전압이A) source coupled inverter pair FET common source

항상 이다0V .

는 로써 의 전압은B) Source coupled differential pair common source FET source

된다Pull-down .

- 54 -

그림 여러 유형의 회로2.3.15 Sense amp

는 와 비슷하나 전압이 되는 회로이며 는 에서 사C) A) output level shift D) Si NMOS SRAM

용되는 잘 알려진 회로로 최적감지조건을 위해 출력전압이 로current source FET feed

되는 특징을 갖고 있다back .

- 55 -

표 의 감지특성2.3.1 Sense amp

ΔVSENSE : minimum input voltage difference for

sensing

tAcc : SPICE simulated X address access time

2.3.1.9 output buffer

는 에서 나온 출력전압을 의 출력으로 내보내기 위해 일정output buffer sense amp SRAM

한 전압 이 되도록 하며 외부와의 을 고려하여 큰 게이트의 를 써서level , 50 loading FETΩ

구동능력을 높여주는 형태의 회로를 사용한다push-pull .

그림 회로2.3.16 output buffer

- 56 -

제 결과2.3.2 CaAs 1K SRAM

제 시뮬레이션2.3.2.1 DCFL

그림 은 의 전원전압의 변화에 한 을 시뮬레이션 한 것이다2.3.17 DCFL inverter Vout .

그림 의 전원전압 변화에 한 전달 특성 곡선2.3.17 DCFL inverter Vdd

그림에서 알 수 있는 바와 같이 가 이상이면 출력전압이 높아져 다음단 의Vdd 0.7 V FET

의 입력으로 사용될 경우 보다 커지게 되므로 실제 설계시Gate Schottky barrier voltage

입력으로 사용되는 경우에는 출력전압이 이상이 되지 않도록 설계하였다gate 0.7 V .

다음으로 부하 의 폭FET (WL 과 구동 폭) FET (WD 의 비를 정하기 위해) WL/WD비에 해

시뮬레이션을 하였다.

- 57 -

그림 에 나타난 결과와 같이 나 인 경우가 전달특성 곡선이 좋음을 나타냈2.3.18 1:12 2:12

으며 부터는 기울기가 완만함을 보였다4:12 .

그림 의2.3.18 DCFL inverter WL/WD비에 한 전달특성 곡선

이때 WL/WD 비에 한 도 고려해야 하며 그 결과는 그림 와 같다Noise margin 2.3.19 .

시뮬레이션 결과 은 인 경우가 가장 좋은 것으로 나타났으며 그림Noise margin 2:l2 2.3.19

와 그림 의 결과를 근거로 하여 본 설계에서는2.3.20 WL/WD비를 로 결정하였다2:12 .

- 58 -

그림 의2.3.19 DCFL inverter WL/WD비에 한 Noise margin

제 동작 시뮬레이션2.3.2.2 GaAs 1K SRAM write/read

설계후 및 동작을 시뮬레이션 하여 동작여부를 시험하였다GaAs 1Kb SRAM write read .

그림 는 동작 시뮬레이션 결과이다2.3.20 write/read .

방법으로는 기억 에 을 한 후 그 값을 하여 동작여Simulation cell "1" write read write/read

부를 시험하고 다시 상태를 반전시키기 위해 기억 에 을 한 후 그 값을 하cell "0" write read

였다.

- 59 -

그림 결과2.3.20 GaAs 1kb SRAM Simulation

구간별로 나누어 보면 에서 까지 구간은 이며 부터 까지의 구0ns 6ns I Write "1" , 6ns 12ns II

간은 부터 까지의 구간은 이고 부터 까지 구간read "1", 12ns 18ns III Write "0" , 18ns 24ns IV

은 동작을 나타낸다read "0" .

구간인 동작을 보면 인 에 이 인가되고I write "1" , data Input Din "1" WE 이 되어= 0

상태가 된다write enable .

- 60 -

가 가해지는 순간 가 시작되며 를 통과한 가 및address write Din buffer data bit line

를 지나 기억 에 됨을 보이고 있다 구간인 동작은 구간Transfer gate cell write . II read "1" I

에서 쓴 상태를 읽는 동작으로"1" WE = 1 이 되어 상태이며 신호가 인가되read address

면 기억 의 상태가 에 실리게 된다 이때 제어신호가 되어cell "1" bit line . sense amp ON

가 동작하게 되며 따라서 의 신호가 및 를sense amp bit line sense amp data out buffer

통해 에 이 나타난다Dout "0" .

구간은 구간과 비슷하며 을 하므로 상태는 에서 으로 바뀌게 된다III I "0" Write cell "l" "0" .

구간은 기억 의 상태를 하는 동작으로 의 상태가 및IV cell "0" read cell "0" bit line sense

를 통해 출력인 에 상태가 나타남을 보인다amp Dout "0" .

그림 그림 는 위의 시뮬레이션 결과로 나타난 의 및 을2.3.21, 2.3.22 cell write read time

도표화 한 것이다.

그림 의2.3.21 GaAs 1kb SRAM Write time

- 61 -

그림 의2.3.22 GaAs 1Kb SRAM read time

하는데 걸린 로 이를 별로 보면 가"write" total write time, twrite = 1.5 Part Data data

에 입력되어 에 인가되는데 까지 걸리는 시간이 이며 에input buffer bit line 0.6 bit line

완전한 가 실리는데 까지 걸리는 시간이 를 통과해서 에 완전Data 1.4 , transfer gate cell

히 되기까지의 시간이 이다 및 에서 상당시간 지연됨write 1.5 . Data input buffer bit line

을 알 수 있으며 지연시간을 단축시키기 위한 연구가 현재 진행중에 있다.

의 상태를 하는데 걸린 로 나타났다cell "read" address access time, tacc = 1.9 .

- 62 -

별로 보면 신호가 들어가서 출력으로 나오는데 까지의 지연시간이Part address decoder

이고 를 통과하는데 까지 가 열려 의 가0.4 word driver 0.5ns, transfer gate cell state bit

에 실리는데 까지 지연시간이 를 통과할 때까지의 지연시간line Ins, sense amp 1.4 Dout

으로 나타나는데 까지 지연시간이 이다 에서 상1.9 . Bit line, sense amp, output buffer

당시간이 지연됨을 알 수 있으며 설계목표인 를 만족시키기 위해서는 이들, tacc = 1ns

에 한 지연시간이 감소되어야 하며 이에 한 연구도 현재 진행 중에 있다Part , .

제 절 집적회로 및 검증2.4 CaAs layout

반도체 회로의 규모가 수준 이상이 되면 설계된 마스크의 오류를 눈으로 확인하기 어려MSI

워지므로 컴퓨터를 이용하는 검증용 소프트웨어가 널리 사용되어져 왔으나layout , GaAs IC

와 같이 공정이 일반적인 아닌 경우에는 입력데이터의 수정이 요구된다 널리 알려진.

검증용 소프트웨어로는 사의 를 들 수 있으나 그 외에도layout ECAD DRACULA silvarisco

사를 비롯하여 많은 회사에서 공급하고 있다 검증용 소프트웨어는 기본적으로 두 가. layout

지로 구분할 수 있는데 그 첫째는 기하학적 오류검증 부분이고 둘째로는 전기적 오류 검증,

부분이다 기하학적 오류 검증이란 공정의 한계 및 기본소자의 특성 때문에 제한되어지는. ,

마스크설계 규칙 의 위반사항을 검증하는 것을 말하며 전기적 오류검증이란(Design Rule) ,

설계한 회로와 된 마스크와 일치성여부를 검증하는 것을 말한다 일반적으로 전기적layout .

오류검증 부분은 제일 간단한 검증인 설계된 회로와ERC (Electrical Rule check), layout

의 일치여부를 검증하는 그리고 기생정전용량등을 추출LVS(Layout Versus Schenmatic)

하는 로 세분할 수 있다LPE(Layout Parameter Extract) .

- 63 -

그림 에 회로가 설계된 후 마스크가 완성되기까지 거쳐야 하는 검증방법의 종2.4.1 layout

류 및 순서를 나타냈다 회로 시뮬레이터 예를 들면 를 이용하여 설계된 회로를 바. ( SPICE)

탕으로 을 한 다음 의 오류여부를 검증하여야 하는데 제일 처음 검증하는 것이layout layout

기하학적 오류검증인 이다 최소선폭 및 최소간격 등을 검증하는 가 끝나면 전기DRC . DRC

적 검증을 하여야 하는데 전기적 검증은 회로가 클수록 훨씬더 많은 시간이 소요되므로 제

일 간단한 로 검증하고 통과되면 를 거쳐 회로 시뮬레이션용 데이터 파일을ERC LVS, LPE

추출한다 이렇게 추출한 회로 시뮬레이션용 데이터를 가지고 다시 회로 시뮬레이션을 하여.

봄으로써 마스크가 정상적으로 설계 되었는지의 여부를 확인한다.

본 연구에서는 집적회로 공정 중 공정수율면에서 잇점이 있고 어떤 종류의GaAs GaAs IC

도 만들어 낼 수 있는 차 배선금속형 공정에 하여 에서 설명하고E/D-type 3 4.2.1 , 4.2.2

에서는 기하학적 오류검증의 종류 및 근거를 설명할 것이다.

에서는 전기적 오류의 검증방법에 하여 설명하는데 사의 를 검증용4.2.3 , ECAD DRACULA

소프트웨어로 사용한다.

- 64 -

그림 검증 방법및 순서2.4.1 layout

- 65 -

집적회로 공정2.4.1 GaAs

집적회로 공정으로는 여러 가지가 제안되어 있으며 기본 소자의 특성 공정용이도 및GaAs ,

수율 등에서 서로 장단점을 가지고 있다 본 연구에서는 및 저. E/D type MESFET cermet

항을 사용하는 층 배선금속 공정에 하여 논하며 공정의 구체적인 조건보다는 및3 , layout

검증에 필요한 부분만을 설명한다 이 공정은 장의 마스크로 이루어지며 공정순서별 주요. 15

단면도를 그림 에 나타났다 기판으로는 반절연 를 사용2.4.2 . GaAs(Semi-Insulating GaAs)

하여 공정초기에 절연박막층을 증착하여 공정 중 불필요한 표면 노출을 방지한다 여GaAs .

러 번의 이온 주입을 하기 위해서는 각 마스크 간 정렬이 필요하고 이를 위해서 이미 증착

된 박막층을 식각하고 금속을 채우므로써 를 형성한다 형성된 를 기align mark . align mark

준으로 하여 채널부분과 채널부분을 선택적으로 이온 주입한 다음D-type E-type

다이오드 및 저항성금속과 와의 연결부분에 해capacitor, GaAs N+이온주입을 한다 그림.[

모든 이온주입공정은 이미 도포된 절연박막층을 통하여 하며 이때 사용된 절연박2.4.2(a)]

막층은 활성화 시 차 절연박막층과 함께 층으로 사용된다(activation) l Capping .

활성화 공정 후 이미 증착된 절연박막층을 이용하여 저항성 금속을 한다 절연층을, lift-off .

이용한 는 공정의 수율을 높일뿐 아니라 공정 후 표면이 평탄하므로 다음 공lift-off lift-off

정을 용이하게 하는 잇점이있다 저항성 금속의 열처리시 표면을 보호하기 위하여 차 절연. 2

막을 증착하고 열처리 한 다음 소자간 전기적 절연을 위한 이온주입을 하고 게이트 부분에

하여 약간을 식각을 행한다 그림 게이트금속과 차 배선금속을 방법으.[ 2.4.2(b)] 1 lift-off

로 형성한다 그림.[ 2.4.2(c)]

- 66 -

그림 집적회로 공정2.4.2 GaAs

- 67 -

게이트 금속은 표면과 서로 접하지만 차배선 금속은 와 직접 닿지 않아서GaAs 1 GaAs

현상을 줄인다 차 절연막층을 증착한 다음 차 금속과 연결된 부분에back gating . 3 1

을 만들고 방법을 이용하여 을 금속으로 채운다 그 위에contact-hole lift-off contact hole .

다시 차 절연층을 증착하고 방법으로 차 배선금속을 형성한다4 lift-off 2 .

그림 차배선 금속은 차배선 금속과 같이 을 금속으로 채우고 전[ 2.4.2(d)] 3 2 contact hole

면 증착 후 식각방법을 사용하는데 이는 그 위에 배선금속이 없으므로 평탄화할 필요가 없

기 때문이다 그림 저항체를 전면 증착하고 식각한 후 절연막을 증착하고 부.[ 2.4.2(e)] pad

분을 식각함으로써 전체집적회로 공정이 끝난다 그림.[ 2.4.2(f)]

위의 공정은 다른 기존의 공정에 비해 마스크 수도 많고 절연막을 많이 사용하고 있어 공정

이 복잡하지만 배선금속의 평탄화 때문에 공정수율을 높일 수 있는 장점이 있다, .

마스크 설계 에 있어서는 각 공정에 사용되는 마스크의 이름이 중요하므로 표(layout) 2.4.1

에 각 마스크 를 기준으로 공정순서를 정리하였다 게이트금속 인 및 차layer . layer "SCH" 1

배선금속 인 같은 로 설계할 수도 있으나 본 연구에서는 분리하여 설명한layer "IST" layer

다.

- 68 -

표 마스크를 기준으로 본 집적회로 공정순서2.4.1 GaAs

No layer name 공 정

1234

5

6789

10

11

12

13

14

15

ALGNDNENP

OC

ISORECSCHIST

1VIA

2ND

2VIA

3RD

RES

PAS

절연박막증착형성Align mark

채널 이온주입D-type채널 이온주입E-type

Diode, contact, N+ 이온주입차 절연막 증착1주입 이온의 활성화저항성 금속의 형상형성(lift-off)저항성 금속 열처리차 절연막 증착2전기적 절연용 이온주입게이트 부분의 절연막 표면식각게이트 금속 형성(lift-off)차 배선금속형성1 (lift-off)차 절연막 증착3

형성Contact-hole금속으로 채움hole (lift-off)차 절연막 증착4차 배선금속 형성2 (lift-off)차 절연막 증착5

형성Contact-hole금속으로 채움hole (lift-off)차 배선금속 증착3차 배선금속 형상형성 식각3 ( )저항체 증착저항체 형상 형성 식각( )보호용 절연막 증착

부분 식각 식각Pad ( )

- 69 -

의 기하학적 검증2.4.2 layout : DRC(Design Rule Check)

반도체 공정용 마스크를 설계함에 있어서 몇 가지 지켜야할 규칙이 있는데 이러한 제한사항

을 이라고 한다 은 일반적으로 최소선폭과 최소간격으로 표시되는design rule . design rule

데 하나의 마스크 내에서의 규칙을 내부 이라 하고 마스크와 마스크 사이에서의design rule

규칙을 상호 이라고 한다 내부 은 그 가 공정될 때의 기판상design rule . design rule layer

태 표면물질종류 표면요철정도 에 따른 최소기능 형상에 의해 거의 결정되며 그 밖에도 전( , ) ,

기적 특성인 직렬저항 누설전류 등을 고려하여 결정한다 표 에 각 에서의 최소, . 2.4.2 layer

선폭과 최소간격 결정요인을 정리하였다.

표 내부 결정요인2.4.2 design rule

No. layer 최소선폭 결정요인 최소간격 결정요인 비 고

1 ALG 형상 정확도 ×

2 ND ˝ 전기적 분리

3 NE ˝ ˝

5 NE 직 렬 저 항 누 설 전 류

6 OC 공 정 수 율 전기적 분리

7 ISO 전기적 분리 측 면 확 산

8 REC align ment 최소가능형상

9 SCH 최소가능형상 ˝

10 IST ˝ ˝

11 IVIA ˝ 측 면 식 각

12 2ND ˝ 최소가능형상

13 2VIA ˝ 측면식각+˝

14 3RD ˝ 최소가능형상

15 RES ˝ ˝

16 PAS ˝ 측면식각+˝

- 70 -

상호 은 각 간의 전기적 분리정도에 의해 거의 결정되며 그 밖에도design rule layer ,

표면요철방지 등을 고려하여 결정한다 표 에 상호 의 종류 및alignment, . 2.4.3 design rule

결정요인을 요약하였다.

표 상호 결정요인2.4.3 design rule

No layer 1 layer 2 최소간격결정요인 비 고

12345678910

NDNENPOC1ST1ST1ST1ST2ND3RD

NE, NP, OCND, NP ,OCND, NE ,OCND, NE , NPND, NE, NPOCRESSCHRESRES

전 기 적 분 리““

Back gating전 기적 분 리alignment

전기적 분리“ +

표면 요철 방지전 기 적 분 리

다음은 소자 내에서의 에 하여 논한다 그림 에 의 단면 및 필design rule . 2.4.3 MES FET

요 을 나타냈으며 표 에는 각 의 결정요인을 정리하였다 소자design rule 2.4.4 design rule .

내에서의 은 여유도를 고려하여 최소면적이 되는 조건으로 선정된다design rule alignment .

이 밖에도 검증사항으로는 및 의 방향성 및 첨예각 도형 등이design rule MESFET Diode

있다.

- 71 -

그림 에서의2.4.3 MESFET Design Rule

- 72 -

표 의 그림 참조2.4.4 MESFET Design rule( 2.4.3 )

기 호 설명 결정요인design rule

a

b

cd

efghijklmn

차 금속과 게이트금속의 연결시 최소1포함정도차 금속과 게이트 금속의 연결시 최소1겹침채널과 차배선금속의 최소이1격거리 게이트부분의 절연층 표면식각여유도게이트 금속의 활성층 포함 여유도차금속의 저항성 금속포함여유도1차 금속 저항성금속 최소 겹침1

-표면 식각 여유도게이트 길이절연층과 활성층의 최소이격거리

-게이트-n+최소이격거리게이트 저항성금속최소이격거리-

마스크 정렬 여유도 접촉저항

“ ”

back gating마스크정렬여유도 표면식각정밀도,

마스크 정렬여유도“

접 촉 저 항마스크정렬여유도 접촉저항,

표면식각정밀도“ ,공정가공 최소선폭마스크정렬여유도 측면확산,“ ”소오스 드레인 누설전류-마스크 정렬 여유도

의 전기적 오류검증2.4.3 layout

- 73 -

설계된 마스크로부터 전기적 연결 상태를 추출하기 위해서는 에서 다이오layout MESFET,

드 저항 등을 알아낼 수 있는 기본 데이터를 주어야한다 주어진 데이터에 의해, Capacitor, .

소자를 구분해 내었을 때 그 연결 관계를 검증하는데는 세 가지 방법이 있다 기본적인 연.

결 상태만을 검증하는 과 회로를 서로 비교하는ERC(Electrical Rule Check), layout

에서 회로 시뮬레이션용 입력 데이터 을 추출LVS(Layout Versus Schematic), layout file

하는 의 세 가지이며 의 순서로 검증하는LPE(Layout Parameter Extract) ERC, LVS, LPE

것이 효율적이다.

기본소자의 추출2.4.3.1

기존의 검증용 소프트웨어는 소자를 중심으로 개layout MOS(Metal Oxide Semiconductor)

발되어 있으므로 의 추출을 위해서 추출 명령어를 사용한다 추출MESFET MOSFET . JFET

명령어를 이용할 수도 있으나 등에서 이 여러 가지 기능을 가지고 있으므로ERC MOSFET

추출 명령어를 사용하는 것이 유리하다 추출 명령어 및 사용법은 다음MOSFET . MOSFET

과 같다.

ELEMENT MOS[type] layer-a layer-b layer-c

과 을 구별하는데 사용한다type : D-type MESFET E- type MESFET .

기본소자 특정도형만을 포함하는 로 이 에 도형이 있으면 그 부분을layer-a : layer layer

으로 인정한다MESFET .

게이트 로 에 해당layer-b : layer "SCH"

로 활성층과 게이트 의 논리작용으로 만들어지는layer-c : Source/drain layer layer yayer.

추출 명령어를 사용하여 본 공정에서 을 추출하는 과정은 다음과MESFET E-type MESFET

같다.

- 74 -

ELEMENT MOS[E] EFET SCH SD

활성층을 정의함OR NE ND NN : (E-or D-type)

절연성 이온주입 영역을 제외시킴NOT NN ISOL NNI :

와 게이트 금속의 접촉부분 추출AND REC SCH GATA : GaAs

을 특정 짓는 도형만을 가진 추출 즉 게AND GATE NE EFET : E-type MESFET layer ,

이트를 포함하면서 소오스 드레인과 접하는 도형/

활성층에서 소오스 드레인 추출NOT NNI EFET SO : /

은 과 같은 방법으로 하되 를 만드는 부분D-type MESFET E-type MESFET EFET layer

만 와 를 해서 으로 만들면 된다NE GATE layer AND DFET .

다이오드의 추출은 명령어를 사용하는데 그 형식 및 본 공정에서의 사용 예Schottky DIO

는 다음과 같다.

ELFMENT DIO layer-a layer-b layer-c

기본소자를 특징짓는 도형만으로 이루어진 로 이 에 도형이 있으면 그layer-a : layer layer

부분을 다이오드로 인정한다.

양극layer-b : layer

음극layer-c : layer

- 75 -

ELEMENT DIO DIOD SCH CATH

게이트금속이 와 접촉하는 부분추출AND REC SCH GATE : GaAs

다이오드를 특정 짓는 도형추출 즉 다이오드의 양극부분을 포함하AND NP GATE DIOD :

면서 음극과 접하는 도형

음극부분 정의NOT NP DIOD CATH :

2.4.3.2 ERC (Electrical Rule Check)

전기적 연결오류의 검증은 많은 시간을 요하며 프로그램 수행도중 오류를 발견하면 그 오류

를 프로그램 스스로의 방식으로 제거하고 진행하기 때문에 잘못된 을 검증하지 못하layout

는 경우가 있다 따라서 간단한 오류부터 검증하여 수정해 나가는 것이 전체적인 검증시간.

을 줄일 수 있다 기능 중 유용한 것으로는 명. ERC MULTILAB, SAMELAB, PATHCHK

령어를 들 수 있다 과 은 각각 하나의 에 다른 이름이 붙어 있. MULTILAB SAMELAB node

는지 다른 에 같은 이름이 붙어 있는지 여부를 검증하며 그 사용법은 간단하므로 설, node

명하지 않는다 명령어는 그림 에 나타낸 바와 같이 중 연결되지 않. PATHCHK 2.4.4 layout

은 를 검증하는데 사용된다node .

PATHCHK

PATHCHK

PATHCHK

LEVFL l

LEVEL 2

LEVEL 3

OUTPUT

OUTPUT

OUTPUT

ERR 1

ERR 2

ERR 3

50

50

50

오류가 있는 부분은 그래픽 모니터 상에 나타나는데 그림 의 과 같이 드레인쪽이 연2.4.4 ①

결되지 않은 오류는 번 에 이라는 셀 이름으로 와 같이 소오스쪽이 연결되50 layer ERR1 ②

지 않은 오류는 번 에 라는 셀 이름으로 과 같이 게이트가 연결되지 않은50 layer ERR2 , ③

부분과 와같이 소오스 드레인 모두가 연결되지 않은 오류는 번 의 라는 셀, 50 layer ERR3④

이름으로 각각 나타난다.

- 76 -

2.4.3.3 LVS(Layout Versus Schematic)

에서는 일반적인 전기적 연결오류를 찾아내는 반면 에서는 설계된 회로와 을ERC LVS layout

서로 비교하여 그 차이를 그래픽 화면에 출력한다 회로의 입력은 입력데이터 형태. SPICE

로 하며 특정한 프로그램에 의해 변형되어 사용된다.

그림 2.4.4 ERC Example

는 으로부터 다이오드의 크기 등을 계산하여 입력 데이터 형태LPE layout MESFET, SP ICE

로 출력하여 주며 특히 기생정전용량 등을 계산하여 주므로 보다 정확한 회로 시뮬레이션,

을 가능하게 한다.

- 77 -

제 절 결 론2.5

현재까지 진행된 결과를 요약하면 다음과 같다.

첫째 의 정확한 을 위해 기존의 모델을 분석 그, GaAs SRAM Simulation GaAs MESFET ,

문제점을 파악하여 모델의 개선방향에 해 연구하였으며 앞으로GaAs MESFET GaAs

의 히스테리시스 특성에 관해 연구할 예정이다MESFET .

둘째 을 차적으로 설계한 후 전체동작을 하였으며 그 중간, GaAs 1Kb SRAM 1 Simulation

결과는 표 과 같다2.5.1 .

표 2.5.1 The characteristics of GaAs 1Kb SRAM

Organization 1024 words × 1bit

Circuit E/D type DCFL

I/O level ECL

Supply voltage 0.7V, 1V, 1.5V, 2V, -1.5V, -3V

Device 0.8 mμ gate MESFET

address access time 1.9

소 비 전 력 0.2W

현재까지의 진행된 결과는 설계목표와 비교하면 속도면에서는 뒤지나 소비전력은 우수함을

보였다 앞으로 속도특성을 개선시킬 수 있는 새로운 회로를 설계하고 공정변수를 고려한.

좀더 정확한 모델을 이용하여 을 설계 최적화한 후에GaAs MESFET GaAs 1Kb SRAM

에 착수할 예정이다Lagout .

- 78 -

셋째 을 하기 위한 준비단계로 및 검증에 있어서, GaAs 1Kb SRAM Lagout , layout design

을 결정하는 요인에 하여 별로 정리하였으며 정해진 을 바탕으로 한rule Part , design rule

입력데이터의 작성 및 검증 전기적 연결상태의 오류검증 및 으로부터 직접 입, layout SPICE

력 데이터 을 추출하는 방법에 한 연구가 진행중이다file .

- 79 -

참 고 문 헌

1. S.NOTOMI et al., "A High speed 1k × 4 - Bit Static RAM Using 0.5 - gate

HEMT", 1987 GaAs IC Symposium, pp 177~pp 180, 1987.

2. MASAHIRO HIRAYAMA et al., "A GaAs 16 - kbit static RAM Using Dislocation -

Free Crystal", VOL ED-33, No. 1, pp.104~pp.110. JAN, 198

3. S.J.LEE et al.,"Ultra-Low power, High Speed GaAs 256-bit static RAM", 1983

GaAs IC Symposium, pp74~pp.77, 1983.

4. MASAHIRO HIRAYAMA, MASAYUKI INO, YUTAKA MASTUOK AND MASAMITSU

SUZUKI, "A GaAs 4kbit SRAM with Direct Coupled FET Logic", VOL SC-19, No 5,

pp.716 pp.720, 1984.∼

5. KAZUKIO TAKAHASHI, TADASHI MAEDA, FUMIAKI KATANO, TAKAS HI

FURUTSUKA, ASAMITSU HIGASHISAKA, "A CML GaAs 4kb SRAM" 1985 IEEE

ISSCC, pp.68~pp.69, 1985.

6. MASAHIRO HIRAYAMA et al., "A GaAs 16 - kbit static RAM Using Dislocation -

Free Crystal", VOL, ED-33, No 1, pp.104 pp.110, 1986.∼

7. KOICHI NISHIUCHI et al., "A Subnanosecond HEMT I -kbit Static RAM", VOL,

SC-21, No 5, pp.869~pp.874, 1986.

8. SATOSHI TAKANO, HIROSHI MAKINO, NORIYUKI TANIO, MINORU NODA, KAZU

NISITANI, SHIMPEI KAYANO, "A 16k GaAs SRAM", l987 IEEE ISSCC,

pp.140~pp.141, 1987.

9. B.L.Grung, H.K.Chung, W. Walters, G.Y.Lee, R.I.Mactaggart, s.

Schuldt, and K.L.Tan, "A HIGH-SPEED GaAs 256 × 4-BIT RAM", 1986.

GaAs IC Symposium, pp.93~pp.96, 1986.

- 80 -

10. Hirotoshi Tanka, Hiroki Yamashita, Nonoru Masude, Nobutoshi Matsunage,

Masaru Miyazaki, Hiroshi Yanazawa, Akira Masaki, Masaki, Norikazu Hashimoto "A

4k GaAs SRAM with Ins Acess Time", 1987, IEEE ISSCC, pp 138~pp.139.

11. WILLIAM V.MCLEVIGE, CHRISTOPHER T.M.CHANG, ALBERT H. TADDIKEN,

"An ECL-Compatible GaAs MESFET 1-kbit Static RAM", VOL.SC-22,

No.2,p.262-pp.267, 1987.

12. S.M.Sze, "Physics of Semiconductor Devices" 2nd Edition, 1987.

AWiley-Interscience Publication

13. Paolo Antognetti, "Semiconductor Devices Modeling with SPICE" 1987,

McGraw-Hill

14. R.Van Tuyland C.A.Liechit, "Gallium arsenide digital integrated circuits," Air

Force Avionics Lab., AFSC, WPAFB, Tech. Rept. AFAL-TR-74-40, Mar, 1974.

15. Walter R.CURTICE, "GaAs MESFET Modeling and Nonlinear CAD," IEEE

Transaction on microwave Theory and Technigue VOL.36, No 2, February 1988.

16. C.H.Hyun, "Analysis of Noise Margin and Speed of GaAs MESFET DCFL Using

UM-SPICE", VOL.ED-32,pp.1421,1986.

17. M.Ino et al., "Analysis for Optimum Threshold voltage and Load Current of E-D

Type GaAs DCFC Circuits", Elec Letts. VOL.17, No. 15, pp.522, 1981.

- 81 -

제 장 초고속 테스터 개발3 SRAM

- 82 -

제 장 초고속 테스터 개발3 SRAM

제 절 서 론3.1

의 필요성3.1.1 HIGH SPEED SRAM TESTER

급격히 증가하고 있는 정보의 처리를 위하여는 보다 빠른 통신 장치와 정보처리 장치가 필

요하게 된다 이를 위하여 통신 장치분야에서는 수 의 전송 속도를 갖는 광통신. Gbit/sec

과 수백 의 신호처리 능력을 가진 교환기들이 개발되고 있으며 정보처리장System ISDN ,

치 분야에서는 급의 병렬처리형10Gflops [Giga floating point processing per second]

슈퍼컴퓨터가 개발되고 있다 이러한 초고속 정보처리 및 통신 장치에는 와. Cache memory

다중화 장치 부분에 정도의 속도를 갖는 초고속 기억 소자와 논리 소자들이 쓰이Gbit/sec

게 된다.

당 연구소에서 개발할 초고속 은 이하의 을 목표로 잡고 있으며SRAM 3nsec access time ,

시스템 분야에 직접적으로 응용 가능하다 이러한 초고속 을 개발하기 위하여는 초고. SRAM

속 성능 평가 시스템이 요구되고 현재로서는 사용 가능한 시스템이 전무한 실정이다.

테스터의 측정가능 상은 논리 이 채택되고 있는 입력 단 출력 단SRAM , ECL level 22 , 8

이하이고 동작 속도가 이하인 들로 예상하고 있다1Gbit/sec digital IC .

기존 고속 테스터3.1.2 SRAM

그림 은 미국의 반도체 인 사의 고속 테스터로 를 제외하고3.1.1 maker GBL SRAM 2:l MUX

는 기존의 상용 장비를 이용하였으며 최 전환 속도를 갖는 에 의하여 결정, 1.8 MUX

되는 순간 최 인가속도가 인 테스터이다data 3.6 .

- 83 -

상기 테스터의 측정 상은 인가 에 동기 되어 동작하는 자사의 계열CLOCK 12GO SRAM

으로 한정되며 측정 상에 인가되는 고속 와 의 을 조절, double pulse select pulse timing

함으로써 의 동작 과 의 및 을 측정할 수 있는 구memory cycle time data setup hold time

조로 되어 있다.

그림 사의3.1.1 GBL HIGH SPEED TESTER I

그림 는 사의 또 다른 고속 테스터로 그림 의 와3.1.2 GBL 3.1.1 20 data generator

부분을 고속 과 등으로 제작한 와 로receiver SRAM gate 325 data generator receiver

치하여 의 고속도 연속 테스트가 가능하다 따라서 상기 테스터는 최 인256 cycle . data

가 속도 의 규격을 갖고 있음을1.3 , test pattern depth 256, test pattern width 16Bits

알 수 있다.

- 84 -

그림 사의3.1.2. GBL HIGH SPEED TESTER II

기존의 상용 테스터3.1.3.

그림 은 상용 테스터인 사의 시스템의 블록도이다 은 현재 최신형3.1.3 Fairchild S90 . S 90

디지털 테스터의 한 기종으로 분류되며 중앙제어기인 와 을 만, MICROVAX II test pattern

들어 주는 테스트 의 파형을 만들어주는Algorithmic Pattern Generator(APG), PULSE

에 기준 시간을 공급하는 를 인가하는Formatter, Formatter timing system, DC power

의 특성 측정을 위한 측정 시스템인 테스트된 를 받아 착오를supply, DUT DC PMU, data

검출하는 및 측정 상과 연결되어 과 테스트된 를error check system, test pattern data

송수신하고 논리 를 설정하여 주는 등의 들로 구성되어 있다level Pin electronics Block .

- 85 -

시스템과 몇 종류의 상용 테스터의 주요 규격을 정리하면 표 과 같으며 기존의 상S90 3.1.1 ,

용 으로는 동작 속도로 인하여 초고속 소자의 가 불가능함system dynamic functional test

을 알 수 있다.

그림 상용 테스터인 의3.1.3 S90 BLOCK DIAGRAM

- 86 -

표 상용 테스트들의 시스템 규격3.1.1

MODEL S90 J 937 DIC-8042XINCOM-558

8

MAKER FAIRCHILD TERADYNE ANDO FAIRCHILD

MAX. CLK RATE 50 50 40 25

ADDRESS BITS 24 BITS 24 BITS 24 BITS 24 BITS

PARALLEL DATA 20 BITS 16 BITS 16 BITS 8 BITS

MINIMUM PULSEWIDTH

5 5 6 10

MINIMUM PULSEPERIOD

20 20 25 40

HOST COMPUTER Micro VAX II SUN 2/120 NOVA S/120 ECLI . S/120

LANGUAGE PASCAL C-LANGUAGE BASIC XTRA

기존 들의 문제점3.1.4 TESTER

그림 의 테스터 은 최 연속 테스트 속도가 로 제한되고 유효3.1.1 GBL -I 20 test pattern

가 한 개이므로 가 불가능하다 고가의 계측 장비를 사용하므depth dynamic functional test .

로 경제성이 없다 그림 의 는 유효 가 충분하고 최. 3.1.2 GBL tester-II test pattern depth ,

연속 테스트 속도가 이므로 부분의 초고속 디지털 소자들의1.3 dynamic functional

가 가능하나 제작시 복잡한 조건이 예상된다 시스템 같은 상용 테스터test , H/W timing . S90

는 시스템 동작 속도가 초고속 소자에서 요구되는 속도인 정도에 비하여 큰 차1 Gbit/sec

이가 있어 기본적으로 가 불가능하다functional dynamic test .

- 87 -

제 절 측정방식3.2 Memory

서 론3.2.1

는 정보를 저장하는 과 을 선택하기 위한 및 저장된 정보를 입 출Memory cell cell decoder ,

력시키기 위한 주변 회로들로 구성되어 있다 은 규정된. dynamic functional testing test

을 에 인가하여 동작을 시킨 후 동작 결과를 이용하여 의 를pattern memory memory fault

탐지하거나 동작에 필요한 각종 특성을 측정하는데 그 목표가 있다timing .

본 절에서는 와 그를 탐지하기 위한 의 일반적 구조에 하여 고memory fault test pattern

려한다.

는 아래와 같은 유형으로 구분될 수 있다memory fault .

상태가 혹은 으로 고정되어 있는 경우A. Cell open or short : cell "1" "0"

의 고장으로 한 을 인지하는 가B. Address nonuniqueness : address decoder cell address

여러 개인 경우

같은 혹은 상에 있는 간의C. Cell/column/row disturb Sensitivity : column row cell

에 따른 상호 영향에 의한capacitive coupling fault

근접한 의 상호 간섭D. Sense amplifier interaction : Sense amp

불량 또는 과부하된 그리고 출력단의 용량성E. S1ow access time : decoder Sense amp

부하가 큰 경우 발생하는 fault

특정한 열을 인가할 때 발생하는 오류로서F. Data sensitivity : data · Sense amp

와 관계가 있다interaction, cell disturb sensitivity .

- 88 -

기억된 정보가 시간이 흐름에 따라 유실되는 오류로서 의 불완전G. Static data loss : , cell

구조에 의함.

이러한 의 오류를 탐지하기 위하여 이 필요로 하는 탐지능력은 세 가memory test pattern

지로 구분될 수 있으며 첫째 입출력 기능이 확실한지를 검사할 수 있어야 하며 둘째 각, ,

들이 동작하는지의 여부를 알 수 있어야 하며 끝으로 및 근접한 들의 상cell , Word line cell

호 영향을 검사할 수 있어야 한다 이러한 기능을 위하여는 의 구조에 따라 각각. memory

고유한 구조의 들이 개발되어야 하며 여기서는 각 기능별로 임의의 특정한test pattern

구조에 하여 설계된 의 동작 양식을 검토한다memory test pattern .

첫째 기능인 의 일예로서 을 테스트 하여보자, I/O integrity test 1K × 9bits RAM . address

번지 0.1.2.4 ...... 등의 의 승수 번지를 라 하고 들512 2 primary address , primary address

의 의 내용을 으로 초기화 시킨다 그 후 각 의array “000000000" . primary address cell

의 내용을 읽어 이 기억 된지를 확인하고 자기 번지수를 한 후 쓴array "000000000" write

내용을 읽어 확인한다 이러한 과정을 에 관해 반복하면 과. primary address address line

들의 상태를 점검 확인할 수 있다 구체적으로 이 이나 로data line . A4 address line "0" "1"

고정돼 있는 경우의 탐지법이 그림 에 도시되어 있다 여기서 의 내용은3.2.1-a.b . memory

번지가 로 초기화 되어있으며 나머지 의 은"0" "111 111 111" , primary address cell "000

으로 초기화 되어 있다고 가정한다 여기서 두 경우의 탐지 결과가 동일함을 알000 000" .

수 있다.

끼리 서로 붙어있는 경우는 그림 로서 는 즉address line 3.2.1-c,d c dominant zero short ,

이 공존시에는 으로 나타나는 경우이며 는 인 경우의 탐지"1" “0” "0" , d dominant one short

법들이다.

- 89 -

초기조건은 경우와 같다 그림 는 이 상호 결합된 경우들을 나타내a, b . 3.2.1-e, f data line

며 초기 조건은 역시 와 같다 결과적으로 그림 는a, b . 3.2.1-a, b, c, d, e, f address line

과 의 충실도를 전부 측정할 수 있는 들이며 의 필요조건data line test pattern test pattern

중 첫째 조건을 만족하는 종류의 들이다test pattern .

그림 이 로 고정된 경우3.2.1-a : A4 address line “1”

그림 이 에 고정된 경우3.2.1-b : A4 address line “0”

- 90 -

그림 3.2.1-c : A1과 A4 이address line “dominant zero”

상태로 상호 결합된 경우

그림 3.2.1-d : A1과 A4 이address line “dominant one"

상태로 상호 결합된 경우

- 91 -

그림 3.2.1-e : data line D1과 D4가 상"dominant zero"

태로 상호 결합된 경우

그림 3.2.1-f : data line D1과 D4가 상"dominant one"

태로 상호 결합된 경우

모든 의 동작성과 인접한 간의 현상을 탐지해 낼 수 있는memory cell cell disturb test

은 그림 이며 모든 에 을 하고 번지부터 내용을 읽은 후pattern 3.2.2 cell "0" write 0 cell "1"

을 하는 과정을 최상위 번지 즉 번지까지 행한 후 역순으로 을 읽고 을write , 1023 “1" ”0“

하는 과정을 최하위 번지 즉 번까지 수행한 후 위 과정들의 전부를 최상위 번지로write , 0 ,

부터 반복하는 방법이며 의 동작성 확인에 최우선의 목표가 주어져 있는, cell test pattern

이다.

- 92 -

그림 3.2.2 All cell functionability test

- 93 -

마지막으로 및 한 내의 근접한 들 간의 상호영향을 테스트하기 위한word line word cell

열은 의 크기가 및 인 경우 그림 에 표시되어 있고 그test data word 9 bit 18 bit 3.2.3 , test

의 알고리즘은 다음과 같다pattern .

의 인 경우 다음과 같이 으로 이루어져있으며1Kx 9bit RAM 12 step ,

전 에1. address "000 000 000" write

전 에 걸쳐 순차적으로 를 하고 를2. address "000 000 000" Read "011 111 111" write

전 에 걸쳐 순차적으로 를 하고 를3. address "011 111 111" Read “100 000 000” write

전 에 걸쳐 순차적으로 를 하고 를4. address "100 000 000" Read “1010 10 101” write

전 에 걸쳐 순차적으로 를 하고 를5. address "101010101" Read “010101010” write

그림 3.2.3 의 크기가 및 인 경우의word 9 bit 18 bit word

탐지용 열disturbance test data

- 94 -

전 에 걸쳐 순차적으로 을 하고 을6. address “010 101 010” Read “010 101 010” write

전 에 걸쳐 순차적으로 를 하고 을7. address “1100 11001“ Read 0011 0011 0” write

전 에 걸쳐 순차적으로 를 하고 를8. address “001100110 " Read ”1111 0000 1“ write

전 에 걸쳐 순차적으로 을 하고 을9. address “1111 0000 1” Read “0000 1111 0” write

전 에 걸쳐 순차적으로 을 하고 를10. address “0000 1111 0” Read 111 111 110" write

전 에 걸쳐 순차적으로 을 하고 을11. address “1111 1111 0” Read “0000 0000 1” write

전 에 걸쳐 순차적으로 을 하고 를12. address “0000 0000 1” Read 0000 0000 0“ write

수가 다른 경우는 의 경우와 유사하나 열만큼의 의 증감이 있다word 9 bit , test data step .

예제로서 행한 의 알고리즘을 종합적으로 정리하면 다음과 같1Kx 9bits RAM test pattern

다.

- 95 -

1Kx 9bits RAM TEST ALGORITHM

모든 의1. primary address에 을word “000 000 000”

write

↓

번지를 읽어2. 0 “000 000을 확인000”

이 에 고정되어data line "1"→있는지를 검사

↓

번지에 를3. 0 111 111 111“write

↓

번지를 읽어4. 0 “111 111을 확인111”

이 에 고정되어data line “0"→있는지를 검사

↓

모든 를 읽5. primary address어 그 내용을 검사

이 혹은address line "0 "→에 고정되어 있는지 혹은“1"

상태“dominant one or zero”에 있는지를 검사↓

번지의 에 에서6. 0 word “0"까지의 모든"512” primary번지에 해당하는address binary

를 하고 함write Read

들이data line “dominant→상태에 있는지를one or zero”

검사

↓

7. All cell test 모든 들의 에서 로cell "0" "1"→에서 으로의 변환성과 변"1" "0"

환시 발생하는 인접 과의cell를 검사disturbance

↓

- 96 -

및 한 내의8. word line word근접한 들의 상호celldisturbance test

특정한 가 인가될data word→경우의 cell disturbance test

이상과 같은 의 전체 알고리즘은 번 은 상태 점검용이며 번8 step 1 6 step I/O line , 7 step∼

의 를 한다 마지막 번 은 나 의 에 의cell integrity test . 8 step Sense amp word line Coupling

한 출력 상태의 상호 간섭 상태를 점검하기 위한 것이다 결론적으로 성능을 전반. memory

적으로 검사하기 위하여는 여러 종류의 이 필요하며 검사 상 의 구test pattern memory

조에 따라 적합한 알고리즘을 선택하여야한다.

의 종류 및 알고리즘3.2.2. test pattern

여기에서는 일반적으로 많이 쓰이는 들의 종류를 수행 시간에 따라memory test pattern

분류하고 각 들의 수행 속도와 장 단점을 비교한다 의 수를 이라 하면pattern , . memory bit N

보편적인 들의 수행 시간은test pattern N2. N3/2 에 비례한다 여기서는 각각의 경우를, N .

로 표기한다 의 탐지 능력은 일반적으로N- Squared, N-three-halves, linear . test pattern

수행시간이 긴 일수록 우수하나 탐지시간을 고려하면 이상의 급수를 갖pattern , N-Squared

는 은 매우 긴 수행 시간으로 인하여 실제적인 응용 가치가 작다test pattern .

은 의 기본 유형으로 한번의 동작 후에A. GALPAT : GALPAT N- Squared pattern write

이루어지는 번의 동작으로 특징 지워진다 의 알고리즘은 다음과 같다N read . GALPAT .

- 97 -

- GALPAT -

Step 1: 전 에 을cell "0" write

Step 2: For i=1 to N, doComplement contents of i cellFor j=1 to N, except j=i, doread iread jend docomplement i cellend do

Step 3: 전 에 을cell "1" write

Step 4: 를 반복한다step 2 .

이상과 같은 은 에서 에서GALPAT step 1 N cycle, step 2 2N2 과 에cycle, step 3 step 4

서 2N2 등 전체적으로+ N cycle 4N2 의 수행 기간을 갖고 있고 수+ 2N cycle , 1 cycle

행 시간이 이고 상 가 라면 분 초의 시간이 필10 sec test memory 4K × 1 bit 10 41 testμ

요하다 의 장점으로는. GALPAT cell open short, address fault, sense amp interaction

등 다양한 오류를 탐지해 낼 수 있는 점이 있고 단점으로는 수행 시간이 매우 긴 이유로,

이상의 에는 이용될 수 없다4K memory test .

의 알고리즘 중 의 이 없어진 것으로B. WALKING : A GALPAT step 2 read j operation

2N2 의 수행 기간을 가지며 의 장점 중 탐지+ 2N , GALPAT sense amplifier interaction

항목이 빠진 것과 동일하다.

- 98 -

C. WRITE RECOVERY :

의 와 오류 검출에 중점을 둔cell write recovery sense amplifier interaction test pattern

으로 과 비슷하며GALPAT 8N2 의 수행 기간을 갖는다 알고리즘은 아래와 같다- 6N . .

- WRITE RECOVERY -

Step 1 : 모든 에 을cell "0" write

Step 2 : For i=1 to N, doFor j=1 to N except j=i, doComplement jread iComplement jread iend doend do

Step 3 : 모든 에 을cell "1" write

Step 4 : 를 반복한다step 2 .

D. GALLOP DIAGONAL

은 과 상의GALLOP DIAGONAL right slope diagonal complementing diagonal N+ 1

개의 만을 과 같은 형식으로 한다cell GALPAT read .

에 비하여 수행 기간이GALPAT N 배 만큼 감소되나 탐지능력은 전 을 탐색할 수, cell

없으므로 떨어진다 상세 동작은 그림 에 나타내었다. 3.2.4 .

- 99 -

동작에 소요되는 시간은 2(N3/2 + 5N) ㆍ Td이며 여기서, Td는 한 수행 시간이다cycle .

탐지능력이 양호하고 동작 시간이 적당함으로 규모 의 테스트에 많이 쓰인다memory .

E. UP DIAGONAL :

의 과 전반적으로 같으나 상의 을D GALLOP DIAGONAL Complementing diagonal cell read

하지 않는다.

F. DOWN DIAGONAL :

의 의 상의 을 하지 않고E UP DIAGONAL right slope diagonal cell read complementing

만을 하며 그 외의 모든 동작은 과 같다diagonal read UP DIAGONAL .

그림 3.2.4 Gallop diagonal

- 100 -

G. MARCH

전 에 을 하고 최하위 부터 을 읽어 확인한 후 을 한 후에 위cell "0" write cell “0" "1" write ,

과정의 역 과정을 반복한다.

는 의 알고리즘과 같은 방법이다MARCH 3.2.1 All cell test .

H. CHECKER BOARD

에 과 순차적으로 반복하여 전 에 하고 시간 지연 후 전 의memory cell "0" cell write , cell

내용을 읽어 기억 내용이 보존되어 있는지를 확인한다 두 번째 단계로 과 의 순서로. “0" ”1"

위의 과정을 반복한다 와 의 상태 혹은 상태 변환 능력을 할. static data loss cell "1" "0" test

수 있다 동작 시간은 이며 초고집적 의 테스트에 많이 쓰인다. 4N. Td , memory .

I. SURROUND READ DISTURB

모든 에 을 하고 테스트 상 에 을 한 후 근접한 개 의 내용cell "0" write cell "1" write 9 cell

을 연속적으로 읽어 의 내용을 확인하는 과정을 전 에 걸쳐 행하는test cell cell test

이다pattern .

J. SURROUND WRITE DISTURB

의 와 같으나 근접한 개의 을 읽는 신 한다I. SURROUND READ DISTURB 9 cell write .

위에서 언급한 들의 종류와 그 성능 비교는 그림 에 있으며 수행 기간이test pattern 3.2.5 ,

길수록 오류 탐지능력은 좋아지나 동작시간이 많아지는 단점이 있음을 알 수 있다, .

- 101 -

결론적으로 특정한 를 테스트하기 위하여는 수행시간과 오류탐지 능력 및 오류탐지memory

특성을 고려하여 적절한 의 조합을 사용하여야 함을 알 수 있으며 에서test pattern , 3.2.1

언급한 를 테스트한 의 경우 종류의 특성 즉1K × 9 Bit RAM pattern 3 memory fault , I/O

등의 오류를 체계적으로 검출해 낼 수 있음을 보였integrity, All cell, Word disturbance

다.

방식MEMORY TEST

의 수행 수에의한 분류 및 특성비교1. TEST PATTERN CYCLE

그림 의 성능 비교3.2.5 Test pattern

- 102 -

제 절 테스터 설계3.3 SRAM

목표 활용 범위 및 동작 특성3.3.1.

를 위하여 필요한 조건들 중 의 알고리즘적인 면은Dynamic functional test test pattern

절에서 기술하였다 여기에서는 기 언급한 측면을 제외한 테스터의 에 의하여3.2 . S/W H/W

결정되는 전기적인 필요조건을 도출하여 테스터 설계 지침을 결정한다 이를 위하여 테H/W .

스터의 주된 측정 목표인 의 특성을 분석한다 고속 의 구조는 일반적으SRAM timing . SRAM

로 와 가 분리되어 있는 구조로 돼있고 신호에 동기되어data input bus output bus , CLOCK

동작하는 동기형과 비동기형으르 구분된다 입 출력 가 분리된 이유는 고속. data busㆍ

의 주된 응용 분야인 의 동작 특성에 기인한다 그림 은 동기형SRAM cache memory . 3.3.1

의 한 종류인 사의 계열 의 기능도와 이다 주요SRAM GBL 12GO memory timing diagram .

특성으로는 내부에 회로가 있으며 에 동기되어 동작하고 내부에memory timing , CLOCK ,

와 가 있다는 점이다 에 해당하는 의data registor control signal registor . Access time Tar

측정을 위하여는 입력 시점과 출력 시점은 만큼 차이가 있어야 한다CLK data save Tar .

측정 상의 를 결정하기 위하여는 테스터의 입력 시점과 출력 시점Tar , CLK data receive

은 명확하게 제어되어야 하고 측정 가능 의 최 최소 범위는 측정 가능한 최소 속도, Tar ,

와 최 속도 의 동작 성능에 의하여 결정된다 본 테스터에서는memory memory . ECL

의 인 를 최 제어 범위로 결정하였고 최소 제어 범위는 출력SRAM access time 15nsec ,

파형의 및 수신기의 중 가장 긴 시간에 의하여data rise, fall time data setup, hold time

결정되어진다.

- 103 -

최소 제어 간격은 사용되어지는 기준 의 최소 제어 에 의하여delay generator delay step

결정되고 와 변환기를 사용할 경우 최소 의 분해, 16GO60 delay generator 8bit D/A 60psec

능을 갖는다.

결국 측정 가능한 의 최 치는 이며 측정 분해능력 로 예상되access time 15nsec , 60psec

고 최소치는 의 출력 파형에 의하여 주로 결정되리라 예상된다, DUT data .

인 는 테스터의 에 의하여 결정되고 최소치로Read/write cycle time Trc cycle time

가 예상되며 최 치는 에 의하여 결정된다12000psec , DUT .

는 신호와Ts, Th, Tis, Tih CLK DATA IN(D0 D∼ 3), ADDRESS(A0 A∼ 7), WE, CE의 신호

인가 시점을 조절하면서 출력 를 관찰하여 측정되고 본 테스터 내에서는, data , DATA IN,

ADDRESS, WE, CE의 종류 입력 신호들의 을 가변 지연 동축선4 timing (Variable coaxial

으로 조절하여 측정할 수 있으며 가변 비연선이 없을 경우는 입력 측정delay line) data

기본 단위동작 시간만큼을 로 조절하여 측정할 수 있다buffer S/W .

가변 지연을 사용할 경우 최소 측정 가능치는 지연선 의 기계적인 정밀도에 의(delay line)

하여 좌우되나 현실적으로 문제가 되지 않을 것으로 예상된다 최 치는 지연 최 치이며. 1

로 설정하였다 적인 방법의 경우 최소치는 로 예상되며 최 치는nsec . S/W 1 nsec , 16 nsec

로 예상된다.

그림 는 비동기적 동작을 하는 의 의 구조도와 특성이3.3.2 MOTOROLA ECL SRAM timing

다 상기의 의 측정도 메모리와 차이점이 없으나 신호가 없어 측정의 기. memory GBL CLK

준 신호로 나 신호를 잡아야 한다는 점이 다르다ADDRESS DATA .

- 104 -

그림 사의 고속 기능도3.3.1-a GBL SRAM

그림 고속 의3.3.1-b SRAM timing diagram

- 105 -

그림 고속 의 특성3.3.1-c SRAM timing

그림 의 기능도3.3.2-a MOTOROLA ECL SRAM

그림 은 으로 구성된 기능을 갖는 사의 의 기3.3.3 Octal D F/F SISO, PIPO GBL 10 GO 22

능도와 특성을 나타낸다timing .

상기의 소자를 측정하기 위하여는 개의 가 필요하며14 test pattern width , DATA IN (D0∼

D7 의 개의 서로 다른 입력), DSO, CLOCK, RESET, OUTEN, PALDO, PAR/SER 7 timing

특성과 DATA OUT (OUT0 OUT7),∼ OUT 7등 종류의 출력 특성을 갖는 테스터2 timing

의 신호인가 능력과 신호 검출 능력이 필요하다.

- 106 -

그림 3.3.2-b MOTOROLA SRAM timing diagram

위 소자를 개의 입력 특성과 개의 출력 특성을 갖는 본 테스터로 측정하기5 timing 1 timing

위하여는 소자의 입력 가지와 출력 개를 가장 유사한 을 갖는 단자timing 2 timing 1 timing

들과 측정용 을 공유하여야 한다 이상 테스터 입 출력 의 에 관timing . test pattern timingㆍ

심을 두고 테스터가 갖추어야 할 동작기능을 예시적 소자들에 한 측정 예를 보여 기술하

였다.

테스터의 입 출력 의 와 는 최 의 을 측정한test pattern width depth 16K × 8Bit SRAMㆍ

다는 목표와 의 알고리즘을 모두 수용할 수 있어야 한다는 목표 조건으로 입력test pattern

출력 는 가 되게 설계하였다22Bits, 8Bits, depth 16Bits .

- 107 -

그림 의 기능도3.3.3-a GBL 10 GO 22

결론적으로 본 테스트는 최 인가 신호와 최소 인가 신호의 속도 차이가 배 이내이고16 ,

종류의 입력 종류의 출력 및 내의 입력 와 의5 timing, 1 timing 22Bits pattern width 8Bits

출력 를 갖는 소자를 의 속도로 테스트할 수 있도록 설계pattern width 1 GBit/sec cycle

되었다.

- 108 -

그림 의3.3.3-b GBL 10GO22 timing diagram

시스템의 구성3.3.2

테스터는 크게 개 인 고속3 Subsystem system controller, test instruments, pattern

로 구성되며 그림 는 본 시스템의 기능도이다transceiver , 3.3.4 .

는 와 두개의 및 로 구System controller IBM PC/AT digital I/O board GP-IB controller

성되어 있으며 시스템제어 발생 측정된 의 저장 및 이를 이용한 오류 검, , test pattern , data

출 기능을 갖는다.

- 109 -

시스템제어는 를 통하여 테스트용 기준 의 주파수 및 전력을GP-IB CLOCK HP8340 M/W

로 설정하고 측정 상에 필요한 직류전원 공급 및 동작 특성을Synthesizer , DC Hp6624

를 이용하여 측정하며 측정 의 파형을 를 이용하여 측정power supply , data sampling scope

한다.

은 와 에 의하여 발생된다 측Test pattern IBM PC/AT test pattern generation program .

정 의 저장은 의 와 를 이용하며 오류 검출은 저장된 측data C data digital l/O card PC/AT

정 와 에 의하여 만들어지는 예상 측정 를 비교data test pattern generation program data

함으로 이루어진다.

는 의 제어를 받아 와test instruments system controller DUT high speed pattern

에 필요한 신호를 공급하고 계측과 파형 관측을 담당한다transceiver , DC real time .

부분은 개의 을 받아 에 인가하고 측정된high speed transceiver 16 test pattern DUT ,

를 차 하는 기능을 가지며 및DATA 1 save trigger generator, clock generation clock

로 구성distribution, test data input buffer, test data output buffer, DC power supply

된다.

- 110 -

그림 시스템 기능도3.3.4 SRAM TESTER

- 111 -

3.3.3 Trigger generator

본 회로는 와 의 및 로 구성된10GO65 ripple counter 10G022 D F/F 10G00l NOR gate

의 주기에 해당하는 를 발생시키는M/W clock 4 one shot Pulse one shot pulse generator

개와 의 와 으로 구성된 의 동2 , DAC80 D/A convertor 16GO60 one shot pulse generator

작 시점을 하여주는 및 본 회로를 제어하는trigger delayed dual trigger pulse generator

출력의 논리 를 변환시키고 파형을 징세하기 위한 와digital I/O card level MC10124

로 구성된 제어신호 파형 정제 회로로 구성된다 본 회로의 출력단인10GO12 . generator

단과 단에서는 제어 신호에 따라 각각 주기의 주기에trigger receiver trigger M/W CLOCK 4

해당하는 폭을 가진 가 발생되어 를 하어 의 인pulse clock generator trigger , test pattern

가 시점과 된 의 수신 시점을 결정한다 이러한 인가와 수신 시점의 차이에 해당하test data .

는 시간은 측정 상의 에 해당하며 최소 최 의propagation delay time , 0 sec, 15 nsec

제어 가능한 값을 갖는다 그림 는 본 회로의 기능도이며 그림 은 본 회로. 3.3.5 , 3.3.6

이며 의 출력인 의timing diagram , DAC80 ANALOUT 16GO60 Aㅇ 3입력 전압에 따라 시연

시간이 결정되는 두개의 가 발생됨을 보여준다pulse .

- 112 -

그림 기능도3.3.5 trigger generator

그림 기능도3.3.6 trigger generator

- 113 -

3.3.4 Clock generator

본 회로는 와 개의 로 구성된10GO12B dual comparator 2 10GO 10 fanout buffer M/W

의 분배 및 위상 반전회로 과 개 구성된CLOCK , 10GO 10 2 10GO 22 octal D F/F trigger

및 분배회로 개의 로 구성된 의 주기가 어긋난signal retiming , 4 10GO 22 16Bit 1/4 one

개를 발생시키는 개와 주기가 어긋난 을zero pattern 2 pattern generator 2 1/4 pattern

하여 의 입 출력 구동용 을 발생시키는exclusive OR 16cycle , buffer clock 10GO 02 XOR

로 구성된다 본 회로에 의하여 발생된 두개는 각각gate . 16 cycle clock generator

단자에서 인가되는 에 의하여 발생시점이 결정되며trigger, receiver trigger trigger pulse ,

회로를 통해 및 및clock distribution DUT test data input buffer test data output

에 인가되어 전체 동작을 결정하는 구동 으로 쓰인다 본 회로의 최 동작 속buffer clock .

도는 에 있는 의 와 를 연결하는 선로의 전파 지pattern generator 10GO 22 OUT7B DSOB

연 시간에 의하여 결정되며 최 로 예상되며 전체 시스템의 동작 속도를 결정한다1.2 , .

그림 은 기능도이며 그림 은 이다 여기서 두개의3.3.7 , 3.3.8 timing diagram . trigger pulse

는 에 를 하고 시점에서 된10GO 22 one zero parallel data loading pulse falling loading

를 방출시키는 시점을 제어 한다one zero data .

- 114 -

그림 기능도3.3.7 clock generator

그림 3.3.8 clack generator timing

- 115 -

3.3.5 clock distribution circuit

고속 회로에서는 동기를 유지하기 위하여 신호의 정밀한 분배가 시스템 동작의digital clock

최 관건이다 본 테스터의 고속 입 출력 에서 사용되는 개의 은. · BUFFER 60 D F/F 10

의 전력을 갖는 한 이 필요하다 즉 의 출력의dBm concurrent CLOCK . , 60 line 10dBm

한 신호가 필요하다 각 는 의 인가 시점에 의하여concurrent CLOCK . test pattern bit clock

그 출력 시점이 결정되므로 시스템 목표 사양인 종류의 인가 특성을 가지기 위하5 timing

여는 에 인가되는 의 을 의 동작 속도에 따라input data buffer 44 line clock test pattern 5

가지의 특성을 갖게 만들어 주어야 하고 이를 위하여 개의 이timing , 5 Coaxial delay line

각 속성별로 부착되어야 한다 회로의 의 입력단은. clock distribution 10GO 01 D/B test

의 과 측정된 의 저장에 사용되는 의 제어단자 출력단이다pattern loading data PCL720 .

과 는 의 위상차를 갖는 출력단이다DUT CLK DUT CLKB 180° DUT drive clock .

그림 는 회로이며 그림 은3.3.9 test data input buffer clock distribution 3.3.10 test data

회로이다output buffer clock distribution .

- 116 -

그림 기능도3.3.9 test data output buffer clock distribution

- 117 -

그림 3.3.10 test data output buffer clock

- 118 -

3.3.6 Test data buffer

는 개의 으로 구성된Test data input buffer 16 D F/F SISO(Serial Input Serial Output)

개로 구성되어 있다buffer 22 .

본 회로의 최 동작 주파수는 에서 인가되는 구동 의 속도와clock generator , clock

를 연결하는 선로의 전파 지연시간에 의하여 결정된다OUT7B, DSOB .

각 단위 를 구동하는 은 회로에서 의buffer 16cycle clock clock distribution test pattern

인가 수순에 따른 특성을 가지고 인가되어 된 의 을timing , loading 16Bit test pattern DUT

로 출력 시킨다.

의 은 의 출력단과 의Test pattern loading PCL 720 3 byte clock distribution CKT PCL

제어단자에 의하여 이루어지고 의 인 를 하는데 걸리는720 , TEST 1cycle 16Bit data loading

시간은 8 μ 로 추정된다sec .

그림 은 이고 그림 는 를3.3.11 test data input buffer 3.3.12 test data OUTPUT BUFFER

나타낸다.

- 119 -

그림 3.3.11 test data input buffer

- 120 -

그림 3.3.12 test data output buffer

- 121 -

3.3.7 System DC power supply

의 는 된 출력단을 가지고 있는High Speed Section DC power supply floating 2 volt, 1.4

로 구성되고 각각의 출력 정격 전류는 이상 이어야volt, 1.8 volt DC power supply 75 A

한다 각 단의 출력전압 변동율은 모든 경우 이하여야 하며 기준 전압 의 설정. 2% , “GND"

에 따라 표 과 같은 최종 출력 전압과 논리 값을 갖는다, 3.3.1 level .

표 조건의 전압 설정은 회로 제작시의 측정 편이도를 위한 것이며 측3.3.1 test interface ,

정시 출력단의 가 허용되지 않는다 실제 회로 부분에서 소모되는 전력은“GND" short . VEE

단에서 30W, VSS 단에서 200W, VTT단에서 정도가 소모될 것으로 예측되나 논리30W ,

가변화를 위한 전압 인가 문제로 모든 전압에 하여 이상의 전류 용량을 보level DC 75A

유하여야 된다.

그림 은 의 기능도이며 각 전원의 순서는3.3.13 system DC power supply turn on VSS,

VEE, VTT 순서이고 순서는 순서의 역순이다turn off turn on .

표 기준전압 설정에 따른 전원전압 및 논리3.3.1 level

- 122 -

그림 3.3.13 DC power supply

- 123 -

시스템 및 동작 설명3.3.8 timing diagram

그림 는 시스템 이며 테스터 동작시의 주요 단자들의 동작 특성을 나3.3.14 timing diagram

타낸다 위 부분은 단자의 출력들이며 을 에. PC/AT I/O 22 × 16 test data pattern buffer

하고 출력 로부터의 측정된 를 저장하는 과정이다 번의loading , buffer 8 × 16 data . 1, 2, 3

열은 의 단자의 특성이며 의 열이data 3byte output 22bit data T1에서 T2 시점에 걸쳐 고속

에 되며 번의 신호는 번 일에 있는 단자에 출력된 를buffer loading 4 1, 2, 3 M data T2 시점

에 하여 에 하는 제어 신호이다 번의 신호는 번의 단자 입력단clocking buffer loading . 5 6 T

에 인가되는 측정 를 시스템 메모리에 저장하기 위한 신호이고 의 는data clocking , 7 E bit

된 를 에 방출시키는 신호이다loading test data DUT trigger .

번의 는 번의 신호를 발생시키며 발생된7 trigger pulse 9, 10 clock generator trigger 9,

번과 신호에 의해 개가 의 동작 주기의 속도로 방출되10 trigger test pattern 16 M/W clock

고 측정된 는 출력단 고속 에 차 저장된다 저장된 측정 는 다음data buffer 1 . data system

에 의하여 의 에 저장되고 준비된 예상 측정 와 비교되어loading cycle PC/AT memory data ,

를 평가하게 된다DUT .

시스템의 에서 까지의 동작 순서는 다음과 같다power on off .

A) PC POWER ON↓

B) SYSTEM power ON↓

- 124 -

C) VEE ON

↓

D) VSS ON

↓

E) VTT ON

↓

F) DUT POWER ON

↓

G) DUT POWER SETTING and DC measurement

↓

H) TEST PATTERN LOAD

↓

I) TEST

↓

J) TEST DATA COMPARISON and DATA save

↓

K) TEST RESULT OUTPUT

↓

L) DUT POWER OFF

↓

M) VTT OFF

↓

N) VSS OFF

↓

- 125 -

O) VEE OFF

↓

P) SYSTEM POWER OFF

↓

Q) PC POWER OFF

- 126 -

그림 3.3.14 System timing diagram

- 127 -

제 절 논리회로의 시뮬레이션3.4

시뮬레이션 방법3.4.1.

설계된 논리회로들은 상업적인 인 의 을 이용하여logic simulator "MENTOR" "QUICKSIM"

검증되었다.

논리 시뮬레이션에 필요한 로서는 들이 있으며tool “NETED", "EXPAND", "QUICKSIM"

된 부품과 를 사용하여 회로의 연결 상태도를 기술한 후 를modeling “NETED " “EXPAND"

사용하여 에 필요한 회로의 연결 상태를 기술하는"QUICKSIM" "SHEET1. NREL-$n" file

과 회로에 사용된 들의 소재지를 밝혀주는 인property link file "SHEET1, NREL-$n REF"

및 회로의 전기적 연결 상태를 기술하는 "DESIGN. EREL-$n 파일을 만든 후"

을 이용하여 시뮬레이션 한다 수행시의 화면 시간 단위 입 출“QUICKSIM" . "QUICKSIM" , , ㆍ

력단자의 설정은 와 을 만들어 사용할 수 있으며"DO" command macro command file

한 제어도 가능하다interactive .

시뮬레이션 시 입력 는 와 및 입력 형식으로 된stimulus "DO" command "Force" "CLOCK"

을 만들어 제어할 수 있고 한 신호 입력도 가능하다macro stimulus file , interactive .

그림 은 시뮬레이션의 순서도와 요구되는 군들을 나타낸다 상기의 절3.4.l "QUICKSIM" file .

차들을 운용 목적과 생성되는 을 중심으로 운용 순서로 정리하면 아래와 같다file .

회로의 구성품과 연결 상태를 나타내는데 쓰이며 필요한 는A. NETED : data component

이며 생성되는 은model data file "SHEET1. NREL-$n", "SHEET1.PIC-$n", "SHEET1.

NREL-$n 및 이다. REF", "$CGLB" .

- 128 -

에서 만들어진 회로 연결 상태를 하여 시뮬레이션에 필요B. EXPAND : "NETED" compile

한 파일을 만들고 에서 만들어지는 들을 로 쓴다"DESIGN. EREL-$" "NETED" file data .

와 에서 만들어진 파일과 화면제어파일 및 입력C. QUICKS IM : "NETED " "EXPAND" “ " "

파일 을 사용하여 논리 시뮬레이션하며 검출 가능한 회로의 오류는stimuls " setup, hold

과 논리기능 오류이다time violation .

의3.4.2. Component modeling

테스터 제작에 사용되는 고속 는 사의 계열 와IC “GBL" 10GO logic gate 16GO60 delay

이며 모든 동작을 논리회로를 이용하여 기술할 수는 없으나 논리 시뮬레이션에generator , · ,

는 충분한 정보를 갖는 부품의 논리 을 만들어 줄 수 있었다model .

논리 을 만들어 주는 개략적인 순서는 아래와 같다model .

위절의 동작과 동일하며 의 들을 이용하여 논리 기A. NETED : “NETED" "GEN-LIB” gate

능을 정의한다.

에서는 회로의 연결 상태를 기술하는데 에서는B. SYMED : "NETED" “SYMED" "NETED"

에서 정의된 기능도의 입 출력단자들을 정의한다.ㆍ

와 에서 생성된 을 이용하여 전기적인 연결 상태를C. EXPAND : “NETED” “SYMED” file

추출한다.

- 129 -

하는 소자의 특성을 을 사용하D. TIMING FILE EDIT : modeling timing "TEXT EDITOR"

여 기술하여 파일을 만들어 준다“TIME FILE, TS" .

와 에서 생성된 파일 및 을 이용E. QUICK PART : “SYMED" "EXPAND" "TIME FILE. TS"

하여 소자의 파일인 을 만들어 준다model "qpfile. g5" .

이상과 같이 만들어준 파일들은 을 이용하여 의modeling "LINK file" "NETED" component

에 등록시켜 논리 시뮬레이션에 사용된다library .

그림 그림 및 표 표 는 된 계열 의 기능도와3.4.2 3.4.5 3.4.1 3.4.4 modeling 10GO gate∼ ∼

을 나타내고 있다timing file .

시뮬레이션 결과3.4.3.

와 의 기본 논리를 검증하기 위한 은 그림Clock generator buffer schematic c.k.t diagram

과 그림 이다 동작 특성 시뮬레이션에서 사용된 소자의 전달 지3.4.6 3.4.7 . Clock generator

연시간이 정도인 관계로 시뮬레이션 가능한 최 인가 주파수는 이었다 이600ps clock 1 .

러한 결과는 시뮬레이션 프로그램이 가지고 있는 시뮬레이션의 한계점에 기인한다고 생각되

며 실 동작 속도와는 무관계한 결과이다, .

그림 은 회로에 한 논리 시뮬레이션 결과인 이며 시3.4.8 clock generator timing diagram

간축 에서 인가 인 의 주파수가 배 증가하는 경우의 동작 특성을175 CLOCK INPUT1 1.25

보이고 있으므로 인가된 신호의 을 와 의 시점에, INPUT1 16cycle INPUT2 INPUT3 trigger

서부터 잘라내어 과 에 출력하는 결과를 보여주고 있다OUTPUT1 OUTPUT2 .

- 130 -

그림 의 입출력3.4.1 QUICKSIM

그림 의 기능도3.4.2 10 GO 02 (QUICK PART)

- 131 -

표 의3.4.1 10 GO 02 time file

그림 의 기능도3.4.3 10 GO 10 (QUICK PART)

표 의3.4.2 10 GO 10 time file

- 132 -

그림 의 기능도3.4.4 10 GO 12 (QUICK PART)

표 의3.4.3 10 GO 12 time file

표 의3.4.4 10 GO 22 time file

- 133 -

그림 의 기능도3.4.5 10GO22 (QUICK PART)

- 134 -

은 의 단자에 입력되는 위상차를 갖는 신호이며P.SIG 1, 3 D F/F clock 180° INPUT1 ,

는 내부 의 구동단자인 의 단자의 입력 파형P.SIG 2, 4 pattern generator D F/F PARSEB

이고 은 의 단 출력이다, P.SIG 5 8 D F/F pattern generator 4 .∼

의 논리 시뮬레이션 결과는 그림 이며 입력이 지연된 파형으로 출력되고Buffer 3.4.9 , 16Bit

있으며 위 경우와 같은 이유로 최 시뮬레이션 가능한 주파수는 이 있다1 .

그림 3.4.6 Clock generator

- 135 -

그림 3.4.7 data buffer cell

그림 3.4.8 clock generator timing

- 136 -

그림 3.4.9 buffer timing

- 137 -

제 절 결 론3.5

본장에서는 고속 테스터의 기본 설계와 논리 검증 결과에서 설계된 테스터가SRAM

의 속도로 동작할 수 있으며 의 주요 특성을 측정할 수 있음을1GBit/sec , memory timing

기술 하였다.

앞으로 해야 될 일들로는 고속 의 제작에 필요한 및buffer PCB time delay schedule

유지 방안 등과 이를 이용한 제작과 본 시스템의 운용에 필요한 인stability H/W S/W test

등의 제작이 있pattern generator, testing sequence generator , instrument controller

으며 차 년도에는 제작 부분에 우선순위를 부여할 예정이다, 1 H/W .

- 138 -

제 장 소자 개발4 GaAs MESFET Simulator

- 139 -

제 장 소자 시뮬레이터 개발4 GaAs MESFET

제 절 서 론4.1

의 정확하고 효율적인 설계를 위해서는 의 기본 소자인 의GaAs IC GaAs IC GaAs MESFET

특성을 정확히 예측함이 필수적이다 이에 따라 의 특성 해석 연구가 여러. GaAs MESFET

방법으로 활발히 진행되고 있다 이들 방법은 해석적 방법과 방법으로 분류된다. Numerical .

해석적 방법은 의 특성을 물성적으로 해석하고 이를 수식화하여 압축된 모GaAs MESFET

델로 이끌어 냄으로써 전압 및 전류 변화에 따른 의 특성을 매우 짧은 시간GaAs MESFET

내에 계산해 낸다 이 방법은 계산 시간이 매우 짧은 장점으로 해서 등의 회로 시뮬. SPICE

레이터에 주로 활용된다.

이에 반해 방법은 소자 자체의 특성을 상세히 혹은 정확히 계Numerical GaAs MESFET ,

산하여 효율적인 제작을 위한 소자 시뮬레이션에 주로 활용된다는 면에서GaAs MESFET

해석적 방법과 용도상으로 구분된다.

본 장에서는 의 방법 중GaAs MESFET Numerical CVF (control Volume Formulation)

방법과 방법에 해서 설명한다Monte-Carlo .

방법은 의 에 해서 새로운 이동도 모델을 도CVF GaAs MESFET planar type MESFET

입하여 전류 이론을 토 로 시뮬레이션 했다 방식은 마찬가Drift-Diffusion . Monte-Carlo

지로 에 해서 내 의 움직임을 통계화하여planar type GaAs MESFET GaAs Particle

의 곡선 특성 곡선 등을 구한다GaAs MESFET v-E , I-V .

- 140 -

제 절 을 이용한 시뮬레이션4.2 Control volume formulation

서 론4.2.1.

최근들어 는Gallium Arsenide digital LSI(Large Scale Integrated circuit) ultra-high

에서 주된 소자로speed computer, giga bit/s rate optical fiber communication system

각광 받고 있다 이와 같은 는. LSI GaAs MESFET(Metal Semiconductor Field Effect

로서 성공적으로 제작되어 왔다Transistor) technology .

한편 설계 측면에서 보다 우수한 를 얻기 위해device MESFET performance device

은 필수적인 것이 되었다simulation tool .

이와 같은 이유 때문에 전류 이론에 바탕을 두고 에 한Drift-Diffusion GaAs MESFET 2

차원 수치 해석을 하였다 이때 한 의 구조는 와 을 측[1]. , Simulation MESFET source drain

면에 붙인 구조를 취하였는데 그 이유는 의 적용의, Control Volume Formulation method

간편성과 디바이스 해석의 편리를 위해서였다 그러나 이와 같은 구조는 단자 을. simulation

하기 위해 고려한 구조이지 실제로 제작할 경우에 형태를 취하고 있다planar .

따라서 당 해년도의 본 중간 보고서에서는 실제 제작에서 사용되는 Planar type GaAs

에 하여 을 하였다 또한 의 가MESFET simulation . , device gate length 1 이하의

단위로 줄어들면서 가 나타나게 되며 따라서submicron non-stationary effect

전류 이론에 의해 계산된 전류값은 실험치와 많은 오차를 발생하게 되고 이Drift-Diffusion ,

경우에는 이나 을 사용하여야 한다hydrodynamic model[2] Monte Carlo Method[3] [1].

- 141 -

그러나 이나 는 정확한 계산은 할 수 있으나hydrodynamic model Monte Carlo Method

이 굉장히 많이 걸리는 단점이 있다 따라서 본 보고서에서는computing time .

전류 이론을 그 로 사용하면서 하여 계산한 전류값이 실험값과Drift-Diffusion simulation

잘 맞게 하기 위해서 새로운 을 도입하여 를mobility model Planar type GaAs MESFET 2

차원적으로 수치 해석하였다.

이때 이산화하기 위해서 을 사용하였다 그, CVF(Control Volume Formulation method)[1] .

리고 이 이산화 방법에 의해 얻어진 를 풀기 위해서는matrix TDMA(Tri-Diagonal Matrix

을 이용한 를 사용하였다Algorithm) [1] line-by-line method[4] .

4.2.2. Numerical Model

기본 방정식4.2.2.1

정공 전류와 의 생성 재결합은 무시한다는 가정 하에서 에서carrier - n-type GaAs MESFET

의 전송을 나타내는 식은 방정식과 전자 전류 연속 방정식이 된다carrier Poisson .

- 142 -

여기서 φ 는 electric potential, Nd는 이온화된 불순물 농도donor , q는 electronic charge,

ε는 반도체의 유전 상수 그리고, n은 전자 농도이다 그리고. Jn은 전자 전류 밀도로서 다음

식과 같이 주어진다.

여기서 μn와 Dn은 각각 전자 이동도와 확산 계수를 의미한다 그리고. μn와 Dn사이에는

관계식이 만족한다Einstein .

경계조건4.2.2.2.

본 연구에서 사용한 샘플 디바이스 구조는 그림 과 같다 이때 사용된4.2.1 . GaAs MESFET

의 경계 조건은 크게 가지 경우로 나눌 수 있다3 .

와 의1) Source Drain Ohmic Contact( AB, EF)

이 경우의 경계 조건은 과 전자 농도가 고정되는 이potential Dirichlet Boundary Condition

사용된다.

그림 에 사용된 구조4.2.1 Simulation MESFET

- 143 -

연속 방정식의 경계조건

n = Nd (4.2.4)

방정식의 경계조건Poisson

여기에서

φS = Applied Source Voltage

φD = Applied Drain Voltage

이다.

의2) Gate Schottky Contact( CD )

를 함에 있어 가장 미묘하고 어려운 부분이 이GaAs MESFET simulation Schottky Contact

다 의 물리적 현상은 단히 복잡하고 어렵기 때문에 매우 간략화한. Schottky Contact

모델을 사용한다Fixed Boundary .

방정식의 경계조건Poisson

여기에서

φb = Built in Potential

φS = Schottky Barrier Height

φapplied = Applied Gate Voltage

- 144 -

연속 방정식을 풀기 위하여 농도의 경계조건은 가 제안한Laux Mixed Boundary Condition

을 사용하였다[1].

연속 방정식의 경계조건

3) Free Surface(Insulating Surface)( BC, DE, FG, HA, HG)

이 부분은 전류의 출입이 전혀 없는 부분으로 과 농도의 경계 조건으로Potential Neumann

경계 조건을 사용한다.

그림 의 경계 조건4.2.2 Free Surface

- 145 -

4.2.2.3 Mobility Model

지금까지 보고된 의 차원 수치 해석에서 사용된 은 전체의 절MESFET 2 mobility model

값에 종속적이라고 가정하였다 이것은 에 약간의 전계만 걸어주어도 전자는 에너[1]. device

지를 얻어 된다는 것을 의미하는 것이다hot .

그러나 이 은 강한 전압에 의해 발생한 전계 가mobility model built-in field(gate built-in )

방향의 수직 방향으로 나타날 때는 타당하지 않다channel .

왜냐하면 전자 전류의 방향은 낮은 하에서 에 거의 수직하기 때문drain bias built-in fie1d

에 전자는 로부터 에너지를 얻을 수 없다channel built-in field .

이것은 전자는 상태로 남아 있으며 는 낮은 전계의 값을 가져야만 한다는 것을cold mobility

의미한다 즉 이때 의 값은 상당히 클 것이 예상된다 따라서 이 단. , mobility . mobility model

지 전계의 절 값에만 종속적이라고 가정한다면 값이 매우 작게 나타나게 되고 전mobility

자 전류 또한 작게 된다.

이상에서 설명한 불일치를 개선하기 위하여 값이 의mobility quasifermi potential gradient

에 평형한 전계 성분만의 함수라고 가정한다[5].

이때 의 전계 종속식은 다음 식과 같이 변형된다mobility .

여기에서 Vs와 Eth는 각각 그리고 가 된다 또한0.8 × 107 /s 4.3 × 103 V/ . low field

mobility, μo는 농도에 종속적이라고 가정한다local impurity .

- 146 -

이때 E11은

E11 = (EㆍF)/lFl (4.2.12)

이고 여기에서

이 된다 이때. φn은 이다 식 을 보면 전류의 흐름방향 즉quasi-Fermi potential . (4.2.10) ( , F

와 평행한 방향 에 수직한 전계는 값에 영향을 주지 않고 있음을 보여 주고 있다) mobility .

결과검토 및 토의4.2.3

본 절에서는 가gate length 0.7 이고 의 두께가active layer 0.1 인 형planar type n

을 차원 수치 해석한 결과에 하여 논한다 계산에 사용된 의 구GaAs MESFET 2 . MESFET

조와 크기 및 을 형성시킨 것을 그림 과 표 에 나타내었다 그림control volume 4.2.3 4.2.1 .

에서 볼 수 있는 바와 같이 본 에서는 를 고려하지 않고4.2.15 simulation buffer layer

만 고려하였다active layer .

- 147 -

표 에 사용된4.2.1 Simulation device parameter

그림 는 본 에서 구한 형 의 전류 전압 특성4.2.4 simulation planar type n- GaAs MESFET -

이다 이 그림에서 살펴보면 낮은 전압인 경우에 실험값과 값이 체로 잘. drain simulation

일치하고 있음을 알 수 있다 그러나 전압이 증가함에 따라 두 값은 약간의 오차를. drain

발생하게 되는데 그 이유는 를 고려하지 않았기 때문에 발생하는 것이라 생각, buffer layer

된다.

일반적으로 의 동작에 있어서 에 낮은 전압이 인가되는 경우 부분의 전류MESFET drain ,

성분은 를 통하여 형성된다 그러나 에 인가되는 전압이 커짐에 따라active layer . drain

를 통하여 흐르는 전류 성분을 더 이상 무시할 수 없게 된다buffer layer .

본 논문에서 사용한 실험 는data 1.0 두께를 가지는 가 있는 상태에서 측정buffer layer

한 것이며 이와 같이 를 통하여 형성되는 전류 성분으로 인해[5], buffer layer simulation

값이 실험치 보다 약간 작게 나타나는 것이라 생각된다.

- 148 -

그림 4.2.3 0.7 를 갖는gate length planar type

을 으로 자른 그림MESFET Control Volume

- 149 -

그림 4.2.4 표 의 제원을 갖는 의 전류4.2.1 MESFET drain -

전압 특성의 실험값과 값의 비교simulation

그림 는 에 그리고 에 를 인가한 경우 이때 전압은4.2.5 drain 5.0(V), gate 0.0(V) ( built-in

의 분포이다 이 그림을 보면 거의 모든 전압이 의 단에 집중되-0.8(V)) potential . gate drain

게 되고 따라서 이 부분에 강한 전계가 형성될 것이라 예상된다.

- 150 -

그림 은 에 그리고 에 를 인가했을 경우의 전자 농도 분포를4.2.6 drain 5.0(V), gate 0.0(V)

나타낸 것이다 이 그림을 보면 그림 에서 보았듯이 이 많이 집중된 부분 즉. 4.2.5 potential ,

강전계가 형성된 부분에 전자의 공핍층과 축적층이 붙어 있는 이 형성되어 있음을 볼dipole

수 있다.

그림 은 그림 과 같은 조건에서 전류 의 흐름을 나타냈다4.2.7 4.2.5, 4.2.6 bias vector .Gate

아래의 공핍층 영역으로는 거의 전류가 흐르지 않고 있으며 전하 중성 조건을 만족하고 있,

는 전극 아래 부분과 전극 아래 부분에도 거의 전류 가 존재하지 않고drain source vector

있다 즉 의 전형적인 전류 흐름을 보여주고 있는 것이다. , planar type MESFET .

- 151 -

그림 에 에 를 인가한 경우 분포4.2.5 Drain 5.0V gate 0.0V potential

- 152 -

그림 에 에 를 인가한 경우 전자 농도 분포4.2.6 Drain 5.0V gate 0.0V

- 153 -

그림 에 에 인가한 경우 전류 의 흐름4.2.7 Drain 5.0V gate 0.0V vector

- 154 -

결 론4.2.4

본 보고서에서 가 인 의 차원 수치 해석을gate length 0.7 planar type GaAs MESFET 2

하였다.

이산화 방법으로는 를 사용하였다 기존의 논문들에Control Volume Formulation method .

서 은 전계의 절 값의 함수로 주어진 식을 사용하였는데 비해서 본 보고서mobility model

에서는 의 와 평행한 전계의 성분만을 고려하여서 전류가 지quasifermi potential gradient

나치게 작아지는 전류 이론의 단점을 보완하였다 이 을 사drift-diffusion . mobility model

용하여 한 전류 전압 특성은 실험값과 체로 잘 일치하였다simulation - .

그리고 내부에서의 분포 전자 농도분포 그리고 전류planar type MESFET Potential ,

의 흐름 등을 나타냄으로서 내부에서 일어나는 여러 가지 물리적인vector GaAs MESFET

변화를 알아볼 수 있었다.

앞으로의 연구과제로는 다음과 같다.

중간 보고서에서는 고려하지 못한 까지 고려하여 함으로써 보다1) buffer layer simulation

더 정확한 전류값을 구해야 할 것이다.

화 하는데 주력해야할 것이다2) Package .

계산 시간의 단축 에서 로의 계산 방법 변환i) - Directing method Alternating method

입ii) ㆍ출력 장치의 개선

- 155 -

참 고 문 헌

곽계달 시뮬레이터 개발 과학기술처 고속 개발 최종 연구 보고서[1] , “GaAs MESFET ", IC ,

pp.281-362, 1988.7.

[2] C.M.Snowden and D. Lord, "Two-Dimensional Hot Electron Model for

Short-Gate-Length GaAs MESFET's", IEEE Trans. on Electron Devices, Vol. ED-34,

No.2. pp.212-223, 1987.2.

[3] C.K.Williams, et. al, "Two-Dimensional Monte Carlo Simulation of a Submicron

GaAs MESFET with a Nonuniformly Doped Channel", Solid-State Electronics, Vol.28,

No.11, pp.1105-1109, 1985.11.

[4] S.V.Partanker, Numerical Heat Transfer and Fluid Flow, McGraw-Hill, 1980.

[5] Hirose, et al, "Two-Dimensional Simulation (MEGA) for GaAs MESFET

Applicable to LSI Design", IEEE Trans on. Computer-Aided Design, Vol.7, No.2,

1988.2.

- 156 -

제 절 방법을 이용한 시뮬레이션4.3 Monte-carlo

서 론4.3.1.

최근 모든 소자들은 초고주파용 을 요구하게 되었으며 가장 안전한 구조를 가진operation

것으로 알려진 는 이에 한계를 보이고 있다Si .

이에 반해 화합물 반도체인 는 고가이며 다루기 힘들다는 단점이 있지만 이미 무성GaAs

저항 특성 등 에서는 볼 수 없는 여러 특성을 갖는 것으로 알려졌으며 이, high mobility Si

를 이용하여 MODFET(Modulation Doped FET), MESFET, HBT(Heterojunction Bipolar

등 초고속 동작을 할 수 있는 소자들이 개발되고 있다 그 중Transistor) [1], [2], [3].

는 가장 안정된 동작을 하며 다른 소자를 개발하는데 있어서 기본이 되는 것으로MESFET

알려져 있다 의 동작특성을 고찰하기 위하여서는 의 특성을 여러 면. GaAs MESFET GaAs

에서 정확히 구하여 이를 에 이용하여야 한다simulation .

의 물리적 전기적 특성을 구하는 방법에는 여러 논문에 발표된 것처럼 여GaAs MESFET ,

러 가지가 있으나 그를 두 가지로 별하면 와 가 있analytical analysis numerical analysis

다.

본 연구에서는 중 방법 를 이용하numerical analysis Monte-Carlo particle simulation [4]

여 의 현상을 고찰하고 내 의 움직임을 통계화하여GaAs transport GaAs particle GaAs

의 곡선 특성곡선 등을 구하고자 한다MESFET v-E , I-V .

- 157 -

시뮬레이션에 사용된 의 구조와 적용4.3.2 GaAs MESFET FDM

지금까지의 의 시뮬레이션은 단일 소자형태 즉 와 이MESFET device , Source Drain device

의 좌 우측면에 붙어있는 형태를 편의상 채택한 경우가 부분이다 그러나 와 같이, . MMIC

직접화하는 시점에 있어서 형태나 구조를 직접 시뮬레이션하는 것Planar Recessed GaAs

이 필요하다 따라서 본 연구에서는 그림 과 같이 형태의 을 시. 4.3.1 Planar GaAs MESFET

뮬레이션 상으로 삼았다.

그림 4.3.1 Planar MESFET( )

그리고 시뮬레이션에 들어가기 전의 바이어스를 가해주지 않은 평형상 의 벌크에particle

서의 전자농도 분포를 구하기 위해 식 과 같이 기본이 되는 방정식과 식(4.3.1) Poisson

의 전류연속방정식을 를 사용하여 구한다(4.3.2) FDM(Finite Difference Method) .

- 158 -

V = Q/E X (N - Nd) (4.3.1)

V : potential(Volt)

Q : electron unit charge

의 유전상수E : GaAs

N : electron density

Nd : doping concentration

ㆍJ = 0 (4.3.2)

J = Q(Un × N × F) + (Dn × N) (4.3.3)

J : Q(Un × N × F) + (Dn × N)

Un : electron mobility

Dn : electron diffusivity

F : electric field

시뮬레이션이 되고 있는 유한격자의 수는 가로 세로 개이다 미분방정식을 풀기 위140, 20 .

한 경계조건으로는 경계조건과 경계조건을 사용하였다 즉 경계에서Dirichlet Neumann . ,

경계조건Dirichlet : V - VO = 0

경계조건Neumann : dV/dn - C = 0

단 는 상수 은 방향( , VO, C , n normal )

이다 두 경계조건을 소자 모델링에 적용하면 금속 접촉의 경우는 경계조건이고. , Dirichlet

그 외에는 경계조건이다 그림 는 경계조건을 정리한 것이다Neumann . 4.3.2 .

- 159 -

그림 소자의 경계조건4.3.2

에서의 은 로 주었고 농도의 경계 조건은Gate built in potential -0.8Volts ,

N = Nc × EXPQ/(KT) × Vb

K : Boltzmann const

T : absolute Temperature

Vb : Built in potential

을 사용하였다.

이 결과를 다음 그림 에 전위분포를 그림 에 농도분포를 하였다4.3.3 , 4.3.4 PLOT .

- 160 -

그림 전 위 분 포4.3.3

그림 전 자 농 도 분 포4.3.4

- 161 -

시뮬레이션에 사용한 특성 및4.3.3 CaAs Scattering

에서 는 를 고려하였다 또한E-K diagram conduction band -valley, L-valley, X-valley .Γ

관계는 을 사용하였다 즉E-K non-parabolic model .[5].

여기서 α는 이다non-parabolic parameter .

시뮬레이션에 사용된 의 특성은 표 과 같다GaAs 4.3.1 .

표 4.3.1 GaAs input parameter

- 162 -

에 사용된 종류는simulation scattering Optical phonon scattering, Acoustic phonon

scattering, Equivalent intervalley scattering, Non-equivalent intervalley scattering,

등 가지이다Impurity scattering 28 [ 6 ].

은Optical phonon scattering model

을 사용하였다.

- 163 -

은Acoustic phonon scattering model

을 사용하였다.

동일한 간의 즉 은valley scattering , equivalent intervalley phonon scattering L-valley

와 만 고려한다X-valley .(Γ 는 단 하나만 존재하므로 그 모델은 다음과 같은 식을-valley )

사용하였다.

다른 간의 즉 은 다음 모valley scattering , non-equivalent intervalley phonon scattering

델을 사용하였다.

여기서 Δi, Δj은 각각 전 와 후 의 이다scattering valley scattering valley energy minima .

- 164 -

마지막으로 은 다음 모델을 사용하였다Ionized impurity scattering .

다음 그림 는 각 에서의 를 나타낸 것이다4.3.5 valley scattering rate .

1) acoustic phonon2) optical phonon (absorption)3) “ (emission)4) nonequivalent intervalley (Γ - X : emission)5) “ ( ” : absorption)6) “ (Γ - L : emission)7) “ ( ” : absorption)8) impurity scattering9) total scattering

그림 4.3.5 scattering rate

- 165 -

방법을 이용한 시뮬레이션4.3.4 Monte-Carlo

케리어가 하여 이 일어나기까지의 시간은 에너지 인 의free flight scattering Ek particle

를total scattering rate Γ 라 하면 와(K) t t + Δ 사이의 될 확율은t scattering [7]

이다 여기서 는 의 확률 밀도이며. P(t) scattering

이다.

그러나 위 식을 직접 적분하기는 매우 어렵기 때문에 에total scattering rate

self-scattering factor λ0 를 첨가시킨다 즉(K(t)) . ,

그러면 실제 는 를 결정한 후 의 성분과 의 위치를 다음 식에 의하flight time t tf K particle

여 결정한다.

여기서 전기장은 방향과 방향을 고려하였으며 첨자 는 전 상태를 나타낸다z x o .

- 166 -

될 때까지 한 후 앞에서 설명한 중 적당한 이 발scattering free flight scattering scattering

생한다 이 때 일어난 종류는 에 의하여 결정한다 즉. scattering random number . ,

을 만족할 때 번째 이 일어난다n scattering .

이 때 을 줄이기 위하여 큰 를 갖는 을 우선하여 순위CPU time scattering rate mechanism

를 정하였다.

종류가 결정되면 이에 해당하는 만큼의 에너지 변화가 생긴다 그러나scattering . acoustic

과 의 경우는 에너지 변화가 일어나지 않는phonon scattering ionized impurity scattering

다 이 일어날 경우는 의 변화가 일어나므로 사. nonequivalent intervalley scattering valley

용해야 하는 도 변화되어야 한다total Scattering rate .

그러므로 다음 의 크기 는K K'

hK'2/2m* = E'(1 + αE')

E' = E + ΔE

(E : previous energy E' : next energy)

으로 결정된다.

다음으로 후 의 각 성분을 결정하기 위하여 를 사용하였다scattering K' random number .

Γ 에서 그리고, L-valley optical phonon scattering Γ 에서-valley acoustic phonon

의 경우scattering , θ는 를 이용하여 방법에 의하여 구하였random number Von Neumann

다.

- 167 -

φ 는 다른 를 이용하여 구하였다 그 이외의 에 해서는random number . scattering θ =

arccos(1-2R1), φ = 2 Rπ 2(Rl, R2 는 에 의하여 결정한다random number) .

각 의 전자밀도를 구하기 위하여 방법을 사용하였다node C1oud-in-Cell [9].

그림 4.3.6 C1oud-in-Cell

그림 에서 면적성분으로 적당한 와 함께 각 에 전자밀도가4.3.6 S1, s2, s3, s4 weight node

배당된다.

즉,

d(i, j) = S1/S

d(i+1, j) = S2/S

d(i, j+1) = S3/S

d(i+1, j+1) = S4/S

- 168 -

이며 는 농도를 수로 나눈 수치이다weight doping sample particle .

값을 구하는 방법은 아래와 같이 하였다.

그림 선형 과정4.3.7 searching

그림 에서 보듯이 인 전자가 하였을 때 번의 경우4.3.7 wave number K free flight (1), (2)

처럼 λr,p 또는 λr,p+1의 값을 사용하면 각각 인 다른 영역으로 전파상수가 천(P+3), (P+2)Γ

이한다 이는 중. free flight Γ가 상수라는 조건에 위배되므로 번의 경우처럼(3) Γ=λr,p+2를

사용하면 구간으로 전파상수가 천이하므로(P+2) Γ가 상수라는 조건과 일치한다 이와 같.

이 하여 전 λ값에 하여 적당한 Γ값을 찾는다 모든. λ값에 하여 만족할 만한 Γ값을 1.1

배하여 위의 과정을 반복 처리한다.

이를 Γ 라 한다-searching technique [8].

- 169 -

위의 과정을 로 나타내었다flow chart .

그림 방법의 흐름도4.3.8 Mante-Carlo

- 170 -

시뮬레이션 결과4.3.5.

의 북성곡선을 구하기 전에 의 물리적 특성을 시뮬레이션 하였다GaAs MESFET I-V GaAs .

각 계곡에서의 전자 점유율1)

전계 일 때 계곡에서 계곡으로의 천이율을 시간에 따라 시뮬레이션7, 20, 50KV (000) (100)

하여 그림 에 도시하였다4.3.9 .

낮은 전계에서 보다는 높은 전계에서 각 전자는 보다 빨리 에너지를 흡수함으로써 계(100)

곡으로 천이함을 알 수 있다.

(a)

- 171 -

(b)

- 172 -

(c)

그림 각 계곡에서의 전자 점유율4.3.9

- 173 -

전자의 평균에너지2)

전자의 평균 에너지는 다음 식에 의하여 계산하였다[10].

<E> = [ NL<E> + NL<E>L ]/N

NL 계곡내 점유 전자수: (000)

<E>L 계곡내의 전자 평균에너지: (000)

NL 계곡내 점유 전자수: (000)

<E>L 계곡내의 전자 평균에너지: (000)

시뮬레이션에 사용된 전자의 총 수N :

그 결과가 그림 에 도시되어 있다4.3.10 .

그림 전자의 평균 에너지4.3.10

- 174 -

전계가 높을 경우 에너지천이 지속시간을 감소함을 알 수 있으며 낮은 전계에서는,

가 거의 일어나지 않음을 알 수 있다 이로써 전계에 의한 에너지흡수와 산란에overshoot .

의한 양자손실이 거의 일정함을 알 수 있다.

전자의 평균 비행거리3)

전자의 평균 비행거리를 시뮬레이션 하여 그림 에 도시 하였다4.3.11 .

(a)

- 175 -

(b)

- 176 -

전자의 평균 비행거리가 직선이 되기 전에 이차곡선적 비행 특성이 나타났으며 이로 인하여

현상이 일어남을 알 수 있다 직선구간에서는 이미 전자의 각 계곡 점유velocity overshoot .

율이 더 이상 천이가 일어나지 않음을 그림 와 비교하여 알 수 있다4.3.9 .

(b)

그림 전자의 평균 비행거리4.3.11

- 177 -

전자 속도4)

시간에 한 전자속도를 전계 에 하여 시뮬레이션 한 결과가 그림 에7, 20, 50KV 4.3.12

도시되었다 전계가 큰 경우에는 가 발생되나 전계가 작을 경우에는 현. overshoot overshoot

상을 볼 수 없음을 알 수 있다 현상은 계곡의 전자가 낮은 캐리어 이동도. Overshoot (000)

를 갖는 상층계곡으로 천이함으로써 부성전도도를 갖는 현상 즉 가 발생한다, overshoot .

그림 전 자 속 도4.3.12

- 178 -

진행방향 및 문제점4.3.6

지금까지는 주로 벌크에서 일어나는 물리적 현상을 의 과GaAs GaAs E-K diagram

를 이용하여 시뮬레이션 하였다scattering rate Monte-Carlo particle .

이 결과는 의 를 고찰하는 자료가 될 것이며 나아가 특GaAs MESFET device physics I-V

성 곡선을 얻을 수 있을 것이다.

앞으로 진행 방향은 의 운동을 로 처리하여 각sample particle stochastic process

및 농도에 따른 전자분포 특성 곡선을 구하고 실제 실험치와 비교dimension doping , I-V ,

분석하여 그 결과를 얻고자 한다 또한 각 입력 가 여러 출력에 어떠한 영향을. parameter

미치며 이들의 최적 조건을 구하여 보고자 한다.

시뮬레이션에 사용된 장비는 와 이다 을VAX-750/VMS IBM-PC/AT . sample particle 1,000

개로 하였으나 오차를 줄이기 위해서는 보다 많은 을 시뮬레이션 하여야만sample particle

하지만 수를 증가시키는 것은 컴퓨터 용량 등에 한계를 보인다particle , run-time .

그러므로 을 줄이기 위한 시뮬레이션 방법이 또한 연구 사용되어야 한다run-time , .

- 179 -

참 고 문 헌

[1] David J.Wideiger, I.C.Kizilyalli, eta1, “Two dimensional Transient Simulation of

an Idealized High Electron Mobility Transister", IEEE Electron Devices, Vol ED-32,

No.6, 1985. pp.1092-1102.

[2] Peter R.H.Riemenschneider, et al, "A Finite-Element Program for Modeling

Transient Phenomena in GaAs MESFET's", IEEE Electron Devices, Vol. ED-30,

No.9, 1983, pp.1142-1150.

[3] Peter I. Rokett, "Monte-Carlo Study of the Influence of Collector Region

Velocity Overshoot on the High Frequency Performance of Al-GaAs/GaAs

Heterojunction Bipolar Transistor", IEEE Electron Devices, Vol.35, No.10, 1988,

pp.1573-1579.

[4] C.Moglestue, "A Self-Consistent Monte-Carlo Particle Model to Analyze

Semiconductor Microcomponents of any Geometry", IEE Computer-Aided Design,

Vol. CAD-5, No.2, 1986, pp.326-345.

[5] B.R.Nag, "Electron Transport in Compound Semiconductors", Springer-Verlag,

New York, 1980.

[6] W.Fawcett. A.D.Boardman, "Monte-Carlo determination of Electron Transport

properties in Gallium Arsenide", J.Phys. Chem. Solids, Vol.31, 1970, pp.1963-1990.

[7] Carlo Jacoboni & Lino Reggiani, "The Monte-Carlo method for the solution of

charge transport in semiconductors with applications to covalent meterials", Reviews

of Modern Physics, Vol.55, No.3, 1983, pp.645-705.

- 180 -

[8] P.I.Rockett, "Simple technique to improve the computational efficiency of

Monte-Carlo carrier transport simulations in semiconductor", IEE Proc, Vol.134, pt.

1, No.3, 1987, pp.101-l04.

[9] W.L.Engl, "Process and Device Modeling", Advances in CAD for VLSI, Vol.1,

North-Holland, p.198.

[10] Norman G.Einspruch, "VLST Electronics", Vol.4, Academic Press, New York,

1982.

- 181 -

제 절 결 론4.4

방식과 방식으로 게이트의CVF(Control Volume Formulation) Monte-Carlo 0.7 GaAs

에 한 시뮬레이션을 하였다MESFET .

방식의 경우 기존의 이동도 모델과는 달리 의 와 평행한CVF quasi-fermi potential gradient

전계 성분만을 고려한 이동도 모델을 사용하여 전류 이론의 단점을 보완한drift-diffusion

결과 의 특성이 실험치와 체로 잘 일치하는 결과를 얻었다 그러나GaAs MESFET I-V .

보다 정확한 해석을 위해 아직 고려하지 못한 영향을 고려하는 것이 필요하며buffer layer ,

계산시간 단축 및 입 출력 장치의 개선 등의 화하는 작업이 남아있다· Package .

방식의 경우 벌크에서 일어나는 물리적 현상을 의 과monte-Carlo GaAs GaAs E-K diagram

을 이용하여 시뮬레이션 하였으며 이 결과는 의 소자의 물Scattering rate GaAs MESFET

리 특성을 고찰하는 자료가 될 것이며 나아가 특성 곡선을 얻을 수 있을 것이다I-V .

앞으로 의 운동을 로 처리하여 각 및sample particle stochastic process dimension

농도에 따른 전자 분포 특성 곡선을 구하여 실제 실험치와 비교 분석하는 연구doping , I-V

가 더 필요할 것으로 사료된다.

- 182 -

제 장 결 론5

- 183 -

제 장 결 론5

본 연구는 개발을 위한 차년도로서 설계 고속 개발GaAs 4K SRAM 1 SRAM , tester , 2-D

개발을 위한 연구를 동시에 진행시키고 있다MESFET Simulator .

첫째 설계 연구로는 모델링 연구 설계 검증을 위한 활, SRAM FET , 1K SRAM , layout tool

용방안에 한 연구를 수행하였고 하반기에는 를 고려한 모델링 연구 및 목, hysteresis FET

표 성능동작 속도를 가진 설계를 수행하고 까지 추진할 예정이다SRAM layout .

아울러 검증기술 개발을 위해 등에 사용되는 상용 를layout DRC, ERC, LVS, LPE S/W

에 적용하여 장차 개발을 위한 검증 수단으로 활용할 예정이다GaAs 4K SRAM .

둘째 고속 개발 연구는 세계 최고속의 동작속도를 갖는 의 기능정립 및 논, test 1 tester

리회로 설계를 완료 하였으며 측정용 의 해석 및 기존 고속 의 동작 원test pattern tester

리 및 특성 분석을 수행하였다.

하반기에는 설계된 회로도에 따라 역의 설계 및 제작이 수행될 예정이며 아PCB H/W ,

울러 본 의 운용에 필요한system TEST PATTERN GENERATOR, TESTING

등의 개발이 수행될 예정이다SEQUENCE GENERATOR, INSTRUMENT CONTROLLER .

셋째 개발 연구는 기법과, 2-D MESFET Simulator Control Volume formulation

방식을 이용한 개발이 서로 독립적으로 수행 중에 있으며 하반기에는monte-carlo Simulator

의 에 적용하기 위한 프로그램 일부 개조와 사용자 부분에planer type MESFET interface

한 개발이 이루어질 예정이다.

- 184 -

이러한 연구 개발의 결과 본 과제의 차년도 종료 시점에는 소자설계 설계 및 검1 , SRAM

증 평가 기술 등에 있어서 세계 수준의 기술이 확보되리라 기 되며 이러한 기술을, SRAM

활용하여 본 사업의 최종 목표인 이 개발될 것이다4K SRAM .

- 185 -