背景

結論

上薗 巧， 佐藤 高史，益 一哉

東京工業大学 統合研究院 益研究室

電源電圧降下の時間的・空間的広がり可視化回路の設計

目的

試作回路

測定結果

付録 ー 益研究室で試作した回路

左: アナログ回路のみ中: アナログ回路と デジタル回路右: デジタル回路のみ

・リングオシレータを用いて電圧ー周波数変換を行う回路を設計した・リングオシレータを用いてチップ内の複数の点の電源電圧を測定する手法につい て検討を行い試作チップによりその動作を確認した・本回路構成により，電源電圧降下の空間的・時間的な広がりを可視化可能である

0.92

0.93

0.94

0.95

0.92

0.93

0.94

0.95

電源電圧 [V

]

Region #15

Region #12

Region #0Region #3

800µm420µm

・Region #15の電源電圧降下発生回路のみを動作・電源電圧降下の時間・場所依存性を評価可能

VDLY

NCB

#0 #1 #2 #3

#4

#12 #14 #15

#8

#13

制御レジスタ

0.8 mm

0.8 mm

0.8 mm

0.8 mm

90nm CMOS プロセス7ML(6Cu+1Al)

VDLY

ENn1 ird_clk

normal cell blk (NCB)DSEL

sensor cell block (SCB)

logic circuit block

VSSM

VDDM

VDD

VSS

[1] T. Sato, Y. Matsumoto, K. Hirakimoto, M. Komoda, and J. Mano,“A time-slicing ring oscillator for capturing instantaneous delay degradation and power supply voltage drop,”in Proceedings of IEEE Custom Integrated Circuits Conference, 9 2006, pp. 563–566.

電源電圧の降下

周波数の低下

SCBの遅延時間が増加

電圧ー周波数変換表を予め作成しておくことで，間接的に電源電圧を測定できる

リングオシレータを用いた電圧降下測定手法[1]

SCB

SCB

NCB VDLYVDLY

SCB

SCB

CLK

SCB

en1

SCB

en2

・SCB: en=0のときSCBは1を出力する・SCBからNCBへの経路の接点にはANDを配置する →1箇所の測定点あたり1.5個のANDセルがあればよい・各区画に電源電圧降下発生回路を配置

多数点の電源電圧降下測定回路

IN

OUT

DSEL

・DSELにより，通過するBufferの数を変化 させる

可変遅延回路(VDLY)

Buffer x 7

VSSM

CLKVDDM

Shift RegisterVSSM

Buffer x 7

・Buffer列により，電源電圧降下を 発生させる

電源電圧降下発生回路

・区画#0-#15・各区画の中央に SCBを配置

Vds

Vds

Vds

チップ内電源電圧

ノード p

電源電圧

t

ノード q

ノード r

・ある点で起こった電源電圧降下は電源網を通じて他点に広がる

小面積かつ簡易に電源電圧降下の時間的・空間的広がりを可視化する回路の作成

短時間で電源電圧降下が伝わる

ほとんど電源電圧降下が伝わらない

→電源電圧の監視，電圧降下不良の事前予測

・電力密度の増加・消費電力削減のための低電圧化

・電源網の設計時に電源電圧変動を精度良く計算・予測できるツール・電源電圧を集積回路の動作時に随時観測して回路動作にフィードバックする回路

信頼性の高い回路設計を行うためには