高耐圧mosfetモデリング技術の基礎と応用 · 高耐圧mosfetの特徴3 6 •...

H. Aoki, Ph.D.

高耐圧MOSFETモデリング技術の基礎と応用（初・中級）

第２２８回群馬大学アナログ集積回路研究会

2013年８月2７日

青木均

2

アウトライン

• 高耐圧MOSFETの種類

• 高耐圧MOSFETの特徴

• 高耐圧MOSFETの構造

• 高耐圧MOSFETの基礎物性と等価回路

• 自己発熱現象のモデル化

• 基礎的なMOSFETモデルを使った簡易的な高耐圧MOSFETモデリング（HVMOS，LDMOS，IGBT，SiC-JFET）

• まとめ

3

高耐圧MOSFETの種類

• DMOS (Double diffusion MOSFET)• HVMOS (High Voltage MOSFET)• LDMOS (Lateral Diffusion MOSFET)• IGBT (Insulated Gate Bipolar Transistor)• SiC (Silicon Carbide) -JFET, -MOSFET

比較的頻繁に使用されるシリコンFET系デバイス

4

高耐圧MOSFETの特徴１

• パワーMOSFETの基本的なFETで古くから使われている

• DMOS（Double-Diffused MOSFET）と呼ばれる構造で、N+基板の上に形成されたNエピタキシャル層表面側に低濃度のP型層（Pボディ）と高濃度のN型層を二重拡散で形成した構造

• 構造上耐圧を上げるためには，エピ層を深くする必要がある．せいぜい現実的なサイズでは，６０V耐圧まで

• 用途：比較的低耐圧のデスクリート部品

DMOS

5

高耐圧MOSFETの特徴２

• ＨＶＭＯＳデバイスは、低電圧ＣＭＯＳデバイスと共に製造することができ、バックゲート領域及びまたはドレイン拡張領域として低電圧ＣＭＯＳのＮウェル及びＰウェルを使用することができる．

• ゲート長を長くすることにより、空乏層がドレインからソース領域の拡散層に到達するのを防ぎ、これによりドレイン耐圧を確保．ドレイン耐圧の

確保のため、ゲート長が長く、また、低濃度拡散層が設けられているために、オン抵抗が高くなる

• 用途：LSI上の高耐圧回路全般

HVMOS

6

高耐圧MOSFETの特徴３

• ドレインとゲート間の電界強度を緩和する構造にした横型MOSトランジスタ

• ロジック回路の製造で使うCMOSプロセス技術を利用して製造できる

• DMOSに比べ，サイズに対して耐圧を高くできる

• ＨＶＭＯＳと同様の高耐圧でありながら、低オン抵抗化が容易

• 用途：GSM向け携帯電話機のパワー・アンプなど多くの出力段回路

LDMOS

7

高耐圧MOSFETの特徴4

• MOSFETのオン抵抗が高いという欠点と，バイポーラ・トランジスタのベース電流が大きいという欠点を補うために生まれたデバイス

• 大電流時の電圧降下が小さく温度特性が良い

• 集積化困難→シミュレーションは必要か？？

• 用途：電力インバータの主変換素子，無停電電源装置，交流電動機の可変電圧可変周波数制御，鉄道車両の制御，ハイブリッドカーなど

IGBT

8

高耐圧MOSFETの特徴5

• 接合型電界効果トランジスタ（JFET）ではSiCのバルク移動度をそのまま活用でき，MOSFET において懸念される酸化膜信頼性に関する問題も回避できる

• Siに比べて、絶縁破壊電界、電子飽和速度、

熱伝導率が大きくパワーデバイスに適用する上で優れた特性を有することから、より高耐圧（1200V）、高速動作、低オン抵抗

• SiCは熱酸化によりSiO2絶縁膜が形成できるが，キャリアの移動度が２桁小さい

• 用途：太陽光発電のパワーコンディショナーなど

SiC-JFET

SiCの材料特性

9

独立行政法人産業技術総合研究所によるデータ

SiCとIGBTのスイッチング損失比較

10

DMOSの基本構造１

11

DMOSの基本構造２

12

DMOSの等価回路

13

LDMOSの基本構造

14

HVMOSの基本構造

15

FoxFox Fox Foxn+n+

SiC-JFETの基本構造

16

H. Aoki, Ph.D.

自己発熱現象のモデル化

18

自己発熱モデルの歴史

• １９７２年にV. Negro, L. PannoneらがMOSFETで自己発熱現象を確認，“Self-Heating and Gate Leakage Current in a Guarded MOSFET”で発表

• １９９１年にP. C. Munro, F-Q. Ye らがサブ回路によるモデル化手法を“Simulating the Current Mirror with a Self-Heating BJT Model”で発表

• １９９１年にR. M. Fox, S.-G. LeeらがY-パラメータ計算によるモデル化手法を“Scalable Small-Signal Model for BJTSelf-Heating”で発表

• １９９４年にL. T. Su, J. E. Chung, D. A. Antoniadis, K. E. Goodson, M. I. FlikらがSOI-MOSFETのサブ回路によるモデルを““Measurement and modeling of self-heating in SOI NMOSFET’s”で発表

など． 18

19

自己発熱現象とは

• BOX構造などチャネル周りが囲まれた構造

のデバイスにおいて，動作時に流れる電流，チャネルの抵抗などにより熱が発生して，デバイス温度がさらに高くなる現象といわれている

サーマルフィードバックBJT小信号モデル

20

1BC B th B C

BCB th

Y e D Z I IYD Z P

⋅ +=

−

1CB C th C B

CBC th

Y e D Z I IYD Z P

⋅ +=

−

DB, DC Base, Collectorの電流による温度係数

Zth 熱インピーダンス

P 消費電力

IB, IC Base, Collector電流

自己発熱サブサーキットモデル

デバイス温度上昇分

環境温度

動作温度

再シミュレート

モデル等価回路に温度端子を追加１．

２．

３．

Zth ：熱インピーダンス

VDS, ID ：Drain電圧，電流

22

現自己発熱モデルの長所・短所

• サーマルフィードバックBJT小信号モデル

– 等式のため収束早い

– 小信号ACのみに効果あり

– 小信号ACでは自己発熱少ないので，意味あるのか？

• 自己発熱サブサーキットモデル（主流）

– 理にかなっている

– 比較的高精度

– 回路上で収束しにくい

A-自己発熱モデル（研究中）

• サブ回路モデルに比べて遙かに収束性能が良い

• 周波数依存モデル

( )( ) ( )

( ).

1

1

temp

ds

dstempds

ds sDCGACGsDCG

sGτ

τ

⋅+⎭⎬⎫

⎩⎨⎧

⎥⎦

⎤⎢⎣

⎡+

=

tempτ : temperature dependent time constant

基本方程式

24

HV-LDMOS自己発熱ドレイン電流特性@Vd=10V

0.0

50.0

100.0

150.0

200.0

0.0 10.0 20.0 30.0 40.0 50.0 60.0

Time [usec]

Id [

mA

]

0

2

4

6

8

10

Vg

[V]

Id

Vg

自己発熱特性DC・トランジェント評価（HSPICE)

ドレイン電流DC特性

0

50

100

150

200

0 5 10 15 20

Vd [V]

Id [

mA

]

Vg=2.0

Vg=5.0

33.17[mA]@Vg=2,Vd=10V

158.62[mA]@Vg=5,Vd=10V

33.17[mA]@Vg=2,Vd=10V

158.62[mA]@Vg=5,Vd=10V

自己発熱特性DC・トランジェント評価（ＳＰＥＣＴＲＥ）

H. Aoki, Ph.D.

BSIM3によるHV-MOSマクロモデリング

27

アウトライン

• 必要なTEGのサイズについて

• ビンニングTEGのサイズについて

• BSIMモデルによるHV-MOSマクロモデル（A-HVMOS）

• 抽出結果

通常のモデルパラメータ抽出用TEG

BINNING用TEG

L

W

必要なTEGのサイズについて

長い

広い

Weff

Leff

BIN 1 BIN 2

BIN 3 BIN 4

L1 L2

W1

W2

W4

L3長い

広い

ビンニングTEGのサイズについて

A-HVMOSマクロモデル

30

Mhv1（BSIM3）

MD（MOS Level 1）

G

D

S

B

bsim3v3_hv

MS（MOS Level 1）

31

HV_NMOS DC抽出結果Vth(基準Id) L依存性（W=10umデバイス）

HV_NMOS Vtl vs Lmask(W=10um)

0

0.2

0.4

0.6

0.8

1

1.2

1.00E-06 1.00E-05

Lmask[m]

Vtl

[V]

SH

OR

T

MS

HO

RT

1

MS

HO

RT

2

LA

RG

E

測定データ（抽出に使用）測定データ（検証用）シミュレーション

Vthは L,Wで正規化した基準電流での値

32

HV_NMOS DC抽出結果Vth(基準Id) W依存性（L=1.6umデバイス）

測定データシミュレーション

HV_NMOS Vtl vs Wmask(L=1.6um)

0

0.2

0.4

0.6

0.8

1

1.2

1.00E-07 1.00E-06 1.00E-05 1.00E-04

Wmask[m]

Vtl

[V]

SN

AR

RO

W1

SH

OR

T

SM

AL

L

SN

AR

RO

W2

SN

AR

RO

W3

Vthは L,Wで正規化した基準電流での値

33

HV_NMOS short

0 10 20 30 400

0.005

0.01

0.015

0.02

0.025

0.03

0.035

L/W=2.7u/99.9999u : idvd RMSerr:2.16[%]

Vd [V]

Id [

A]

Vg list : RMSerr5[V] : 12.10[%]10[V] : 3.78[%]15[V] : 2.55[%]20[V] : 1.56[%]25[V] : 1.43[%]30[V] : 1.92[%]35[V] : 2.14[%]40[V] : 2.23[%]

Vb const0

⋅ meas - sim

L/W=2.7u/100uL/W=1.6u/10u

0 10 20 30 40 5010

-15

10-10

10-5

100 L/W=2.7u/99.9999u : log-idvg

Vg [V]

Id [

A]

Vb list0

-5-10-15-20-25

Vd const1

⋅ meas - sim

L/W=2.7u/100uL/W=1.6u/10u

34

HV_NMOS small

0 10 20 30 40 5010

-15

10-10

10-5

100 L/W=2.7u/2u : log-idvg

Vg [V]

Id [

A]

Vb list0

-5-10-15-20-25

Vd const1

⋅ meas - sim

L/W=1.6u/0.6u

0 10 20 30 400

1

2

3

4

5

6

7

8x 10

-4

L/W=2.7u/2u : idvd RMSerr:3.09[%]

Vd [V]

Id [

A]

Vg list : RMSerr5[V] : 16.99[%]10[V] : 7.56[%]15[V] : 1.96[%]20[V] : 4.54[%]25[V] : 4.40[%]30[V] : 3.03[%]35[V] : 1.46[%]40[V] : 2.16[%]

Vb const0

⋅ meas - sim

L/W=1.6u/0.6u

35

HV_PMOS short

-50 -40 -30 -20 -10 0-0.025

-0.02

-0.015

-0.01

-0.005

0

L/W=2.8u/99.9999u : idvd RMSerr:2.12[%]

Vd [V]

Id [

A]

Vg list : RMSerr-5[V] : 3.73[%]

-10[V] : 3.42[%]-15[V] : 3.23[%]-20[V] : 3.31[%]-25[V] : 2.95[%]-30[V] : 2.04[%]-35[V] : 0.92[%]-40[V] : 1.30[%]-45[V] : 2.15[%]

Vb const0

⋅ meas - sim

L/W=2.7u/100uL/W=1.6u/10u

-50 -40 -30 -20 -10 010

-15

10-10

10-5

100 L/W=2.8u/99.9999u : log-idvg

Vg [V]

Id [

A]

Vb list05

101520

Vd const-1

⋅ meas - sim

L/W=2.7u/100uL/W=1.6u/10u

36

HV_PMOS small

-50 -40 -30 -20 -10 010

-15

10-10

10-5


Vg [V]

Id [

A]

Vb list05

101520

Vd const-1

⋅ meas - sim

L/W=1.6u/0.6u

-50 -40 -30 -20 -10 0-3

-2.5

-2

-1.5

-1

-0.5

0x 10

-4


Vd [V]

Id [

A]


-10[V] : 10.25[%]-15[V] : 3.77[%]-20[V] : 1.35[%]-25[V] : 2.27[%]-30[V] : 1.98[%]-35[V] : 1.20[%]-40[V] : 1.81[%]-45[V] : 3.67[%]

Vb const0

⋅ meas - sim

L/W=1.6u/0.6u

37

HV_PMOS（薄膜ゲート） short

-50 -40 -30 -20 -10 0-5

-4

-3

-2

-1

0x 10

-3

L/W=2.8u/59.9999u : idvd RMSerr:2.95[%]

Vd [V]

Id [

A]


-1.5[V] : 20.18[%]-2[V] : 7.45[%]

-2.5[V] : 5.61[%]-3[V] : 4.86[%]

-3.5[V] : 4.08[%]-4[V] : 3.26[%]

-4.5[V] : 2.57[%]-5[V] : 2.21[%]

-5.5[V] : 2.32[%]

Vb const0

⋅ meas - sim

L/W=2.7u/100uL/W=1.6u/10u

-6 -4 -2 010

-15

10-10

10-5

100 L/W=2.8u/59.9999u : log-idvg

Vg [V]

Id [

A]

Vb list05

1015

Vd const-10

⋅ meas - sim

L/W=1.6u/10u

38

HV_PMOS（薄膜ゲート） small

-6 -4 -2 010

-15

10-10

10-5


Vg [V]

Id [

A]

Vb list05

1015

Vd const-10

⋅ meas - sim

L/W=1.6u/0.6u

-50 -40 -30 -20 -10 0-7

-6

-5

-4

-3

-2

-1

0x 10

-4


Vd [V]

Id [

A]


-1.5[V] : 16.11[%]-2[V] : 5.78[%]

-2.5[V] : 5.11[%]-3[V] : 5.11[%]

-3.5[V] : 4.91[%]-4[V] : 4.53[%]

-4.5[V] : 4.07[%]-5[V] : 3.63[%]

-5.5[V] : 3.24[%]

Vb const0

⋅ meas - sim

L/W=1.6u/0.6u

39

DC W依存（L=3um)

IdVg@Vd=15v W依存Ｉｄｖｄ@Vb=0v W依存Measured

Simulated

40

DC L依存（W=20um)

IdVg@Vd=15v 1/L依存Ｉｄｖｄ@Vb=0v 1/L依存

Measured

Simulated

41

オーバーラップ容量抽出結果

rms error : 1.19 %max error : 2.87 %

Measured

Simulated

42

接合容量（面積大）抽出結果


Measured

Simulated

43

接合容量（周囲長大）抽出結果


Measured

Simulated

H. Aoki, Ph.D.

マクロモデルによるＬDMOS Modeling

45

アウトライン

• 対象としたLDMOSの構造

• Aモデルの等価回路

• TEGのサイズについて

• ＬＤＭＯＳの特性

• ＢＳＩＭ３のBINNINGモデル

• ダイオードの接合面積計算とRDX算出

• Cbdのチャネル幅依存モデル

• 抽出例

• 検証例

46

対象としたN-ch LDMOSの構造

47

対象としたP-ch LDMOSの構造

E C

BPNP Transistor P

BJT Gummel-Poon Model

Rsx = 5Ohm

Rdx

N-MOSFETBSIM3 version 3.1

JunctionCapacitanceUCB Diode

Model

1

2

114

33

3

D

G

S

B

48

Aモデルの等価回路（Ｎチャンネル）

BSIM3SOIモデル

49

Aモデルの等価回路（Pチャンネル）

Rsx = 5Ohm

Rdx

P-MOSFETBSIM3 version 3.1

JunctionCapacitanceUCB Diode

Model

1

2

11

4

33

3

D

G

S

B

DX

SX

BSIM3SOIモデル

2013/8/14

50

TEGのサイズについて

チャネル長（μm）チャネル幅（μm）

0.5 50.7 100.7 200.7 1001.2 10

2 102 208 10

0

1

2

3

4

5

6

7

8

9

0 20 40 60 80 100 120

チャネル幅（um）

チャ

ネル

長（um

）

51

51

ＮーＬＤＭＯＳの特性（単体）

• Ｖｔｈの基板効果がほとんどない

• バルクＭＯＳＦＥＴの構造と大きく違うため、抽出したモデルパラメータに物理的な意味がない

• ソース・ドレイン間の寄生ダイオードに、高注入領域でのキンクが現れている－－＞バイポーラ・トランジスタと同様

• ソース・ドレイン間の接合面積を特定するのが非常に困難

• 基板・ドレイン間の接合面積も特定困難

• 自己発熱特性

52

52

ＮーＬＤＭＯＳの特性（サイズ依存）

• ＶｔｈのＬ，Ｗ依存がほとんどない

• ドレイン抵抗のチャネル長依存がない（ドレイン抵抗のチャネル幅依存のみある）

• 基板・ドレイン間の接合エネルギー傾斜がデバイスサイズによって変化している－－－＞ドーピング濃度の変化？

• ピンチオフ点での電界が大きく変化するため、ＶｓａｔのＬ，Ｗ依存が必要

• オン抵抗のサイズ依存

53

53

PーＬＤＭＯＳの特性（単体）

• Ｖｔｈの基板効果がほとんどない

• バルクＭＯＳＦＥＴの構造と大きく違うため、抽出したモデルパラメータに物理的な意味がない

• 弱反転領域の特性がなだらか

• ソース・ドレイン間の接合面積を特定するのが非常に困難

• 基板・ドレイン間の接合面積も特定困難

54

54

PーＬＤＭＯＳの特性（サイズ依存）

• ＶｔｈのＬ，Ｗ依存がほとんどない

• ドレイン抵抗のチャネル長依存がない（ドレイン抵抗のチャネル幅依存のみある）

• ピンチオフ点での電界が大きく変化するため、ＶｓａｔのＬ，Ｗ依存が必要

• オン抵抗のサイズ依存

55

ＢＳＩＭ３のBINNINGモデル

effeff

P

eff

W

eff

L

WLP

WP

LPPP

×+++= 0

BINNINGパラメータ

56

N-ダイオードの接合面積計算とRDX算出

RDL=RDX*M1.W

RDX=RDL/M1.W

（１サイズのデバイスから抽出）

NPNとダイオードのパラメータはすべてのサイズで共通

57

P-ダイオードの接合面積計算とRDX算出

RDL=RDX*M1.W

RDX=RDL/M1.W

（１サイズのデバイスから抽出）

ダイオードのパラメータはすべてのサイズで共通

58

N-Cdsのチャネル面積依存モデル

Length Width Capacitan L x W5.00E-07 5.00E-06 1.99E-14 2.50E-127.00E-07 1.00E-05 3.15E-14 7.00E-127.00E-07 2.00E-05 3.41E-14 1.40E-117.00E-07 1.00E-04 1.27E-13 7.00E-112.00E-06 2.00E-05 1.37E-13 4.00E-11

Cds vs. Channel Areay = 0.96161(0.0016x + 2E-14)

0.00E+00

2.00E-14

4.00E-14

6.00E-14

8.00E-14

1.00E-13

1.20E-13

1.40E-13

0.00E+00 1.00E-11 2.00E-11 3.00E-11 4.00E-11 5.00E-11 6.00E-11 7.00E-11 8.00E-11

L x W

Cds L x W

C versus LW

59

P-Cdsのチャネル面積依存モデル

Length Width Capacitanc L x W5.00E-07 5.00E-06 2.24E-14 2.50E-127.00E-07 1.00E-05 3.42E-14 7.00E-127.00E-07 2.00E-05 3.67E-14 1.40E-117.00E-07 1.00E-04 1.30E-13 7.00E-112.00E-06 2.00E-05 1.40E-13 4.00E-11

Cds vs. Channel Areay = 0.96161(0.0016x + 2E-14)

0.00E+00

2.00E-14

4.00E-14

6.00E-14

8.00E-14

1.00E-13

1.20E-13

1.40E-13

0.00E+00 1.00E-11 2.00E-11 3.00E-11 4.00E-11 5.00E-11 6.00E-11 7.00E-11 8.00E-11

L x W

Cds L x W

C versus LW

60

N-Cbdのチャネル幅依存モデル

Length Width Capacitan L x W5.00E-07 5.00E-06 5.14E-13 2.5E-127.00E-07 2.00E-05 5.81E-13 1.4E-117.00E-07 1.00E-04 1.05E-12 7E-112.00E-06 2.00E-05 6.07E-13 4E-11

Cbd vs. Channel Widthy = 0.9565(6E-09x + 5E-13)

0.00E+00

2.00E-13

4.00E-13

6.00E-13

8.00E-13

1.00E-12

1.20E-12

0.00E+00 2.00E-05 4.00E-05 6.00E-05 8.00E-05 1.00E-04 1.20E-04

Width

Cbd Capacitance

線形 (Capacitance)

61

LDMOS高精度パラメータ抽出例（１）

２０セル抽出結果（idvd特性）

RMS ERROR=1.15%

MeasuredSimulated

62

LDMOS高精度パラメータ抽出例（２）

２０セル抽出結果（idvg - vd特性）

MeasuredSimulatedRMS ERROR=3.24%

63

４０セル自己発熱抽出結果

LDMOS高精度パラメータ抽出例（３）

RMS ERROR=4.18%

拡大図

自己発熱効果をシミュレーション

MeasuredSimulated

64

LDMOS高精度パラメータ抽出例（４）

rms error: 1.767%

Measured

Simulated

オーバーラップ容量抽出結果

[pF]

65

LDMOS過渡応答検証例

２０セル過渡特性（0～20μs）

４０セル過渡特性（0～20μs）

H. Aoki, Ph.D.

IGBTモデリング

67IGBTモデリング概要

• デバイス構造概要

• ３つのモデリング・アプローチ

• IGBTマクロモデル（A-IGBT）

• 出力電流特性結果

• スイッチング特性

• Electro-thermal SPICE Modeling

68

IGBTデバイス構造比較

V-DMOS IGBT cross section Trench IGBT cross section

デバイス構造と基本等価回路

IGBTモデリングアプローチ

Function Model Macro Model Compact Model

IGBT基本マクロモデル

高精度IGBTマクロモデルの特徴

• DC/CV/トランジェント/Sパラメータの

• シミュレーション精度は既存のコンパクトモデル(Kraus Model)と同等以上．

• 温度効果シミュレーションに限界有．

• シミュレーション速度が遅い

• 自己発熱効果シミュレーションに限界有．

高精度IGBTマクロモデル(A-IGBT Model)

73

Re

D4

D3

D1 D2PNP

RgNMOS

Rc

Cathode

Gate

Anode

74

Electro-thermal SPICE Modeling

• 自己発熱，隣接デバイスによる接合の温度上昇は無視できない

• SPICEベースのシミュレーションで温度上昇を表現するためには，電気信号に置き換えて表現

• 特に自己発熱モデリングでは，モデルのソースコードを改造する以外には，サブサーキットにより表現するしかない

75

モデルパラメータの温度依存表現手法

Novel self-heating IGBT model with added subcircuits

for dynamic variation of semiconductor parameters

76

自己発熱を表現するためのサブサーキットモデリング

Dynamic temperature feedback circuit for IGBT FBSOA/SCSOA assessment

77

サブサーキットモデルのシミュレーション例

Coupled electro-thermal model

H. Aoki, Ph.D.78

IGBTモデリング例

～日立製MBN1200E33E～

79

79

ICE vs VCE特性モデリング結果

A-IGBT Model

VCE[V] VCE[V]

Measured（データシートより数値化）

IC[KA] TC=25

VGE：7~15V （2V Step）

TC=125

VGE：7~15V （2V Step）

80

8/14/2013

80

ICE vs VCE広範囲バイアスSim検証結果

Log(VCE[V])

IC[KA]

VGE：7~15V （1V Step）VCE：1~3001V （2V Step）

A-IGBT Model@TC=25

A-IGBT Model@TC=125

81

8/14/2013

81

ダイオード順方向電流特性モデリング結果


A-IGBT Model

Forward Current [KA]

Forward Voltage [V]

TC=25

TC=125

82

8/14/2013

82

vc [LOG]

cie

s/ci

es/c

ies.

m c

ies/

cies

/cie

s_s

coe

s/co

es/c

oes.

m c

oes/

coes

/coe

s.s

cie

s/cr

es/c

res.

m c

ies/

cres

/cre

s.s

[LO

G]

1E-1 1E+0 1E+1 1E+21E-9

1E-8

1E-7

1E-6

容量特性モデリング結果


A-IGBT Model

Cies

Coes

Cres

Cap [F]

TC=25

Vce [V]

83

8/14/2013

83

ton, toff characteristics

0.0

2.0

4.0

6.0

8.0

10.0

12.0

0 200 400 600 800 1000 1200 1400

Ic [A]

ton

, to

ff [

us

]

ton_spec

toff_spec

ton_sim

toff_sim

ターンオン，ターンオフタイム検証結果

TC=125LS=100nHLLOAD=200nHVCC=1650VRG=3.9ΩVGE=±15V

ton

toff

スイッチングテスト回路

84

Cresチューニング後のスイッチング波形Sim検証結果（IC=300A）


IC

VCE

VGE

VIN

85

Cresチューニング後のスイッチング波形Sim検証結果（IC=1200A）


IC

VCE

VGE

VIN

H. Aoki, Ph.D.

IGBTモデリング例

～富士電機製1MBH75D-060S～

87

8/14/2013

87

vc [E+0] ic

vc_v

ge8v

_t25

/ic.m

ic

.s

icvc

_vge

10_1

5v_t

25/ic

.m

[E+

0]

0 1 2 3 4 50

100

200

300

400

vc [E+0] icv

c_vg

e8

v_t1

25

/ic.m

ic.

s ic

vc_

vge

10

_1

5v_

t12

5/ic

.m [

E+

0]

0 1 2 3 4 50

100

200

300

ICE vs VCE特性モデリング結果

A-IGBT Model

VCE[V] VCE[V]


Tj=25

VGE：8，10，12，15V

Tj=125

VGE：8，10，12，15V

IC[A] IC[A]

88

8/14/2013

88

vc [LOG]

ic.

s ic

vc_s

im_1

25c/

ic.s

[E

+3]

1E+0 1E+1 1E+2 1E+30.0

0.2

0.4

0.6

0.8

1.0

1.2

ICE vs VCE広範囲バイアスSim検証結果

Log(VCE[V])

IC[A]

VGE：7~15V （1V Step）VCE：1~500V （1V Step）

A-IGBT Model@Tj=25

A-IGBT Model@Tj=125

89

ve [E+0] ie

.m

ie.s

id

fwd

_1

25

c/ie

.m

idfw

d_

12

5c/

ie.s

[E

+0

]

0.0 0.5 1.0 1.5 2.0 2.5 3.00

50

100

150

200

ダイオード順方向電流特性モデリング結果


A-IGBT Model

Forward Current [A]

Forward Voltage [V]

Tj=25

Tj=125

90

8/14/2013

90

vc [E+0]

ci

es.m

ci

es_s

cr

es/c

res.

m

cres

/cre

s.s

coe

s/co

es/c

oes.

m

coes

/coe

s/co

es.s

[L

OG

]

0 5 10 15 20 25 30 351E-10

1E-9

1E-8

1E-7

容量特性モデリング結果


A-IGBT Model

Cies

Coes

Cres

Cap [F]

Tj=25

Vce [V]

91

8/14/2013

91

Switching time vs. Collector CurrentVCC=300V, RG=6Ω, VGE=±15V, Tj=125

1.E-08

1.E-07

1.E-06

1.E-05

0 50 100 150 200

Collector Current: IC(A)

Sw

itch

ing t

ime

: to

n, to

ff(s

ec)

ton_spec

toff_spec

ton_sim

toff_sim

ターンオン，ターンオフタイム検証結果

Tj=125LLOAD=100nHVCC=300VRG=6.0ΩVGE=±15V

toff

ton

スイッチングテスト回路

Rg=6.0Ω

92

8/14/2013

92

t i m e [ E - 6 ]

vou

t.s [

E+

0]

iou

t.s [

E+

0]

0 1 0 0 2 0 0 3 0 0 4 0 0 5 0 00

1 0 0

2 0 0

3 0 0

4 0 0

- 5 0

0

5 0

1 0 0

1 5 0

t i m e [ E - 6 ]

in

vg

.s [

E+

0]

0 1 0 0 2 0 0 3 0 0 4 0 0 5 0 0- 2 0

- 1 0

0

1 0

2 0

スイッチング波形Sim検証結果（IC=50A）


VGE

VIN

IC

VCE

93

8/14/2013

93

t i m e [ E - 6 ]

vou

t.s [

E+

0]

iou

t.s [

E+

0]

0 1 0 0 2 0 0 3 0 0 4 0 00

1 0 0

2 0 0

3 0 0

4 0 0

- 5 0

0

5 0

1 0 0

1 5 0

t i m e [ E - 6 ]

in

vg.

s [E

+0]

0 1 0 0 2 0 0 3 0 0 4 0 0- 2 0

- 1 0

0

1 0

2 0



VGE

VIN

IC

VCE

94

8/14/2013

94

t i m e [ E - 6 ]

vou

t.s [

E+

0]

iou

t.s [

E+

0]

0 1 0 0 2 0 0 3 0 0 4 0 00

1 0 0

2 0 0

3 0 0

4 0 0

- 5 0

0

5 0

1 0 0

1 5 0

t i m e [ E - 6 ]

in

vg.

s [E

+0]

0 1 0 0 2 0 0 3 0 0 4 0 0- 2 0

- 1 0

0

1 0

2 0



VGE

VIN

IC

VCE

H. Aoki, Ph.D.

SiC JFET モデリング

H. Aoki, Ph.D.

96

アウトライン

• 通常のJFETモデル＋ダイオードによるモデリングでの問題点

• SiC JFETの構造とドレイン電流特性

• ゲート容量特性

• 代表的なSiC JFETの構造

• Vertical SiC JFET• SiC JFETの一般的なモデルと欠点

• SiC JFETモデリング方針

• SiC JFETモデリング例(研究中)

97

JFETモデル＋ダイオードによるモデリングでの問題点

• 速度飽和領域におけるドレイン電流特性が違っている

• キャリアの移動度バイアス依存が違っている

• 高温でのドレイン電流特性があわない

• ゲート容量のバイアス依存性がJFETとは離れている

• RF寄生エレメントがない

• RFでの周波数分散特性を考慮していない

• RFでのフィンガー数依存がない

• 現状，設計に使用できるモデルがない

高精度マクロモデル

が必要

SiC JFETの構造とドレイン電流特性

速度飽和点が見えない

Id-Vds 特性

SiC JFETの構造例

ゲート容量特性

ゲート容量特性が通常のJFETより複雑

代表的なSiC JFETの構造

Vertical SiC JFET

102

SiC JFETの一般的なモデルと欠点

• このモデルは UCB JFET modelに基づいているため移動度のモデルがSiCと違う

• スケーリングできない

• 速度飽和モデルがない

• ゲート・ソース，ゲート・ドレイン容量のバイアス依存がない

103

SiC JFETモデリング(方針)

• 中心となるコンパクトモデルには，高精度なBSIM系モデルを選択– キャリア移動度のバイアス依存を高精度に再現– 速度飽和領域の電圧依存緩和（Pチャネルデバイスのモデル式に

使用されているがNチャネルにも適用可能）

• SiC JFET構造に合ったマクロモデルを開発し，モデリングを実施– 周波数分散特性サブサーキットモデル– サブストレート－ソースの寄生エレメントモデル– ドレイン抵抗のゲートバイアス依存モデル化– フィンガー数依存，またはセル依存によるスケーリングRFモデル

• より高精度な測定値とのフィッティングにBINNINGを使用

A-SiC JFETモデリング例(研究中)

104

Ids [A]

Vgs [V]0 3 4 5 6 71 2

SimulationMeasurement

105

まとめ

• 高耐圧MOSFETの種類

• 高耐圧MOSFETの特徴

• 高耐圧MOSFETの構造

• 高耐圧MOSFETの基礎物性と等価回路

• 自己発熱現象のモデル化

• 基礎的なMOSFETモデルを使った簡易的な高耐圧MOSFETモデリング（HVMOS，LDMOS，IGBT，SiC-JFET）

• それぞれのモデル問題点についての幾つかは，A-モデルとして研究中である

高耐圧mosfetモデリング技術の 基礎と応用 · 高耐圧mosfetの特徴3 6 •...

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高耐圧mosfetモデリング技術の基礎と応用 · 高耐圧mosfetの特徴3 6 •...