Universidad Privada del ValleFacultad de tecnologaEvaluacin

ingenieria mecatrnica Campus Tiquipaya ELECTRONICA BASICA II

Informe de Practica de Laboratorio N 2

AMPLIFICADORES CON TRANSISTORES FET

Grupo C

Estudiante: Estela Albarracn Carmona

Docente: Ing. Elas Chavez

Cochabamba 13 de Marzo del 2015Gestin I 2015AMPLIFICADORES CON TRANSISTORES FET 1. OBJETIVO a) Objetivo general Calcular el valor de Gm en forma experimental y entender el concepto de la transconductancia y su relacin con el campo de trabajo del profesional. Analizar y disear amplificadores utilizando transistores JFET, en la electrnica bsica que permite la resolucin de problemas.

2.- MARCO TERICOVentajas y desventajas del FETLas ventajas del FET pueden resumirse como sigue:Son dispositivos sensibles a la tensin con alta impedancia de entrada (del orden de 107 W). Como esta impedancia de entrada es considerablemente mayor que la de los BJT, se prefieren los FET a los BJT para la etapa de entrada de un amplificador multietapa.Los FET generan un nivel de ruido menor que los BJT.Los FET so ms estables con la temperatura que los BJT.Los FET son, en general, ms fciles de fabricar que los BJT pues suelen requerir menos pasos de enmascaramiento y difusiones. Es posible fabricar un mayor nmero de dispositivos en un circuito integrado (es decir, puede obtener una densidad de empaque mayor).Los FET se comportan como resistores variables controlados por tensin para valores pequeos de tensin de drenaje a fuente.La alta impedancia de entrada de los FET les permite almacenar carga el tiempo suficiente para permitir su utilizacin como elementos de almacenamiento.Los FET de potencia pueden disipar una potencia mayor y conmutar corrientes grandes.Existen varias desventajas que limitan la utilizacin de los FET en algunas aplicaciones:Los FET exhiben una respuesta en frecuencia pobre debido a la alta capacitancia de entrada.Algunos tipos de FET presentan una linealidad muy pobre.Los FET se pueden daar al manejarlos debido a la electricidad esttica.Tipos de FETSe consideran tres tipos principales de FET:FET de unin (JFET)FET metal xido semiconductor de empobrecimiento (MOSFET de empobrecimiento)FET metal xido semiconductor de eriquecimiento (MOSFET de enriquecimiento)Con frecuencia el MOSFET se denomina FET de compuerta aislada (IGFET, insulated-gate FET).Operacin y construccin del JFETAl igual que el BJT, el FET es un dispositivo de tres terminales, pero solo tiene una unin pn en vez de dos, como en el BJT. El JFET de canal n, se construye utilizando una cinta de material de tipo n con dos materiales de tipo p difundidos en ella, uno en cada lado. El JFET de canal p tiene una cinta de material de tipo p con dos materiales de tipo n difundidos en ella.Para entender la operacin del JFET, se conecta el JFET de canal n a un circuito externo. Se aplica una fuente de tensin, VDD, al drenaje (esta es analoga a la fuente de tension VCC para el BJT) y se enva a tierra. Una fuente de tensin de compuerta, VGG, se aplica a la compuerta (aquella es analoga a la VBB para el BJT). Esta configuracin VDD proporciona una tensin drenaje a fuente, vDS, que provoca una corriente de drenaje, iD, del drenaje a la fuente. La corriente de drenaje, iD, que es identica a la corriente de fuente, existe en el canal rodeado por la compuerta de tipo p. La tensin compuerta a fuente, vGS, que es igual a VGG crea una regin desrtica en el canal, que reduce el ancho de este y por tanto aumenta la resistencia entre drenaje y fuente. Como la unin compuerta fuente esta polarizada en inverso, el resultado es una corriente de compuerta nula.Variacin de la tension compuerta a fuente en el FETEl Fet es un dispositivo controlado por tensin y se controla mediante vGS. Antes de analizar estas curvas, tmese nota de los smbolos para los JFET de canal n y de canal p, que tambin se muestran en la figura 4.4. Estos smbolos son iguales excepto por la direccin de la flecha.Conforme se incrementa vGS (ms negativo para un canal n y ms positivo para un canal p) se forma la region desertica y se cierra para un valor menor que iD. Por tanto, para el JFET de canal n de la figura 4.4(a), la iD maxima se reduce desde IDSS conforme vGS se hace ms negativo. Si vGS disminuye aun ms (ms negativo), se alcanza un valor de vGS, despus del cual iD ser cero sin importar el valor de vDS. Este valor de vGS se denomina VGSOFF, o tensin de estrangulamiento (VP). El valor de VP es negativo para un JFET de canal n y positivo para un JFET de canal p.Caractersticas de transferencia del JFETDe gran valor en el diseo con JFET es la caracterstica de transferencia, que es una grfica de la corriente de drenaje, iD, como funcin de la tensin compuerta a fuente, vGS, por encima del estrangulamiento.Un mtodo util de determinar la caracterstica de transferencia es con ayuda de la siguiente relacin (ecuacin de Shockley):Por tanto, solo se necesita conocer IDSS y VP, y toda la caracterstica quedara determinada. Las hojas de datos de los fabricantes a menudo dan estos dos parmetros, por la que se puede construir la caracterstica de transferencia o utilizar la ecuacin 4.1 directamente. El parmetro de control para el FET es la tensin compuerta-fuente en lugar de la corriente de base, como en el BJT.La regin entre el estrangulamiento y la ruptura por avalancha se denomina regin activa, regin de operacin del amplificador, regin de saturacin o regin de estrangulamiento, como se muestra en la figura 4.5. La regin ohmica (antes del estrangulamiento) a veces se denomina regin controlada por tensin. El FET opera en esta regin cuando se desea un resistor variable y en aplicaciones de conmutacin.La tensin de ruptura es funcin de vGS as como de vDS. Conforme aumenta la magnitud entre compuerta y fuente (ms negativa para el canal n y ms positiva para el canal p), disminuye la tensin por ruptura. Con vGS = VP, la corriente de drenaje es cero (excepto por una pequea corriente de fuga), y con vGS = 0, la corriente de drenaje se satura a un valoriD = IDSSdonde IDSS es la corriente de saturacin drenaje a fuente.Circuito equivalente, gm y rDSPara obtener una medida de la amplificacin posible con un JFET, se introduce el parametro gm, que es la transconductancia en directo. Este parametro es similar a la ganancia en corriente (o hfe) para un BJT. El valor de gm, que se mide en siemens (S), es una medida del cambio en la corriente de drenaje para un cambio en la tensin compuerta-fuente. Esto se puede expresar comoSe puede encontrar la transconductancia diferenciando la ecuacin (4.1), lo que da como resultadoLa resistencia dinamica en inverso, rDS, se define como el inverso de la pendiente de la curba iD-vDS en la regin de saturacin:El desempeo de un JFET esta especificado por lo valores de gm y rDS. Estos parametros se determinan ahora para un JFET de canal n utilizando la curva caracteristica de la figura 4.7. Si las curvas caracteristicas para el FET no estan disponibles, gm y vGS se pueden obtener matematicamente, siempre que se conozcan IDSS y VP. Por lo general, estos dos parametros se incluyen enlas especificaciones del fabricante. Se puede seleccionar una corriente de drenaje esttica, IDQ, que se halle entre 0.3 y 0.7 veces IDSS, lo cual ubica el punto Q en la regin ms lineal de las curvas caracteristicas.3.- MATERIALES Y EQUIPO Generador de seal Osciloscopio Digital Multmetro Digital Fuente de poder DC Resistencias de diseo 2K LM7812 Transistores JFET de diseo (2N3819) Capacitores de diseo

4.- PROCEDIMIENTOParte 2.1 Determinar la Transconductancia gm para el JFET 2N3819 o similar en fuente comn. Luego dibuje el modelo incremental para pequeas seales con los valores obtenidos de los clculos. Colocar, VG = VS = 0. Colocar una fuente de voltaje variable (con valor inicial VDD=0) entre Drenador y Fuente. 1.- Incrementar el voltaje VDD realizando mediciones simultneas de IDSS. Observar que para cada incremento de VDS, existe un aumento de Corriente ID, esto ocurre hasta que el voltaje VDD alcanza un valor en que la corriente permanece constante. Esta corriente es la corriente IDSS.

2. En las condiciones del paso 1, aplicar un voltaje negativo variable VGS (Con valor inicial VGS = 0) 3. Incrementar el voltaje VGS hasta que la corriente ID sea cero. El valor VGS para ID = 0 es igual al Vp (=VGSoff).

Parte 2.2 Disear un amplificador en Fuente Comn con ganancia Av = -5. Utilizar para el mismo, transistores que se usaron para la Parte 1.1. Utilizando el mtodo de polarizacin que mejor convenga y asegurando que el circuito tenga mxima exclusin de voltaje.

Insertar el generador de seales a una frecuencia de 10KHz y dibuje la seal de salida:

Medir la ganancia del amplificador para varios valores del voltaje de entrada (entre 100mV hasta 200mV, 6 valores) a la frecuencia de 10KHz. Observar el comportamiento de la ganancia a medida que aumenta la seal de entrada.

Retire el capacitor Cs, generador de seales a la frecuencia de 10KHz y dibuje la seal de salida y entrada:

Retire Cs medir la ganancia del amplificador para varios valores del voltaje de entrada (entre 100mV hasta 200mV, 6 valores) a la frecuencia de 10KHz. Observar el comportamiento de la ganancia a medida que aumenta la seal de entrada.

5.- DATOSParte 2.1Corriente

Simulado

Datasheet

Medido4.87

Voltaje de estrangulamiento

Simulado

Datasheet

Medido-2.4

Parte 2.2

Simulado

Calculado

Medido2.760.618.77

Con capacitor:CH1:

CH2:

1108 mV360 mV4150 mV440 mV

2112 mV372 mV5166 mV472 mV

3134 mV408 mV6190 mV480 mV

Sin capacitor:CH1:

CH2:

1108 mV172 mV4158 mV268 mV

2126 mV208 mV5172 mV288 mV

3142 mV232 mV6192 mV344 mV

6.- CLCULOS Y GRFICOSParte 2.1Corriente

Simulado

Datasheet2-20

Medido4.87

Voltaje de estrangulamiento

Simulado

Datasheet-8

Medido-2.4

Parte 2.2

Simulado

Calculado4.69-1.1256.185

Medido2.760.618.77

Con capacitor

1108 mV360 mV3.33334150 mV440 mV2.9333

2112 mV372 mV3.32145166 mV472 mV2.8434

3134 mV408 mV3.04486190 mV480 mV2.5263

Sin capacitor

1108 mV172 mV1.59264158 mV268 mV1.6962

2126 mV208 mV1.65085172 mV298 mV1.7326

3142 mV232 mV1.63386192 mV344 mV1.7917

7.-CUESTIONARIO1.- Describir los pasos que se realizaron en el diseo de amplificador Fuente Comn.R.- Encontrar los valores de y , reemplazar en la frmula y obtener el valor de . Reemplazar ese valor en la frmula para conseguir el valor de . Aplicando tensin de mallas conseguimos los valores de y y podemos hallar el valor de para finalizar el diseo de nuestro amplificador.

2.- A qu conclusiones se llega al variar la seal de entrada? Qu significan los resultados obtenidos?R.- Podemos ver que en el circuito con el capacitor, la ganancia va reduciendo, en cambio en el circuito sin el capacitor, la ganancia va aumentando. Eso es debido a que .

8.- CONCLUSIONESDe acuerdo con las mediciones realizadas en los voltajes y corrientes, podemos observar que fueron las esperadas, con un rango mnimo de error el cual se encuentra dentro del rango de las tolerancias. Por lo cual podemos concluir que las conexiones de los circuitos, las mediciones respectivas y lo clculos fueron correctos. Tambin podemos concluir que los objetivos propuestos para el laboratorio fueron cumplidos satisfactoriamente, y que se lograron los propsitos planteados.

9.- RECOMENDACIONESSe recomienda tener especial cuidado al hacer las conexiones en el circuito, para evitar un mal uso del material y resultados incorrectos. Tambin leer con atencin el cdigo de colores en las resistencias, para saber bien con lo que se est trabajando y poder anticipar los resultados para calcular la exactitud experimental. Se recomienda al momento de utilizar el multmetro que ste est conectado correctamente y ajustado en una escala apropiada para la cantidad de corriente que se medir. Adems asegurarse de identificar correctamente los terminales del transistor y conocer su datasheet para asegurar una conexin correcta del circuito.

10.- BIBLIOGRAFAhttp://www.monografias.com/trabajos7/amtra/amtra.shtml