ザイリンクス ds162 spartan-6 fpga データシート : dc 特性...

DS162 (v3.0) 2011 年 10 月 17 日 japan.xilinx.comProduct 製品仕様 1

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Spartan-6 FPGA 電気特性Spartan®-6 LX および LXT FPGA には複数のスピードグレードがあり、 -3 スピードグレードのパフォーマンスがも高くなっています。オートモーティブ XA Spartan-6 FPGA と防衛グレード Spartan-6Q の AC および DC の電気的パラメーターは、特記のない限りコマーシャル仕様と同じです。 -2 スピードグレードのタイミング属性は、コマーシャル (XC) 製品のインダストリアルデバイスとコマーシャルデバイスで同様です。 -2Q および -3Q スピードグレードは拡張 (Q グレード ) 動作温度範囲専用です。そのタイミング属性は、オートモーティブおよび防衛グレードデバイスの -2 および -3 スピードグレードのものと同一です。

Spartan-6 FPGA の DC 特性および AC 特性は、コマーシャル (C)、インダストリアル (I)、 Q グレードの動作温度範囲に対して指定されていますが、スピードグレードやデバイスによっては、オートモーティブと防衛グレードデバイスのインダストリアルまたは Q グレードの動作温度範囲で使用できない場合があります。デバイス名は、そのデバイスの製品番号すべてを対象としています (たとえば、LX75 は XC6SLX75、XA6SLX75、XQ6SLX75 を指す)。Spartan-6 FPGA デバイスの -3N スピードグレードでは MCB 機能はサポートされていません。

電源電圧およびジャンクション温度の仕様はすべて、ワーストケースの値です。ここに記載されたパラメーターは、頻繁に使用されるデザインや一般的なアプリケーションに共通のものです。

利用可能なデバイスとパッケージの組み合わせは次のデータシートに記載されています。

• データシート DS160 『Spartan-6 ファミリ概要』

• データシート DS170 『オートモーティブ XA Spartan-6 ファミリ概要』

• データシート DS172 『防衛グレード Spartan-6Q ファミリ概要』

Spartan-6 FPGA データシートは、 Spartan-6 ファミリに関する資料の一部であり、ザイリンクスのウェブサイト(http://japan.xilinx.com/support/documentation/spartan-6.htm) より入手できます。

Spartan-6 FPGA の DC 特性

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Spartan-6 FPGA データシート :DC 特性およびスイッチ特性

DS162 (v3.0) 2011 年 10 月 17 日 Product 製品仕様

表 1 : 絶対最大定格(1)

シンボル説明単位

VCCINT GND に対する内部電源電圧 –0.5 ～ 1.32 V

VCCAUX GND に対する補助電源電圧 –0.5 ～ 3.75 V

VCCO GND に対する出力ドライバー電源電圧 –0.5 ～ 3.75 V

VBATTキーメモリ用のバックアップバッテリ電源電圧 (LX75、 LX75T、 LX100、 LX100T、 LX150、 LX150T のみ)

–0.5 ～ 4.05 V

VFS eFUSE プログラム用の外部電源電圧 (LX75、LX75T、LX100、LX100T、LX150、LX150T のみ)(2) –0.5 ～ 3.75 V

VREF 入力基準電圧 –0.5 ～ 3.75 V

http://japan.xilinx.com/support/documentation/spartan-6_data_sheets.htm

http://japan.xilinx.com/support/documentation/automotive_xa_devices_data_sheets.htm

http://japan.xilinx.com

http://japan.xilinx.com/support/documentation/spartan-6q_data_sheets.htm

http://japan.xilinx.com/support/documentation/spartan-6.htm

Spartan-6 FPGA データシート : DC 特性およびスイッチ特性


VIN および VTS

(3)

GND に対する、

I/O 入力電圧または

トライステート出力へ

適用される電圧(4)

すべてのユーザー I/Oおよび専用 I/O

コマーシャル

DC -0.60 ～ 4.10 V

オーバーシュート時間の 20% -0.75 ～ 4.25 V

オーバーシュート時間(5) の 8% -0.75 ～ 4.40 V

インダストリ

アル

DC -0.60 ～ 3.95 V


オーバーシュート時間(5) の 4% -0.75 ～ 4.40 V

拡張 (Q)

DC -0.60 ～ 3.95 V


オーバーシュート時間(5) の 4% -0.75 ～ 4.40 V

大 100 のユーザー I/O

コマーシャル


オーバーシュート時間(5) の15%

-0.75 ～ 4.40 V


インダストリ

アル



オーバーシュート時間(5) の 8% -0.75 ～ 4.40 V

拡張 (Q)



オーバーシュート時間(5) の 8% -0.75 ～ 4.40 V

TSTG ストレージ温度 (周囲) –65 ～ 150 °C

TSOL

大はんだ付け温度(6)

(TQG144、 CPG196、 CSG225、 CSG324、 CSG484、 FTG256)+260 °C

大はんだ付け温度(6) (鉛フリーパッケージ : FGG484、 FGG676、 FGG900) +250 °C

大はんだ付け温度(6) (鉛フリーパッケージ : CS484、 FT256、 FG484、 FG676、 FG900) +220 °C

Tj 大ジャンクション温度(6) +125 °C

注記 : 1. この表の絶対大定格を超える条件下では、デバイスが恒久的に破損する可能性があります。ここに示す値は大定格値であり、この条件および

推奨動作条件以外の状態でデバイスが動作することを示すものではありません。また、デバイスを絶対大定格の状態で長時間使用すると、デバ

イスの信頼性が低下します。

2. eFUSE のプログラム時は、 VFS≤ VCCAUX です。大 40mA 電流を必要とします。読み出しモードでは、 VFS は GND ～ 3.45V 間にできます。

3. I/O 絶対大定格の制限は、 DC 信号および AC 信号に適用されます。オーバーシュート時間は、 I/O に 3.45V を超えるストレスがかかるデータ

周期の割合 (%) で表されます。

4. I/O の動作については、『Spartan-6 FPGA SelectIO リソースユーザーガイド』 (UG381) を参照してください。

5. 大 4.40V を満たす、大のオーバーシュート時間の割合です。

6. はんだ付けのガイドラインおよび温度条件については、『Spartan-6 FPGA パッケージおよびピン配置仕様』 (UG385) を参照してください。

表 1 : 絶対最大定格(1) (続き)

シンボル説明単位

http://japan.xilinx.com/support/documentation/spartan-6_user_guides.htm





表 2 : 推奨動作条件(1)

シンボル説明最小標準最大単位

VCCINT GND に対する内部電源電圧

-3、 -3N、 -2 標準パフォーマンス (2) 1.14 1.2 1.26 V

-3、 -2 拡張パフォーマンス (2) 1.2 1.23 1.26 V

-1L 標準パフォーマンス (2) 0.95 1.0 1.05 V

VCCAUX(3)(4) GND に対する補助電源電圧

VCCAUX = 2.5V(5) 2.375 2.5 2.625 V

VCCAUX = 3.3V 3.15 3.3 3.45 V

VCCO(6)(7)(8) GND に対する出力電源電圧 1.1 – 3.45 V

VIN GND に対する入力電源電圧

すべての I/O規格 (PCI 以外)

コマーシャル温度 (C) -0.5 – 4.0 V

インダストリアル温度 (I) -0.5 – 3.95 V

拡張 (Q) 温度 -0.5 – 3.95 V

PCI I/O 規格(9) -0.5 – VCCO + 0.5 V

IIN(10)

クランプダイオードが順方向バイアスであるときの

PCI I/O 規格を使用するピンの大電流(9)コマーシャル (C) および

インダストリアル (I)– – 10 mA

拡張 (Q) 温度 – – 7 mA

VBATT(11) GND に対するバッテリ電圧、 Tj = 0°C ～ +85°C

(LX75、 LX75T、 LX100、 LX100T、 LX150、 LX150T のみ)1.0 – 3.6 V

Tj ジャンクション温度動作範囲

コマーシャル (C) 範囲 0 – 85 °C

インダストリアル温度 (I) 範囲 -40 – 100 °C

拡張 (Q) 温度範囲 -40 – 125 °C

注記 : 1. すべての電圧はグランドを基準としています。

2. 表 25 の「インターフェイスのパフォーマンス」を参照してください。拡張パフォーマンス範囲は、標準 VCCINT 電圧範囲を使用するデザインに

対して定められているものです。標準 VCCINT 電圧範囲は次のデバイスに対して使用されます。

• MCB を使用しないデザイン

• LX4 デバイス

• TQG144 または CPG196 パッケージ内のデバイス

• -3N スピードグレードのデバイス

3. VCVCCAUX の推奨する大電圧降下は 10mV/ms です。

4. コンフィギュレーション中、 VCCO_2 が 1.8V の場合は VCCAUX を 2.5V にする必要があります。

5. -1L デバイスで、 LVDS_25、 LVDS_33、 BLVDS_25、 LVPECL_25、 RSDS_25、 RSDS_33、 PPDS_25、および PPDS_33 I/O 規格を入力に使用

する場合、 VCCAUX = 2.5V が必要です。 -1L デバイスでは、 LVPECL_33 はサポートされていません。

6. VCCO が 0V まで降下しても、コンフィギュレーションデータは保持されます。

7. 1.2V、 1.5V、 1.8V、 2.5V、および 3.3V の VCCO を含みます。

8. PCI システムの場合、トランスミッターおよびレシーバーの VCCO 電圧は共通にする必要があります。

9. -1L スピードグレードのデバイスは、ザイリンクス PCI IP をサポートしていません。

10. 各バンクで、計 100mA を超えないようにしてください。

11. VCCAUX が適用されないときは、バッテリバック RAM (BBR) AES キーを保持するために VBATT が必要です。VCCAUX が適用されると、VBATTは未接続にできます。 BBR を使用しない場合は、 VCCAUX または GND へ接続することを推奨しますが、 VBATT は未接続にできます。




表 3 : eFUSE プログラム条件(1)


VFS(2) 外部電源電圧 3.2 3.3 3.4 V

IFS VFS 電源電流 – – 40 mA

VCCAUX GND に対する補助電源電圧 3.2 3.3 3.45 V

RFUSE(3) RFUSE ピンから GND への外部抵抗 1129 1140 1151 Ω

VCCINT GND に対する内部電源電圧 1.14 1.2 1.26 V

tj 温度範囲 15 – 85 °C

注記 : 1. これらの仕様は、 eFUSE AES キーのプログラム中に適用されます。プログラムは JTAG を介してのみ可能です。 AES キーは LX75、 LX75T、

LX100、 LX100T、 LX150、および LX150T でのみサポートされます。

2. eFUSE をプログラムする際は、 VFS は VCCAUX またはそれ以下である必要があります。プログラム中でない場合、または eFUSE を使用しない

場合は、 VFS を GND へ接続することを推奨しますが、 VFS は GND と 3.45V 間にできます。

3. eFUSE AES キーをプログラムする際は、 RFUSE 抵抗が必要です。プログラム中でない場合、または eFUSE を使用しない場合は、 RFUSE ピンを

VCCAUX または GND へ接続することを推奨しますが、 RFUSE は未接続にできます。

表 4 : 推奨動作条件下での DC 特性


VDRINTデータを保持するための VCCINT 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

0.8 – – V

VDRAUXデータを保持するための VCCAUX 電圧 (この電圧未満では、コンフィギュレーションデータが失われる可能性がある)

2.0 – – V

IREF

コマーシャル (C) およびインダストリアル (I) デバイスにおける各ピンの VREF リーク電流

-10 – 10 µA

拡張 (Q) デバイスにおける各ピンの VREF リーク電流 -15 – 15 µA

IL

コマーシャル (C) およびインダストリアル (I) デバイスにおける各ピンの入力または

出力リーク電流 (サンプルテスト )-10 – 10 µA

拡張 (Q) デバイスにおける各ピンの入力または出力リーク電流 (サンプルテスト ) -15 – 15 µA

IHSFPGA の電源オフ時、ソケット温度上

昇に伴うピンのリーク電流

HSWAPEN = 1 の場合、 PROGRAM_B、

DONE を除くすべてのピン、および JTAG ピン

-20 – 20 µA

HSWAPEN = 0 の場合、 PROGRAM_B、

DONE、および JTAG ピンまたはその他のピン

IHS + IRPU µA

CIN(1) パッドのダイ入力のキャパシタンス – – 10 pF

IRPU

VIN = 0V、 VCCO = 3.3V または VCCAUX = 3.3V の場合のパッドプルアップ (選択した場合)

200 – 500 µA

VIN = 0V、 VCCO = 2.5V または VCCAUX = 2.5V の場合のパッドプルアップ (選択した場合)

120 – 350 µA

VIN = 0V、 VCCO = 1.8V の場合のパッドプルアップ (選択した場合) 60 – 200 µA



IRPDVIN = VCCO、 VCCAUX = 3.3V の場合のパッドプルダウン (選択した場合) 200 – 550 µA

VIN = VCCO、 VCCAUX = 2.5V の場合のパッドプルダウン (選択した場合) 140 – 400 µA

IBATT(2) バッテリ電源の電流 – – 150 nA

RDT(3) オプションの入力差動終端回路の抵抗、 VCCAUX = 3.3V – 100 – Ω




RIN_TERM(5)

コマーシャル (C) およびインダストリアル (I) デバイスにおけるプログラム可能な入力

終端の VCCO に対するテブナン等価抵抗 (UNTUNED_SPLIT_25)23 25 55 Ω

拡張 (Q) デバイスにおけるプログラム可能な入力終端の VCCO に対するテブナン等価

抵抗 (UNTUNED_SPLIT_25)20 25 55 Ω









ROUT_TERM

プログラム可能な出力終端のテブナン等価抵抗 (UNTUNED_25) 11 25 52 Ω



注記 : 1. CIN 測定はパッドでのダイキャパシタンスを表し、パッケージは含まれません。

2. 大値は、 25°C のワーストケースで指定されています。 LX75、 LX75T、 LX100、 LX100T、 LX150、および LX150T のみです。

3. RDT の変動および VCCAUX = 2.5V 時の値については、 IBIS モデルを参照してください。 RDT の IBIS 値はすべての温度範囲に対して有効です。

4. VCCO2 はデータの保持には必要ありません。パワーオンリセットおよびコンフィギュレーションに対応する VCCO2 の小値は 1.65V です。

5. VCCO/2 レベルへの終端抵抗です。

表 4 : 推奨動作条件下での DC 特性 (続き)





静止電流

静止電流の標準値は、標準電圧およびジャンクション温度 25°C (Tj) の条件で指定されています。 Spartan-6 デバイスの静止電流はスピードグレード別に指定されています。ザイリンクスでは、 XPOWER™ Estimator (XPE) スプレッドシートツール(http://japan.xilinx.com/power よりダウンロード可能) を使用し、表 5 に記載されていない条件における静止電力消費を算出することを推奨しています。

表 5 : 標準静止電流

シンボル説明デバイススピードグレード

単位-3 -3N -2 -1L

ICCINTQ VCCINT 静止電流 LX4 4.0 4.0 4.0 2.4 mA

LX9 4.0 4.0 4.0 2.4 mA

LX16 6.0 6.0 6.0 4.0 mA

LX25 11.0 11.0 11.0 6.6 mA

LX25T 11.0 11.0 11.0 N/A mA

LX45 15.0 15.0 15.0 9.0 mA

LX45T 15.0 15.0 15.0 N/A mA

LX75 29.0 29.0 29.0 17.4 mA

LX75T 29.0 29.0 29.0 N/A mA

LX100 36.0 36.0 36.0 21.6 mA

LX100T 36.0 36.0 36.0 N/A mA

LX150 51.0 51.0 51.0 31.0 mA

LX150T 51.0 51.0 51.0 N/A mA

ICCOQ VCCO 静止電流 LX4 1.0 1.0 1.0 1.0 mA

LX9 1.0 1.0 1.0 1.0 mA

LX16 2.0 2.0 2.0 2.0 mA

LX25 2.0 2.0 2.0 2.0 mA

LX25T 2.0 2.0 2.0 N/A mA

LX45 3.0 3.0 3.0 3.0 mA

LX45T 3.0 3.0 3.0 N/A mA

LX75 4.0 4.0 4.0 4.0 mA

LX75T 4.0 4.0 4.0 N/A mA

LX100 5.0 5.0 5.0 5.0 mA

LX100T 5.0 5.0 5.0 N/A mA

LX150 7.0 7.0 7.0 7.0 mA

LX150T 7.0 7.0 7.0 N/A mA

http://japan.xilinx.com/power




ICCAUXQ VCCAUX 静止電流 LX4 2.5 2.5 2.5 2.5 mA

LX9 2.5 2.5 2.5 2.5 mA

LX16 3.0 3.0 3.0 3.0 mA

LX25 4.0 4.0 4.0 4.0 mA

LX25T 4.0 4.0 4.0 N/A mA

LX45 5.0 5.0 5.0 5.0 mA

LX45T 5.0 5.0 5.0 N/A mA

LX75 7.0 7.0 7.0 7.0 mA

LX75T 7.0 7.0 7.0 N/A mA

LX100 9.0 9.0 9.0 9.0 mA

LX100T 9.0 9.0 9.0 N/A mA

LX150 12.0 12.0 12.0 12.0 mA

LX150T 12.0 12.0 12.0 N/A mA

注記 : 1. 標準値は、標準電圧およびジャンクション温度 25℃ (Tj) で指定されています。インダストリアル (I) グレードデバイスの標準値は、 25℃ ではコ

マーシャル (C) グレードデバイスと同一ですが、 100℃ では C グレードより高くなります。 100℃ での値を求めるには、 XPE ツールを使用して

ください。 VCCINT の標準値は 1.20V です。拡張パフォーマンス範囲は、 XPE ツールでその標準 VCCINT 値、 1.23V を使用してください。

2. これらの値は、「ブランク」のコンフィギュレーションファイルを使用したデバイスにおけるもので、出力電流の負荷、アクティブな入力プルアッ

プ抵抗はありません。また、すべての I/O ピンはトライステートおよびフローティング状態です。

3. 差動信号を使用する場合、 XPOWER Estimator (XPE) または XPOWER Analyzer (XPA) を使用すると、静止電流をより正確に予測できます。

表 6 : 電源の立ち上がり時間

シンボル説明スピードグレード立ち上がり時間単位

VCCINTR 内部電源電圧の立ち上がり時間 -3、 -3N、 -2 0.20 ～ 50.0 ms

-1L 0.20 ～ 40.0 ms

VCCO2(1) 出力ドライバーバンク 2 の電源電圧の立ち上が

り時間

すべて 0.20 ～ 50.0 ms

VCCAUXR 補助電源電圧の立ち上がり時間すべて 0.20 ～ 50.0 ms

注記 : 1. パワーオンリセットおよびコンフィギュレーションに対応する VCCO2 の小値は 1.65V です。

2. Spartan-6 FPGA の電源投入時は、デバイスを正しく初期化するために、一定以上の電源電流を必要とします。実際の消費電力は、電源の立ち上

がり時間によって決定されます。 XPOWER Estimator (XPE) ツールまたは XPOWER Analyzer (XPA) ツールを使用し、これらの電源のドレイン

電流を概算してください。 Spartan-6 デバイスには、指定された電源投入シーケンスはありません。

表 5 : 標準静止電流 (続き)


単位-3 -3N -2 -1L




SelectIO™ インターフェイスの DC 入力および出力レベル

表 7 : ユーザー I/O の推奨動作条件 (シングルエンド規格の場合)

I/O 規格ドライバーの VCCO

(1) 入力の VREF

V、最小 V、標準 V、最大 V、最小 V、標準 V、最大

LVTTL 3.0 3.3 3.45

VREF はこれらの I/O 規格で使用されない

LVCMOS33 3.0 3.3 3.45

LVCMOS25 2.3 2.5 2.7

LVCMOS18 1.65 1.8 1.95

LVCMOS18_JEDEC 1.65 1.8 1.95

LVCMOS15 1.4 1.5 1.6

LVCMOS15_JEDEC 1.4 1.5 1.6

LVCMOS12 1.1 1.2 1.3

LVCMOS12_JEDEC 1.1 1.2 1.3

PCI33_3(2) 3.0 3.3 3.45

PCI66_3(2) 3.0 3.3 3.45

I2C 2.7 3.0 3.45

SMBUS 2.7 3.0 3.45

SDIO 3.0 3.3 3.45

MOBILE_DDR 1.7 1.8 1.9

HSTL_I 1.4 1.5 1.6 0.68 0.75 0.9

HSTL_II 1.4 1.5 1.6 0.68 0.75 0.9

HSTL_III 1.4 1.5 1.6 – 0.9 –

HSTL_I_18 1.7 1.8 1.9 0.8 0.9 1.1

HSTL_II_18 1.7 1.8 1.9 – 0.9 –

HSTL_III_18 1.7 1.8 1.9 – 1.1 –

SSTL3_I 3.0 3.3 3.45 1.3 1.5 1.7

SSTL3_II 3.0 3.3 3.45 1.3 1.5 1.7

SSTL2_I 2.3 2.5 2.7 1.13 1.25 1.38

SSTL2_II 2.3 2.5 2.7 1.13 1.25 1.38

SSTL18_I 1.7 1.8 1.9 0.833 0.9 0.969

SSTL18_II 1.7 1.8 1.9 0.833 0.9 0.969

SSTL15_II 1.425 1.5 1.575 0.69 0.75 0.81

注記 : 1. 出力に I/O 規格を使用する場合に必要な VCCO 範囲です。 MOBILE_DDR、 PCI33_3、 LVCMOS18_JEDEC、 LVCMOS15_JEDEC、および

LVCMOS12_JEDEC 入力、また VCCAUX = 3.3V 時の LVCMOS25 入力にも必要です。

2. PCI システムの場合、トランスミッターおよびレシーバーの VCCO 電圧は共通にする必要があります。




表 8 : ユーザー I/O の推奨動作条件 (差動信号規格の場合)

I/O 規格ドライバーの VCCO

V、最小 V、標準 V、最大

LVDS_33 3.0 3.3 3.45

LVDS_25 2.25 2.5 2.75

BLVDS_25 2.25 2.5 2.75

MINI_LVDS_33 3.0 3.3 3.45

MINI_LVDS_25 2.25 2.5 2.75

LVPECL_33(1) N/A – 入力のみ

LVPECL_25 N/A – 入力のみ

RSDS_33 3.0 3.3 3.45

RSDS_25 2.25 2.5 2.75

TMDS_33(1) 3.14 3.3 3.45

PPDS_33 3.0 3.3 3.45

PPDS_25 2.25 2.5 2.75

DISPLAY_PORT 2.3 2.5 2.7

DIFF_MOBILE_DDR 1.7 1.8 1.9

DIFF_HSTL_I 1.4 1.5 1.6

DIFF_HSTL_II 1.4 1.5 1.6

DIFF_HSTL_III 1.4 1.5 1.6

DIFF_HSTL_I_18 1.7 1.8 1.9

DIFF_HSTL_II_18 1.7 1.8 1.9

DIFF_HSTL_III_18 1.7 1.8 1.9

DIFF_SSTL3_I 3.0 3.3 3.45

DIFF_SSTL3_II 3.0 3.3 3.45

DIFF_SSTL2_I 2.3 2.5 2.7

DIFF_SSTL2_II 2.3 2.5 2.7

DIFF_SSTL18_I 1.7 1.8 1.9

DIFF_SSTL18_II 1.7 1.8 1.9

DIFF_SSTL15_II 1.425 1.5 1.575

注記 : 1. LVPECL_33 および TMDS_33 入力は VCCAUX = 3.3V (標準) が必要です。




表 9 および表 10 に示す VIL および VIH の値は、推奨入力電圧値です。 IOL および IOH の値は、 VOL および VOH のテストポイントにおける推奨動作条件で保証されています。テストは、すべての規格で仕様が満たされていることが確認できるよう、一部の規格を選択し、小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。選択された以外の規格に対しては、サンプルテストを実施しています。

表 9 : シングルエンド規格の DC 入力および出力レベル

I/O 規格VIL VIH VOL VOH IOL IOH

V、最小 V、最大 V、最小 V、最大 V、最大 V、最小 mA mA

LVTTL -0.5 0.8 2.0 4.1 0.4 2.4 注記 2 注記 2

LVCMOS33 -0.5 0.8 2.0 4.1 0.4 VCCO – 0.4 注記 2 注記 2

LVCMOS25 -0.5 0.7 1.7 4.1 0.4 VCCO – 0.4 注記 2 注記 2

LVCMOS18 -0.5 0.38 0.8 4.1 0.45 VCCO – 0.45 注記 2 注記 2

LVCMOS18 (-1L) -0.5 0.33 0.71 4.1 0.45 VCCO – 0.45 注記 2 注記 2

LVCMOS18_JEDEC -0.5 35% VCCO 65% VCCO 4.1 0.45 VCCO – 0.45 注記 2 注記 2

LVCMOS15 -0.5 0.38 0.8 4.1 25% VCCO 75% VCCO 注記 3 注記 3

LVCMOS15 (-1L) -0.5 0.33 0.71 4.1 25% VCCO 75% VCCO 注記 3 注記 3

LVCMOS15_JEDEC -0.5 35% VCCO 65% VCCO 4.1 25% VCCO 75% VCCO 注記 3 注記 3

LVCMOS12 -0.5 0.38 0.8 4.1 0.4 VCCO – 0.4 注記 4 注記 4

LVCMOS12 (-1L) -0.5 0.33 0.71 4.1 0.4 VCCO – 0.4 注記 4 注記 4

LVCMOS12_JEDEC -0.5 35% VCCO 65% VCCO 4.1 0.4 VCCO – 0.4 注記 4 注記 4

PCI33_3 -0.5 30% VCCO 50% VCCO VCCO + 0.5 10% VCCO 90% VCCO 1.5 -0.5

PCI66_3 -0.5 30% VCCO 50% VCCO VCCO + 0.5 10% VCCO 90% VCCO 1.5 -0.5

I2C -0.5 25% VCCO 70% VCCO 4.1 20% VCCO – 3 –

SMBUS -0.5 0.8 2.1 4.1 0.4 – 4 –

SDIO -0.5 12.5% VCCO 75% VCCO 4.1 12.5% VCCO 75% VCCO 0.1 -0.1

MOBILE_DDR -0.5 20% VCCO 80% VCCO 4.1 10% VCCO 90% VCCO 0.1 -0.1

HSTL_I -0.5 VREF – 0.1 VREF + 0.1 4.1 0.4 VCCO – 0.4 8 -8

HSTL_II -0.5 VREF – 0.1 VREF + 0.1 4.1 0.4 VCCO – 0.4 16 -16

HSTL_III -0.5 VREF – 0.1 VREF + 0.1 4.1 0.4 VCCO – 0.4 24 -8

HSTL_I_18 -0.5 VREF – 0.1 VREF + 0.1 4.1 0.4 VCCO – 0.4 11 -11

HSTL_II_18 -0.5 VREF – 0.1 VREF + 0.1 4.1 0.4 VCCO – 0.4 22 -22

HSTL_III_18 -0.5 VREF – 0.1 VREF + 0.1 4.1 0.4 VCCO – 0.4 30 -11

SSTL3_I -0.5 VREF – 0.2 VREF + 0.2 4.1 VTT – 0.6 VTT + 0.6 8 -8

SSTL3_II -0.5 VREF – 0.2 VREF + 0.2 4.1 VTT – 0.8 VTT + 0.8 16 -16

SSTL2_I -0.5 VREF – 0.15 VREF + 0.15 4.1 VTT – 0.61 VTT + 0.61 8.1 -8.1

SSTL2_II -0.5 VREF – 0.15 VREF + 0.15 4.1 VTT – 0.81 VTT + 0.81 16.2 -16.2

SSTL18_I -0.5 VREF – 0.125 VREF + 0.125 4.1 VTT – 0.47 VTT + 0.47 6.7 -6.7



注記 : 1. 適切な仕様に基づいてテストを実施しています。

2. 2、 4、 6、 8、 12、 16、または 24mA の駆動電流を使用しています。

3. 2、 4、 6、 8、 12、または 16mA の駆動電流を使用しています。

4. 2、 4、 6、 8、または 12mAの駆動電流を使用しています。

5. 詳細は、『Spartan-6 FPGA SelectIO リソースユーザーガイド』 (UG381) を参照してください。





表 10 : 差動信号規格の DC 入力および出力レベル

I/O 規格

VID VICM VOD VOCM VOH VOL

mV、最小

mV、最大

V、最小

V、最大

mV、最小

mV、最大

V、最小 V、最大 V、最小 V、最大

LVDS_33(2)(3) 100 600 0.3 2.35 247 454 1.125 1.375 – –

LVDS_25(2)(3) 100 600 0.3 2.35 247 454 1.125 1.375 – –

BLVDS_25(2)(3) 100 – 0.3 2.35 240 460 標準 50% VCCO – –

MINI_LVDS_33 200 600 0.3 1.95 300 600 1.0 1.4 – –

MINI_LVDS_25 200 600 0.3 1.95 300 600 1.0 1.4 – –

LVPECL_33(2)(3) 100 1000 0.3 2.8(1) 入力のみ

LVPECL_25(2)(3) 100 1000 0.3 1.95 入力のみ

RSDS_33(2)(3) 100 – 0.3 1.5 100 400 1.0 1.4 – –

RSDS_25(2)(3) 100 – 0.3 1.5 100 400 1.0 1.4 – –

TMDS_33 150 1200 2.7 3.23(1) 400 800 VCCO – 0.405

VCCO – 0.190 – –

PPDS_33(2)(3) 100 400 0.2 2.3 100 400 0.5 1.4 – –

PPDS_25(2)(3) 100 400 0.2 2.3 100 400 0.5 1.4 – –

DISPLAY_PORT 190 1260 0.3 2.35 – – 標準 50% VCCO – –

DIFF_MOBILE_DDR 100 – 0.78 1.02 – – – – 90% VCCO 10% VCCO

DIFF_HSTL_I 100 – 0.68 0.9 – – – – VCCO – 0.4 0.4

DIFF_HSTL_II 100 – 0.68 0.9 – – – – VCCO – 0.4 0.4

DIFF_HSTL_III 100 – 0.68 0.9 – – – – VCCO – 0.4 0.4

DIFF_HSTL_I_18 100 – 0.8 1.1 – – – – VCCO – 0.4 0.4

DIFF_HSTL_II_18 100 – 0.8 1.1 – – – – VCCO – 0.4 0.4

DIFF_HSTL_III_18 100 – 0.8 1.1 – – – – VCCO – 0.4 0.4

DIFF_SSTL3_I 100 – 1.0 1.9 – – – – VTT + 0.6 VTT – 0.6

DIFF_SSTL3_II 100 – 1.0 1.9 – – – – VTT + 0.8 VTT – 0.8






注記 : 1. LVPECL_33 および TMDS_33 の大 VICM は、 V ( 大) または VCCAUX – (VID/2) 以下の値です。

2. VCCAUX = 3.3V で、 LVDS_25、 LVDS_33、 BLVDS_25、 LVPECL_25、 LVPECL_33、 RSDS_25、 RSDS_33、 PPDS_25、および PPDS_33 のI/O 規格を使用する場合に VICM < 0.7V であると、 DCD が 5% 以上となる可能性があります。

3. -1L デバイスで、 LVDS_25、 LVDS_33、 BLVDS_25、 LVPECL_25、 RSDS_25、 RSDS_33、 PPDS_25、および PPDS_33 I/O 規格を入力に使用

する場合、 VCCAUX = 2.5V が必要です。 -1L デバイスでは、 LVPECL_33 はサポートされていません。




eFUSE の読み出し耐久性

表 11 に、Device DNA および AES eFUSE キーの読み出しサイクルの低保証数を示します。詳細は、『Spartan-6 FPGA コンフィギュレーションユーザーガイド』 (UG380) を参照してください。

GTP トランシーバーの仕様GTP トランシーバーは、 Spartan-6 LXT ファミリデバイスに搭載されています。詳細は、データシート DS160 『Spartan-6 ファミリ概要』を参照してください。

GTP トランシーバーの DS 特性

表 11 : eFUSE の読み出し耐性

シンボル説明スピードグレード単位

(最小)-3 -3N -2 -1L

DNA_CYCLES DNA_PORT READ 動作数または JTAG ISC_DNA の読み出しコマンド

動作数。 SHIFT 動作の影響なし30,000,000 読み出し

サイクル

AES_CYCLES JTAG の FUSE_KEY 読み出しコマンド動作数または FUSE_CNTL の読

み出しコマンド動作数。 SHIFT 動作の影響なし

30,000,000 読み出し

サイクル

表 12 : GTP トランシーバーの絶対最大定格(1)

シンボル説明最小最大単位

MGTAVCC GND に対する GTP トランスミッターおよびレシーバー回路のアナログ電源電圧 -0.5 1.32 V

MGTAVTTTX GND に対する GTP トランスミッター終端回路のアナログ電源電圧 -0.5 1.32 V

MGTAVTTRX GND に対する GTP レシーバー終端回路のアナログ電源電圧 -0.5 1.32 V

MGTAVCCPLL GND に対する GTP トランスミッターおよびレシーバーの PLL 回路の

アナログ電源電圧

-0.5 1.32 V

MGTAVTTRCAL GTP トランシーバーバンク (上下) の抵抗キャリブレーション回路の


-0.5 1.32 V

VIN レシーバー (RXP/RXN) およびトランスミッタ (TXP/TXN) の絶対入力電圧 -0.5 1.32 V

VMGTREFCLK リファレンスクロックの絶対入力電圧 -0.5 1.32 V

注記 : 1. この表の絶対大定格を超える条件下では、デバイスが恒久的に破損する可能性があります。ここに示す値は大定格値であり、この条件および

推奨動作条件以外の状態でデバイスが動作することを示すものではありません。また、デバイスを絶対大定格の状態で長時間使用すると、デバ

イスの信頼性が低下します。

表 13 : GTP トランシーバーの推奨動作条件(1)(2)(3)


MGTAVCC GND に対する GTP トランスミッターおよびレシーバー回路のアナログ電源電圧 1.14 1.20 1.26 V

MGTAVTTTX GND に対する GTP トランスミッター終端回路のアナログ電源電圧 1.14 1.20 1.26 V

MGTAVTTRX GND に対する GTP レシーバー終端回路のアナログ電源電圧 1.14 1.20 1.26 V

MGTAVCCPLL GND に対する GTP トランスミッターおよびレシーバーの PLL 回路の


1.14 1.20 1.26 V

MGTAVTTRCAL GTP トランシーバーバンク (上下) の抵抗キャリブレーション回路の


1.14 1.20 1.26 V

注記 : 1. 表の各電圧には、『Spartan-6 FPGA GTP トランシーバーユーザーガイド』 (UG386) に説明されているフィルター回路が必要です。

2. 電圧は、温度 TJ = –40°C ～ +125°C の範囲で指定されています。

3. MGTAVCCPLL の電圧レベルは、 MGTAVCC の電圧レベル +10mV 以下にしてください。また、 MGTAVCC の電圧レベルは、 MGTAVCCPLLの電圧レベル以下にしてください。







表 14 : GTP トランシーバーの電源電流 (各レーン)

シンボル説明標準(1) 最大単位

IMGTAVCC GTP トランシーバーの内部アナログ電源電流 40.4

注記 2

mA

IMGTAVTTTX GTP トランシーバーの終端電源電流 27.4 mA

IMGTAVTTRX GTP レシーバーの終端電源電流 13.6 mA

IMGTAVCCPLL GTP トランスミッターおよびレシーバーの PLL 電源電流 28.7 mA

RMGTRREF 内部キャリブレーション終端の精度基準抵抗 50.0 ± 1% の耐性 Ω

注記 : 1. 標準値は、 25℃ の標準電圧、 2.5Gb/s ラインレート、共有 PLL 使用モードで指定されています。

2. その他のトランシーバーのコンフィギュレーションおよび条件下での電流値は、 XPOWER Estimator (XPE) または XPOWER Analyzer (XPA)ツールを使用して算出できます。

表 15 : GTP トランシーバーの静止電流 (各レーン)(1)(2)(3)(4)

シンボル説明標準(5) 最大単位

IMGTAVCCQ MGTAVCC 静止電流 1.7

注記 2

mA

IMGTAVTTTXQ MGTAVTTTX 静止電流 0.1 mA

IMGTAVTTRXQ MGTAVTTRX 静止電流 1.2 mA

IMGTAVCCPLLQ MGTAVCCPLL 静止電流 1.0 mA

注記 : 1. デバイス電源はオンでコンフィギュレーションはされていません。

2. この表で示す値以外の条件での電流値は、 XPE (XPOWER Estimator) または XPA (XPOWER Analyzer) で取得できます。

3. デバイス全体の GTP トランシーバーの静止電流を求める場合は、この表の値に GTP トランシーバー数を掛けてください。

4. デバイスコンフィギュレーション中は、電源投入の MGTAVTTRCAL 電流は含まれません。

5. 標準値は、標準電圧および 25℃ の条件で指定されています。




GTP トランシーバーの DC 入力および出力レベル

表 16 に、Spartan-6 FPGA GTP トランシーバーの DC 出力仕様の概要を示します。図 1 にシングルエンド出力の電圧幅、図 2 に Peak-to-Peak 差動出力電圧を示します。

詳細は、『Spartan-6 FPGA GTP トランシーバーユーザーガイド』 (UG386) を参照してください。

表 17 に、 GTP トランシーバーの DC 入力仕様の概要を示します。詳細は、『Spartan-6 FPGA GTP トランシーバーユーザーガイド』(UG386) を参照してください。

表 16 : GTP トランシーバーの DC 仕様

シンボル DC パラメーター条件最小標準最大単位

DVPPIN Peak-to-Peak 差動入力電圧外部 AC カップル 140 – 2000 mV

VIN絶対入力電圧 DC カップル

MGTAVTTRX = 1.2V-400 – MGTAVTTRX mV

VCMIN同相入力電圧 DC カップル

MGTAVTTRX = 1.2V– 3/4

MGTAVTTRX– mV

DVPPOUTPeak-to-Peak 差動出力電圧(1) トランスミッタの出力範囲は

大値に設定

– – 1000 mV

VSEOUT シングルエンド出力電圧幅(1) – – 500 mV

VCMOUTDC 同相出力電圧式に基づく MGTAVTTTX – VSEOUT/2 mV

RIN 差動入力抵抗 80 100 130 Ω

ROUT 差動出力抵抗 80 100 130 Ω

TOSKEW トランスミッター出力のスキュー – – 15 ps

CEXT 外部 AC カップリングのキャパシタの推奨値(2) 75 100 200 nF

注記 : 1. 出力幅およびプリエンファシスレベルは、『Spartan-6 FPGA GTP トランシーバーユーザーガイド』 (UG386) で説明している属性を使用してプロ

グラムでき、その結果はこの表に示す値より小さくできる場合があります。

2. 特定のプロトコルおよび規格に準拠するため、必要に応じて、これらの範囲外の値を使用する場合があります。

X-Ref Target - Figure 1

図 1 : シングルエンド出力の電圧幅


図 2 : 差動出力の電圧幅

0

+V P

N

Single-Ended Voltage

ds162_01_112009

0

+V

–V

P–N

DifferentialVoltage

ds162_02_112009







GTP トランシーバーのスイッチ特性

詳細は、『Spartan-6 FPGA GTP トランシーバーユーザーガイド』 (UG386) を参照してください。

表 17 : GTP トランシーバークロックの DC 入力の仕様

シンボル DC パラメーター最小標準最大単位

VIDIFF Peak-to-Peak 差動入力電圧 200 800 2000 mV

RIN 差動入力抵抗 80 100 120 Ω

CEXT 外部 AC カップリングのキャパシタ要件 – 100 – nF

表 18 : GTP トランシーバーの仕様

シンボル説明スピードグレード

単位-3 -3N -2 -1L

FGTPMAX 大 GTP トランシーバーデータレート 3.2 3.2 2.7 N/A Gb/s

FGTPRANGE1 PLL_TXDIVSEL_OUT = 1 の場合の GTP トランシーバーデータレート

1.88 ～ 3.2 1.88 ～ 3.2 1.88 ～ 2.7 N/A Gb/s


0.94 ～ 1.62 0.94 ～ 1.62 0.94 ～ 1.62 N/A Gb/s


0.6 ～ 0.81 0.6 ～ 0.81 0.6 ～ 0.81 N/A Gb/s

FGPLLMAX 大 PLL 周波数 1.62 1.62 1.62 N/A GHz

FGPLLMIN 少 PLL 周波数 0.94 0.94 0.94 N/A GHz

表 19 : GTP トランシーバーのダイナミックリコンフィギュレーションポート (DRP) のスイッチ特性


単位-3 -3N -2 -1L

FGTPDRPCLK GTP トランシーバー DCLK (DRP クロック ) 大周波数 125 125 100 N/A MHz

表 20 : GTP トランシーバーのリファレンスクロックのスイッチ特性

シンボル説明条件すべての LXT スピードグレード

単位最小標準最大

FGCLK リファレンスクロックの周波数範囲 60 – 160 MHz

TRCLK リファレンスクロックの立ち上がり

時間

20% ～ 80% – 200 – ps

TFCLK リファレンスクロックの立ち下がり

時間

80% ～ 20% – 200 – ps

TDCREF リファレンスクロックのデューティ

サイクル

トランシーバーの PLL のみ 45 50 55 %

TLOCK クロックリカバリ周波数の取得時間 PLL が初にロックするまでの時間 – – 1 ms

TPHASE クロックリカバリ位相の取得時間 PLL がリファレンスクロックに

対してロックした後、データに

ロックするまでの時間

– – 200 µs






図 3 : リファレンスクロックのタイミングパラメーター

表 21 : GTP トランシーバーのユーザークロックスイッチ特性(1)

シンボル説明条件スピードグレード

単位-3 -3N -2 -1L

FTXOUT TXOUTCLK 大周波数 320 320 270 N/A MHz

FRXREC RXRECCLK 大周波数 320 320 270 N/A MHz

TRX RXUSRCLK 大周波数 320 320 270 N/A MHz

TRX2 RXUSRCLK2 大周波数 1 バイトインターフェイス 156.25 156.25 125 N/A MHz

2 バイトインターフェイス 160 160 125 N/A MHz

4 バイトインターフェイス 80 80 67.5 N/A MHz

TTX TXUSRCLK 大周波数 320 320 270 N/A MHz

TTX2 TXUSRCLK2 大周波数 1 バイトインターフェイス 156.25 156.25 125 N/A MHz

2 バイトインターフェイス 160 160 125 N/A MHz

4 バイトインターフェイス 80 80 67.5 N/A MHz

注記 : 1. クロックは、『Spartan-6 FPGA GTP トランシーバーユーザーガイド』 (UG386) を参照してください。

表 22 : GTP トランシーバーのトランスミッターのスイッチ特性

シンボル説明条件最小標準最大単位

TRTX TX 立ち上がり時間 20% ～ 80% – 140 – ps

TFTX TX 立ち下がり時間 80% ～ 20% – 120 – ps

TLLSKEW TX lane-to-lane スキュー (1) – – 400 ps

VTXOOBVDPP 電気的アイドルの振幅 – – 20 mV

TTXOOBTRANSITION 電気的アイドルの送信時間 – – 50 ns

TJ3.125 総ジッター (2) 3.125Gb/s – – 0.35 UI

DJ3.125 確定的なジッター (2) – – 0.15 UI

TJ2.5 総ジッター (2) 2.5Gb/s – – 0.33 UI

DJ2.5 確定的なジッター (2) – – 0.15 UI

TJ1.62 総ジッター (2) 1.62Gb/s – – 0.20 UI

DJ1.62 確定的なジッター (2) – – 0.10 UI

TJ1.25 総ジッター (2) 1.25Gb/s – – 0.20 UI

DJ1.25 確定的なジッター (2) – – 0.10 UI

TJ614 総ジッター (2) 614Mb/s – – 0.10 UI

DJ614 確定的なジッター (2) – – 0.05 UI

注記 : 1. 大 4 個の連続した GTP トランシーバーサイトに対して、 TXENPMAPHASEALIGN を有効にし、 REFCLK 入力を使用した場合の値です。

2. PLL_DIVSEL_FB = 2、INTDATAWIDTH = 1 を使用した場合の値です。これらの値は、プロトコル特定の準拠の確定のための値ではありません。

ds162_05_042109

80%

20% T FCLK

T RCLK





PCI Express デザイン用エンドポイントブロックのスイッチ特性PCI Express デザイン用エンドポイントブロックは Spartan-6 LXT ファミリに搭載されています。詳細は、『PCI Express デザイン用Spartan-6 FPGA インテグレイテッドエンドポイントブロック』を参照してください。

表 23 : GTP トランシーバーのレシーバーのスイッチ特性


TRXELECIDLE RXELECIDLE がデータ損失または復元に応答するための時間 – 75 – ns

RXOOBVDPP OOB 検出しきい値 Peak-to-Peak 60 – 150 mV

RXSSTレシーバースペクトラム拡散のトラッキング(1) 33KHz で変調

-5000 – 0 ppm

RXRL ランレングス (CID) 内部の AC キャパシタはバイパス – – 150 UI

RXPPMTOLデータ /REFCLK PPM オフセット耐性

CDR の 2 次ループが無効のとき -200 – 200 ppm

CDR の 2 次

ループが有効

のとき

PLL_RXDIVSEL_OUT = 1 -2000 – 2000 ppm



SJ ジッター耐性(2)

JT_SJ3.125 正弦波ジッター (3) 3.125Gb/s 0.4 – – UI




JT_SJ614 正弦波ジッター (3) 614Mb/s 0.5 – – UI

負荷がある場合の SJ ジッター耐性(2)(5)

JT_TJSE3.125 負荷がある場合の総ジッター (4) 3.125Gb/s 0.65 – – UI

JT_SJSE3.125 負荷がある場合の正弦波ジッター 3.125Gb/s 0.1 – – UI

JT_TJSE2.7 負荷がある場合の総ジッター (4) 2.7Gb/s 0.65 – – UI

JT_SJSE2.7 負荷がある場合の正弦波ジッター 2.7Gb/s 0.1 – – UI

注記 : 1. PLL_RXDIVSELOUT=1、 2、および 4 を使用する場合です。

2. すべてのジッター値は、ビットエラーレート (BER) が1e–12 の場合に基づいています。

3. 確定的なジッターおよびランダムジッターがない場合のみ、 80MHz 正弦波ジッターを使用します。

4. DJ = 0.37 UI は、 ISI および RJ = 0.18 UI からなります。

5. PRBS7 データパターンを使用して計測しています。

表 24 : PCI Express デザインの最大パフォーマンス


単位-3 -3N -2 -1L

FPCIEUSER ユーザークロックの大周波数 62.5 62.5 62.5 N/A MHz

http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express_s6pciexpressendpointblock.htm

http://japan.xilinx.com/support/documentation/ipbusinterfacei-o_pci-express_s6pciexpressendpointblock.htm




パフォーマンス特性ここでは、 Spartan-6 デバイスにインプリメントされた一般的なファンクションおよびデザインのパフォーマンス特性を示します。この表に示す値はワーストケース値であり、すべて特性評価済みです。また、 19 ページの「スイッチ特性」に記載されているガイドラインにも従っています。

表 25 : インターフェイスのパフォーマンス

説明 I/O リソースクロック

バッファー

データ

幅

スピードグレード単位

-3 -3N -2 -1L

ネットワークアプリケーション(1)

SDR LVDS トランスミッター

またはレシーバーIOB SDR レジスタ BUFG

– 400 400 375 250 Mb/s

DDR LVDS トランスミッター

またはレシーバーODDR2/IDDR2 レジスタ 2 BUFG

– 800 800 750 500 Mb/s

SDR LVDS トランスミッター OSERDES2 BUFPLL

2 500 500 500 250 Mb/s

3 750 750 750 375 Mb/s

4 ～ 8 1080 1050 950 500 Mb/s

DDR LVDS トランスミッター OSERDES2 2 BUFIO2

2 500 500 500 250 Mb/s

3 750 750 750 375 Mb/s

4 ～ 8 1080 1050 950 500 Mb/s

SDR LVDS レシーバー RETIMED モードの ISERDES2 BUFPLL

2 500 500 500 — Mb/s

3 750 750 750 — Mb/s

4 ～ 8 1080 1050 950 — Mb/s

DDR LVDS レシーバー RETIMED モードの ISERDES2 2 BUFIO2

2 500 500 500 — Mb/s

3 750 750 750 — Mb/s

4 ～ 8 1080 1050 950 — Mb/s

メモリインターフェイス (Spartan-6 FPGA メモリコントローラーブロックを使用してインプリメント )(2)

標準パフォーマンス (標準 VCCINT)

DDR 400 注記 4 400 350 Mb/s

DDR2 667 注記 4 625 400 Mb/s

DDR3 800 注記 4 667 — Mb/s

LPDDR (Mobile_DDR) 400 注記 4 400 350 Mb/s

拡張パフォーマンス (Extended モードパフォーマンス VCCINT が必要)(3)

DDR2 800 注記 4 667 — Mb/s

注記 : 1. アプリケーションノート XAPP1064 『ソース同期のシリアライズおよびデシリアライズ ( 大 1050Mb/s)』および『Spartan-6 FPGA SelectIO リ

ソースユーザーガイド』 (UG381) を参照してください。

2. 『Spartan-6 FPGA メモリコントローラーユーザーガイド』 (UG388) を参照してください。

3. DDR2 に対応する Extended モードメモリコントローラーブロックのパフォーマンスは、表 2 に示す範囲の拡張パフォーマンスの VCCINT を使

用することで達成できます。

4. LX4 デバイス、 TQG144 および CPG196 パッケージの全デバイス、 -3N スピードグレードでは、メモリコントローラーブロックはサポートさ

れていません。

http://www.xilinx.com/support/documentation/application_notes/xapp1064.pdf






スイッチ特性このデータシートに記載のすべての値は、 v1.20 (-3、 -3N、 -2) および v1.08 (-1L) のスピード仕様に基づいています。スイッチ特性

は、スピードグレードごとに指定され、 Advance、 Preliminary、Production のいずれかに該当します。それぞれの定義を次に示し

ます。

Advance

シミュレーションにのみ基づいており、通常、デバイスの設計仕

様の決定直後に入手可能です。この特性のスピードグレードは比

較的安定しており、余裕を持たせた設定ですが、実際の遅延が大

きくなることがあります。

Preliminary

ES (エンジニアサンプル) シリコン特性評価に基づいています。

デバイスおよびスピードグレードは、量産シリコンのパフォーマ

ンスにより近いものとなります。また Advanced と比較すると、実

際の遅延の方が大きくなる可能性は低くなっています。

Production

特定のデバイスファミリの十分な量産を経た上で、特性評価が行

われ、リリースされています。スピードファイルには、デバイス

の実際の遅延に即した値が記載されています。また、以降の変更

は、カスタマに正式に通知されます。通常、遅いスピードグレー

ドから先に Production スピードファイルが提供されます。

すべての仕様は、常にワーストケースの電源電圧およびジャンク

ション温度条件での値です。

デバイスはそれぞれ生産時期が異なるため、カテゴリの移行は各

デバイスの製造プロセスのステータスによって決定されます。

-1L スピードグレードは、低消費電力 Spartan-6 デバイスです。

-3N スピードグレードは、MCB 機能をサポートしない Spartan-6デバイスです。

表 26 に、Spartan-6 デバイスのステータスをスピードグレードに

基づいて示します。

表 26 : Spartan-6 デバイスのスピードグレード

デバイススピードグレード

Advance Preliminary Production

XC6SLX4(1) -3、 -2、 -1L

XC6SLX9 -3、 -3N、 -2、 -1L

XC6SLX16 -3、 -3N、 -2、 -1L

XC6SLX25 -3、 -3N、 -2、 -1L

XC6SLX25T -3、 -3N、 -2

XC6SLX45 -3、 -3N、 -2、 -1L

XC6SLX45T -3、 -3N、 -2

XC6SLX75 -3、 -3N、 -2、 -1L

XC6SLX75T -3、 -3N、 -2

XC6SLX100 -3、 -3N、 -2、 -1L

XC6SLX100T -3、 -3N、 -2

XC6SLX150 -3、 -3N、 -2、 -1L

XC6SLX150T -3、 -3N、 -2

XA6SLX4 -3、 -2

XA6SLX9 -3、 -2

XA6SLX16 -3、 -2

XA6SLX25 -3、 -2

XA6SLX25T -3、 -2

XA6SLX45 -3、 -2

XA6SLX45T -3、 -2

XA6SLX75 -3、 -2

XA6SLX75T -3、 -2

XA6SLX100 -2

XQ6SLX75 -2、 -1L

XQ6SLX75T -3、 -2

XQ6SLX150 -2、 -1L

XQ6SLX150T -3、 -2

注記 : 1. XC6SLX4 は -3N スピードグレードでは提供されていません。




スイッチ特性のテスト

すべてのデバイスは、完全にファンクションテストが実施されています。内部タイミングパラメーターは、内部テストパターンで計測され、求められています。次に主な値を示します。

より特定した条件での、正確で確定的なワーストケースデータを得るには、 Timing Analyzer を使用し、シミュレーションネットリストにバックアノテートした値を使用してください。特記のない限り、これらの値はすべての Spartan-6 デバイスに適用されます。

Production シリコンおよび ISE ソフトウェアのステータス

特定のファミリ (およびスピードグレード ) は、それに正しく対応するスピード仕様 (Advance、 Preliminary、 Production) のリリース前に、Production としてリリースされる場合があります。このような不一致は、その後にリリースされるスピード仕様で修正されます。表 27 に表示されている Spartan-6 FPGA ファミリデバイス、対応するスピード仕様、および ISE® ソフトウェアのバージョンは、Production で小限必要になるリリースで、後続のソフトウェアおよびスピード仕様のリリースすべてを使用できます。

表 27 : Spartan-6 デバイスの Production 仕様のソフトウェアおよびスピードスペック (1)

デバイススピードグレード (2)

-3(3) -3N -2(4) -1L

XC6SLX4 ISE 12.4 v1.15 N/A ISE 12.3 v1.12(5) ISE 13.2 v1.07

XC6SLX9 ISE 12.4 v1.15 ISE 13.1 Update v1.18(7) ISE 12.3 v1.12(5) ISE 13.2 v1.07

XC6SLX16 ISE 12.1 v1.08 ISE 13.1 Update v1.18(7) ISE 11.5 v1.06 ISE 13.2 v1.07

XC6SLX25 ISE 12.2 v1.11(6) ISE 13.1 Update v1.18(7) ISE 12.2 v1.11(6) ISE 13.2 v1.07

XC6SLX25T ISE 12.2 v1.11(6) ISE 13.1 Update v1.18(7) ISE 12.2 v1.11(6) N/A

XC6SLX45 ISE 12.1 v1.08 ISE 13.1 Update v1.18(7) ISE 11.5 v1.07 ISE 13.1 v1.06

XC6SLX45T ISE 12.1 v1.08 ISE 13.1 Update v1.18(7) ISE 12.1 v1.08 N/A







XA6SLX4 ISE 13.2 v1.19 N/A ISE 13.2 v1.19 N/A




XA6SLX25T ISE 13.2 v1.19 N/A ISE 13.2 v1.19 N/A





XA6SLX100 N/A N/A ISE 13.3 v1.20 N/A




IOB パッド入力/出力/トライステートスイッチ特性

表 28 (コマーシャル XC Spartan-6 デバイス) および表 29 (ザイリンクスオートモーティブ (XA) オートモーティブ XA Spartan-6 と防衛グレード Spartan-6Q デバイス) に、各 I/O 規格のパッドからのデータ入力遅延、パッドまでのデータ出力遅延、およびトライステート遅延の値を示します。

• TIOPI は、 IOB パッドから入力バッファーを通り、 I ピンに達するまでの遅延です。遅延値は、 SelectIO 入力バッファーの機能に

依存します。

• TIOOP は、 O ピンから出力バッファーを通り、 IOB パッドに達するまでの遅延です。遅延値は、 SelectIO 出力バッファーの機能に

依存します。

• TIOTP は、トライステートがディスエーブルの場合の、T ピンから IOB を通り、 IOB パッドの出力バッファーに達するまでの遅延

です。遅延値は、出力バッファーの SelectIO の機能に依存します。

入力または出力に UNTUNED 終端が付いた I/O 規格を使用する場合の遅延の詳細は、 TRACE レポートを確認してください。

XQ6SLX75 N/A N/A ISE 13.2 v1.19 ISE 13.2 v1.07

XQ6SLX75T ISE 13.2 v1.19 N/A ISE 13.2 v1.19 N/A

XQ6SLX150 N/A N/A ISE 13.2 v1.19 ISE 13.2 v1.07

XQ6SLX150T ISE 13.2 v1.19 N/A ISE 13.2 v1.19 N/A

注記 : 1. -3、 -3N 用の ISE 13.3 スピード仕様 v1.20、および -1L 用の ISE 13.3 スピード仕様 v1.08 には、カスタマ通知 XCN11028 『Spartan-6 FPGA ス

ピードファイルの変更』に記載の変更が反映されています。

2. N/A と記載されている欄は、 LXT デバイスおよびすべての XA デバイスが -1L スピードグレードに未対応、そして LX4 デバイスおよびすべて

の XA と XQ デバイスが -3N スピードグレードに未対応であることを示します。

3. このデータシートに記載の新しい -3 仕様には、 ISE 12.4 ソフトウェアの v1.15 スピード仕様が必要です。

4. このデータシートに記載の新しい -2 仕様には、ISE 12.4 ソフトウェアとザイリンクスダウンロードセンターから入手可能な v1.17 スピード仕様

を含む 12.4 スピードファイルパッチが必要です。

5. ISE 12.3 ソフトウェアの v1.12 スピード仕様は、 ISE 12.3 ソフトウェアで使用可能です。 12.3 スピードファイルパッチはザイリンクスダウン

ロードセンターから入手できます。

6. ISE 12.2 ソフトウェアの v1.11 スピード仕様は、 ISE 12.2 ソフトウェアで使用可能です。 12.2 スピードファイルパッチはザイリンクスダウン

ロードセンターから入手できます。

7. ISE 13.1 ソフトウェアの v1.18 スピード仕様は、 ISE 13.1 ソフトウェアで使用可能です。 13.1 アップデートはザイリンクスダウンロードセン

ターから入手できます。カスタマ通知 XCN11012 『Spartan-6 FPGA -3N デバイスのスピードファイルの変更』を参照してください。

表 28 : コマーシャル (XC) Spartan-6 デバイスの IOB のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP

単位スピードグレードスピードグレードスピードグレード

-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)

LVDS_33 1.17 1.29 1.42 1.68 1.55 1.69 1.89 2.42 3000 3000 3000 3000 ns

LVDS_25 1.01 1.13 1.26 1.57 1.65 1.79 1.99 2.47 3000 3000 3000 3000 ns

BLVDS_25 1.02 1.14 1.27 1.57 1.72 1.86 2.06 2.68 1.72 1.86 2.06 2.68 ns

MINI_LVDS_33 1.17 1.29 1.42 1.68 1.57 1.71 1.91 2.41 3000 3000 3000 3000 ns

MINI_LVDS_25 1.01 1.13 1.26 1.57 1.65 1.79 1.99 2.47 3000 3000 3000 3000 ns

LVPECL_33 1.18 1.30 1.43 1.68 N/A N/A N/A N/A N/A N/A N/A N/A ns

LVPECL_25 1.02 1.14 1.27 1.57 N/A N/A N/A N/A N/A N/A N/A N/A ns

RSDS_33 (point to point) 1.17 1.29 1.42 1.68 1.57 1.71 1.91 2.42 3000 3000 3000 3000 ns

RSDS_25 (point to point) 1.01 1.13 1.26 1.56 1.65 1.79 1.99 2.47 3000 3000 3000 3000 ns

TMDS_33 1.21 1.33 1.46 1.71 1.54 1.68 1.88 2.50 3000 3000 3000 3000 ns

表 27 : Spartan-6 デバイスの Production 仕様のソフトウェアおよびスピードスペック (1) (続き)

デバイススピードグレード (2)

-3(3) -3N -2(4) -1L

http://japan.xilinx.com/support/documentation/customer_notices/j_xcn11028.pdf

http://japan.xilinx.com/support/download/index.htm











PPDS_33 1.17 1.29 1.42 1.68 1.57 1.71 1.91 2.43 3000 3000 3000 3000 ns

PPDS_25 1.01 1.13 1.26 1.56 1.68 1.82 2.02 2.47 3000 3000 3000 3000 ns

PCI33_3 1.07 1.19 1.32 1.57(2) 3.51 3.65 3.85 4.38(2) 3.51 3.65 3.85 4.38(1) ns

PCI66_3 1.07 1.19 1.32 1.57(2) 3.53 3.67 3.87 4.39(2) 3.53 3.67 3.87 4.39(1) ns

DISPLAY_PORT 1.02 1.14 1.27 1.56 3.15 3.29 3.49 4.08 3.15 3.29 3.49 4.08 ns

I2C 1.33 1.45 1.58 1.82 11.56 11.70 11.90 12.52 11.56 11.70 11.90 12.52 ns

SMBUS 1.33 1.45 1.58 1.82 11.56 11.70 11.90 12.52 11.56 11.70 11.90 12.52 ns

SDIO 1.36 1.48 1.61 1.84 2.64 2.78 2.98 3.60 2.64 2.78 2.98 3.60 ns

MOBILE_DDR 0.94 1.06 1.19 1.43 2.35 2.49 2.69 3.31 2.35 2.49 2.69 3.31 ns

HSTL_I 0.90 1.02 1.15 1.39 1.66 1.80 2.00 2.62 1.66 1.80 2.00 2.62 ns

HSTL_II 0.91 1.03 1.16 1.40 1.72 1.86 2.06 2.68 1.72 1.86 2.06 2.68 ns

HSTL_III 0.95 1.07 1.20 1.44 1.67 1.81 2.01 2.61 1.67 1.81 2.01 2.61 ns

HSTL_I _18 0.94 1.06 1.19 1.43 1.77 1.91 2.11 2.73 1.77 1.91 2.11 2.73 ns

HSTL_II _18 0.94 1.06 1.19 1.43 1.85 1.99 2.19 2.81 1.85 1.99 2.19 2.81 ns

HSTL_III _18 0.99 1.11 1.24 1.47 1.79 1.93 2.13 2.72 1.79 1.93 2.13 2.72 ns

SSTL3_I 1.58 1.70 1.83 2.16 1.83 1.97 2.17 2.72 1.83 1.97 2.17 2.72 ns

SSTL3_II 1.58 1.70 1.83 2.16 2.01 2.15 2.35 2.94 2.01 2.15 2.35 2.94 ns

SSTL2_I 1.30 1.42 1.55 1.87 1.77 1.91 2.11 2.69 1.77 1.91 2.11 2.69 ns

SSTL2_II 1.30 1.42 1.55 1.88 1.86 2.00 2.20 2.82 1.86 2.00 2.20 2.82 ns

SSTL18_I 0.92 1.04 1.17 1.41 1.63 1.77 1.97 2.59 1.63 1.77 1.97 2.59 ns

SSTL18_II 0.92 1.04 1.17 1.41 1.66 1.80 2.00 2.62 1.66 1.80 2.00 2.62 ns

SSTL15_II 0.92 1.04 1.17 1.41 1.67 1.81 2.01 2.63 1.67 1.81 2.01 2.63 ns

DIFF_HSTL_I 0.94 1.06 1.19 1.46 1.77 1.91 2.11 2.62 1.77 1.91 2.11 2.62 ns

DIFF_HSTL_II 0.93 1.05 1.18 1.45 1.72 1.86 2.06 2.54 1.72 1.86 2.06 2.54 ns

DIFF_HSTL_III 0.93 1.05 1.18 1.46 1.69 1.83 2.03 2.53 1.69 1.83 2.03 2.53 ns

DIFF_HSTL_I_18 0.97 1.09 1.22 1.50 1.79 1.93 2.13 2.63 1.79 1.93 2.13 2.63 ns

DIFF_HSTL_II_18 0.97 1.09 1.22 1.49 1.69 1.83 2.03 2.51 1.69 1.83 2.03 2.51 ns

DIFF_HSTL_III_18 0.97 1.09 1.22 1.50 1.69 1.83 2.03 2.53 1.69 1.83 2.03 2.53 ns

DIFF_SSTL3_I 1.18 1.30 1.43 1.68 1.81 1.95 2.15 2.64 1.81 1.95 2.15 2.64 ns

DIFF_SSTL3_II 1.19 1.31 1.44 1.68 1.80 1.94 2.14 2.63 1.80 1.94 2.14 2.63 ns

DIFF_SSTL2_I 1.02 1.14 1.27 1.57 1.80 1.94 2.14 2.62 1.80 1.94 2.14 2.62 ns

DIFF_SSTL2_II 1.02 1.14 1.27 1.57 1.76 1.90 2.10 2.57 1.76 1.90 2.10 2.57 ns

DIFF_SSTL18_I 0.97 1.09 1.22 1.51 1.72 1.86 2.06 2.56 1.72 1.86 2.06 2.56 ns

DIFF_SSTL18_II 0.98 1.10 1.23 1.50 1.68 1.82 2.02 2.52 1.68 1.82 2.02 2.52 ns

DIFF_SSTL15_II 0.94 1.06 1.19 1.46 1.67 1.81 2.01 2.50 1.67 1.81 2.01 2.50 ns

DIFF_MOBILE_DDR 0.97 1.09 1.22 1.51 1.75 1.89 2.09 2.57 1.75 1.89 2.09 2.57 ns

表 28 : コマーシャル (XC) Spartan-6 デバイスの IOB のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)




LVTTL、 QUIETIO、 2mA 1.35 1.47 1.60 1.82 5.39 5.53 5.73 6.37 5.39 5.53 5.73 6.37 ns







LVTTL、 Slow、 2mA 1.35 1.47 1.60 1.82 4.36 4.50 4.70 5.30 4.36 4.50 4.70 5.30 ns

LVTTL、 Slow、 4mA 1.35 1.47 1.60 1.82 3.17 3.31 3.51 4.16 3.17 3.31 3.51 4.16 ns

LVTTL、 Slow、 6mA 1.35 1.47 1.60 1.82 2.76 2.90 3.10 3.75 2.76 2.90 3.10 3.75 ns

LVTTL、 Slow、 8mA 1.35 1.47 1.60 1.82 2.59 2.73 2.93 3.55 2.59 2.73 2.93 3.55 ns

LVTTL、 Slow、 12mA 1.35 1.47 1.60 1.82 2.58 2.72 2.92 3.54 2.58 2.72 2.92 3.54 ns

LVTTL、 Slow、 16mA 1.35 1.47 1.60 1.82 2.39 2.53 2.73 3.40 2.39 2.53 2.73 3.40 ns

LVTTL、 Slow、 24mA 1.35 1.47 1.60 1.82 2.28 2.42 2.62 3.24 2.28 2.42 2.62 3.24 ns

LVTTL、 Fast、 2mA 1.35 1.47 1.60 1.82 3.78 3.92 4.12 4.74 3.78 3.92 4.12 4.74 ns

LVTTL、 Fast、 4mA 1.35 1.47 1.60 1.82 2.49 2.63 2.83 3.45 2.49 2.63 2.83 3.45 ns

LVTTL、 Fast、 6mA 1.35 1.47 1.60 1.82 2.44 2.58 2.78 3.40 2.44 2.58 2.78 3.40 ns

LVTTL、 Fast、 8mA 1.35 1.47 1.60 1.82 2.32 2.46 2.66 3.28 2.32 2.46 2.66 3.28 ns

LVTTL、 Fast、 12mA 1.35 1.47 1.60 1.82 1.83 1.97 2.17 2.79 1.83 1.97 2.17 2.79 ns

LVTTL、 Fast、 16mA 1.35 1.47 1.60 1.82 1.83 1.97 2.17 2.79 1.83 1.97 2.17 2.79 ns

LVTTL、 Fast、 24mA 1.35 1.47 1.60 1.82 1.83 1.97 2.17 2.79 1.83 1.97 2.17 2.79 ns

LVCMOS33、 QUIETIO、 2mA 1.34 1.46 1.59 1.82 5.40 5.54 5.74 6.37 5.40 5.54 5.74 6.37 ns







LVCMOS33、 Slow、 2mA 1.34 1.46 1.59 1.82 4.37 4.51 4.71 5.28 4.37 4.51 4.71 5.28 ns

LVCMOS33、 Slow、 4mA 1.34 1.46 1.59 1.82 2.98 3.12 3.32 3.94 2.98 3.12 3.32 3.94 ns

LVCMOS33、 Slow、 6mA 1.34 1.46 1.59 1.82 2.58 2.72 2.92 3.61 2.58 2.72 2.92 3.61 ns

LVCMOS33、 Slow、 8mA 1.34 1.46 1.59 1.82 2.65 2.79 2.99 3.61 2.65 2.79 2.99 3.61 ns

LVCMOS33、 Slow、 12mA 1.34 1.46 1.59 1.82 2.39 2.53 2.73 3.31 2.39 2.53 2.73 3.31 ns

LVCMOS33、 Slow、 16mA 1.34 1.46 1.59 1.82 2.31 2.45 2.65 3.27 2.31 2.45 2.65 3.27 ns

LVCMOS33、 Slow、 24mA 1.34 1.46 1.59 1.82 2.28 2.42 2.62 3.24 2.28 2.42 2.62 3.24 ns

LVCMOS33、 Fast、 2mA 1.34 1.46 1.59 1.82 3.76 3.90 4.10 4.70 3.76 3.90 4.10 4.70 ns

LVCMOS33、 Fast、 4mA 1.34 1.46 1.59 1.82 2.48 2.62 2.82 3.44 2.48 2.62 2.82 3.44 ns

LVCMOS33、 Fast、 6mA 1.34 1.46 1.59 1.82 2.32 2.46 2.66 3.28 2.32 2.46 2.66 3.28 ns


I/O 規格

TIOPI TIOOP TIOTP


-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)




LVCMOS33、 Fast、 8mA 1.34 1.46 1.59 1.82 2.07 2.21 2.41 3.03 2.07 2.21 2.41 3.03 ns

LVCMOS33、 Fast、 12mA 1.34 1.46 1.59 1.82 1.65 1.79 1.99 2.62 1.65 1.79 1.99 2.62 ns

LVCMOS33、 Fast、 16mA 1.34 1.46 1.59 1.82 1.65 1.79 1.99 2.62 1.65 1.79 1.99 2.62 ns

LVCMOS33、 Fast、 24mA 1.34 1.46 1.59 1.82 1.65 1.79 1.99 2.62 1.65 1.79 1.99 2.62 ns








LVCMOS25、 Slow、 2mA 0.82 0.94 1.07 1.31 3.78 3.92 4.12 4.76 3.78 3.92 4.12 4.76 ns

LVCMOS25、 Slow、 4mA 0.82 0.94 1.07 1.31 2.79 2.93 3.13 3.73 2.79 2.93 3.13 3.73 ns

LVCMOS25、 Slow、 6mA 0.82 0.94 1.07 1.31 2.73 2.87 3.07 3.66 2.73 2.87 3.07 3.66 ns

LVCMOS25、 Slow、 8mA 0.82 0.94 1.07 1.31 2.48 2.62 2.82 3.42 2.48 2.62 2.82 3.42 ns

LVCMOS25、 Slow、 12mA 0.82 0.94 1.07 1.31 2.01 2.15 2.35 2.95 2.01 2.15 2.35 2.95 ns

LVCMOS25、 Slow、 16mA 0.82 0.94 1.07 1.31 2.01 2.15 2.35 2.95 2.01 2.15 2.35 2.95 ns

LVCMOS25、 Slow、 24mA 0.82 0.94 1.07 1.31 2.01 2.15 2.35 2.94 2.01 2.15 2.35 2.94 ns

LVCMOS25、 Fast、 2mA 0.82 0.94 1.07 1.31 3.35 3.49 3.69 4.31 3.35 3.49 3.69 4.31 ns

LVCMOS25、 Fast、 4mA 0.82 0.94 1.07 1.31 2.25 2.39 2.59 3.22 2.25 2.39 2.59 3.22 ns

LVCMOS25、 Fast、 6mA 0.82 0.94 1.07 1.31 2.09 2.23 2.43 3.05 2.09 2.23 2.43 3.05 ns

LVCMOS25、 Fast、 8mA 0.82 0.94 1.07 1.31 2.02 2.16 2.36 2.98 2.02 2.16 2.36 2.98 ns

LVCMOS25、 Fast、 12mA 0.82 0.94 1.07 1.31 1.56 1.70 1.90 2.52 1.56 1.70 1.90 2.52 ns

LVCMOS25、 Fast、 16mA 0.82 0.94 1.07 1.31 1.56 1.70 1.90 2.52 1.56 1.70 1.90 2.52 ns

LVCMOS25、 Fast、 24mA 0.82 0.94 1.07 1.31 1.56 1.70 1.90 2.52 1.56 1.70 1.90 2.52 ns








LVCMOS18、 Slow、 2mA 1.18 1.30 1.43 2.04 4.62 4.76 4.96 5.54 4.62 4.76 4.96 5.54 ns

LVCMOS18、 Slow、 4mA 1.18 1.30 1.43 2.04 3.69 3.83 4.03 4.60 3.69 3.83 4.03 4.60 ns

LVCMOS18、 Slow、 6mA 1.18 1.30 1.43 2.04 3.00 3.14 3.34 3.94 3.00 3.14 3.34 3.94 ns

LVCMOS18、 Slow、 8mA 1.18 1.30 1.43 2.04 2.19 2.33 2.53 3.17 2.19 2.33 2.53 3.17 ns

LVCMOS18、 Slow、 12mA 1.18 1.30 1.43 2.04 1.99 2.13 2.33 2.95 1.99 2.13 2.33 2.95 ns

LVCMOS18、 Slow、 16mA 1.18 1.30 1.43 2.04 1.99 2.13 2.33 2.95 1.99 2.13 2.33 2.95 ns


I/O 規格

TIOPI TIOOP TIOTP


-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)




LVCMOS18、 Slow、 24mA 1.18 1.30 1.43 2.04 1.99 2.13 2.33 2.95 1.99 2.13 2.33 2.95 ns

LVCMOS18、 Fast、 2mA 1.18 1.30 1.43 2.04 3.59 3.73 3.93 4.53 3.59 3.73 3.93 4.53 ns

LVCMOS18、 Fast、 4mA 1.18 1.30 1.43 2.04 2.39 2.53 2.73 3.35 2.39 2.53 2.73 3.35 ns

LVCMOS18、 Fast、 6mA 1.18 1.30 1.43 2.04 1.88 2.02 2.22 2.84 1.88 2.02 2.22 2.84 ns

LVCMOS18、 Fast、 8mA 1.18 1.30 1.43 2.04 1.81 1.95 2.15 2.77 1.81 1.95 2.15 2.77 ns

LVCMOS18、 Fast、 12mA 1.18 1.30 1.43 2.04 1.71 1.85 2.05 2.67 1.71 1.85 2.05 2.67 ns

LVCMOS18、 Fast、 16mA 1.18 1.30 1.43 2.04 1.71 1.85 2.05 2.67 1.71 1.85 2.05 2.67 ns

LVCMOS18、 Fast、 24mA 1.18 1.30 1.43 2.04 1.71 1.85 2.05 2.67 1.71 1.85 2.05 2.67 ns

LVCMOS18_JEDEC、QUIETIO、2mA 0.94 1.06 1.19 1.41 5.91 6.05 6.25 6.79 5.91 6.05 6.25 6.79 ns







LVCMOS18_JEDEC、 Slow、 2mA 0.94 1.06 1.19 1.41 4.59 4.73 4.93 5.54 4.59 4.73 4.93 5.54 ns







LVCMOS18_JEDEC、 Fast、 2mA 0.94 1.06 1.19 1.41 3.57 3.71 3.91 4.52 3.57 3.71 3.91 4.52 ns













LVCMOS15、 Slow、 2mA 0.98 1.10 1.23 1.79 4.18 4.32 4.52 5.11 4.18 4.32 4.52 5.11 ns

LVCMOS15、 Slow、 4mA 0.98 1.10 1.23 1.79 3.42 3.56 3.76 4.34 3.42 3.56 3.76 4.34 ns

LVCMOS15、 Slow、 6mA 0.98 1.10 1.23 1.79 2.29 2.43 2.63 3.24 2.29 2.43 2.63 3.24 ns


I/O 規格

TIOPI TIOOP TIOTP


-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)




LVCMOS15、 Slow、 8mA 0.98 1.10 1.23 1.79 2.30 2.44 2.64 3.25 2.30 2.44 2.64 3.25 ns

LVCMOS15、 Slow、 12mA 0.98 1.10 1.23 1.79 2.03 2.17 2.37 2.99 2.03 2.17 2.37 2.99 ns

LVCMOS15、 Slow、 16mA 0.98 1.10 1.23 1.79 2.01 2.15 2.35 2.97 2.01 2.15 2.35 2.97 ns

LVCMOS15、 Fast、 2mA 0.98 1.10 1.23 1.79 3.29 3.43 3.63 4.24 3.29 3.43 3.63 4.24 ns

LVCMOS15、 Fast、 4mA 0.98 1.10 1.23 1.79 2.27 2.41 2.61 3.22 2.27 2.41 2.61 3.22 ns

LVCMOS15、 Fast、 6mA 0.98 1.10 1.23 1.79 1.78 1.92 2.12 2.74 1.78 1.92 2.12 2.74 ns

LVCMOS15、 Fast、 8mA 0.98 1.10 1.23 1.79 1.73 1.87 2.07 2.69 1.73 1.87 2.07 2.69 ns

LVCMOS15、 Fast、 12mA 0.98 1.10 1.23 1.79 1.73 1.87 2.07 2.64 1.73 1.87 2.07 2.64 ns

LVCMOS15、 Fast、 16mA 0.98 1.10 1.23 1.79 1.73 1.87 2.07 2.64 1.73 1.87 2.07 2.64 ns
























LVCMOS12、 Slow、 2mA 0.91 1.03 1.16 1.51 4.98 5.12 5.32 5.91 4.98 5.12 5.32 5.91 ns

LVCMOS12、 Slow、 4mA 0.91 1.03 1.16 1.51 2.84 2.98 3.18 3.81 2.84 2.98 3.18 3.81 ns

LVCMOS12、 Slow、 6mA 0.91 1.03 1.16 1.51 2.77 2.91 3.11 3.72 2.77 2.91 3.11 3.72 ns

LVCMOS12、 Slow、 8mA 0.91 1.03 1.16 1.51 2.34 2.48 2.68 3.31 2.34 2.48 2.68 3.31 ns

LVCMOS12、 Slow、 12mA 0.91 1.03 1.16 1.51 2.08 2.22 2.42 3.06 2.08 2.22 2.42 3.06 ns


I/O 規格

TIOPI TIOOP TIOTP


-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)




LVCMOS12、 Fast、 2mA 0.91 1.03 1.16 1.51 3.46 3.60 3.80 4.44 3.46 3.60 3.80 4.44 ns

LVCMOS12、 Fast、 4mA 0.91 1.03 1.16 1.51 2.35 2.49 2.69 3.30 2.35 2.49 2.69 3.30 ns

LVCMOS12、 Fast、 6mA 0.91 1.03 1.16 1.51 1.79 1.93 2.13 2.75 1.79 1.93 2.13 2.75 ns

LVCMOS12、 Fast、 8mA 0.91 1.03 1.16 1.51 1.68 1.82 2.02 2.64 1.68 1.82 2.02 2.64 ns

LVCMOS12、 Fast、 12mA 0.91 1.03 1.16 1.51 1.66 1.80 2.00 2.62 1.66 1.80 2.00 2.62 ns
















注記 : 1. この表に記載されている -1L の値は、 Spartan-6Q デバイスにも適用できます。

2. -1L スピードグレードのデバイスは、ザイリンクス PCI IP をサポートしていません。


I/O 規格

TIOPI TIOOP TIOTP


-3 -3N -2 -1L(1) -3 -3N -2 -1L(1) -3 -3N -2 -1L(1)




表 29 : オートモーティブ XA Spartan-6 および Spartan-6Q デバイスの IOB スイッチ特性(1)

I/O 規格

TIOPI TIOOP TIOTP


-3 -2 -3 -2 -3 -2

LVDS_33 1.24 1.42 1.69 1.89 3000 3000 ns

LVDS_25 1.08 1.26 1.79 1.99 3000 3000 ns

BLVDS_25 1.09 1.27 1.86 2.06 1.86 2.06 ns

MINI_LVDS_33 1.25 1.43 1.71 1.91 3000 3000 ns

MINI_LVDS_25 1.08 1.26 1.79 1.99 3000 3000 ns

LVPECL_33 1.25 1.43 N/A N/A N/A N/A ns

LVPECL_25 1.09 1.27 N/A N/A N/A N/A ns

RSDS_33 (point to point) 1.24 1.42 1.71 1.91 3000 3000 ns

RSDS_25 (point to point) 1.08 1.26 1.79 1.99 3000 3000 ns

TMDS_33 1.29 1.47 1.68 1.88 3000 3000 ns

PPDS_33 1.25 1.43 1.71 1.91 3000 3000 ns

PPDS_25 1.08 1.26 1.82 2.02 3000 3000 ns

PCI33_3 1.14 1.32 3.81 4.01 3.81 4.01 ns

PCI66_3 1.14 1.32 3.81 4.01 3.81 4.01 ns

DISPLAY_PORT 1.09 1.27 3.29 3.49 3.29 3.49 ns

I2C 1.40 1.58 11.70 11.90 11.70 11.90 ns

SMBUS 1.40 1.58 11.70 11.90 11.70 11.90 ns

SDIO 1.43 1.61 2.78 2.98 2.78 2.98 ns

MOBILE_DDR 1.01 1.19 2.50 2.70 2.50 2.70 ns

HSTL_I 1.01 1.19 1.80 2.00 1.80 2.00 ns

HSTL_II 1.01 1.19 1.86 2.06 1.86 2.06 ns

HSTL_III 1.07 1.25 1.81 2.01 1.81 2.01 ns

HSTL_I _18 1.05 1.23 1.91 2.11 1.91 2.11 ns

HSTL_II _18 1.05 1.23 1.99 2.19 1.99 2.19 ns

HSTL_III _18 1.13 1.31 1.93 2.13 1.93 2.13 ns

SSTL3_I 1.65 1.83 1.97 2.17 1.97 2.17 ns

SSTL3_II 1.65 1.83 2.15 2.35 2.15 2.35 ns

SSTL2_I 1.37 1.55 1.91 2.11 1.91 2.11 ns

SSTL2_II 1.37 1.55 2.00 2.20 2.00 2.20 ns

SSTL18_I 0.99 1.17 1.77 1.97 1.77 1.97 ns

SSTL18_II 1.00 1.18 1.80 2.00 1.80 2.00 ns

SSTL15_II 1.00 1.18 1.81 2.01 1.81 2.01 ns

DIFF_HSTL_I 1.01 1.19 1.91 2.11 1.91 2.11 ns

DIFF_HSTL_II 1.00 1.18 1.86 2.06 1.86 2.06 ns

DIFF_HSTL_III 1.00 1.18 1.83 2.03 1.83 2.03 ns

DIFF_HSTL_I_18 1.04 1.22 1.93 2.13 1.93 2.13 ns

DIFF_HSTL_II_18 1.04 1.22 1.83 2.03 1.83 2.03 ns

DIFF_HSTL_III_18 1.04 1.22 1.83 2.03 1.83 2.03 ns




DIFF_SSTL3_I 1.26 1.44 1.95 2.15 1.95 2.15 ns

DIFF_SSTL3_II 1.26 1.44 1.94 2.14 1.94 2.14 ns

DIFF_SSTL2_I 1.09 1.27 1.94 2.14 1.94 2.14 ns

DIFF_SSTL2_II 1.09 1.27 1.90 2.10 1.90 2.10 ns

DIFF_SSTL18_I 1.04 1.22 1.86 2.06 1.86 2.06 ns

DIFF_SSTL18_II 1.05 1.23 1.82 2.02 1.82 2.02 ns

DIFF_SSTL15_II 1.01 1.19 1.81 2.01 1.81 2.01 ns

DIFF_MOBILE_DDR 1.04 1.22 1.89 2.09 1.89 2.09 ns

LVTTL、 QUIETIO、 2mA 1.42 1.60 5.64 5.84 5.64 5.84 ns







LVTTL、 Slow、 2mA 1.42 1.60 4.58 4.78 4.58 4.78 ns

LVTTL、 Slow、 4mA 1.42 1.60 3.38 3.58 3.38 3.58 ns

LVTTL、 Slow、 6mA 1.42 1.60 2.95 3.15 2.95 3.15 ns

LVTTL、 Slow、 8mA 1.42 1.60 2.73 2.93 2.73 2.93 ns

LVTTL、 Slow、 12mA 1.42 1.60 2.72 2.92 2.72 2.92 ns

LVTTL、 Slow、 16mA 1.42 1.60 2.53 2.73 2.53 2.73 ns

LVTTL、 Slow、 24mA 1.42 1.60 2.42 2.62 2.42 2.62 ns

LVTTL、 Fast、 2mA 1.42 1.60 4.04 4.24 4.04 4.24 ns

LVTTL、 Fast、 4mA 1.42 1.60 2.66 2.86 2.66 2.86 ns

LVTTL、 Fast、 6mA 1.42 1.60 2.58 2.78 2.58 2.78 ns

LVTTL、 Fast、 8mA 1.42 1.60 2.46 2.66 2.46 2.66 ns

LVTTL、 Fast、 12mA 1.42 1.60 1.97 2.17 1.97 2.17 ns

LVTTL、 Fast、 16mA 1.42 1.60 1.97 2.17 1.97 2.17 ns

LVTTL、 Fast、 24mA 1.42 1.60 1.97 2.17 1.97 2.17 ns

LVCMOS33、 QUIETIO、 2mA 1.41 1.59 5.65 5.85 5.65 5.85 ns







LVCMOS33、 Slow、 2mA 1.41 1.59 4.59 4.79 4.59 4.79 ns

LVCMOS33、 Slow、 4mA 1.41 1.59 3.14 3.34 3.14 3.34 ns

表 29 : オートモーティブ XA Spartan-6 および Spartan-6Q デバイスの IOB スイッチ特性(1) (続き)

I/O 規格

TIOPI TIOOP TIOTP


-3 -2 -3 -2 -3 -2




LVCMOS33、 Slow、 6mA 1.41 1.59 2.79 2.99 2.79 2.99 ns

LVCMOS33、 Slow、 8mA 1.41 1.59 2.79 2.99 2.79 2.99 ns

LVCMOS33、 Slow、 12mA 1.41 1.59 2.53 2.73 2.53 2.73 ns

LVCMOS33、 Slow、 16mA 1.41 1.59 2.45 2.65 2.45 2.65 ns

LVCMOS33、 Slow、 24mA 1.41 1.59 2.42 2.62 2.42 2.62 ns

LVCMOS33、 Fast、 2mA 1.41 1.59 4.05 4.25 4.05 4.25 ns

LVCMOS33、 Fast、 4mA 1.41 1.59 2.66 2.86 2.66 2.86 ns

LVCMOS33、 Fast、 6mA 1.41 1.59 2.46 2.66 2.46 2.66 ns

LVCMOS33、 Fast、 8mA 1.41 1.59 2.21 2.41 2.21 2.41 ns

LVCMOS33、 Fast、 12mA 1.41 1.59 1.80 2.00 1.80 2.00 ns

LVCMOS33、 Fast、 16mA 1.41 1.59 1.80 2.00 1.80 2.00 ns

LVCMOS33、 Fast、 24mA 1.41 1.59 1.80 2.00 1.80 2.00 ns








LVCMOS25、 Slow、 2mA 0.89 1.07 3.96 4.16 3.96 4.16 ns

LVCMOS25、 Slow、 4mA 0.89 1.07 2.96 3.16 2.96 3.16 ns

LVCMOS25、 Slow、 6mA 0.89 1.07 2.88 3.08 2.88 3.08 ns

LVCMOS25、 Slow、 8mA 0.89 1.07 2.63 2.83 2.63 2.83 ns

LVCMOS25、 Slow、 12mA 0.89 1.07 2.15 2.35 2.15 2.35 ns

LVCMOS25、 Slow、 16mA 0.89 1.07 2.15 2.35 2.15 2.35 ns

LVCMOS25、 Slow、 24mA 0.89 1.07 2.15 2.35 2.15 2.35 ns

LVCMOS25、 Fast、 2mA 0.89 1.07 3.52 3.72 3.52 3.72 ns

LVCMOS25、 Fast、 4mA 0.89 1.07 2.43 2.63 2.43 2.63 ns

LVCMOS25、 Fast、 6mA 0.89 1.07 2.23 2.43 2.23 2.43 ns

LVCMOS25、 Fast、 8mA 0.89 1.07 2.16 2.36 2.16 2.36 ns

LVCMOS25、 Fast、 12mA 0.89 1.07 1.70 1.90 1.70 1.90 ns

LVCMOS25、 Fast、 16mA 0.89 1.07 1.70 1.90 1.70 1.90 ns

LVCMOS25、 Fast、 24mA 0.89 1.07 1.70 1.90 1.70 1.90 ns







I/O 規格

TIOPI TIOOP TIOTP


-3 -2 -3 -2 -3 -2






LVCMOS18、 Slow、 2mA 1.25 1.43 4.79 4.99 4.79 4.99 ns

LVCMOS18、 Slow、 4mA 1.25 1.43 3.84 4.04 3.84 4.04 ns

LVCMOS18、 Slow、 6mA 1.25 1.43 3.17 3.37 3.17 3.37 ns

LVCMOS18、 Slow、 8mA 1.25 1.43 2.37 2.57 2.37 2.57 ns

LVCMOS18、 Slow、 12mA 1.25 1.43 2.13 2.33 2.13 2.33 ns

LVCMOS18、 Slow、 16mA 1.25 1.43 2.13 2.33 2.13 2.33 ns

LVCMOS18、 Slow、 24mA 1.25 1.43 2.13 2.33 2.13 2.33 ns

LVCMOS18、 Fast、 2mA 1.25 1.43 3.78 3.98 3.78 3.98 ns

LVCMOS18、 Fast、 4mA 1.25 1.43 2.54 2.74 2.54 2.74 ns

LVCMOS18、 Fast、 6mA 1.25 1.43 2.02 2.22 2.02 2.22 ns

LVCMOS18、 Fast、 8mA 1.25 1.43 1.95 2.15 1.95 2.15 ns

LVCMOS18、 Fast、 12mA 1.25 1.43 1.85 2.05 1.85 2.05 ns

LVCMOS18、 Fast、 16mA 1.25 1.43 1.85 2.05 1.85 2.05 ns

LVCMOS18、 Fast、 24mA 1.25 1.43 1.85 2.05 1.85 2.05 ns

LVCMOS18_JEDEC、QUIETIO、2mA 1.01 1.19 6.09 6.29 6.09 6.29 ns







LVCMOS18_JEDEC、 Slow、 2mA 1.01 1.19 4.79 4.99 4.79 4.99 ns







LVCMOS18_JEDEC、 Fast、 2mA 1.01 1.19 3.75 3.95 3.75 3.95 ns








I/O 規格

TIOPI TIOOP TIOTP


-3 -2 -3 -2 -3 -2










LVCMOS15、 Slow、 2mA 1.05 1.23 4.32 4.52 4.32 4.52 ns

LVCMOS15、 Slow、 4mA 1.05 1.23 3.58 3.78 3.58 3.78 ns

LVCMOS15、 Slow、 6mA 1.05 1.23 2.45 2.65 2.45 2.65 ns

LVCMOS15、 Slow、 8mA 1.05 1.23 2.46 2.66 2.46 2.66 ns

LVCMOS15、 Slow、 12mA 1.05 1.23 2.17 2.37 2.17 2.37 ns

LVCMOS15、 Slow、 16mA 1.05 1.23 2.15 2.35 2.15 2.35 ns

LVCMOS15、 Fast、 2mA 1.05 1.23 3.43 3.63 3.43 3.63 ns

LVCMOS15、 Fast、 4mA 1.05 1.23 2.42 2.62 2.42 2.62 ns

LVCMOS15、 Fast、 6mA 1.05 1.23 1.92 2.12 1.92 2.12 ns

LVCMOS15、 Fast、 8mA 1.05 1.23 1.87 2.07 1.87 2.07 ns

LVCMOS15、 Fast、 12mA 1.05 1.23 1.87 2.07 1.87 2.07 ns

LVCMOS15、 Fast、 16mA 1.05 1.23 1.87 2.07 1.87 2.07 ns






















I/O 規格

TIOPI TIOOP TIOTP


-3 -2 -3 -2 -3 -2




表 30 に TIOTPHZ の値を示します。 TIOTPHZ は、ハイインピーダンスステートのように、トライステートがイネーブルの場合の、 IOBパッドの出力バッファーを通り、 IOB パッドに達するまでの遅延です。これらの遅延は、 LVCMOS25、 Fast、 12mA の I/O 規格を使用して計測してしています




LVCMOS12、 Slow、 2mA 0.98 1.16 5.12 5.32 5.12 5.32 ns

LVCMOS12、 Slow、 4mA 0.98 1.16 3.00 3.20 3.00 3.20 ns

LVCMOS12、 Slow、 6mA 0.98 1.16 2.91 3.11 2.91 3.11 ns

LVCMOS12、 Slow、 8mA 0.98 1.16 2.51 2.71 2.51 2.71 ns

LVCMOS12、 Slow、 12mA 0.98 1.16 2.25 2.45 2.25 2.45 ns

LVCMOS12、 Fast、 2mA 0.98 1.16 3.60 3.80 3.60 3.80 ns

LVCMOS12、 Fast、 4mA 0.98 1.16 2.49 2.69 2.49 2.69 ns

LVCMOS12、 Fast、 6mA 0.98 1.16 1.94 2.14 1.94 2.14 ns

LVCMOS12、 Fast、 8mA 0.98 1.16 1.82 2.02 1.82 2.02 ns

LVCMOS12、 Fast、 12mA 0.98 1.16 1.80 2.00 1.80 2.00 ns
















注記 : 1. Spartan-6Q FPGA の -1L スピードグレードデバイスの値は、表 28 に記載されています。

表 30 : IOB トライステートが ON の場合の出力スイッチ特性 (TIOTPHZ)


単位-3 -3N -2 -1L

TIOTPHZ T 入力からパッドのハイインピーダンス 1.39 1.59 1.59 1.91 ns


I/O 規格

TIOPI TIOOP TIOTP


-3 -2 -3 -2 -3 -2




I/O 規格の計測方法

入力遅延の計測

表 31 に、入力遅延の計測に使用されたテスト用の設定パラメーターを示します。

表 31 : 入力遅延の計測方法

説明 I/O 規格属性 VL(1) VH

(1) VMEAS(3)(4) VREF

(2)(4)

LVTTL (Low-Voltage Transistor-Transistor Logic) LVTTL 0 3.0 1.4 –

LVCMOS (Low-Voltage CMOS)、 3.3V LVCMOS33 0 3.3 1.65 –

LVCMOS、 2.5V LVCMOS25 0 2.5 1.25 –

LVCMOS、 1.8V LVCMOS18 0 1.8 0.9 –

LVCMOS、 1.5V LVCMOS15 0 1.5 0.75 –

LVCMOS、 1.2V LVCMOS12 0 1.2 0.6 –

PCI (Peripheral Component Interface)、 33MHz and 66MHz、 3.3V

PCI33_3、 PCI66_3 PCI の仕様 –

HSTL (High-Speed Transceiver Logic)、 Class I & II

HSTL_I、 HSTL_II VREF – 0.5 VREF + 0.5 VREF 0.75

HSTL、 Class III HSTL_III VREF – 0.5 VREF + 0.5 VREF 0.90

HSTL、 Class I & II、 1.8V HSTL_I_18、HSTL_II_18

VREF – 0.5 VREF + 0.5 VREF 0.90

HSTL、 Class III 1.8V HSTL_III_18 VREF – 0.5 VREF + 0.5 VREF 1.1

SSTL (Stub Terminated Transceiver Logic)、 Class I & II、 3.3V

SSTL3_I、 SSTL3_II VREF – 0.75 VREF + 0.75 VREF 1.5

SSTL、 Class I & II、 2.5V SSTL2_I、 SSTL2_II VREF – 0.75 VREF + 0.75 VREF 1.25

SSTL、 Class I & II、 1.8V SSTL18_I、 SSTL18_II VREF – 0.5 VREF + 0.5 VREF 0.90

SSTL、 Class II、 1.5V SSTL15_II VREF – 0.2 VREF + 0.2 VREF 0.75

LVDS (Low-Voltage Differential Signaling)、 2.5V & 3.3V

LVDS_25、 LVDS_33 1.25 – 0.125 1.25 + 0.125 0(5) –

LVPECL (Low-Voltage Positive Emitter-CoupledLogic)、 2.5V & 3.3V

LVPECL_25、LVPECL_33

1.2 – 0.3 1.2 + 0.3 0(5) –

BLVDS (Bus LVDS)、 2.5V BLVDS_25 1.3 – 0.125 1.3 + 0.125 0(5) –

Mini-LVDS、 2.5V & 3.3V MINI_LVDS_25、MINI_LVDS_33

1.2 – 0.125 1.2 + 0.125 0(5) –

RSDS (Reduced Swing Differential Signaling)、 2.5V & 3.3V

RSDS_25、 RSDS_33 1.2 – 0.1 1.2 + 0.1 0(5) –

TMDS (Transition Minimized DifferentialSignaling)、 3.3V

TMDS_33 3.0 – 0.1 3.0 + 0.1 0(5) –

PPDS (Point-to-Point Differential Signaling、 2.5V & 3.3V

PPDS_25、 PPDS_33 1.25 – 0.1 1.25 + 0.1 0(5) –

注記 : 1. 入力の波形は、 VL および VH 間で切り替わります。

2. 計測は VREF の標準、小、大値で実施します。記載されてる遅延は計測のワーストケース値です。 VREF 値は標準値です。

3. 計測を開始した位置からの入力電圧レベルです。

4. IBIS モデルおよび図 4 の VREF /VMEAS 、パラメーターとは無関係の入力基準電圧です。

5. 差動入力電圧の値です。




出力遅延の計測

出力遅延は、約 4 インチの FR4 マイクロストリップトレースで

Tektronix P6245 TDS500/600 プローブ (1pF) を使用して計測さ

れます。すべてのテストには、標準的な終端を使用しました。4 インチトレースの伝播遅延は別途、特性評価され、終的な計測値

から減算されます。したがって、図 4 および図 5 に示す一般的な

テスト設定には含まれていません。

計測およびテスト条件は、IBIS 形式で定義されていないものを除

き、 IBIS モデルに入っています。パラメーター VREF、 RREF、

CREF、VMEAS により、各 I/O 規格に対するテスト条件すべてが示

されています。 IBIS モデルを使用したシミュレーションにより、

アプリケーションにおける伝播遅延をも正確に予測できるよう

になります。次の手順に従ってシミュレーションを行ってくださ

い。

1. テスト装置に出力ドライバーを接続してシミュレーションを

行います。この際、表 32 に記載の値を使用してください。

2. VMEAS への時間を記録します。

3. 負荷のある実際の PCB トレースに出力ドライバーを接続し

てシミュレーションを行います。適切な IBIS モデルまたは

負荷を表す容量値を使用してください。

4. VMEAS への時間を記録します。

5. 手順 2 と手順 4 の結果を比較します。遅延の増加または減少

から PCB トレースの実際の伝播遅延を求めてください。


図 4 : シングルエンドテスト設定

VREF

RREF

VMEAS(voltage level when taking delay measurement)

CREF (probe capacitance)

FPGA Output

ds162_06_011309


図 5 : 差動テスト設定

RREF VMEAS

+

–

CREF

FPGA Output

ds162_07_011309

表 32 : 出力遅延の計測方法

説明I/O 規格

属性

RREF (W)

CREF(1)

(pF)VMEAS

(V)VREF(V)

LVTTL (Low-Voltage Transistor-Transistor Logic) LVTTL (すべて) 1M 0 1.4 0

LVCMOS (Low-Voltage CMOS)、 3.3V LVCMOS33 1M 0 1.65 0

LVCMOS、 2.5V LVCMOS25 1M 0 1.25 0




PCI (Peripheral Component Interface)33MHz and 66MHz、 3.3V

PCI33_3、 PCI66_3 (立ち上がりエッジ)

25 10(2) 0.94 0

PCI33_3、 PCI66_3 (立ち下がりエッジ)

25 10(2) 2.03 3.3

HSTL (High-Speed Transceiver Logic)、 Class I HSTL_I 50 0 VREF 0.75

HSTL、 Class II HSTL_II 25 0 VREF 0.75

HSTL、 Class III HSTL_III 50 0 0.9 1.5

HSTL、 Class I、 1.8V HSTL_I_18 50 0 VREF 0.9

HSTL、 Class II、 1.8V HSTL_II_18 25 0 VREF 0.9

HSTL、 Class III、 1.8V HSTL_III_18 50 0 1.1 1.8

SSTL (Stub Series Terminated Logic)、 Class I、 1.8V SSTL18_I 50 0 VREF 0.9




同時スイッチ出力

高速かつ駆動電流の高い出力を使用する場合、パッケージの電気的な寄生要素によって同時スイッチ出力 (SSO) 数が制限されます。表 33 および表 34 は、許容可能な SSO の推奨大数を示すガイドラインです。これらは、同方向に同時スイッチする必要がある出力信号規格の大ユーザー I/O ピン数を示し、同時にその信号規格のスイッチングノイズの安全量を維持します。テスト条件を含むこれらの要件を満たすことで、 GND および電源バウンスの影響を受けずに FPGA を動作させることができます。

表 33 に、各バンクの VCCO/GND ペア数をデバイスとパッケージの組み合わせごとに示します。出力信号規格および駆動能力については、表 34 に、同方向のスイッチする場合に、 1 つの I/O バンクの VCCO/GND ペアで許容可能な SSO の推奨大数を示します。これらのガイドラインは、パッケージ、スルーレート、および出力駆動能力で分類されています。 SSO 数も I/O バンクごとに指定されています。各表の該当する数値を乗算して I/O バンクで許容される SSO の大数を算出してください。ここでは、バンク内のすべてのピンが同一規格を使用するものとしています。記載されている数値を超えると、電源または GND バウンスの増加、シグナルインテグリティの低下、またはシステムジッターの増加につながる可能性があります。表 34 に記載された各ペアの SSO の制限数が表 33 に記載されたペアごとの大 I/O 数を超える場合、その規格に SSO に制限がないとします。

推奨する SSO の大値は、 FPGA が回路基板にはんだ付けされ、その基盤に適切な設計手法が適用されていることを前提とした値です。ソケットによってインダクタンスが追加されるため、ソケットに実装された FPGA には、 SSO 値が適用されません。 SSO 値は、3.3V の VCCAUX を前提としています。 VCCAUX を 2.5V にすると、 SSO 特性が向上します。詳細は、『Spartan-6 FPGA SelectIO リソースユーザーガイド』 (UG381) を参照してください。

SSTL、 Class II、 1.8V SSTL18_II 25 0 VREF 0.9

SSTL、 Class I、 2.5V SSTL2_I 50 0 VREF 1.25



LVDS (Low-Voltage Differential Signaling)、 2.5V & 3.3V LVDS_25、 LVDS_33 100 0 0(3) –

BLVDS (Bus LVDS)、 2.5V BLVDS_25 注記 4 0 0(3) –

Mini-LVDS、 2.5V & 3.3V MINI_LVDS_25、MINI_LVDS_33 100 0 0(3) –

RSDS (Reduced Swing Differential Signaling)、 2.5V & 3.3V RSDS_25、 RSDS_33 100 0 0(3) –

TMDS (Transition Minimized Differential Signaling)、3.3V TMDS_33 注記 5 0 0(3) –

PPDS (Point-to-Point Differential Signaling)、2.5V & 3.3V PPDS_25、 PPDS_33 100 0 0(3) –

注記 : 1. CREF はプローブの容量で、通常は 0pF です。

2. PCI 仕様によって決定されます。

3. 差動入力電圧の値です。

4. 『Spartan-6 FPGA SelectIO リソースユーザーガイド』 (UG381) の「BLVDS 出力終端」セクションを参照してください。

5. 『Spartan-6 FPGA SelectIO リソースユーザーガイド』 (UG381) の「TMDS_33 出力終端」セクションを参照してください。

表 32 : 出力遅延の計測方法 (続き)

説明I/O 規格

属性

RREF (W)

CREF(1)

(pF)VMEAS

(V)VREF(V)







表 33 : Spartan-6 FPGA の各バンクの VCCO/GND ペア数

パッケージデバイス説明バンク 0 バンク 1 バンク 2 バンク 3 バンク 4 バンク 5

TQG144 LXVCCO/GND ペア 3 3 2 3 N/A N/A

各ペアの大 I/O 8 8 13 8 N/A N/A

CPG196 LXVCCO/GND ペア 4 6 4 6 N/A N/A


CSG225 LXVCCO/GND ペア 4 4 4 4 N/A N/A

各ペアの大 I/O 10 10 9 10 N/A N/A

FT(G)256 LXVCCO/GND ペア 5 6 4 5 N/A N/A


CSG324

LXVCCO/GND ペア 6 6 6 6 N/A N/A


LXTVCCO/GND ペア 4 6 6 6 N/A N/A


CS(G)484





FG(G)484





FG(G)676

LX45VCCO/GND ペア 12 15 10 16 N/A N/A


LX75、LX100、LX150VCCO/GND ペア 12 9 10 10 6 6

各ペアの大 I/O 9 10 9 9 8 9

LXTVCCO/GND ペア 10 8 10 8 7 7

各ペアの大 I/O 8 7 8 8 7 7

FG(G)900

LXVCCO/GND ペア 17 14 17 14 7 8

各ペアの大 I/O 7 6 7 8 7 6

LXTVCCO/GND ペア 15 14 13 14 7 8

各ペアの大 I/O 7 6 8 8 7 6




表 34 : 各 VCCO/GND ペアの SSO 制限

VCCO I/O 規格駆動能力スルー

VCCO/GND ペアごとの SSO 制限数

TQG144、 CPG196、CSG225、 FT(G)256、および CSG324 の

LX デバイスのすべて

CS(G)484、 FG(G)484、FG(G)676、 FG(G)900

および CSG324 の LXT デバイスのすべて

バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5

1.2V LVCMOS12、 LVCMOS12_JEDEC

2

Fast 30 (1) 35 30 35

Slow 51 55 51 52

QuietIO 71 58 71 70

4

Fast 17 17 17 19

Slow 23 25 23 22

QuietIO 35 32 35 32

6

Fast 13 15 13 14

Slow 19 20 19 17

QuietIO 26 24 26 24

8

Fast N/A 12 N/A 12

Slow N/A 15 N/A 13

QuietIO N/A 20 N/A 19

12

Fast N/A 5 N/A 4

Slow N/A 8 N/A 5





1.5V

LVCMOS15、 LVCMOS15_JEDEC

2

Fast 33 40 33 41

Slow 57 62 57 56

QuietIO 70 67 70 66

4

Fast 19 21 19 21

Slow 30 30 30 24

QuietIO 38 33 38 30

6

Fast 14 16 14 16

Slow 18 19 18 17

QuietIO 27 24 27 21

8

Fast 11 13 11 12

Slow 16 16 16 14

QuietIO 23 20 23 17

12

Fast N/A 5 N/A 4

Slow N/A 8 N/A 5


16

Fast N/A 5 N/A 4

Slow N/A 8 N/A 8


HSTL_I 9 10 9 10

HSTL_II N/A 5 N/A 6

HSTL_III 7 9 7 9

DIFF_HSTL_I 27 30 27 30

DIFF_HSTL_II N/A 15 N/A 18

DIFF_HSTL_III 21 27 21 27

SSTL_15_II (3) N/A 5 N/A 4

DIFF_SSTL_15_II (3) N/A 15 N/A 12

表 34 : 各 VCCO/GND ペアの SSO 制限 (続き)





CS(G)484、 FG(G)484、FG(G)676、 FG(G)900


バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5




1.8V

LVCMOS18、 LVCMOS18_JEDEC

2

Fast 39 46 39 47

Slow 65 75 65 74

QuietIO 80 80 80 85

4

Fast 22 25 22 25

Slow 38 36 38 29

QuietIO 45 40 45 35

6

Fast 16 18 16 17

Slow 27 25 27 19

QuietIO 30 28 30 23

8

Fast 13 15 13 14

Slow 16 18 16 16

QuietIO 25 22 25 18

12

Fast 5 7 5 5

Slow 7 8 7 6

QuietIO 11 10 11 8

16

Fast 4 5 4 4

Slow 7 8 7 5

QuietIO 11 10 11 8

24

Fast N/A 5 N/A 3

Slow N/A 8 N/A 8


HSTL_I_18 9 10 9 9

HSTL_II_18 N/A 5 N/A 6

HSTL_III_18 9 10 9 11

DIFF_HSTL_I_18 27 30 27 27

DIFF_HSTL_II_18 N/A 15 N/A 18

DIFF_HSTL_III_18 27 30 27 33

MOBILE_DDR (3) 12 14 12 14

DIFF_MOBILE_DDR (3) 36 42 36 42

SSTL_18_I (3) 9 10 9 10

SSTL_18_II (3) N/A 5 N/A 4

DIFF_SSTL_18_I (3) 27 30 27 30







CS(G)484、 FG(G)484、FG(G)676、 FG(G)900


バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5




2.5V

LVCMOS25

2

Fast 38 43 38 43

Slow 46 52 46 48

QuietIO 57 64 57 59

4

Fast 21 24 21 23

Slow 26 31 26 27

QuietIO 33 32 33 30

6

Fast 15 17 15 16

Slow 19 22 19 19

QuietIO 25 23 25 19

8

Fast 12 15 12 14

Slow 15 18 15 16

QuietIO 21 19 21 16

12

Fast 1 3 1 1

Slow 2 7 2 4

QuietIO 3 8 3 8

16

Fast 1 3 1 1

Slow 3 7 3 3

QuietIO 4 9 4 8

24

Fast N/A 3 N/A 1

Slow N/A 5 N/A 2

QuietIO N/A 8 N/A 6

SSTL_2_I (3) 10 11 10 11

SSTL_2_II (3) N/A 7 N/A 7

DIFF_SSTL_2_I (3) 30 33 30 33







CS(G)484、 FG(G)484、FG(G)676、 FG(G)900


バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5




3.3V LVCMOS33

2

Fast 42 46 42 44

Slow 50 55 50 49

QuietIO 60 68 60 60

4

Fast 21 27 21 25

Slow 32 37 32 32

QuietIO 39 42 39 37

6

Fast 14 19 14 17

Slow 19 25 19 22

QuietIO 29 30 29 25

8

Fast 11 15 11 14

Slow 15 20 15 18

QuietIO 25 24 25 20

12

Fast 1 3 1 1

Slow 2 5 2 2

QuietIO 4 9 4 7

16

Fast 1 2 1 1

Slow 1 5 1 1

QuietIO 3 10 3 8

24

Fast 1 2 1 1

Slow 2 5 2 1

QuietIO 7 9 7 7






CS(G)484、 FG(G)484、FG(G)676、 FG(G)900


バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5




3.3V

LVTTL

2

Fast 53 65 53 62

Slow 70 80 70 73

QuietIO 79 89 79 91

4

Fast 23 30 23 27

Slow 34 41 34 37

QuietIO 44 49 44 46

6

Fast 16 21 16 20

Slow 21 28 21 25

QuietIO 34 39 34 34

8

Fast 12 16 12 15

Slow 16 22 16 19

QuietIO 27 28 27 24

12

Fast 1 3 1 1

Slow 2 5 2 4

QuietIO 2 10 2 8

16

Fast 1 3 1 1

Slow 1 7 1 2

QuietIO 3 11 3 8

24

Fast 1 2 1 1

Slow 2 5 2 2

QuietIO 8 9 8 8

PCI33_3 18 19 18 19

PCI66_3 18 19 18 19

SSTL_3_I 5 8 5 8

SSTL_3_II 3 5 3 3

DIFF_SSTL_3_I 15 24 15 24

DIFF_SSTL_3_II 9 15 9 9

SDIO 17 18 17 15






CS(G)484、 FG(G)484、FG(G)676、 FG(G)900


バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5




Various

LVDS_33 16 N/A 16 N/A

LVDS_25 20 N/A 20 N/A

BLVDS_25 20 48 20 20

MINI_LVDS_33 13 N/A 13 N/A

MINI_LVDS_25 18 N/A 18 N/A

RSDS_33 12 N/A 12 N/A

RSDS_25 15 N/A 15 N/A

TMDS_33 83 N/A 83 N/A

PPDS_33 12 N/A 12 N/A

PPDS_25 16 N/A 16 N/A

DISPLAY_PORT 42 40 42 30

I2C 47 55 47 42

SMBUS 44 52 44 40

注記 : 1. SSO 制限が各 VCCO/GND ペアの I/O 数以上で (表 33)、その I/O 規格に制限がないことを意味します。それらは、 1 つのバンクで複数の I/O 規格

を使用する場合の制限値を算出できるよう、この表に記載されています。

2. 該当なし (N/A) は、バンクに該当する I/O 規格がないことを意味します。

3. これらの信号を、MCB で使用する場合、MCB のスイッチパターンアクティビティが既知のものであるため SSO 解析の対象になりません。SSOは、すべての MCB インスタンスについて検証されます。 MCB 出力は SSO 制限を超える場合があります。






CS(G)484、 FG(G)484、FG(G)676、 FG(G)900


バンク 0/2 バンク 1/3 バンク 0/2バンク 1/3/4/5




入力/出力ロジックのスイッチ特性

表 35 : ILOGIC2 のスイッチ特性


単位-3 -3N -2 -1L

セットアップ/ホールド

TICE0CK/TICKCE0 CE0 ピンの CLK に対するセットアップ/ホールド 0.56/-0.30

0.56/-0.25

0.79/-0.22

1.21/-0.52

ns

TISRCK/TICKSR CLK に対する SR ピンのセットアップ/ホールド 0.74/-0.23

0.74/-0.22

0.98/-0.20

1.31/-0.45

ns

TIDOCK/TIOCKD D ピンの CLK に対するセットアップ/ホールド (遅延なし ) 1.19/-0.83

1.36/-0.83

1.73/-0.83

2.18/-1.77

ns

TIDOCKD/TIOCKDD DDLY ピンの CLK に対するセットアップ/ホールド

(IODELAY2 使用)0.31/0.00

0.47/0.00

0.54/0.00

0.63/-0.39

ns

組み合わせ

TIDI D ピンから O ピンまでの伝搬遅延 (遅延なし ) 0.95 1.28 1.53 2.25 ns

TIDID DDLY ピンから O ピンまでの伝播遅延 (IODELAY2 使用) 0.23 0.39 0.44 0.74 ns

シーケンシャル遅延

TIDLO フリップフロップをラッチとして使用する場合の D ピンから

Q1 ピンまでの遅延 (遅延なし )1.56 1.86 2.39 3.49 ns

TIDLOD フリップフロップをラッチとして使用する場合の DDLY ピン

から O ピンまでの遅延 (IODELAY2 使用)0.68 0.97 1.20 1.94 ns

TICKQ CLK から Q 出力まで (XC デバイスの場合) 1.03 1.24 1.43 2.11 ns

CLK から Q 出力まで (XA および XQ デバイスの場合) 1.38 N/A 1.78 2.11 ns

TRQ_ILOGIC2 CLK から Q 出力まで 1.81 1.81 2.50 3.05 ns

表 36 : OLOGIC2 スイッチ特性


単位-3 -3N -2 -1L


TODCK/TOCKD D1/D2 ピンの CLK に対するセットアップ/ホールド 0.81/-0.05

0.86/-0.05

1.18/0.00

1.73/-0.27

ns

TOOCECK/TOCKOCE OCE ピンの CLK に対するセットアップ/ホールド 0.75/-0.10

0.75/-0.10

1.01/-0.05

1.66/-0.23

ns

TOSRCK/TOCKSR CLK に対する SR ピンのセットアップ/ホールド 0.70/-0.28

0.79/-0.28

1.03/-0.23

1.39/-0.47

ns

TOTCK/TOCKT T1/T2 ピンの CLK に対するセットアップ/ホールド 0.24/-0.08

0.56/-0.06

0.83/-0.01

0.99/-0.19

ns

TOTCECK/TOCKTCE TCE ピンの CLK に対するセットアップ/ホールド 0.58/-0.06

0.72/-0.06

1.18/-0.01

1.51/-0.13

ns


TOCKQ CLK から OQ/TQ 出力まで (XC デバイスの場合) 0.48 0.51 0.74 0.74 ns

CLK から OQ/TQ 出力まで (XA および XQ デバイスの場合) 0.85 N/A 1.16 0.74 ns

TRQ_OLOGIC2 SR ピンから OQ/TQ 出力まで 1.81 1.81 2.50 3.05 ns




入力シリアライザー /デシリアライザーのスイッチ特性

出力シリアライザー /デシリアライザーのスイッチ特性

表 37 : ISERDES2 のスイッチ特性


単位-3 -3N -2 -1L

制御ラインのセットアップ/ホールド

TISCCK_BITSLIP/TISCKC_BITSLIP

BITSLIP ピンの CLKDIV に対するセットアップ/ホー

ルド

0.16/-0.09

0.20/-0.09

0.31/ -0.09

0.34/-0.14

ns

TISCCK_CE / TISCKC_CE CE ピンの CLK に対するセットアップ/ホールド 0.71/-0.47

0.71/-0.42

0.97/ -0.42

1.39/-0.71

ns

データラインのセットアップ/ホールド

TISDCK_D /TISCKD_D D ピンの CLK に対するセットアップ/ホールド 0.24/-0.15

0.25/-0.05

0.29/-0.05

0.09/-0.05

ns

TISDCK_DDLY /TISCKD_DDLY DDLY ピンの CLK に対するセットアップ/ホールド

(IODELAY2 使用)-0.25/ 0.30

-0.25/ 0.42

-0.25/ 0.56

-0.54/0.67

ns

TISDCK_D_DDR /TISCKD_D_DDR DDR モードでの、D ピンの CLK に対するセットアッ

プ/ホールド

-0.03/0.04

-0.03/0.16

-0.03/0.18

-0.05/0.12

ns

TISDCK_DDLY_DDR/TISCKD_DDLY_DDR

DDR モードでの、D ピンの CLK ピンに対するセット

アップ/ホールド (IODELAY2 使用)-0.40/0.48

-0.40/0.53

-0.40/ 0.71

-0.71/0.86

ns


TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延 1.30 1.44 2.02 2.22 ns

FCLKDIV CLKDIV の大周波数 270 262.5 250 125 MHz

表 38 : OSERDES2 のスイッチ特性


単位-3 -3N -2 -1L


TOSDCK_D/TOSCKD_D D 入力の CLKDIV に対するセットアップ/ホールド -0.03/1.02

-0.03/1.17

-0.03/1.27

-0.02/0.23

ns

TOSDCK_T/TOSCKD_T(1) T 入力の CLK に対するセットアップ/ホールド -0.05/

1.03-0.05/1.13

-0.05/1.23

-0.05/0.24

ns

TOSCCK_OCE/TOSCKC_OCE OCE 入力の CLK に対するセットアップ/ホールド 0.12/-0.03

0.15/-0.03

0.24/-0.03

0.28/-0.17

ns

TOSCCK_TCE/TOSCKC_TCE TCE 入力の CLK に対するセットアップ/ホールド 0.14/-0.08

0.17/-0.08

0.27/-0.08

0.31/-0.16

ns


TOSCKO_OQ CLK から OQ までの Clock-to-Out 遅延 0.94 1.11 1.51 1.89 ns

TOSCKO_TQ CLK から TQ までの Clock-to-Out 遅延 0.94 1.11 1.51 1.91 ns

FCLKDIV CLKDIV の大周波数 270 262.5 250 125 MHz

注記 : 1. TOSDCK_T2/TOSCKD_T2 (CLKDIV に対する T 入力のセットアップ/ホールド ) は、 TRACE レポートでは TOSDCK_T/TOSCKD_T と示されます。




入力/出力遅延スイッチ特性

表 39 : IODELAY2 のスイッチ特性


単位-3 -3N -2 -1L(3)

TIODCCK_CAL / TIODCKC_CAL CAL ピンの CK に対するセットアップ/ホールド 0.28/-0.13

0.33/-0.13

0.48/-0.13

N/A ns

TIODCCK_CE / TIODCKC_CE CE ピンの CK に対するセットアップ/ホールド 0.17/-0.03

0.17/-0.03

0.25/-0.02

N/A ns

TIODCCK_INC/ TIODCKC_INC INC ピンの CK に対するセットアップ/ホールド 0.10/0.02

0.12/0.03

0.18/0.06

N/A ns

TIODCCK_RST/ TIODCKC_RST RST ピンの CK に対するセットアップ/ホールド 0.12/-0.02

0.15/-0.02

0.22/-0.01

N/A ns

TTAP1(2) タップ 1 の大遅延 8 14 16 N/A ps

TTAP2 タップ 2 の大遅延 40 66 77 N/A ps







FMINCAL 次のモードでキャリブレーションする場合に許容可

能な小ビットレート :VARIABLE_FROM_ZERO、

VARIABLE_FROM_HALF_MAX、および DIFF_PHASE_DETECTOR

188 188 188 N/A Mb/s

TIODDO_IDATAIN IODELAY2 の伝搬遅延注記 1 注記 1 注記 1 注記 3 –

TIODDO_ODATAIN IODELAY2 の伝搬遅延注記 1 注記 1 注記 1 注記 3 –

注記 : 1. 遅延は、 IODELAY2 のタップ設定に依存します。実際の値は、 TRACE レポートを参照してください。

2. 大遅延 = 整数 (タップ数/8) + TTAP8 + TTAPn (n ＝差分) です。小遅延については、 TRACE のセットアップおよびホールドのレポートを参照

してください。小遅延は通常、大遅延の 30% またはそれ以上になります。タップ遅延はデバイスおよび条件全体によって異なります。実際

の値は、 TRACE レポートを参照してください。

3. Spartan-6 -1L デバイスはタップ 0 のみをサポートします。実際の値は、 TRACE レポートを参照してください。




CLB のスイッチ特性 (SLICEM のみ)表 40 : CLB のスイッチ特性 (SLICEM のみ)


単位-3 -3N -2 -1L

組み合わせ遅延

TILO An – Dn LUT 入力から A – D 出力までの遅延 0.21 0.26 0.26 0.46 ns、大

An – Dn LUT 入力から AMUX/CMUX 出力までの遅延

(F7AMUX/F7BMUX を介す)0.37 0.43 0.43 0.77 ns、大

TOPAB An – Dn LUT 入力から BMUX 出力までの遅延 (F7AMUX または F7BMUX、および F8MUX を介す)

0.37 0.46 0.46 0.84 ns、大

TITO An – Dn LUT 入力から AQ – DQ 出力までの遅延 (ラッチを介す)

0.82 0.95 0.95 1.64 ns、大

TTITO_LOGIC An – Dn LUT 入力から AQ – DQ 出力までの遅延 (ラッチをロジックとして使用)

0.82 0.95 0.95 1.64 ns、大

TOPCYA An LUT 入力から COUT 出力までの遅延 0.38 0.48 0.48 0.69 ns、大

TOPCYB Bn LUT 入力から COUT 出力までの遅延 0.38 0.49 0.49 0.71 ns、大

TOPCYC Cn LUT 入力から COUT 出力までの遅延 0.28 0.33 0.33 0.55 ns、大

TOPCYD Dn LUT 入力から COUT 出力までの遅延 0.28 0.35 0.35 0.52 ns、大

TAXCY AX入力から COUT 出力までの遅延 0.21 0.26 0.26 0.36 ns、大

TBXCY BX 入力から COUT 出力までの遅延 0.13 0.16 0.16 0.18 ns、大

TCXCY CX 入力から COUT 出力までの遅延 0.10 0.12 0.12 0.09 ns、大

TDXCY DX 入力から COUT 出力までの遅延 0.09 0.11 0.11 0.09 ns、大

TBYP CIN 入力から COUT 出力までの遅延 0.08 0.10 0.10 0.06 ns、大

TCINA CIN 入力から AMUX 出力までの遅延 0.21 0.22 0.22 0.47 ns、大

TCINB CIN 入力から BMUX 出力までの遅延 0.30 0.31 0.31 0.57 ns、大

TCINC CIN 入力から CMUX 出力までの遅延 0.29 0.31 0.31 0.58 ns、大

TCIND CIN 入力から DMUX 出力までの遅延 0.31 0.32 0.32 0.68 ns、大


TCKO クロックから AQ – DQ 出力までの遅延 0.45 0.53 0.53 0.74 ns、大

クロック CLK 前後における CLB フリップフロップのセットアップ/ホールドタイム

TDICK/TCKDI A – D フリップフロップの AX – DX 入力から CLK 0.42/0.28

0.47/0.39

0.47/0.39

0.90/0.56

ns、小

TCECK/TCKCE A – D フリップフロップの CE 入力から CLK 0.31/-0.07

0.37/-0.07

0.37/-0.07

0.59/-0.27

ns、小

TSRCK/TCKSR A – D フリップフロップの SR 入力から CLK (XC デバイスの

場合)0.41/0.02

0.42/0.02

0.42/0.02

0.68/-0.29

ns、小

A – D フリップフロップの SR 入力から CLK (XA および XQデバイスの場合)

0.41/0.02

N/A 0.44/0.02

0.68/-0.29

ns、小

TCINCK/TCKCIN A – D フリップフロップの CIN 入力から CLK 0.31/-0.17

0.31/-0.13

0.31/-0.13

0.81/-0.42

ns、小

セット /リセット

TRPW SR 入力小パルス幅 0.41 0.48 0.48 1.37 ns、小

TRQ SR入力から AQ – DQ フリップフロップまでの遅延 0.60 0.70 0.70 0.88 ns、大

TCEO CE 入力から AQ-DQ フリップフロップまでの遅延 0.60 0.65 0.65 0.90 ns、大

FTOG トグル周波数 (エクスポート制御用) 862 806 667 500 MHz




CLB 分散 RAM のスイッチ特性 (SLICEM のみ)

CLB シフトレジスタのスイッチ特性 (SLICEM のみ)

表 41 : CLB 分散 RAM のスイッチ特性 (SLICEM のみ)


単位-3 -3N -2 -1L


TSHCKO クロックから A – D 出力までの遅延 1.26 1.55 1.55 2.35 ns、大

クロックから A – D 出力までの遅延 (直接出力パス) 0.96 1.20 1.20 1.87 ns、大

クロック CLK 前後におけるセットアップタイム/ホールド

TDS/TDH AX – DX または AI – DI 入力から CLK 0.59/0.17

0.73/0.22

0.73/0.22

1.17/0.33

ns、小

TAS/TAH An 入力からクロック (XC デバイスの場合) 0.28/0.35

0.32/0.42

0.32/0.42

0.26/0.71

ns、小

An 入力からクロック (XA および XQ デバイスの場合) 0.28/0.51

N/A 0.32/0.51

0.26/0.71

ns、小

TWS/TWH WE 入力からクロック 0.31/-0.08

0.37/-0.08

0.37/-0.08

0.59/-0.27

ns、小

TCECK/TCKCE CE 入力から CLK 0.31/-0.08

0.37/-0.08

0.37/-0.08

0.59/-0.27

ns、小

表 42 : CLB のシフトレジスタのスイッチ特性


単位-3 -3N -2 -1L


TREG クロックから A – D 出力までの遅延 1.35 1.78 1.78 2.74 ns、大

クロックから A – D 出力までの遅延 (直接出力パス) 1.24 1.65 1.65 2.48 ns、大


TWS/TWH WE 入力から CLK 0.20/-0.07

0.24/-0.07

0.24/-0.07

0.29/-0.27

ns、小

TCECK/TCKCE CE 入力から CLK (XC デバイスの場合) 0.30/0.30

0.30/0.38

0.30/0.38

0.82/-0.41

ns、小

CE 入力から CLK (XA および XQ デバイスの場合) 0.32/0.30

N/A 0.40/0.38

0.82/-0.41

ns、小

TDS/TDH AX – DX または AI – DI 入力から CLK 0.07/0.11

0.09/0.14

0.09/0.14

0.11/0.23

ns、小




ブロック RAM のスイッチ特性

表 43 : ブロック RAM のスイッチ特性


単位-3 -3N -2 -1L

ブロック RAM の Clock to Out 遅延

TRCKO_DO クロック CLK から DOUT 出力までの遅延 (出力レジスタなし )(1)

1.85 2.10 2.10 3.50 ns、大

TRCKO_DO_REG クロック CLK から DOUT 出力までの遅延 (出力レジスタあり )(2)

1.60 1.75 1.75 2.30 ns、大


TRCCK_ADDR/TRCKC_ADDR ADDR 入力 (XC デバイスの場合)(3) 0.35/0.10

0.40/0.12

0.40/0.12

0.50/0.15

ns、小

ADDR 入力 (XA および XQ デバイスの場合)(3) 0.35/0.17

N/A 0.40/0.17

0.50/0.15

ns、小

TRDCK_DI/TRCKD_DI DIN 入力(4) 0.30/0.10

0.30/0.10

0.30/0.10

0.40/0.15

ns、小

TRCCK_EN/TRCKC_EN ブロック RAM のイネーブル (EN) 入力 0.22/0.05

0.25/0.06

0.25/0.06

0.44/0.10

ns、小

TRCCK_REGCE/TRCKC_REGCE 出力レジスタの CE 入力 0.20/0.10

0.20/0.10

0.20/0.10

0.28/0.15

ns、小

TRCCK_WE/TRCKC_WE 書き込みイネーブル (WE) 入力 0.25/0.10

0.33/0.10

0.33/0.10

0.28/0.15

ns、小

最大周波数

FMAX すべてのモードのブロック RAM 320 280 280 150 MHz

注記 : 1. TRCKO_DO には、 B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOA および TRCKO_DOPA が含まれます。

2. TRCKO_DO_REG には、 B ポートに相当するタイミングパラメーターのほかに、 TRCKO_DOA_REG および TRCKO_DOPA_REG が含まれます。

3. ADDR セットアップおよびホールドは、 WE が無効の場合でも EN がアサートされるときに満たされている必要があります。満たされていない

と、ブロック RAM データが破損する可能性があります。

4. TRDCK_DI には、 A 入力と B 入力およびそれらのパリティ入力が含まれます。




DSP48A1 のスイッチ特性

表 44 : DSP48A1 スイッチ特性

シンボル説明前置

加算器乗算器

後置

加算器


-3 -3N -2 -1L

データ /制御ピンから入力レジスタクロックへのセットアップタイムおよびホールドタイム

TDSPDCK_A_A1REG/TDSPCKD_A_A1REG

A 入力から A1 レジスタ CLK N/A N/A N/A 0.15/0.09

0.17/0.09

0.17/0.09

0.32/0.09

ns

TDSPDCK_D_B1REG/TDSPCKD_D_B1REG

D 入力から B1 レジスタ CLK Yes N/A N/A 1.90/-0.07

1.95/-0.07

1.95/-0.07

2.82/-0.07

ns

TDSPDCK_C_CREG/TDSPCKD_C_CREG

C 入力から C レジスタ CLK(XC デバイスの場合)

N/A N/A N/A

0.11/0.15

0.13/0.15

0.13/0.15

0.24/0.09

nsC 入力から C レジスタ CLK(XA および XQ デバイスの場合)

0.11/0.19

N/A0.13/0.23

0.24/0.09

TDSPDCK_D_DREG/TDSPCKD_D_DREG

D入力から D レジスタ CLK(XC デバイスの場合)

N/A N/A N/A

0.09/0.15

0.10/0.15

0.10/0.15

0.19/0.12

nsD入力から D レジスタ CLK(XA および XQ デバイスの場合)

0.09/0.23

N/A0.10/0.27

0.19/0.12

TDSPDCK_OPMODE_B1REG/TDSPCKD_OPMODE_B1REG

OPMODE 入力から B1 レジスタCLK

Yes N/A N/A 1.97/0.01

2.00/0.01

2.00/0.01

2.85/0.01

ns

TDSPDCK_OPMODE_OPMODEREG/TDSPCKD_OPMODE_OPMODEREG

OPMODE 入力から OPMODE レジスタ CLK (XC デバイスの場合)

N/A N/A N/A

0.18/0.12

0.21/0.12

0.21/0.12

0.40/0.12

nsOPMODE 入力から OPMODE レジスタ CLK (XA および XQ デバイスの場合)

0.18/0.16

N/A0.21/0.22

0.40/0.12

データピンからパイプラインレジスタクロックへのセットアップ/ホールド

TDSPDCK_A_MREG/TDSPCKD_A_MREG

A 入力から M レジスタ CLK N/A Yes N/A 3.06/-0.40

3.51/-0.40

3.51/-0.40

3.97/-0.40

ns

TDSPDCK_B_MREG/TDSPCKD_B_MREG

B入力から M レジスタ CLK Yes Yes N/A 3.96/-0.68

4.58/-0.68

4.58/-0.68

7.00/-0.68

ns

TDSPDCK_D_MREG/TDSPCKD_D_MREG

D入力から M レジスタ CLK Yes Yes N/A 4.23/-0.56

4.80/-0.56

4.80/-0.56

6.84/-0.56

ns

TDSPDCK_OPMODE_MREG/TDSPCKD_OPMODE_MREG

OPMODE から M レジスタ CLK Yes Yes N/A 4.18/-0.48

4.80/-0.48

4.80/-0.48

6.88/-0.48

ns

No Yes N/A 2.37/-0.48

2.70/-0.48

2.70/-0.48

4.28/-0.48

ns

データ /制御ピンから出力レジスタクロックへのセットアップ/ホールド

TDSPDCK_A_PREG/TDSPCKD_A_PREG

A 入力から P レジスタ CLK N/A Yes Yes 4.32/-0.76

5.06/-0.76

5.06/-0.76

7.52/-0.76

ns

TDSPDCK_B_PREG/TDSPCKD_B_PREG

B 入力から P レジスタ CLK Yes Yes Yes 5.87/-0.59

6.87/-0.59

6.87/-0.59

10.55/-0.59

ns

No Yes Yes 4.14/-0.93

4.68/-0.93

4.68/-0.93

8.12/-0.93

ns

TDSPDCK_C_PREG/TDSPCKD_C_PREG

C 入力から P レジスタ CLK N/A N/A Yes 2.20/-0.23

2.25/-0.23

2.25/-0.23

3.27/-0.23

ns

TDSPDCK_D_PREG/TDSPCKD_D_PREG

D 入力から P レジスタ CLK Yes Yes Yes 5.90/-0.92

6.91/-0.92

6.91/-0.92

10.39/-0.92

ns




TDSPDCK_OPMODE_PREG/TDSPCKD_OPMODE_PREG

OPMODE 入力から P レジスタ CLK

Yes Yes Yes 6.21/-0.84

7.27/-0.84

7.27/-0.84

10.43/-0.84

ns

No Yes Yes 1.69/-0.87

1.98/-0.87

1.98/-0.87

3.62/-0.87

ns

No No Yes 2.09/-0.22

2.30/-0.22

2.30/-0.22

3.79/-0.22

ns

出力レジスタクロックから出力ピンの Clock-to-Output

TDSPCKO_P_PREG CLK (PREG) から P 出力 N/A N/A N/A 1.20 1.34 1.34 1.90 ns

パイプラインレジスタから出力ピンの Clock-to-Out

TDSPCKO_P_MREG CLK (MREG) から P 出力 N/A N/A Yes 3.38 3.95 3.95 5.83 ns

入力レジスタから出力ピンの Clock-to-Out

TDSPCKO_P_A1REG CLK (A1REG) から P 出力 N/A Yes Yes 5.02 5.87 5.87 9.65 ns

TDSPCKO_P_B1REG CLK (B1REG) から P 出力 N/A Yes Yes 5.02 5.87 5.87 9.63 ns

TDSPCKO_P_CREG CLK (CREG) から P 出力 N/A N/A Yes 3.12 3.64 3.64 5.24 ns

TDSPCKO_P_DREG CLK (DREG) から P 出力 Yes Yes Yes 6.77 7.92 7.92 12.53 ns

入力ピンから出力ピンの組み合わせ遅延

TDSPDO_A_P A 入力から P 出力 N/A No Yes 2.85 3.33 3.33 4.73 ns

N/A Yes No(2) 3.35 3.93 3.93 6.74 ns

N/A Yes Yes 4.56 5.22 5.22 8.94 ns

TDSPDO_B_P B 入力から P 出力 Yes No No(2) 3.22 3.76 3.76 5.55 ns

Yes Yes No(2) 6.01 6.54 6.54 9.76 ns

Yes Yes Yes 6.27 7.34 7.34 11.96 ns

TDSPDO_C_P C 入力から P 出力 N/A N/A Yes 2.69 3.15 3.15 4.68 ns

TDSPDO_D_P D 入力から P 出力 Yes Yes Yes 6.31 7.38 7.38 11.81 ns

TDSPDO_OPMODE_P OPMODE 入力から P 出力 Yes Yes Yes 6.43 7.52 7.52 11.84 ns

No Yes Yes 4.84 5.66 5.66 9.25 ns

No No Yes 3.11 3.49 3.49 5.03 ns

最大周波数

FMAX すべてのレジスタを使用 Yes Yes Yes 390 333 333 213 MHz

注記 : 1. 「Yes」はパス上に該当コンポーネントがあることを示しています。「No」は該当コンポーネントがバイパスされていることを示しています。「N/A」

はパスが存在しないため該当しないことを示しています。

2. 後置加算器にはゼロを加算しています。

表 44 : DSP48A1 スイッチ特性 (続き)

シンボル説明前置

加算器乗算器

後置

加算器


-3 -3N -2 -1L




表 45 : Device DNA インターフェイスポートのスイッチ特性


単位-3 -3N -2 -1L

TDNASSU CLK の立ち上がりエッジ前の SHIFT のセットアップタイム 7 ns、小

TDNASH CLK の立ち上がりエッジ後の SHIFT のホールドタイム 1 ns、小

TDNADSU CLK の立ち上がりエッジ前の DIN のセットアップタイム 7 ns、小

TDNADH CLK の立ち上がりエッジ後の DIN のホールドタイム 1 ns、小

TDNARSU CLK の立ち上がりエッジ前の READ のセットアップタイム7 ns、小

1,000 ns、大

TDNARH CLK の立ち上がりエッジ後の READ のホールドタイム 1 ns、小

TDNADCKO CLK の立ち上がりエッジ後の DOUT の Clock-to-Output 遅延0.5 ns、小

6 ns、大

TDNACLKF(2) CLK 周波数 2 MHz、大

TDNACLKL CLK の Low 時間 50 ns、小

TDNACLKH CLK の High 時間 50 ns、小

注記 : 1. 小 READ パルス幅は 8ns で、大 READ パルス幅は 1µs です。

2. バウンダリスキャンポートを介して DNA を読み出す場合は、 TCKにも適用されます。

表 46 : Suspend モードのスイッチ特性


Suspend モードへ遷移

TSUSPENDHIGH_AWAKE グリッチフィルターが無効の場合、SUSPEND ピンの立ち上がりエッジから

AWAKE ピンの立ち下がりエッジまでの時間

2.5 14 ns

TSUSPENDFILTER グリッチフィルターが有効の場合、 SUSPEND ピンの立ち上がりエッジパラメーターに対する調整範囲

31 430 ns

TSUSPEND_GWE SUSPEND ピンの立ち上がりエッジから FPGA 出力ピンで指定される

SUSPEND 制約の動作が実行されるまでの時間 (グリッチフィルターなし )– 15 ns

TSUSPEND_GTS SUSPEND ピンの立ち上がりエッジからすべての書き込み可能なクロック

エレメントが書き込み禁止になるまでの時間 (グリッチフィルターなし )– 15 ns

TSUSPEND_DISABLE SUSPEND ピンの立ち上がりエッジから FPGA 入力ピンとインターコネク

トが無効になるまでの時間 (グリッチフィルターなし )– 1500 ns

Suspend モードから遷移

TSUSPENDLOW_AWAKE SUSPEND ピンの立ち下がりエッジから AWAKE ピンの立ち上がりエッジ

までの時間。 DCM または PLL ロック時間を含まない

7 75 µs

TSUSPEND_ENABLE SUSPEND ピンの立ち下がりエッジから FPGA 入力ピンおよびインターコ

ネクトが再度有効になるまでの時間

7 41 µs

TAWAKE_GWE1 AWAKE ピンの立ち上がりエッジからすべての書き込み可能なクロックエレメントの書き込み禁止が解除されるまでの時間

(sw_clk:InternalClock および sw_gwe_cycle:1 を使用)

– 80 ns

TAWAKE_GWE512 AWAKE ピンの立ち上がりエッジからすべての書き込み可能なクロックエレメントの書き込み禁止が解除されるまでの時間 (sw_clk:InternalClock および sw_gwe_cycle:512 を使用)

– 20.5 µs

TAWAKE_GTS1 AWAKE ピンの立ち上がりエッジから FPGA アプリケーションで記述され

る動作に出力が戻るまでの時間 (sw_clk:InternalClock および sw_gts_cycle:1 を使用)

– 80 ns




コンフィギュレーションスイッチ特性

TAWAKE_GTS512 AWAKE ピンの立ち上がりエッジから FPGA アプリケーションで記載され

てる動作に出力が戻るまでの時間 (sw_clk:InternalClock および sw_gts_cycle:512 を使用)

– 20.5 µs

TSCP_AWAKE SCP ピンの立ち上がりエッジから AWAKE ピンの立ち下がりエッジまでの

時間

7 75 µs

表 47 : コンフィギュレーションスイッチ特性(1)


単位-3 -3N -2 -1L

電源投入のタイミング特性

TPL(2) PROGRAM_B レイテンシ 4 4 4 5 ms、大

TPOR(2) パワーオンリセット (立ち上がり時間 50mn)(3) 5/30 5/34 5/40 5/40 ms、小/ 大

パワーオンリセット (立ち上がり時間 10mn) 5/25 5/29 5/35 5/40 ms、小/ 大

TPROGRAM PROGRAM_B パルス幅 500 500 500 500 ns、小

スレーブシリアルモードプログラミングのスイッチ

TDCCK/TCCKD DIN セットアップ/ホールド (スレーブモード ) 6.0/1.0 6.0/1.0 6.0/1.0 8.0/2.0 ns、小

TCCO CCLK から DOUT 12 12 12 17 ns、大

FSCCK 外部 CCLK (スレーブモード ) 80 80 80 50 MHz、大

スレーブ SelectMAP モードプログラミングのスイッチ

TSMDCCK/TSMCCKD SelectMAP のデータセットアップ/ホールド 6.0/1.0 6.0/1.0 6.0/1.0 8.0/2.0 ns、小

TSMCSCCK/TSMCCKCS CSI_B のセットアップ/ホールド 7.0/0.0 7.0/0.0 7.0/0.0 9.0/2.0 ns、小

TSMWCCK/TSMCCKW RDWR_B のセットアップ/ホールド 17.0/1.0 17.0/1.0 17.0/1.0 27.0/2.0 ns、小

TSMCKCSO CSO_B の Clock-to-Out 16 16 16 26 ns、大

TSMCO リードバックで CCLK から DATA 出力 13 13 13 25 ns、大

TSMCKBY リードバックで CCLK から BUSY 出力 12 12 12 17 ns、大

FSMCCK

CCLK に対する大周波数 (LX4、LX9、LX16、LX25、LX25T、 LX45、 LX45T、 LX75、 LX75T のみ)

50 50 50 25 MHz、大

CCLK に対する大周波数 (x8 モードの LX100、 x8モードの LX100T、 LX150、および LX150T のみ)

40 40 40 20 MHz、大

CCLK に対する大周波数 (x16 モードの LX100 および LX100T のみ)

35 35 35 20 MHz、大

FRBCCK

ブロック RAM を含む大リードバック CCLK 周波

数 (LX4、LX9、LX16、LX25、LX25T、LX45、LX45T、LX75、および LX75T のみ)

20 20 20 4 MHz、大

ブロック RAM (POST_CRC) を含まない、大リード

バック CCLK 周波数 (LX4、 LX9、 LX16、 LX25、LX25T、LX45、LX45T、LX75、および LX75T のみ)

50 50 50 30 MHz、大

ブロック RAM を含む大リードバック CCLK 周波

数 (LX100、 LX100T、 LX150、および LX150T のみ)12 12 12 4 MHz、大

ブロック RAM (POST_CRC) を含まない、大リード

バック CCLK 周波数 (LX100、 LX100T、 LX150、お

よび LX150T のみ)

35 35 35 20 MHz、大

表 46 : Suspend モードのスイッチ特性 (続き)





バウンダリスキャンポートのタイミング仕様

TTAPTCK TCK 前の TMS および TDI のセットアップタイム 10 10 10 17 ns、小

TTCKTAP TCK 後の TMS および TDI のホールドタイム 5.5 5.5 5.5 5.5 ns、小

TTCKTDO TDO 出力が有効になる TCK 立ち下がりエッジ 6.5 6.5 6.5 8 ns、大

TTCKH TCK クロックの小 High 時間 12 12 12 21 ns、小

TTCKL TCK クロックの小 Low 時間 12 12 12 21 ns、小

FTCK コンフィギュレーション TCK クロックの大周波数 33 33 33 18 MHz、大

FTCKB バウンダリスキャン TCK クロックの大周波数 33 33 33 18 MHz、大

FTCKAES AES キーの TCK クロックの大周波数 2 2 2 2 MHz、大

BPI マスターフラッシュモードプログラムのスイッチ(4)

TBPICCO(5) CCLK の立ち下がりエッジから A[25:0]、 FCS_B、

FOE_B、 FWE_B、 LDC 出力が有効になるまでの時間

15 15 15 20 ns、大

TBPIICCK マスター BPI CCLK (出力) の遅延 10/100 10/100 10/100 10/130 µs、小/ 大

TBPIDCC/TBPICCD D[15:0] データ入力ピンでのセットアップ/ホールド 5.0/1.0 5.0/1.0 5.0/1.0 6.0/2.0 ns、小

SPI マスターフラッシュモードプログラムのスイッチ(6)

TSPIDCC/TSPIDCCD CCLK 立ち上がりエッジ前後での DIN、 MISO0、MISO1、 MISO2、 MISO3 のセットアップ/ホールド

5.0/1.0 5.0/1.0 5.0/1.0 7.0/1.0 ns、小

TSPIICCK マスター SPI CCLK (出力) 遅延 0.4/7.0 0.4/7.0 0.4/7.0 0.4/10.0 µs、小/ 大

TSPICCM MOSI の Clock-to-Out 13 13 13 19 ns、大

TSPICCFC CSO_B の Clock-to-Out 16 16 16 26 ns、大

CCLK 出力 (マスターモード )

TMCCKL マスター CCLK クロックのデューティサイクル Low 40/60 %、小/ 大

TMCCKH マスター CCLK クロックのデューティサイクル High 40/60 %、小/ 大

FMCCK 大周波数、シリアルモード (マスターシリアル/SPI)すべてのデバイス

40 40 40 30 MHz、大

大周波数、パラレルモード (マスター SelectMAP/BPI) LX9、LX16、LX25、LX25T、LX45、LX45T、LX75、および LX75T

40 40 40 25 MHz、大

大周波数、パラレルモード (マスター SelectMAP/BPI) x8 モードの LX100、 x8 モードの LX100T、 LX150、および LX150T

40 40 40 20 MHz、大

大周波数、パラレルモード (マスター SelectMAP/BPI) 16 モードの LX100 および LX100T

35 35 35 20 MHz、大

FMCCKTOL 周波数偏差 (マスターモード ) ±50 ±50 ±50 ±50 %

CCLK 入力 (スレーブモード )

TSCCKL スレーブ CCLK クロックの小 Low 時間 5 5 5 8 ns、小

TSCCKH スレーブ CCLK クロックの小 High 時間 5 5 5 8 ns、小

表 47 : コンフィギュレーションスイッチ特性(1) (続き)


単位-3 -3N -2 -1L




USERCCLK 入力

TUSERCCLKL USERCCLK クロックの小 Low 時間 12 12 12 16 ns、小

TUSERCCLKH USERCCLK クロックの小 High 時間 12 12 12 16 ns、小

FUSERCCLK USERCCLK の大周波数 40 40 40 30 MHz、大

注記 : 1. 3.3V および 2.5V のコンフィギュレーション電圧に対する大周波数およびセットアップ/ホールドタイミングパラメーターです。

2. コンフィギュレーションでより長い遅延をサポートするには、『Spartan-6 FPGA コンフィギュレーションユーザーガイド』 (UG380) に記載のデ

ザインソリューションを参照してください。

3. 電源の立ち上がり時間の仕様は、表 6 に示されています。

4. BPI モードは次のデバイスでサポートされていません。

• LX4、 LX25、または LX25T デバイス

• TQG144 パッケージの LX9 デバイス

• CPG196 パッケージの LX9 または LX16 デバイス

5. コンフィギュレーション中のみ、 I/O の弱いプルアップ/プルダウン抵抗値によって後のエッジが決定されます。

6. 防衛グレード Spartan-6Q の -2Q デバイスは、デフォルトの SPI マスター (x1) モード (Tj = -55°C ) でコンフィギュレーションされます。動作中

やほかのコンフィギュレーション機能すべてを使用している場合は、小動作温度は -40°C です。

表 47 : コンフィギュレーションスイッチ特性(1) (続き)


単位-3 -3N -2 -1L





クロックバッファーおよびネットワーク

PLL スイッチ特性

表 48 : グローバルクロックのスイッチ特性 (BUFGMUX)


単位-3 -3N -2 -1L

TGSI I0/I1 入力に対する S ピンセットアップ LX デバイス 0.25 0.31 0.48 0.48 ns

LXT デバイス 0.25 0.31 0.48 N/A ns

TGIOI0/I1 から O までの BUFGMUX 遅延

LX デバイス 0.21 0.21 0.21 0.21 ns

LXT デバイス 0.21 0.21 0.21 N/A ns

最大周波数

FMAX グローバルクロックツリー(BUFGMUX)

LX デバイス 400 400 375 250 MHz

LXT デバイス 400 400 375 N/A MHz

表 49 : 入力/出力クロックのスイッチ特性 (BUFIO2)


単位-3 -3N -2 -1L

TBUFCKO_O I から O の Clock-to-Out 遅延 LX デバイス 0.67 0.82 1.09 1.50 ns

LXT デバイス 0.67 0.82 1.09 N/A ns

最大周波数

FMAX I/O クロックツリー (BUFIO2) LX デバイス 540 525 500 300 MHz


表 50 : 入力/出力クロックのスイッチ特性 (BUFIO2FB)


単位-3 -3N -2 -1L

最大周波数

FMAX I/O クロックツリー (BUFIO2FB) LX デバイス 1080 1050 950 500 MHz


表 51 : 入力/出力クロックのスイッチ特性 (BUFPLL)


単位-3 -3N -2 -1L

最大周波数

FMAX BUFPLL クロックツリー(BUFPLL)

LX デバイス 1080 1050 950 500 MHz


表 52 : PLL の仕様

シンボル説明デバイス(1)スピードグレード

単位-3 -3N -2 -1L

FINMAX I/O クロックからの大入力クロック周波数 LX デバイス 540 525 450 300 MHz


グローバルクロックからの大入力クロック周波数 LX デバイス 400 400 375 250 MHz





FINMIN 小入力クロック周波数 LX デバイス 19 19 19 19 MHz


FINJITTER 大入力クロック周期ジッター :19 ～ 200MHz すべて大 1ns

大入力クロック周期ジッター :> 200MHz すべて大クロック周期の 20% 以内

FINDUTY 入力デューティサイクル許容範囲 :19 ～ 199MHz すべて 25/75 %

入力デューティサイクル許容範囲 :200 ～ 299MHz すべて 35/65 %

入力デューティサイクル許容範囲 :> 300 MHz すべて 45/55 %

FVCOMIN 小 PLL VCO 周波数 LX デバイス 400 400 400 400 MHz


FVCOMAX 大 PLL VCO 周波数 LX デバイス 1080 1050 1000 1000 MHz

LXT デバイス 1080 1050 1000 N/A MHz

FBANDWIDTH 標準 Low PLL バンド幅(3) すべて 1 1 1 1 MHz

標準 High PLL バンド幅(3) すべて 4 4 4 4 MHz

TSTAPHAOFFSET PLL 出力のスタティック位相オフセットすべて 0.12 0.12 0.12 0.15 ns

TOUTJITTER PLL 出力ジッター (3) すべて注記 2

TOUTDUTY PLL 出力クロックのデューティサイクル精度(4) すべて 0.15 0.15 0.20 0.25 ns

TLOCKMAX PLL 大ロック時間すべて 100 100 100 100 µs

FOUTMAX

BUFGMUX 用の PLL 大出力周波数LX デバイス 400 400 375 250 MHz


BUFPLL 用の PLL 大出力周波数LX デバイス 1080 1050 950 500 MHz


FOUTMIN PLL 小出力周波数(5) すべて 3.125 3.125 3.125 3.125 MHz

TEXTFDVAR 外部クロックフィードバックの変動 :19 ～ 200MHz すべて大 1ns

外部クロックフィードバックの変動 :> 200MHz すべて大クロック周期の 20% 以内

RSTMINPULSE 小リセットパルス幅すべて 5 5 5 5 ns

FPFDMAX(5) PFD (位相周波数検出器) での大周波数 LX デバイス 500 500 400 300 MHz


FPFDMIN PFD (位相周波数検出器) での小周波数 LX デバイス 19 19 19 19 MHz


TFBDELAY フィードバックパスでの大遅延すべて 3ns 大または CLKIN の 1 サイクル分

注記 : 1. LXT デバイスが -1L スピードグレードに未対応であることを示します。

2. このパラメーターの値は、 Clocking Wizard から取得できます。

3. 標準の拡散スペクトラムの入力クロックは、バンド幅フィルター周波数よりもはるかに下回るため、 PLL はこれらをフィルターしません。

4. グローバルクロックバッファーを含みます。

5. デューティサイクルが 50% の場合に FVCO/128 として算出した値です。

6. BUFIO2 フィードバックと共に CLK_FEEDBACK = CLKOUT0 で使用すると、フィードバック周波数は PFD 周波数よりも大きくなります。

FPFDMAX = FCLKFB / CLKFBOUT_MULT です。

表 52 : PLL の仕様 (続き)


単位-3 -3N -2 -1L




DCM のスイッチ特性

表 53 : 遅延ロックループ (DLL) の動作周波数範囲と条件(1)

シンボル説明

スピードグレード

単位-3 -3N -2 -1L

最小最大最小最大最小最大最小最大

入力周波数範囲

CLKIN_FREQ_DLL CLKDV 出力が未使用の場合の

CLKIN クロック入力の周波数5(2) 280(3) 5(2) 280(3) 5(2) 250(3) 5(2) 175(3) MHz

CLKDV 出力が未使用の場合の

CLKIN クロック入力の周波数5(2) 280(3) 5(2) 280(3) 5(2) 250(3) 5(2) 133(3) MHz

入力パルス要件

CLKIN_PULSE CLKIN_FREQ_DLL が150MHz 未満の場合の CLKINパルス幅 (CLKIN 周期の割合)

40 60 40 60 40 60 40 60 %

CLKIN_FREQ_DLL が150MHz 以上の場合の CLKINパルス幅 (CLKIN 周期の割合)

45 55 45 55 45 55 45 55 %

入力クロックのジッター耐性および遅延パスの変動(4)

CLKIN_CYC_JITT_DLL_LF CLKIN_FREQ_DLL が150MHz 未満の場合の CLKIN入力の Cycle-to-Cycle ジッター

– ±300 – ±300 – ±300 – ±300 ps

CLKIN_CYC_JITT_DLL_HF CLKIN_FREQ_DLL が 150MHz 以上の場合の CLKIN 入力の Cycle-to-Cycle ジッター

– ±150 – ±150 – ±150 – ±150 ps

CLKIN_PER_JITT_DLL CLKIN 入力の周期ジッター – ±1 – ±1 – ±1 – ±1 ns

CLKFB_DELAY_VAR_EXT DCM 出力から CLKFB 入力に

おけるオフチップフィードバッ

ク遅延の許容変動

– ±1 – ±1 – ±1 – ±1 ns

注記 : 1. DLL の仕様は、次のいずれかの DLL 出力を使用した場合に適用します (CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、 CLK2X180、または

CLKDV)。

2. DLL を単独で動作させる場合、 DFS は低い CLKIN_FREQ_DLL 周波数をサポートします (表 55 参照)。

3. CLKIN_DIVIDE_BY_2 属性によって有効な入力周波数範囲が増加します。 TRUE に設定すると、 DCM に入力されるクロック周波数が 2 分周さ

れます。使用しているクロックバッファーの入力クロック周波数を大 FMAX まで増加させることができます (BUFG および BUFIO2 の制限値

は、表 48 および表 49 を参照)。 CLK_FEEDBACK=2X で使用すると、入力クロック周波数は CLK2X の周波数と一致し、 CLKOUT_FREQ_2Xに制限されます。

4. これら制限値を超える CLKIN_FREQ_DLL 入力ジッターが生じた場合、 DCM が LOCK しません (LOCKED 出力がディアサート )。この場合、

ユーザーが DCM をリセットする必要があります。

5. CMT にある DCM を両方使用する場合は、それらを両方とも LOCKED にする必要があります。




表 54 : 遅延ロックループ (DLL) のスイッチ特性 (DLL)(1)

シンボル説明


単位-3 -3N -2 -1L


出力周波数範

CLKOUT_FREQ_CLK0 CLK0 および CLK180 出力の周波数 5 280 5 280 5 250 5 175 MHz

CLKOUT_FREQ_CLK90 CLK90 および CLK270 出力の周波数 5 200 5 200 5 200 5 175 MHz

CLKOUT_FREQ_2X CLK2X および CLK2X180 出力の

周波数10 375 10 375 10 334 10 250 MHz

CLKOUT_FREQ_DV CLKDV 出力の周波数 0.3125 186 0.3125 186 0.3125 166 0.3125 88.6 MHz

出力クロックジッター (2)(3)(4)

CLKOUT_PER_JITT_0 CLK0 出力の周期ジッター – ±100 – ±100 – ±100 – ±100 ps




CLKOUT_PER_JITT_2X CLK2X および CLK2X180 出力の

周期ジッター大値 = ±[CLKIN 周期の 0.5% + 100] ps

CLKOUT_PER_JITT_DV1 CLKDV 出力の周期ジッター (分周値は整数)

– ±150 – ±150 – ±150 – ±150 ps

CLKOUT_PER_JITT_DV2 CLKDV 出力の周期ジッター (分周値は整数でない)

大値 = ±[CLKIN 周期の 0.5% + 100] ps

デューティサイクル(4)

CLKOUT_DUTY_CYCLE_DLL

CLK0、CLK90、CLK180、CLK270、CLK2X、 CLK2X180、および

CLKDV 出力のデューティサイクル

変動許容範囲 (BUFGMUX および

クロックツリーのデューティサイク

ルのずれを含む)

標準値 = ±[CLKIN 周期の 1% + 350] ps

位相アライメント (4)

CLKIN_CLKFB_PHASE CLKIN と CLKFB 入力間の

位相オフセット (CLK_FEEDBACK = 1X の場合)

– ±150 – ±150 – ±150 – ±250

psCLKIN と CLKFB 入力間の

位相オフセット (CLK_FEEDBACK = 2X の場合)(6)

– ±250 – ±250 – ±250 – ±350

CLKOUT_PHASE_DLL CLK0 ～ CLK2X の DLL 出力間の位

相オフセット (CLK2X180 ではない)大値 = ±[CLKIN 周期の 1% + 100] ps

その他の DLL 出力間の

位相オフセット大値 = ±[CLKIN 周期の 1% + 150]

大値 = ±[CLKIN

周期の 1% + 200]

ps




LOCK_DLL(3) DLL を単独で使用する場合 : DCMリセット入力でディアサートされて

から LOCKED 出力の立ち上がり遷

移までの時間。DCM がロックされる

場合、CLKIN 信号と CLKFB 信号の

位相は一致するCLKIN_FREQ_DLL < 50MHz

– 5 – 5 – 5 – 5 ms

DLL を単独で使用する場合 : DCMリセット入力でディアサートされて

から LOCKED 出力の立ち上がり遷

移までの時間。DCM がロックされる

場合、CLKIN 信号と CLKFB 信号の

位相は一致するCLKIN_FREQ_DLL > 50MHz

– 0.60 – 0.60 – 0.60 – 0.60 ms

遅延ライン

DCM_DELAY_STEP(5) も細かい遅延調整 10 40 10 40 10 40 10 40 ps

注記 : 1. これらの値は、表 2 および表 53 に示す動作条件に基づいています。

2. CLKIN 入力のジッターに DCM が追加する出力ジッターの大値を示します。

3. 適なジッター耐性および LOCK の立ち上がりを高速化するには、 CLKIN_PERIOD 属性を使用します。

4. ジッターおよびデューティサイクルの仕様には入力クロック周期の 1% (0.01UI) が含まれます。たとえば、このデータシートに大ジッターが

±(CLKIN 周期の 1% + 150ps) と記載されているため、CLKIN 周波数が 100MHz の場合、CLKIN 周期は 10ns となり、10ns の 1% は 0.1ns (100ps)です。つまり、大ジッターは ±(100ps + 150ps) = ±250ps となります。

5. 標準の遅延ステップサイズは 23ps です。

6. タイミング解析ツールは、 CLKIN_CLKFB_PHASE 値 (位相エラーとしてレポートされる) に対して CLK_FEEDBACK = 1X の条件を適用しま

す。 CLK_FEEDBACK = 2X を使用する場合は、この表に示すように、 CLKIN_CLKFB_PHASE の位相エラーに 100ps 加算します。

表 55 : デジタル周波数合成 (DFS) の推奨動作条件(1)

シンボル説明


単位-3 -3N -2 -1L


入力周波数範囲(2)

CLKIN_FREQ_FX CLKIN 入力の周波数 (別称 : FCLKIN) 0.5 375(3) 0.5 375(3) 0.5 333(3) 0.5 200(3) MHz

入力クロックのジッター耐性(4)

CLKIN_CYC_JITT_FX_LF

CLKFX 出力周波数に基づいた CLKIN入力の Cycle-to-Cycle ジッター

(FCLKFX < 150MHz の場合)

– ±300 – ±300 – ±300 – ±300 ps

CLKIN_CYC_JITT_FX_HF

CLKFX 出力周波数に基づいた CLKIN入力の Cycle-to-Cycle ジッター

(FCLKFX > 150MHz の場合)

– ±150 – ±150 – ±150 – ±150 ps

表 54 : 遅延ロックループ (DLL) のスイッチ特性 (DLL)(1) (続き)

シンボル説明


単位-3 -3N -2 -1L





CLKIN_PER_JITT_FX CLKIN 入力の周期ジッター – ±1 – ±1 – ±1 – ±1 ns

注記 : 1. DFS の仕様は、 CLKFX または CLKFX180 の DFS 出力を使用した場合に適用されます。

2. 同じ DCM で DFS と DLL を両方使用する場合、表 53 に示す CLKIN_FREQ_DLL 仕様に従ってください。

3. CLKIN_DIVIDE_BY_2 属性によって有効な入力周波数範囲が増加します。 TRUE に設定すると、DCM に入力されるクロック周波数が 2 分周さ

れます。使用しているクロックバッファーの入力クロック周波数を大 FMAX まで増加させることができます (BUFG および BUFIO2 の制限値

は、表 48 および表 49 を参照)。

4. これらの制限値を超える CLKIN 入力ジッターが生じた場合、 DCM はロックしません。

表 56 : デジタル周波数合成 (DFS) のスイッチ特性 (DCM_SP)(1)

シンボル説明


単位-3 -3N -2 -1L


出力周波数範

CLKOUT_FREQ_FX CLKFX および CLKFX180 出力の

周波数5 375 5 375 5 333 5 200 MHz

出力クロックのジッター (2)(3)

CLKOUT_PER_JITT_FX

CLKFX および CLKFX180 出力での

周期ジッター

(CLKIN < 20MHz の場合)Clocking Wizard を使用 ps


周期ジッター

(CLKIN > 20MHz の場合)標準値 = ±(CLKFX 周期の 1% + 100) ps

デューティサイクル(4)(5)

CLKOUT_DUTY_CYCLE_FX


デューティサイクルの精度

(BUFGMUX およびクロックツリー

のデューティサイクルのずれを含む)

大値 = ±(CLKFX 周期の 1% + 350) ps

位相アライメント (5)

CLKOUT_PHASE_FXDFS と DLL を両方使用した場合で

の、 DFS CLKFX 出力と DLL CLK0出力間の位相オフセット

– ±200 – ±200 – ±200 – ±250 ps

CLKOUT_PHASE_FX180DFS と DLL を両方使用した場合で

の、 DFS CLKFX180 出力と DLLCLK0 出力間の位相オフセット

大値 = ±(CLKFX 周期の 1% + 200) ps

表 55 : デジタル周波数合成 (DFS) の推奨動作条件(1) (続き)

シンボル説明


単位-3 -3N -2 -1L





ロック時間

LOCK_FX(2)

FCLKIN < 50 MHz の場合の DCMリセット入力がディアサートされて

から LOCKED 出力が立ち上がり遷

移するまでの時間。 CLKFX および

CLKFX180 信号が有効な場合は、

DFS が LOCKED 信号をアサートす

る。 DLL と DFS を両方仕様すると

ロックの立ち上がり時間が長くなる

– 5 – 5 – 5 – 5 ms

FCLKIN > 50MHz の場合の DCM リセット入力がディアサートされてか

ら LOCKED 出力が立ち上がり遷移

するまでの時間。 CLKFX および

CLKFX180 信号が有効な場合は、

DFS が LOCKED 信号をアサートす

る。 DLL と DFS を両方仕様すると

ロックの立ち上がり時間が長くなる

– 0.45 – 0.45 – 0.45 – 0.60 ms



3. 出力ジッターは、入力ジッターがないものとして特性評価しています。出力ジッターは、 SSO 数、出力駆動能力、 CLB 使用率、 CLB スイッチ率、

スイッチ周波数、電源、 PCB デザインなどの影響を受けます。実際の大出力ジッターはシステムアプリケーションに依存します。

4. CLKFX、 CLKFXDV、および CLKFX180 出力のデューティサイクルは約 50% です。

5. 一部のデューティサイクルおよびアライメント仕様には、 CLKFX 出力周期の割合が含まれます。たとえば、データシートに大 CLKFX ジッ

ターが ±(CLKFX 周期の 1% + 200ps) と記載されているため、 CLKFX 出力周波数が 100MHz の場合、 CLKFX 周期は 10ns となり、 10ns の 1%は 0.1ns (100ps) です。つまり、大ジッターは ±(100ps + 200ps) = ±300ps となります。

表 57 : デジタル周波数合成 (DFS) のスイッチ特性 (DCM_CLKGEN)(1)

シンボル説明


単位-3 -3N -2 -1L


出力周波数範囲 (DCM_CLKGEN)

CLKOUT_FREQ_FX CLKFX および CLKFX180 出力の周波数

5 375 5 375 5 333 5 200 MHz

CLKOUT_FREQ_FXDV CLKFXDV 出力の周波数 0.15625 187.5 0.15625 187.5 0.15625 166.5 0.15625 100 MHz

出力クロックのジッター (2)(3)

CLKOUT_PER_JITT_FX

CLKFX および CLKFX180 出力での周期ジッター

標準値 = ±[CLKFX 周期の 0.2% + 100] ps

CLKOUT_PER_JITT_FXDV

CLKFXDV 出力での

周期ジッター標準値 = ±[CLKFX 周期の 0.2% + 100] ps

表 56 : デジタル周波数合成 (DFS) のスイッチ特性 (DCM_SP)(1) (続き)

シンボル説明


単位-3 -3N -2 -1L





CLKFX_FREEZE_VAR

同じ温度、フリーランニングオシ

レーターモードでの CLKFX 周期

の変動

(FCLKFX > 50MHz の場合)

大値 = CLKFX 周期の ±3% ps

同じ温度、フリーランニングオシ

レーターモードでの CLKFX 周期

の変動

(FCLKFX < 50MHz の場合)

大値 = CLKFX 周期の ±5% ps

CLKFX_FREEZE_TEMP_SLOPE

フリーランニングオシレーター

モードで温度に対して CLKFX 周期は変動

CLKFX_FREEZE_VARに加算し、

CLKFX 周期の総変動を決定する。

1°C 以上の CLKFX 周期の変動 (比率)

大値 = 0.1 %/°C

デューティサイクル(4)(5)

CLKOUT_DUTY_CYCLE_FX

CLKFX および CLKFX180 出力で

のデューティサイクルの精度

(BUFGMUX およびクロックツ

リーのデューティサイクルのずれ

を含む)

大値 = ±[CLKFX 周期の 1% + 350] ps

CLKOUT_DUTY_CYCLE_FXDV

CLKFXDV 出力でのデューティサイクルの精度 (BUFGMUX および

クロックツリーのデューティサイクルのずれを含む)

大値 = ±[CLKFX 周期の 1% + 350] ps

ロック時間

LOCK_FX(2) DCM リセット入力がディアサート

されてから LOCKED 出力が立ち上

がり遷移するまでの時間。CLKFX、

CLKFX180、および CLKFXDV 信号が有効な場合は、 DFS がLOCKED 信号をアサートする。

ロックタイムの要件

FCLKIN < 50MHz の場合、CLKFX_DIVIDE < FIN/(0.50MHz)

– 50 – 50 – 50 – 50 ms

FCLKIN > 50MHz の場合 – 5 – 5 – 5 – 5 ms

拡散スペクトラム

FCLKIN_FIXED_SPREAD_

SPECTRUM

固定拡散スペクトラムの場合の

CLKIN 入力周波数(SPREAD_SPECTRUM =CENTER_LOW_SPREAD/CENTER_HIGH_SPREAD)

30 200 30 200 30 200 30 200 MHz

TCENTER_LOW_SPREAD(6) 固定拡散スペクトラムの場合の

CLKFX 出力での拡散(SPREAD_SPECTRUM =CENTER_LOW_SPREAD)

大値 = 250ps

表 57 : デジタル周波数合成 (DFS) のスイッチ特性 (DCM_CLKGEN)(1) (続き)

シンボル説明


単位-3 -3N -2 -1L


Typical 100CLKFX_DIVIDE------------------------------------------=




TCENTER_HIGH_SPREAD(6)

固定拡散スペクトラムの場合の

CLKFX 出力での拡散( S P R E A D _ S P E C T R U M =CENTER_HIGH_SPREAD)

大値 = 400ps

FMOD_FIXED_SPREAD_

SPECTRUM(6)

固定拡散スペクトラム使用時の

平均変調周波数(SPREAD_SPECTRUM =CENTER_LOW_SPREAD /CENTER_HIGH_SPREAD)

標準値 = FIN/1024 MHz



3. 出力ジッターは、入力ジッターがないものとして特性評価しています。出力ジッターは、 SSO 数、出力駆動能力、 CLB 使用率、 CLB スイッチ率、

スイッチ周波数、電源、 PCB デザインなどの影響を受けます。実際の大出力ジッターはシステムアプリケーションに依存します。

4. CLKFX、 CLKFXDV、および CLKFX180 出力のデューティサイクルは約 50% です。

5. 一部のデューティサイクルおよびアライメント仕様には、 CLKFX 出力周期の割合が含まれます。たとえば、データシートに大 CLKFX ジッ

ターが ±(CLKFX 周期の 1% + 200ps) と記載されているため、 CLKFX 出力周波数が 100MHz の場合、 CLKFX 周期は 10ns となり、 10ns の 1%は 0.1ns (100ps) です。つまり、大ジッターは ±(100ps + 200ps) = ±300ps となります。

6. CENTER_LOW_SPREAD、CENTER_HIGH_SPREAD を使用する場合、CLKFX_MULTIPLY の有効値は 2 ～ 32 に制限され、CLKFX_DIVIDEの有効値は 1 ～ 4 に制限されます。

表 58 : 位相シフトクロックの推奨される動作条件 (可変位相モード (DCM_SP) またはダイナミック周波数合成 (DCM_CLKGEN))

シンボル説明


単位-3 -3N -2 -1L


動作周波数範囲

PSCLK_FREQ PSCLK (DCM_SP) またはPROGCLK (DCM_CLKGEN) 入力の周波数

1 167 1 167 1 167 1 100 MHz

入力パルス要件

PSCLK_PULSE PSCLK (DCM_SP) またはPROGCLK (DCM_CLKGEN) パルス幅 (クロック周期の割合)

40 60 40 60 40 60 40 60 %

表 57 : デジタル周波数合成 (DFS) のスイッチ特性 (DCM_CLKGEN)(1) (続き)

シンボル説明


単位-3 -3N -2 -1L


Typical 240CLKFX_DIVIDE------------------------------------------=




表 59 : 位相シフトクロックのスイッチ特性 (可変位相モード )(1)

シンボル説明位相シフトの値単位

位相シフト範囲

MAX_STEPS(2)

CLKIN < 60MHz の場合での CLKIN クロック周期に対する大許容

DCM_DELAY_STEP ステップ (T = CLKIN、単位 ns)。CLKIN_DIVIDE_BY_2 = TRUE を使用す

る場合、有効なクロック周期が 2 倍になる

±(INTEGER(10 x (TCLKIN – 3 ns))) ステップ

CLKIN ≥ 60MHz の場合での CLKIN クロック周期に対する大許容

DCM_DELAY_STEP ステップ (T =CLKIN、単位 ns)。CLKIN_DIVIDE_BY_2= TRUE を使用する場合、有効なクロック

周期が 2 倍になる

±(INTEGER(15 x (TCLKIN – 3 ns))) ステップ

FINE_SHIFT_RANGE_MIN 保証される可変位相シフトの小遅延 ±(MAX_STEPS x DCM_DELAY_STEP_MIN) ps

FINE_SHIFT_RANGE_MAX 保証される可変位相シフトの大遅延 ±(MAX_STEPS x DCM_DELAY_STEP_MAX) ps


2. DCM に初期の固定位相シフトが設定されていない (PHASE_SHIFT = 0) 場合のみ、大可変位相シフト範囲の MAX_STEPS が有効です。

3. DCM_DELAY_STEP 値は、表 54 の後の部分を参照してください。

表 60 : その他の DCM タイミングパラメーター (1)


DCM_RST_PW_MIN RST パルス幅の小値 3 – CLKIN サイクル

注記 : 1. この値は、 DCM DLL 出力 (CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、 CLK2X180、および CLKDV) を使用するアプリケーションにのみ

適用されます。 DCM DFS 出力 (CLKFX、 CLKFXDV、 CLKFX180) には影響しません。

表 61 : 周波数合成

属性最小最大

CLKFX_MULTIPLY (DCM_SP) 2 32

CLKFX_DIVIDE (DCM_SP) 1 32

CLKDV_DIVIDE (DCM_SP) 1.5 16

CLKFX_MULTIPLY (DCM_CLKGEN) 2 256

CLKFX_DIVIDE (DCM_CLKGEN) 1 256

CLKFXDV_DIVIDE (DCM_CLKGEN) 2 32

表 62 : DCM のスイッチ特性


単位-3 -3N -2 -1L

TDMCCK_PSEN/ TDMCKC_PSEN PSEN のセットアップ/ホールド 1.50/0.00

1.50/0.00

1.50/0.00

1.50/0.00

ns

TDMCCK_PSINCDEC/ TDMCKC_PSINCDEC PSINCDEC のセットアップ/ホールド 1.50/0.00

1.50/0.00

1.50/0.00

1.50/0.00

ns

TDMCKO_PSDONE PSDONE の Clock-to-Out 1.50 1.50 1.50 1.50 ns




Spartan-6 デバイスの Pin-to-Pin 出力パラメーターのガイドライン

すべてのデバイスは、完全にファンクションテストが実施されています。表 63 ～表 69 に一般的なピン位置および標準的なクロックのロードでの値を示します。特記のない限り、単位はナノ秒 (ns) です。

表 63 : グローバルクロック入力から出力までの遅延 (DCM および PLL なし )


単位-3 -3N -2 -1L

LVCMOS25 グローバルクロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート＝Fast、 DCM および PLL なし )

TICKOF グローバルクロックと OUTFF 間 (DCM および PLL なし )

XC6SLX4 6.12 N/A 7.68 9.41 ns

XC6SLX9 6.12 6.51 7.68 9.41 ns

XC6SLX16 5.98 6.42 7.48 9.10 ns

XC6SLX25 6.20 6.69 7.84 9.44 ns

XC6SLX25T 6.20 6.69 7.84 N/A ns

XC6SLX45 6.37 6.88 8.10 9.61 ns

XC6SLX45T 6.37 6.88 8.10 N/A ns

XC6SLX75 6.39 6.99 8.16 10.18 ns

XC6SLX75T 6.39 6.99 8.16 N/A ns

XC6SLX100 6.59 7.18 8.41 10.31 ns

XC6SLX100T 6.59 7.18 8.41 N/A ns

XC6SLX150 6.98 7.68 8.80 10.62 ns

XC6SLX150T 6.98 7.68 8.80 N/A ns

XA6SLX4 6.44 N/A 7.68 N/A ns

XA6SLX9 6.44 N/A 7.68 N/A ns

XA6SLX16 6.30 N/A 7.48 N/A ns

XA6SLX25 6.52 N/A 7.84 N/A ns

XA6SLX25T 6.52 N/A 7.84 N/A ns

XA6SLX45 6.69 N/A 8.12 N/A ns


XA6SLX75 6.89 N/A 8.16 N/A ns


XA6SLX100 N/A N/A 8.36 N/A ns

XQ6SLX75 N/A N/A 8.16 10.18 ns

XQ6SLX75T 6.89 N/A 8.16 N/A ns

XQ6SLX150 N/A N/A 8.80 10.62 ns

XQ6SLX150T 7.61 N/A 8.80 N/A ns

注記 : 1. 1 つのグローバルクロック入力で、アクセス可能なカラムの垂直クロックラインが 1 本駆動され、アクセス可能な IOB および CLB フリップフ

ロップのクロックがすべて、そのグローバルクロックネットで駆動されている場合の値を示しています。




表 64 : グローバルクロック入力から出力までの遅延 (システム同期モードの DCM あり )


単位-3 -3N -2 -1L

LVCMOS25 グローバルクロック入力から出力までの遅延

(出力フリップフロップ使用、 12mA、スルーレート＝Fast、システム同期モードの DCM あり )

TICKOFDCM グローバルクロックと OUTFF 間 (DCM あり )

XC6SLX4 4.23 N/A 6.11 6.60 ns

XC6SLX9 4.23 5.17 6.11 6.60 ns

XC6SLX16 4.28 4.57 5.34 6.36 ns

XC6SLX25 3.95 4.18 4.59 6.91 ns

XC6SLX25T 3.95 4.18 4.59 N/A ns

XC6SLX45 4.37 4.70 5.50 6.85 ns

XC6SLX45T 4.37 4.70 5.50 N/A ns

XC6SLX75 3.90 4.23 4.77 6.31 ns

XC6SLX75T 3.90 4.23 4.77 N/A ns

XC6SLX100 3.86 4.16 4.66 7.25 ns

XC6SLX100T 3.90 4.16 4.66 N/A ns

XC6SLX150 4.03 4.33 4.83 6.63 ns

XC6SLX150T 4.03 4.33 4.83 N/A ns

XA6SLX4 4.55 N/A 6.11 N/A ns

XA6SLX9 4.55 N/A 6.11 N/A ns

XA6SLX16 4.62 N/A 5.33 N/A ns

XA6SLX25 4.27 N/A 4.59 N/A ns


XA6SLX45 4.69 N/A 5.50 N/A ns


XA6SLX75 4.22 N/A 4.77 N/A ns



XQ6SLX75 N/A N/A 4.77 6.31 ns


XQ6SLX150 N/A N/A 4.96 6.63 ns

XQ6SLX150T 4.62 N/A 4.96 N/A ns



2. DCM 出力のジッターはタイミング算出値に含まれています。




表 65 : グローバルクロック入力から出力までの遅延 (ソース同期モードの DCM あり )


単位-3 -3N -2 -1L


(出力フリップフロップ使用、 12mA、スルーレート＝Fast、ソース同期モードの DCM あり )

TICKOFDCM_0 グローバルクロックと OUTFF 間 (DCM あり )

XC6SLX4 5.03 N/A 7.21 8.05 ns

XC6SLX9 5.03 6.13 7.21 8.05 ns

XC6SLX16 5.08 5.51 6.44 7.96 ns

XC6SLX25 4.81 5.13 5.69 7.94 ns

XC6SLX25T 4.81 5.13 5.69 N/A ns

XC6SLX45 5.26 5.69 6.63 7.92 ns

XC6SLX45T 5.26 5.69 6.63 N/A ns

XC6SLX75 4.77 5.18 5.88 7.95 ns

XC6SLX75T 4.77 5.18 5.88 N/A ns

XC6SLX100 4.72 5.11 5.76 8.59 ns

XC6SLX100T 4.76 5.11 5.76 N/A ns

XC6SLX150 4.90 5.30 5.93 7.93 ns

XC6SLX150T 4.90 5.30 5.93 N/A ns

XA6SLX4 5.35 N/A 7.21 N/A ns

XA6SLX9 5.35 N/A 7.21 N/A ns

XA6SLX16 5.42 N/A 6.44 N/A ns

XA6SLX25 5.13 N/A 5.69 N/A ns


XA6SLX45 5.58 N/A 6.63 N/A ns


XA6SLX75 5.09 N/A 5.87 N/A ns



XQ6SLX75 N/A N/A 5.87 7.95 ns


XQ6SLX150 N/A N/A 6.06 7.93 ns

XQ6SLX150T 5.50 N/A 6.06 N/A ns



2. DCM 出力のジッターはタイミング算出値に含まれています。




表 66 : グローバルクロック入力から出力までの遅延 (システム同期モードの PLL あり )


単位-3 -3N -2 -1L


(出力フリップフロップ使用、 12mA、スルーレート＝Fast、システム同期モードの PLL あり )

TICKOFPLL グローバルクロックと OUTFF 間 (PLL あり ) XC6SLX4 4.57 N/A 6.25 7.34 ns

XC6SLX9 4.57 5.25 6.25 7.34 ns

XC6SLX16 4.41 4.64 5.39 6.92 ns

XC6SLX25 4.03 4.32 4.91 7.64 ns

XC6SLX25T 4.03 4.32 4.91 N/A ns

XC6SLX45 4.63 4.96 5.75 7.36 ns

XC6SLX45T 4.63 4.96 5.75 N/A ns

XC6SLX75 4.01 4.30 4.88 7.15 ns

XC6SLX75T 4.01 4.30 4.88 N/A ns

XC6SLX100 4.02 4.33 4.90 7.37 ns

XC6SLX100T 4.06 4.33 4.90 N/A ns

XC6SLX150 3.65 3.98 4.58 6.94 ns

XC6SLX150T 3.65 3.98 4.58 N/A ns

XA6SLX4 4.88 N/A 6.13 N/A ns

XA6SLX9 4.88 N/A 6.13 N/A ns

XA6SLX16 4.74 N/A 5.27 N/A ns

XA6SLX25 4.43 N/A 4.78 N/A ns


XA6SLX45 4.94 N/A 5.62 N/A ns


XA6SLX75 4.32 N/A 4.77 N/A ns



XQ6SLX75 N/A N/A 4.77 7.15 ns


XQ6SLX150 N/A N/A 4.60 6.94 ns

XQ6SLX150T 4.35 N/A 4.60 N/A ns



2. PLL 出力のジッターはタイミング算出値に含まれています。




表 67 : グローバルクロック入力から出力までの遅延 (ソース同期モードの PLL あり )


単位-3 -3N -2 -1L


(出力フリップフロップ使用、 12mA、スルーレート＝Fast、ソース同期モードの PLL あり )

TICKOFPLL_0 グローバルクロックと OUTFF 間 (PLL あり ) XC6SLX4 5.49 N/A 7.44 8.55 ns

XC6SLX9 5.49 6.29 7.44 8.55 ns

XC6SLX16 5.23 5.77 6.79 8.21 ns

XC6SLX25 5.00 5.35 6.10 8.54 ns

XC6SLX25T 5.00 5.35 6.10 N/A ns

XC6SLX45 5.59 6.03 7.02 8.39 ns

XC6SLX45T 5.59 6.03 7.02 N/A ns

XC6SLX75 4.96 5.41 6.22 8.32 ns

XC6SLX75T 4.96 5.41 6.22 N/A ns

XC6SLX100 4.97 5.42 6.21 9.08 ns

XC6SLX100T 5.01 5.42 6.21 N/A ns

XC6SLX150 4.59 5.06 5.86 8.13 ns

XC6SLX150T 4.59 5.06 5.86 N/A ns

XA6SLX4 5.79 N/A 7.32 N/A ns

XA6SLX9 5.79 N/A 7.32 N/A ns

XA6SLX16 5.56 N/A 6.66 N/A ns

XA6SLX25 5.40 N/A 5.97 N/A ns


XA6SLX45 5.89 N/A 6.90 N/A ns


XA6SLX75 5.27 N/A 6.12 N/A ns



XQ6SLX75 N/A N/A 6.12 8.32 ns


XQ6SLX150 N/A N/A 5.88 8.13 ns

XQ6SLX150T 5.21 N/A 5.88 N/A ns



2. PLL 出力のジッターはタイミング算出値に含まれています。




表 68 : グローバルクロック入力から出力までの遅延 (システム同期モードの DCM および PLL あり )


単位-3 -3N -2 -1L

LVCMOS25 グローバルクロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート＝Fast、システム同期モードの DCM および PLL あり )

TICKOFDCM_PLL グローバルクロックと OUTFF 間 (DCM および PLL あり )

XC6SLX4 4.78 N/A 6.32 7.09 ns

XC6SLX9 4.78 5.24 6.32 7.09 ns

XC6SLX16 4.70 5.12 5.94 6.63 ns

XC6SLX25 4.70 5.09 5.92 7.30 ns

XC6SLX25T 4.70 5.09 5.92 N/A ns

XC6SLX45 4.63 4.98 5.83 7.26 ns

XC6SLX45T 4.63 4.98 5.83 N/A ns

XC6SLX75 4.68 5.04 5.88 6.90 ns

XC6SLX75T 4.68 5.04 5.88 N/A ns

XC6SLX100 4.72 5.07 5.92 7.77 ns

XC6SLX100T 4.76 5.07 5.92 N/A ns

XC6SLX150 4.44 4.73 5.31 6.96 ns

XC6SLX150T 4.44 4.73 5.31 N/A ns

XA6SLX4 5.07 N/A 6.18 N/A ns

XA6SLX9 5.07 N/A 6.18 N/A ns

XA6SLX16 5.22 N/A 5.77 N/A ns

XA6SLX25 5.01 N/A 5.80 N/A ns


XA6SLX45 4.93 N/A 5.67 N/A ns


XA6SLX75 4.94 N/A 5.70 N/A ns



XQ6SLX75 N/A N/A 5.70 6.90 ns


XQ6SLX150 N/A N/A 5.31 6.96 ns

XQ6SLX150T 5.02 N/A 5.31 N/A ns



2. DCM 出力および PLL 出力のジッターはタイミング算出値に含まれています。




表 69 : グローバルクロック入力から出力までの遅延 (ソース同期モードの DCM および PLL あり )


単位-3 -3N -2 -1L

LVCMOS25 グローバルクロック入力から出力までの遅延 (出力フリップフロップ使用、 12mA、スルーレート＝Fast、ソース同期モードの DCM および PLL あり )

TICKOFDCM0_PLL グローバルクロックと OUTFF 間 (DCM および PLL あり )

XC6SLX4 5.58 N/A 7.42 8.54 ns

XC6SLX9 5.58 6.19 7.42 8.54 ns

XC6SLX16 5.50 6.06 7.05 8.24 ns

XC6SLX25 5.57 6.04 7.02 8.33 ns

XC6SLX25T 5.57 6.04 7.02 N/A ns

XC6SLX45 5.53 5.97 6.96 8.32 ns

XC6SLX45T 5.53 5.97 6.96 N/A ns

XC6SLX75 5.55 6.00 6.99 8.54 ns

XC6SLX75T 5.55 6.00 6.99 N/A ns

XC6SLX100 5.58 6.03 7.02 9.11 ns

XC6SLX100T 5.62 6.03 7.02 N/A ns

XC6SLX150 5.32 5.70 6.41 8.26 ns

XC6SLX150T 5.32 5.70 6.41 N/A ns

XA6SLX4 5.87 N/A 7.28 N/A ns

XA6SLX9 5.87 N/A 7.28 N/A ns

XA6SLX16 6.02 N/A 6.87 N/A ns

XA6SLX25 5.88 N/A 6.90 N/A ns


XA6SLX45 5.82 N/A 6.81 N/A ns


XA6SLX75 5.81 N/A 6.80 N/A ns



XQ6SLX75 N/A N/A 6.80 8.54 ns


XQ6SLX150 N/A N/A 6.41 8.26 ns

XQ6SLX150T 5.90 N/A 6.41 N/A ns



2. DCM 出力および PLL 出力のジッターはタイミング算出値に含まれています。




Spartan-6 デバイスの Pin-to-Pin 入力パラメーターのガイドライン

すべてのデバイスは、完全にファンクションテストが実施されています。表 70 ～表 77 に一般的なピン位置および標準的なクロックのロードでの値を示します。特記のない限り、単位はナノ秒 (ns) です。

表 70 : グローバルクロックのセットアップ/ホールド (DCM および PLL なし、遅延なし )


単位-3 -3N -2 -1L

LVCMOS25 規格における、グローバルクロック入力信号に対する入力セットアップ/ホールドタイム(1)

TPSND/ TPHND 遅延なしのグローバルクロックと

IFF 間(3) (DCM および PLL なし )XC6SLX4 0.10/1.56 N/A 0.10/1.83 0.07/2.54 ns

XC6SLX9 0.10/1.56 0.10/1.57 0.10/1.84 0.07/2.54 ns

XC6SLX16 0.12/1.42 0.12/1.48 0.12/1.64 0.13/2.19 ns

XC6SLX25 0.18/1.64 0.18/1.75 0.18/1.99 0.11/2.57 ns

XC6SLX25T 0.18/1.64 0.18/1.75 0.18/1.99 N/A ns

XC6SLX45 -0.08/1.80 -0.08/1.95 -0.08/2.27 -0.17/2.74 ns

XC6SLX45T -0.08/1.80 -0.08/1.95 -0.08/2.27 N/A ns

XC6SLX75 0.13/1.81 0.13/2.06 0.13/2.27 -0.12/3.30 ns

XC6SLX75T 0.13/1.81 0.13/2.06 0.13/2.27 N/A ns

XC6SLX100 -0.14/2.03 -0.14/2.24 -0.14/2.56 -0.17/3.44 ns

XC6SLX100T -0.14/2.03 -0.14/2.24 -0.14/2.56 N/A ns

XC6SLX150 -0.24/2.42 -0.24/2.74 -0.24/2.95 -0.60/3.75 ns

XC6SLX150T -0.24/2.42 -0.24/2.74 -0.24/2.95 N/A ns

XA6SLX4 0.10/1.57 N/A 0.10/1.84 N/A ns

XA6SLX9 0.10/1.57 N/A 0.10/1.84 N/A ns

XA6SLX16 0.12/1.43 N/A 0.12/1.64 N/A ns

XA6SLX25 0.18/1.65 N/A 0.18/1.99 N/A ns

XA6SLX25T 0.18/1.65 N/A 0.18/1.99 N/A ns

XA6SLX45 -0.08/1.82 N/A -0.08/2.27 N/A ns

XA6SLX45T -0.08/1.82 N/A -0.08/2.27 N/A ns

XA6SLX75 0.13/2.02 N/A 0.13/2.32 N/A ns

XA6SLX75T 0.13/2.02 N/A 0.13/2.32 N/A ns

XA6SLX100 N/A N/A 0.10/2.51 N/A ns

XQ6SLX75 N/A N/A 0.13/2.32 -0.12/3.30 ns

XQ6SLX75T 0.13/2.02 N/A 0.13/2.32 N/A ns

XQ6SLX150 N/A N/A -0.24/2.95 -0.60/3.75 ns

XQ6SLX150T -0.24/2.74 N/A -0.24/2.95 N/A ns

注記 : 1. セットアップタイム/ホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で測定されています。セットアップタイムは、プロセ

スがも低速で、温度がも高く、電圧がも低い条件下のグローバルクロック入力信号に対して計測され、ホールドタイムは、プロセスが

も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。

2. IFF は入力フリップフロップ (ラッチ) です。




表 71 : グローバルクロックのセットアップ/ホールド (DCM および PLL なし、デフォルト遅延あり )


単位-3 -3N -2 -1L


TPSFD/ TPHFD デフォルト遅延の(2)グローバルクロックと IFF(3)間 (DCM および PLL なし )

XC6SLX4 0.66/1.17 N/A 1.05/0.79 2.09/1.05 ns

XC6SLX9 0.66/1.17 0.75/1.17 1.05/1.17 2.09/1.05 ns

XC6SLX16 0.87/1.16 0.93/1.16 0.96/1.16 1.86/1.06 ns

XC6SLX25 0.68/0.77 0.81/0.81 0.87/0.82 2.21/1.33 ns

XC6SLX25T 0.68/0.77 0.81/0.81 0.87/0.82 N/A ns

XC6SLX45 0.40/1.05 0.42/1.17 0.64/1.20 1.61/1.67 ns

XC6SLX45T 0.40/1.05 0.42/1.17 0.64/1.20 N/A ns

XC6SLX75 0.41/1.11 0.41/1.13 0.80/1.14 1.23/1.82 ns

XC6SLX75T 0.41/1.11 0.41/1.13 0.80/1.14 N/A ns

XC6SLX100 0.39/1.12 0.39/1.23 0.39/1.28 1.13/1.94 ns

XC6SLX100T 0.39/1.12 0.39/1.23 0.39/1.28 N/A ns

XC6SLX150 0.23/1.54 0.23/1.62 0.23/1.62 1.14/2.05 ns

XC6SLX150T 0.23/1.54 0.23/1.62 0.23/1.62 N/A ns

XA6SLX4 0.73/1.18 N/A 1.05/0.80 N/A ns

XA6SLX9 0.73/1.18 N/A 1.05/0.80 N/A ns

XA6SLX16 0.90/1.20 N/A 0.96/0.75 N/A ns

XA6SLX25 0.70/0.81 N/A 0.87/0.91 N/A ns

XA6SLX25T 0.76/0.81 N/A 1.03/0.91 N/A ns

XA6SLX45 0.40/1.06 N/A 0.64/1.20 N/A ns

XA6SLX45T 0.40/1.06 N/A 0.64/1.20 N/A ns

XA6SLX75 0.41/1.24 N/A 0.80/1.18 N/A ns

XA6SLX75T 0.41/1.24 N/A 0.80/1.18 N/A ns

XA6SLX100 N/A N/A 0.86/1.55 N/A ns

XQ6SLX75 N/A N/A 0.80/1.18 1.23/1.82 ns

XQ6SLX75T 0.41/1.24 N/A 0.80/1.18 N/A ns

XQ6SLX150 N/A N/A 0.28/1.57 1.14/2.05 ns

XQ6SLX150T 0.28/1.78 N/A 0.28/1.57 N/A ns

注記 : 1. セットアップおよびホールドタイムは、ワーストケースの条件下 (プロセス、電圧、温度) で計測されています。セットアップタイムは、プロセ


も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。

2. デフォルトの遅延では IODELAY2 (タップ 0) が使用されます。

3. IFF は入力フリップフロップ (ラッチ) です。




表 72 : グローバルクロックのセットアップ/ホールド (システム同期モードの DCM あり )


単位-3 -3N -2 -1L


TPSDCM/ TPHDCM 遅延なしのグローバルクロックと

IFF 間(2) (システム同期モードの DCM あり )

XC6SLX4 1.54/0.06 N/A 1.75/0.12 2.84/0.27 ns

XC6SLX9 1.54/0.06 1.63/0.12 1.75/0.12 2.84/0.27 ns

XC6SLX16 1.72/-0.18 1.87/-0.17 2.13/-0.17 2.31/0.26 ns

XC6SLX25 1.70/-0.03 1.78/-0.02 2.00/-0.02 2.88/0.20 ns

XC6SLX25T 1.70/0.07 1.78/0.08 2.00/0.08 N/A ns

XC6SLX45 1.74/-0.03 1.84/-0.02 2.02/-0.02 2.64/0.52 ns

XC6SLX45T 1.74/-0.01 1.84/0.00 2.02/0.00 N/A ns

XC6SLX75 1.86/0.11 1.98/0.12 2.20/0.12 2.96/0.58 ns

XC6SLX75T 1.86/0.11 1.98/0.12 2.20/0.12 N/A ns

XC6SLX100 1.64/0.07 1.72/0.08 1.97/0.08 2.70/0.99 ns

XC6SLX100T 1.64/0.09 1.72/0.10 1.97/0.10 N/A ns

XC6SLX150 1.53/0.39 1.62/0.40 1.82/0.40 2.75/1.00 ns

XC6SLX150T 1.53/0.39 1.62/0.40 1.82/0.40 N/A ns

XA6SLX4 1.65/0.16 N/A 1.75/0.26 N/A ns

XA6SLX9 1.65/0.16 N/A 1.75/0.26 N/A ns

XA6SLX16 1.88/0.02 N/A 2.13/0.03 N/A ns

XA6SLX25 1.80/0.16 N/A 2.05/0.17 N/A ns

XA6SLX25T 1.80/0.16 N/A 2.13/0.17 N/A ns

XA6SLX45 1.75/0.12 N/A 2.02/0.13 N/A ns

XA6SLX45T 1.75/0.12 N/A 2.02/0.13 N/A ns

XA6SLX75 1.87/0.11 N/A 2.20/0.12 N/A ns

XA6SLX75T 1.87/0.11 N/A 2.20/0.12 N/A ns

XA6SLX100 N/A N/A 2.46/0.24 N/A ns

XQ6SLX75 N/A N/A 2.20/0.12 2.96/0.58 ns

XQ6SLX75T 1.87/0.11 N/A 2.20/0.12 N/A ns

XQ6SLX150 N/A N/A 1.82/0.56 2.75/1.00 ns

XQ6SLX150T 1.65/0.55 N/A 1.82/0.56 N/A ns



も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。これらの計測には DCM CLK0ジッターが含まれています。

2. IFF は、入力フリップフロップまたはラッチです。

3. 各信号規格の使用により発生するデューティサイクルのずれは、 IBIS を使用して確認してください。




表 73 : グローバルクロックのセットアップ/ホールド (ソース同期モードの DCM あり )


単位-3 -3N -2 -1L


TPSDCM0/TPHDCM0

遅延なしのグローバルクロックと

IFF 間(2) (ソース同期モードの DCM あり )

XC6SLX4 0.71/0.65 N/A 0.72/1.22 1.58/1.18 ns

XC6SLX9 0.71/0.69 0.71/1.19 0.72/1.36 1.58/1.18 ns

XC6SLX16 0.86/0.52 0.92/0.57 1.04/0.60 1.02/1.06 ns

XC6SLX25 0.84/0.58 0.90/0.59 1.01/0.59 1.58/1.07 ns

XC6SLX25T 0.84/0.58 0.90/0.59 1.01/0.59 N/A ns

XC6SLX45 0.85/0.70 0.90/0.76 0.98/0.79 1.34/1.34 ns

XC6SLX45T 0.85/0.70 0.90/0.76 0.98/0.79 N/A ns

XC6SLX75 1.00/0.62 1.06/0.63 1.15/0.63 1.65/1.46 ns

XC6SLX75T 1.00/0.71 1.06/0.72 1.15/0.72 N/A ns

XC6SLX100 0.81/0.68 0.81/0.69 0.94/0.69 1.42/2.07 ns

XC6SLX100T 0.81/0.68 0.81/0.69 0.94/0.69 N/A ns

XC6SLX150 0.68/0.98 0.69/0.99 0.79/0.99 1.45/1.60 ns

XC6SLX150T 0.68/0.98 0.69/0.99 0.79/0.99 N/A ns

XA6SLX4 0.81/0.74 N/A 0.72/1.36 N/A ns

XA6SLX9 0.81/0.74 N/A 0.72/1.36 N/A ns

XA6SLX16 1.01/0.56 N/A 1.04/0.60 N/A ns

XA6SLX25 0.94/0.76 N/A 1.06/0.77 N/A ns

XA6SLX25T 0.94/0.76 N/A 1.14/0.77 N/A ns

XA6SLX45 0.86/0.74 N/A 0.98/0.78 N/A ns

XA6SLX45T 0.86/0.74 N/A 0.98/0.78 N/A ns

XA6SLX75 1.02/0.71 N/A 1.15/0.72 N/A ns

XA6SLX75T 1.02/0.71 N/A 1.15/0.72 N/A ns

XA6SLX100 N/A N/A 1.37/0.75 N/A ns

XQ6SLX75 N/A N/A 1.15/0.72 1.65/1.46 ns

XQ6SLX75T 1.02/0.71 N/A 1.15/0.72 N/A ns

XQ6SLX150 N/A N/A 0.79/1.15 1.45/1.60 ns

XQ6SLX150T 0.73/1.15 N/A 0.79/1.15 N/A ns



も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。これらの計測には DCM CLK0ジッターが含まれています。






表 74 : グローバルクロックのセットアップ/ホールド (システム同期モードの PLL あり )


単位-3 -3N -2 -1L


TPSPLL/ TPHPLL 遅延なしのグローバルクロックと

IFF 間(2) (システム同期モードの PLL あり )

XC6SLX4 1.37/0.25 N/A 1.52/0.41 2.07/0.69 ns

XC6SLX9 1.37/0.21 1.48/0.21 1.52/0.26 2.07/0.69 ns

XC6SLX16 1.33/-0.03 1.53/-0.02 1.60/-0.02 1.57/0.48 ns

XC6SLX25 1.65/0.28 1.71/0.28 1.91/0.28 2.44/0.76 ns

XC6SLX25T 1.65/0.28 1.71/0.28 1.91/0.28 N/A ns

XC6SLX45 1.55/0.18 1.64/0.18 1.75/0.18 2.02/0.90 ns

XC6SLX45T 1.55/0.18 1.64/0.18 1.75/0.18 N/A ns

XC6SLX75 1.77/0.21 1.89/0.21 2.13/0.21 2.46/0.53 ns

XC6SLX75T 1.77/0.21 1.89/0.21 2.13/0.21 N/A ns

XC6SLX100 1.44/0.32 1.52/0.32 1.70/0.32 1.78/0.86 ns

XC6SLX100T 1.44/0.32 1.52/0.32 1.70/0.32 N/A ns

XC6SLX150 1.39/0.49 1.48/0.49 1.67/0.49 1.94/0.94 ns

XC6SLX150T 1.39/0.49 1.48/0.49 1.67/0.49 N/A ns

XA6SLX4 1.61/0.10 N/A 1.64/0.28 N/A ns

XA6SLX9 1.61/0.10 N/A 1.64/0.28 N/A ns

XA6SLX16 1.89/-0.08 N/A 1.72/-0.08 N/A ns

XA6SLX25 1.85/0.16 N/A 2.08/0.16 N/A ns

XA6SLX25T 1.85/0.16 N/A 2.17/0.16 N/A ns

XA6SLX45 1.58/0.07 N/A 1.87/0.03 N/A ns

XA6SLX45T 1.58/0.07 N/A 1.87/0.03 N/A ns

XA6SLX75 1.80/0.06 N/A 2.25/0.06 N/A ns

XA6SLX75T 1.80/0.06 N/A 2.25/0.06 N/A ns

XA6SLX100 N/A N/A 2.34/0.14 N/A ns

XQ6SLX75 N/A N/A 2.25/0.06 2.46/0.53 ns

XQ6SLX75T 1.80/0.06 N/A 2.25/0.06 N/A ns

XQ6SLX150 N/A N/A 1.79/0.37 1.94/0.94 ns

XQ6SLX150T 1.43/0.37 N/A 1.79/0.37 N/A ns



も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。これらの計測には PLL CLKOUT0ジッターが含まれています。






表 75 : グローバルクロックのセットアップ/ホールド (ソース同期モードの PLL あり )


単位-3 -3N -2 -1L


TPSPLL0/ TPHPLL0 遅延なしのグローバルクロックと

IFF 間(2) (ソース同期モードの PLL あり )

XC6SLX4 0.47/1.08 N/A 0.47/1.60 1.15/1.68 ns

XC6SLX9 0.47/1.08 0.47/1.35 0.47/1.60 1.15/1.68 ns

XC6SLX16 0.37/0.75 0.37/0.82 0.51/0.94 0.57/1.31 ns

XC6SLX25 0.69/1.06 0.69/1.06 0.69/1.06 1.86/1.67 ns

XC6SLX25T 0.69/1.06 0.69/1.06 0.69/1.06 N/A ns

XC6SLX45 0.57/1.05 0.65/1.10 0.65/1.18 1.02/1.65 ns

XC6SLX45T 0.57/1.06 0.65/1.10 0.65/1.18 N/A ns

XC6SLX75 0.86/1.04 0.87/1.04 0.90/1.04 1.34/1.55 ns

XC6SLX75T 0.86/1.04 0.87/1.04 0.90/1.04 N/A ns

XC6SLX100 0.53/1.13 0.54/1.13 0.55/1.13 0.89/2.39 ns

XC6SLX100T 0.53/1.13 0.54/1.13 0.55/1.13 N/A ns

XC6SLX150 0.50/1.31 0.51/1.31 0.52/1.31 1.02/1.72 ns

XC6SLX150T 0.50/1.31 0.51/1.31 0.52/1.31 N/A ns

XA6SLX4 0.71/0.93 N/A 0.62/1.47 N/A ns

XA6SLX9 0.71/0.93 N/A 0.62/1.47 N/A ns

XA6SLX16 0.92/0.69 N/A 0.63/0.82 N/A ns

XA6SLX25 0.99/0.94 N/A 0.96/0.94 N/A ns

XA6SLX25T 0.99/0.94 N/A 1.04/0.94 N/A ns

XA6SLX45 0.63/1.02 N/A 0.72/1.05 N/A ns

XA6SLX45T 0.63/1.02 N/A 0.72/1.05 N/A ns

XA6SLX75 0.88/0.89 N/A 1.02/0.89 N/A ns

XA6SLX75T 0.88/0.89 N/A 1.02/0.89 N/A ns

XA6SLX100 N/A N/A 1.25/0.96 N/A ns

XQ6SLX75 N/A N/A 1.02/0.89 1.34/1.55 ns

XQ6SLX75T 0.88/0.89 N/A 1.02/0.89 N/A ns

XQ6SLX150 N/A N/A 0.63/1.19 1.02/1.72 ns

XQ6SLX150T 0.60/1.19 N/A 0.63/1.19 N/A ns



も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。これらの計測には PLL CLKOUT0ジッターが含まれています。






表 76 : グローバルクロックのセットアップ/ホールド (システム同期モードの DCM および PLL あり )


単位-3 -3N -2 -1L


TPSDCMPLL/TPHDCMPLL


IFF 間(2) (システム同期モードの DCM およ

びDCM2PLL モードの PLL あり )

XC6SLX4 1.16/0.49 N/A 1.39/0.49 2.36/0.59 ns

XC6SLX9 1.16/0.44 1.37/0.44 1.39/0.44 2.36/0.59 ns

XC6SLX16 1.44/-0.08 1.49/-0.04 1.62/-0.04 2.06/0.55 ns

XC6SLX25 1.52/0.42 1.65/0.42 1.83/0.42 2.52/0.43 ns

XC6SLX25T 1.52/0.42 1.65/0.42 1.83/0.42 N/A ns

XC6SLX45 1.54/0.39 1.59/0.39 1.75/0.39 2.48/0.76 ns

XC6SLX45T 1.54/0.39 1.59/0.39 1.75/0.39 N/A ns

XC6SLX75 1.72/0.41 1.80/0.41 1.99/0.41 2.60/0.75 ns

XC6SLX75T 1.72/0.41 1.80/0.41 1.99/0.41 N/A ns

XC6SLX100 1.34/0.51 1.46/0.51 1.64/0.51 2.12/0.90 ns

XC6SLX100T 1.34/0.51 1.46/0.51 1.64/0.51 N/A ns

XC6SLX150 1.30/0.60 1.40/0.60 1.55/0.60 2.57/0.97 ns

XC6SLX150T 1.30/0.60 1.40/0.60 1.55/0.60 N/A ns

XA6SLX4 1.58/0.37 N/A 1.58/0.37 N/A ns

XA6SLX9 1.58/0.37 N/A 1.58/0.37 N/A ns

XA6SLX16 2.67/0.35 N/A 2.67/0.17 N/A ns

XA6SLX25 1.74/0.27 N/A 1.95/0.27 N/A ns

XA6SLX25T 1.74/0.27 N/A 2.03/0.27 N/A ns

XA6SLX45 1.58/0.29 N/A 1.87/0.29 N/A ns

XA6SLX45T 1.58/0.29 N/A 1.87/0.29 N/A ns

XA6SLX75 1.74/0.24 N/A 2.11/0.24 N/A ns

XA6SLX75T 1.74/0.24 N/A 2.11/0.24 N/A ns

XA6SLX100 N/A N/A 2.64/0.82 N/A ns

XQ6SLX75 N/A N/A 2.11/0.24 2.60/0.75 ns

XQ6SLX75T 1.74/0.24 N/A 2.11/0.24 N/A ns

XQ6SLX150 N/A N/A 1.67/0.70 2.57/0.97 ns

XQ6SLX150T 1.50/0.70 N/A 1.67/0.70 N/A ns



も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。これらの計測には CMT ジッター

(PLL を駆動する DCM CLK および BUFG を駆動する PLL CLKOUT0) が含まれています。






表 77 : グローバルクロックのセットアップ/ホールド (ソース同期モードの DCM および PLL あり )


単位-3 -3N -2 -1L

DCM、 PLL、および LVCMOS25 規格のグローバルバッファーを使用する場合の転送クロック入力ピンに対するデータ入力セット

アップタイム/ホールドタイムの例を示します(1)。

TPSDCMPLL_0/TPHDCMPLL_0


IFF 間(2) (ソース同期モードの DCM および

PLL あり )

XC6SLX4 0.43/1.07 N/A 0.43/1.43 1.10/1.67 ns

XC6SLX9 0.43/1.03 0.45/1.14 0.45/1.43 1.10/1.67 ns

XC6SLX16 0.74/0.93 0.74/1.12 0.74/1.21 0.77/1.35 ns

XC6SLX25 0.67/1.02 0.76/1.11 0.84/1.18 1.23/1.46 ns

XC6SLX25T 0.67/1.02 0.76/1.11 0.84/1.18 N/A ns

XC6SLX45 0.65/0.99 0.65/1.04 0.71/1.12 1.18/1.58 ns

XC6SLX45T 0.65/1.00 0.65/1.04 0.71/1.12 N/A ns

XC6SLX75 0.86/1.01 0.88/1.06 0.94/1.14 1.29/1.67 ns

XC6SLX75T 0.86/1.01 0.88/1.06 0.94/1.14 N/A ns

XC6SLX100 0.50/1.10 0.56/1.10 0.61/1.17 0.84/2.24 ns

XC6SLX100T 0.50/1.10 0.56/1.10 0.61/1.17 N/A ns

XC6SLX150 0.45/1.28 0.47/1.28 0.52/1.28 1.27/1.56 ns

XC6SLX150T 0.45/1.28 0.47/1.28 0.52/1.28 N/A ns

XA6SLX4 0.74/1.00 N/A 0.74/1.43 N/A ns

XA6SLX9 0.74/1.00 N/A 0.74/1.43 N/A ns

XA6SLX16 1.81/1.15 N/A 1.81/1.03 N/A ns

XA6SLX25 0.89/1.01 N/A 0.96/1.05 N/A ns

XA6SLX25T 0.89/1.01 N/A 1.04/1.15 N/A ns

XA6SLX45 0.69/0.95 N/A 0.83/0.96 N/A ns

XA6SLX45T 0.69/0.95 N/A 0.83/0.96 N/A ns

XA6SLX75 0.88/0.94 N/A 1.06/0.96 N/A ns

XA6SLX75T 0.88/0.94 N/A 1.06/0.96 N/A ns

XA6SLX100 N/A N/A 1.55/1.33 N/A ns

XQ6SLX75 N/A N/A 1.06/0.96 1.29/1.67 ns

XQ6SLX75T 0.88/0.94 N/A 1.06/0.96 N/A ns

XQ6SLX150 N/A N/A 0.64/1.30 1.27/1.56 ns

XQ6SLX150T 0.58/1.30 N/A 0.64/1.30 N/A ns



も高速で、温度がも低く、電圧がも高い条件下のグローバルクロック入力信号に対して計測されています。タイミング値は DCM のファイン

位相調整機能を使用して計測されており、これらの計測には CMT ジッター (PLL を駆動する DCM CLK および BUFG を駆動する PLLCLKOUT0) が含まれています。パッケージスキューは含まれていません。

2. IFF は入力フリップフロップです。




ソース同期のスイッチ特性

ここでは、 Spartan-6 FPGA ソース同期トランスミッターおよびレシーバーのデータ有効ウィンドウのタイミング算出に必要な値を示します。

表 78 : デューティサイクルのずれおよびクロックツリースキュー


単位-3 -3N -2 -1L

TDCD_CLK グローバルクロックツリーデューティサイクル

のずれ(2)LX4 0.20 N/A 0.20 0.35 ns

LX9 0.20 0.20 0.20 0.35 ns

LX16 0.20 0.20 0.20 0.35 ns

LX25 0.20 0.20 0.20 0.35 ns

LX25T 0.20 0.20 0.20 N/A ns

LX45 0.20 0.20 0.20 0.35 ns

LX45T 0.20 0.20 0.20 N/A ns

LX75 0.20 0.20 0.20 0.35 ns

LX75T 0.20 0.20 0.20 N/A ns

LX100 0.20 0.20 0.20 0.35 ns

LX100T 0.20 0.20 0.20 N/A ns

LX150 0.35 0.35 0.35 0.35 ns

LX150T 0.35 0.35 0.35 N/A ns

TCKSKEW グローバルクロックツリースキュー (3) LX4 0.25 N/A 0.25 0.29 ns

LX9 0.25 0.25 0.25 0.29 ns

LX16 0.15 0.15 0.15 0.22 ns

LX25 0.26 0.26 0.26 0.41 ns

LX25T 0.26 0.26 0.26 N/A ns

LX45 0.20 0.20 0.20 0.28 ns

LX45T 0.20 0.20 0.20 N/A ns

LX75 0.56 0.56 0.56 0.50 ns

LX75T 0.56 0.56 0.56 N/A ns

XC6SLX100(4) 0.22 0.22 0.22 0.21 ns

XA6SLX100(4) N/A N/A 0.43 N/A ns

LX100T 0.22 0.22 0.22 N/A ns

LX150 0.48 0.48 0.48 0.35 ns

LX150T 0.48 0.48 0.48 N/A ns

TDCD_BUFIO2 I/O クロックツリーデューティサイクルのずれ LX デバイス 0.25 0.25 0.25 0.50 ns

LXT デバイス 0.25 0.25 0.25 N/A ns




TBUFIOSKEW 1 クロック領域内での I/O クロックツリースキュー

LX4 0.06 N/A 0.06 0.07 ns

LX9 0.06 0.06 0.06 0.07 ns

LX16 0.06 0.06 0.06 0.07 ns

LX25 0.06 0.06 0.06 0.07 ns

LX25T 0.06 0.06 0.06 N/A ns

LX45 0.06 0.06 0.06 0.07 ns

LX45T 0.06 0.06 0.06 N/A ns

LX75 0.06 0.06 0.06 0.07 ns

LX75T 0.06 0.06 0.06 N/A ns

LX100 0.06 0.06 0.06 0.07 ns

LX100T 0.06 0.06 0.06 N/A ns

LX150 0.06 0.06 0.06 0.07 ns

LX150T 0.06 0.06 0.06 N/A ns

注記 : 1. LXT デバイスが -1L スピードグレードに未対応であることを示します。また、 LX4 は -3N スピードグレードでは提供されていません。

2. これらのパラメーターは、 LVDS 出力バッファーを使用するデバイスのピンで計測されるデューティサイクルのずれのワーストケースです。ほ

かの I/O 規格を使用する場合、 IBIS を使用すると、立ち上がり /立下がり時間が非対称であるために生じるデューティサイクルのずれを計測でき

ます。

3. TCKSKEW 値は、順次 I/O エレメント間で計測されるクロックツリースキューのワーストケースです。 I/O レジスタが近接し、入力がクロックツリーの同じ分岐または近接する分岐にある場合は、クロックツリースキューが大幅に低減されます。特定アプリケーションのクロックスキュー

値を得るには、ザイリンクスの FPGA Editor および Timing Analyzer ツールを使用してください。

4. TCKSKEW は、 -2 スピードグレードの XA6SLX100 では 0.43ns、 -2 スピードグレードの XC6SLX100 では 0.22ns です。

表 79 : パッケージスキュー

シンボル説明デバイスパッケージ(2) 値単位

TPKGSKEW パッケージスキュー (1)

LX4

TQG144 N/A ps

CPG196 23 ps

CSG225 58 ps

LX9

TQG144 N/A ps

CPG196 23 ps

CSG225 58 ps

FT(G)256 88 ps

CSG324 64 ps

LX16

CPG196 19 ps

CSG225 70 ps

FT(G)256 71 ps

CSG324 54 ps

LX25

FT(G)256 90 ps

CSG324 61 ps

FG(G)484 84 ps

LX25TCSG324 48 ps

FG(G)484 112 ps

表 78 : デューティサイクルのずれおよびクロックツリースキュー (続き)


単位-3 -3N -2 -1L




TPKGSKEW パッケージスキュー (1)

LX45

CSG324 70 ps

CS(G)484 99 ps

FG(G)484 109 ps

FG(G)676 138 ps

LX45T

CSG324 75 ps

CS(G)484 100 ps

FG(G)484 95 ps

LX75

CS(G)484 101 ps

FG(G)484 107 ps

FG(G)676 161 ps

LX75T

CS(G)484 107 ps

FG(G)484 110 ps

FG(G)676 134 ps

LX100

CS(G)484 95 ps

FG(G)484 155 ps

FG(G)676 144 ps

LX100T

CS(G)484 88 ps

FG(G)484 111 ps

FG(G)676 147 ps

FG(G)900 134 ps

LX150

CS(G)484 84 ps

FG(G)484 103 ps

FG(G)676 115 ps

FG(G)900 121 ps

LX150T

CS(G)484 83 ps

FG(G)484 88 ps

FG(G)676 141 ps

FG(G)900 120 ps

注記 : 1. これらの値は、パッケージの任意の 2 つの SelectIO 間のワーストケーススキューであり、パッドからボールへのフライトタイムが短い順に示さ

れています。

2. 一部のデバイスは、標準の注文オプションとして鉛パッケージと鉛フリーパッケージ ( 「G」 ) の両方で提供されています。詳細は、データシート

DS160 『Spartan-6 ファミリ概要』を参照してください。

表 79 : パッケージスキュー (続き)

シンボル説明デバイスパッケージ(2) 値単位





表 80 : サンプルウィンドウ


単位-3 -3N -2 -1L

TSAMP レシーバーピンでのサンプリングエラー (2) すべて 510 510 530 740 ps

TSAMP_BUFIO2 BUFIO2 を使用する場合のレシーバーピン

でのサンプリングエラー (3)すべて 430 430 450 590 ps

注記 : 1. LXT デバイスが -1L スピードグレードに未対応であることを示します。

2. このパラメーターは、さまざまな電圧、温度、プロセスでの Spartan-6 FPGA DDR 入力レジスタの総サンプリングエラー数を示します。特性評

価では、 DCM を使用して DDR 入力レジスタの動作エッジをキャプチャしています。計測には次が含まれます。

- CLK0 DCM ジッター - DCM 精度 (位相オフセット )- DCM 位相シフト精度

ただし、パッケージまたはクロックツリースキューは含まれません。

3. このパラメーターは、さまざまな電圧、温度、プロセスでの Spartan-6 FPGA DDR 入力レジスタの総サンプリングエラー数を示します。特性評

価では、 BUFIO クロックネットワークおよび IODELAY2 を使用して DDR 入力レジスタの動作エッジをキャプチャしています。ただし、パッ

ケージまたはクロックツリースキューは含まれません。




表 81 : ソース同期の Pin-to-Pin セットアップ/ホールドおよび Clock-to-Out (BUFIO2 を使用する場合)


単位-3 -3N -2 -1L

BUFIO2 を使用する場合の転送クロック入力ピンに対するデータ入力セットアップ/ホールド

TPSCS/TPHCS BUFIO2 クロックを使用する場合

の IFF のセットアップ/ホールド

XC6SLX4 0.57/0.94 N/A 0.95/1.12 0.27/1.56 ns

XC6SLX9 0.40/0.95 0.50/0.96 0.60/1.12 0.27/1.56 ns

XC6SLX16 0.48/0.74 0.55/0.75 0.69/0.83 1.27/1.31 ns

XC6SLX25 0.28/1.02 0.28/1.12 0.28/1.24 0.15/1.78 ns

XC6SLX25T 0.28/1.02 0.28/1.12 0.28/1.24 N/A ns

XC6SLX45 0.42/1.19 0.44/1.29 0.50/1.40 0.12/1.83 ns

XC6SLX45T 0.42/1.19 0.44/1.29 0.50/1.40 N/A ns

XC6SLX75 0.38/1.48 0.38/1.63 0.38/1.84 0.05/2.78 ns

XC6SLX75T 0.38/1.48 0.38/1.63 0.38/1.84 N/A ns

XC6SLX100 0.06/1.48 0.06/1.63 0.06/1.87 -0.03/2.72 ns

XC6SLX100T 0.06/1.48 0.06/1.63 0.06/1.87 N/A ns

XC6SLX150 0.04/1.73 0.04/1.75 0.04/1.98 -0.08/3.07 ns

XC6SLX150T 0.04/1.73 0.04/1.75 0.04/1.98 N/A ns

XA6SLX4 0.64/0.96 N/A 0.97/1.12 N/A ns

XA6SLX9 0.44/0.99 N/A 0.62/1.16 N/A ns

XA6SLX16 0.50/0.78 N/A 0.69/0.83 N/A ns

XA6SLX25 0.28/1.04 N/A 0.28/1.25 N/A ns

XA6SLX25T 0.28/1.04 N/A 0.28/1.25 N/A ns

XA6SLX45 0.43/1.21 N/A 0.50/1.40 N/A ns

XA6SLX45T 0.43/1.21 N/A 0.50/1.40 N/A ns

XA6SLX75 0.38/1.49 N/A 0.38/1.84 N/A ns

XA6SLX75T 0.38/1.49 N/A 0.38/1.84 N/A ns

XA6SLX100 N/A N/A 1.01/1.63 N/A ns

XQ6SLX75 N/A N/A 0.38/1.84 0.05/2.78 ns

XQ6SLX75T 0.38/1.49 N/A 0.38/1.84 N/A ns

XQ6SLX150 N/A N/A 0.04/1.98 -0.08/3.07 ns

XQ6SLX150T 0.04/1.75 N/A 0.04/1.98 N/A ns




BUFIO2 を使用する場合のピンに対する Clock-to-Out

TICKOFCS BUFIO2 クロックを使用する場合

の OFF の Clock-to-OutXC6SLX4 5.51 N/A 6.95 8.45 ns

XC6SLX9 5.51 5.89 6.95 8.45 ns

XC6SLX16 5.31 5.70 6.67 8.21 ns

XC6SLX25 5.53 6.00 7.02 8.72 ns

XC6SLX25T 5.53 6.00 7.02 N/A ns

XC6SLX45 5.76 6.18 7.22 8.77 ns

XC6SLX45T 5.76 6.18 7.22 N/A ns

XC6SLX75 5.94 6.46 7.57 9.72 ns

XC6SLX75T 5.94 6.46 7.57 N/A ns

XC6SLX100 6.09 6.53 7.60 9.66 ns

XC6SLX100T 6.09 6.53 7.60 N/A ns

XC6SLX150 6.29 6.69 7.81 9.94 ns

XC6SLX150T 6.29 6.69 7.81 N/A ns

XA6SLX4 5.83 N/A 6.95 N/A ns

XA6SLX9 5.83 N/A 6.95 N/A ns

XA6SLX16 5.65 N/A 6.68 N/A ns

XA6SLX25 5.85 N/A 7.03 N/A ns


XA6SLX45 6.07 N/A 7.25 N/A ns


XA6SLX75 6.26 N/A 7.57 N/A ns



XQ6SLX75 N/A N/A 7.57 9.72 ns


XQ6SLX150 N/A N/A 7.81 9.94 ns

XQ6SLX150T 6.62 N/A 7.81 N/A ns

表 81 : ソース同期の Pin-to-Pin セットアップ/ホールドおよび Clock-to-Out (BUFIO2 を使用する場合) (続き)


単位-3 -3N -2 -1L




改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン変更内容

2009 年 6 月 24 日 1.0 初版リリース

2009 年 8 月 26 日 1.1 表 1 および表 2 に VFS を追加。表 2 に RFUSE を追加。表 1、表 2、表 4 の VBATT および IBATTに XC6SLX75 と XC6SLX75T を追加。表 5 の XC6SLX4 の静止電流を修正。表 11 を更新。図 2から DVPPIN を削除。表 24 から FPCIECORE を削除して FPCIEUSER に値を追加。表 25 にネット

ワークアプリケーションを追加。表 46 の TSUSPENDLOW_AWAKE、 TSUSPEND_ENABLE、および

TSCP_AWAKE の値を変更。 54 ページの表 47 で、仕様に新しい値を追加、 TSMCKCSO の説明を更

新、 TPOR の単位を変更など、多数の変更。また、表 47 から「DCLK 前後の DCM および PLLの DRP (ダイナミックリコンフィギュレーションポート ) 」セクションを削除してすべての注記

を更新。表 52 で、 FINMAX への追加、 FOUTMAX を更新、 BUFIO2 の PLL 大出力周波数を削

除。表 54 の DCM_DELAY_STEP 値を変更。表 55 の CLKIN_FREQ_FX 値を更新。

2010 年 1 月 4 日 1.2 文書全体で -4 スピードグレードを追加。-4、-3、-2 スピードグレードのスピード仕様をバージョ

ン 1.03 に変更。各スピード仕様 1.00 に基づいて、 -1L スピードグレード数を追加。表 1 の TSOLを更新。表 9 の LVCMOS12、 LVCMOS15、および LVCMOS18 について -1L 列を追加。表 12～表 23 の「GTP トランシーバーの仕様」を大幅に更新。表 25 に -2 のデータを追加。表 44 のFMAX を更新。表 45 の TDNACLKL および TDNACLKH の説明を更新してすべてのパラメーター値

を変更。表 47 から TINITADDR を削除して新しいデータを追加。表 48 ～表 62 の値を更新。表 51(BUFPLL) および表 57 (DCM_CLKGEN) を追加。表 52 から TLOCKMAX の注記を削除。表 53の注記 3 を更新。表 79 から XC6SLX75CSG324 および XC6SLX75TCSG324 を削除して

XC6SLX75FG(G)484 と XC6SLX75FG(G)484 を追加。

2010 年 2 月 22 日 1.3 XC6SLX16 デバイス (-2 スピードグレード ) の Production リリース。表 26 および表 27 を修正

し、スピード仕様 v1.06 の ISE v11.5 ソフトウェアに対応するようこのデータシートのデータを

更新。

表 1 の VIN と VTS の大値および注記 2 を更新。表 2 で、 VIN を変更、 IIN および注記 5 を追加、注記 1、6、および 7 を変更、RFUSE に注記 8 を追加。表 4 では、以前の注記 1 を削除、 IRPU、IRPD、および IBATT にデータを追加、 CIN を変更、 RDT および RIN_TERM を追加、注記 2 および3 を追加。表 6 の VCCO2 を更新。表 7 および表 8 を追加。表 9 から PCI66_3 を削除。表 9 のPCI33_3 および I2C を更新。表 11 の説明を更新。表 25 を完全に更新。表 28 で PCI33_3 値の追加を含む更新。表 31 の HSTL_III_18 の VREF 値を更新。表 32 の VREF 値を更新。 36 ページの「同時スイッチ出力」を追加。表 35 および表 36 から TGSRQ および TRPW を削除。表 36 からTDOQ を削除。表 37 から TISDO_DO および注記 1 を削除。表 38 から TOSCCK_S および組み合わせセクションを削除。表 39 では、 TIODDO_T を削除して新しいタップパラメーターと注記 2 を追加。表 40、表 41、および表 42 では、誤字を修正して注記を削除。表 41 からクロック CLKセクションを削除。表 42 からクロック CLK セクションおよび TREG_MUX と TREG_M31 を削除。表 43 にブロック RAM の FMAX 値を追加。表 45 の値を更新し、注記 2 を追加。表 46 に値を追加して注記 1 を削除。表 47 を大幅変更。表 57 を完全に更新。表 62 のデータを変更。表 71 から注記 3を削除。表 79 に値を追加。表 80 および表 81 にデータを追加。

2010 年 3 月 10 日 1.4 XC6SLX45 デバイス (-2 スピードグレード ) の Production リリース。表 26 および表 27 を修正

し、スピード仕様 v1.07 の ISE v11.5 ソフトウェアに対応するようこのデータシートのデータを

更新。表 4 で RIN_TERM の説明を修正。表 7 に PCI66_3 を追加して注記 1 を置き換え。表 8 で、

TMDS_33 の注記 1、 V、 Max を修正。表 10 では、 LVPECL_33 および TMDS_33 の注記 1 を追加。さらに、 TMDS_33 の仕様を更新。表 16、表 17、および表 20 ～表 23 への値の追加を含

む、「GTP トランシーバーの仕様」セクションの修正。表 9、表 28、表 31、表 32、および表 34に PCI66_3 を戻す。表 32 の注記 3 を更新。表 34 で、誤字を修正して FG(G)484 パッケージの

バンク 1/3 の SSO 制限を修正。表 38 の TOSCKC_OCE を修正。表 57 では、CLKFX_FREEZE_VARおよび CLKFX_FREEZE_TEMP_SLOPE を修正して標準値を TCENTER_LOW_SPREAD および

TCENTER_HIGH_SPREAD に追加。表 63 ～表 78、および表 81 で、値を更新して追加。表 79 で、

XC6SLX16-CSG324 と XC6SLX45-CSG484、および FG(G)484 の値を変更。




2010 年 6 月 14 日 1.5 表 2 で、注記 5 を追加して VFS および RFUSE に温度範囲を追加。表 4 で、スピードグレードの

説明を削除して IRPD の説明を変更し、注記 2 を更新。表 7 に注記 2 を追加。表 8 および表 10 にDIFF_MOBILE_DDR を追加。表 15 に注記 4 を追加。表 16 の小 DVPPIN を変更。表 19 のFGTPDRPCLK を更新。表 22 の TLLSKEW の大値を増やす。表 23 で、説明を更新してデータを

追加。表 25 で、ネットワークアプリケーションの注記 1 を削除して新しいデータを追加。表 26および表 27 をスピード仕様 v1.08 の ISE v12.1 ソフトウェアのデータに合わせて修正。表 28 で、

DIFF_MOBILE_DDR を追加して -4 スピードグレードのデータを修正。表 33 で、各バンクの

I/O ペアの大数を更新。表 39 の注記 2 を更新。表 44 の FMAX を変更。表 47 で、 TSMCKCSOの説明を更新、 TPOR 値を変更、小値を追加、 TBPIICCK および TSPIICCK を追加。また、表 47で、 FSMCCK および FRBCCK にデバイスの依存性を追加。表 63 ～表 78、および表 81 のデータ

を更新して追加。表 79 では、 XC6SLX45-FG(G)676 のデータを追加、 XC6SLX45T および

XC6SLX150T の値を変更。

次に挙げる、この仕様への変更は、製品変更通知で修正されています。

XCN10024、『Spartan-6 LX16 および LX45 FPGA の MCB パフォーマンス、 JTAG リビジョン

コードの変更』

表 2 で、メモリコントローラーブロックの拡張パフォーマンス仕様を追加するために VCCINT を更新。表 25 で、規格仕様を変更、メモリコントローラーブロックの拡張パフォーマンス仕様と

注記 2 を追加。表 34 で、注記 4 を追加して値を更新。

2010 年 6 月 24 日 1.6 表 26 および表 27 (スピード仕様 v1.08 の ISE v12.1 ソフトウェア) の変更を含む、 XC6SLX45T(-2 および -3 のスピードグレード )、XC6SLX16 および XC6SLX45 (-3 スピードグレード ) デバ

イスの Production リリース。

MCB 機能をサポートしない Spartan-6 デバイスである -3N スピードグレードを追加。これには、

表 2 (注記 2)、表 25 (注記 4)、および「スイッチ特性」 (表 26) への修正も含む。

「同時スイッチ出力」の説明を更新。表 39 で、 TTAP および FMINCAL の値について -3 スピード

グレードの値を追加。表 40 で、 TRPW (-2 および -3 スピードグレード ) と FTOG (-3 スピードグレード ) の値を更新。表 48 で、 TGIO (-2 および -3 スピードグレード ) の値を更新。表 57 の拡散

スペクトラムのセクションで、 -3 の値を更新。

2010 年 7 月 16 日 1.7 スピードグレード v1.11 の ISE v12.2 ソフトウェアを使用する、表 26 および表 27 にリストされ

たデバイスの Production リリース。 v1.11 を含むパッチを使用する設計者に対してアドバイスを

記載した注記 3 を追加。さらに、 -1L スピード仕様を v1.04 に合わせて更新。 -4 および -1L の値

の多くを更新。表 39 に -4 TTAP 値と FMINCAL を追加。表 40 の TCINCK/TCKCIN を更新。表 41の TSHCKO を更新。表 42 の TREG を更新。表 47 に新しい -1L の値を追加。表 79 で値を追加お

よび修正。

2010 年 7 月 26 日 1.8 スピードグレード v1.11 の ISE v12.2 ソフトウェアを使用する、表 26 および表 27 にリストされ

たスピードグレードデバイス XC6SLX25、 XC6SLX25T、 XC6SLX100 および XC6SLX100Tの Production リリース。表 2 に注記 7 を追加、新しい表 3 へ VFS および RFUSE を移動。表 4 にIHS および注記 4 を追加。表 28 に注記 1 を追加。表 34 で、各 VCCO/GND ペアの SSO 制限を

追加および修正。表 47 に注記 3 を追加。表 54表 52 で、 CLKOUT_PER_JITT_DV1/2 の -1L 仕様を削除、CLKIN_CLKFB_PHASE と CLKOUT_PHASE_DLL の値を変更。表 56 および表 57の注記 3 を更新。

2010 年 8 月 23 日 1.9 表 18 に記載の FGTPRANGE1、FGTPRANGE2、および FGPLLMIN の値を変更。表 21 に記載の -3 および -4 の値を変更。表 47 から -1L スピードグレードのリードバックサポートの制限および注

記 3 を削除。






2010 年 11 月 5 日 1.10 12.3 スピードファイルパッチで入手可能なスピードグレード -2 向けのスピード仕様 v1.12 のISE v12.3 を使用する、表 26 および表 27 にリストされたスピードグレードデバイス XC6SLX4および XC6SLX9 の Production リリース。 v1.12 を含むパッチの設計者向けに注記 3 を追加。

表 2 に注記 4 を追加。表 4 に注記 2 を追加。表 10 に注記 2 および 3 を追加。表 44 に注記 2 を追加。表 47 で、 TSMWCCK/TSMCCKW のシンボルを変更、 TUSERCCLKH および TUSERCCLKL の-1 Ｌの値を変更、 FMCCK および FSMCCK のモードを追加および変更。表 53 で、

CLKIN_FREQ_DLL に対する説明欄の内容を改善し、注記 3 を修正。表 58 のタイトルを変更。

表 78 で、XC6SLX150 および XC6SLX150T の TDCD_CLK を変更。表 71 で TPSFD/ TPHFD の説

明を変更。

-1L スピードグレードに対して、スピード仕様 v1.05 の ISE 12.3 ソフトウェアのデータシートを

修正 :表 25、表 28、表 35、表 36、表 37、表 40 ～表 43、表 48 ～表 56、表 62 ～表 78、表 80、および表 81 の値を変更。

「Notice of Disclaimer」を更新。

2011 年 1 月 10 日 1.11 表 26 および表 27 に記載された特定のスピードグレードデバイス XC6SLX4 および XC6SLX9の Production リリース (スピードグレード -4、 -3、 -3N、 -2 に ISE v12.4 ソフトウェアのスピー

ド仕様 v1.15 を使用)。表 27 に注記 3 を追加。 -1L スピードグレード要件を ISE v12.4 ソフト

ウェアのスピード仕様 V1.06 に更新。文書全体で -3N の定義を修正。

表 2 に注記 4 を追加し、注記 5 を修正。表 5 の注記 1 に VCCINT の情報を追加。表 25 で、 ISEv12.4 での改善に対応するようにネットワークアプリケーション -3 の値を変更。表 28 で、注記

1 を追加し、 LVDS_33、 LVDS_25、 MINI_LVDS_33、 MINI_LVDS_25、 RSDS_33、 RSDS_25、TMDS_33、 PPDS_33、および PPDS_25 の TIOTP 値を変更。表 55 に注記 3 を追加。

2011 年 2 月 11 日 1.12 XCN11008 : 『Spartan-6 LXT -4 デバイスの製造中止通知』のとおり、 -4 スピードグレード製品

が製造中止となりました。この通知のページ 2 に概説するとおり、 -4 スピードグレードデバイ

スをg現在使用している設計者は、代替製品への移行前に新しい -3 スピードグレードデバイスを

使用したタイミング解析を実行する必要があります。

表 25 のネットワークアプリケーションセクションを修正。文書全体で -2 スピード仕様を修正

し、表 27 の注記 3 を追加して設計者に ISE 12.4 ソフトウェアパッチで入手可能の -2 スピード

仕様 (v1.17) の使用を通知。表 37 および表 38 に FCLKDIV を追加。表 39 の注記 2 を修正。表 47で、 TSMCKCSO および TBPICCO の単位を更新。表 71 の -1L を更新。注記 2 : 「これらのデバ

イスとパッケージの組み合わせに関するパッケージ遅延情報を提供しています。これらの情報を

使用するとパッケージのスキューが提言できます。」を表 79 から削除。

2011 年 3 月 31 日 2.0 表 26 および表 27 に記載された特定のスピードグレードデバイス XC6SLX45 の Production リリース (スピードグレード -1L に ISE v13.1 ソフトウェアのスピード仕様 v1.06 を使用)。

表 39 で、 -1L 列の値を削除、および注記 3 (低消費電力デバイスの場合、 IODELAY2 はタップ0のみをサポート ) を追加。 1 ページのコピーライトおよび「Notice of Disclaimer」を更新。






2011 年 5 月 20 日 2.1 表 26 および表 27 に記載された XC6SLX100 および XC6SLX150 の Production リリース (スピードグレード -1L に ISE v13.1 ソフトウェアのスピード仕様 v1.06 を使用)。表 27 および注記

7 について、 XCN11012 『Spartan-6 FPGA -3N デバイスのスピードファイルの変更』に記載の

変更に従って更新。「スイッチ特性」セクションをv1.18 (-3、 -3N、 -2) スピード仕様に基づいて更

新 (表 73 ～表 77 および表 81 に記載の値の更新を含む)。

表 2 の項目からメモリコントローラーブロックの記載を削除し、注記 2 を更新。表 4 の CIN に注記 1 を追加し、 RIN_TERM の説明を更新。表 5 の注記 1 および表 7 の注記 1 を更新。表 25 の-1L の仕様を更新し (標準パフォーマンスの DDR3 仕様を増加、拡張モード行を削除)、注記 3 と注記 4 を更新。表 28 と表 30 の概要説明文を修正。

表 32 :LVCMOS12 の VMEAS 値、 LVDS_25、 LVDS_33、 BLVDS_25,MINI_LVDS_25、MINI_LVDS_33、 RSDS_25、および RSDS_33 の VREF 値、 BLVDS_25 および TMDS_33 のRREF 値を更新し、注記 4 と注記 5 を追加。表 39 の注記 2 と注記 3 を更新。

表 47 の TPOR 値と説明を更新して注記 3 を追加。表 47 で、説明と「「FRBCCK」」仕様を追加し、

「「FMCCK」」から XC6SLX4 を削除 ( 大周波数、パラレルモード (マスター SelectMAP/BPI))。表 48 のタイトルに BUFGMUX を追加。表 50を追加。

表 52 の TEXTFDVAR および FINJITTER 仕様を更新。表 54 の LOCK_DLL の説明から 5MHz <CLKIN_FREQ_DLL という条件を削除。表 56 および表 57 の LOCK_FX の説明から 5MHz <FCLKIN という条件を削除。表 58 の PSCLK_FREQ および PSCLK_PULSE の説明を更新。

表 70 のタイトルとシンボルを更新、 -1L の新しいスピード仕様を追加、注記 2 を追加。表 71を追加。

2011 年 7 月 11 日 2.2 オートモーティブ XA Spartan-6 および防衛グレード Spartan-6Q デバイスを該当する表すべてに

追加し、状況により XC6S を削除。拡張動作温度範囲 (Q) を該当する表すべてに追加。表 1 のTSOL パッケージを更新。表 4 に ROUT_TERM を追加。表 13 の注記 2 を更新。

表 26 および表 27 に記載された XC6SLX4、XC6SLX9、XC6SLX16、XC6SLX25、XC6SLX75、XQ6SLX75、および XQ6SLX150 のリリース (スピードグレード -1L に ISE v13.2 ソフトウェ

アのスピード仕様 v1.07 を使用)。

表 26 および表 27 に記載された XA6SLX16、 XA6SLX25T、 XA6SLX45、 XA6SLX45T、XQ6SLX75、 XQ6SLX75T、 XQ6SLX150、および XQ6SLX150T のリリース (スピードグレー

ド -2 および -3 に ISE v13.2 ソフトウェアのスピード仕様 v1.19 を使用)。

表 29 :「「オートモーティブ XA Spartan-6 および Spartan-6Q デバイスの IOB スイッチ特性(1)」」を追加。データシート全体で CSG484 を CS(G)484 に修正。表 39 の注記 3 を明記。

2011 年 8 月 8 日 2.3 表 26 および表 27 に記載された XA6SLX25、 XA6SLX75、および XA6SLX75T のリリース (スピードグレード -2 および -3 に ISE v13.2 ソフトウェアのスピード仕様 v1.19 を使用)。

2011 年 9 月 14 日 2.4 表 26 および表 27 に記載された XA6SLX4 および XA6SLX9 デバイスのリリース (スピードグレード -2 および -3 に ISE v13.2 ソフトウェアのスピード仕様 v1.19 を使用)。表 26 および表 27に、XA6SLX100 のリリースされたバージョンを追加 (スピードグレード -2 に ISE v13.3 ソフト

ウェアのスピード仕様 v1.20 を使用)。表 4 で RIN_TERM の説明を更新。表 31 で LVPECL VH エラーを修正。「同時スイッチ出力」を更

新。表 63 ～表 78、および表 81 に XA6SLX100 を追加。 XC6SLX100 の TCKSKEW および

XA6SLX100 の TCKSKEW が異なるため、表 78 に注記 4 を追加。改訂履歴の「2010 年 6 月 24 日」付のバージョン「1.6」を修正。 -3N スピードグレードに関連

するかっこ書きの説明 : (-3 スピードグレードと類似した仕様) を削除。

2011 年 10 月 17 日 3.0 データシート内でPreliminary 製品仕様を Product 製品仕様に変更。

19 ページの「スイッチ特性」で、 ISE v13.3 ソフトウェアのスピード仕様のバージョンを

-2 および -3 スピードグレードに対して v1.20 に、-1L スピードグレードに対して v1.08 に更新。

表 27 の注記 1 を更新。

表 43 の「ブロック RAM のスイッチ特性」で、 -2 スピードグレードの FMAX の値を 260MHzから 280MHz に変更。

表 54 の「遅延ロックループ (DLL) のスイッチ特性」で、注記 6 を追加し、

CLKIN_CLKFB_PHASE にそのリンクを追加。






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