ザイリンクス xapp1097 : artix-7 fpga gtp トラン …...artix-7 gtp...

XAPP1097 (v1.0) 2013 年 12 月 5 日 japan.xilinx.com 1

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概要放送業界向けの映像機器には、SMPTE (Society of Motion Picture and Television Engineers) SDI (SerialDigital Interface) 規格が広く使用されています。このインターフェイスは、放送局スタジオや映像制作

会社で使用されており、非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共

に伝送します。

ザイリンクスの SMPTE SD/HD/3G-SDI LogiCORE™ IP は、デバイス固有の制御機能を持たない一般

的な SDI 受信/送信データパスです。このアプリケーションノートでは、完全な SDI インターフェイス

を構築するために、 Artix®-7 FPGA GTP トランシーバーと SMPTE SD/HD/3G-SDI LogiCORE IP を合わせて使用するための制御ロジックを含むモジュールを提供します。また、ザイリンクスの Artix-7FPGA AC701 評価ボードを使用する SDI の設計例をいくつか紹介します。

このアプリケーションノートで使用される用語については、 66 ページの「用語解説」を参照してくだ

さい。 SMPTE 規格は 69 ページの「参考資料」に一覧表示し、 SMPTE の資料番号も記載しています。

はじめにザイリンクスの SMPTE SD/HD/3G-SDI LogiCORE IP (以下、SDI コアという ) は、Artix-7 FPGA GTPトランシーバーと接続することで、 SMPTE SD-SDI、 HD-SDI、および 3G-SDI 規格をサポートする

SDI インターフェイスを実装できます。 SDI コアと GTP トランシーバーを接続して完全な SDI イン

ターフェイスを実装するには、ロジックを追加する必要があります。このアプリケーションノートで

は、この付加的な制御ロジックとインターフェイスロジックについて説明し、必要となる制御モジュー

ルおよびインターフェイスモジュールを Verilog と VHDL の両言語で提供します。

デバイス固有の制御ロジックの主な機能は次のとおりです。

• GTP トランシーバーのリセットロジック

• 3 つの SDI 規格をサポートするために、GTP RX/TX シリアルクロック分周器を動的に切り換える

機能

• HD-SDI および 3G-SDI 規格の 2 つの異なるビットレートをサポートするために、 TX の基準ク

ロックを動的に切り換える機能

• 1.485Gb/s および 1.485/1.001Gb/s (HD-SDI モードの場合)

• 2.97Gb/s および 2.97/1.001Gb/s (3G-SDI モードの場合)

• SD-SDI モードの場合にデータを回復させるデータリカバリユニット

• RX で受信しているビットレート (1/1 ビットレート信号または 1/1.001 ビットレート信号) を判

断する RX ビットレート検出機能

このアプリケーションノートは、 GTP トランシーバー用制御モジュールのインスタンスと SDI コアの

インスタンス、およびそれらに必要な接続を含むラッパーファイルも提供しています。これを利用する

ことで、 SDI インターフェイスを簡単に構築できます。

このアプリケーションノートで使用する用語を次に示します。図 1 の簡略ブロック図では、さまざまな

コンポーネントを組み合わせて SDI インターフェイスを形成していることを示しています。

• SDI コアとは、 CORE Generator™ ツールまたは Vivado® IP カタログで生成される SMPTESD/HD/3G-SDI コアのことをいいます。

アプリケーションノート : Artix-7 ファミリ

XAPP1097 (v1.0) 2013 年 12 月 5 日

Artix-7 FPGA GTP トランシーバーを使用した SMPTE SDI インターフェイスの実装著者 : John Snow

http://japan.xilinx.com

はじめに


• 制御モジュールとは、 GTP トランシーバーが SMPTE SDI コアを使用して SDI インターフェイス

を実装する際に必要となるさまざまなデバイス固有の機能を実装するモジュールです。このアプリ

ケーションノートでは、制御モジュールをソースコード形式で提供します。

• SDI ラッパーは、 SDI コアや制御モジュールをインスタンシエートして相互接続するためのラッ

パーモジュールです。このアプリケーションノートでは、 SDI ラッパーをソースコード形式で提

供します。

• GTP ラッパーは、 7 Series FPGAs Transceivers Wizard (CORE Generator および Vivado IP カタロ

グで利用可能) で生成された GTP トランシーバー用のラッパーファイルです。

• GTP コモンラッパーは、 7 Series FPGAs Transceivers Wizard で生成された GTP トランシーバー

コモンブロック用のラッパーファイルです。このラッパーファイルには、クワッド内の GTP トラ

ンシーバーにシリアルクロックを供給する 2 つの PLL が含まれています。

図 1 について説明します。

1. これらの 40 ビットバスは、実際には 4 つのバスで構成されており、10 ビット幅のバスがぞれぞれ

異なる SDI データストリームを伝搬します。アクティブなデータストリーム数、つまりバス数は、

SDI モードによって異なります。たとえば、 SD-SDI モードでは 10 ビットのデータストリームが

1 つしかアクティブになりませんが、 HD-SDI モードではそれが 2 つアクティブになります。

2. オプションのオーディオエンベッダーは単独コアであり、 SDI コアには含まれていません。また、

このアプリケーションノートでは説明していません。

X-Ref Target - Figure 1

図 1 : 完成した SDI RX/TX インターフェイスのブロック図

X1097_01_103013

SDI Out

BUFG

BUFG

SMPTESDI Core

Optional AudioEmbedder

(2)

SDI Wrapper GTP Wrapper

Artix-7 FPGA

ControlModule

Reference ClockSource

Cable Driver

txusrclk

rxusrclk

txusrclk2

rxusrclk2

txdata

rxdata

Resets and Control

Status

txoutclk

rxoutclk

Cable Equalizer

SDI InEQ

40 (1)

148.5 MHz 148.5/1.001 MHz

32

2

20

40 (1)

TX Clock

RX Clock

TX Video

RX Video

TX ST352 PID

RX ST352 PID

TX SDI Mode

TX Control

RX Status

RX SDI Mode

40 (1) 40 (1)

32

2

20

GTP CommonWrapper


Artix-7 GTP トランシーバーを使用して SDI インターフェイスを実現


SDI ラッパーには、制御モジュールのインスタンスと SDI コアのインスタンスが 1 つずつ含まれていま

す。 SDI コアには、 SDI RX データパスと SDI TX データパスの両方が含まれます。通常、ラッパーモジュールは同じ GTP トランシーバー内の GTP RX/TX ユニットへ接続されますが、この場合はこれに

該当しません。異なる GTP トランシーバーの RX/TX ユニットを同じ SDI ラッパーへ接続できます。

SDI RX のみ、あるいは SDI TX のみ必要な場合は、合成段階で制御モジュールと SDI コアの未使用部

分が適化によって除去されます。

このアプリケーションノートでは、SDI コアを使用する 2 つのデモアプリケーション例を紹介します。

これらのアプリケーションは AC701 評価ボードを使用して実行されます。 SDI の物理的なインター

フェイスとして、 Inrevium 社製 SDI FPGA メザニンカード (FMC) も必要です。


このセクションでは、『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482) を補足する

内容を提供します。特に SDI アプリケーションにおいて重要な GTP トランシーバーの特長および動作

要件について説明します。

このアプリケーションノートの GTP トランシーバーポートに関しては、『7 シリーズ FPGA GTP トラ

ンシーバーユーザーガイド』で使用されている命名規則に従います。この規則は、ポートのベースネー

ムにのみ使用します。 GTP ラッパーの作成に 7 Series FPGAs Transceivers Wizard (以下、ウィザード

という ) を使用した場合、すべての入力ポートには、名前の後ろに _in が追加され、すべての出力ポー

トには _out が追加されます。たとえば、このアプリケーション内で txrate ポート名について言及する

場合、 GTP ラッパー内での実際の名前は、 GTP トランシーバーの txrate ポートでは txrate_in となりま

す。

バージョン 3.0 以降のウィザードでは、上位 GTP ラッパーのすべての GTP ポート名が小文字で示さ

れますが、これは Vivado ツールを使用した場合のみです。 ISE® ツールバージョンのウィザードでは、

ポート名はすべて大文字で示されます。このアプリケーションノートの GTP ポート名はすべて小文字

で示されています。デモンストレーションのソースコードファイルは、 Vivado および ISE の両ツール

と互換性があるバージョンで提供されます。また、GTP ポート名についてはツールに応じて適宜大文字

または小文字が使用されます。

バージョン 3.0 以降のウィザードでは、 GTP クワッド用の 2 つの PLL を含む GTP コモンラッパーは

独立しており、メインの GTP ラッパーには含まれません。これは、 Vivado ツールの場合のみで、 ISEツールには該当しません。

GTP トランシーバーを使用するアプリケーションには、さまざまなクロックがあります。データスト

リームにデータを追加したり削除してクロックを補正できない SDI プロトコルの場合は、アプリケー

ション内でクロックがどのように生成および使用されるかに細心の注意が必要です。 GTP トランシー

バーを駆動するには基準クロックが必要です。 GTP クワッドにある PLL (位相ロックループ) が基準ク

ロックを使用して、各トランシーバーの受信部および送信部用のシリアルクロックを生成します。

4 ページの「GTP 基準クロック」で詳しく説明するように、 GTP トランスミッターのシリアルビット

レートは、供給される基準クロックの整数倍となります。さらに、 SDI トランスミッターデータパスの

入力に与えられるビデオデータレートは、 GTP トランスミッターで使用される基準クロック周波数と

正確に一致する (または正確な整数倍となる) 必要があります。したがって、送信されるビデオストリー

ムのデータレートへ周波数が確実に固定するように、トランスミッターの基準クロックを生成する設計

を行う必要があります。

GTP トランスミッターは、その txoutclk ポートへ供給されるデータのワードレートとまったく同じ周

波数のクロックを txdata に出力します。この txoutclk は、シリアルクロックが PLL によってワード

レートと等しくなるように分周されることで、GTP トランスミッター内で生成されます。大抵のアプリ

ケーションでは、 GTP トランシーバーからの txoutclk は、グローバル (BUFG) またはリージョナル

(BUFR) クロックバッファーを介し、その後 SDI トランスミッターデータパスおよび GTP トランス

ミッターの txusrclk および txusrclk2 クロック入力へのクロック供給に使用されます。 txoutclk から直

接派生したクロック以外も、SDI トランスミッターデータパスおよび GTP トランスミッターの txusrclkポートと txusrclk2 ポートのクロックソースとして使用できます。 GTP トランスミッターの浅い TXバッファーは、 txdata ポートに供給されるデータと GTP トランスミッターの内部クロック間の位相差

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guide




を許容します。しかし、入力されるデータと GTP トランスミッターの内部クロック周波数 (txoutclk で表される) 間の周波数差は、即座に TX バッファーのアンダーフロー/オーバーフローを引き起こすため、

GTP トランスミッターで生成されるシリアルビットストリームにエラーが生じます。したがって、GTPトランスミッターの txdata ポートへ供給されるデータレート (txusrclk および txusrclk2 クロックの周

波数で表される) と GTP トランスミッターの内部データレート ( トランスミッターの基準クロックで設

定され、 xoutclk 周波数で表される) は、正確に一致させる必要があります。

ただし、 GTP レシーバーの基準クロックは入力される SDI 信号のビットレートと正確な関係を持つ必

要はありません。これは、GTP レシーバーのクロックデータリカバリ (CDR) ユニットが、基準クロッ

ク周波数による設定どおりに公称ビットレートから大 ±1250ppm でビットレートを受信できるため

です。このため、入力される SDI 信号と正確な周波数関係を持たないローカルのオシレーターでレシー

バー基準クロックが生成可能になります。 GTP レシーバーは、入力される SDI ビットレートに周波数

ロックされたリカバリクロックを生成します。このクロックは、 GTP トランシーバーの rxoutclk ポー

トの出力です。このアプリケーションノートで後ほど詳しく説明しますが、 rxoutclk は、 HD-SDI およ

び 3G-SDI 信号を受信する際の真のリカバリクロックであり、 SD-SDI 信号を受信する際のクロックで

はありません。通常、 rxoutclk は、グローバルまたはリージョナルバッファーを介し、その後 GTP レシーバーの rxusrclk および rxusrclk2 ポートへ供給されて、SDI レシーバーデータパス用のクロックと

して使用されます。

SDI アプリケーションには、もう 1 つクロックが必要です。これはフリーランニングの固定周波数ク

ロックであり、DRP トランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) 用クロッ

クとして使用されます。通常、これと同じクロックが SDI ラッパーの制御モジュールに供給され、タイ

ミング制御に使用されます。ザイリンクスでは 10MHz 以上にすることを推奨しています。このクロッ

クの周波数は、SDI アプリケーションのその他のクロックやデータレートに対して特定の関連性を持つ

必要はありません。 SDI モードを変更した際に、このクロックの周波数を変更しないでください。常に

同じ公称周波数で動作する必要があります。また、 SDI アプリケーションがアクティブな間は停止させ

ることもできません。このクロックは、デバイス内のすべての SDI インターフェイスで使用可能です。

GTP 基準クロック

Artix-7 FPGA GTP トランシーバーは、クワッドに分けられています。各クワッドには 4 つの

GTPE2_CHANNEL トランシーバープリミティブ、および 2 つの PLL (PLL0 と PLL1) を含む

GTPE2_COMMON プリミティブが 1 つあります (図 2 を参照)。これら 2 つの PLL からのクロックの

みが、そのクワッドにある 4 つのレシーバーと 4 つのトランシーバーすべてに対してシリアルクロック

として使用できます。後で説明しますが、これによって SDI アプリケーションに一部の限界が生じます。

クワッド内の各レシーバーおよびトランシーバーユニットでは、 PLL0 または PLL1 のいずれかからの

クロックを使用するかを個別に設定できます。さらに、これらのユニットはシリアルクロックソース

を PLL0 と PLL1 間で動的に切り替え可能です。この動的切り換え機能は、 SDI アプリケーションに特

に有用です。




一般的な SDI アプリケーションでは、 5 つの異なるビットレートをサポートするために GTP トラン

シーバーが必要です。

• 270Mb/s (SD-SDI の場合)

• 1.485Gb/s (HD-SDI の場合)

• 1.485/1.001Gb/s (～ 1.4835Gb/s) (HD-SDI の場合)

• 2.97Gb/s (3G-SDI の場合)

• 2.97/1.001Gb/s (～ 2.967Gb/s) (3G-SDI の場合)

GTP トランシーバーの RX 部に含まれる CDR ユニットは、基準周波数から大 ±1250ppm のビット

レートを受信できます。 HD-SDI の 2 つのビットレートの差は正確に 1000ppm であり、同様に 2 つの

3G-SDI ビットレートの差も 1000ppm であるため、 1 つの基準クロック周波数を用いて 5 つすべての

SDI ビットレートを受信できます。

一方、 GTP トランシーバーの TX 部では、 5 つすべての SDI ビットレートをサポートするために 2 つの基準周波数が必要です。これは、トランスミッターは通常は供給される基準クロック周波数の正確な

整数倍でのみ送信可能であるためです。このため、ほとんどの SDI アプリケーションでは、 2 つの基準


図 2 : GTP トランシーバーのクワッドコンフィギュレーション

X1097_02_081513

RX TX

GTPE2_CHANNEL

RX TX

GTPE2_CHANNEL

PLL0

RX TX

GTPE2_CHANNEL

GTPE2_COMMON

REFCLK Distribution

PLL1

RX TX

GTPE2_CHANNEL

IBUFDS_GTE2 IBUFDS_GTE2




クロックを GTP クワッドへ供給します。これらのクロックのいずれか一方を RX の基準クロックとし

て使用し、両方を TX の基準クロックとして使用します。通常、 2 つの基準クロックの組み合わせは、

148.5MHz と 148.5/1.001MHz です。

GTP の基準クロックソースは、アプリケーションによって大きく異なります。レシーバーの基準クロッ

クソースは、入力される SDI ビットレートと正確に一致する必要がないため、ローカルのオシレーター

で対応できます。一方、 GTP トランスミッターのラインレートは、常に基準クロック周波数の整数倍

であるため、トランスミッターの基準クロック周波数は、送信されるデータのデータレートと正確な関

係を持つ必要があります。ほとんどの場合、トランスミッターの基準クロックはゲンロック PLL で生

成されるため、スタジオのビデオ基準信号から GTP トランスミッターラインレートを生成します。ア

プリケーションノートに含まれる SDI パススルーデモンストレーションなどの特殊な場合、トランス

ミッターラインレートは、SDI 信号を受信している GTP レシーバーのリカバリクロックから生成され

ます。そのような場合、トランスミッターの基準クロックとして使用する前に、外部 PLL を使用して

リカバリクロックのジッターを軽減する必要があります。

一般的な SDI アプリケーションでは、SDI インターフェイスを実装している各クワッド内で 2 つの基準

クロックの一方を PLL0 へ接続し、もう一方を PLL1 へ接続します。クワッド内にある各トランシー

バーの RX ユニットは、いずれかの PLL からのクロックを使用するように設定できます。TX ユニット

は、そのときに必要なビットレートに基づいて、 PLL0 からのクロックと PLL1 からのクロックを動的

に切り換えることができます。 GTP txsysclksel ポートを使用して TX ユニットのクロックソースを 2つの PLL から選択します。図 3 に、この一般的な SDI アプリケーションのコンフィギュレーションを

示します。この図では、インプリメンテーションで動的に使用されないマルチプレクサーを配線に置き

換えており、クワッド間の基準クロック配線は表示していません。




また、各 GTP RX および TX ユニットには、選択したクロックを指定可能な 2 の累乗の整数値で分周

するシリアルクロック分周器があります。これによって、たとえば、クワッド内のすべての RX ユニッ

トは片方の PLL からの同じクロック周波数を使用しながらも、異なるシリアルクロック分周値を用い

て異なるラインレートで動作できるようになります。 3G-SDI ビットレートは HD-SDI ビットレート

の 2 倍の速度となるため、この機能は SDI インターフェイスに非常に有効です。270Mb/s SD-SDI の場

合、 GTP トランシーバーは 11 倍のオーバーサンプリングテクニックによって 3G-SDI ラインレート

で動作します。このため、各 RX ユニット内で 2 の累乗値で指定した異なる 2 つの分周器を使用するこ

とで、片方の PLL から供給される 1 つの RX クロック周波数ですべての SDI ビットレートを受信可能

です。また、 TX ユニットでも、 2 の累乗値で指定した異なる 2 つの分周器を用いてクロックソースを

分周できるため、基準クロック周波数を 2 つ使用するだけですべての SDI ビットレートの送信が可能

です。 RX および TX ユニットのシリアルクロック分周器の値は、各 GTP トランシーバーの rxrate および txrate ポートを利用して動的に変更可能です。

図 3 に示すコンフィギュレーションは、ほとんどの SDI アプリケーションに適なソリューションで

す。その理由は、次のとおりです。

• レシーバーは、 1 つの固定された基準クロック周波数からすべての SDI ビットレートを受信でき、

片方の PLL がクワッド内のすべてのレシーバーへ基準クロックから生成されたシリアルクロック

を供給します。


図 3 : SDI 用の GTP 基準クロックのインプリメンテーション (一般的な場合)

RX

TX

rxrate

txraterxrate

GTPE2_COMMON

PLL1

PLL0

148.5 MHz

148.5/1.001 MHz

IBUFDS_GTE2

IBUFDS_GTE2

GTPE2_CHANNEL

GTPE2_CHANNEL

txsysclksel

GTPE2_CHANNEL

GTPE2_CHANNEL

RX

TX

txraterxrate

txsysclksel

RX

X1097_03_073113

TX

txraterxrate

txsysclksel

RX

TX

÷

÷

÷

÷

÷

÷

÷

÷

txratetxsysclksel




• トランスミッターは、サポートされているすべての SDI ビットレートで送信するのに必要な 2 つのシリアルクロックを得るため、 2 つの PLL からのクロックを動的に切り換えることができます。

• クワッド内の 4 つのレシーバーと 4 つのトランスミッターは完全に独立しており、それぞれ異なる

SDI ビットレートで動作でき、ほかの RX や TX ユニットへ干渉することなくビットレートを動

的に切り換えることも可能です。

• ゲンロック機能を搭載したアプリケーションでは、同期リファレンス入力信号から必要な 2 つの基

準クロック周波数を新のゲンロック PLL が同時に提供できます。

SDI アプリケーションによっては、 SDI トランスミッターが同じ公称ビットレートで送信していても、

わずかに異なるビットレートで動作する場合があります。これは、各 TX のビットレートが、関連す

る SDI RX で受信される SDI のビットレートと正確に一致しなければならない SDI ルーターでよく見

られます。同じ公称ビットレートで送信する 2 つのトランスミッターのビットレートは、実際、数 ppm異なります。このようなアプリケーションは Artix-7 FPGA の GTP クワッド構造でのサポートが難しい

ため、各クワッドで使用できる PLL が多い GTX/GTH トランシーバーを備えた 7 シリーズデバイスを

使用するか、または PICXO (Phase Interpolation Control Oscillator) を GTX/GTH トランシーバーに転

用させた 7 シリーズデバイスを使用する方がより適していることがあります。

すべてのレシーバーでは片方の PLL からの割り込みなしのシリアルクロックが必要となるため、 SDIルーターのようなアプリケーションで TX シリアルクロックを供給するにはクワッド内のもう片方の

PLL しか利用できません。したがって、このようなアプリケーションでは、各 TX ユニットに個別のシ

リアルクロックが供給される、次の 2 つの GTP クワッド構成しかサポートしません。

• 片方の PLL からのシリアルクロックを使用する 4 つのレシーバー、およびもう片方の PLL からの

シリアルクロックを使用する 1 つのトランスミッター (図 4 を参照)

• それぞれが別の PLL からのシリアルクロックを使用する 2 つのトランスミッター、およびアク

ティブなレシーバーはなし (図 5 を参照)X-Ref Target - Figure 4

図 4 : GTP クワッド内の 4 つの RX と 1 つの TX

TX

RX

txrate

rxrate

GTPE2_COMMON

PLL1

PLL0

SDI TX REFCLK

148.5 MHz

IBUFDS_GTE2

IBUFDS_GTE2

GTPE2_CHANNEL

GTPE2_CHANNEL

GTPE2_CHANNEL

GTPE2_CHANNEL

RX

rxrate

X1097_04_073113

RX

rxrate

RX

÷

÷

÷

÷

÷

rxrate




リセット

『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482) で説明されているように、 GTP トランシーバーには固有のリセット要件があります。 GTP トランシーバーでは、 2 つの PLL のリセット、

gttxreset、または gtrxreset と、rxrate など一部の GTP ポートの動的変更によるリセット間におけるシー

ケンスに注意が必要です。これらのイベントをすべて適切に調整しなければ、 GTP トランシーバーが

SDI に対して正しく機能しない、つまり、 FPGA をリコンフィギュレーションすることでしか回復でき

ない状態になる可能性があります。このアプリケーションノートで提供する制御モジュールは、GTP トランシーバーが確実かつ適切に動作するようこれらの要件をすべて満たします。

GTP 初期化シーケンス

FPGA コンフィギュレーション直後、 SDI 制御モジュールが GTP トランシーバーの

GTPE2_COMMON PLL および RX 部と TX 部の初期化シーケンスを実行します。RX および TX の初

期化シーケンスは共通です。制御モジュールには、GTP トランシーバーの RX 部および TX 部に対して

別々に初期化シーケンスを実行する個別のステートマシンがあります。次の手順は、 RX 初期化シーケ

ンスについて説明しています。 TX 初期化シーケンスの手順は、 gttxreset、 tx_refclk_stable、および

txresetdone 信号がそれぞれ gtrxreset、 rx_refclk_stable、および rxresetdone 信号に置き換わる以外はこ

れと同じです。

1. FPGA コンフィギュレーション後に 500ns 以上待機したら、 pllreset 信号および gtrxreset 信号をア

サートします。

2. rx_refclk_stable 入力がアサートされるまで待機し、 pllreset をネゲートします。

3. plllock 信号がアサートされるまで待機し、 gtrxreset 信号をネゲートします。

4. rxresetdone 信号がアサートされるまで待機し、初期化シーケンスが完了したことを示します。

GTP の txuserrdy 入力および rxuserrdy 入力は適切に制御する必要があります。これらの信号は共に

SDI ラッパーによって生成されます。 SDI ラッパーは、 gttxreset がネゲートされると、 txuserrdy をtxusrclk の 5 サイクル間アサートします。同様に、 gtrxreset がネゲートされると、 rxuserrdy を rxusrclkの 5 サイクル間アサートします。

条件が満たされるまで初期化シーケンスが待機している手順 2 、手順 3 、および手順 4 では、タイムア

ウトカウンターが動作しています。待機条件が満たされる前にタイムアウトカウンターが終了すると、

ステートマシンがタイムアウトステートに遷移し、リトライカウンターをインクリメントしてから初

期化シーケンスに戻り、シーケンスを再開します。タイムアウトが多数発生したことが原因でリトライ

カウンターが大カウントに達すると、初期化シーケンスにエラーが発生し、ステートマシンがエラー

ステートに遷移して初期化シーケンスのエラーを示します。リトライ可能な大回数は、 SDI ラッパー

のパラメーター /ジェネリックで指定します。


図 5 : GTP クワッド内の 2 つの独立した TX

TX

TX

txrate

txrate

GTPE2_COMMON

PLL1

PLL0

TX REFCLK 1

TX REFCLK 2

IBUFDS_GTE2

IBUFDS_GTE2

GTPE2_CHANNEL

GTPE2_CHANNEL

X1097_05_073113

÷

÷





PLL リセット

FPGA コンフィギュレーション後に自動的に実行される初期化シーケンスでのリセットだけでなく、

GTPE2_COMMON 内の片方の PLL へ供給される基準クロックに対して周波数が変更された場合や割

り込みが発生した場合は常に、その PLL をリセットする必要があります。このリセットは、対象とな

る PLL を基準クロックに対して強制的に再度ロックする目的で必要です。 PLL リセットを実行するた

めに、 GTP ラッパーの pll0reset 入力と pll1reset 入力が SDI 制御モジュールによって制御されます。

ユーザーアプリケーションは pll0reset または pll1reset を直接アサートできません。 SDI 制御モジュー

ルが単独で pll0reset 信号および pll1reset 信号を制御する必要があります。一方、ユーザーアプリケー

ションでは、PLL リセットが必要なタイミングを判断し、対象となる PLL のリセット、およびその PLLからのシリアルクロックを使用する GTP RX および/または TX ユニットすべてのリセットを要求しま

す。

SDI 制御モジュールには、 GTP RX (rx_gtp_full_reset) および GTP TX (tx_gtp_full_reset) の完全なリ

セットを要求するためにアプリケーションが使用する 2 つの入力があります。これらの入力のいずれか

をアサートすると、制御モジュールのリセットステートマシンが適宜 GTP トランシーバーの RX 部ま

たは TX 部の完全な初期化シーケンスを実行します (関連する PLL のリセットを含む)。 PLL が使用す

る基準クロックに割り込みが発生したり、変更が加えられた場合は常にこれらの初期化シーケンスが実

行されるよう、ユーザーアプリケーションで rx_gtp_full_reset 入力および tx_gtp_full_reset 入力を正し

く制御する必要があります。

制御モジュールへの rx_refclk_stable 入力および tx_refclk_stable 入力が正しく制御されるかどうかは

ユーザーアプリケーションが担います。これらの入力信号は、 PLL への基準クロックが安定している

場合にのみアサートしなければなりません。すでに説明したとおり、これらの入力が PLL リセットの

ネゲート前にアサートされるまで、初期化シーケンスは待機します。 rx_refclk_stable 入力または

tx_refclk_stable 入力のネゲートによって、対象となる PLL のリセットが開始されるわけではありませ

ん。制御モジュールへの rx_gtp_full_reset 入力および tx_gtp_full_reset 入力がアサートされることに

よってのみ、PLL リセットは開始します。rx_refclk_stable および tx_refclk_stable は、rx_gtp_full_resetまたは tx_gtp_full_reset のアサートによって初期化シーケンスが開始された後にのみ使用します。

GTP TX のリセット

GTP の TX 部のリセットが必要となる状況は次の 3 つです。

• GTP TX へシリアルクロックを供給する PLL がリセットされる場合は、 gttxreset ポートを使用し

て TX 部を必ずリセットします。このリセットは、SDI 制御モジュールによる FPGA コンフィギュ

レーション後、およびユーザーアプリケーションで SDI 制御モジュールへの tx_gtp_full_reset がアサートされるたびに自動的に実行され、この結果、 PLL および GTP TX の両方がリセットされ

ます。

• GTP gttxreset 入力は、 txsysclksel ポートが動的に変更されている間アサートする必要があります。

txsysclksel ポートを使用し、 GTPE2_COMMON ブロックにある 2 つの PLL のいずれを GTP TXのシリアルクロックソースとして使用するかを選択します。クワッドにある各 GTP トランシー

バーは、固有の txsysclksel ポートを備えており、 2 つの PLL のシリアルクロックソースを個別に

切り替えることができます。 txsysclksel ポートはアプリケーションで直接制御できません。 SDI 制御モジュールが、 tx_m 入力の変更を受けて GTP トランシーバーの txsysclksel ポートを動的に変

更します。制御モジュールは、 tx_m 入力への変更を検出するとまず gttxreset 信号をアサートし、

その後 txsysclksel を変更してから gttxreset をネゲートします。このシーケンスは、 GTP トラン

シーバーが txresetdone 出力をアサートして終了します。この時点で SDI 制御モジュールは、

tx_change_done 出力をアサートして txsysclksel が変更されたことを示します。

• txrate 入力ポートが動的に変更されると、GTP TX は GTP トランシーバー自身によって必ず自動的

にリセットされます。 txrate は、 GTP TX のシリアルクロック分周器を制御します。ユーザーアプ

リケーションでは txrate を直接変更できません。 tx_mode 入力ポートの変更を受け、適切な場合は

SDI 制御モジュールが txrate を変更します。




さらに、ユーザーアプリケーションは、SDI 制御モジュールの tx_gtp_reset 入力ポートをアサートして

GTP TX のリセットを要求できます。これにより、 GTP TX が使用する PLL をリセットすることなく

gttxreset シーケンスが開始されます。

GTP リセット、txsysclksel および txrate の動的変更などの動作はすべて、互いに干渉しないように SDI制御モジュールの TX 制御ステートマシンによって調整されます。このような干渉を回避することが重

要なため、ユーザーアプリケーションではこれらを直接制御しないようにし、SDI 制御モジュールに制

御させます。

SDI ラッパーには TX 部のリセット入力が 3 つあります。

• tx_rst : High にアサートされると、 SDI コアにある SDI TX データパスをリセットします。

• tx_gtp_full_reset : High にアサートされると、 TX に関連する PLL をリセットしてから、 GTP のTX 部 (gttxreset) をリセットします。 2 つのリセットのこのようなシーケンスにより、 PLL リセッ

トが完了して PLL が基準クロックにロックされるまで gttxreset は完了しません。

• tx_gtp_reset : High にアサートされると、 GTP トランシーバーの TX 部のみをリセットします。

gttxreset シーケンスの開始時に PLL がロックされていない場合、 PLL がロックされるまで

gttxreset シーケンスは完了しません。

GTP RX のリセット

RX リセットは TX リセットよりも複雑であるため、さらに注意深く制御する必要があります。 TX 部と同様に、ユーザーアプリケーションでは、このセクションで説明したすべての動作が互いに干渉しな

いように SDI 制御モジュールによって慎重に調整されます。

GTP RX 部のリセットが必要となる状況は次のとおりです。

• GTP RX へシリアルクロックを供給する PLL がリセットされる場合は、 gtrxreset ポートを使用し

て RX 部を必ずリセットします。このリセットは、SDI 制御モジュールによる FPGA コンフィギュ

レーション後、およびユーザーアプリケーションで SDI 制御モジュールへの rx_gtp_full_reset がアサートされるたびに自動的に実行され、この結果、 PLL および GTP RX の両方がリセットされ

ます。何らかの理由で gtrxreset 信号を使用して GTP RX をリセットする場合は、『7 シリー

ズ FPGA GTP トランシーバーユーザーガイド』 (UG482) に記載されているように特定のシーケ

ンスを実行する必要があります。このシーケンスには、シーケンスの一部を実行中に DRP ポート

を使用して DRP アドレス 0x011 のビット 11 をクリアした後、元の値に戻すことなどが含まれま

す。通常の SDI 動作では、このビットを 1 にします。 GTP ラッパーにあるステートマシンは、

gtrxreset がアサートされると常にこの完全なシーケンスを実行します。

• rxrate ポートが動的に変更される場合は、『7 シリーズ FPGA GTP トランシーバーユーザーガイ

ド』で rxrate 変更の事例で記載されているように特定のシーケンスが必ず必要になります。この

シーケンスには、シーケンスの一部を実行中に DRP アドレス 0x011 のビット 11 をクリアするこ

となどが含まれます。GTP トランシーバーの PMA 部は、この rxrate 変更シーケンスの実行中にリ

セットされます。 GTP ラッパーにあるステートマシンは、 rxrate が変更されると常にこの完全な

シーケンスを実行します。

• GTP RX の CDR 設定が変更される場合は、 gtrxreset ポートを使用して RX 部を必ずリセットしま

す。現在の SDI モード (SD-SDI、 HD-SDI、または 3G-SDI) に基づいて正しく GTP CDR を設定

するために SDI 制御モジュールは次の 2 つの方法を用います。RX モードが SD-SDI の場合、GTPトランシーバーの rxcdrhold ポートがアサートされます。 SD-SDI または 3G-SDI モードのいずれ

かから HD-SDI モードに切り替える場合、もしくは HD-SDI モードから SD-SDI または 3G-SDIモードに切り替える場合、 GTP トランシーバーの RXCDR_CFG 属性が DRP を介して動的に変更

されます。rxcdrhold または RXCDR_CFG 属性のいずれかが変更されると、その後に gtrxreset シー

ケンスが続きます。

さらに、ユーザーアプリケーションは、SDI 制御モジュールの rx_gtp_reset 入力ポートをアサートして

GTP RX のリセットを要求できます。これにより、 GTP RX が使用する PLL をリセットすることなく

gtrxreset シーケンスが開始されます。





SDI アプリケーションで GTP DRP の使用が必要になるシーケンスには、 gtrxreset、 rxrate の変更、お

よび RXCDR_CFG 属性の変更の 3 つがあります。これらの各シーケンスはそれぞれ別のステートマシ

ンで制御されます。 gtrxreset および rxrate の変更は、 GTP ラッパー内の個別ステートマシンが制御し

ます。 RXCDR_CFG の変更については、 SDI 制御モジュールが対応します。 GTP ラッパー内にある 2つのステートマシンはそれぞれの DRP バスの動作を互いに調整しないため、 gtrxreset シーケンスおよ

び rxrate 変更シーケンスが重複し得る場合は互いに干渉する可能性があります。GTP ラッパーには、こ

れらシーケンスの重複を回避したり、RXCDR_CFG を変更するために SDI 制御ステートマシンが実行

する DRP サイクルの干渉を回避する方法が本来備わっていません。GTP ラッパーの gtrxreset 入力がア

サートされると、 rxrate 変更ステートマシンなどその他のステートマシンが DRP の読み出しまたは書

き込みサイクル中であっても、 GTP ラッパー内にある gtrxreset ステートマシンは非同期 GTP DRP 信号の完全な制御とみなします。このため、 gtrxreset、 rxrate の変更、および RXCDR_CFG 属性の変更

は、慎重に調整する必要があります。このような調整は、 SDI 制御モジュールが実行します。つまり、

ユーザーアプリケーションで gtrxreset のアサートや rxrate ポートの変更を直接実行しないことが重要

です。ユーザーアプリケーションでは、このような動作はすべて SDI 制御モジュールを介して要求す

る必要があります。直接実行すると、 DRP アドレス 0x011 のビット 11 が 0 に変更され、 FPGA がリ

コンフィギュレーションされるまで 0 のままとなります。結果、 FPGA がリコンフィギュレーションさ

れるまで、 GTP RX は SDI 信号を受信できなくなります。

GTP ラッパーの rxrate 変更ステートマシンのデザインは、 FPGA コンフィギュレーション後の初期化

シーケンス中 rxrate ポートに対して別の要件を課します。GTP ラッパーへの rxrate ポートは、GTP RXの初期化シーケンスが完了するまで、値をすべて 0 に保持する必要があります。 rxrate 変更ステートマシンの rxrate 変更検出ロジックは、比較レジスタで 000 を指定して FPGA コンフィギュレーションか

ら生成されます。 FPGA コンフィギュレーション完了直後の rxrate の値が 000 でない場合、 GTP RX初期化シーケンスが完了していなくても rxrate 変更シーケンスが開始されます。そして、rxrate 変更シー

ケンスおよび gtrxreset シーケンスが互いに干渉し、 GTP RX は SDI を受信できない状態に放置される

可能性があります。 FPGA がリコンフィギュレーションされるまで、 GTP RX はこの状態に留まってし

まいます。

このような状況を回避するために、GTP RX の初期化シーケンスが完了するまで SDI 制御モジュールは

GTP rxrate ポートの値をすべて 0 にします。ただし、これには間接的な作用が伴います。rxrate は、GTPトランシーバーによって生成された rxoutclk の周波数を決定する GTP RX シリアルクロック分周器を

制御します。 rxoutclk は、 SDI コアの RX ロジックすべてにクロックを供給するために使用します。

rxrate がすべて 0 に設定されている場合、分周値が 1 のシリアルクロック分周器が選択されます。この

分周値は、通常の SDI 動作中で使用されることはありません。通常の SDI 動作では、 rxrate ポートを常

に使用してクロック分周値に 2 または 4 が選択されます。したがって、 FPGA コンフィギュレーション

直後に発生する GTP RX の初期化シーケンスでは、 rxoutclk の周波数が 297MHz になります。通常動

作では、 rxoutclk の周波数が 148.5MHz を超えることはありません。一般に、 rxoutclk には 148.5MHzというクロック周期制約が適用され、 rxoutclk がこのクロック周期を超えて動作することはないと想定

して FPGA デザインは実装されます。 Artix-7 FPGA は 297MHz の周波数で実行する SDI コアに対応

できる十分な速度を備えていないため、297MHz のクロック周期制約を rxoutclk に適用するオプション

は用意されていません。この問題を回避するため、FPGA コンフィギュレーションが終了してから rxrateが有効な値に正しく変更されて rxoutclk が 148.5MHz 以下の速度で動作するまで、 SDI 制御モジュー

ルは SDI コアの RX 部をリセットに保持します。

SDI ラッパーには RX 部のリセット入力が 3 つあります。

• rx_rst : High にアサートされると、 SDI コアにある SDI RX データパスをリセットします。

• rx_gtp_full_reset : High にアサートされると、 RX に関連する PLL をリセットしてから、 GTPトランシーバーの RX 部 (gtrxreset) をリセットします。 2 つのリセットのこのようなシーケン

スにより、 PLL リセットが完了して PLL が基準クロックにロックされるまで gtrxreset は完了

しません。

• rx_gtp_reset : High にアサートされると、 GTP トランシーバーの RX 部 (gtrxreset) のみをリ

セットします。 gtrxreset シーケンスの開始時に PLL がロックされていない場合、 PLL がロッ

クされるまで gtrxreset シーケンスは完了しません。




SDI ラッパーのリセット接続

各 GTP クワッド内の 2 つの PLL にはそれぞれのリセットと、SDI ラッパーに正しく接続する必要があ

る GTP ラッパーのステータスポートがあります。すでに説明したとおり、FPGA コンフィギュレーショ

ン完了後、 SDI ラッパーが GTP トランシーバーの RX 部および TX 部の初期化シーケンスを実行しま

す。 PLL はこのシーケンス中にリセットされます。また、基準クロックに対して割り込みが発生したり

周波数が変更された場合も、 PLL をリセットする必要があります。

SDI インターフェイスの実装に使用されるクワッド内の各トランシーバーには個別の SDI 制御モ

ジュールを利用します。これらの各モジュールは、 PLL のリセットおよびモニター用の入力ポートと出

力ポートを提供します。同じクワッド内にある複数のトランシーバーが SDI インターフェイスに使用さ

れる場合、 GTP ラッパーおよび SDI ラッパーの PLL ポートを正しく接続する必要がありますが、これ

らの接続要件はアプリケーションによって異なります。このセクションでは、 SDI アプリケーションの

PLL 使用モデルについて説明します。これらの使用モデルでは、 SDI ラッパーの次の信号を利用してい

ます。

• gtp_rxpllreset : GTP RX で使用される PLL をリセットするために用いる SDI ラッパーからの出力

ポートです。

• gtp_txpllreset : GTP TX で使用される PLL をリセットするために用いる SDI ラッパーからの出力

ポートです。

• gtp_rxplllock : pll0lock または pll1lock GTP コモンラッパー出力によって適宜駆動される SDIラッパーへの入力ポートです。

• gtp_common_wrapper : pll0lock または pll1lock GTP トランシーバー出力によって適宜駆動され

る SDI ラッパーへの入力ポートです。

• rx_refclk_stable : GTP RX シリアルクロックを供給している片方の PLL への基準クロックが安定

している場合にのみ High にアサートする SDI ラッパーへの入力ポートです。

• tx_refclk_stable : GTP TX シリアルクロックを供給している片方の PLL または両方の PLL への

基準クロックが安定している場合にのみ High にアサートする SDI ラッパーへの入力ポートです。

• rx_gtp_full_reset and rx_gtp_reset : ユーザーアプリケーションから SDI ラッパーへの RX 部のリ

セット要求入力です。

• tx_gtp_full_reset and tx_gtp_reset : ユーザーアプリケーションから SDI ラッパーへの TX 部のリ

セット要求入力です。

SDI アプリケーションの GTP PLL の使用例

使用モデル 1 : クワッド内で 1 つのトランシーバーがアクティブで、 TX が PLL0 および PLL1 の両方を使用する場合

クワッド内で 1 つのトランシーバーがアクティブであり、 TX ユニットが PLL0 および PLL1 を動的に

切り替える場合、 SDI 制御モジュールの RX 部は GTP RX で使用される PLL を制御する必要がありま

す。 SDI 制御モジュールの TX 部は片方の PLL のリセットを制御しますが、ロックステータスについ

ては両 PLL を監視します。図 6 に接続図を示します。この図では、 PLL0 が GTP RX および GTP TXの両方で使用されるコモン PLL として示され、PLL1 が GTP TX でのみ使用される 2 つ目の PLL とし

て示されています。同様に、 PLL1 をコモン PLL として使用し、 PLL0 を GTP TX でのみ使用される 2つ目の PLL とすることもできます。




次の接続が必要です。

• SDI ラッパーの gtp_rxpllreset 出力は、 RX が使用する PLL の pllreset に接続します。

• SDI ラッパーの gtp_txpllreset 出力は、片方の PLL の pllreset に接続します。

• SDI ラッパーの gtp_rxplllock 入力は、 RX が使用する PLL の plllock に接続します。

• SDI ラッパーの gtp_txplllock 入力は、 plllock の両信号のロジック OR によって駆動します。

• RX が使用する PLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの

rx_refclk_stable 入力を High にアサートします。

• 片方の PLL (RX が使用しない PLL) への基準クロックソースが安定している場合にのみ、 SDIラッパーの tx_refclk_stable 入力を High にアサートします。

• 基準クロックに対する変更や割り込みが発生したためコモン PLL をリセットする必要がある場合

は、 SDI ラッパーの rx_gtp_full_reset 入力をアサートしてコモン PLL と GTP RX の両方をリセッ

トします。また、 SDI ラッパーの tx_gtp_reset 入力もアサートしてもう一方の PLL をリセットせ

ずに GTP TX をリセットします。

• 基準クロックに対する変更や割り込みが発生したため TX のみが使用する PLL をリセトする必要

がある場合は、 SDI ラッパーの tx_gtp_full_reset 入力をアサートして PLL および GTP TX の両方

をリセットします。

使用モデル 2 : クワッド内で 1 つのトランシーバーがアクティブで、 RX および TX が別の PLL を使用する場合

クワッド内で 1 つのトランシーバーがアクティブであり、 GTP RX および TX がそれぞれ別の PLL を使用する場合の接続図を図 7 に示します。この図では、 PLL0 が GTP RX のシリアルクロックソース

として示され、 PLL1 が GTP TX のシリアルクロックソースとして示されています。ただし、 PLL1 はGTP RX に使用され、 PLL0 は GTP TX に使用されるという簡単な構成です。


図 6 : PLL の使用モデル 1

ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

IBUFDS_GTE2

pll1lockpll1reset

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP Quad

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

serial clock

PLL0

serial clock

PLL1

RX

TX

rx_gtp_full_reset

tx_gtp_full_reset

Reset PLL0, GTP RX, & GTP TX

Reset PLL1 & GTP TX

tx_gtp_reset

rx_gtp_resetReset GTP RX

Reset GTP TX

ExternalRefclk

Source

clock_stable

X1097_06_090613





• SDI ラッパーの gtp_rxpllreset 出力は、 RX が使用する PLL の pllreset に接続します。

• SDI ラッパーの gtp_txpllreset 出力は、 TX が使用する PLL の pllreset に接続します。

• SDI ラッパーの gtp_rxplllock 入力は、 RX が使用する PLL の plllock によって駆動します。

• SDI ラッパーの gtp_txplllock 入力は、 TX が使用する PLL の plllock によって駆動します。

• RX が使用する PLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの

rx_refclk_stable 入力を High にアサートします。

• TX が使用する PLL への基準クロックソースが安定している場合にのみ、 SDI ラッパーの

tx_refclk_stable 入力を High にアサートします。

• 基準クロックに対する変更や割り込みが発生したため RX が使用する PLL をリセットする必要が

ある場合は、 SDI ラッパーの rx_gtp_full_reset 入力をアサートして PLL および GTP RX の両方を

リセットします。

• 基準クロックに対する変更や割り込みが発生したため TX が使用する PLL をリセットする必要が

ある場合は、 SDI ラッパーの tx_gtp_full_reset 入力をアサートして PLL および GTP TX の両方を

リセットします。

使用モデル 3 : クワッド内で 1 つのトランシーバーがアクティブで、 RX および TX が同じ PLL を使用する場合

クワッド内で 1 つのトランシーバーがアクティブであり、 GTP RX および TX が同じ PLL を使用する

場合、SDI 制御モジュールの RX 部を用いてその PLL をリセットします。ただし、GTP RX および GTPTX の両方が PLL のロックステータスを監視する必要があります (図 8 を参照)。この図では PLL0 が使用されていますが、 PLL1 を利用することもできます。



ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

IBUFDS_GTE2

pll1lockpll1reset

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP Quad

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

serial clock

PLL0

serial clock

PLL1

RX

TX

rx_gtp_full_reset

tx_gtp_full_resetReset GTP TX

Reset PGTP TX tx_gtp_reset

rx_gtp_resetReset PLL0 & GTP RX

Reset PLL1 & GTP TX

ExternalRefclk

Source

clock_stable

X1097_07_081613





• SDI ラッパーの gtp_rxpllreset 出力は、 PLL の pllreset に接続します。

• SDI ラッパーの gtp_txpllreset 出力は未接続にします。

• SDI ラッパーの gtp_rxpllock 入力は、 PLL の plllock によって駆動します。

• SDI ラッパーの gtp_txplllock 入力は、 PLL の plllock によって駆動します。

• PLL への基準クロックソースが安定している場合にのみ、SDI ラッパーの rx_refclk_stable 入力を

High にアサートします。

• SDI ラッパーの tx_refclk_stable 入力は High に接続します。

• 基準クロックに対する変更や割り込みが発生したため PLL をリセットする必要がある場合は、SDIラッパーの rx_gtp_full_reset 入力をアサートして PLL と GTP RX の両方をリセットします。また、

SDI ラッパーの tx_gtp_reset 入力もアサートして GTP TX をリセットします。

使用モデル 4 : 1 つのクワッド内で複数のトランシーバーがアクティブで、すべての RX が同じ PLL を使用し、すべての TX が 2 つの PLL を使用する場合

この使用モデルは、クワッド内で複数のトランシーバーがアクティブで、いずれも SDI インターフェイ

スを実装している一般的な例です。クワッド内のアクティブな GTP RX ユニットはすべて同じ PLL からのシリアルクロックを使用します。クワッド内のアクティブな GTP TX ユニットはすべて、 2 つの

PLL を動的に切り替えます。図 9 に、この使用例のモジュールを示します。SDI ラッパーの 1 つが PLLマスターとして指定され、 PLL リセットを制御します。



ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP Quad

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

serial clock

PLL0

RX

TX

rx_gtp_full_reset

tx_gtp_full_reset

Reset PLL0, GTP RX, & GTP TX

Low

tx_gtp_reset

rx_gtp_resetReset GTP RX

Reset GTP TX

High

No Connect

X1097_08_081613





• PLL マスター SDI ラッパーの gtp_rxpllreset 出力は、RX ユニットが使用する PLL の pllreset に接

続します。その他の SDI ラッパーの gtp_rxpllreset 出力は未接続にします。

• PLL マスター SDI ラッパーの gtp_txpllreset 出力は、もう一方の PLL の pllreset に接続します。そ

の他の SDI ラッパーの gtp_txpllreset 出力は未接続にします。

• すべての SDI ラッパーの gtp_rxplllock 入力は、 RX ユニットが使用する PLL の plllock によって

駆動します。



ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

IBUFDS_GTE2

pll1lockpll1reset

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP0

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

serial clock

PLL0

serial clock

PLL1

RX

TX

rx_gtp_full_reset

tx_gtp_full_reset

Reset PLL0, All GTP RX, & All GTP TX

Reset PLL1 & All GTP TX

tx_gtp_reset

rx_gtp_resetReset GTP0 RX

Reset GTP0 TX

ExternalRefclk

Source

clock_stable

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP1

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

RX

TX

rx_gtp_full_reset

tx_gtp_full_reset

No Connect

tx_gtp_reset

rx_gtp_resetReset GTP0 RXHigh

No Connect

Reset GTP1 TX

High

X1097_09_090713




• すべての SDI ラッパーの gtp_txplllock 入力は、 plllock の両信号のロジック OR によって駆動しま

す。

• RX が使用する PLL への基準クロックソースが安定している場合にのみ、 PLL マスター SDI ラッ

パーの rx_refclk_stable 入力を High にアサートします。その他すべての SDI ラッパーの

rx_refclk_stable 入力は High に接続します。

• 片方の PLL (RX が使用しない PLL) への基準クロックソースが安定している場合にのみ、 PLL マスター SDI ラッパーの tx_refclk_stable 入力を High にアサートします。その他の SDI ラッパーの

tx_refclk_stable 入力は High に接続します。

• 基準クロックに対する変更や割り込みが発生したためコモン PLL (RX および TX ユニットすべて

が使用) をリセットする必要がある場合は、PLL マスター SDI ラッパーの rx_gtp_full_reset 入力を

アサートします。その他の GTP RX ユニットもリセットする必要がある場合、それら GTP RX ユニットの rx_gtp_full_reset 入力または rx_gtp_reset 入力をアサートしてリセットできます。また、

すべての SDI ラッパーの tx_gtp_reset 入力もアサートして 2 つ目の PLL をリセットせずに GTPTX ユニットをリセットします。

• 基準クロックに対する変更や割り込みが発生したためコモン PLL (RX および TX ユニットすべて

が使用) をリセットする必要がある場合は、 PLL マスター SDI ラッパーの tx_gtp_reset 入力をア

サートします。その他の GTP TX ユニットもリセットする必要がある場合、それら GTP TX ユニッ

トの tx_gtp_full_reset 入力または tx_gtp_reset 入力をアサートしてリセットできます。

使用モデル 5 : 1 つのクワッド内で複数のトランシーバーがアクティブで、すべての RX が 1 つの PLL を使用し、すべての TX がもう 1 つの PLL を使用する場合

この使用モデルは、1 つの GTP クワッド内で複数のトランシーバーがアクティブな場合の例です。クワッ

ド内にあるすべての GTP RX ユニットのシリアルクロックが片方の PLL から供給され、そのクワッド

内にあるすべての GTP TX ユニットのシリアルクロックはもう片方の PLL から供給されます (図 10 を参照)。 1 つの SDI ラッパーが PLL マスターとして指定され、 PLL リセットを制御します。





• PLL マスター SDI ラッパーの gtp_rxpllreset 出力は、クワッド内のすべての GTP RX ユニットが

使用する PLL の pllreset に接続します。

• PLL マスター SDI ラッパーの gtp_txpllreset 出力は、クワッド内のすべての GTP TX ユニットが

使用する PLL の pllreset に接続します。

• すべての SDI ラッパーの gtp_rxplllock 入力は、 RX ユニットが使用する PLL の plllock によって

駆動します。



ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

IBUFDS_GTE2

pll1lockpll1reset

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP0

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

serial clock

PLL0

serial clock

PLL1

RX

TX

tx_gtp_full_resetReset PLL1 & All GTP TX

Reset PLL0 & All GTP RX

tx_gtp_resetrx_gtp_resetrx_gtp_full_reset

Reset GTP0 RXReset GTP0 TX

ExternalRefclk

Source

clock_stable

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP1

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

RX

TX

rx_gtp_full_reset

tx_gtp_full_reset

No Connect

tx_gtp_resetrx_gtp_resetReset GTP1 RX

High

No Connect

Reset GTP1 TX

High

X1097_10_072013




• すべての SDI ラッパーの gtp_txplllock 入力は、 TX ユニットが使用する PLL の plllock によって

駆動します。

• RX ユニットが使用する PLL への基準クロックソースが安定している場合にのみ、 PLL マスター

SDI ラッパーの rx_refclk_stable 入力を High にアサートします。その他すべての SDI ラッパーの

rx_reflk_stable 入力は High に接続します。

• TX ユニットが使用する PLL への基準クロックソースが安定している場合にのみ、 PLL マスター

SDI ラッパーの tx_refclk_stable 入力を High にアサートします。その他すべての SDI ラッパーの

tx_refclk_stable 入力は High に接続します。

• RX ユニットが使用する PLL をリセットする必要がある場合は、 PLL マスター SDI ラッパーの

rx_gtp_full_reset 入力をアサートします。その他の GTP RX ユニットもリセットする必要がある場

合、それら GTP RX ユニットの rx_gtp_full_reset 入力または rx_gtp_reset 入力をアサートしてリ

セットできます。

• TX ユニットが使用する PLL をリセットする必要がある場合は、 PLL マスター SDI ラッパーの

tx_gtp_full_reset 入力をアサートします。その他の GTP TX ユニットもリセットする必要がある場

合、それら GTP TX ユニットの tx_gtp_full_reset 入力または tx_gtp_reset 入力をアサートしてリ

セットできます。

使用モデル 6 : 1 つのクワッド内で複数のトランシーバーがアクティブで、すべての RX および TX ユニットが 1 つのコモン PLL を使用する場合

この使用モデルは、1 つの GTP クワッド内で複数のトランシーバーがアクティブで、そのクワッド内の

すべての RX および TX ユニットが 1 つの PLL から供給されるシリアルクロックを使用している場合

の例です (図 11 を参照)。1 つの SDI ラッパーが PLL マスターとして指定され、SDI ラッパーの RX 部が PLL リセットを制御します。





• PLL マスター SDI ラッパーの gtp_rxpllreset 出力は、 PLL の pllreset に接続します。その他すべて

の SDI ラッパーの gtp_rxpllreset 出力は未接続にします。

• すべての SDI ラッパーの gtp_txpllreset 出力は未接続にします。

• すべての SDI ラッパーの rx_pllock 入力は、 PLL の plllock によって駆動します。

• すべての SDI ラッパーの gtp_txplllock 入力は、 PLL の plllock によって駆動します。



ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

No Connect

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP0

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

serial clock

PLL0

High

RX

TX

Reset GTP0 TX

Reset PLL0, All GTP RX, & All GTP TXtx_gtp_reset

rx_gtp_reset

tx_gtp_full_resetrx_gtp_full_resetReset GTP0 RX

gtp_rxplllock

gtp_rxpllreset

rx_refclk_stable

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP1

gtp_gtrxreset

gtp_gttxreset

gtrxreset

gttxreset

RX

TX

rx_gtp_full_resettx_gtp_full_reset

No Connect

tx_gtp_reset

rx_gtp_resetReset GTP1 RXHigh

No Connect

Reset GTP1 TX

High

X1097_11_090613




• PLL への基準クロックソースが安定している場合にのみ、 PLL マスター SDI ラッパーの

rx_refclk_stable 入力は High にアサートします。その他すべての SDI ラッパーの rx_reflk_stable入力は High に接続します。

• すべての SDI ラッパーの tx_refclk_stable 入力は High に接続します。

• PLL をリセットする必要がある場合は、 PLL マスター SDI ラッパーの rx_gtp_full_reset 入力をア

サートします。また、その他の SDI ラッパーの rx_gtp_full_reset または rx_gtp_reset をアサートし

てそれらに関連する GTP RX ユニットをリセットします。さらに、すべての SDI ラッパーの

gtp_tx_full_reset または gtp_tx_reset 入力をアサートしてそれらに関連する GTP TX ユニットをリ

セットします。

使用モデル 7 : クワッド内で 2 つのトランシーバーがアクティブで、それらの両方が SDI TX のみを実装し、それぞれ別の PLL を使用している場合

この使用モデルは、1 つの GTP クワッド内で 2 つのトランシーバーがアクティブで、各トランシーバー

が SDI TX しか実装していない場合の例です。アクティブな SDI RX ユニットはありません。アクティ

ブな GTP TX は、それぞれ別の PLL を使用します。この例は、各 TX ユニットが独自の PLL を、たと

えば SDI ルーター内に持たなければならない場合などに使用します。図 12 にこの例を示します。


• 各 SDI ラッパーの gtp_txpllreset 出力は、関連する PLL の pllreset にそれぞれ接続します。

• SDI ラッパーの gtp_rxpllreset 出力は未接続にします。

• 各 SDI ラッパーの gtp_txplllock 入力は、関連する PLL の plllock 出力に接続します。



ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll0lock

pll0reset

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP0

gtp_gttxresetgttxreset

serial clock

PLL0

TX

tx_gtp_full_resettx_gtp_reset

rx_gtp_resetrx_gtp_full_resetLow

LowReset PLL0 & GTP0 TX

Reset GTP0 TX

ExternalRefclk

Source

clock_stable

IBUFDS_GTE2

pll1lock

pll1reset

gtp_txplllock

gtp_txpllreset

tx_refclk_stable

SDI Wrapper

GTP1

gtp_gttxresetgttxreset

serial clock

PLL1

TX

tx_gtp_full_resettx_gtp_reset

rx_gtp_resetrx_gtp_full_resetLow

LowReset PLL1 & GTP1 TX

Reset GTP1 TX

X1097_12_072013




• SDI ラッパーの gtp_rxplllock 入力は High に接続します。

• 関連する PLL への基準クロックソースが安定している場合にのみ、各 SDI ラッパーの

tx_refclk_stable 入力を High にアサートします。

• 各 SDI ラッパーの rx_refclk_stable 入力は High に接続します。

• 片方の PLL をリセットする必要がある場合は、その PLL に関連する SDI ラッパーの

tx_gtp_full_reset 入力をアサートします。

SDI 電気的インターフェイス

GTP トランシーバーから /GTP トランシーバーへ送信されるシリアル信号を SDI の電気的規格へ変換

するには、外部に SDI ケーブルイコライザーとケーブルドライバーが必要です。

外部 SDI ケーブルイコライザーを使用し、シングルエンドの 75Ω SDI 信号を GTP トランシーバーの

レシーバー入力信号要件に対応する 50Ω 差動信号へ変換する必要があります。複数のメーカーが、それ

ぞれに適切な SDI ケーブルイコライザーを提供しています。これらのケーブルイコライザーの差動出

力は通常、 AC カップリングを用いて GTP レシーバー入力信号と接続する必要があります。図 13 に、

標準的な SDI ケーブルイコライザーと GTP レシーバーのインターフェイス例を示します。

注記 : カップリングキャパシタの電気容量値は、SDI パソロジカル信号を減衰させることなく渡すのに

十分な大きさが必要です。標準的な値は 1µF ～ 4.7µF です。

注記 : SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、SDI ケーブルイコラ

イザーのメーカーが提供する資料を参照してください。

GTP RX の差動入力には、ビルトインの差動終端があります。『7 シリーズ FPGA GTP トランシーバー

ユーザーガイド』 (UG482) で説明しているとおり、 SDI アプリケーションの GTP RX 入力の RX 終端

使用モードは 3 が推奨されています。SDI アプリケーションの場合、GTP の内部プログラム可能な終端

電圧は 800mV に設定します。

同様に、 GTP トランスミッターの差動シリアル出力は、 SDI ケーブルドライバーの入力へ接続し、通

常は AC カップリングを用いて接続します (図 14 を参照)。ケーブルドライバーは、電気的特性が SDI仕様を満たすように、 GTP トランスミッターからの差動信号をシングルエンド信号へ変換します。通

常、SDI ケーブルドライバーには、スルーレートを設定するためのスルーレート制御入力があります。

SD-SDI のスルーレート要件は、 HD-SDI および 3G-SDI のスルーレート要件とは大きく異なります。

SDI ケーブルドライバーのスルーレート制御入力は一般的に FPGA で制御されます。このアプリケー

ションノートで提供する制御モジュールでは、外部の SDI ケーブルドライバーで使用するためのス

ルーレート制御入力を生成します。


図 13 : SDI ケーブルイコライザーと GTP レシーバー入力のインターフェイス

X1097_13_090613

RXP

GTX

RXN

SDI Cable EQ

4.7 µF typ

50

50800 mV

4.7 µF typ

Network

BNCConnector





注記 : SDI ケーブルイコライザーと BNC コネクタ間のネットワークに関しては、SDI ケーブルイコラ

イザーのメーカーが提供する資料を参照してください。

SD-SDI の考察

SD-SDI の受信

270Mb/s ビットレートの SD-SDI は、 GTP RX でサポートされている低ラインレートよりも低くな

ります。 270Mb/s の SD-SDI を受信するには、 GTP RX を非同期オーバーサンプラーとして使用し、

ビットトランザクションが行われる場所を問わずに 270Mb/s の 11 倍 (2.97 ギガサンプル/秒) でSD-SDI ビットストリームをサンプリングします。GTP RX のクロックデータリカバリ (CDR) ユニッ

トが GTP rxcdrhold 入力ポートを High にアサートし、基準クロックにロックします。これにより、CDRが低速な SD-SDI 信号にロックすることを防ぎ、 SD-SDI 信号のオーバーサンプリングをより一定して

実行できます。

FPGA のプログラマブルロジックに実装されたデータリカバリユニット (DRU) は、 GTP RX でオー

バーサンプルされた SD-SDI データを解析し、各ビットのベストサンプルを決定して回復データを出力

します。この DRU は SDI コアの一部ではなく、アプリケーションノートの SDI 制御モジュールの一

部として提供されています。

このアプリケーションノートで提供する DRU は、『高速シリアル I/O 向けに動的にプログラム可能な

DRU』 (XAPP875) で説明しているように、 11 倍のオーバーサンプリングデータから 270Mb/s SD-SDIビットストリームを回復するよう適化されたものです。『高速シリアル I/O 向けに動的にプログラム

可能な DRU』の汎用 DRU は、さまざまなオーバーサンプリング係数を使用してデータを回復でき、

SDI コア用に適化されたこのバージョンよりも大規模で、多くの FPGA リソースを使用します。

SMPTE ST 259 (SD-SDI 規格) [参照 5] では、270Mb/s 以外のビットレートも定められています。ほと

んどの SDI インターフェイスでは 270Mb/s の SD-SDI ビットレートのサポートで十分であるため、こ

のアプリケーションノートで提供する適化された DRU は、 270Mb/s のみをサポートします。その他

の SD-SDI ビットレートをサポートする必要があるアプリケーションでは、この DRU を、『高速シリ

アル I/O 向けに動的にプログラム可能な DRU』の汎用 DRU に置き換えることができます。汎用 DRUは分数のオーバーサンプリング係数をサポートしているため、追加の RX 基準クロック周波数を使用し

なくても 270Mb/s 以外の SD-SDI ビットレートを受信できます。 SMPTE ST 344 [参照 6] で指定され

ている 540Mb/s SD-SDI ビットレートは、GTP トランシーバーでサポートされるラインレート範囲内

であるため、 GTP RX でこれを受信する目的で DRU を使用する必要はありません。ただし、 DRU を使用せずに 540Mb/s ビットレートを受信するには、その他の SDI ビットレートで使用されているもの

とは異なる基準クロック周波数が必要です。このため、『高速シリアル I/O 向けに動的にプログラム可

能な DRU』の DRU を使用して 5.5 倍のオーバーサンプリングで 540Mb/s ST 344 を受信した方が、標

準の SDI 基準クロック周波数を使用できるので、より簡単な方法といえます。


図 14 : SDI ケーブルドライバーと GTP トランスミッター出力のインターフェイス

X1097_07_090613

4.7 µF typ

FPGA Logic

GTX

TXP

TXN4.7 µF typ Network

SlewRate

SDI CableDriver BNC

Connector

http://japan.xilinx.com/support/documentation/application_notes/xapp875.pdf




また、その他の SD-SDI ビットレートを受信する場合は、レシーバーがロックするまですべての SDIビットレートを順に検索することで SDI RX のロックを制御する、SDI RX レート検出機能を変更する

必要もあります。レート検出アルゴリズムは、 SMPTE SDI コアと共に提供される

triple_sdi_rx_autorate.v ファイルに実装されています。ザイリンクスでは、その他の SD-SDIビットレートをサポートする同等のモジュールを提供していません。

DRU はリカバリクロックを提供しません。また、 GTP RX の CDR ユニットは、その基準クロックに

ロックされているため、 SD-SDI モードでは rxoutclk は入力されるビットレートにロックされません。

DRU は、出力で 10 ビットデータワードが有効であることを示すデータストローブ信号を生成します。

SDI コアは、このデータストローブ信号を使用してクロックイネーブルを生成します。これは 27MHzレートでアサートされ、 GTP からの rxoutclk クロックに対して通常 5/6/5/6 のクロックサイクルリズ

ムでアサートされます。SDI ラッパーからの rx_ce_sd 信号は、DRU のデータストローブ信号で生成さ

れるため、同じリズムとなります。 DRU データストローブと rx_ce_sd 信号は、通常の 5/6/5/6 リズム

から外れる場合があります。これは、実際の SD-SDI ビットレートと、 GTP RX が使用する PLL へ供

給されるローカル基準クロックの周波数の間に発生したずれを DRU が補正するために生じるもので

す。

図 15 に、 27MHz rx_ce_sd 信号を示したオシロスコープのスクリーンショットを示します。画面中央

の rx_ce_sd の立ち上がりエッジでスコープがトリガーされています。スコープは無制限に継続するモー

ドであり、数分間分の波形を取ることができました。波形は温度で色分けし、信号のも標準的な位置

を示す赤色から、極めてまれな位置を示す青色で表示されています。このスクリーンキャプチャの作成

に用いられた SD-SDI 入力信号は、 GTP レシーバーで使用されるローカル基準クロックと非同期です。

中心パルスの左側または右側のいずれかにある rx_ce_sd 信号は、中心パルスから常に 5 または 6 クロッ

クサイクルの間隔があります。これは、 rx_ce_sd 信号のリズムが 5/6/5/6 であるためです。

トレースの左右両端にある 2 つのパルスは、 5/6/5/6 リズムによって中心パルスから名目上 11 サイクル

クロック離れています。この名目上の位置は、黄色と赤色のパルスでマークされています。一番右のパ

ルスには、中心パルスの立ち上がりエッジから 11 サイクルクロックの位置を縦方向の黄色い破線カー


図 15 : SD-SDI クロックイネーブル信号のキャプチャ (オシロスコープ画面)

X1097_15_081613




ソルで示しています。青色のパルスで両側を挟まれた黄色と赤色のパルスは、ローカルの基準クロック

と入力される SD-SDI 信号の周波数差を補うために、 DRU が rx_ce_sd の周期を 10 クロックサイクル

または 12 クロックサイクルのいずれかにする必要があることを表しています。

このアプリケーションノートの SD-SDI DRU は、生成済みの dru.ngc という名前のファイル内に暗

号化された状態で提供されています。暗号化されているため、dru.ngc ファイルを使用するデザインの

シミュレーションは実行できませんが、このアプリケーションノートに含まれる dru_sim.v ファイル

には簡略化された DRU のシミュレーションモデルがあります。シミュレーションには、 dru.ngc の代わりにこのファイルを使用可能です。ただし、このシミュレーションモデルは GTP RX の基準クロッ

クや SD-SDI ビットストリームの周波数変動に対応していないため、実際の FPGA で使用することを

目的としたデザインには使用できません。

SD-SDI の送信

SD-SDI の受信と同様に、低速な 270Mb/s SD-SDI ビットレートの送信は、GTP TX で直接サポートさ

れていません。SD-SDI 信号を送信するには、GTP TX を 2.97Gb/s ラインレート用にコンフィギュレー

ションします。SDI コアは送信される各ビットを 11 回複製するため、SDI コアから出力されて GTP TXの txdata ポートへ入力されるデータには、各ビットが 11 回連続して複製されたものが含まれます。

終的に GTP TX から出力される信号は、有効な 270Mb/s SD-SDI 信号となります。

SD-SDI リカバリクロックの生成

SD-SDI モードの場合、 CDR ユニットは SD-SDI ビットストリームではなく、基準クロックの周波数

にロックされるため、 GTP RX の rxoutclk は実際はリカバリクロックではありません。入力される

SD-SDI ビットストリームのデータレートを示す唯一の信号は、 SDI ラッパーの 27MHz rx_ce_sd 出力です。

一部のビデオアプリケーション、特に、 SDI インターフェイス上に回復されたビデオデータを再送信

する必要がないビデオアプリケーションでは、 rx_ce_sd 信号がリカバリクロックとして十分機能しま

す。通常、この信号は、 GTP RX レシーバーからの rxoutclk でクロック供給されているダウンストリー

ムモジュール用のクロックイネーブルとして使用されます。SDI コア内の SDI データパスは、rx_ce_sdをクロックイネーブルとして使用して機能しています。

GTP TX を使用し、受信したビデオデータを SD-SDI 信号として再送信する場合は、低ジッターのリカ

バリクロックが必要です。リカバリクロックは、GTP TX 向けにシリアルクロックを生成する PLL の基準クロックとして使用できるように、十分に低ジッターである必要があります。さらに、 GTP TX トランスミッターが 11 倍のオーバーサンプリングを実行して 270Mb/s SD-SDI データを送信できるよう

に、リカバリクロックの周波数は 74.25MHz または 148.5MHz となることが求められます。これには、

外部に配置される低帯域幅の PLL を使用する必要があります。 Artix-7 FPGA の MMCM ( ミックスド

モードクロックマネージャー ) の帯域幅は広すぎるため、 SDI レシーバーから rx_ce_sd 信号に現れる

大量の低周波ジッターを適切に除去できません。このジッター除去には、 National Semiconductor 社製

LMH1983 および Silicon Labs 社製 Si5324 が効果的です。これらのデバイスは、 rx_ce_sd 信号を

27MHz の基準クロックとして使用し、それを大 74.25MHz または 148.5MHz のいずれかまで逓倍で

きると同時にジッターも除去できます。終的にジッターが除去されたクロックは、 GTP TX の基準ク

ロックとしての使用に適です。このアプリケーションノートで提供するパススルーデモでは、SD-SDIモードで、このようにして Si5324 を使用して 27MHz rx_ce_sd 信号から GTP TX 用の 148.5MHz 基準

クロックを生成しています。 HD-SDI または 3G-SDI のいずれかを再送信する場合は、同じ Si5324 を再プログラムして GTP RX の rxoutclk 出力からジッターを排除し、 HD-SDI の場合はその周波数を 2逓倍して GTP TX 用に低ジッターの 148.5MHz 基準クロックを生成します。

もう 1 つの方法は、外部ゲンロック PLL を使用し、回復されたビデオデータからのビデオ同期信号に

ロックさせる方法です。ゲンロック PLL の出力が SD-SDI リカバリクロックとなります。

リカバリクロックは、外部のビデオ ASSP (Application-Specific Standard Product) デバイスの駆動に必

要な場合があります。 SD-SDI モードの場合、このようなクロックには 27MHz 周波数が必要で、

rx_ce_sd 信号よりも低いジッターが求められますが、GTP TX の基準クロックを生成する場合と同様に

極端に低いジッターは必要ありません。前述のテクニックを使用することも可能ですが、外部コンポー




ネントを使用せずに FPGA 全体にリカバリクロックを生成する方が理想的です。 rx_ce_sd 信号はジッ

ターが大きすぎるため、Artix-7 FPGA MMCM の基準クロック入力として直接使用できませんが、図 16に示すように、未使用 GTP TX トランスミッターを用いて SD-SDI リカバリクロックを生成する方法

があります。

未使用 GTP TX の TXDATA ポートへ制御モジュールの recclk_txdata ポートを接続します。 GTP TXは、SDI 入力信号を受信している GTP RX と同じ基準クロックを使用する必要があります。GTP TX のtxusrclk および txusrclk2 ポートは、 GTX TX の rxusrclk と rxusrclk2 ports および SDI ラッパーの

rx_usrclk ポートを駆動しているクロックと同じクロックへ接続しなければなりません。GTP TX は、エ

ンコードなしで 20 ビットの txdata ポートを使用する 2.97Gb/s ラインレート用にコンフィギュレー

ションします。

このようにコンフィギュレーションした場合、 GTP TX のシリアル出力は、入力される SD-SDI 信号へ

周波数がロックされた 270MHz クロックとなります。つまり、これは SD-SDI の真のリカバリクロッ

クとなります。 GTP TX のシリアル出力は、電流モードロジック (CML) 出力を正しく終端して LVDSへ転換することで、Artix-7 FPGA のグローバルまたはリージョナルクロック LVDS 入力へ接続できま

す。さらに、 FPGA 内で必要とされる場合に 270MHz クロックを使用できます。たとえば、このクロッ

クを 10 で分周し、内部/外部ビデオデータパスを駆動する 27MHz リカバリクロックを得ることが可能

です。この信号は、十分ジッターが低いため、 MMCM の基準クロックとして使用できます。

DRU の recclk_txdata ポートは、SDI 制御モジュールからこのアプリケーションノートで提供する SDIラッパーの出力ポートへ接続されていません。この機能が必要な場合は、この出力ポートを追加するた

めに SDI ラッパーを簡単に変更できます。

SD-SDI リカバリクロックの生成に使用される GTP TX は、SDI 用にコンフィギュレーションする必要

はありませんが、エンコードなしで常に 2.97Gb/s で動作することが求められます。制御モジュールの

recclk_txdata ポートから GTP トランシーバーの txdata ポートへ送信されたデータ信号が、 GTP TX シリアル出力ピンに対して 270MHz クロックを生成します。生成されたクロックのエッジは、 2.97Gb/sラインレートの ±1 ビット時間で移動し、出力信号の周波数が入力 SD-SDI 信号のビットレートと正確

に一致するように変更されます。このため、GTP TX で生成された 270MHz クロックのサイクル間ジッ

ターは、 ±337ps (2.97Gb/s の 1 ビット時間は 337ps) と GTP TX 出力信号に本来生じるジッターを合計

した値となります。これを図 17 に示します。一番上のトレースは、 GTP TX で生成された 270MHz クロックです。画面中央のリカバリクロックの立ち上がりエッジでスコープがトリガーされています。ト

リガーポイントの左右いずれかのサイクルの立ち上がりエッジを観察すると、これらの立ち上がりエッ


図 16 : GTP TX を使用して SD-SDI リカバリクロックを生成

X1097_16_081613

CableEQ

SDICore

DigitalVideoOut

ControlModule

RecoveredSD Data

DRU

GTP RX

SDI WrapperSDI In

PLL148.5MHz

rxp

rxn

gtrefclk

rxusrclk rxdata

rxusrclk2

rxoutclk

GTP TXtxusrclk

txusrclk2

gtrefclk

txdata

txp270 MHz Recovered SD Clock

txn

20

20

BUFG

rx_usrclk

gtp_rxdata

recclk_txdata




ジはそれぞれが明確に区別された立ち上がりポイントを示しているため、±337ps のサイクル間ジッター

を容易に確認できます。図 17 の下にあるトレースは、もう 1 つの GTP TX で再送信されている SD-SDIです。

recclk_txdata ポートは、ほとんどの SDI アプリケーションでは使用されないため、 SDI ラッパーの出

力には含まれていません。必要な場合は、 SDI ラッパーに新しいポートを追加し、それを制御モジュー

ルの recclk_txdata ポートへ接続するように変更できます。

RX のビットレート検出

SDI コアは、 GTP RX で受信する SDI 信号の SDI モード (SD-SDI、 HD-SDI、および 3G-SDI) を自動

で判断できます。現時点で SDI 入力信号にロックされていないと判断された場合、 SDI コアは GTP トランシーバーの rxdata 出力ポートに適切な SDI データを確実に検出するまで 3 つの異なる SDI モード

で GTP RX を順に制御します。これが検出されると、 SDI コアは rx_mode_locked 出力をアサートし、

SDI 信号へロックしたことを示します。SDI コアは sdi_mode 出力ポートに RX がロックした SDI モー

ドを示します。

ただし、 SDI コアが HD-SDI モードの場合、入力 SDI 信号のビットレートが 1.485Gb/s または

1.485/1.001Gb/s のいずれであるかを判断する方法がありません。 3G-SDI モードでも同様、 SDI コア

は、入力 SDI 信号のビットレートが 2.97Gb/s または 2.97/1.001Gb/s のいずれであるかを判断できませ

ん。そこで、このアプリケーションノートで提供する制御モジュールには、 1.485Gb/s と

1.485/1.001Gb/s および 2.97Gb/s と 2.97/1.001Gb/s を区別できるビットレート検出器が含まれていま

す。入力 SDI 信号のビットレートが 1.485Gb/s または 2.97Gb/s のいずれかの場合は、 SDI ラッパーの

出力ポート rx_bit_rate が Low になります。入力 SDI 信号のビットレートが 1.485/1.001Gb/s または

2.97/1.001Gb/s のいずれかの場合は、 rx_bit_rate が High になります。

ビットレート検出回路を駆動するには、SDI ラッパーの clk 入力ポートに固定周波数クロックを供給す

る必要があります。このクロックの周波数は 10MHz 以上にすることを推奨します。 150Mhz 以上にな

ると、ビットレート検出ロジック内でタイミングを満たすことが難しくなる可能性があります。 SDI


図 17 : GTP トランシーバーを使用して SD-SDI リカバリクロックを生成

X1097_17_081613


Artix-7 FPGA に SDI インターフェイスを実装


ラッパーには、FXDCLK_FREQ というパラメーター /ジェネリックがあり、これは clk ポートへ接続さ

れるクロック周波数の指定に使用されます。 FXDCLK_FREQ の値は、固定周波数クロックの周波数と

同じに設定する必要があります (Hz)。

SDI ラッパーは RX ビットレート検出機能以外の目的に固定周波数クロックを使用します。このため、

ビットレート検出機能を使用しないアプリケーションでも、SDI ラッパーの clk ポートには固定周波数

クロックを供給する必要があります。


Artix-7 FPGA デザインに SDI インターフェイスを実装するには、いくつかの手順に従う必要がありま

す。

1. 7 Series FPGAs Transceivers Wizard を使用して GTP ラッパーを生成します。

2. CORE Generator ツールを使用するか、または Vivado IP カタログから SMPTE SD/HD/3G-SDILogiCORE IP を生成します。

3. ここで提供する GTP ラッパーと SDI ラッパーをアプリケーションにインスタンシエートします。

4. ここで提供する dru.ngc ファイルを ISE ツールのプロジェクトディレクトリへ追加するか、また

は Vivado ツールのプロジェクトへソースとして追加します (詳細は、 xapp1097.zip の

readme.txt ファイルを参照)。

5. SDI ラッパーに適切なタイミング制約を適用します。

ウィザードバージョン 3.0 を用いた GTP ラッパーの生成

7 Series FPGAs Transceivers Wizard を使用して GTP ラッパーを生成します。このセクションの手順は、

Vivado IP カタログのウィザードバージョン 3.0 向けです。

ウィザードバージョン 3.0 およびそれ以降のバージョンで生成された GTP ラッパーは、GTP ラッパー

と総称されるファイルの階層を生成します。ウィザードで生成されたファイル一式が SDI アプリケー

ションで使用されるわけではありません。GTP ラッパーの一部の上位階層には、SDI アプリケーション

と互換性のある初期化ロジックが含まれます。アプリケーションノートで提供される制御ロジックは、

GTP ラッパーで提供される初期化ロジックに置き換えられます。ウィザードによって生成された下層

の GTP ラッパーとそれに関連するファイル、ならびに GTP コモンラッパーのみが SDI アプリケーショ

ンで使用されます。このため、 GTP ラッパーは個別の Vivado プロジェクトで生成し、それから適宜

GTP ラッパーファイルを実際の Vivado SDI プロジェクトに含める必要があります。

下層の GTP ラッパーは、単一 GTP トランシーバーに対するラッパーです。この GTP ラッパーをア

プリケーションで必要な数だけインスタンシエートし、 SDI インターフェイス用に複数の GTP トラン

シーバーを実装できます。ウィザードを使用すると、同じラッパー内に複数のトランシーバーを備える

上位階層のラッパーを作成できますが、上位階層のラッパーは使用されないため、ウィザードで複数ト

ランシーバーのラッパーを作成する必要はありません。 SDI アプリケーションでは、 1 つのトランシー

バーを使用する GTP ラッパーを 1 つ常に作成します。

SDI インターフェイスを実装するために複数のトランシーバーを含む GTP ラッパーを 1 つ生成する場

合は、ウィザードの hd sdi プロトコルテンプレートを選択してください。これにより、複数トランシー

バー向けの SDI 設定でも一般的な方法が選択されます。 3G-SDI しか実装しない複数トランシーバー

向けの設定であっても、3g sdi プロトコルテンプレートではなく、hd sdi プロトコルテンプレートの使

用を推奨します。

次のセクションでは、 Vivado IP カタログからウィザードバージョン 3.0 を使用して GTP ラッパーを

生成する手順について詳しく説明します。ウィザードは、 CORE Generator ツールまたは Vivado IP カタログの上位の FPGA Features and Design フォルダーにある IO Interfaces フォルダーに含

まれています。

[GT Selection] タブが開くと同時にウィザードが起動します (図 18 を参照)。タブの上部には

[Component Name] というフィールドがあります。ここで入力した名前は、 GTP ラッパーファイル名、

および GTP トランシーバーのモジュール名として使用されます。




[GT Selection] タブではトランシーバーのタイプを指定できます。Artix-7 FPGA の場合、使用可能なト

ランシーバーの種類は GTP のみです。

[Shared Logic] で、 [include Shared Logic in example design] をオンにします。

タブを切り替える場合は、 [Component Name] の下部にあるタブをクリックします。すべてのタブで設

定を完了するまでは、 [OK] をクリックしないでください。[OK] をクリックすると、ウィザードが閉じ、

GT ラッパーが生成されます。

図 19 に示す [Line Rate, RefClk Selection] タブに進みます。このタブでは、 [Protocol] ドロップダウン

リストでテンプレートとして [hd sdi] を選択します。これにより、ラインレートが 1.485Gb/s に設定さ

れ、RX および TX 両方の基準クロック周波数が 148.5MHz に設定されます。ラインレートまたは基準

クロック周波数をそれぞれ 1.485/1.001Gb/s および 148.5/1.001MHz に変更しないでください。 SDI 制御モジュールが、ラインレートを 1/11 から 1/1.001 へ切り替えます。また、その他のラインレートへ

の動的な切り替えも SDI 制御モジュールが管理し、 3G-SDI の場合は 2.97Gb/s に、 SD-SDI の場合は

270Mb/s に変更します。このタブで指定するラインレートは必ず 1.485Gb/s にする必要があります。ほ

かの基準クロック周波も選択できますが、 [Reference Clock] プルダウンリストで選択可能な数値に限

定されます。


図 18 : 7 Series FPGAs Transceivers Wizard – [GT Selection] タブ

X1097_18_103013




[TX off] および [RX off] のチェックボックスを使用すると、トランスミッターのみ ([RX off] をオン)またはレシーバーのみ ([TX off] をオン) を含む GTP ラッパーを作成できます。

[Line Rate, RefClk Selection] タブでは、GTP ラッパーに含める GTP トランシーバーとクワッドを選択

できます。ここでは、 PLL が使用する基準クロック、および各トランシーバーへシリアルクロックを

供給する PLL を選択できます。 2 つの PLL 間で TX を動的に切り替えることが必要となるアプリケー

ションの場合、両 PLL が GTP ラッパーで有効となるように、RX に割り当てられている PLL とは別の

PLL が TX PLL となるように指定する必要があります。制御モジュールは、 2 つの PLL 間で各 TX を動的に切り替えます。

このタブを開いた時点でのデフォルトでは、同じ基準クロック (REFCLK1) が両 PLL に割り当てられ

ています。図 19 では、この割り当てが変更されており、異なる基準クロックが両 PLL に割り当てられ

ています。これは、大抵の SDI アプリケーションで求められる一般的な要件です。また、どの GTP トランシーバーが選択されているかは問題ではなく、トランシーバーを 1 つだけ選択することが重要です。

タブを開いた時点で選択されているデフォルトのトランシーバーを使用しても問題ありません。

図 20 に示す [Encoding and Clocking] タブに進みます。HD-SDI プロトコルが選択されている場合、こ

のタブの内容は SDI アプリケーション向けに自動的にセットアップされます。このタブの選択の大部分

は変更できませんが、変更可能なものもあります。


図 19 : 7 Series FPGAs Transceivers Wizard – [Line Rate, RefClk Selection] タブ

X1097_19_103013




[Use DRP] はオンになっており、変更できません。ただし、 DRP バスの周波数は正しく設定する必要

があります。 GTP ラッパーは DRPCLK を使用して特定シーケンスの遅延を調整します。このため、

DRPCLK の公称周波数は [Use DRP] の横にあるボックス ([DRP Clock Frequency (MHz)]) で正しく指

定する必要があります。図 20 に示す例では、DRPCLK 周波数はデフォルトの 100MHz から 27MHz に変更されています。

必要に応じて、 [Optional Ports] で [PLL0 PD] と [PLL1 PD] をオンにできます。これらのポートをオン

にすると、それぞれの PLL の電源を切断できます。大抵の SDI アプリケーションでは、 2 つの PLL が常に使用されるため、これらのポートはラッパーに含まれないよう通常はオフにします。

図 21 に示す [Comma Alignment and Equalization] タブに進みます。このタブの [RXCOMMAAlignment] の設定は、図 21 に示すデフォルト設定から変更できません。特に、 [Use comma detection]と [RXSLIDE] ポートはオンにしないでください。


図 20 : 7 Series FPGAs Transceivers Wizard – [Encoding and Clocking] タブ

X1097_20_103013




[Termination and Equalization] の設定は、図 21 に示すデフォルト設定から変更できません。特に、 [RXEqualization Mode] は [LPM-Auto] に、[RX Termination Voltage] は [Programmable] に、そして [TrimValue] は [800mV] に設定する必要があります。

[Optional Ports] のポートは、アプリケーションの要件に応じて有効 (オン) または無効 (オフ) にできま

す。 [TXDIFFCTRL] ポートは一般に有効にします。これにより、 TX の出力範囲が外部の SDI ケーブル

ドライバーの入力電圧要件を満たすようにアプリケーションで設定されます。外部の SDI ケーブルドラ

イバーに対して TX からの信号の整合性を向上させるために [TXPOSTCURSOR]、 [TXPRECURSOR]、および [TXMAINCURSOR] ポートが必要な場合、これらのポートをオンにできます。

図 22 に示す [PCIE, SATA, PRBS] タブに進みます。このページの多くのオプションは SDI との関連性

がないため、デフォルト値のまま変更しないでください。 [Optional Ports] には、 SDI アプリケーション

で役立つポートがいくつかあります。

[LOOPBACK] ポートはデフォルトでオンになっています。このポートを使用すると、 GTP TX で送信

されたデータを同じトランシーバー内にある GTP RX へループバックする、さまざまなループバック

モードを動的に選択できます。ループバックモードはデバッグ目的での使用は有用ですが、プロダク

ションアプリケーショでは一般に使用されません。

[TXPOWERDOWN] および [RXPOWERDOWN] ポートを使用すると、消費電力を削減するために TXおよび RX の電源を動的に切断できます。


図 21 : 7 Series FPGAs Transceivers Wizard – [Comma Alignment and Equalization] タブ

X1097_21_103013




これで、SDI アプリケーション用の GTP ラッパーを作成する際に必要なすべての設定が完了です。[CBand CC Sequence] タブは、チャネルボンディングおよびクロックコレクションを使用するプロトコル

用です。 SDI ではこれらのいずれかを使用します。 [Summary] タブは、ほかのタブで設定した内容をま

とめています。さまざまなタブで選択したすべての設定に問題なければ、 [OK] をクリックして GTPラッパーを生成できます。

バージョン 3.0 のウィザードは、一連のファイルをフォルダーの 1 つの階層に生成します。使用される

ファイルを次に示します。ファイル名には、GTP ラッパーの生成に使用したコンポーネント名が接頭辞

として付きます。ここの例では、コンポーネント名は a7gtp_sdi_wrapper です。

すべてのファイル名は Verilog ファイル名 (拡張子 .v) として表示されますが、 VHDL がプロジェクト

言語として選択されている場合、ファイル名の拡張子は .vhd となります。

<vivado_project>/<vivado_project>.srcs/sources_1/ip/a7gtp_sdi_wrapper フォルダー :

• a7gtp_sdi_wrapper_gt.v

<vivado_project>/<vivado_project>.srcs/sources_1/ip/

a7gtp_sdi_wrapper/a7gtp_sdi_wrapper/example_design フォルダー :

• a7gtp_sdi_wrapper_gtrxreset_seq.v

• a7gtp_sdi_wrapper_rxrate_seq.v

• a7gtp_sdi_wrapper_sync_block.v


図 22 : 7 Series FPGAs Transceivers Wizard – [PCIE、 SATA、 PRBS] タブ

X1097_22_103013




<vivado_project>/<vivado_project>.srcs/sources_1/ip/

a7gtp_sdi_wrapper/a7gtp_sdi_wrapper/example_design/support フォルダー :

• a7gtp_sdi_wrapper_common.v

後のサポートフォルダーは、ウィザードでの GTP ラッパーの生成後に存在しないことがあります。

その場合、 Vivado ツールで、 [Sources] ビューの GTP ラッパーを右クリックし、 [Open IP ExampleDesign] メニューを選択します。これにより、追加のサポートファイルとその内容が生成されます。

a7gtp_sdi_wrapper_gt.v ファイルは、単一 GTP トランシーバーに対するラッパーです。このラッ

パーは SDI アプリケーションで 1 回または数回インスタンシエートする必要があります (SDI インター

フェイスとして使用される、各トランシーバーにつき 1 つのインスタンス)。

a7gtp_sdi_wrapper_common.v ファイルは、 2 つの PLL を含む GTPE2_COMMON プリミティブ

に対する GTP クワッド用のラッパーです。このラッパーはアプリケーションで少なくとも 1 回インス

タンシエートする必要があり、 SDI インターフェイスで 2 つ以上の GTP クワッドが使用されている場

合は複数回インスタンシエートする必要があります。

バージョン 3.0 のウィザードを使用する場合、コモンラッパーが必ずしも正確なものになるとは限りま

せん。このバージョンのウィザードでは、コモンラッパーにある GTPE2_COMMON プリミティブの

PLL0REFCLKSEL ポートと PLL1REFCLKSEL ポートが 3'b001 に設定されます。このため、ウィ

ザードの GUI で 2 つの PLL に対して異なる基準クロックが選択されたとしても、これらの両 PLL は常に同じ基準クロックを使用することになります。2 つの PLL に対して異なる基準クロックを使用する

場合、コモンラッパーを変更して PLL0REFCLKSEL ポートおよび PLL1REFCLKSEL ポートを適切

に設定する必要があります。このアプリケーションノートで提供される SDI デモで使用するコモン

ラッパーは、PLL0REFCLKSEL と PLL1REFCLKSEL がコモンラッパーのポートとして使用されよう

に変更されています。これにより、それぞれのアプリケーションで、各 PLL の正しい基準クロックソー

スが選択されるようにこれらのポートを必要に応じて設定できます。

SMPTE SD/HD/3G-SDI LogiCORE IP の生成

CORE Generator または Vivado IP カタログを使用して SMPTE SD/HD/3G-SDI コアを生成します。従

来の Triple-Rate SDI コアは Virtex-6 FPGA 用となっているため、使用できません。 SMPTESD/HD/3G-SDI コアは、 7 シリーズ FPGA で利用できる一般的な SDI コアです。

SDI コアは、ソースコードで提供され、あらかじめコンパイルされたコアではありません。 SDI コアを

生成すると、プロジェクトの設定言語に従って Verilog または VHDL のいずれかで、SDI コア用のソー

スコードファイルを含むフォルダーが作成されます。 Vivado IP カタログから生成された場合、 SDI コア用に Verilog ファイルしか作成されません。

SDI コアの生成時に利用できる唯一のオプションは、 RX 部分に EDH (エラー検出と処理) プロセッサ

を含めるか否かです。 RX EDH プロセッサを含めない場合でも、 SDI コアにはすべての RX EDH ポー

トが含まれますが、これらは非アクティブに設定されます。

GTP および SDI ラッパーのインスタンシエート

GTP ラッパーと SDI ラッパーは、ユーザーデザインでインスタンシエートし、相互接続する必要があ

ります。ここで提供する SDI ラッパーを使用せずに SDI インターフェイスを実装することも可能です

が、ラッパーは SDI 制御モジュールと SDI コアを相互接続するため、これを使用した方が設計が簡単

になります。ラッパーを使用しない場合は、ユーザーがこれらの接続をすべて行わなければなりません。

SDI ラッパーファイルは、 a7gtp_sdi_rxtx_wrapper.v (Verilog の場合) または

a7gtp_sdi_rxtx_wrapper.vhd (VHDL の場合) となります。 SDI コアのほかに、次のファイルもイ

ンスタンシエートされます。

• a7gtp_sdi_control.v/vhd

• a7gtp_tx_control.v/vhd

• a7gtp_sdi_drp_control.v/.vhd




• a7gtp_sdi_drp_arbit.v/.vhd

• a7gtp_sdi_rx_reset_control.v/.vhd

• sdi_rate_detect.v/.vhd

• dru_bshift10to10.v/.vhd

• dru_maskencoder.v/.vhd

• dru_control.v/.vhd

• dru_rot20.v/.vhd

• dru.v (Verilog のみ)

dru.v ファイルは空のモジュールで、 Verilog の場合にあらかじめコンパイルされた dru.ngc ファイ

ルでポートを指定します。 a7gtp_sdi_rxtx_wrapper.v ファイルを使用する場合は、プロジェクト

に dru.v ファイルを追加する必要があります。 VHDL ファイル (a7gtp_sdi_rxtx_wrapper.vhd)を使用する場合は、コンポーネント定義が dru.vファイルと同じ目的を果たすため、 dru.v ファイル

は必要ありません。

ISE ツールを使用する場合は、このアプリケーションノートで提供する dru.ngc ファイルを ISE プロ

ジェクトのディレクトリに移動またはコピーする必要があります。これによって、ツールがこのファイ

ルを認識してデザインに含めることができます。 Vivado ツールを使用する場合は、 Verilog または

VHDL ファイルを追加する時と同じようにソースファイルとして dru.ngc ファイルをプロジェクト

に追加します。dru.ngc ファイルは、あらかじめ生成されて、暗号化されている DRU モジュールです。

注意 : このアプリケーションノートに含まれる dru_sim.v または dru_sim.vhd ファイルは、実際の FPGAで使用するデザインに使用できません。これらのファイルは、シミュレーションで使用することを目的としてい

ます。実際のハードウェアインプリメンテーションでこれらのファイルを使用すると、 SDI レシーバーで

SD-SDI 信号を正しく受信できないことがあります。シミュレーション用には、 dru.v ファイルと dru.ngcファイルの代わりに、 dru_sim.v ファイルまたは .vhd ファイルをデザインに追加できます。

重要 : SDI ラッパーには、SMPTE SD/HD/3G-SDI コアのインスタンスが含まれています。 IP カタログ

を使用して生成されたときに SDI コアに与えられた名前が、SDI ラッパーにコアがインスタンシエート

されている場所で使用されるように、 SDI ラッパーを変更する必要があります。これは、 SMPTE SDIコアを生成する際にコンポーネント名 smpte_sdi を使用することで解決できます。

表 1 に、SDI ラッパーのすべてのポートについて説明しています。このポートリストは SDI コアのポー

トリストと類似していますが、いくつか相違点があります。また、 GTP と SDI ラッパーの接続方法の

例についても、このアプリケーションノートで提供する SDI アプリケーション例を参照してください。

一部の信号は、ビデオサンプル周期の数サイクル間アサートされるものとして説明されています。ビデ

オサンプル周期は、SDI モードに応じて適切なクロック (tx_usrclk または rx_usrclk) の異なるサイクル

数が適用されます。 HD-SDI および 3G-SDI level A モードの場合、サンプル周期は 1 クロックサイク

ル続きます。 SD-SDI level B の場合、サンプル周期は 5 または 6 クロックサイクル続き、クロックイネーブル (tx_ce または rx_ce_sd) がアサートされるクロックの立ち上がりエッジで開始および終了しま

す。 3G-SDI level B モードの場合、 3G-SDI データレディ信号 (tx_din_rdy または rx_dout_rdy_3g) のアサートで制御され、サンプル周期は 2 クロックサイクル間となります。

このリストにあるほとんどの RX および TX ポートは、SDI ラッパーにインスタンシエートされた SDIコアの同じ名前のポートへ直接接続されます。ビデオ信号およびビデオタイミング信号のタイミング図

は、『SMPTE SD/HD/3G-SDI 製品ガイド』 (PG071) を参照してください。

http://japan.xilinx.com/support/documentation/ip_documentation/v_smpte_sdi/v1_0/pg071-v-smpte-sdi.pdf




.

表 1 : SDI ラッパーのポートリスト

ポート名 I/O 幅説明

clk 入力 1 固定周波数のフリーランニングクロックへ接続する必要があります。このクロックは、

さまざまなタイミング目的として SDI ラッパーで使用されます。このクロックの周波数

は、パラメーター /ジェネリック FXDCLK_FREQ で指定されます。このクロック周波数

が FXDCLK_FREQ で指定した周波数と正確に一致しない場合は、ラッパーで生成され

たタイミング遅延が不正で、RX ビットレート検出回路が機能していない可能性がありま

す。

受信ポート

rx_rst 入力 1 この同期リセット入力は SDI コアのレシーバー部をリセットします。また、リセットが

必要ないため、通常は Low にハード接続できます。 FPGA のコンフィギュレーション完

了直後から GTP RX が完全に初期化されるまで、 SDI ラッパーは SDI コアの RX 部をリ

セット状態に保持します。 rx_change_done 出力がアサートされると GTP RX の初期化が

完了し、 SMPTE SDI コアは完全な動作モードとなるため、リセットは必要ありません。

この入力は SDI コアのレシーバー部のみをリセットします。 GTP トランシーバーのリ

セットは開始しません。

レシーバーを完全にリセットするために rx_rst を High に設定する場合は、 rx_ce_sd とrx_din_rdy_3g の両方を High にします。

rx_rst をアサートすると、自動 SDI モードロック検出機能を制御するステートマシンも

リセットされます。SDI RX が単にロックされていないという理由で rx_rst をアサートし

ないでください。アサートすると、 SDI RX はロックしなくなります。

rx_usrclk 入力 1 GTP トランシーバーの rxusrclk 入力を駆動する同じクロックでこの入力を駆動する必要

があります (一般にグローバルクロックバッファーを介する GTP の rxoutclk)。クロック

周波数は、 3G-SDI および SD-SDI モードでは 148.5MHz (または 148.5/1.001MHz)、HD-SDI モードでは 74.25MHz (または 74.25/1.001MHz) とします。特記のない限り、間、

名前の先頭に rx_ がある SDI ラッパーのすべての入力および出力は、このクロックと同

期します。

rx_gtp_full_reset 入力 1 この入力が High にアサートされると、GTP RX の完全なリセットシーケンスが開始しま

す。まず、このモジュールの gtp_rxpllreset 出力が PLL リセット入力に接続されると、

PLL がリセットされます。 PLL が基準クロック入力にロックされた後、 GTP の gtrxresetを使用して GTP RX がリセットされます。 rx_change_done 出力がアサートされると、こ

のリセットシーケンスは完了します。

rx_gtp_full_reset 入力に接続される信号は gtp_drpclk クロックと同期する必要がありま

す。

rx_gtp_reset 入力 1 この入力が High にアサートされると、GTP の gtrxreset を使用して GTP RX がリセット

されます。 GTP RX にシリアルクロックを供給する PLL がロックされていない場合は、

この PLL がロックされるまで gtrxreset シーケンスは完了しません。 rx_change_done 出力がアサートされると、このリセットシーケンスは完了します。

rx_gtp_reset 入力に接続される信号は gtp_drpclk クロックと同期する必要があります。

rx_fabric_reset_out 出力 1 FPGA コンフィギュレーション完了後にこの出力は High にアサートされ、GTP RX が完

全に初期化されるまで High のままです。この期間、 GTP rxoutclk の周波数は 297MHzになります。サポートする rxoutclk 大周波数が 148.5MHz のモジュールに問題が発生

しないように、 rx_fabric_reset_out 信号を使用してこれらのモジュールを初期化中はリ

セット状態に保持できます。

rx_refclk_stable 入力 1 RX 初期化ロジックはこの入力を使用し、 PLL の基準クロックが安定するまで、 GTP RXにシリアルクロックを供給する PLL をリセット状態に保持します。この SDI ラッパーが

PLL リセットを制御している場合は、 PLL の基準クロックが安定するまで、

rx_refclk_stable 入力を Low に保持する必要があります。この入力によって PLL リセッ

トが開始することはありません。 rx_refclk_stable 入力が High になるまで、

rx_gtp_full_reset 入力によって開始された PLL リセットシーケンスの完了を遅延させる

だけです。

この入力は非同期入力として処理されます。




rx_frame_en 入力 1 SDI フレーマー機能を有効にします。 High のときに、自動的に出力ワードアライメント

を EAV (アクティブビデオの終了) または SAV (アクティブビデオの開始) というそれぞ

れのタイミング基準信号 (TRS) のアライメントと一致するようにフレーマーが再調整し

ます。通常は、常に High となります。ただし、正しく制御されている場合は、この入力

を使用して TRS アライメントのフィルタリングが可能です。たとえば、 rx_nsp 出力を

rx_frame_en 入力に接続した場合、フレーマーは揃っていない 1 つの TRS 信号を無視し、

2 つ目に一致した TRS によって新たなワードアライメントが確認されるまで、現在の

ワードアライメントを保持します。 TRS アライメントフィルタリング機能を用いる場合

は、同期スイッチングラインで rx_frame_en 入力を High にし、それらのライン上の TRSフィルタリング機能をすべて無効にする必要があります。

rx_mode_en 入力 3 このポートには、 3 つの SDI モードの受信をそれぞれ有効にするためのビットがありま

す。

• ビット 0 は HD-SDI モードを有効にする

• ビット 1 は SD-SDI モードを有効にする

• ビット 2 は 3G-SDI モードを有効にする

あるビットが High の場合、 SDI RX が入力信号にロックしていないときに、正しい SDIモードの検出に対応する SDI モードが含まれます。あるビットが Low の場合、 SDI RXはそのモードの入力 SDI 信号を検出しません。これらのビットで未使用 SDI モードを無

効にすることで、モード変更時に SDI RX が入力信号へロックするまでの時間を短縮でき

ます。

rx_mode 出力 2 SDI RX の現在の SDI モードを示します。

• 00 = HD-SDI

• 01 = SD-SDI

• 10 = 3G-SDI

レシーバーがロックされていない場合は、 SDI RX が正しい SDI モードを検索し、この

ポートの値が変更されます。この際、 x_mode_locked 出力は Low になります。 SDI RXが正しい SDI モードを検出すると、 rx_mode_locked 出力が High に遷移し、このポート

が入力 SDI 信号のモードを示します。

rx_mode_hd

rx_mode_sd

rx_mode_3g

出力 1 これら 3 つの出力ポートは、 rx_mode ポートのデコードされたバージョンです。 SDI RXが入力信号を検出してロックするまで次々と変更される rx_mode ポートとは異なり、SDIRX がロックされていない場合、これらの出力はすべて Low になります。rx_mode_lockedが High に遷移すると、SDI RX の現在の SDI モードと一致した出力が Hgih になります。

rx_mode_locked 出力 1 この出力が Low の場合、SDI RX は入力データストリームと一致する SDI モードを積極

的に検索します。この際、 rx_mode 出力ポートの値は頻繁に変化します。 SDI RX が現在

の SDI モードにロックすると、このポートの出力が High になります。

rx_bit_rate 出力 1 この出力ポートは、 HD-SDI および 3G-SDI モードで受信されているビットレートを次

のように示します。この出力は SD-SDI モードでは無効です。

HD-SDI モード :

• rx_bit_rate = 0 : ビットレート = 1.485Gb/s

• rx_bit_rate = 1 : ビットレート = 1.485/1.001Gb/s

3G-SDI モード :

• rx_bit_rate = 0 : ビットレート = 2.97Gb/s

• rx_bit_rate = 1 : ビットレート = 2.97/1.001Gb/s

rx_t_locked 出力 1 SDI RX で伝送検出機能が SDI 信号の伝送フォーマットを認識すると High になります。

rx_t_family 出力 4 SDI インターフェイスで転送信号として使用されているビデオ信号のファミリを示しま

す。この出力は、 rx_t_locked が High の場合のみ有効です。このポートは、転送されて

いる画像のビデオフォーマットを必ずしも認識するとは限らず、転送の特性のみを認識

します。このポートのエンコードについては、表 4 を参照してください。

表 1 : SDI ラッパーのポートリスト (続き)





rx_t_rate 出力 4 SDI 転送信号のフレームレートを示します。これは、実際の画像のフレームレートと同

じになるとは限りません。このポートのエンコードについては、表 5 を参照してくださ

い。この出力は、 rx_t_locked が High の場合のみ有効です。

rx_t_scan 出力 1 SDI 転送信号がインターレース (Low) またはプログレッシブ (High) のいずれかを示しま

す。これは、実際の画像のスキャンモードと同じになるとは限りません。この出力は、

rx_t_locked が High の場合のみ有効です。

rx_level_b_3g 出力 1 入力 3G-SDI 信号が level B の場合 High にアサートされ、3G-SDI level A の場合 Low にアサートされます。この出力は、 SDI RX が 3G-SDI 信号にロックしている場合

(rx_mode_3g が High) のみ有効です。

rx_ce_sd 出力 1 SD-SDI モード用のクロックイネーブル信号です。この出力は、 SD-SDI モードの場合に

平均して 5.5 サイクル中に 1 サイクル (rx_usclk) の割合でアサートされます。 rx_ds1aポートの SD-SDI データストリームおよび RX ビデオタイミング信号 (rx_trs、 rx_eav、および rx_sav) は、 SD-SDI モードで rx_ce_sd が High の場合のみ有効です。その他の

SDI モードでは常に High となります。

rx_nsp 出力 1 この出力が High の場合、 SDI フレーマーが新しいワードアライメントで TRS (EAV または SAV) を検出したことを示します。 rx_frame_en が High の場合、この出力はビデオ

サンプル周期の 1 サイクル間のみアサートされます。 rx_frame_en が Low の場合、この

出力はフレーマーが新しい TRS アライメントに再調整できるようになるまで (TRS が生

じている間に rx_frame_en をアサートする) High を保持します。

rx_line_a 出力 11 SDI 入力信号の Y データストリームの LN ワードからキャプチャした現在のライン番号

がこのポートに出力されます。この出力は、 HD-SDI および 3G-SDI モードで有効とな

り、 SD-SDI モードでは無効となります。 3G-SDI level B の場合、出力値は、リンク A または HD-SDI 信号 1 の Y データストリームからキャプチャしたライン番号となります。

3G-SDI level B またはデュアルリンク HD-SDI での1080p 60Hz 転送など、インターフェ

イスのライン番号が画像のライン番号と同じではない場合は、このポートの出力値は常に

インターフェイスのライン番号となります (画像のライン番号ではない)。

rx_a_vpid 出力 32 データストリーム 1 からの SMPTE ST 352 [参照 7] ペイロード ID パケットの 4 つすべて

のデータバイトがこのポートに出力されます。フォーマットは次のとおりです。 MS バイ

トから LS バイト : バイト 4、バイト 3、バイト 2、バイト 1この出力は、 rx_a_vpid_valid がHigh の場合のみ有効です。このポートは、すべての SDI モードで有効になる可能性があ

りますが、 SDI 信号に ST 352 パケットが組み込まれている場合のみ該当します。 3G-SDIlevel A では、出力データはデータストリーム 1 (luma) からキャプチャした ST 352 データ

バイトとなります。 3G-SDI level B では、出力データはリンク A のデータストリーム 1 (デュアルリンクストリーム) または HD-SDI 信号 1 (デュアル HD-SDI 信号) からキャプ

チャした ST 352 データバイトとなります。

rx_a_vpid_valid 出力 1 rx_a_vpid が有効の場合に High となります。 SDI RX がロックされていない場合は、有

効な出力としてみなされません。

rx_b_vpid 出力 32 データストリーム 2 からの SMPTE ST 352 ペイロード ID パケットの 4 つすべてのデータ

バイトがこのポートに出力されます。フォーマットは次のとおりです。 MS バイトから LSバイト : バイト 4、バイト 3、バイト 2、バイト 1 この出力は、 3G-SDI モードで、

rx_b_vpid_valid が High の場合のみ有効です。 3G-SDI level A では、出力データはデータ

ストリーム 2 (chroma) からキャプチャした ST 352 データバイトとなります。3G-SDI levelB では、出力データはリンク B のデータストリーム 1 (デュアルリンクストリーム) また

は HD-SDI 信号 2 (デュアル HD-SDI 信号) からキャプチャした ST 352 データバイトとな

ります。

rx_b_vpid_valid 出力 1 rx_b_vpid が有効の場合に High となります。 SDI RX がロックされていない場合は、有

効な出力としてみなされません。






rx_crc_err_a 出力 1 前画像のラインで CRC (巡回冗長検査) エラーが検出されたときに High を 1 ビデオサン

プル周期間アサートします。 3G-SDI level B では、この出力はデータストリーム 1 のみ

の CRC エラーを示します。このモードでは、データストリーム 2 の CRC エラーを示す

ために 2 つ目の出力 rx_crc_err_b があります。この出力は SD-SDI モードでは無効です。

CRC エラー出力は、前画像のラインで CRC エラーが検出されると、 1 ビデオライン周

期間 High にアサートされます。 rx_eav 信号がアサートされるビデオサンプルのタイミ

ングから rx_crc_err_a 信号の値が変更されるまでのレイテンシは SDI モードによって異

なり、 6 または 7 ビデオサンプル周期となります。

rx_ds1a 出力 10 回復された SDI データストリーム 1 がこのポートに出力されます。このデータストリー

ムの内容は、 SDI モードによって異なります。

• SD-SDI : 多重化 Y/CB/CR コンポーネント

• HD-SDI : Y コンポーネント

• 3G-SDI level A : データストリーム 1

• 3G-SDI level B-DL : リンク A のデータストリーム 1

• 3G-SDI level B-DS : HD-SDI 信号 1 の Y コンポーネント

rx_ds2a 出力 10 回復された SDI データストリーム 2 がこのポートに出力されます。このデータストリー

ムの内容は、 SDI モードによって異なります。

• SD-SDI : 使用しない

• HD-SDI : インターリーブされた CB および CR コンポーネント


• 3G-SDI level B-DL : リンク A のデータストリーム 2

• 3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされた CB および CR コンポー

ネント

rx_eav 出力 1 データストリーム出力ポート (rx_ds1a、 rx_ds2a、 rx_ds1b、および/または rx_ds2b) にEAV の XYZ ワードが現れると、この出力が 1 ビデオサンプル周期間 High にアサート

されます。

rx_sav 出力 1 データストリーム出力ポートに SAV の XYZ ワードが現れると、この出力が 1 ビデオサンプル周期間 High にアサートされます。

rx_trs 出力 1 連続して 4 ビデオサンプル周期間 High にアサートされ、EAV または SAV の 4 ワードす

べて (3FF ワードから XYZ ワード ) がデータストリームポートに出力されます。

rx_line_b 出力 11 3G-SDI level B の場合のみ有効で、出力値は、リンク B または HD-SDI 信号 2 の Y デー

タストリームのライン番号です。インターフェイスのライン番号が画像のライン番号と

同じでない場合は、このポートの出力値は常にインターフェイスのライン番号となります

(画像のライン番号ではない)。

rx_dout_rdy_3g 出力 1 3G-SDI level B モードの場合、出力データレートは 74.25MHz ですが、 rx_usrclk 周波数

は 148.5MHz です。この出力は、3G-SDI level B モードで rx_usrclk の 1 サイクルおきに

アサートされます。この出力が High のときにデータストリームとビデオタイミング出

力が有効になります。その他の SDI モードの場合は常に High に設定され、ダウンスト

リームモジュール用のクロックイネーブルとして利用できます。

rx_crc_err_b 出力 1 3G-SDI level B モードでのみ有効な CRC エラーインジケーターです。 3G-SDI B-DL 信号のリンク B および 3G-SDI level B-DS 信号の HD-SDI 信号 2 で CRC エラーが検出さ

れたことを示します。

rx_crc_err_a 信号と同じタイミングです。

3G-SDI B-DL と B-DS を区別するには、 rx_a_vpid または rx_b_vpid ポートに出力され

る値をデコードする必要があります。

rx_ds1b 出力 10 3G-SDI level B モードの場合のみ有効です。このポートに出力されるデータストリーム

は次のとおりです。

• 3G-SDI level B-DL : リンク B のデータストリーム 1







rx_ds2b 出力 10 3G-SDI level B モードの場合のみ有効です。このポートに出力されるデータストリーム

は次のとおりです。

• 3G-SDI level B-DL : リンク B のデータストリーム 2


ネント

rx_edh_errcnt_en 入力 16 EDH カウンターをインクリメントする EDH エラー条件を制御します。詳細は、表 6 を参照してください。

rx_edh_clr_errcnt 入力 1 この入力が High に遷移すると EDH エラーカウンターがクリアされます。 EDH エラー

カウンターは、 x_edh_clr_errcnt と rx_ce_sd の両方が High の場合に rx_usrclk の立ち上

がりエッジでクリアされます。

rx_edh_ap 出力 1 前のフィールド用に計算されたアクティブ画像 (AP) CRC が EDH パケットの AP CRC値と一致していない場合に High にアサートされます。

rx_edh_ff 出力 1 前のフィールド用に計算されたフルフィールド (FF) CRC が EDH パケットの AP CRC値と一致していない場合に High にアサートされます。

rx_edh_anc 出力 1 補助データパケットチェックサムエラーが検出されると High にアサートされます。

rx_edh_ap_flags 出力 5 このポートには、も間近に受信した EDH パケットからのアクティブ画像エラーフラグ

ビットが出力されます。詳細は、表 7 を参照してください。

rx_edh_ff_flags 出力 5 このポートには、も間近に受信した EDH パケットからのフルフィールドエラーフラ

グビットが出力されます。詳細は、表 7 を参照してください。

rx_edh_anc_flags 出力 5 このポートには、も間近に受信した EDH パケットからの補助データエラーフラグ

ビットが出力されます。詳細は、表 7 を参照してください。

rx_edh_packet_flags 出力 4 このポートには、も間近に受信した EDH パケットに関連する 4 つのエラーフラグが出

力されます。詳細は、表 8 を参照してください。

rx_edh_errcnt 出力 16 SD-SDI EDH エラーカウンターです。rx_edh_err_en ポートによって有効になったエラー

条件が生じると、各フィールドにつき 1 回インクリメントします。

rx_change_done 出力 1 SDI RX が初期化されている間、リセットされている間、または GTP トランシーバーの

rxrate ポートが変更されている間、この出力は Low になります。シーケンスが問題なく

完了すると、 High にアサートされます。

この出力は gtp_drpclk に同期します。

rx_change_fail 出力 1 通常モードでは、この出力は常に Low です。制御モジュールが GTP RX の初期化シーケ

ンス、リセットシーケンス、または rxrate の変更シーケンスを正常に終了できなかった

場合にのみ High になります。このようなエラーが発生すると、 rx_change_fail ポートが

High にアサートされ、 rx_change_fail_code ポートによってこのエラーの種類が示されま

す。


rx_change_fail_code 出力 3 rx_change_fail ポートが High になると、rx_change_fail_code ポートはシーケンスエラー

の種類を示します。このポートのエンコードについては、表 9 を参照してください。


送信ポート

tx_rst 入力 1 この同期リセット入力は SDI コアのトランスミッター部をリセットします。また、リセッ

トが必要ないため、通常は Low にハード接続できます。 FPGA コンフィギュレーション

完了後、 SDI コアのトランスミッターは完全な動作モードとなるため、リセットは必要あ

りません。

この入力は SDI コアのトランスミッター部のみをリセットします。 GTP トランシーバー

のリセットは開始しません。

SDI コアのトランスミッター部を完全にリセットするために tx_rst を High に設定する場

合は、 tx_ce と tx_din_rdy の両方を High にします。






tx_usrclk 入力 1 GTP トランシーバーの txusrclk ポートを駆動する同じクロックでこの入力を駆動する必

要があります (一般にグローバルクロックバッファーを介する GTP の txoutclk)。HD-SDI モードの場合の周波数は 74.25MHz または 74.25/1.001MHz、 3G-SDI および

SD-SDI モードの周波数は 148.5MHz または 148.5/1.001MHz にします。SD-SDI モード

の場合、 tx_usrclk 周波数と tx_ce の組み合わせで 27MHz データレートを得る必要があ

ります。

特記のない限り、間、名前の先頭に tx_ がある SDI ラッパーのすべての入力および出力

は、このクロックと同期します。

tx_gtp_full_reset 入力 1 この入力が High にアサートされると、GTP TX の完全なリセットシーケンスが開始しま

す。まず、このモジュールの gtp_txpllreset 出力が PLL リセット入力に接続されると、

PLL がリセットされます。 PLL が基準クロック入力にロックされた後、 GTP トランシー

バーの gttxreset を使用して GTP TX がリセットされます。tx_change_done 出力がアサー

トされると、このリセットシーケンスは完了します。

gtp_drpclk 入力に接続される信号は gtp_drpclk クロックと同期する必要があります。

tx_gtp_reset 入力 1 この入力が High にアサートされると、 GTP トランシーバーの gttxreset を使用して GTPTX がリセットされます。 GTP TX にシリアルクロックを供給する PLL がロックされて

いない場合は、この PLL がロックされるまで gttxreset シーケンスは完了しません。

tx_change_done 出力がアサートされると、このリセットシーケンスは完了します。

gtp_drpclk 入力に接続される信号は gtp_drpclk クロックと同期する必要があります。

tx_refclk_stable 入力 1 TX 初期化ロジックはこの入力を使用し、 PLL の基準クロックが安定するまで、 GTP TXにシリアルクロックを供給する PLL をリセット状態に保持します。この SDI ラッパーが

PLL リセットを制御している場合は、 PLL の基準クロックが安定するまで、

tx_refclk_stable 入力を Low に保持する必要があります。この入力によって PLL リセッ

トが開始することはありません。 tx_refclk_stable 入力が High になるまで、

tx_gtp_full_reset 入力によって開始された PLL リセットシーケンスの完了を遅延させる

だけです。

この入力は非同期入力として処理されます。

tx_ce 入力 3 SDI コアのトランスミッター部のクロックイネーブル入力です。HD-SDI および 3G-SDIモードの場合は常に High になります。SD-SDI モードの場合は必ず 5/6/5/6 というクロッ

クサイクルリズムで 27MHz でアサートされる必要があります。

このポートの 3 つのビットには、3 つの同じクロックイネーブル信号の複製を供給する必

要があります。これらの 3 つの入力ビットは、タイミングを容易に満たすために供給され

ます。これらの入力がすべて同じフリップフリップで駆動される場合は、 1 つのクロック

イネーブル信号にかかる負荷が大きすぎるため、タイミングを満たすことができない可能

性があります。このような場合は、複数のフリップフロップを使用してクロックイネー

ブル信号の複製を作成し、それぞれが tx_ce 入力ポートの異なるビットを駆動するように

します。

tx_din_rdy 入力 1 SD-SDI、 HD-SDI、および 3G-SDI level A の場合は、常に High を維持します。 3G-SDIlevel B モードの場合は、 1 クロックサイクルおきにアサートされる必要があります。

tx_mode 入力 2 SDI トランスミッターのモードを選択します。

• 00 = HD-SDI (デュアルリンク HD-SDI を含む)• 01 = SD-SDI

• 10 = 3G-SDI

• 11 = 無効

tx_level_b_3g 入力 1 3G-SDI モードの場合、この入力で SDI トランスミッターを level A (Low) または levelB (High) のいずれにコンフィギュレーションすべきかを指定します。






tx_m 入力 1 GTP TX で利用される PLL クロックの選択に使用します。この入力は、 GTP TX PLL クロックセレクトマルチプレクサーを変更するために、SDI ラッパーの gtp_txsysclksel 出力ポートを変更させます。通常、tx_m が Low の場合は 1/1 ビットレートを選択し、Highの場合は 1/1.001 ビットレートを選択します。ただし、この区別は、GTP TX に供給され

る 2 つのシリアルクロックの周波数、および txsysclksel_M_0 と txsysclksel_M_1 パラ

メーターの値によってのみ決まります。

tx_insert_crc 入力 1 この入力が High の場合、HD-SDI および 3G-SDI モードで SDI TX が各ビデオラインに

CRC 値を生成して挿入します。 Low の場合は、 CRC 値の生成および挿入は行われませ

ん。SD-SDI モードの場合、この入力は無視されます。CRC 値は、HD-SDI 規格と 3G-SDI規格の両方で必要です。 SDI TX 入力ポートに入るデータストリームには CRC 値がない

ため、この入力は High にアサートされる必要があります。SDI TX 入力ポートに入るデー

タストリームには、すでに CRC 値が含まれているため、既存の CRC 値は、tx_insert_crcが High にアサートされると新たに計算された CRC 値で上書きされ、 tx_insert_crc がLow の場合は変更されずにそのまま渡されます。

tx_insert_ln 入力 1 この入力が High の場合、 SDI TX が各ビデオラインの EAV の後にライン番号ワードを

挿入します。ライン番号は、 tx_line_a および tx_line_b 入力ポートに供給されます。

SD-SDI モードの場合、この入力は無視されます。ライン番号は、HD-SDI 規格と 3G-SDI規格の両方で必要です。 SDI TX 入力ポートに入るデータストリームにライン番号ワー

ドが含まれていない場合は、この入力をアサートして tx_line_a および tx_line_b ポート

に有効なライン番号を供給します。SDI TX 入力ポートに入るデータストリームにすでに

ライン番号が含まれている場合は、 tx_insert_ln が High のときは既存のライン番号が上

書きされ、 tx_insert_ln が Low のときは変更されずにそのまま渡されます。

tx_insert_edh 入力 1 この入力が High の場合、SD-SDI モードで SDI TX がすべてのフィールドに EDH パケッ

トを挿入します。Low の場合は EDH パケットは挿入されません。HD-SDI および 3G-SDIモードでは、この入力は無視されます。EDH パケットはオプションですが、SD-SDI モー

ドでは一般に使用されます。HD-SDI および 3G-SDI モードで使用されることはありませ

ん。SDI TX へ入る SD-SDI データストリームにすでに EDH パケットが含まれている場

合は、tx_insert_edh が High のときは新しいパケットで上書きされ、tx_insert_edh が Lowのときは変更されずにそのまま渡されます。

tx_insert_vpid 入力 1 この入力が High の場合、SMPTE ST 352 [参照 7] パケットがデータストリーム内に挿入

されます。 Low の場合は、パケットは挿入されません。 3G-SDI およびデュアルリンク

HD-SDI モードでは、 ST 352 パケットが必ず必要ですが、 HD-SDI および SD-SDI モー

ドではオプションです。

tx_overwrite_vpid 入力 1 この入力が High で tx_insert_vpid が High の場合、データストリーム内にすでに存在す

る SMPTE ST 352 パケットが新しい ST 352 パケットで上書きされます。Low の場合は、

既存の ST 352 パケットは上書きされません。

tx_video_a_y_in 入力 10 SDI TX へ入る SDI データストリーム AY 入力です。このポートのデータは、 SDI モー

ドに依存します。

• SD-SDI : 多重化 Y/C データストリーム



• デュアルリンク HD-SDI または 3G-SDI level B-DL : リンク A のデータストリーム 1







tx_video_a_c_in 入力 10 SDI TX へ入る SDI データストリーム AC 入力です。このポートのデータは、 SDI モー

ドに依存します。

• SD-SDI : 未使用

• HD-SDI : インターリーブされた CB および CR コンポーネント




ネント

tx_video_ b_y_in 入力 10 SDI TX へ入る SDI データストリーム BY 入力です。このポートのデータストリームは、

SDI モードに依存します。

• デュアルリンク HD-SDI または 3G-SDI level B-DL : リンク B のデータストリーム 1


• その他の SDI モードの場合、この入力ポートは未使用となります。

tx_video_b_c_in 入力 10 SDI TX へ入る SDI データストリーム BC 入力です。このポートのデータストリームは、

SDI モードに依存します。



ネント


tx_line_a 入力 11 ST 352 [参照 7] VPID パケットの挿入が有効 (tx_insert_vpid = High) の場合、または

HD-SDI および 3G-SDI ライン番号の挿入が有効 (tx_insert_ln = High) の場合は、この

ポートを介してモジュールへ現在のライン番号が提供されなければなりません。

SD-SDI は 10 ビットのライン番号のみを使用するため、 SD-SDI モードで ST 352 VPIDパケットの挿入が有効の場合は、このポートのビット 10 が 0 になります。ライン番号の

挿入は、 SD-SDI モードでは実行されないため、 SD-SDI モードの場合、このポートは ST352 VPID パケットの挿入のためだけに使用されます。

このポートの値は、 HANC (Horizontal Ancillary Data Space : 水平副データ空間) の開始

より少なくとも 1 クロックサイクル前に有効 (EAV の XYZ ワードで) の必要があり、

HANC インターバル中は有効に保持する必要があります。

この入力は、 SD-SDI、 HD-SDI、および 3G-SDI level A モードで使用される唯一のライ

ン番号入力です。 3G-SDI level B モードの場合は、もう 1 つのライン番号入力ポート

tx_line_b があります。

画像ライン番号と伝送ライン番号が異なるビデオフォーマットの場合、このポートに供

給される値は必ず伝送ライン番号となります。

tx_line_b 入力 11 3G-SDI level B モードでのみ使用される 2 つ目のライン番号入力ポートです。この追加

のライン番号ポートを使用することによって、 level B-DS モードの場合に 2 つの異なる

HD-SDI 信号を垂直非同期させることができます。3G-SDI level B-DL または B-DS のい

ずれかを使用する場合、このポートには有効なライン番号入力が与えられなければなりま

せん。 3G-SDI level B-DL モードの場合、この入力ポートの値は tx_line_a ポートの値と

一致する必要があります。この入力ポートは、 tx_line_a と同じタイミングで、異なる要

件があります。

tx_vpid_byte1 入力 8 このポートの値は、 ST 352 パケットの初のユーザーデータワードとして挿入されま

す。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの

HANC インターバル中、この値は常に有効の必要があります。

tx_vpid_byte2 入力 8 このポートの値は、ST 352 パケットの 2 番目のユーザーデータワードとして挿入されま

す。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの

HANC インターバル中、この値は常に有効の必要があります。






tx_vpid_byte3 入力 8 このポートの値は、ST 352 [参照 7] パケットの 3 番目のユーザーデータワードとして挿

入されます。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含める

ラインの HANC インターバル中、この値は常に有効の必要があります。

tx_vpid_byte4a 入力 8 このポートの値は、ST 352 パケットの 4 番目のユーザーデータワードとして挿入されま

す。このワードは、 SD-SDI、 HD-SDI、および 3G-SDI level A のデータストリームに挿

入される ST 352 パケットに対して使用されます。3G-SDI level B およびデュアルリンク

HD-SDI モードの場合、この値はリンク A のデータストリーム 1 へのみ挿入される ST352 パケットに使用されます。 ST 352 パケットが挿入または上書きされる場合、 ST 352パケットを含めるラインの HANC インターバル中、この入力値は常に有効の必要があり

ます。

リンク A とリンク B のバイト 4 には、異なる値が可能です (3G-SDI level B-DL モード

では、このバイトはリンク A とリンク B で異なるリンク ID ビットを持つため)。

tx_vpid_byte4b 入力 8 このポートの値は、 3G-SDI level B およびデュアルリンク HD-SDI モードの場合、リン

ク B のデータストリーム 1 に挿入される ST 352 パケットの 4 つ目のユーザーデータ

ワードとして挿入されます。この入力値は、 SD-SDI、 HD-SDI、または 3G-SDI level Aモードには使用されません。 ST 352 パケットが挿入または上書きされる場合、 ST 352 パケットを含めるラインの HANC インターバル中、この入力値は常に有効の必要がありま

す。

tx_vpid_line_f1 入力 11 ST 352 パケットは、この入力ポートで指定したライン番号の HANC に挿入されます。イ

ンターレースされたビデオの場合、この入力ポートはフィールド 1 のライン番号を指定し

ます。プログレッシブビデオの場合、この入力はパケットが挿入されるフレーム内のラ

インのみ指定します。 HANC インターバル中、この入力値は常に有効の必要があります。

tx_insert_vpid が Low の場合、この入力は無視されます。

tx_vpid_line_f2 入力 11 インターレースされたビデオの場合、この値が示すフィールド 2 のライン番号に ST 352パケットが挿入されます。プログレッシブビデオの場合、この入力ポートで指定したラ

インへの ST 352 パケットの挿入は、tx_vpid_line_f2_en ポートを Low に保持して無効に

する必要があります。 HANC インターバル中、この入力値は常に有効の必要があります。

tx_insert_vpid または tx_vpid_line_f2_en のいずれかが Low の場合、この入力は無視さ

れます。

tx_vpid_line_f2_en 入力 1 この入力は、 tx_vpid_line_f2 で指定したラインへの ST 352 パケットの挿入を制御しま

す。インターレースされたビデオの場合、この入力は High にします。プログレッシブビ

デオの場合、この入力は Low にします。インターレース伝送でプログレッシブビデオが

伝送される場合 (例 : 3G-SDI level B-DL またはデュアルリンク HD-SDI のいずれかで伝

送される 1080p 60Hz)、 ST 352 パケットは、インターレース伝送の両フィールドに挿入

されなければなりません。したがって、このような場合には tx_vpid_line_f2_en 入力は

High の必要があります。 HANC インターバル中、この入力値は常に有効の必要がありま

す。 tx_insert_vpid が Low の場合、この入力は無視されます。

tx_ds1a_out 出力 10 リンク A データストリーム 1 の出力です。このポートに出力されるデータストリームは、

ST 352 パケット挿入モジュールから送信されます。アプリケーションが補助データパケットを挿入する必要がある場合は、 ST 352 パケットがデータストリーム内にすでに挿

入されるように、このポートのデータストリーム出力にそれらを挿入します。アプリケー

ションによる補助データの挿入が完了したデータストリームは、 tx_ds1a_in ポートへ送

られます。

このポートのデータは、 SDI モードに依存します。

• SD-SDI : インターリーブされた Y/C データストリーム










tx_ds2a_out 出力 10 リンク A データストリーム 2 の出力です。このポートに出力されるデータストリームは、

ST 352 パケット挿入モジュール [参照 7] から送信されます。アプリケーションが補助

データパケットを挿入する必要がある場合は、ST 352 パケットがデータストリーム内に

すでに挿入されるように、このポートのデータストリーム出力にそれらを挿入します。ア

プリケーションによる補助データの挿入が完了したデータストリームは、tx_ds2a_in ポー

トへ送られます。


• HD-SDI : インターリーブされた CB/CR コンポーネント


• 3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされた CB/CR コンポーネントデータストリーム

tx_ds1b_out 出力 10 リンク B データストリーム 1 の出力です。このポートに出力されるデータストリームは、



ションによる補助データの挿入が完了したデータストリームは、 tx_ds1b_in ポートへ送

られます。





tx_ds2b_out 出力 10 リンク B データストリーム 2 の出力です。このポートに出力されるデータストリームは、



ションによる補助データの挿入が完了したデータストリームは、 tx_ds2b_in ポートへ送

られます。

• デュアルリンク HD-SDI またはデュアルリンク HD-SDI を伝搬する 3G-SDI level B : リンク B のデータストリーム 2

• デュアル HD-SDI 信号を伝搬する 3G-SDI level B : HD-SDI 信号 2 のインターリーブ

された CB/CR コンポーネント


tx_use_dsin 入力 1 この入力は、SDI TX から送られるデータストリームのソースを制御します。この入力が

High の場合、送信されるデータストリームのソースは tx_ds1a_in、 tx_ds2a_in、tx_ds1b_in、および tx_ds2b_in です。この入力が Low の場合、送信されるデータスト

リームのソースはコア内部となり、ST 352 パケットインサーターから直接送信されます。

アプリケーションが補助データを挿入する必要がある場合は、tx_use_dsin ポートを Highに設定すると、アプリケーションはデータストリームを変更でき、変更したデータスト

リームをトランスミッターの tx_dsxx_in ポートへ渡すことができます。補助データの挿

入が不要な場合は、tx_use_dsin 入力を Low に設定すると、tx_dsxx_in ポートは無視され

ます。

tx_ds1a_in 入力 10 リンク A データストリーム 1 の入力です。 tx_use_dsin が Low の場合、このポートは無

視されます。 tx_use_dsin が High の場合、送信されるデータストリームがこのポートに

供給されます。この入力ポートに供給されるデータストリームは、 SDI モードに依存し

ます。

• SD-SDI : インターリーブされた Y/C データストリーム










tx_ds2a_in 入力 10 リンク A データストリーム 2 の入力です。 tx_use_dsin が Low の場合、このポートは無



ます。

• HD-SDI : インターリーブされた CB/CR コンポーネント


• 3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされた CB/CR コンポーネントデータストリーム

tx_ds1b_in 入力 10 リンク B データストリーム 1 の入力です。 tx_use_dsin が Low の場合、このポートは無



ます。




tx_ds2b_in 入力 10 リンク B データストリーム 2 の入力です。 tx_use_dsin が Low の場合、このポートは無



ます。

• デュアルリンク HD-SDI またはデュアルリンク HD-SDI を伝搬する 3G-SDI level B :リンク B のデータストリーム 2

• デュアル HD-SDI 信号を伝搬する 3G-SDI level B : HD-SDI 信号 2 のインターリーブ

された CB/CR コンポーネント


tx_ce_align_err 出力 1 この出力は、 SD-SDI モードの場合に tx_ce クロックイネーブル入力の 5/6/5/6 クロック

サイクルリズムに問題があることを示します。 SD-SDI モードでは、 tx_ce 信号は一定の

5/6/5/6 クロックサイクルリズムに従う必要があります。このリズムから外れると、

SD-SDI ビットストリームが不正に生成されてしまいます。このリズムが正しくない場合

は、 tx_ce_align_err 信号が High に遷移します。この出力は SD-SDI モードでのみ有効で

す。

tx_slew 出力 1 外部 SDI ケーブルイコライザーのスルーレート信号を制御するための信号です。 TX のモードが SD-SDI の場合に High となります。その他のモードでは Low になります。

tx_change_done 出力 1 SDI TX が初期化されている間またはリセットされている間、あるいは GTP txrate やtxsysclksel ポートが動的に変更されている間、この出力は Low になります。シーケンス

が問題なく完了すると、 tx_change_done 出力が High にアサートされます。


tx_change_fail 出力 1 通常モードでは、この出力は常に Low です。制御モジュールが GTP TX の初期化シーケ

ンス、リセットシーケンス、または GTP txrate や txsysclksel ポートの動的な変更シーケ

ンスを正常に終了できなかった場合にのみ High になります。このようなエラーが発生す

ると、 tx_change_fail ポートが High にアサートされ、 tx_change_fail_code ポートによっ

てこのエラーの種類が示されます。


tx_change_fail_code 出力 3 tx_change_fail ポートが High になると、tx_change_fail_code ポートはシーケンスエラー

の種類を示します。このポートのエンコードについては、表 10 を参照してください。


GTP RX へ接続するポート

gtp_rxdata 入力 20 GTP トランシーバーの rxdata ポートへ接続されます。






表 2 に、 SDI ラッパーの Verilog バージョンへ適用できるパラメーターを示します。

gtp_rxpllreset 入力 1 GTP RX へシリアルクロックを供給する PLL のリセットに使用します。この SDI ラッ

パーが PLL マスターとして動作している場合は、この出力を GTP ラッパーの適切な PLLリセット入力に接続します。詳細は、13 ページの「SDI アプリケーションの GTP PLL の使用例」を参照してください。

gtp_rxplllock 入力 1 GTP RX へクロックを供給する PLL のロック信号に接続されます。詳細は、 13 ページの

「SDI アプリケーションの GTP PLL の使用例」を参照してください。

gtp_rxresetdone 入力 1 GTP トランシーバーの rxresetdone ポートへ接続されます。

gtp_gtrxreset 出力 1 GTP トランシーバーの gtrxreset ポートへ接続されます。

gtp_rxuserrdy 出力 1 GTP トランシーバーの rxuserrdy ポートへ接続されます。

gtp_rxrate 出力 3 GTP トランシーバーの rxrate ポートへ接続されます。

gtp_rxratedone 入力 1 GTP トランシーバーの rxratedone ポートへ接続されます。

gtp_rxcdrhold 出力 1 GTP トランシーバーの rxcdrhold ポートへ接続されます。

gtp_drpclk 入力 1 GTP トランシーバーの drpclk ポートを駆動するクロックへ接続されます。

gtp_drprdy 入力 1 GTP トランシーバーの drprdy ポートへ接続されます。

gtp_drpbusy 入力 1 GTP トランシーバーの drp_busy ポートへ接続されます。

gtp_drpaddr 出力 10 GTP トランシーバーの drpaddr ポートへ接続されます。

gtp_drpdi 出力 16 GTP トランシーバーの drpdi ポートへ接続されます。

gtp_drpen 出力 1 GTP トランシーバーの drpen ポートへ接続されます。

gtp_drpwe 出力 1 GTP トランシーバーの drpwe ポートへ接続されます。

GTP TX へ接続するポート

gtp_txdata 出力 20 GTP トランシーバーの txdata ポートへ接続されます。

gtp_txpllreset 入力 1 GTP TX へシリアルクロックを供給する PLL のリセットに使用します。この SDI ラッ

パーが PLL マスターとして動作している場合は、この出力をGTP ラッパーの適切な PLLリセット入力に接続します。詳細は、13 ページの「SDI アプリケーションの GTP PLL の使用例」を参照してください。

gtp_txplllock 入力 1 GTP TX へクロックを供給する PLL のロック信号に接続されます。詳細は、 13 ページの

「SDI アプリケーションの GTP PLL の使用例」を参照してください。

gtp_gttxreset 出力 1 GTP トランシーバーの gttxreset ポートへ接続されます。

gtp_txresetdone 入力 1 GTP トランシーバーの txresetdone ポートへ接続されます。

gtp_txratedone 入力 1 GTP トランシーバーの txratedone ポートへ接続されます。

gtp_txuserrdy 出力 1 GTP トランシーバーの txuserrdy ポートへ接続されます。

gtp_txrate 出力 3 GTP トランシーバーの txrate ポートへ接続されます。

gtp_txsysclksel 出力 2 GTP TX のクロックソースは、 2 つの PLL 間を動的に切り換えられる必要があるため、

このポートは GTP トランシーバーの txsysclksel ポートへ接続されます。






表 3 に、 SDI ラッパーの VHDL バージョンへ適用できるパラメーターを示します。

表 2 : SDI ラッパーの Verilog パラメーターリスト

名前タイプデフォルト説明

FXDCLK_FREQ 整数 27000000 GTP ラッパーの clk ポートの固定周波数を指定 (Hz) します。このク

ロックの公称周波数は、タイミングを満たすため、このクロックに依

存する制御モジュールが正しく動作するように適切に指定します。

DRPCLK_PERIOD 整数 37 GTP drpclk ポートおよび SDI ラッパー gtp_drpclk ポートを駆動して

いるクロックの周期 (ns) を指定します。非整数値をも近い整数に

丸めます。この公称クロック周期は、制御モジュールがこのクロック

の周期に基づいて GTP 初期化シーケンス中に遅延を生成できるよう

に適切に指定します。

PLLLOCK_TIMEOUT_PERIOD 整数 2000000 PLL ロックタイムアウト時間の長さ (ns) を指定します。リセット後

に PLL が plllock 信号をこの時間内にアサートしなかった場合、制御

モジュールが中断して PLL リセットシーケンスを再実行します。デ

フォルト値は、 2ms に相当します。

RESET_TIMEOUT_PERIOD 整数 500000 GTP トランシーバーリセットタイムアウト時間の長さ (ns) を指定

します。リセット後に GTP トランシーバーが rxresetdone または

txresetdone をこの時間内にアサートしなかった場合、制御モジュー

ルが中断して GTP トランシーバーリセットシーケンスを再実行し

ます。デフォルト値は、 500µs に相当します。

TIMEOUT_CNTR_BITWIDTH 整数 16 PLL ロックおよびリセットの両タイムアウトの生成に使用される、タ

イムアウトカウンターのビット幅を指定します。このカウンターの

ビット幅は、 DRPCLK_PERIOD で指定したクロック周期に基づいて

PLLLOCK_TIMEOUT_PERIOD および RESET_TIMEOUT_PERIOD で設定したタイムアウトの大値までカウントアップでき

る値にする必要があります。たとえばデフォルト値 (16 ビット ) は、

DRPCLK_PERIOD がデフォルト値 37 のときの長約 2.4ms のタイ

ムアウト時間に対応できる十分な長さであり、それは

PLLOCK_TIMEOUT_PERIOD および RESET_TIMEOUT_PERIODの両デフォルト値よりも大きな値です。

RETRY_CNTR_BITWIDTH 整数 8 リトライカウンターのビット幅を指定します。リトライカウンター

は、 GTP RX または TX の初期化シーケンス、リセットシーケンス、

あるいは GTP トランシーバーの rxrate、 txrate、または txsysclkselポートの動的な変更を完了するために使用されるリトライサイクル

数をカウントします。リトライカウンターがすべて 1 の大値に到

達すると、シーケンスにエラーが発生したとみなされます。このた

め、 RETRY_CNTR_BITWIDTH では、制御モジュールがシーケン

スを中断する前に実行可能なリトライ数を指定します。デフォルト値

8 では、 255 リトライサイクルが可能です。

TXSYSCLKSEL_M_0 2 ビット値 2'b11 tx_m が Low のときに、gtp_txsysclksel ポートに出力される値を指定

します。

TXSYSCLKSEL_M_1 2 ビット値 2'b00 tx_m が High のときに、 gtp_txsysclksel ポートに出力される値を指

定します。




ビデオ伝送検出ポート

SDI コアの RX 部分には SDI 転送フォーマット検出回路があります。この回路では、 SDI データスト

リームにおけるビデオ転送のタイミングを分析し、受信しているビデオフォーマットを判断します。こ

の回路の動作は、 ST 352 [参照 7] ペイロード ID パケットの有無に依存しません。この回路は、画像

フォーマットではなく転送フォーマットを判断します。これらは通常は同じですが、必ずしもそうとは

限りません。たとえば、 3G-SDI level B-DL で 1080p 50Hz のビデオ転送が行われる場合、実際のビデ

オ転送は 1080i 50Hz となります。転送はインターレース方式で、画像はプログレッシブ方式です。

表 3 : SDI ラッパーの VHDL ジェネリックリスト

名前タイプデフォルト説明

FXDCLK_FREQ 整数 27000000 GTP ラッパーの clk ポートの固定周波数を指定 (Hz) します。この

クロックの公称周波数は、タイミングを満たすため、このクロッ

クに依存する制御モジュールが正しく動作するように適切に指定

します。

DRPCLK_PERIOD 整数 37 GTP drpclk ポートおよび SDI ラッパー gtp_drpclk ポートを駆動

しているクロックの周期 (ns) を指定します。非整数値をも近い

整数に丸めます。この公称クロック周期は、制御モジュールがク

ロック周期に基づいて GTP 初期化シーケンス中に遅延を生成で

きるように適切に指定します。

PLLLOCK_TIMEOUT_PERIOD 整数 2000000 PLL ロックタイムアウト時間の長さ (ns) を指定します。リセット

後に PLL が plllock 信号をこの時間内にアサートしなかった場合、

制御モジュールが中断して PLL リセットシーケンスを再実行し

ます。デフォルト値は、 2ms に相当します。

RESET_TIMEOUT_PERIOD 整数 500000 GTP トランシーバーリセットタイムアウト時間の長さ (ns) を指

定します。リセット後に GTP トランシーバーが rxresetdone また

は txresetdone をこの時間内にアサートしなかった場合、制御モ

ジュールが中断して GTP トランシーバーリセットシーケンスを

再実行します。デフォルト値は、 500µs に相当します。

TIMEOUT_CNTR_BITWIDTH 整数 16 PLL ロックおよびリセットの両タイムアウトの生成に使用され

る、タイムアウトカウンターのビット幅を指定します。このカウ

ンターのビット幅は、 DRPCLK_PERIOD で指定したクロック周

期に基づいて PLLOCK_TIMEOUT_PERIOD および RESET_TIMEOUT_PERIOD で設定したタイムアウトの大値までカウ

ントアップできる値にする必要があります。たとえばデフォルト

値 (16 ビット ) は、 DRPCLK_PERIOD がデフォルト値 37 のとき

の長約 2.4ms のタイムアウト時間に対応できる十分な長さであ

り、それは PLLOCK_TIMEOUT_PERIOD および RESET_TIMEOUT_PERIOD の両デフォルト値よりも大きな値です。

RETRY_CNTR_BITWIDTH 整数 8 リトライカウンターのビット幅を指定します。リトライカウン

ターは、 GTP RX または TX の初期化シーケンス、リセットシー

ケンス、あるいは GTP トランシーバーの rxrate、 txrate、または

txsysclksel ポートの動的な変更を完了するために使用されるリト

ライサイクル数をカウントします。リトライカウンターがすべて

1 の大値に到達すると、シーケンスにエラーが発生したとみなさ

れます。このため、このパラメーターでは、制御モジュールがシー

ケンスを中断する前に実行可能なリトライ数を指定します。デ

フォルト値 8 では、 255 リトライサイクルが可能です。

TXSYSCLKSEL_M_0 std_logic_vector (1 ～ 0)

11 tx_m が Low のときに、 gtp_txsysclksel ポートに出力される値を

指定します。

TXSYSCLKSEL_M_1 std_logic_vector (1 ～ 0)

00 tx_m が High のときに、 gtp_txsysclksel ポートに出力される値を

指定します。




rx_t_family 出力ポートでは、SDI 信号の転送におけるビデオフォーマットファミリを示す 4 ビットの

コードを提供します。表 4 に、この出力ポートのエンコードを示します。また転送検出ユニットは、SDI転送の方式 (インターレースまたはプログレッシブ) も判断し、rx_t_scan 出力ポートへレポートします。

転送検出回路は、 SDI 信号の転送レートも判断します。 rx_t_rate ポートで転送フレームレートを示し

ます (表 5 を参照)。フレームレートのエンコードは、 SMPTE ST 352 [参照 7] ビデオペイロード IDパケットの画像レートフィールドで使用されるエンコードと同じです。ただし、 rx_t_rate は、画

像レートではなく、転送フレームレートを示します。また、rx_t_rate ポートの値は、インターレー

ス転送であっても常にフレームレートを示します。

注記 : SDI RX が SDI 信号にロックした後、転送フォーマット検出回路が転送フォーマットを認識する

までには、大で 2 ビデオフレーム必要です。

SD-SDI RX EDH プロセッサ

SDI レシーバーには、 SD-SDI モードでのレシーバーエラーを検出するために、 EDH プロセッサをオ

プションで含めることができます。EDH プロセッサは、SD-SDI データストリーム内の EDH パケット

をアップデートしません。エラーをレポートし、そして各 EDH パケットからのエラーフラグをキャプ

チャするだけです。

EDH プロセッサには、エラーがあるフィールドの数をカウントする 16 ビットのカウンターがありま

す。現在のエラー数は、 SDI ラッパーの rx_edh_errcnt ポートに出力されます。カウンター値は、

rx_edh_clr_errcnt が High にアサートされるとクリアされます。ユーザーは、 rx_edh_errcnt_en ポート

表 4 : rx_t_family のエンコード

rx_t_family 転送ビデオフォーマットアクティブピクセル

0000 SMPTE ST 274 [参照 8] 1920 x 1080

0001 SMPTE ST 296 [参照 9] 1280 x 720

0010 SMPTE 2048-2 [参照 10] 2048 x 1080

0011 SMPTE 295 [参照 11] 1920 x 1080

1000 NTSC 720 x 486

1001 PAL 720 x 576

1111 不明

その他予約

表 5 : rx_t_rate のエンコード

rx_t_rate フレームレート (Hz)

0000 なし

0010 23.98

0011 24

0100 47.95

0101 25

0110 29.97

0111 30

1000 48

1001 50

1010 59.94

1011 60

その他予約




を使用し、このカウンターでカウントされるエラーの種類を指定できます。このポートには、 16 個の異

なるエラータイプを有効/無効に設定するための 16 ビットがあります。 High に設定されたビットに基

づいて、対応するエラータイプがカウンターでカウントされるようになります。Low に設定されたビッ

トは、対応するエラータイプを無効にします。同じフィールドで複数のエラーが生じる場合、 EDH エラーカウンターは 1 つしかインクリメントしません。表 6 に、rx_edh_errcnt_en ポートのビットのエン

コードを示します。

ANC エラーは補助データパケット内のエラーを示し、 FF エラーはフルフィールド (Full Field) CRCで検出されるエラーを示し、 AP エラーはアクティブ画像 (Active Picture) CRC で検出されるエラーを

示します。 EDH パケットチェックサムエラーは、 EDH パケット内でチェックサムエラーが生じたこ

とを示します。

ANC、 FF、 AP それぞれのエラー条件には、 5 つの個々のエラーフラグがあります。これらのフラグが

High にアサートされることで、エラー条件を示します。 EDH パケットの EDH、 EDA、 IDH、 IDA、お

よび UES エラーフラグの詳細は、 SMPTE RP 165 [参照 12] の資料を参照してください。

• EDH エラー : EDH プロセッサがフィールドで CRC エラー (ANC パケットのチェックサムエラー

) を検出すると、このエラー条件が生じます。たとえば、 FF EDH エラーフラグは、フルフィール

ド CRC でエラーが検出したことを示します。

• EDA エラー : 受信した EDH パケットの EDA または EDH フラグがアサートされると、このエ

ラー条件が生じます。

• IDH エラー : このエラー条件は、 RX EDH プロセッサでサポートされていません。

• IDA エラー : 受信した EDH パケットの IDA または IDH フラグがアサートされると、このエラー

条件が生じます。

• UES エラー : 受信した EDH パケットの UES フラグがアサートされると、このエラー条件が生じ

ます。

エラーカウンターが有効の場合、これらがカウントされると同時に、検出された ANC EDH、AP EDH、

および FF EDH エラーも rx_edh_anc、 rx_edh_ap、および rx_edh_ff ポートのそれぞれのアサートに

よって示されます。つまり、 rx_edh_anc ポートは、補助データパケットにチェックサムエラーが検出

表 6 : rx_edh_errcnt_en のビット

ビット番号エラー

0 ANC EDH エラー

1 ANC EDA エラー

2 ANC IDH エラー

3 ANC IDA エラー

4 ANC UES エラー

5 FF EDH エラー

6 FF EDA エラー

7 FF IDH エラー

8 FF IDA エラー

9 FF UES エラー

10 AP EDH エラー

11 AP EDA エラー

12 AP IDH エラー

13 AP IDA error

14 AP UES error

15 EDH パケットチェックサムエラー




されるとアサートされます。rx_edh_ap ポートは、計算されたアクティブ画像 CRC が EDH パケット内

の AP CRC と一致していない場合にアサートされます。そして、 rx_edh_ff ポートは、計算されたフル

フィールド CRC が EDH パケット内の FF CRC と一致していない場合にアサートされます。

RX EDH プロセッサも、 EDH パケットからの ANC、 AP、および FF フラグを rx_edh_anc_flags、rx_edh_ap_flags、および rx_edh_ff_flags ポートにそれぞれ出力します。これらの出力ポートでは、

後に受信した EDH パケットで生じたフラグを正確に反映します。したがって、これらは、エラーカウ

ンターをインクリメントするための検出されたエラーや rx_edh_anc、rx_edh_ap、および rx_edh_ff ポー

トの出力とは異なります。たとえば、 rx_edh_ap_flags ポートの EDH フラグ (ビット 0) は、後に受

信した EDH パケットで AP EDH フラグがセットされたことを示しますが、rx_edh_ap ポートは、EDHプロセッサでローカルに計算されたアクティブ画像 CRC が EDH パケットの AP CRC と一致していな

いことを示します。 rx_edh_anc_flags、 rx_edh_ap_flags、および rx_edh_ff_flags ポートはそれぞれ 5ビット幅です。これら 3つすべてのエンコードは同じです (表 7 を参照)。

また、 RX EDH プロセッサは、 EDH パケットのフォーマットやコンテンツに応じて 4 つのエラーフラ

グを生成します。これらのエラーフラグは、 rx_edh_packet_flags ポートに出力されます。表 8 に、こ

のポートのエンコードを示します。

GTP の初期化とリセット、および変更シーケンスのエラーコード

GTP RX の初期化シーケンスまたはリセットシーケンス、あるいは GTP トランシーバーの rxrate ポー

トの動的変更を実行中にエラーが発生すると、 rx_change_fail ポートが High にアサートされてエラー

コードが rx_change_fail_code ポートに出力されます。各シーケンスは、リトライカウンターで許容さ

れる大回数まで再実行された後にのみ、エラーで終了します。リトライ可能な大回数は、

RETRY_CNTR_BITWIDTH パラメーターまたはジェネリックで指定したリトライカウンターのビッ

ト幅で制御されます。リトライの回数は次の式で求められます。

リトライ = 2RETRY_CNTR_BITWIDTH – 1

表 9 に、 rx_change_fail ポートのエンコードを示します。

表 7 : rx_edh_anc_flags、 rx_edh_ap_flags、および rx_edh_ff_flags ポートのエンコード

ビット番号フラグ

0 EDH

1 EDA

2 IDH

3 IDA

4 UES

表 8 : rx_edh_packet_flags ポートのエンコード

ビット番号エラー

0 EDH パケットを確認できない

1 EDH パケットのユーザーデータワードにパリティエラーがある

2 EDH パケットにチェックサムエラーがある

3 EDH パケットにフォーマットエラーがある (無効なデータ数など)




GTP TX の初期化シーケンスまたはリセットシーケンスの実行中、あるいは GTP トランシーバーの

txrate または txsysclksel ポートを動的に変更しているときにエラーが発生すると、 tx_change_fail ポー

トが High にアサートされてエラーコードが rx_change_fail ポートに出力されます。 RX 側と同様に、

リトライ可能な大回数再実行された後にのみシーケンスにエラーが発生します。表 10 に、

tx_change_fail_code ポートのエンコードを示します。

表 9 : rx_change_fail_code ポートのエンコード

コード説明

0 PLL が許容時間内に基準クロックへロックできなかった、または GTP トランシーバーが gtrxrese 後の許容時間内に

rxresetdone をアサートできなかったことを示します。

1DRP が常時ビジー状態であったため、DRP アービタが gtrxreset シーケンスを実行するために DRP の制御を GTP ラッパー

の gtrxreset ステートマシンへ移すことができなかったことを示します。このようなエラーは、 a7gtp_sdi_drp_control モジュールが DRP の使用中止を回避する際に問題があるときにしか発生しません。

2 GTP トランシーバーが rxratedone 信号をリトライを含む許容時間内にアサートしなかったため、 rxrate への変更を含むシー

ケンスにエラーが発生したことを示します。

3RX の変更シーケンスが開始される場合は、 a7gtp_sdi_drp_control モジュールが DRP アービタから DRP を要求してその

シーケンスに着手します。DRP 要求がリトライを含む許容時間内に許可されなかった場合、このエラーコードでシーケンス

にエラーが発生します。

4

RX SDI モードを HD-SDI から SD-SDI モードに変更すると、rxrate が変更され、rxcdrhold がアサートされます。GTP CDRをリセットする必要があり、このリセットは、 rxrate ポートの動的な変更を受けて GTP ラッパーのステートマシンにで開

始されます。 a7gtp_sdi_drp_control モジュールは、 GTP ラッパーが要求されたリセットを必ず開始するように監視します。

GTP ラッパーによって要求されたリセットがリトライを含む許容時間内に開始されなかった場合、このエラーコードがア

サートされます。

5

GTP トランシーバーの RXCDR_CFG 属性を変更することが必要となる RX SDI モードの変更が発生すると、

a7gtp_sdi_drp_control モジュールがこの属性を変更するために一連の DRP 書き込みサイクルを実行しようとします。これ

ら書き込みサイクルのいずれかが、 drprdy ポートをアサートして GTP トランシーバーによって許容時間内に肯定応答され

ない場合は、シーケンス全体を中止し、許容される大回数まで再実行します。リトライが大回数まで再実行された後に

RXCDR_CFG 属性が正しく変更されなかった場合、このエラーコードがアサートされます。

6

RX SDI モードが SD-SDI モードではなく 3G-SDI または HD-SDI モードに変更され、 rxrate の変更が求められる場合は、

GTP CDR をリセットする必要があります。このリセットは、 rxrate ポートの動的な変更を受けて GTP ラッパーのステート

マシンにで開始されます。 a7gtp_sdi_drp_control モジュールは、GTP ラッパーが要求されたリセットを必ず開始するように

監視します。 GTP ラッパーによって要求されたリセットがリトライを含む許容時間内に開始されなかった場合、このエラー

コードがアサートされます。このエラーコードは、エラーコード 4 と同じ理由でアサートされます。これらエラーコード

の違いは、エラーコード 4 は SD-SDI モードへの遷移中にエラーが発生した場合にのみアサートされ、エラーコード 6 はSD-SDI モードを除くモードへの遷移中にエラーが発生した場合にのみアサートされるという点です。

7

RX SDI モードが 3G-SDI を除くモードに変更されるにもかかわらず、rxrate を変更する必要がない場合 (たとえば、SD-SDIモードから 3G-SDI モードへの変更)、 a7gtp_sdi_drp_control モジュールは gtrxreset に対して CDR のリセットを要求しま

す。 GTP ラッパーがリトライを含む許容時間内に gtrxreset の要求に応じなかった場合、このエラーコードがアサートされ

ます。

表 10 : tx_change_fail_code ポートのエンコード

値説明

0 このエラーコードは予約されています。

1 フルリセットシーケンスまたは GTP 初期化シーケンスの実行中、GTP TX にシリアルクロックを供給する PLL がリセッ

ト後リトライを含む許容時間内に plllock 信号をアサートできなかったことを示します。

2GTP 初期化シーケンス、GTP フルリセットシーケンス、またはアプリケーションで要求された gttxreset シーケンスの実

行中、 GTP トランシーバーが gttxreset のアサート後リトライを含む許容時間内に txresetdone 信号をネゲートできなかっ

たことを示します。 GTP トランシーバーが gttxreset のアサートに応答できないことを示します。

3GTP 初期化シーケンス、GTP フルリセットシーケンス、またはアプリケーションで要求された gttxreset シーケンスの実

行中、 GTP トランシーバーが gttxreset 後リトライを含む許容時間内に txresetdone 信号をアサートできなかったことを示

します。


SDI デモンストレーションの例


SDI のタイミング制約

SDI ラッパーおよび SDI コアについては、クロックの周期にのみ制約を適用する必要があります。ここ

でいうクロックとは、 SDI ラッパーの clk、 rx_usrclk、 tx_usrclk、および gtp_drpclk ポートへ適用され

るクロックです。これらの制約の設定例は、ここで提供する SDI アプリケーション例の制約ファイルを

参照してください。


このアプリケーションノートでは、2 つの SDI デモンストレーションアプリケーションを紹介します。

これらのデモンストレーションのソースコードは Verilog のみで提供しています。 ISE または Vivadoツールを使用して、これらのデモンストレーションを構築する手順については、ソースコードが含まれ

ている xapp1097.zip ファイル内の readme.txt ファイルをお読みください。生成済みの FPGA コンフィギュレーションファイルも両言語で提供されており、Artix-7 FPGA AC701 評価ボードにロード

できます。これらのデモンストレーションを実行するには、 Inrevium 社製 TB-FMCH-3GSDI2A FMCが必要です。これを AC701 ボードの FMC コネクタへ接続することで、SDI ケーブルドライバーと SDIケーブルイコライザーが提供されます。またこの FMC は、GTP トランシーバーの基準クロックとして

使用される SDI 特有のクロックソースも提供します。

デュアル SDI デモンストレーション

このデモアプリケーションには、2 つの SDI RX インターフェイスと 2 つの SDI TX インターフェイス

があり、これらはすべて独立しています。 AC701 ボードは 2 つの GTP トランシーバーしか FMC コネ

クタへ接続しないため、このデモンストレーションでは 2 つの SDI RX と 2 つの SDI TX インターフェ

イスに制限されています。これは、 Artix-7 FPGA または SDI コアの制限ではなく、特定のボードにの

み適用される制限です。

各 SDI TX は、ビデオパターンジェネレーターで駆動されます。各 SDI TX の SDI モード、ビデオ

フォーマット、およびビデオパターンは、 ChipScope™ Pro Analyzer の VIO (Virtual I/O) ビューで個

別に選択できます。

各 SDI RX のステータスは、 ChipScope Pro Analyzer の VIO ウインドウでモニターできます。各 SDIRX で受信したビデオデータは、ChipScope Pro Analyzer の ILA (Integrated Logic Analyzer) ビューに

表示できます。

Vivado ロジック解析を ChipScope Pro Analyzer の代わりに使用できますが、 ChipScope Pro Analyzerでは SDI デモンストレーションによりよく対応したユーザーインターフェイスが提供されます。した

がって、ChipScope Pro Analyzer の使用を推奨しており、このアプリケーションノートで提供される手

順は ChipScope Pro Analyzer にのみ対応しています。

Inrevium 社製 SDI FMC ボードには、SDI インターフェイス用のコネクタが 6 つあります。CH0-RX および CH0-TX と表示されているコネクタは、初の GTP トランシーバーの SDI RX と TX コネクタで、

CH1-RX および CH1-TX と表示されているコネクタは 2 番目の GTP トランシーバーの SDI RX およ

び TX コネクタです。

4 GTP トランシーバーがリトライを含む許容時間内に txratedone 出力をアサートして txrate が問題なく完了したことを示

すことができなかったことを示します。

5アプリケーションが、 SDI ラッパーの tx_m 入力を変更して txsysclksel の動的な変更を要求する場合、 txsysclksel の変更

前に gttxreset がアサートされます。 GTP トランシーバーがリトライを含む許容時間内に gttxreset のアサートに応じて

txresetdone 出力をネゲートできなかった場合、このエラーコードで txsysclksel 変更シーケンスにエラーが発生します。

6txsysclksel の動的変更実行中に gttxreset がアサートされます。シーケンスの後に gttxreset がネゲートされます。 GTPトランシーバーが、gttxreset のネゲート後リトライを含む許容時間内に txresetdone 出力をアサートできなかった場合、こ

のエラーコードで txsysclksel 変更シーケンスにエラーが発生します。

7 このエラーコードは予約されています。

表 10 : tx_change_fail_code ポートのエンコード

値説明




図 23 のデモンストレーションブロック図では、初の GTP トランシーバーへ接続される片方の SDIチャネルを示しています。このデモンストレーションでは、初の GTP トランシーバーが GTP PLL のリセットを行う PLL マスターであることを除いては、両 SDI チャネルは同じです。

Inrevium 社製 SDI FMC ボードには、 148.5MHz および 148.5/1.001MHz のオシレーターがあり、この

デモンストレーションでは GTP クワッドの PLL0 および PLL1 に基準クロックを供給するためにそれ

ぞれ使用しています。 GTP トランスミッターは、すべての SDI ビットレートに対応できるように 2 つの PLL からのシリアルクロックを動的に切り換えます。

Inrevium 社製のボード上にある LMH1983 デバイスは、制御モジュールが必要とする DRP クロックと

固定周波数クロックに使用される 27MHz クロックを Artix-7 FPGA に提供します。

このデモンストレーションでは、SDI インターフェイスを簡単に 2 回複製できるように、SDI ラッパー、

ビデオパターンジェネレーター、 TX クロックイネーブルジェネレーター、 ChipScope VIO/ILA モジュール、そしてその他のロジックを 1 つのモジュール (a7_sdi_rxtx) に含めています。このモジュー

ルは、デザインの上位モジュールに 2 回インスタンシエートされます。

デュアル SDI デモンストレーションの実行に必要なものは次のとおりです。

• ザイリンクスの Artix-7 FPGA AC701 評価キット

• Inrevium 社製 TB-FMCH-3GSDI2A SDI FMC

• DIN 1.0/2.3 から BNC へのコンバーターケーブル (TB-FMCH-3GSDI2A に付属)


図 23 : デュアル SDI のブロック図

GTP Wrapper

PLL0

PLL1

148.5 MHz

148.35 MHz

IBUFDS_GTE2

BUFG

Divider

TX

Divider

RX

txoutclk

txusrclk

txusrclk2

drpclk

CableEQ

SDI Out

SDI In

rxoutclk

rxusrclk

rxusrclk2

VideoPattern

Generators

VPIDGen

10

11

40

2txsysclkset

clk

tx_video_a_y_in

txrate

tx_video_a_c_in

tx_line_a

gtp_txsysclksel

gtp_txrate

tx_mode

TX VPID Data

txdatagtp_txdata

gtp_rxrate

gtp_rxdata

rx_usrclk

ClockEnable

Generator

3tx_ce

VIO

RX ErrorsRX StatusRX VPID

10

32

ILA

RX Video Timing

rx_ds1a

rx_ds2a

10rx_ds1b

rx_ds2b

GTP ResetsGTP ResetsGTP StatusGTP Status

DRPDRP

a7_sdi_rxtx Module

SDI Wrapper

gtp_drpclk

BUFG

BUFG

rxn

rxp

tx_usrclk

27 MHz

IBUFDS_ GTE2

X1097_23_090613

txn

txp

rxrate

rxdata

10

10

10

VIO




• SDI 信号ソース

• SDI 信号シンク (SDI トランスミッターからの信号を表示するための波形モニターまたはその他の

デバイス)

• ChipScope Pro Analyzer をインストールした PC

Inrevium 社製 SDI FMC ボードは、 AC701 ボード上の FMC コネクタへ接続します (図 24 を参照)。

このデモンストレーションを実行するには、 ChipScope Pro Analyzer が必要です。 ChipScope ProAnalyzer を使用して SDI トランスミッターを制御したり、ステータスや SDI レシーバーからの受信

データを分析します。 AC701 ボードは、付属の USB JTAG ケーブルを用いて ChipScope Pro Analyzerをインストールした PC へ接続します。

このアプリケーションノートで提供する ac701_sdi_demo.bit というファイルは、 ChipScope ProAnalyzer を使用する AC701 ボード上の Artix-7 FPGA へロードします。このビットファイルを FPGAへロードした後、ChipScope Pro Analyzer で ac701_sdi_demo.cpj という ChipScope Analyzer のプロ

ジェクトファイルを開いてください。このプロジェクトファイルを開くと、図 25 のような画面が表示

されます。 5 つの VIO ビューがあり、各 RX および TX を示すビューが 1 つずつ (合計 4 つ)、そして 2


図 24 : AC701 ボードと TB-FMCH-3GSDI2A ボードの接続

USB Cablefor JTAG

SDIConnectors TB-FMCH-3GSDI2A AC701 Board

X1097_24_072013




つの GTP PLL のロックステータスを示すビューが 1 つです。また、 2 つの ILA 波形ビューがあり、そ

れぞれがデモンストレーションの各レシーバーを示しています (図 25 の「Minimized ( 小化)」を参照)。

SDI トランスミッターで生成される信号を観察するために、SDI 波形モニターまたはその他の SDI デバ

イスを SDI TX の出力へ接続します。 Inrevium 社製 SDI FMC ボードの SDI コネクタは、標準 BNC コネクタではないため、これらの DIN 1.0/2.3 コネクタを標準 BNC コネクタへ接続するにはアダプター

ケーブルが必要です。

各 SDI トランスミッターには VIO 制御ビューが 1 つあります。図 26 に TX1 の VIO 制御ビューを示

します。各トランスミッターはそれぞれの VIO ビューで制御されます。図 26 に TX1 の VIO ビューを

示します。


図 25 : ChipScope Pro Analyzer でデュアル SDI プロジェクトを開いた画面

PLL StatusVIO

RX1 ILA(Minimized)

RX0 ILA(Minimized)

RX0 ILATrigger Setup

RX1 ILATrigger SetupTX1 VIO RX0 VIO RX1 VIO

X1097_25_103013

TX0 VIO




TX VIO ビューにある初の 3 つのアイテムは、それぞれ後に実行された GTP TX 初期化シーケンス

または動的変更シーケンスのステータスを示します。後のシーケンスが正常に完了した場合は、

[Change Done] インジケーターが緑色になります。シーケンスにエラーが発生した場合は、[Change Fail]インジケーターが赤色になり、 [Change Failure Code] にエラーの原因が示されます (表 10 を参照)。

[TXRESETDONE] インジケーターと [PLL LOCK] インジケーターは、 GTP トランシーバーからのこ

れら 2 つの信号のステータスを示します。通常の動作中は、これら両インジケーターは緑色になります。

表 11 に示すように、TX の [Bit Rate]、[Video Format] および [SDI Mode] の組み合わせによって、SDIトランスミッターで生成される SDI 信号のフォーマットが決定します。


図 26 : デュアル SDI デモンストレーションの TX VIO 制御ビュー

TX Change Done Status

TX Change Fail Status

TX Change Failure Code

TXRESETDONE Status

TX PLL LOCK Status

TX Rate Toggle Button

TX Video Format Selection

TX Test Pattern Selection

TX SDI Mode Selection

TX GTP Full Reset Button

TX GTP Reset Button

X1097_26_072013

表 11 : クワッド SDI デモンストレーションの TX ビデオフォーマットの選択

TX のビデオフォーマット

HD-SDI (SDI モード = 0) 3G-SDI (SDI モード = 2) SD-SDI

(SDI モード = 1)TX ビットレート = 0 TX ビットレート = 1 TX ビットレート = 0 TX ビットレート = 1

0 720p 50Hz 無効無効無効 NTSC

1 1080pSF 24Hz 1080pSF 23.98Hz 無効無効 PAL

2 1080i 60Hz 1080i 59.94Hz 無効無効 NTSC

3 1080i 50Hz 無効無効無効 PAL

4 1080p 30Hz 1080p 29.97Hz 1080p 60Hz 1080p 59.97Hz NTSC

5 1080p 25Hz 無効 1080p 50Hz 無効 PAL

6 1080p 24Hz 1080p 23.98Hz 無効無効 NTSC

7 720p 60Hz 720p 59.94Hz 無効無効 PAL




TX のビデオパターン値には、SDI TX を駆動するビデオパターンジェネレーターで生成されるビデオ

テストパターンを選択します。HD-SDI および 3G-SDI モードの場合は、3 つのテストパターンがあり

ます。

• 0 = SMPTE RP 219 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

• 2 = 75% カラーバー

SD-SDI モードの場合は、 2 つのテストパターンがあります。

• 0 および 2 = SMPTE EG 1 カラーバー

• 1 および 3 = SDI パソロジカルチェックフィールド

TX VIO ビューの下方部分には、GTP TX をリセットするボタンが 2 つあります。[TX GTP Full Reset]は PLL (TX0 のみ) および GTP TX ユニットの両方をリセットします。 TX1 は PLL マスターではない

ため、 TX1 VIO ビューのフルリセットボタンでリセットされません。 [TX GTP Reset] は GTP TX ユニットのみをリセットし、 PLL はリセットしません。

それぞれの SDI レシーバーには、レシーバーのステータスをモニターするための VIO ビューと、 SDIRX で受信したビデオデータを表示できる ILA ビューがあります。図 27 に、レシーバーの 1 つの VIOビューを示します。

SDI RX が入力される SDI 信号にロックされると、 [RX Locked] インジケーターが緑色になり、ロック

されていない場合は灰色になります。


図 27 : デュアル SDI デモンストレーションの RX ステータスビュー

RX Locked Status

RX Change Done Status

RX Change Fail Status

RX Change Failure Code

RX SDI Signal Type

RX Bit Rate

SDI Transport Video Format

SDI Transport Frame Rate

ST 352 Payload ID Data Bytes

ST 352 Payload ID Packet Valid

RX Error Indicator

RX Error Count

RX Error Clear Button

RX GTP Full Reset Button

RX GTP Reset Button

X1097_27_072013




[RX SDI Mode] には、受信する SDI 信号のタイプ (SD-SDI、HD-SDI、3G-SDI level A、または 3G-SDIlevel B) が示されます。このフィールドでは、 3G-SDI level B-DL および 3G-SDI level B-DS を区別し

ません。

[RX Bit Rate] には、受信する SDI 信号のビットレートが示されます。

[SDI Transport Video Format] には SDI 信号で検出されたビデオ転送に関する情報が、 [SDI TransportFrame Rate] には SDI 信号で検出されたビデオ転送のフレームレートが示されます。これらは共に、転

送ストラクチャを基準としており、画像フォーマットとは関係ありません。たとえば、 3G-SDI levelB-DL インターフェイスで信号 1080p 50Hz が転送される場合、この転送は 1080i 25Hz (フレームレー

ト ) として検出されてレポートされます。

[ST 352 PID] (ST 352 ペイロード ID データバイト ) は、 4 データバイトの ST 352 ペイロード ID パケットです。これらはバイト 1 が左側、バイト 3 が右側にあり、 [ST 352 PID Valid] が緑色の場合のみ

有効です。

[RX Error] インジケーターは、CRC または EDH エラーが検出された場合は赤色になり、エラーが検出

されていない場合は灰色になります。エラーの検出後、 [RX Error Clear] をクリックして手動でリセッ

トされるまで、このインジケーターは赤色のままです。 [RX Error Count] は、カウンターが後にクリ

アされてから受信した CRC の数 (HD-SDI および 3G-SDI モードの場合) または EDH エラーの数

(SD-SDI モードの場合) を整数値で示します。エラーカウンターは、 [RX Error Clear] をクリックして

手動でクリアできます。また、入力される SDI 信号がビットレートを変更して SDI RX が信号へ再ロッ

クする必要がある場合は、エラーカウンターが自動的にクリアされます。ただし、エラーカウンター

は新しい SDI 信号へロックするプロセスの早い段階で自動クリアされるため、SDI RX が新しい SDI 信号へ完全にロックした時点でエラー数は通常 0 になりません。

RX VIO ビューの下方部分には、GTP RX をリセットするボタンが 2 つあります。[RX GTP Full Reset]は PLL (RX0 のみ) および GTP RX ユニットの両方をリセットします。 RX1 は PLL マスターではない

ため、 RX1 VIO ビューのフルリセットボタンで PLL (RX1) はリセットされません。 [RX GTP Reset]は GTP RX ユニットのみをリセットし、 PLL はリセットしません。

図 28 では、ChipScope Pro Analyzer ILA を使用して SDI レシーバーで受信したデータを表示させる方

法を示しています。各レシーバーには、出力へ接続された ILA があります。これらの ILA を使用する

には、ChipScope Pro Analyzer の前面にトリガーセットアップと波形ビューを表示させる必要があり

ます。それには、図 28 で示す画面の左上部にある [Project] パネル内の適切な UNIT の下にある [TriggerSetup] と [Waveform] をクリックします。 UNIT 3 は RX0 の ILA で、 UNIT 6 は RX1 の ILA です。




[Trigger Setup] ビューでは、トリガーポイントやストレージクオリフィケーションを変更できます。比

較ユニットは 2 つあり、通常は ILA キャプチャをトリガーするために比較ユニット M0 を使用し、デー

タストレージに条件を与えるために比較ユニット M1 を使用します。このため、通常クロックイネー

ブルが High のとき、 SD-SDI モードでは、有効なデータワードのみキャプチャされます。 ChipScopeプロジェクトファイルの ac701_sdi_demo.cpj には、 EAV をトリガーするようにコンフィギュレー

ションされている M0、そしてクロックイネーブルが High の場合にのみデータをキャプチャするよう

に構成されている M1 が含まれています。

選択したレシーバーの、トリガーの設定ビューまたは波形エリアのいずれかで、三角の [play] をクリッ

クして ILA によるキャプチャを開始します (図 28 を参照)。キャプチャバッファーは、複数ラインのビ

デオデータをキャプチャするのに十分な大きさが必要です。

SDI パススルーデモンストレーション

2 つ目の SDI デモンストレーションでは、RX で受信したデータを TX が常に再送信するパススルーコンフィギュレーションで、 1 つの SDI RX と 1 つの SDI TX が互いに接続されています。図 29 に、こ

のデモンストレーションのブロック図を示します。


図 28 : ChipScope ILA を使用してデュアル SDI デモンストレーションの RX データを表示

Use this area to select the desired RX ILA Waveform andTrigger Setup windows and bring them to the foreground.

Click here to start capturingdata with the ILA.

ILA Trigger Setup window

ILA Waveform window

X1097_28_103013




PLL0 は、 148.5MHz の基準クロックにロックされ、 GTP RX ユニットへシリアルクロックを供給しま

す。 GTP RX からのデータは、 SDI RX データパスを通って非同期 FIFO へ送られます。 FIFO は、 RXクロックドメイン (rx_usrclk) から TX クロックドメイン (tx_usrclk) へデータを移動します。 HD-SDIおよび 3G-SDI モードの場合、GTP RX からのリカバリクロック (rxoutclk) は Si5324 デジタル PLL を通ってジッターを削減し、その後 PLL1 の基準クロックとして使用されます。 SD-SDI モードの場合、

rxoutclk はリカバリクロックではないため、 TX の基準クロックを生成するには使用できません。代わ

りに、 27MHz SD-SDI RX クロックイネーブル信号 (rx_ce_sd) が Si5324 へ送られて 148.5MHz に逓

倍され、ジッターも削減されます。 PLL1 は、 Si5324 からの基準クロックにロックされ、 GTP TX ユニットへシリアルクロックを供給します。データは、 TX クロックドメインの非同期 FIFO から読み出

され、 SDI TX データパスへ送られます。 SDI TX データパスから出力された SDI データは、 GTP TXへ送られてシリアル化されます。

SDI パススルーデモンストレーションの実行に必要なものは次のとおりです。

• ザイリンクスの Artix-7 FPGA AC701 評価キット

• Inrevium 社製 TB-FMCH-3GSDI2A SDI FMC

• DIN 1.0/2.3 から BNC へのコンバーターケーブル

• SDI 信号ソース

• SDI 信号シンク (SDI トランスミッターからの信号を表示するための波形モニターまたはその他の

デバイス)

• ChipScope Pro Analyzer (オプション) をインストールし、 ZC706 ボードの JTAG USB コネクタへ

接続された PC


図 29 : SDI パススルーデモンストレーション

GTP Wrapper

PLL1Si5324 IBUFDS_GTE2

BUFG

Divider

TX

Divider

RX

drpclk

txn

txp

CableEQ

SDI Out

SDI In

10

10

clk

tx_video_a_y_in

txrate

tx_video_a_c_in

gtp_txrate

txdata gtp_txdata

rxrate gtp_rxrate

rxdata gtp_rxdata

rx_usrclk

ClockEnable

Generatortx_ce

10

a7_sdi_pass Module

SDI Wrapper

gtp_drpclk

BUFGrxn

rxp

tx_usrclk

27 MHz

PLL0148.5MHz

IBUFDS_GTE2

txoutclk

txusrclk

txusrclk2

tx_video_b_y_in

tx_video_b_y_in10

3

GTP ResetsGTP ResetsGTP StatusGTP Status

DRPDRP

10rx_ds2b

10

rx_ds1b

10rx_ds2a

10

rx_ds1a

rxoutclk

rxusrclk

rxusrclk2

rx_mode_SD

rx_mode

tx_mode

rx_ce_sd

Sync2

2

rden

rdclkwclk

wren

AsyncFIFO

BUFG

X1097_29_072013




Inrevium 社製 SDI FMC は、 AC701 上の FMC コネクタへ接続します (図 24 を参照)。 Inrevium 社製

ボードでアクティブな SDI コネクタは、 CH0-RX および CH0-TX のみです。 SDI 信号ソースは、

CH0-RX コネクタへ接続します。 SDI 信号は、 CH0-TX コネクタで再送信されます。

このアプリケーションノートで提供する ac701_sdi_pass_demo.bit というファイルは、 AC701ボード上の Artix-7 FPGA へロードします。このビットファイルを FPGA へロードした後、ChipScopePro Analyzer でプロジェクトファイル (ac701_sdi_pass_demo.cpj) を開いて SDI RX のステータ

スをモニター、または SDI RX からのデータをキャプチャ /モニターできます (図 30 を参照)。

このデザインには 2 つの ChipScope Analyzer VIO と 1 つの ILA があります。

一方の VIO ビューは GTP PLL (複数) および Si5324 デジタル PLL のステータスを示します。通常の

動作中は、 [TX PLL Locked] インジケーターおよび [RX PLL Locked] インジケーターは緑色になり、

[Si5324 Loss of Lock] インジケーターは灰色になります。 SDI RX の入力時、または SDI 入力信号が

ビットレートを変更した後の短期間に有効な SDI 入力信号がない場合、Si5324 は GTP RX からのリカ

バリクロックにロックされず、[Si5324 Loss of Lock] インジケーターが赤色になります。Si5324 がロッ

クされなければ、 TX PLL もロックされず、 [TX PLL Locked] インジケーターが灰色になります。これ

らの PLL ロックインジケーターおよびほかの VIO ビューの [RX Locked] インジケーターを観察する

ことで、 SDI 入力信号の変更後 SDI 出力が安定するまでに必要な時間の大部分が Si5324 のロック時間

であることがわかります。この VIO ビューには、 RX および TX それぞれに対応するフル GTP リセッ

トボタンがあります。これらのボタンは、関連する PLL のリセットを含む、 GTP RX または TX のフ

ルリセットを生成します。

もう一方の VIO ビューには、 SDI RX および TX のステータスが示されます。この VIO ビューにある

RX ステータスインジケーターと [RX Clear Errors] はデュアル SDI デモンストレーションの RX VIO


図 30 : パススルーデモンストレーションの ChipScope Analyzer ウィンドウ

ILA Trigger Setup WindowILA Waveform WindowRX/TX VIO WindowPLL & Reset Window

X1097_30_072113


FPGA リソースの使用数


ビューにあるものと機能的に同じです (図 27 を参照)。 RX ステータスインジケーターの説明は、該当

するセクションを参照してください。 VIO ビューの下方部分にある 3 つの TX ステータスインジケー

ターは、デュアル SDI デモンストレーションの TX VIO ビューにある同様の名前の TX ステータスインジケーターと機能的に同じです (図 26 を参照)。

1 つの ILA を使用して SDI RX からのデータをキャプチャおよびモニターします。これは、デュアル

SDI デモンストレーションの SDI RX ILA とまったく同じように動作します。

SDI パススルーデモンストレーションは、ChipScope Pro Analyzer なしでも使用できます。パススルー

SDI インターフェイスは、 SDI インターフェイスのステータスをモニターするための ChipScope ProAnalyzer を使用しなくても十分に機能します。

FPGA リソースの使用数

表 12 に、Artix-7 FPGA GTP トランシーバーと接続する SDI インターフェイスで必要な FPGA リソー

スを示しています。リソース使用数には、 SDI コアや SDI ラッパーなど、インターフェイスの実装に必

要なすべてのモジュールが含まれます。ここには、一般的なコンフィギュレーションのリソース使用数

を示します。ここに示す結果は、 Vivado ツール 2013.3 を使用して得た値です。

SDI レシーバーおよびトランスミッターインターフェイスデザインでは、MMCM ( ミックスドモード

クロックマネージャー) を使用しません。また、ブロック RAM または DSP ブロックも必要ありません。

通常、 SDI TX と SDI RX それぞれにグローバルクロックまたはリージョナルクロックが 1 つ必要で

す。その他、 SDI ラッパーにタイミング用として固定周波数のグローバルクロックが 1 つ必要です。こ

の固定周波数クロックは、通常 GTP DRP クロックとしても使用されます。FPGA に実装された SDI インターフェイスの数に関わらず、このような固定周波数のグローバルクロックは 1 つしか必要ありませ

ん。

制約 GTP トランシーバーとの RX および TX データパスには 20 ビット幅を使用しているため、これらのデ

ザインの大クロック周波数は 148.5MHz となります。 -1 スピードグレードの Artix-7 FPGA のタイ

ミング要件を満たすのは難しいため、 SDI コアでは -1 スピードグレードデバイスはサポートされてい

ません。 SDI アプリケーションの場合、 -2 またはそれ以上のスピードグレードデバイスが必要です。

すでに説明したとおり、 FPGA コンフィギュレーションが完了してから GTP トランシーバーが完全に

初期化されるまで、 GTP トランシーバーからの RXOUTCLK の周波数は 297MHz になります。 SDIラッパーは、 RXOUTCLK 周波数が 148.5MHz 以下に降下するまで SDI コアの RX 部をリセット状態

に保持します。

制約ファイルの例は、リファレンスデザインと共に提供されており、SDI インターフェイスに必要なタ

イミングおよび配置の制約例として使用できます。タイミングに関して必要なのは、 GTP トランシー

バーからの rxoutclk および txoutclk のクロック周期制約と、DRPCLK および SDI ラッパーの clk ポー

トで使用される固定周波数クロックの周期制約を適用することだけです。 rxoutclk および txoutclk 制約

では、クロック周期を 148.5MHz に指定してください。配置に関しては、 rxp/rxn と txp/txn ピンに制約

を適用したり、あるいは XY 座標システムを使用して GTP トランシーバーを実際の位置に制約するこ

とで GTP トランシーバーを任意の位置に制約配置するだけです。この際、同じ GTP ラッパーにインス

表 12 : Artix-7 FPGA GTP SDI インターフェイスに必要な FPGA リソース数

リファレンスデザイン LUT FF

SDI RX (EDH プロセッサあり ) と TX 3337 2855

SDI RX (EDH プロセッサなし ) と TX 2818 2456

SDI RX (EDH プロセッサあり ) 2080 1861

SDI RX (EDH プロセッサなし ) 1581 1462

SDI TX 1247 994


用語解説


タンシエートされたすべての GTP トランシーバーは、同じ GTP クワッドタイル内に含めるように制

約する必要があります。

用語解説表 13 では、このアプリケーションノートで使用される用語について説明しています。

表 13 : 用語解説

用語説明

3G-SDI SMPTE ST 424 規格の一般的な総称で、3Gb/s シリアルデジタルインターフェイス [参照 13] の略です。 3G-SDI は、 ST 425-1 で定義

された 3 つのマッピングモード (3G-SDI level A、 level B-DL、お

よび level B-DS) をサポートしています。これらのマッピングモー

ドの詳細は、『Source Image Format and Ancillary Data Mapping forthe 3 Gb/s Serial Interface』 (ST 425-1) [参照 14] を参照してくださ

い。

補助 (ANC) データアクティブ画像データに使用されない SDI データストリームに組

込まれたビデオ以外のデータです。ANC データとして非常に一般的

ものとしては、エンベデッドオーディオがあります。 ANC データ

は、 SMPTE の『Television – Ancillary Data Packet and SpaceFormatting 』 (ST 291) [参照 15] の定義に基づいて、補助データパケットにフォーマットする必要があります。

データストリーム SDI インターフェイスを通る実際のデータを指します。データスト

リームは、 SDI インターフェイスを通過する際、転送データ構造に

従ってフォーマットする必要があります。

EDH SMPTE の『Error Detection Checkwords and Status Flags for Use inBit-Serial Digital Interfaces for Television』 (RP165) [参照 12] で定

義されている SD-SDI 用のエラー訂正およびハンドリングプロト

コルです。

エンベデッドオーディオ一般に、SDI 信号の補助データとして伝搬されるデジタルオーディ

オのことを指します。

EAV (アクティブビデオの終了) SDI 準拠のデータストリームの場合、 EAV はデータストリームに

特有な連続する 4 ワードであり、ラインのアクティブ部分の終了や

垂直帰線区間の開始をマーキングします。各ビデオラインは、 EAVの初のワードで開始すると考えられています。

HD-SDI SMPTE の『1.5 Gb/s Signal/Data Serial Interface』 (ST 292-1) [参照 16] の一般的な総称です。

インターレース (インターレース方式)

ビデオフレームが 2 つのシーケンシャルフィールドに分割された

映像の走査方式です。フィールド 1 には奇数ラインが含まれ、フィー

ルド 2 には偶数ラインが含まれます。フィールド 2 は、フィールド

1 の奇数ラインの間に表示されます。 2 つのフィールドは、半分の

フレームタイム差で異なる画を示します。

リンク画像の帯域幅がシリアルデジタルインターフェイスの大帯域幅

を超える場合は、シリアルデジタルインターフェイスを 2 つまた

は 3 つ結合して画像を転送する帯域幅を拡大できます。複数リンク

セットの各シリアルデジタルインターフェイスをリンクと呼びま

す。 SMPTE の『Dual Link 1.5 Gb/s Digital Interface for 1920x080and 2048 x 1080 Picture Formats』 (ST 372) [参照 17] では、 2 つの

HD-SDI リンクを使用してより高帯域幅のビデオフォーマットを

転送する方法について説明しています。ST 425-x ファミリのマルチ

リンク 3G-SDI 規格は、現在 SMPTE が開発中です [参照 14]。3G-SDI level B-DL 転送では、 1 つの 3G-SDI インターフェイス上

のデュアルリンク HD-SDI (ST 372) ペアを両方転送します。

3G-SDI level B-DL で伝搬される 2 つのそれぞれの HD-SDI 信号に

関しても依然としてリンクと呼びます。


リファレンスデザイン


リファレンスデザイン

このアプリケーションノートのリファレンスデザインは、次のリンクからダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=344558

表 14 に、リファレンスデザインの詳細を示します。

ペイロード ID ビデオペイロード ID (VPID) とも呼ばれるペイロード ID は、

SMPTE の『Payload Identifier Codes for Serial Digital Interfaces』(ST 352) [参照 7] で定義される補助データパケットです。 4 つの

データワードを持つ ST 352 ペイロード ID パケットは、ビデオ画

像の特性 (ビデオフォーマット、フレームレート、走査構造、色空

間など) およびそのペイロードの転送に使用される SDI インター

フェイスの種類を識別します。マルチリンクインターフェイスの場

合、ペイロード ID には個々のリンクを区別するビットも含まれま

す。

プログレッシブノンインターレース映像走査方式です。プログレッシブフレームの

すべてのラインは、同じ画に属します。

SD-SDI 『SDTV Digital Signal/Data-Serial Digital Interface』 (ST 259) [参照 5] の総称で、 Standard-Definition Serial Digital Interface (標準精

細のシリアルデジタルインターフェイス) です。

シリアルデジタルインター

フェイス (SDI)元来は SMPTE の『Television – SDTV Digital Signal/Data – SerialDigital Interface』 (ST 259) として定義されていた

Standard-Definition Serial Digital Interface (標準精細のシリアルデジタルインターフェイス) です。HD-SDI や 3G-SDI の登場により、

混乱を避けるために SD-SDI と呼ばれるようになりました。ここで

は、SD-SDI、HD-SDI、および 3G-SDI の言及には総称的な SDI を用いていますが、具体的に ST 259 について言及する場合は常に

SD-SDI を使用しています。

SMPTE Society of Motion Picture and Television Engineers (映画テレビ技術

者協会) です。

SAV (アクティブビデオの開始) SDI 準拠のデータストリームの場合、 SAV はデータストリームに

固有の連続する 4 ワードであり、垂直帰線区間の終了やラインのア

クティブ部分の開始をマーキングします。通常サンプル 0 と呼ばれ

る、ラインの初のアクティブビデオサンプルは SAV のすぐ後に

続きます。

同期スイッチング(ポイント、イ

ンターバル、ライン)SMPTE の『Definition of Vertical Switching Point for SynchronousVideo Switching』 (RP 168) [参照 18] では、同期ビデオソースの切

り換えが可能なビデオフレームのポイントが定義されています。こ

れは通常、同期スイッチングポイントと呼ばれていますが、実際は

ライン上の正確なポイントというより、区間やラインの一部として

定義されます。同期スイッチング区間を含むラインを、同期スイッ

チングラインと呼ぶ場合があります。

タイミングリファレンス信号(TRS)

EAV シーケンスと SAV シーケンスの両方について言及する際に使

用する一般的な用語です。

トランスポートインターフェイスデータストリームのデータ組織です。トランス

ポートデータ層では、ビデオタイミング情報の伝送に使用される

EAV や SAV を定義します。

XYZ EAV と SAV の 4 番目のワードを XYZ ワードと呼びます。このワー

ドには、ビデオタイミングを示す水平 (H) ビットとフィールド (F)ビットが含まれます。 XYZ ワードには、 XYZ ワードのエラーを検

出できる保護ビットも含まれています。

表 13 : 用語解説 (続き)

用語説明

https://secure.xilinx.com/webreg/clickthrough.do?cid=344558


まとめ


ZIP ファイルに付属するファイルのディレクトリ構造については、readme.txt ファイルで説明してい

ます。

まとめこのアプリケーションノートでは、SMPTE SD/HD/3G-SDI コアと Artix-7 FPGA GTP トランシーバー

を使用して、 SMPTE SD-SDI、 HD-SDI、および 3G-SDI 規格に準拠した SDI インターフェイスを実装

する方法について説明しています。 SDI アプリケーションに GTP トランシーバーを使用する際に欠か

せないデバイス特有の制御ロジックについて解説し、また 2 つの SDI デモアプリケーションを用いて

Artix-7 FPGA における SDI インプリメンテーションについて詳しく説明しています。

参考資料このアプリケーションノートで言及した参考資料の一覧を次に示します。

1. 『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482)

2. 『高速シリアル I/O 向けに動的にプログラム可能な DRU』 (XAPP875)

3. 『Artix-7 FPGA データシート : DC 特性およびスイッチ特性』 (DS181)

4. 『Society of Motion Picture and Television Engineers (SMPTE) SD/HD/3G-SDI 製品ガイド』 (PG071)

次の資料は、 SMPTE (Society of Motion Picture and Television Engineers) のサイト (www.smpte.org)から入手できます。

表 14 : リファレンスデザインの詳細

パラメーター説明

全般

開発者 John Snow

ターゲットデバイス GTP トランシーバーを備える Artix-7 FPGA -2 スピードグレードまたはそれ以上

ソースコードの提供あり

ソースコードの形式 Verilog

既存のザイリンクスアプリケーションノート / リファ

レンスデザイン、 IP カタログ、サードパーティからデ

ザインへのコード /IP の使用

あり。 IP カタログの IP コアを使用

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレー

ションでのテストベンチの利用

なし

テストベンチの形式 N/A

使用したシミュレータ /バージョン N/A

SPICE/IBIS シミュレーションの実施 N/A

インプリメンテーション

使用した合成ツール/バージョン Vivado ツール 2013.3 および ISE Design Suite 14.7 の XST

使用したインプリメンテーションツール/バージョン Vivado ツール 2013.3 および ISE Design Suite 14.7

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム AC701 および TB-FMCH-3GSDI2A ボード


http://japan.xilinx.com/support/documentation/application_notes/xapp875.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=data+sheet

http://japan.xilinx.com/support/documentation/ip_documentation/v_smpte_sdi/v1_0/pg071-v-smpte-sdi.pdf

www.smpte.org


改訂履歴


5. ST 259 : 『Television – SDTV Digital Signal/Data – Serial Digital Interface』

6. ST 344 : 『Television – 540 Mb/s Serial Digital Interface』

7. ST 352 : 『Payload Identification Codes for Serial Digital Interfaces』

8. ST 274 : 『Television – 1920 x 1080 Image Sample Structure, Digital Representation and Digital Timing Reference Sequences for Multiple Picture Rates』

9. ST 296 : 『1280 x 270 Progressive Image 4:2:2 and 4:4:4 Sample Structure — Analog and Digital Representations and Analog Interface』

10. ST 2048-2 : 『2048 x 1080 Digital Cinematography Production Image FS/709 Formatting for Serial Digital Interface』

11. ST 295 : 『Television – 1920 x 1080 50-Hz - Scanning and Interface』

12. RP 165 : 『Error Detection Checkwords and Status Flags for Use in Bit-Serial Digital Interfaces for Television』

13. ST 424 : 『Television – 3 Gb/s Signal/Data Serial Interface』

14. ST 425-1 : 『Source Image Format and Ancillary Data Mapping for the 3 Gb/s Serial Interface』

15. ST 291-1 : 『Television – Ancillary Data Packet and Space Formatting』

16. ST 292-1 : 『1.5 Gb/s Signal/Data Serial Interface』

17. ST 372 : 『Dual Link 1.5 Gb/s Digital Interface for 1920 x 1080 and 2048 x 1080 Picture Formats』

18. RP 168 : 『Definition of Vertical Switching Point for Synchronous Video Switching』

改訂履歴次の表に、この文書の改訂履歴を示します。

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日付バージョン内容

2013 年 12 月 5 日 1.0 初版

http://www.xilinx.com/legal.htm#tos

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Automotive Applications Disclaimer


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