アルテラ・トランシーバphyのipコア・ユーザーガ …1g/10gbe...

アルテラ・トランシーバPHYのIPコア・ユーザーガイド

101 Innovation DriveSan Jose, CA 95134www.altera.com

UG-010802013.12.20

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目次

プロトコル固有のトランシーバPHYおよびネイティブ・トランシーバ

PHYの概要......................................................................................................1-1プロトコル固有のトランシーバPHY..................................................................................................1-1

ネイティブ・トランシーバPHY ..........................................................................................................1-2

非プロトコル固有のトランシーバPHY..............................................................................................1-4

トランシーバPHYのモジュール...........................................................................................................1-4

トランシーバ・リコンフィギュレーション・コントローラ......................................................1-5

トランシーバPHYのリセット................................................................................................................1-6

サポートされていない機能....................................................................................................................1-7

基本の使い方......................................................................................................2-1IPコアのインストールおよびライセンス..........................................................................................2-1

デザイン・フロー.....................................................................................................................................2-2

MegaWizard Plug-In Managerフロー.....................................................................................................2-3

パラメータの指定.........................................................................................................................2-3

IPコアのシミュレーション........................................................................................................2-5

10GBASE-R PHYのIPコア.................................................................................3-110GBASE-R PHYのリリース情報..........................................................................................................3-5

10GBASE-R PHYのデバイス・ファミリ・サポート.......................................................................3-5

Stratix IVデバイスにおける10GBASE-R PHYの性能およびリソース使用率............................3-6

Arria V GTデバイスにおける10GBASE-R PHYの性能およびリソース使用率.........................3-6

Arria V GZおよびStratix Vデバイスにおける10GBASE-R PHYの性能およびリソース使

用率..........................................................................................................................................................3-7

10GBASE-R PHYのパラメータ化..........................................................................................................3-7

一般オプション・パラメータ...............................................................................................................3-8

Stratix IVデバイスのアナログ・パラメータ...................................................................................3-11

10GBASE-R PHYインタフェース........................................................................................................3-13

10GBASE-R PHYのデータ・インタフェース..................................................................................3-14

10GBASE-R PHYのステータス、1588、およびPLL基準クロック・インタフェース..........3-17

Altera Corporation

アルテラ・トランシーバPHYのIPコア・ユーザーガイド目次-2

オプションのリセット・コントロールおよびステータス・インタフェース......................3-18

Arria V GTデバイスの10GBASE-R PHYクロック...........................................................................3-19

Arria V GZデバイスの10GBASE-R PHYクロック...........................................................................3-20

Stratix IVデバイスの10GBASE-R PHYクロック..............................................................................3-21

Stratix Vデバイスの10GBASE-R PHYクロック................................................................................3-22

10GBASE-R PHYレジスタ・インタフェースおよびレジスタの説明......................................3-23

Stratix IVデバイスの10GBASE-R PHYダイナミック・リコンフィギュレーション............3-30

Arria VおよびStratix Vデバイスの10GBASE-R PHYダイナミック・リコンフィギュレー

ション....................................................................................................................................................3-31

1588遅延要求............................................................................................................................................3-32

10GBASE-R PHY TimeQuestタイミング制約...................................................................................3-32

10GBASE-R PHYシミュレーション・ファイルおよびテストベンチ例..................................3-35

早期アクセスFECオプションを備えたバックプレーン・イーサネット

10GBASE-KR PHY IPコア.............................................................................4-110GBASE-KR PHYのリリース情報.......................................................................................................4-2

デバイス・ファミリへのサポート.......................................................................................................4-2

10GBASE-KR PHYのパフォーマンスおよびリソース使用率.......................................................4-3

10GBASE-KR PHYのパラメータ化.......................................................................................................4-4

10GBASE-KRのリンク・トレーニング・パラメータ ........................................................4-5

10GBASE-KRのオート・ネゴシエーション・パラメータ................................................4-6

10GBASE-Rパラメータ.................................................................................................................4-7

1GbEパラメータ.............................................................................................................................4-8

速度検出パラメータ.....................................................................................................................4-9

PHYのアナログ・パラメータ.................................................................................................4-10

10GBASE-KR PHY IPコアの機能の説明............................................................................................4-10

10GBASE-KR PHYアービトレーション・ロジック要件..............................................................4-14

10GBASE-KR PHYステート・マシンのロジック要件..................................................................4-15

順方向誤り訂正（74項）......................................................................................................................4-15

10BASE-KR PHYインタフェース........................................................................................................4-19

10GBASE-KR PHYクロックおよびリセット・インタフェース.................................................4-20

10GBASE-KR PHYデータ・インタフェース........................................................................4-22

10GBASE-KR PHYコントロールおよびステータス・インタフェース.......................4-25

デイジー・チェイン・インタフェース信号.......................................................................4-28

エンベデッド・プロセッサ・インタフェース信号..........................................................4-29

Altera Corporation

目次-3アルテラ・トランシーバPHYのIPコア・ユーザーガイド

ダイナミック・リコンフィギュレーション・インタフェース信号 .........................4-30

レジスタ・インタフェース信号.........................................................................................................4-32

10GBASE-KR PHYレジスタの定義.....................................................................................................4-33

PMAレジスタ...........................................................................................................................................4-55

PCSレジスタ.............................................................................................................................................4-55

PMAレジスタ...........................................................................................................................................4-56

1588遅延要求............................................................................................................................................4-57

10GBASE-KRデザインの作成...............................................................................................................4-58

10GBASE-KR MIFファイルの編集 .....................................................................................................4-59

デザイン例................................................................................................................................................4-60

コード.........................................................................................................................................................4-61

1G/10 GbpsイーサネットPHYのIPコア...........................................................5-11G/10GbE PHYのリリース情報.............................................................................................................5-2

デバイス・ファミリへのサポート.......................................................................................................5-3

10GBASE-KR PHYのパフォーマンスおよびリソース使用率.......................................................5-3

1G/10GbE PHYのパラメータ化.............................................................................................................5-4

1GbEパラメータ........................................................................................................................................5-5

速度検出パラメータ.................................................................................................................................5-6

PHYのアナログ・パラメータ................................................................................................................5-7

1G/10GbE PHYのインタフェース.........................................................................................................5-7

1G/10GbE PHYのクロックとリセット・インタフェース.............................................................5-8

1G/10GbE PHYのデータ・インタフェース.....................................................................................5-10

Standard SDR XGMIIデータへのXGMIIのマッピング..................................................................5-11

シリアル・データ・インタフェース................................................................................................5-13

1G/10GbEコントロールおよびステータス・インタフェース...................................................5-13

レジスタ・インタフェース信号.........................................................................................................5-15

1G/10GbE PHYのレジスタ定義 ..........................................................................................................5-16

PMAレジスタ...........................................................................................................................................5-17

PCSレジスタ.............................................................................................................................................5-18

10GBASE-KR GMII PCSレジスタ........................................................................................................5-19

PMAレジスタ...........................................................................................................................................5-22

1Gから10GbEへの1G/10GbEダイナミック・リコンフィギュレーション ...........................5-22

1G/10GbE PHYのアービトレーション・ロジック要件...............................................................5-23

1G/10GbE PHYのステート・マシン・ロジック要件....................................................................5-24

Altera Corporation


1G/10GbE MIFファイルの編集 ...........................................................................................................5-24

1G/10GbEデザインの作成.....................................................................................................................5-25

ダイナミック・リコンフィギュレーション・インタフェース信号 .....................................5-26

1G/10 GbpsイーサネットPHYのIPコア.............................................................................................5-28

デザイン例................................................................................................................................................5-29

シミュレーション・サポート.............................................................................................................5-31

TimeQuestタイミング制約....................................................................................................................5-31

コード.........................................................................................................................................................5-31

XAUI PHYのIPコア...........................................................................................6-1XAUI PHYのリリース情報.....................................................................................................................6-2

XAUI PHYのデバイス・ファミリへのサポート..............................................................................6-2

Stratix IVデバイスにおけるXAUI PHYの性能およびリソース使用率.......................................6-3

Arria V GZおよびStratix VデバイスにおけるXAUI PHYの性能およびリソース使用率...................................................................................................................................................................6-3

XAUI PHYのパラメータ化.....................................................................................................................6-4

XAUI PHYの一般的なパラメータ........................................................................................................6-4

XAUI PHYのアナログ・パラメータ....................................................................................................6-7

Arria II GX、Cyclone IV GX、HardCopy IVおよびStratix IVデバイスのXAUI PHYアナロ

グ・パラメータ....................................................................................................................................6-7

アドバンスド・オプション・パラメータ.........................................................................................6-8

XAUI PHYのコンフィギュレーション................................................................................................6-9

XAUI PHYのポート................................................................................................................................6-10

XAUI PHYのデータ・インタフェース.............................................................................................6-12

SDR XGMII TXインタフェース...............................................................................................6-13

SDR XGMII RXインタフェース...............................................................................................6-14

トランシーバのシリアル・データ・インタフェース.....................................................6-14

XAUI PHYのクロック、リセット、およびパワーダウン・インタフェース.......................6-15

XAUI PHYのPMAチャネル・コントローラ・インタフェース.................................................6-16

XAUI PHYのオプションのPMAコントロールおよびステータス・インタフェース.........6-17

XAUI PHYのレジスタ・インタフェースおよびレジスタの説明.............................................6-20

Arria II GX、Cyclone IV GX、HardCopy IV GX、およびStratix IV GXにおけるXAUI PHY

のダイナミック・リコンフィギュレーション.........................................................................6-29

Arria V、Arria V GZ、Cyclone V、およびStratix VデバイスにおけるXAUI PHYのダイナ

ミック・リコンフィギュレーション ........................................................................................6-30

Altera Corporation


ロジカル・レーンのアサインメント制約...........................................................................6-31

XAUI PHYのダイナミック・リコンフィギュレーション・インタフェース信号.....................................................................................................................................................6-31

シミュレーション・ファイルおよびテストベンチ例.................................................................6-32

Interlaken PHYのIPコア....................................................................................7-1Interlaken PHYのデバイス・ファミリへのサポート......................................................................7-2

Interlaken PHYのパラメータ化..............................................................................................................7-3

Interlaken PHYの汎用パラメータ.........................................................................................................7-3

Interlaken PHYのオプションのポート・パラメータ......................................................................7-5

Interlaken PHYのアナログ・パラメータ............................................................................................7-6

Interlaken PHYのインタフェース.........................................................................................................7-6

Interlaken PHYのAvalon-ST TXインタフェース................................................................................7-7

Interlaken PHYのAvalon-ST RXインタフェース..............................................................................7-12

Interlaken PHYのTXおよびRXシリアル・インタフェース.........................................................7-17

Interlaken PHYのPLLインタフェース................................................................................................7-17

デスキュー向けのInterlakenオプション・クロック.....................................................................7-18

Interlaken PHYのレジスタ・インタフェースおよびレジスタの説明......................................7-19

トランシーバのダイナミック・リコンフィギュレーションの必要性...................................7-24

ダイナミック・トランシーバ・リコンフィギュレーション・インタフェース.................7-25

Interlaken PHYのTimeQuestタイミング制約....................................................................................7-26

Interlaken PHYのシミュレーション・ファイルおよびテストベンチの例.............................7-26

PCI Express（PIPE）向けPHYのIPコア .........................................................8-1PCIe (PIPE)向けPHYのデバイス・ファミリ・サポート...............................................................8-3

PCIe (PIPE)向けPHYのリソース使用率..............................................................................................8-3

PCI Express (PIPE)向けPHYのIPコアのパラメータ化.....................................................................8-3

PCIe (PIPE)向けPHYの一般オプションのパラメータ....................................................................8-4

PCIe (PIPE)向けPHYのインタフェース..............................................................................................8-6

PCIe (PIPE)向けPHYのPHY MACからの入力データ......................................................................8-7

PCIe（PIPE）向けPHYのPHY MACへの出力データ....................................................................8-12

PCIe（PIPE）向けPHYのクロック.....................................................................................................8-14

Gen3デザインのPCIe (PIPE)向けPHYクロックSDCタイミング制約 .....................................8-15

PCIe (PIPE)向けPHYのオプションのステータス・インタフェース.......................................8-16

PCIe (PIPE)向けPHYのシリアル・データ・インタフェース.....................................................8-17

Altera Corporation


PCIe (PIPE)向けPHYのレジスタ・インタフェースおよびレジスタの説明 ........................8-18

Gen3データ・レートのPCIe (PIPE)向けPHYのリンク・イコライゼーション ...................8-26

フェーズ0 ......................................................................................................................................8-26

フェーズ1 ......................................................................................................................................8-26

フェーズ2（オプション）........................................................................................................8-27

フェーズ3（オプション）........................................................................................................8-28

リンク・パートナーのトランスミッタを調整するにあたっての推奨事項..............8-28

PCIe Gen3のダイナミックPMA調整のイネーブル........................................................................8-28

PCIe（PIPE）向けPHYのダイナミック・リコンフィギュレーション...................................8-29

ロジカル・レーンの割り当て制約.........................................................................................8-30

PCIe（PIPE）向けPHYのシミュレーション・ファイルおよびテストベンチ例.................8-30

カスタムPHYのIPコア......................................................................................9-1デバイス・ファミリ・サポート...........................................................................................................9-2

パフォーマンスおよびリソース使用率..............................................................................................9-3

カスタムPHYのパラメータ化................................................................................................................9-3

一般オプションのパラメータ...................................................................................................9-3

ワード・アラインメント・パラメータ..................................................................................9-8

レート・マッチFIFOのパラメータ........................................................................................9-12

8B/10Bエンコーダおよびデコーダのパラメータ..............................................................9-13

バイト・オーダのパラメータ.................................................................................................9-13

PLLリコンフィギュレーションのパラメータ....................................................................9-19

アナログ・パラメータ..............................................................................................................9-21

イーサネットのプリセット......................................................................................................9-21

インタフェース........................................................................................................................................9-24

データ・インタフェース..........................................................................................................9-24

クロック・インタフェース......................................................................................................9-30

オプションのステータス・インタフェース.......................................................................9-30

オプションのリセット・コントロールおよびステータス・インタフェース..........9-33

レジスタ・インタフェースおよびレジスタの説明..........................................................9-33

カスタムPHYのIPコアのレジスタ.........................................................................................9-35

ダイナミック・リコンフィギュレーション.......................................................................9-40

低レイテンシPHYの IPコア............................................................................10-1デバイス・ファミリへのサポート....................................................................................................10-2

Altera Corporation


パフォーマンスおよびリソース使用率............................................................................................10-2

低レイテンシPHYのパラメータ化.....................................................................................................10-3

一般オプションのパラメータ.............................................................................................................10-4

その他のオプションのパラメータ....................................................................................................10-8

PLLリコンフィギュレーション・パラメータ..............................................................................10-10

低レイテンシPHYのアナログ・パラメータ.................................................................................10-13

低レイテンシPHYのインタフェース..............................................................................................10-13

低レイテンシPHYのデータ・インタフェース.............................................................................10-13

オプションのステータス・インタフェース.................................................................................10-15

低レイテンシPHYのクロック・インタフェース........................................................................10-15

オプションのリセット・コントロールおよびステータス・インタフェース...................10-16

レジスタ・インタフェースおよびレジスタの説明....................................................................10-17

ダイナミック・リコンフィギュレーション.................................................................................10-20

シミュレーション・ファイルとテストベンチの例....................................................................10-22

確定的レイテンシPHYの IPコア....................................................................11-1確定的レイテンシのオート・ネゴシエーション..........................................................................11-2

確定的レイテンシの達成......................................................................................................................11-3

確定的レイテンシPHYの遅延見積もりロジック..........................................................................11-5

確定的レイテンシPHYのデバイス・ファミリへのサポート....................................................11-8

確定的レイテンシPHYのパラメータ化............................................................................................11-8

確定的レイテンシPHYの一般オプション・パラメータ.................................................11-9

確定的レイテンシPHYの追加のオプション・パラメータ ..........................................11-11

確定的レイテンシPHYのPLLリコンフィギュレーション・パラメータ ................11-14

確定的レイテンシPHYのアナログ・パラメータ............................................................11-16

確定的レイテンシPHYのインタフェース.....................................................................................11-16

確定的レイテンシPHYのデータ・インタフェース....................................................................11-17

確定的レイテンシPHYのクロック・インタフェース...............................................................11-21

確定的レイテンシPHYのオプションのTXおよびRXステータス・インタフェース........11-21

確定的レイテンシPHYのオプションのリセット・コントロールおよびステータス・イ

ンタフェース....................................................................................................................................11-23

確定的レイテンシPHYのレジスタ・インタフェースとレジスタ・インタフェースの説

明..........................................................................................................................................................11-24

確定的レイテンシPHYのダイナミック・リコンフィギュレーション.................................11-30

確定的レイテンシPHYのチャネル配置と使用 ............................................................................11-31

Altera Corporation


確定的レイテンシPHYのシミュレーション・ファイルとテストベンチの例 ................11-32

Stratix VトランシーバのネイティブPHYのIPコア......................................12-1Stratix VネイティブPHYのデバイス・ファミリへのサポート..................................................12-2

Stratix VネイティブPHYのパフォーマンスとリソース使用率..................................................12-3

パラメータのプリセット......................................................................................................................12-3

Stratix VネイティブPHYのパラメータ化.........................................................................................12-4

Stratix VネイティブPHYの汎用パラメータ ........................................................................12-4

Stratix VネイティブPHYのPMAパラメータ........................................................................12-6

ネイティブPHYのStandard PCSパラメータ.......................................................................12-14

Stratix VネイティブPHYの10G PCSパラメータ ...............................................................12-30

Stratix VネイティブPHYのインタフェース ..................................................................................12-49

Stratix VネイティブPHYの共通インタフェース・ポート.............................................12-50

Standard PCSのインタフェース・ポート...........................................................................12-56

10G PCSインタフェース..........................................................................................................12-62

Stratix VネイティブPHYのSDCタイミング制約 ..........................................................................12-80

Stratix VネイティブPHYのダイナミック・リコンフィギュレーション..............................12-81

シミュレーション・サポート...........................................................................................................12-82

Arria Vトランシーバ・ネイティブPHY IPコア.......................................13 15-1サポートされるデバイス・ファミリ...........................................................................................13 15-2

パフォーマンスおよびリソース使用率......................................................................................13 15-3

Arria VネイティブPHYのパラメータ化......................................................................................13 15-3

一般的なパラメータ..........................................................................................................................13 15-3

PMAパラメータ..................................................................................................................................13 15-5

TX PMAパラメータ...............................................................................................................13 15-6

TX PLLパラメータ.................................................................................................................13 15-7

RX PMAパラメータ...............................................................................................................13 15-9

標準PCSパラメータ.........................................................................................................................13 15-11

位相補償FIFO........................................................................................................................13 15-14

バイト・オーダリング・ブロック・パラメータ.......................................................13 15-15

バイト・シリアライザおよびデシリアライザ...........................................................13 15-178B/10B......................................................................................................................................13 15-17

レート・マッチFIFO...........................................................................................................13 15-18

ワード・アライナおよびビット・スリップ・パラメータ.....................................13 15-19

Altera Corporation


ビット反転と極性反転.......................................................................................................13 15-21

インタフェース................................................................................................................................13 15-23

共通インタフェース・ポート..........................................................................................13 15-23

Standard PCSのインタフェース・ポート......................................................................13 15-30

SDCタイミング制約........................................................................................................................13 15-36

ダイナミック・リコンフィギュレーション............................................................................13 15-37

シミュレーション・サポート......................................................................................................13 15-38

Arria V GZトランシーバ・ネイティブPHY IPコア.....................................14-1Arria V GZネイティブPHYがサポートするデバイス・ファミリ.............................................14-2

Arria V GZネイティブPHYのパフォーマンスとリソース使用率.............................................14-3

パラメータのプリセット......................................................................................................................14-3

Arria V GZネイティブPHYのパラメータ化.....................................................................................14-4

Arria V GZネイティブPHYの一般的なパラメータ ...........................................................14-5

Arria V GZネイティブPHYのPMAパラメータ....................................................................14-7

ネイティブPHYのStandard PCSパラメータ.......................................................................14-14

Arria V GZ Native PHYの10G PCSパラメータ ...................................................................14-30

Arria V GZネイティブPHYのインタフェース .............................................................................14-49

Arria V GZネイティブPHYの共通インタフェース・ポート........................................14-50

標準PCSインタフェースのポート........................................................................................14-57

10G PCSインタフェース..........................................................................................................14-62

Arria V GZネイティブPHYのSDCタイミング制約 .....................................................................14-79

Arria V GZネイティブPHYのダイナミック・リコンフィギュレーション..........................14-80

シミュレーション・サポート...........................................................................................................14-81

Cyclone Vトランシーバ・ネイティブPHY IPコアの概要...........................15-1Cyclone デバイス・ファミリの概要..................................................................................................15-2

Cyclone VネイティブPHYのパフォーマンスおよびリソース使用率......................................15-2

CycloneVネイティブPHYのパラメータ化........................................................................................15-2

汎用パラメータ........................................................................................................................................15-3

PMAパラメータ.......................................................................................................................................15-4

TX PMAパラメータ....................................................................................................................15-5

TX PLLパラメータ.......................................................................................................................15-7

RX PMAパラメータ....................................................................................................................15-8

標準PCSパラメータ................................................................................................................................15-9

Altera Corporation


位相補償FIFO.............................................................................................................................15-11

バイト・オーダリング・ブロック・パラメータ............................................................15-12

バイト・シリアライザおよびバイト・デシリアライザ...............................................15-148B/10B...........................................................................................................................................15-15

レート・マッチFIFO................................................................................................................15-16

ワード・アライナおよびビットスリップ・パラメータ...............................................15-16

ビット反転と極性反転............................................................................................................15-18

インタフェース.....................................................................................................................................15-20

共通インタフェース・ポート...............................................................................................15-21

Cyclone V標準PCSインタフェースのポート.....................................................................15-27

SDCタイミング制約.............................................................................................................................15-31

ダイナミック・リコンフィギュレーション.................................................................................15-32

シミュレーション・サポート...........................................................................................................15-33

トランシーバ・リコンフィギュレーション・コントローラのIPコアの概

要....................................................................................................................16-1トランシーバ・リコンフィギュレーション・コントローラのシステムの概要.................16-2

トランシーバ・リコンフィギュレーション・コントローラのパフォーマンスおよびリ

ソース使用率......................................................................................................................................16-5

MegaWizard Plug-In Managerにおけるトランシーバ・リコンフィギュレーション・コン

トローラのIPコアのパラメータ化 .............................................................................................16-6

Qsysにおけるトランシーバ・リコンフィギュレーション・コントローラのIPコアのパ

ラメータ化...........................................................................................................................................16-6

一般オプションのパラメータ.................................................................................................16-6

トランシーバ・リコンフィギュレーション・コントローラのインタフェース.................16-9

MIFリコンフィギュレーション管理Avalon-MMマスタ・インタフェース...............16-9

トランシーバ・リコンフィギュレーション・インタフェース..................................16-10

リコンフィギュレーション管理インタフェース............................................................16-12

トランシーバ・リコンフィギュレーション・コントローラのメモリ・マップ...............16-14

トランシーバ・リコンフィギュレーション・コントローラのキャリブレーション機能

...............................................................................................................................................................16-16

オフセット・キャンセレーション......................................................................................16-16

デューティ・サイクル・キャリブレーション................................................................16-16

補助トランスミッタ（ATX）PLLのキャリブレーション............................................16-16

Altera Corporation


トランシーバ・リコンフィギュレーション・コントローラのPMAアナログ・コント

ロール・レジスタ .........................................................................................................................16-17

トランシーバ・リコンフィギュレーション・コントローラのEyeQレジスタ...................16-20

トランシーバ・リコンフィギュレーション・コントローラのDFEレジスタ....................16-24

レジスタ・ベースのリコンフィギュレーションを使用したDFEの制御 ...........................16-27

DFE連続アダプティブ・モードをオンにする.................................................................16-27

トリガDFEモードをオンにする............................................................................................16-28

マニュアル・モードのDFEを使用して第1タップの値を設定する ..........................16-28

トランシーバ・リコンフィギュレーション・コントローラのAEQレジスタ...................16-29

トランシーバ・リコンフィギュレーション・コントローラのATX PLLキャリブレー

ション・レジスタ...........................................................................................................................16-32

トランシーバ・リコンフィギュレーション・コントローラのPLLリコンフィギュレー

ション.................................................................................................................................................16-33

トランシーバ・リコンフィギュレーション・コントローラのPLLリコンフィギュレー

ション・レジスタ...........................................................................................................................16-36

トランシーバ・リコンフィギュレーション・コントローラのDCDキャリブレーショ

ン・レジスタ....................................................................................................................................16-39

トランシーバ・リコンフィギュレーション・コントローラのチャネルおよびPLLリコ

ンフィギュレーション...................................................................................................................16-40

チャネル・リコンフィギュレーション..............................................................................16-40

PLLリコンフィギュレーション............................................................................................16-41

トランシーバ・リコンフィギュレーション・コントローラのストリーマ・モジュール

のレジスタ.........................................................................................................................................16-41

リコンフィギュレーションにあたってのMIFのモード0ストリーミング ..............16-45

リコンフィギュレーションにあたってのモード1Avalon-MMダイレクト書き込み...................................................................................................................................................16-45

MIFの生成...............................................................................................................................................16-46

結合チャネルまたはGTチャネルを有するデザインのMIFの作成 .......................................16-46

MIFフォーマット..................................................................................................................................16-47

xcvr_diffmifgenユーティリティ.........................................................................................................16-49

縮小MIFの作成.......................................................................................................................................16-51

レジスタ・ベースのリコンフィギュレーションを使用したトランシーバ設定の変更

...............................................................................................................................................................16-52

レジスタ・ベースの書き込み...............................................................................................16-52

レジスタ・ベースの読み取り...............................................................................................16-53

Altera Corporation


ストリーマ・ベースのリコンフィギュレーションを使用したトランシーバ設定の変更

...............................................................................................................................................................16-53

ダイレクト・ライトのリコンフィギュレーション........................................................16-53

ストリーマ・ベースのリコンフィギュレーション........................................................16-55

Stratix VおよびArria V GZのネイティブPHYのパターン・ジェネレータ............................16-56

ストリーマ・ベースのリコンフィギュレーションを使用してStandardPCSのPRBS

ベリファイアをイネーブルする.....................................................................................16-56


ジェネレータをイネーブルする ....................................................................................16-57

ストリーマ・ベースのリコンフィギュレーションを使用して10GPCSのPRBSジェ

ネレータあるいはベリファイアをイネーブルする..................................................16-58


ジェネレータおよびベリファイアをディセーブルする ........................................16-61

論理チャネルの番号付け....................................................................................................................16-61

それぞれ4つの結合チャネルを有する2つのPHYのIPコア・インスタンス ..........16-64

8つの結合チャネルを有するPHYのIPコア・インスタンス.........................................16-65

それぞれに非結合チャネルを有する2つのPHYのIPコア・インスタンス...........................16-66

PHYのIP接続へのトランシーバ・リコンフィギュレーション・コントローラ................16-67

複数のトランシーバPHYのインスタンスにおけるTX PLLのマージ ..................................16-68

ループバック・モード........................................................................................................................16-69

トランシーバPHYリセット・コントローラのIPコア.................................17-1トランシーバのPHYリセット・コントローラ用のサポートされるデバイス・ファミリ

.................................................................................................................................................................17-3

トランシーバのPHYリセット・コントローラのパフォーマンスとリソース使用率.................................................................................................................................................................17-4

トランシーバ、PHYリセット・コントローラIPのパラメータ化............................................17-4

トランシーバ、PHYリセット・コントローラのパラメータ....................................................17-4

トランシーバPHYのリセット・コントローラ・インタフェース............................................17-7

保税PCSおよびPMAチャネルのタイミング制約.........................................................................17-12

Stratix V、Arria V、およびArria V GZデバイスのトランシーバPLLのIP

コア................................................................................................................18-1トランシーバPLL PHYのパラメータ化............................................................................................18-2

トランシーバPLLのパラメータ..........................................................................................................18-3

Altera Corporation


トランシーバPLLの信号........................................................................................................................18-4

QSFアサインメントを使用するアナログ・パラメータの設定..................19-1Assignment Editorを使用したQSFアサインメントの作成............................................................19-1

Arria Vデバイスのアナログ設定.........................................................................................................19-2

Arria Vデバイスのアナログ設定.............................................................................................19-2

Arria VデバイスのGlobalまたはComputed値を有するアナログ設定 .........................19-4

Arria V GZデバイスのアナログ設定................................................................................................19-11

Arria V GZデバイスのアナログ設定....................................................................................19-11

GlobalまたはComputedのデフォルト値を有するArria V GZデバイスのアナログ

設定 .........................................................................................................................................19-15

Cyclone Vデバイスのアナログ設定.................................................................................................19-28XCVR_IO_PIN_TERMINATION............................................................................................19-28XCVR_REFCLK_PIN_TERMINATION.................................................................................19-28XCVR_TX_SLEW_RATE_CTRL.............................................................................................19-29XCVR_VCCR_ VCCT_VOLTAGE..........................................................................................19-29

Cyclone VデバイスのGlobalまたはComputed値を有するアナログ設定....................19-30

Stratix Vデバイスのアナログ設定....................................................................................................19-37

Stratix VデバイスのアナログPCB設定 ...............................................................................19-37

Stratix VデバイスのGlobalまたはComputedのデフォルト値を有するアナログ設定...................................................................................................................................................19-41

Stratix IVデバイスからStratix Vデバイスへの移行......................................20-1Stratix IVおよびStratix Vトランシーバのダイナミック・リコンフィギュレーションに

おける違い...........................................................................................................................................20-2

Stratix IVおよびStratix VデバイスにおけるXAUI PHYパラメータの違い..............................20-3

Stratix IVおよびStratix VデバイスにおけるXAUI PHYポートの違い.......................................20-6

Stratix IVおよびStratix VデバイスにおけるPCIe PHY (PIPE)パラメータ用PHYのIPコア

の違い .................................................................................................................................................20-8

Stratix IVおよびStratix VデバイスにおけるPCIe PHY (PIPE)ポート用PHYのIPコアの違

い..........................................................................................................................................................20-10

Stratix IVおよびStratix VデバイスにおけるカスタムPHYのパラメータの違い..................20-13

Stratix IVおよびStratix VデバイスにおけるカスタムPHYポートの違い...............................20-14

トランシーバPHYのIPコアに関する追加情報.............................................21-1

Altera Corporation


トランシーバPHY IPコアの旧リリースの改訂履歴.....................................................................21-6

アルテラへのお問い合わせ................................................................................................................21-38

Altera Corporation


1プロトコル固有のトランシーバPHYおよびネイティブ・トランシーバPHYの概要2013.12.20

UG-01080 署名フィードバック

Arria V、Cyclone V、およびStratix Vは、3タイプのトランシーバPHY実装とカスタマイズをサポートしています。

3タイプのトランシーバPHY実装は以下のとおりです。

• プロトコル固有のPHY

• 非プロトコル固有のPHY

• ネイティブ・トランシーバPHY

プロトコル固有のトランシーバPHYは、特定のプロトコルを実装するためにPMAおよびPCSをコンフィギュレーションします。これとは対照的に、ネイティブPHYは、ユーザーのデザイン要件を満たすためにトランシーバのコンフィギュレーションを可能にし、低レベル・ハードウェアへ

の幅広いアクセスを提供します。プロトコル固有のPHYには、XAUIやInterlakenが含まれます。

なお、トランシーバPHYをデザインに実装する際には、リコンフィギュレーションおよびリセット・コントローラを含むことが必須になります。

プロトコル固有のトランシーバPHYプロトコル固有のトランシーバPHYは、動作を指定するための少数のパラメータのみを残して、固有のプロトコルの要件を満たすために多くのPCSをコンフィギュレーションします。

アルテラで提供しているプロトコル固有のトランシーバPHYは以下の通りです。

• 1G/10 Gbpsイーサネット• 10GBASE-R• バックプレーン・イーサネット10GBASE-KR PHY• Interlaken• PCI Express用のPHY IPコア（PIPE）• XAUI

各トランシーバPHYはそれぞれ、コントロール・レジスタおよびステータス・レジスタにアクセスするためにAvalon®Memory-Mapped（Avalon-MM）インタフェースを、またデータ転送でMACと接続するためにAvalon Streaming（Avalon-ST）インタフェースを含んでいます。

ISO9001:2008登録済

© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX wordsand logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All otherwords and logos identified as trademarks or service marks are the property of their respective holders as described atwww.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance withAltera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumesno responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.

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https://www.altera.com/servlets/subscriptions/alert?id=UG-01080mailto:[email protected]?subject=%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3%20(UG-01080%202013.12.20)%20%E3%83%97%E3%83%AD%E3%83%88%E3%82%B3%E3%83%AB%E5%9B%BA%E6%9C%89%E3%81%AE%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90PHY%E3%81%8A%E3%82%88%E3%81%B3%E3%83%8D%E3%82%A4%E3%83%86%E3%82%A3%E3%83%96%E3%83%BB%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90PHY%E3%81%AE%E6%A6%82%E8%A6%81&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82http://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

次の図は、プロトコル固有のトランシーバPHYのIPコアを構成するトップ・レベルのモジュールを示しています。図が示すように、アルテラのトランシーバ・リコンフィギュレーション・コン

トロールIPコアは、個別にインスタンス化されます。

図 1-1: トランシーバPHYのトップレベルのモジュール

To MAC

To HSSI Pins

Transceiver PHY

PMAPCSCustomized functionality for:

10GBASE-R10GBASE-KR

1G/10GBASE-RXAUI

InterlakenPCI Express PIPE

Avalon-STTX and RX

Avalon-MMControl &

StatusPCS & PMA

Control & StatusRegister Memory Map

SReset

Controller

S

Altera TransceiverReconfiguration

Controller

Offset CancellationAnalog Settings

Avalon-MM PHYManagement

Read & WriteControl & Status

Registers

M

Avalon-MM master interfaceM

S

Avalon-MM slave interfaceS

PLL CDR

Rx Deserializer

Tx Serializer

EmbeddedController

ネイティブ・トランシーバPHY各デバイス・ファミリは、Vシリーズのデバイス以降、ハードウェアへの低レベルのアクセスを供給するために個別のネイティブPHY IPコアを提供しています。よってArria V、Arria V GZ、Cyclone VおよびStratix Vデバイスにはそれぞれ、個別のIPコアがあります。

ネイティブPHYでは、ユーザーの要求に応じてトランシーバの設定をカスタマイズすることが可能です。また、ネイティブPHYを使用して、PCSデータパスをダイナミックにリコンフィギュレーションすることもできます。さらに、選択したプロトコル・モードに応じて、ビルトイン・

ルールが指定したオプションを検証します。次の図はStratixVのネイティブPHYを表しています。

プロトコル固有のトランシーバPHYおよびネイティブ・トランシーバPHYの概要Altera Corporation


UG-01080ネイティブ・トランシーバPHY1-2 2013.12.20

mailto:[email protected]?subject=%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3%20%E3%83%97%E3%83%AD%E3%83%88%E3%82%B3%E3%83%AB%E5%9B%BA%E6%9C%89%E3%81%AE%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90PHY%E3%81%8A%E3%82%88%E3%81%B3%E3%83%8D%E3%82%A4%E3%83%86%E3%82%A3%E3%83%96%E3%83%BB%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90PHY%E3%81%AE%E6%A6%82%E8%A6%81%20(UG-01080%202013.12.20)&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

図 1-2: Stratix V トランシーバのネイティブPHY IPコア

PLLsPMA

altera_xcvr_native_Transceiver Native PHY

TransceiverReconfiguration

Controller

Reconfiguration to XCVR

Reconfiguration from XCVR

TX and RX Resets

Calilbration BusyPLL and RX Locked

RX PCS Parallel Data

TX PCS Parallel Data

CDR Reference Clock

(when neither PCS is enabled)

TX PLL Reference ClockSerializer/

ClockGeneration

Block

RX Serial Data

toFPGA fabric

TransceiverPHY ResetController

TX PMA Parallel DataRX PMA Parallel Data

TX Serial DataSerializer

Deserializer

StandardPCS

(optional)

10G PCS(optional)

図が示すように、Stratix VのネイティブPHYは、個別にインスタンス化されたトランシーバ・リコンフィギュレーション・コントローラおよびトランシーバPHYリセット・コントローラに接続します。

表1-1: ネイティブ・トランシーバPHYのデータパス

Cyclone VArria V GZArria VStratix Vデータパス

-ありありありPMAダイレクト：

このデータパスは、レイテ

ンシを最小限に抑えながら

FPGAファブリックを直接PMAに接続します。この時、FPGAファブリック内の必要なPCS機能を実装することが必須になります。

Altera Corporationプロトコル固有のトランシーバPHYおよびネイティブ・トランシーバPHYの概要


1-3ネイティブ・トランシーバPHYUG-010802013.12.20


Cyclone VArria V GZArria VStratix Vデータパス

ありありありありスタンダード：

このデータパスは、TXとRXチャネルのための完全なPCSおよびPMAを提供します。個々のモジュールをイネー

ブルまたはディセーブルす

ること、あるいはデータ幅

を指定することによって、

スタンダード・データパス

をカスタマイズすることが

できます。

-あり-あり10G：

10Gデータパスは高性能データパスです。このデータパ

スは、TXとRXチャネルのための完全なPCSおよびPMAを提供します。個々のモ

ジュールをイネーブルまた

はディセーブルすること、

あるいはデータ幅を指定す

ることによって10Gデータパスをカスタマイズすること

ができます。

非プロトコル固有のトランシーバPHY非プロトコル固有のトランシーバPHYは、プロトコル固有のトランシーバPHYよりも柔軟な設定を提供します。非プロトコル固有のトランシーバPHYには、カスタムPHY、低レイテンシPHY、および確定的レイテンシPHY IPコアが含まれます。

各PHYはそれぞれ、コントロール・レジスタおよびステータス・レジスタにアクセスするためにAvalon®Memory-Mapped（Avalon-MM）インタフェースを、また、データ転送でMACと接続するためにAvalon Streaming（Avalon-ST）インタフェースを含んでいます。

トランシーバPHYのモジュール以下のセクションでは、トランシーバPHYに属するモジュールを簡単に紹介します。



UG-01080非プロトコル固有のトランシーバPHY1-4 2013.12.20


PCS

PCSは、ネットワーク・プロトコルの物理層仕様の一部を実装しています。選択したプロトコルに応じて、PCSは様々な機能を含みます。最も一般的に含まれる機能には、8B/10B、64B/66B、または64B/67Bエンコーディングおよびデコーディング、レート・マッチング、クロック補償、スクランブルおよびデスクランブル、ワード・アライメント、位相補償、エラー監視、およびギアボックスなどがあります。

PMA

PMAは、デバイスの外部ピンに差動シリアル・データを送受信します。送信（TX）チャネルは、プログラマブル・プリエンファシスおよびプログラマブル・出力差動電圧（VOD）をサポートし、パラレル入力データ・ストリームをシリアル・データに変換します。受信（RX）チャネルは、プロセスのばらつきやプログラマブル・イコライゼーションを修正するためのオフセット・キャンセレーションをサポートし、PCS内における各プロセスのためにシリアル・データをパラレル・データに変換します。またPMAには、各RXチャネル向けの独立したCDRロジックを持つクロック・データ・リカバリ（CDR）モジュールも含まれています。

Avalon-MM PHYマネージメント・インタフェース

Avalon-MM PHY管理モジュールを使用して、プロトコル固有のトランシーバPHYのPCSおよびPMA内で、コントロール・レジスタおよびステータス・レジスタの読み取りや書き込みをすることができます。Avalon-MM PHY管理モジュールは、Avalon-MMマスタ・ポートおよびスレーブ・ポートの両方を含み、ブリッジとして機能します。例えば、スレーブ・ポートにおいてエンベデット・コントローラから受信したコマンドをマスタ・ポートへ転送する役割を果たします。Avalon-MM PHY管理マスタ・インタフェースは、PCSおよびPMAレジスタのAvalon-MMスレーブ・ポートとトランシーバ・リコンフィギュレーション・モジュールを接続し、シンプルで標準的なインタフェースを介してAvalon-MMスレーブ・コンポーネントを管理することを可能にします。（詳細につきましては、「トランシーバPHYのトップレベルのモジュール」ご参照ください。）

トランシーバ・リコンフィギュレーション・コントローラアルテラのトランシーバ・リコンフィギュレーション・コントローラは、Arria V、Cyclone V、およびStratix Vデバイスのアナログ設定をダイナミックにリコンフィギュレーションします。

リコンフィギュレーションは、28 nmデバイスにおけるプロセス、電圧、温度（PVT）によるばらつきを補償することを可能にし、トランシーバを含むArria V、Cyclone V、およびStratix Vデバイスには不可欠の機能です。トランシーバ・リコンフィギュレーション・コントローラの詳細に

つきましては「トランシーバ・リコンフィギュレーション・コントローラのIPコア」の項をご参照ください。また、リセット・コントローラは、トランシーバPHY内に含まれるかトランシーバPHYリセット・コントローラとして説明されるように、個別にインスタンス化されたコンポーネントとして存在します。



1-5トランシーバ・リコンフィギュレーション・コントローラUG-010802013.12.20


トランシーバPHYのリセットこのセクションでは、エンベデット・リセット・コントローラおよび個別にインスタンス化され

たトランシーバPHYリセット・コントローラのIPコアについての概要を説明します。

エンベデッド・リセット・コントローラは、信頼性の高いトランシーバ・リンクの初期化を確実

にするとともに、TXおよびRX、あるいは両方のチャネルを初期化します。また、ユーザーはカスタム、低レイテンシ・トランシーバ、および確定的レイテンシPHYにおける自動リセット・コントローラをディセーブルすることができます。エンベデッド・リセット・コントローラをディ

セーブルすると、TXおよびRXチャネルをパワーダウンし、アナログ・リセット信号およびデジタル・リセット信号はトランシーバPHYの最上位ポートになります。これらのポートや、アルテラが提供するトランシーバ・リセット・コントローラIPコアを使用して、カスタム・リセット・シーケンスのデザインが可能になります。

トランシーバPHYリセット・コントローラIPコアは、正常な動作をイネーブルするためにトランシーバの全てのリセット・シーケンスを処理します。トランシーバPHYリセット・コントローラIPはクリア・テキストで提供されますので、要件に合うように変更、修正することができます。トランシーバPHYリセット・コントローラの詳細につきましては、「トランシーバ・リコンフィギュレーション・コントローラのIPコア」の項をご参照ください。

デザイン中の異なるトランシーバの、それぞれのリセット要件に対応するために、PHY IPコアの複数のインスタンスをインスタンス化します。例えば、カスタムPHY IPコアの20チャネルを含むデザインで、12チャネルが自動リセット・コントローラを使用してカスタム・プロトコルを実行し、8チャネルがRXリセットの手動コントロールを要求する場合、カスタムPHY IPコアの2つのインスタンスをインスタンス化し、そのうち1つを自動モードで、もう1つを独自のリセット・ロジックで使用するためにカスタマイズします。詳細につきましては、カスタムPHY一般オプション中の「イネーブル・エンベデッド・リセット・コントロール」をご参照ください。

Stratix Vデバイスのリセット・コントロールの詳細につきましては、 Stratix Vデバイス・ハンドブックVolume 3の「Stratix Vデバイスのトランシーバ・リセット・コントロール」を、Stratix IVデバイスはStratixIVデバイス・ハンドブックVolume4の「リセット・コントロールおよびパワー・ダウン」を、Arria Vデバイスは「Arria Vデバイスのトランシーバ・リセット・コントロールおよびパワーダウン」を、Cyclone Vデバイスは「Cyclone Vデバイスのトランシーバ・リセット・コントロールおよびパワー・ダウン」を、それぞれご参照ください。

関連情報

• Stratix Vデバイスのトランシーバ・リセット・コントロール

• リセット・コントロールおよびパワー・ダウン

• Arria Vデバイスのトランシーバ・リセット・コントロールおよびパワーダウン

• Cyclone Vデバイスのトランシーバ・リセット・コントロールおよびパワー・ダウン



UG-01080トランシーバPHYのリセット1-6 2013.12.20

http://www.altera.com/literature/hb/stratix-v/stx5_52004.pdfhttp://www.altera.com/literature/hb/stratix-iv/stx4_siv52004.pdfhttp://www.altera.com/literature/hb/arria-v/av_53003.pdfhttp://www.altera.com/literature/hb/cyclone-v/cv_53003.pdfmailto:[email protected]?subject=%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3%20%E3%83%97%E3%83%AD%E3%83%88%E3%82%B3%E3%83%AB%E5%9B%BA%E6%9C%89%E3%81%AE%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90PHY%E3%81%8A%E3%82%88%E3%81%B3%E3%83%8D%E3%82%A4%E3%83%86%E3%82%A3%E3%83%96%E3%83%BB%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90PHY%E3%81%AE%E6%A6%82%E8%A6%81%20(UG-01080%202013.12.20)&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

サポートされていない機能プロトコル固有のトランシーバPHYおよびネイティブ・トランシーバPHYは、現行リリースのQsysではサポートされていません。



1-7サポートされていない機能UG-010802013.12.20


2基本の使い方2013.12.20

UG-01080 署名フィードバック

この章では、どのアルテラのIPコアでもすぐに使用できるよう、アルテラのIPコアのデザイン・フローの概要を説明します。

アルテラのIPライブラリは、Quartus IIのインストール・プロセスの一部としてインストールされます。ユーザーはライブラリから任意にアルテラのIPコアを選択し、パラメータ化することができます。アルテラでは、多種多様なアプリケーションに対応するため、IPコアのカスタマイズを可能にする統合パラメータ・エディタを提供しています。パラメータ・エディタは、パラメー

タ値の設定およびオプションのポートの選択についての手引きとなります。以下のセクションで

は、一般的なデザイン・フローおよびアルテラのIPコアの使用について説明します。

IPコアのインストールおよびライセンスアルテラのIPライブラリは、Quartus IIソフトウェアと一緒に提供されます。また、アルテラのウェブサイトからダウンロードすることもできます。

次の図はアルテラのIPコアをインストールしたあと

アルテラ・トランシーバphyのipコア・ユーザーガ …1g/10gbe...

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