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2008/01/25 EDS Fair 2008 『今さら聞けないDFT』

今さら聞けない今さら聞けないDFTDFT

- テストクライシスって本当？今再び注目されるスキャン設計 -

2008/01/25 EDS Fair 2008 『今さら聞けないDFT』 1

世界初のスキャン設計の論文世界初のスキャン設計の論文 !!!!•昭和43年度電子通信学会全国大会

•小林亮松江茂樹柴宏•（日本電気株式会社）

•この回路はクロックⅠに関しては通常の順序回路動作を行い、クロックⅡに対しては全FF回路がシフトレジスタとして動作する。

1968年電子通信学会 NEC

1977年ＤＡＣ IBM LSSDの論文

約10年

今年は今年はSCANSCAN生誕生誕4040周年周年 !!!!

出展：小林他(信学会全国大会1968)


テストクライシステストクライシス

•１チップのテストコストが２，０００円

高集積化高速化

テストパターンの増加テスト種別の追加

LSI

テストデータ量

•それでも不良品が見分けられない

1.E-07

1.E-06

1.E-05

1.E-04

1.E-03

1.E-02

1.E-01

1982

1985

1988

1991

1994

1997

2000

2003

2006

2009

2012

Cos

t (C

ents

/Tra

nsis

tor)

ITRS 1997 - Test Silicon Manufacturing ITRS 2001 - Test


LSIテストとは？LSILSIテストとは？テストとは？


製造段階での配線の断線やショート等の製造不良を

試験機（テスタ）を使って検出する作業

・正しく動作するものがつくられているか？

・製造されたＬＳＩが良品か不良品かを判定する

製造不良が皆無は現実的には考えにくい不十分なテストー＞不良品を市場に出荷

LSILSIテストとはテストとは

テスタ＝ ATE: Automatic Test Equipment

Fig. 1-2, D. Gizopoulos, Advances in Electronic Testing, Springer


LSILSIテストの概念テストの概念

ｺﾝﾊﾟﾚｰﾀドライバ

被ﾃｽﾄLSIDUT (Device Under Test)

時間

LSIﾃｽﾀ

ﾃｽﾄﾊﾟﾀｰﾝ期待値ﾊﾟﾀｰﾝ

比較結果ﾘｽﾄ

PASS（良品）

応答＝期待値

FAIL（不良品）

応答＝期待値

ﾃｽﾄﾊﾟﾀｰﾝ

LSIﾃｽﾄ入力ﾊﾟﾀｰﾝ

ﾃｽﾄ応答ﾊﾟﾀｰﾝ

101010101 0111010

101010101 0111010

101010101 0111010

101010101 0111010

101010101 0111010


設計検証と製品テスト設計検証と製品テスト

•設計検証(Design Verification) - 設計エラーの検出

設計したLSIが機能的・性能的に仕様を満足することを確認する作業

-論理仕様，タイミング仕様

-動作ﾏｰｼﾞﾝ

-ｼﾐｭﾚｰｼｮﾝ，ﾀｲﾐﾝｸﾞ解析等CAD

•製品テスト(Manufacturing Test) - 製造不良の検出

製造欠陥による不良を検出し，LSIが出荷条件を満たすことを確認する作業

-製造LSIﾁｯﾌﾟから良品を選別

-LSIテスタ(ATE)あるいは実機テスト


LSILSI設計から出荷までのフローと製品テスト工程設計から出荷までのフローと製品テスト工程

LSIテスタ

シミュレータ

仕様

ＬＳＩ

設計ﾃﾞｰﾀ

LSI設計

設計検証

ウェハ工程

ウェハテスト

ﾊﾟｯｹｰｼﾞﾝｸﾞ工程

バーンイン工程

出荷ﾃｽﾄ

ＬＳＩ

ﾃｽﾄ生成

LSIテスタ

ﾃｽﾄﾍﾞﾝﾁ

ﾃｽﾄﾊﾟﾀｰﾝﾃｽﾄﾊﾟﾀｰﾝ

構造ﾃｽﾄ機能ﾃｽﾄ

設計

製造（前工程）

製造（後工程）

製品ﾃｽﾄ

ボード実装＆テスト

セット実装＆テスト

LSIカスタマ

へ

セットカスタマ

へ


ＬＳＩテスタＬＳＩテスタ

（資料提供：株式会社アドバンテスト様）

ADVANTEST ADVANTEST SoCSoCテストシステムテストシステム T6577 T6577


テストコストテストコスト

テストコストに影響を与える要素テスタの費用

テスト時間

人件費（設計者，オペレータ）

EDA（Electronic Design Automation）ツール

故障解析装置・ツール

チップ面積の増加

評価尺度数円／秒


故障故障カバレージカバレージ(Fault Coverage)(Fault Coverage)

•故障カバレージ

•テストパターンで検出された故障の割合

•故障カバレージはテストパターンの品質を判定する尺度

•高い故障カバレージが目標となる

検出された故障数故障カバレージ(%) ＝

全故障数×100


故障モデルとは故障モデルとは

LSIで発生する多くの不良を論理的に扱えるようにモデル化したもの

初期不良配線間ショート不良配線の断線不良配線層間コンタクト不良トランジスタのリーク不良トランジスタのゲート膜破壊特性不良

経時劣化不良エレクトロマイグレーションストレスマイグレーション金属配線の腐食ホットキャリアの注入

故障モデル

（単一縮退故障など）モデル化

物理欠陥

・テストで検出対象とする目標の設定・テスト品質を評価する尺度の設定・不良解析の実現

目的


故障は回路内に１箇所のみ存在

信号線の論理レベルが‘0’または‘1’に固定した故障

0縮退故障：stuck-at-0

1縮退故障：stuck-at-1

故障箇所は各論理ゲートの入力端子または出力端子

テストパターン生成とは，回路内の故障を検出するための入力とその期待値を求めることである

単一縮退故障単一縮退故障検出検出


DFT (Design for Testability)とは？DFT (Design for Testability)DFT (Design for Testability)とは？とは？


テスト容易化設計出現の背景テスト容易化設計出現の背景

LSIの大規模化，複雑化

テストパターン生成困難テスト設計工数大

テストコスト/チップコスト増大設計コスト，シリコンコストの相対的低下

設計段階でテストを考慮チップ面積を犠牲にしてテスト容易に

テスト容易化設計(DFT: Design For Testability)


テスト容易化設計テスト容易化設計(DFT: Design For Testability)(DFT: Design For Testability)とはとは

•可制御性（例えばオーバフロー・フラグ）と

•可観測性を

向上するテスト用の特別な回路（例えばスキャン）を付加し，-テスト品質(故障カバレージ)の目標達成-テスト開発期間の短縮-テスト・コスト(テスト開発工数,テスタコスト)の削減

•欠点として回路付加によるオーバーヘッド(チップ面積，遅延，外部端子)が生じる

•利点と欠点のトレードオフ評価が必要


スキャンスキャン設計設計の概念の概念

組合せ回路

・・・・

・・・・

・・FF

FF

FF

PI PO

CK

•ノーマルモード

組合せ回路

・・・・

・・・・

PI PO

•テストモード

順序回路として動作

擬似PI 擬似PO

全てのFFを

外部ピンから

直接制御・観

測可能

組合せ回路としてテスト

・・・・

Scan

In

Scan

Out

Scan

FF

PI：Primary Input(原始入力)PO：Primary Output(原始出力)

擬似PI 擬似PO

擬似PI 擬似PO

スキャンチェーンスキャンチェーン


スキャンの利点と限界スキャンの利点と限界

スキャンの利点

(1) 順序回路－＞組合せ回路

(2) 可制御性と可観測性が向上

(3) ツールによるテストパターン生成が容易

(4) 故障解析

スキャンの限界

(1) 面積増加

(2) 遅延増加

(3) 設計へのインパクト


MUXSCAN(MultiplexedMUXSCAN(Multiplexed--D Scan)D Scan)方式方式

組合せ回路

CK

DSISM

SFFQ

SO

Scan Mode

PI

PI

PO

PO

Scan In Scan Out

System Clock

CK

DinD

SI SO

QQ

CKSM

DFF

MUX SFF

System Clock

Scan Mode SI Selected D Selected

ｼﾌﾄﾓｰﾄﾞｷｬﾌﾟﾁｬﾓｰﾄﾞ

CK

DSISM

SFFQ

SO

CK

DSISM

SFFQ

SO


SFF

SFF

SFF

System Clock

Scan In

Scan Mode

縮退故障のテス縮退故障のテストのトの手順手順(1) (1) スキャンインスキャンイン

シフトモードに切り替え

テストパターン(S1)をＳｙｓｔｅｍＣｌｏｃｋを用いて，SFFにシフト・イン

組合せ回路

・・・・

・・・・

・・

PI PO

System Clock

SFF

SFF

Scan Mode

Scan Out

擬似PI

S1

SFF

S1S1

Scan InS1


Scan Mode

SFF

SFF

SFF

O1I1

S1

System Clock

縮退故障のテス縮退故障のテストトの手順の手順(2) (2) 回路テスト回路テスト

キャプチャモードに切り替え

PIピンへテストパターン(I1)を入力

POピンを観測し期待値(O1)と比較

テスト応答(擬似PO)をＳｙｓｔｅｍＣｌｏｃｋを用いて，SFFに捕獲

組合せ回路

・・・・

・・・・

・・

PI PO

SFF

SFF

SFF

Scan Out

System Clock

Scan InScan Mode

擬似PO

I1

S1

O1比

較

Ｃａｐｔｕｒｅ

I1

S1

O1


Scan Out

SFFSFF

SFFSFF

SFFSFF

System Clock

Scan Mode

シフトモードに切り替え

SFFに捕獲したテスト応答をＳｙｓｔｅｍＣｌｏｃｋを用いて，シフト・アウト．同時に次のテストパターン(S2)のシフト・イン

シフト・アウトしたテスト応答を期待値(N1)と比較

縮退故障のテス縮退故障のテストトの手順の手順(3) (3) スキャンアウトスキャンアウト

組合せ回路

・・・・

・・・・

・・

PI PO

Scan Out

S2

S2

N1

System Clock

Scan In

Scan Mode

比

較

S2

N1

Scan InS2


スキャン設計で気をつけることスキャン設計で気をつけること

Scan Shiftが安全かつ確実に動作するScan Clock

全てのSFFに同一位相、同一周期のクロックを供給する

ゲーテッドクロック，逆相クロック，ＰＬＬクロックを使用する場合は，外部から直接スキャン用のクロックを供給する

別クロックドメインのSFF間にはロックアップラッチを挿入する

セット／リセット信号スキャン中に非アクティブにする回路を付加する

組合せ回路でのループは禁止

バス／トライステート回路バス競合が起きないように，ワンホット設計を行う

ブラックボックス／RAM不定状態がテスト対象回路に悪影響のないように，ラッパーを挿入する


DFTDFTの各種技法の各種技法

・構造化技法 (Structured Method)

-スキャンテスト（SCAN)

-バウンダリスキャン

-自己テスト（BIST: Built-In Self-Test)

メモリＢＩＳＴ（MBIST)

ロジックＢＩＳＴ（LBIST）

設計ルールに基づいてTestabilityが良くなるように設計


バウンダリスキャンバウンダリスキャン

TDI

TRST*(ｵﾌﾟｼｮﾝ)

内部ロジック

TMS TCK

TDO

外部IOピン

●

MU

X

Boundary Scan Cell

Boundary Scan Register

TAP Controller

Instruction Register

Bypass Register

Option Registers

Sin Sout

TAP TAP

外部IOピン


チップの内部にテスト回路を組み込む

LSIテスタとチップ間の信号のやりとりが格段に減る

利点

実速度テスト可能，ATE負荷軽減，パターン生成不要

BISTBISTとはとは

DUTテスト対象回路

DUTテスト対象回路

テストパターン発生回路

テスト判定回路

テストパターン発生

テスト判定

LSILSI

従来のテスト方式

LSILSI

LSILSIテスタテスタ

BIST方式


BISTBISTの利点と限界の利点と限界BISTの利点

(1) 実速度テスト可能－＞高価なATE不要

(2) テスト時間削減：高速動作，低速転送，並列化

(3) モデル化されない故障を検出

BISTの限界

(1) 面積増加

(2) 遅延増加

(3) 故障解析が困難

(4) 設計へのインパクト（X生成，タイミング）


メモリメモリBISTBIST回路回路

SRAM

ラッパ

比較器パターン発生器MBIST制御回路

DoutDinAdr

1 W0

2 R0, W1

3 R1, W0

4 R0, W1

5 R1, W0

6 R0

March C- パターン


ロジックロジックBISTBISTの概要の概要

TPGテストパターン

発生器 DUTテスト対象回路

ORC出力圧縮器

BISTコントローラ

比較器

期待値

シグネチャ

良否判定

制御信号

外部入力

LSILSIテスト判定器

外部出力

TPG : Test Pattern GeneratorORC : Output Response Compactor


DFTDFTの適用例の適用例

TAPController

InstructionRegister

Bypass Register

Mux

RAM

Memory Test Controller

Test Pattern Generator

RAM

Test Pattern Generator

BSR

BSR

BSR BSR BSR BSR BSR BSR BSR

BSR BSR BSR BSR BSR BSR BSR

BSR

BSR

SFF SFF SFF

SFF SFF SFF

SFF SFF SFF

SFF SFF SFF

SFF SFF SFF

Wrapper Wrapper

TDI

TCKTMSTRST

TDO


テストクライシステストクライシステストクライシス


先端プロセス(65nm以降)において，テストクライシスが叫ばれている

テストコスト危機

回路規模増大のため，テストパターンおよびテスト時間が許容量を超える

高集積化のため，新たな故障モードへの対応が必要となり，ディレイテストやＮ検出パターンが必要とされる

テスタ危機

ＬＳＩの性能向上に対して，テスタの周波数性能，測定精度が追いつけない

テストクライシステストクライシス


テストコスト危機テストコスト危機

20M ゲート10M bit メモリ

アナログ混載縮退故障テストディレイテスト 20G パターン

メモリＢＩＳＴアナログテスト＋αパターン

100MHz テスタ10円/秒

2,000円＋α円(アナログ)

LSI

テストコスト


先端ＳｏＣの設計で課題となる事例(仮想ＬＳＩ例)20Mゲート -> スキャン設計10Mbitメモリ -> 冗長メモリ、同時測定試験PCIXｲﾝﾀｰﾌｪｰｽ -> SerDes回路内蔵(DUTボード上でも可）

（Serializer/DeSerializer ）

各種IP搭載 -> コアテスト(コアアクセス回路でも可）


テストパターン圧縮手法テストパターン圧縮手法

テスタ

圧縮された入力ﾊﾟﾀｰﾝ

圧縮された出力ﾊﾟﾀｰﾝ

スキャン段数：少ﾊﾟﾀｰﾝ生成圧縮

パターン展開器Decompressor

パターン圧縮器Compressor

スキャンチェーン数：大(128～1024)

試験時間：短縮

テスタとのインタフェース信号：少


設計手法の変化設計手法の変化

設計の精度

ＤＦＭにみられるようにバラツキとマージンの問題

テストではマージン不良をスクリーニングするためのディレイテストが重要となる

⇒ スキャン設計はディレイテストと相性が悪い

ディレイテストのためのDFTが必要(skewed loadなど)

設計の要求

低消費電力設計など

低消費電力システム環境下でのテスト

テスト時の低消費電力化

⇒ スキャンシフトは電力喰い


スキャンの今後スキャンの今後

テストクライシスに立ち向かうために

従来のスキャン設計の限界


バラツキ

低電力設計

スキャン設計は故障診断・故障解析でも必須

高的中率

故障候補の絞込み

スキャン設計の各種改善/進化が今後も続く

テストパターン圧縮等


今後のＤＦＴのありかた今後のＤＦＴのありかた今後のＤＦＴのありかた


65nm以降のプロセスでは，プロセスが固まる前に設計が始まり，製造ラインが成熟する前に出荷される状況となる

また，ＤＦＭで言われているように，性能や価格の面から十分なプロセスマージンを確保した設計は困難となる

従って，出荷テストでは，欠陥故障のみならず，マージン不良もスクリーニングする技術が必要となり，それを実現するためのＤＦＴ技術がTime to Marketの製品出荷のカギとなる

今後の今後のDFTDFTのありかたのありかた

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