半導體ic ulsi超大型積體電路 之低介電常數材料

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半導體IC 電子與材料第 2 111 ULSI超大型積體電路 之低介電常數材料 王健美 工研院電子所深次微米技術組 課長 李世達 工研院電子所深次微米技術組 工程師 前言 超大型積體電路(ULSI) 製程技術由 0.25微米世代進入0.18 微米,隨著元件 尺寸的縮小,金屬導線間的延遲 (Interconnect Delay)效應主宰元件的整體 表現。為提升元件速度(Device Speed)降低元件RC延遲(RC Delay) 勢在必行, 因此積體電路材料的「世代交替」在所 難免。在金屬導線材 質方面,由鋁導線更 換為銅導線製程,其 目的在降低導線電 阻;在絕緣層方面, 則選擇具有低介電常 數特性的材料替代原 來的二氧化矽,以降 低導線間電容,並能 減少雜訊的產生及功 率的耗損。依照 1997 年美國半導體 工業協會 (Semi- conductor Industry Association; SIA) 家半導體技術時程 (National Technology Roadmap for Semi- conductor; NTRS) 預測,在0.18 微米世 代需要介電常數2.53.0的材料;至於 介電常數2.02.5的材料則可能在0.15米到0.13微米世代才會採用( 參見表一)但自1997年秋,IBM宣佈開發完成銅導 線技術,於是銅導線製程領先低介電常 數材料應用於積體電路製程中,同時也 延後低介電常數材料應用於積體電路的 時程。 許多材料廠商皆在積極開發各種低 表一 1997SIA預測未來各世代所需之低介電常 數材料介電常數值 First Year of IC 1997 1999 2001 2003 2006 2009 Production Low k Dielectrics 250nm 180nm 150nm 130nm 100nm 70nm SiOF + Cap k=3.5-4.0 Organic/Inorganic Spin-On+ Cap k=3.0-3.3 Organic/Inorganic Spin-On, CVD, Vapor Dep. Film + Cap k= 2.5-3.0 Spin-On, CVD, Vapor Dep. Film + Cap k= 2.0-2.5 Spin-On, CVD, Vapor Dep. Film + Cap k=1.5-2.0 Spin-On, CVD, Vapor Dep. Film + Cap k= 1.5 進入量產階段

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Page 1: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期111

ULSI超大型積體電路之低介電常數材料

◆王健美

工研院電子所深次微米技術組

課長

李世達

工研院電子所深次微米技術組

工程師

前言超大型積體電路(ULSI)製程技術由

0.25微米世代進入0.18微米,隨著元件

尺寸的縮小,金屬導線間的延遲

(Interconnect Delay)效應主宰元件的整體

表現。為提升元件速度(Device Speed),

降低元件RC延遲(RC Delay)勢在必行,

因此積體電路材料的「世代交替」在所

難免。在金屬導線材

質方面,由鋁導線更

換為銅導線製程,其

目的在降低導線電

阻;在絕緣層方面,

則選擇具有低介電常

數特性的材料替代原

來的二氧化矽,以降

低導線間電容,並能

減少雜訊的產生及功

率 的 耗 損 。 依 照

1 9 9 7年美國半導體

工業協會 ( S e m i -

conductor Industry

Association; SIA)國

家半導體技術時程

(National Technology

Roadmap for Semi-

conductor; NTRS)的

預測,在0.18微米世

代需要介電常數2.5到3.0的材料;至於

介電常數2.0到2.5的材料則可能在0.15微

米到0.13微米世代才會採用(參見表一)。

但自1997年秋,IBM宣佈開發完成銅導

線技術,於是銅導線製程領先低介電常

數材料應用於積體電路製程中,同時也

延後低介電常數材料應用於積體電路的

時程。

許多材料廠商皆在積極開發各種低

表一 1997年SIA預測未來各世代所需之低介電常

數材料介電常數值

First Year of IC 1997 1999 2001 2003 2006 2009Production

Low k Dielectrics 250nm 180nm 150nm 130nm 100nm 70nm

SiOF + Capk=3.5-4.0

Organic/Inorganic Spin-On+Capk=3.0-3.3

Organic/Inorganic Spin-On, CVD, Vapor Dep. Film + Capk= 2.5-3.0

Spin-On, CVD, Vapor Dep.Film + Capk= 2.0-2.5

Spin-On, CVD, Vapor Dep.Film + Capk=1.5-2.0

Spin-On, CVD, Vapor Dep.Film + Capk= 1.5

進入量產階段

Page 2: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期 112

介電常數材料:依材料成分,可分為有

機、無機材料;依薄膜製程技術的不

同,可分為化學氣相沉積 ( C h e m i c a l

Vapor Deposition)與自旋成膜(Spin-on)兩

大類。例如FSG(Fluorosilicate Glass)、

Black Diamond、Parylene、Fluorocarbon

等皆為C V D低介電材料;H y d r o g e n

S i l s e s q u i ox a n e s ( H S Q )、M e t h y l

Silsesquioxanes、SiLK、FLARE、VELOX

等則屬於S p i n - o n低介電材料 (參見表

二)。以下分別做介紹。

CVD低介電常數材料

一、FSG (Fluorosilicate Glass)

FSG是在二氧化矽中滲入氟而得,

氟以其高陰電性的化學鍵特性,當其以

雜質的形式滲入二氧化矽薄膜中時,可

以降低薄膜的偏極性(Polarizability),進

而使二氧化矽薄膜成為低介電常數薄

膜。目前在製程上常用的 F S G是在

PECVD或HDP-CVD設備中,以SiF4滲入

SiH4反應氣體,與O2或N2O產生反應。

FSG介電常數的高低隨氟含量的多寡而

改變,氟含量愈多則介電常數值愈低,

反之則愈高。但是當氟含量過高時,會

產生不穩定的氟離子,對金屬鋁有腐蝕

的作用。雖然如此,Intel(3)仍成功地以

HDP FSG與金屬鋁製程完成0.18世代六層

金屬16Mbit SRAM(參見圖一),其中

FSG的介電常數則達3.55。Mitsubishi(4)

則以FSG為低介電材料,將其置於前四

層為金屬鋁製程,後二層為金屬銅製程

的0.18世代CMOS邏輯元件中(參見圖

二)。

二、Parylene

Parylene是有機高分子低介電常數

材料,以Vapor Aeposition的方式形成薄

膜。此類薄膜的介電常數在2.4-2.6之

間,Parylene Dliphatic Tetrafluorinated

Poly-p-xylylene (AF4)先驅物(Precursor)所

形成的薄膜介電常數可達2.3,其改良物

F8甚至可以小於2.0(5)。其Gap Fill的能力

極佳,與Spin-on的低介電材料相當,其

它 在 Thermal Shrinkage及 Thermal

Stability方面也有不錯的表現,但以其所

需之製程設備較為特殊,故難成為主

流。

三、Black Diamond & Carbon Doped

SiO2

Black Diamond是Applied Material計

畫推出的一種Inorganic Silicon-based

C V D低介電常數材料。這種材料是以

Methylsilane和一種氧化劑,在PECVD設

備中產生薄膜,再經400℃、30分鐘的

固化形成。此外Dow Corning則計畫推出

以Trimethylsilane與N2O反應氣體,在

PECVD中形成Carbon Doped SiO2低介電

常 數 薄 膜 ; N o v e l l u s 則 以

Tetramethylsilane為先驅物(Precursor)產

生低介電常數膜。這些薄膜的介電常數

皆在2.8左右,因其Gap-fi l l ing能力不

佳,故其應用皆屬Damascene 製程。

四、Fluorocarbon

Fluorocarbon是經由CVD方式沉積而

得,為目前以CVD方式所能得到介電常

數最低的薄膜。此技術尚未完全成熟,

故依其薄膜形成的結構,可以看到不同

的名稱,例如:Fluorinated Diamond-Like

Carbon (F-DLC)、Fluorinated Amorphous

表二 目前常見之低介電常數材料依其

材料特性及製程技術分類一覽表DielectricMaterial Method Constant

Inorganic

SiO2 4.0-4.2 CVD

Fluorine Doped SiO2 (FSG) 3.3-3.8 CVD

Black Diamond & Carbon Doped SiO2 2.7-2.8 CVD

Hydrogen Silsesquiozane (HSQ) <3.0 Spin-on

Nanoporous Silica <2.0 Spin-on

OrganicParylene N 2.6-2.7 Vapor

DepositionParylene F 2.4-2.3 Vapor

DepositionFluorocarbon <2.5 CVDPoly (arylene) Ether 2.6-2.8 Spin-onSiLK 2.6-2.8 Spin-on

圖一  I n t e l以

SiOF/Al六層金層

導線所得之0.18µm

世代16Mbit SRAM

橫截面圖

Page 3: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期113

Carbon (a-C:F or FLAC)及CFX等。因為使

用的薄膜沉積系統(High Density Plasma

CVD; HDPCVD、Plasma Enhanced CVD;

PECVD or Pulsed Plasma CVD)及先驅物各

有不同,所得到的介電常數值也隨之改

變(參見表三)。至於如何使薄膜的組

成成分能被穩定控制,以及在薄膜中加

入孔隙度(Porosity)以進一步得到介電常

數值為1.5的薄膜,是目前研究的主要課

題。

Spin-on低介電常數材料在半導體製程中,旋轉塗佈法為最

常用的方法之一,將 SOG (Spin on

Glass) 材料塗佈在晶片上具有自然平坦

化的效果,因機台價格較低,故在園區

廠商中被使用的相當普遍。旋轉塗佈的

低介電材料所需具備的條件如材料自身

具有高的 Tg 點、熱穩定性佳、與

Inorganic Material 兼具有良好的附著

力、具有良好的化學耐性及具有可整合

相容性,如表四所列。目前各大材料商

皆以 SIA為目標,將介電常數作為其研

發的階段性分類,大致可分為 >3.0, 2.5

~2.8 及 <2.0 兩類。以目前 0.18微米到

0.15 微米製程,其可能使用的材料介電

常數大約為 2~3之間,表五列出較常見

的 Spin-on Low k Material 及其基本特

性。目前最常見的 Low k Material,以美

商AlliedSignal,Dow Corning,Dow

C h e m i c a l,S c h u m a c h e r,日商為

Hitachi,TOK 為主。以下分別就各廠商

針對不同世代所提供之低介電常數材料

作一介紹

一、Dow Corning: FOx

FOx為一 Hydrogen Silsesquioxane

(HSQ ; (HSiO3/2)n),屬無機低介電常數材

料, 其單體之化學結構為一 Cage

Structure 經Thermal Curing後,進行

Polymerization成一 Network Structure,

其步驟如圖三;基本特性如表四所示,

此材料最早被使用於產品上,其優點是

整合特性與 SiO2 的特性相當,在生產線

上測試時,相關機台不需作太大的更換

與變動。圖四為一 FOx 材料完成 5 層金

屬四層介電層的結構,且可發現 FOx 材

料是可進行 Direct on Metal (DOM) 的製

程。

二、Allied Signal : LOSP(T-23)、HOSP(T-

24)

LOST(T-23)基本特性大致如表四所

示,此為一 Silsesquioxane-based Spin on

Polymer, 也 是 一 個 Low Organic

Siloxane Polymer (Carbon Content 為∼

表三 Fluorocarbon在不同薄膜沉

積系統與反應先驅物下所得

之介電常數一覽表

先驅物 薄膜沉積系統 介電常數值

C4F8+CH4 Parallel Plate PECVD 2.4-2.7

C4F8(8) Helicon HDPCVD 2.5

C6F6(9) ECR HDPCVD 2.5

C4F8+C2H2(10) Parallel Plate PECVD 2.4

Fluorohydrocarbon ECR HDPCVD 2.2-3.3Gas Mixtures(11)

CF4+CH4(12) Parallel Plate PECVD 2.1

C3F6+H2(13) Parallel Plate PECVD 2.0-2.5

(C6F5) CH=CH2 Parallel Plate; Pulsed <2.0(C6F5) CF=CF2

(14) PECVD

C3F6O(15) Parallel Plate; Pulsed <2.0

PECVD

▲圖二 Mitsubishi以SiOF/Al & SiOF/ Cu所得之

0.18µm CMOS邏輯元件橫截面圖

表四 Requirement for spin on low

k material

� Good thermal stability, high glass transition temperature

� Good adhesion at the interface

� Resistance to chemical attack and plasma

� Low curing temperature

� Low release of volatile gases during curing

� Etchability for via patterning

� Good thermal conductivity

Page 4: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期 114

Item

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表五 

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n U

Page 5: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期115

Xerogel,此薄膜成膜較為容易,Porous

size 易 控 制 , Surface area 大

(>500m2/g),Porosity Density可控制至

50~99.7%,但其 Curing Condition 較為

複雜,需以高溫爐盤進行 Curing Process

(>500℃),且需控制環境 O2的濃度。在

圖四

The fundmental

properties for spin

on low k material

▲圖三 FOx的cage structure經curing過後及network structure

▲圖五 The chemical structure of MSQ

▲圖六 The gap filling ability to 0.15 µm with FLARE2.0

5.78 % by RBS),其主要的競爭者為

HSQ,化學結構與 HSQ 近似,不同的地

方是,LOSP 以 Methyl Group 穩定其 Si-

H Group 使其不易因 Curing Condition 的

變化而影響其性質。在Thermal Stability

方面比HSQ佳。對 O2 Plasma 的抵抗能

力與 HSQ 相同,均易產生 Oxidation 的

現象,而導致 RI 與介電常數值的升高。

HOSP(T-24)為 Hydrido Organo

Siloxane Polymer (HOSP) 低介電常數材

料,其基本特性如表四所示,也是一個

Low Organic Content 的材料(<14% by

RBS),熱穩定性質比 LOSP 好,但似乎比

MSQ 稍微低些。

三、Allied Signal : MSQ (T-18)

Methyl Silsesquioxane(MSQ)其基本

特性如表四所示,結構如圖五,Si-O 為

高分子主鏈,周圍以 -CH3取代 -H 來降低

Dielectr ic Constant, 化 學 簡 式 為

CH3SiO1.5,主要溶劑為 n-butyl Alcohol,

Ethyl Alcohol, Propylene Glycol Methyl

Ether Acetate, Isopropyl Alcohol (IPA)

等,As-coating 的 RI 值為 1.42 左右;As-

curing 的 RI 值為 1 .36 左右,Organic

Content 大約為22%。在 Conventional

Structure 中Gap Filling Ability 大約 0.15

µm,與 Metal Contact 的位置需有Liner

作保護避免有 Poison Via 的問題產生,

Planarization 特性尚可,與 Oxide 間的

adhesion 需要有進一步的改善。

四、Allied Signal: FLARE2.0

其基本特性如表四所示,此為一

SOP (Spin on Polymer)材料, 100%

Carbon-based Polymer,經多次改版其

化學結構穩定性及製程整合特性也越來

越理想,FLARE2.0具有良好的平坦化

特性,且可進行化學機械研磨。在C u

Damascene結 構 中 , 其 Crack of

Thickness 可達 2.5 µm ,需Oxide 作為其

Open Via 時的Hard Mask,以 N2、O2、

Ar 之混和氣體進行 Via Etch。目前已有

許多廠商將此材料進行整合性製程的測

試,希望能夠將此材料運用在產品上。

五、Allied Signal: Nanoglass

其基本特性如表四所示,此為一

Ultra Low k Material,其製程技術不同於

一般的 Spin on Low k Material,其可分

為兩類,一是以 Supercritical Process 所

得之 Aerogel,此薄膜在成膜的過程中

易龜裂,且不易控制其 PorousDensity;

另一種以Solvent Evaporation 所得為

Page 6: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期 116

Cu Damascene Structure 的整合製程特性

中,Open Via 需要Hard Mask。Etch Gas

以 C2F6 之混和氣體為主,其 Etch Rate 一

般均高於 Oxide。但Clean Solution仍需

經過適當的調整。

六、Hitachi: HSG-RZ25

此為日商 Hitachi 將為進一步降低

Dielectric Constant 而發展出的材料,其

與 R7主要是化學結構上的不同如圖七。

基本特性如表一所示,介電常數數介於

Xerogel 與 Organic Polymer 之間,熱穩

定 性 較 佳 達 650℃ , Moisture

Absorption 達1%, Thermal Shrinkage 為

2% 左右。在蝕刻製程中,經O2 Ashing

會使 Via Sidewall 的化學結構改變 (CH3

Transfer to -OH),如 FTIR 所示 (圖八),若

以 Low Pressure O 2 進 行 Surface

Modification後可改善此製程現象。

七、Catalyst & Chemical Co. :

Hydrophobic porous SOG (HPS)

此 材 料 為 日 商 Catalysts &

Chemicals Co. 所研發出來,為一

Inorganic Low k SOG,其設計的理念為

以 Porous Silica Sol 來降低介電常數的基

質,另以 Hydrogen Silica Sol (Si-H) 作為

降低材料 Moisture Absorption 的

Binder,且可控制其表面含量來提升薄

膜的Thermal Stability,其設計示意圖如

圖九。以 Transition Electron Microscope

(TEM) 觀察此材料之型態如圖十,每一

個 Pore 大約為 25 nm,其 Dielectric

Constant 與 Curing Process 有明顯的關

係,如圖十一。

八、Dow Chemical: SILK

此材料為美商 Dow Chemical 所研

發,一般基本性質如表四所示,此為一

100% Carbon-based Polymer,化學結構

不甚清楚,由材料的Module 值隨溫度的

變化得知其具較高的 Tg (Glass Transition

Temperature) 溫度,製程溫度範圍可達

450℃。在 Cu Damascene Structure 的整

合運用已有一些經驗,此材料也是目前

各廠進行評估的材料之一。

參考文獻1. Laura Peters, Semiconductor Inte-

rnational, September, 64 (1998).

2. X. W. Lin, Dipu Pramanik, Solid State

Technology, October, 63 (1998).

3. S .Yang, S . Ahmed, B . Arcot , R .

Arghavani, ...etc. , IEDM (1998).

▲圖七 The chemical structure of R7 and RZ-25

▲圖八 The FTIR spectra of cured and cured + ashingof RZ-25

Compressed-Wavenumber (cm-1)

▲圖九 The scheme diagram of HPS

Page 7: 半導體IC ULSI超大型積體電路 之低介電常數材料

半導體IC

電子與材料第 2 期117

4. M. Igarashi, A. Harada, H. Amishiro,...

etc, IEDM (1998).

5. J. Wary, R. A. Olson, W. F. Beach,

DUMIC, 272 (1999).

6. H. Yang, D. J. Tweet, Y. Ma, and T.

Nguyen, Appl. Phys. Letts. 73, 1514

(1998).

7. S. Robles, P. Xu, W. F. Yau, J. Huang, and

K. Fairbairn, Adv. Metallization and

Interconnect Systems for ULSI

Applications, 373 (1998).

8. K. Endo, T. Tatsumi, and Y. Matsubara,

Jpn. J. Appl. Phys. 35, L1348 (1996).

9. T. Akahori, Y. Muraki, K. Inazawa, Y.

Kinoshita, S. Kawakami, T. Ohta and T.

Matsuoka, Adv. Metallization and

Interconnect Systems for ULSI

Application (1998).

10. H. Kudo, S. Takeishi, R. Shinohara, and

M. Yamada, Proc. 3rd Int. DUMIC 85

(1997).

11. J . A. Thei l , F. Mertz, M. Yair i , K .

Seaward, G. Ray, and G. Kooi, Mater.

Res. Soc. Proc. 476, 41 (1997).

12. K. Endo and T. Tatsumi, J. Appl. Phys.

78, 1370 (1995).

13. T. W. Mountsier and D. Kumar, Mater.

Res. Symp. Proc. 443, 41 (1997).

14. L. M. Han, R. B. Timmons, and W. W.

Lee, Mater. Res . Soc. Symp. 511 ,

93(1998).

15. C. B. Labelle, K. K. Gleason, S. J. Limb,

and J.A. Burns, in Preliminary Electrical

Characterization of Pulsed-Plasma

Enhanced Chemical Vapor Dposited

Teflon-like Thin Films, Boston (1996).

▲圖十一 The dielectric constant relative with hydrogen silica sol content of HPS

▲圖十 The porous structure of HPS