il protocollo jtag ieee 1149.1 - 1990

Il protocollo JTAG

IEEE 1149.1 - 1990

Lo standard industriale per il test di

schede e circuiti integrati

20 Maggio 2008 Dipartimento di Fisica 2

Un breve glossario

�JTAG: Joint Test Action Group – 200 fra le più importanti compagnie elettroniche hanno

collaborato fra il 1985 ed il 1990 per la stesura di un

protocollo di test comune.

– Le prime compagnie impegnate nel progetto sono state

AT&T, DEC, Ericsson, IBM, Nixdorf, Philips, Siemens e

Texas Instruments.

�IEEE: Institute of Electrical and Electronics

Engineers– si occupa della definizione di standard industriali nel

campo dell’elettronica e della microelettronica.


Test di circuiti integrati (IC)

�Difetti di fabbricazione:

• IC: – i valori delle uscite non sono quelli attesi (vettori di test);

– non funziona alla frequenza desiderata;

– alcuni nodi sono corto-circuitati a VCC o a GND;

– il silicio presenta dei difetti.5 mm


Test di schede (PCB)

�Difetti di fabbricazione:

• PCB:– i componenti sono saldati male (saldature fredde);

– i componenti sono montati nella direzione sbagliata;

– alcune piste sono interrotte o ci sono dei ponti;

– alcune piste sono corto-circuitate a VCC o GND.


Cosa significa fare il test di un sistema

�Occorre mettere il sistema in uno stato

conosciuto (ad esempio RESET);

�fornire valori in ingresso noti;

�osservare come si comporta.

Parole chiave di un test:

controllabilità e osservabilità


Tecniche tradizionali di test

Gli strumenti necessari sono:

�multimetro;

�oscilloscopio;

�logic state analyzer;

�logic probe;

�emulatori software e hardware.

Il costo di simili attrezzature è generalmente

molto elevato.



Le tecniche di test più utilizzate sono di 2 tipi:�test funzionale;

�in circuit test (bed of nails).

IN

OUT


Test funzionale

Quando si incontrano dei problemi è difficile identificarne la sorgente.

Alcuni possibili metodi sono:

– una rapida revisione per cercare gli errori ovvi;

– testare la continuità delle piste di VDD e GND;

– diminuire la complessità del sistema rimuovendo alcune parti;

– eseguire il software in passi singoli per identificare il problema.


In circuit test (bed of nails)

�Scopo del test è sondare lo stato del

maggior numero possibile di piste del PCB

per trovare la causa del problema.

�Occorre un’apparecchiatura di test

complessa e costosa, tanto più complesso è

il PCB sotto test.


Problema pratico

Accesso fisico sempre più limitato nei moderni PCB


Problema pratico

�I circuiti integrati diventano sempre più

complessi e la piedinatura sempre più

ristretta.


Problema pratico

�Schede contenenti i seguenti componenti:

– IC a montaggio superficiale (SMT);

– schede multi-strato;

– moduli multi-chip (MCM);

permettono un accesso fisico ridottissimo ai segnali interni e il test diventa un’impresa estremamente complicata e costosa.


La metodologia di test Boundary Scan

�I probe fisici vengono sostituiti dalle celle boundary scan (BSC), probe virtuali posti sul chip ad ogni ingresso e uscita.


Celle Boundary Scan

Ogni cella boundary scan permette di osservare il normale flusso dei dati (NI) attraverso il pin di I/O e di controllare lo stato del pin attraverso un input

seriale (SI) SO

SI

NO

NIcapture update


Registro Boundary Scan

PCB


Registro Boundary Scan (BSR)

�Tutte le BSC sono collegate per formare un

BSR tra il Test Data Input (TDI) e il Test

Data Output (TDO).

�In questo modo è semplice testare le

interconnessioni fra due componenti su una

scheda.


Esempio pratico

DEVICE 1 DEVICE 2

TDI TDO

Problema da identificare

serial shift,

parallel output

parallel capture, serial shift


Protocollo IEEE Standard

1149.1�Nel 1990 è stata definito il protocollo standard del

boundary scan test.


Architettura generale

I componenti principali sono:

�registro istruzione (IR);

�registro di bypass;

�registro boundary scan (BSR);

�registro per l’identificazione del componente;

�registri dati opzionali;

�test access port (TAP).


Test Access Port:

Macchina a stati


Test Access Port

La TAP lavora con 6 stati:

�Test Logic / Reset;

�Run Test / Idle;

�Shift DR;

�Pause DR;

�Shift IR;

�Pause IR.

NOTA: il reset viene attivato da 5 periodi di clock

consecutivi in cui TMS = ‘1’.


Operazioni principali

�Caricamento parallelo:gli ingressi normali vengono caricati in un registro;

�Caricamento seriale:i dati vengono shiftati in uscita per esaminarli;

�Pausa:vengono bloccate le operazioni in attesa che i

dispositivi di test esterni siano pronti a ricevere dati;

�Update:i registri latch vengono aggiornati solo durante questo

stato.


Il registro istruzioni (IR)

L’IR seleziona quale registro dati viene connesso fra

l’ingresso TDI e l’uscita TDO.

Registro

istruzione

Registro

di latch


I registri di dati

Registro boundary scan

Registro identificazione componente

Registro utente

Registro bypass

TDITDO

M

U

X


I registri di dati

�Il registro bypass:

registro di un solo bit fra TDI e TDO per togliere dalla

catena i componenti già testati.

�Il registro di identificazione del componente:

registro opzionale per l’identificazione del costruttore

del dispositivo, numero del componente, etc.

MSB LSB

Versione numero del componente nome costruttore

31-28 27-12 11-1 1

fisso


Le istruzioni

�Bypass (tutti 1)

�Sample/Preload

�Extest (tutti 0)

�Intest

�Idcode

�Altre (Runbist, Clamp, Highz, Usercode)


Riferimenti utili

� IEEE Std. 1149.1-1990 IEEE Standard Test Access Port

and Boundary Scan Architecture,ISBN 1-55937-350-4.

� Bennetts, R. G., Introduction to Digital Board Testing,

Crane, Russak & Company, Inc., NY, 1982.

� Ley,A.W., A Look at Boundary Scan from a Designer’s

Perspective, 1994, Proceedings of Electronic Design,

Automation & Test Asia Conference.

� Parker, Kenneth P., The Boundary Scan Handbook, ISBN,

0-7923-9270-1


Riferimenti in Internet

� Institute of Electrical and Electronics Engineers (IEEE)

http://www.ieee.org/index.html

� Test Technological Technical Committee

http://www.computer.org/tab/tttc/

� IEEE Std. 1149.1

http://www.computer.org/tab/tttc/standards/

s1149-1/home.html

� Texas Instruments IEEE 1149.1 Boundary Scan

http://www.ti.com/sc/docs/jtag/silicon.htm

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