KAERI/CM-1228/2009

양성자가속기 이용자프로그램 개발 및 운영

Development and Managemant of Proton Accelerator

User Program

수소 후속 열처리 (PMA) 공정을 대체할 수 있는저에너지 중수소 이온 주입법의 개발

Development of low-energy deuterium ion implantationmethod to replace hydrogen post-metal annealing(PMA)

위덕대학교

한국원자력연구원

- 1 -

제 출 문

한국원자력연구원 양성자기반공학기술개발사업단장 귀하

이 보고서를 "양성자가속기 이용자 로그램 개발 운 " 과제(세부과제: "수소 후속

열처리 (PMA) 공정을 체할 수 있는 에 지 수소 이온 주입법의 개발")의 보고

서로 제출합니다.

2010. 03.

주 연구기 명 : 덕 학교

주 연구책임자 : 이 재 성

연 구 원 : 도 승 우

연 구 원 : 서 호

연 구 원 : 손 호

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보고서 요약서

과제고유번호 B-3-1해당단계

연구기간

3단계 2차년도

('09.4∼'10.3)단계구분

(3 단계)/

(3 단계)

연 구 사 업 명 양성자기반공학기술개발사업

연 구 과 제 명

세부과제명 양성자가속기 이용자 로그램 개발 운

탁과제명 수소 후속 열처리 (PMA) 공정을 체할 수 있는 에 지 수소 이온 주입법의 개발

연 구 책 임 자 이 재 성

해당단계

참 여

연구원수

총 : 3 명

내부 : 0 명

외부 : 3 명

해당단계

연 구 비

정부 :20,000천원

기업 : 0천원

계 : 20,000천원

총연구기간

참 여

연구원수

총 : 3 명

내부 : 0 명

외부 : 3 명

총연구비

정부 :20,000천원

기업 : 0천원

계 : 20,000천원

연구기 명

소 속 부 서 명

덕 학교

정보통신공학과참여기업명

국제공동연구 상 국명 : 상 국연구기 명 :

탁 연 구 연구기 명 : 덕 학교 연구책임자 : 이재성

요약 보고서면수 36

채널 길이에 따른 MOSFET의 열화 특성을 조사

중수소를 주입함으로써 채널 길이에 따른 MOSFET의 문턱 전압 변화가 감소

중수소를 주입한 아날로그 트랜지스터에서 NBTI열화에 의한 문턱전압 변화 분석

커패시터 구조인 poly-dielectric-poly에서 중수소 주입에 의해 누설 전류 억제

중수소를 원하는 위치까지 분포시키기 위해서는 저 에너지 이온 주입 후, 후속 열처리

법을 사용하는 것이 효과적임

색 인 어한 아날로그, MOSFET, 게이트 산화막, 수소, 이온 주입법, 커패시터

어 analog, MOSFET, gate oxide, deuterium, ion implantation, capacitor

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요 약 문

Ⅰ. 제 목

수소 후속 열처리 (PMA) 공정을 체할 수 있는 에 지 수소 이온 주입법의 개발

Ⅱ. 연구개발의 목 필요성

재의 반도체 고집 회로에서 반도체 소자의 크기는 작아지고 있으며, 표 인

반도체 소자인 Metal-Oxide-Silicon Field-Effect Transistor (MOSFET)의 경우, 게이트

산화막 (SiO2)의 물성이 소자의 기 특성을 결정하게 됨.

게이트 연막내에 존재할 수 있는 결함들을 수소 이온으로 passivation하는 공정이 재

산업체에서 일반 으로 사용하고 있음. ; 수소 열처리 공정

수소 이온 신에 수소 이온으로 체하면 게이트 연막내 결함의 생성을 보다 억제

할 수 있다고 알려져 있음. ; 동 원소 효과

수소는 산화막에서 확산은 빠른 반면, 실리콘, 다결정 실리콘 실리콘 질화막 등에서

는 확산이 느린 특징을 가짐.

MOS 소자의 경우 수소 결합이 요구되는 부분은 게이트 산화막 역인데 게이트 산화

막 상층에는 다결정 실리콘 실리콘 질화막이 존재하게 됨. 이러한 구조에서 수소 열

처리를 행하면 수소가 게이트 산화막 체에 분포하기가 어렵게 됨.

본 연구에서는 수소 이온 주입법을 제안함.

디지털 용 고집 MOSFET 뿐 아니라 아날로그 용 MOS 소자에서 수소 열처리 행한

후 각 소자의 기 특성 변화를 통해 신뢰성 평가를 하고자함.

이러한 결과를 바탕으로 산업체와 력 연구를 모색함.

Ⅲ. 연구개발의 내용 범

여러 구조의 반도체 소자 제조

기존의 산업체 공정 라인을 사용하여 3 종류의 반도체 소자를 제조하 음.

- 디지털용 고집 MOS Device

- Poly-to-poly 구조 Capacitor

- 아날로그용 low-VTH MOSFET

수소 이온 주입 최 조건 찾기

각 구조에서 최 의 이온 주입 조건을 찾기 해 주입 에 지 주입량을 변화시켜 실험

하 음.

이온 주입에 한 모의실험은 SRIM tool을 사용하여 행함.

이온 주입 후에는 후속 열처리를 행함.

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제조된 반도체 소자에서 수소 효과 분석

수소 주입된 박막 게이트 산화막 (SiO2)의 열화 특성을 분석함.

아날로그용 커패시터에서 수소 주입에 따른 기 특성 변화를 찰함.

아날로그용 low-VTH MOSFET에서 NBTI 열화를 진행시켜 수소 주입에 따른 효과를

찰함.

Ⅳ. 연구개발결과

박막의 게이트 산화막내에 수소가 이온 주입되었을 때 나타나는 MOSFET의 신뢰성을 분

석하 다. 게이트 산화막의 두께가 3 nm 인 MOSFET에 수소를 주입한 후, 열처리를 행하여

게이트 산화막에 수소가 분포되도록 하 다. 수소 주입된 게이트 산화막의 설 특성

연 괴 특성 등을 조사하 다. Stress-induced leakage current (SILC)의 특성과

time-dependent dielectric breakdown (TDDB)의 특성은 박막 SiO2의 연특성을 나타낸다.

설 류의 크기로 Si과 SiO2의 계면상태를 알 수 있다. 그리고 특정 스트 스 압이 인가된 상

태에서 연 괴 시간이 길수록 연특성이 양호함을 나타낸다. 주입 에 지가 30 ∼ 45 KeV

인 경우에 SILC TDDB 특성에서 양호한 게이트 산화막의 연 특성이 나타났다.

Poly-to-poly capacitor에서 수소 주입의 효과를 조사하기 해 층간 연물로 20 nm 두

께의 SiO2 층을 사용하고, 주 극으로는 고농도 도핑된 다결정 실리콘을 사용한 아날로그용

커패시터를 제조하 다. 여러 조건에서 수소를 주입하여 커패시턴스의 선행성 기

설 특성을 조사하 다. 인가되는 직류 압에 한 커패시턴스의 voltage coefficient of

capacitance (VCC)를 조사하 다. 수소 주입에 따른 VCC의 큰 변화는 나타나지 않았으며,

45 KeV에서 수소를 주입한 경우 linear-VCC Quadric-VCC 특성이 비교 양호함을 나

타내고 있다. 수소 주입 에 지가 30 KeV 경우에 가장 설 류가 었으며, 에 지가 증

가 될수록 설 류가 증가하게 되었다.

문턱 압의 크기가 거의 0 V에 가까운 트랜지스터(native transistor)는 아날로그 회로에 많

이 사용되고 있다. 본 연구에서는 채 길이가 1 - 20 ㎛ 범 를 갖는 다양한 아날로그용

MOSFET를 제조하 다. 제조된 소자에 수소를 주입하여 NBTI 열화를 진행하 다. 수소

를 주입한 소자와 수소를 주입하지 않은 소자를 동일한 조건에서 NBTI 열화를 진행시킨 후

각 소자의 문턱 압 포화 류 변화를 각각 조사하 다. 수소를 주입함으로써 포화 류

의 변화가 감소함을 알 수 있었다. 게이트 길이에 따른 문턱 압의 변화도 수소 주입한 소

자에서 비교 게 나타났다. 그러나 문턱 압의 변화 경향이 두 소자사이에 다르게 나타났

으며 이에 한 분석이 필요한 상황이다.

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Ⅴ. 연구개발결과의 활용계획

산업체에 본 연구 결과를 극 홍보하여 산업체의 연구 참여를 유도한다.

본 기술은 기존의 반도체 기본 공정을 개선할 수 있으며, 이에 따른 정 경제 효

과가 상된다.

이온 빔에 한 수요를 증 시킬 수 있으며, 양성자기반 공학기술개발 사업단과도 활발

한 조가 이루어질 수 있다.

디지털 아날로그 용 반도체 소자에서 사용되어지는 산화막 ( 연막) 실리콘의 화

학 특성을 개선시킬 수 있는 방법을 제시할 수 있다.

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S U M M A R Y

Development of low-energy deuterium ion implantation method to replace hydrogen

post-metal annealing(PMA)

Deuterium ion implantation in digital MOSFET

MOSFET having 3 nm-thick-gate oxide was fabricated in the industry process line for our

study. Processed MOSFET was implanted with deuterium ion for the formation of

deuterium bonds in gate oxide layer. Dielectric property of duterated gate oxide depended

critically on the energy of implantation rather than the dose of it. In the energy range of

30 - 45 KeV, deuterated gate oxide showed the stable SiO2/Si interface, which is

compatible to the conventional gate oxide. Dielectric breakdown time of deuterated gate

oxide was longer than that of conventional gate oxide. We certified the improvement of

reliability in deuterium treated MOSFET.

Deuterium ion implantation in poly-to-poly capacitor

We prepared a double-polysilicon capacitor with a thin (20 nm) SiO2 layer to investigate

deuterium effect in analog device. With the optimum condition (30 KeV) we implanted

deuterium into the capacitor structure, and found the leakage current of inter-layer

dielectric (SiO2) was suppressed on both polarity biases. The interface traps between

polysilicon and SiO2 were likely passivated with deuterium process. In voltage coefficient of

capacitance (VCC) characteristics, there was no especial improvement in the deuterium

processed capacitor because the factors that determines capacitance are not related to the

deuterium bonds in the dielectric.

Deuterium ion implantation in analog MOSFET

Analog CMOS devices have used large-geometry MOSFETs having lower threshold voltage

near 0 V to treat a small-ac signal. In our study we fabricated analog N-type MOSFET

having long channel length, and then stressed it under negative-bias temperature instability

(NBTI) condition. We investigated the device parameter variations depending on channel

length for both deuterium implanted device and conventional device. The variation of

saturation current was decreased under the NBTI stress in deuterium implanted device. In

the results of threshold voltage shift, degradation trend was a little different between two

devices. It implies the substrate doping concentration in the channel region was changed

because implanted ion could deactivate the impurities.

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C O N T E N T S

CHAPTER 1. Outline of R/D

CHAPTER 2. Trend of R/D

CHAPTER 3. Contents and results of R/D

CHAPTER 4. Degree of completion for R/D

CHAPTER 5. Application plan for results of R/D

CHAPTER 6. The state of the art technology in the world

CHAPTER 7. Reference

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목 차

제 1 장 연구개발과제의 개요

제 2 장 국내외 기술개발 황

제 3 장 연구개발수행 내용 결과

제 4 장 목표달성도 련분야에의 기여도

제 5 장 연구개발결과의 활용계획

제 6 장 연구개발과정에서 수집한 해외과학기술정보

제 7 장 참고문헌

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제 1 장 연구개발과제의 개요

제 1 연구개발의 목

1. 당해년도 연구개발 목

디지털 아날로그용 집 회로 (IC)를 구성하는 자 부품인 커패시터 여러 종류의 트랜지

스터에 한 신뢰성을 높일 수 있는 수소 이온 주입 공정의 개발

2. 당해연도 연구개발 목표

MOSFET를 구성하는 박막 SiO2의 수소 주입에 따른 열화 특성 분석

수소 주입된 커패시터의 기 특성 분석 열화 특성 개선 모색

수소 주입된 아날로그용 MOSFET의 열화 특성 분석

제 2 Analog CMOS 회로 설계

반도체 기술이 발 되어 고 집 화가 이루어지고 있다. 고 집 화된 제품은 인간이 사용하기

편리하게 설계되어야 하므로 이러한 이유로 인해 성능이 우수한 아날로그 회로는 필수 으로

포함되어야 한다. 기의 아날로그 용 CMOS 회로에는 큰 사이즈의 MOSFET가 사용되었으

며, 기 기능도 비교 간단하 다. 그러나 아날로그 소자가 고 집 회로에 사용되면서 성능

개선, 성능의 신뢰성 개선 력 소비 감소 등의 고려할 이 발생하게 되었다[1, 2]. 아날로

그회로의 고집 화는 매우 많은 장 을 가지고 있으나, 각 소자들의 이러한 문제 을 개선해야

하는 과제가 남게 되었다. 일반 인 아날로그 회로 설계는 디지털 회로 설계에 비해 복잡하며

각 소자의 기능보다 체 회로 인 구상이 필요하 지만, 재의 반도체 회로 기술에서는 각

아날로그 소자의 기 특성(scaling theory, 문턱 압변화, 채 길이 향 등) 개선에 해 연

구되어야 한다.

디지털 회로 설계에서 가장 요한 목 은 고집 화이다(more is better). 트랜지스터는 일종

의 마이크로 스 치 역할을 하게 되며, 소자의 scaling-down을 해서는 우수한 반도체 제조

기술이 필수 이다. 그러므로 MOSFET의 경우에는 채 길이를 여 회로의 집 도를 높이는

것이 디지털 회로 설계자들의 역할인 것이다.

아날로그 회로 설계에서는 고성능화가 가장 요한 목 이 된다(small is beautiful). 소자의

미소한 성능 변화가 체 회로의 출력에 큰 변화를 가져올 수 있으므로 각 단 부품의 안정

된 기 특성이 매우 요하다[3, 4]. 그러므로 이러한 이유로 아날로그용 트랜지스터는 안정

된 기 성능의 해 그 크기가 디지털용에 비해 큰 편이었다.

재 반도체 산업의 부신 발 으로 인해 정보통신기술 human-computer intelligence

interaction 시장 등이 매우 활성화되고 있으며, 이에 따라 아날로그용 회로 소자의 집 화

도 필요하게 되었다.

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제 2 장 국내외 기술개발 황

최근의 반도체 기술동향은 CMOS 기술로 제조된 혼합형 로세서(processer)의 개발에 있다.

혼합 기술(mixed technology)에서는 하나의 웨이퍼에 로직 역을 표 CMOS 소자 제조 공정

으로써 제조하고, 동시에 단 공정을 추가하여 아날로그 회로나 고 압 출력 회로를 구성하게

된다. 스 치형 필터(switched capacitor filters), RC 필터, A/D 는 D/A 변환기 등으로 구성

된 아날로그 회로는 그 성능의 정확성(accuracy)과 넓은 동작 주 수 범 (dynamic range)를

가져야한다. 이를 해서 아날로그 회로는 동작의 신뢰성이 뛰어난 항과 커패시터를 포함해

야 단다. 특히, 커패시터는 우수한 선형성을 가져야 하고, 동일 조건에서 제조된 각 커패시터들

은 동일한 특성을 나타내야 한다.

최소 선폭 1 ㎛ CMOS 소자 제조 공정에서는 우수한 성능의 아날로그 회로를 해서는 몇

개의 새로운 공정이 추가되므로 많은 제조비용이 요구되었다. 그러나 1 ㎛ 이하의 제조 공정에

서는 고농도 불순물 이온 주입법(ion implantation), 속 열처리법(rapid thermal anneal), 그리

고 silicide 법 등의 새로운 제조 기술이 도입되면서 아날로그 항과 커패시터의 제조가 용이

해졌다. 그래서 소자 설계자들은 디지털 라이 리(library)에 선택 으로 추가할 수 있는 아날

로그 소자에 한 모듈 로세스(module process)를 항상 비하게 되었다. 이때, 추가되는 아

날로그 소자로 인한 로직 소자들의 특성 변화는 발생하지 않아야 한다.

기존의 1㎛ 이하의 CMOS 소자 제조 공정에서 커패시터를 실 하기 해서 두 가지 방법이

이용되고 있다. 첫 번째 방법은 이층 다결정 실리콘(double-polysilicon) 커패시터를 사용하는

것이다[5-7]. 이 구조에서 하층 다결정 실리콘은 트랜지스터의 게이트 극과 커패시터의 하층

극으로 사용된다. 가장 리 사용되는 커패시터 유 막은 TEOS(tetra ethyl ortho silicate)

화학 증착법 (chemical vapor deposition technique)으로 제조된 산화막이다. 상층 다결정 실리

콘은 커패시터의 상층 극이 된다. 이 구조의 장 은 낮은 기생 정 용량(capacitance), 반도체

기 과의 완 한 연, 그리고 양 30 ppm/V의 낮은 압 계수(voltage coefficient) 등이다. 반

면, 추가되는 다결정 실리콘 층이 약 150 nm 이상의 두께를 갖기 때문에 표면 평탄화가 어렵

고, 다결정 실리콘의 이방성 식각(anisotropic etching) 특성 때문에 인 한 커패시터 사이의 상

층 다결정 실리콘을 통한 단선(short)이 발생하기 쉬운 단 을 갖는다.

커패시터를 구성하는 다른 두 번째 방법은 고농도 불순물 도핑(doping)된 n형 기 을 커패시

터의 하층 극으로 사용하고 하나의 다결정 실리콘을 커패시터의 상층 극으로 사용하는 것

이다. 커패시터 유 막은 게이트 산화막과 동시에 형성된다. 이 구조는 제조 공정이 간단하고

50 ppm/V 이하의 낮은 압 계수를 확보 할 수 있으나, 실리콘 기 과의 기생 정 용량이 증

가하는 단 을 갖는다.

에서 언 된 커패시터들은 극으로 불순물이 고농도로 도핑(doping)된 다결정 실리콘을

사용하고 있다. 커패시터 양단에 정 (positive) 는 부(negative)의 압이 인가될 경우 다결정

실리콘에서 불순물 공핍층(depletion region)이 발생하게 된다. 이러한 상은 아날로그 커패시

터의 선형성 압계수 특성을 하시키게 된다.

최소 선폭 0.18 ㎛ 이하의 CMOS 제조 기술에서는 다결정 실리콘 커패시터의 단 을 개선하

기 한 이층 속(metal-to-metal) 커패시터의 구조가 제시된다[8, 9]. 속은 다결정 실리콘에

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비해 도도가 뛰어나므로 그 두께를 얇게 하여 커패시터의 극으로 사용하면 표면 평탄화와

실리콘기 과의 연을 유지하면서, 보다 낮은 압 계수를 가질 수 있다. 그러나 이층 속 커

패시터에서는 그 기 특성이 커패시터 유 막의 제조 조건에 매우 민감하게 향을 받게

되어 하층 속 유 막의 선택 제조가 요한 요소가 된다. 이것은 유 막이 형성되는

역이 다결정 실리콘보다 온도에 더 민감한 속표면이기 때문이다. 그러므로 CMOS 소자의

표 제조 공정 조건을 유지하면서 선형성과 신뢰성이 뛰어난 이층 속 커패시터의 제조 기

술 개발이 요구된다.

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제 3 장 연구개발수행 내용 결과

제 1 연구 방법

1. 일반 MOSFET의 제조

산업체의 표 CMOS 공정을 사용하여 고집 MOSFET MOS 커패시터를 제조하 다.

공정은 0.15 ㎛ 로직 기술을 사용하 으며, 한 개의 metal 층을 갖게 된다. 게이트 산화막은

H2-O2 분 기에서 성장시킨 후, NO 열처리를 통해 제조되었다. 게이트 극 물질로는 고농도

도핑된 250 nm 두께의 다결정 실리콘을 사용하 다. 속 배선 부분은 Co 실리사이드를

사용하여 항을 다. 주로 사용되는 소자의 게이트는 0.13 ∼ 0.15 um의 길이를 갖는

다.

2. 아날로그 회로 용 poly-to-poly 커패시터의 제조

커패시터는 실리콘 기 과 격리 된 상태에서 고농도 도핑된 N 형 다결정 실리콘을 두 극

으로 사용하여 제조되었다. 두 극 사이에는 층간 연막으로는 CVD 방법으로 제조된 SiO2

박막을 사용하 다. 다결정 실리콘 극의 두께는 약 300 nm이며, 층간 연막의 두께는 약 20

nm 이었다. 그리고 상층 다결정 실리콘 에는 약 600 nm의 inter-layered dielectric이 존재하

게 된다. 제조된 커패시터의 구조를 그림 3-1에 나타내었다. 속 부분에는 Ti silicide를

사용하여 항을 이고자 하 다. 그림 3-2는 실제로 제조된 wafer의 단면을 보여주고 있

다. 실리콘 기 에서부터 최상층까지 약 1 ㎛의 두께를 보이고 있다. 그러므로 수소 이온 주

입을 할 때 이러한 두께에 한 고려가 필요하게 된다.

그림 3-1. 본 연구에서 제조된 poly-to-poly 커패시터의 구조

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그림 3-2. 제조된 커패시터를 포함하는 wafer의 단면

3. 아날로그 회로 용 low-VTH MOSFET의 제조

아날로그용 MOSFET는 문턱 압이 0 V에 가깝도록 설계되어야 한다. 이를 해서 일반 으

로 사용되는 well implantation 공정 에서 channel implantation 공정은 생략하게 된다. 그 외

의 MOSFET의 구조 제조 방법은 일반 MOSFET와 동일하며, 채 의 면 이 다소 큰 편이

다. 그림 3-3은 제조된 아날로그용 MOSFET의 단면을 보여주고 있다. 트랜지스터 역에서

실리콘 기 과 상층까지 높이가 약 1.25 ㎛를 나타내고 있다. 제조된 소자의 채 폭은 20 ㎛

로 고정하 으며, 채 길이는 1 ∼ 20 ㎛ 범 를 갖는다.

그림 3-3. 제조된 아날로그용 MOSFET를 포함하는 wafer의 단면

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4. 수소 이온 주입 공정

수소 이온 주입 에 모의실험(SRIM simulation)을 통해 이온 주입 조건을 찾고자 하 다.

본 연구에서 제조되는 구조는 SiO2[300 nm] / poly-Si[250 nm] / gate oxide[3-7 nm] / Si 기

구조를 갖는다. 극으로 사용될 알루미늄은 약 500 nm의 두께를 갖는다. 게이트 산화막의

손상을 이기 해 이온 주입의 ion range를 poly-Si 층에 있도록 하 다. 그림 3-4는 모의

실험된 ion range를 보여 주고 있다. 게이트 산화막보다 윗 부분에 최고 값이 존재하도록 하

다. 일반 으로 이온 주입에 따라 타겟(target) 물질의 물질 손상이 존재하게 되는데, 부분

ion range의 최고 값을 기 으로 안쪽 부분에 많이 발생하게 된다. 그림 3-5는 수소 이온 주

입된 구조에서 발생하는 물질 손상을 보여 주고 있다. 게이트 산화막에서 물질 손상은 최

소로 하고자 하 다. 게이트 산화막 상층에 존재하는 다결정 실리콘 SiO2 층은 극

isolation 층이므로 물질 손상이 발생하더라도 MOSFET의 기 특성에는 미비하게 향을

것으로 단된다.

그림 3-4. 제조된 소자에 용할 수 있는 수소 이온 주입의 모의실험

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그림 3-5. 수소 이온 주입의 모의실험을 통해 조사된 물질 손상 분포

그림 3-6은 Al/SiO2/Poly-Si/Si 기 구조에서 수소 이온 주입 후 30분간 열처리를 행한

다음 측정된 O, Si, Al의 분포를 보여 주고 있다. 입자들의 질량이 다르기 때문에

sputtering time으로 정확한 각 layer의 두께는 환산할 수 없지만 각 atom들의 분포로부터 각

layer의 치를 비교 정확하게 악할 수 있다. 이온 주입 직후에 분석된 결과에서는 poly-Si

에 O의 분포가 거의 나타나지 않았다. 실제 제조 시 고려된 각 두께는 Al(500 nm)/SiO2(250

nm)/poly-Si(250 nm) 이었다. 그림 3-7은 400 ℃열처리 진행 과정동안 분석된 수소 이온의

분포이다. 이온 주입되는 수소의 ion range의 peak는 poly-Si내에 존재하도록 실험하 다. 열

처리가 30분이 경과된 경우에 SiO2층에 수소가 많이 분포하고 있으며, poly-Si내에도 존재하

고 있음을 나타낸다. 실제 소자에서는 poly-Si과 Si sub.사이에 게이트산화막이 존재하게 되고

이 역에 수소를 분포시키고자 실험하 다. 이온 주입량은 1016/cm

2 이었다. 열처리 시간이

진행됨에 따라 SiO2내의 수소 이온 농도는 낮아지고 있으며, 이는 Al Si sub. 방향으로

수소의 확산을 의미하게 된다. 열처리 시간이 90분인 경우에는 수소의 체농도가 낮아지

고 있다. 본 연구를 수행하기 한 한 열처리 시간은 60분 이내이면 충분할 것으로 단된

다.

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0 20 40 60 80 100 120101

102

103

104 Si Sub.SiO2 Poly-SiAl

Al/SiO2/Poly-Si/Si substrate Structure

: O: Al: SiIn

tens

ity (a

.u.)

Sputtering Time (sec.)

그림 3-6. Al/SiO2/Poly-Si/Si 기 구조에서 측정된 O, Si, Al의 분포

0 20 40 60 80 100 120100

101

102

103

D+ Imp. Dose1016/cm2

Si Sub.SiO2 Poly-SiAl

Al/SiO2/Poly-Si/Si substrate Structure

: 30 min.: 60 min.: 90 min.

Inte

nsity

(a.u

.)

Sputtering Time (sec.)

그림 3-7. Al/SiO2/Poly-Si/Si 기 구조에서 400 ℃ 열처리 진행 과정동안 측정된 수소

이온의 분포

5. 제조된 소자의 기 특성 분석

MOSFET에서는 드 인 포화 류 문턱 압을 조사하여 열화 정도를 분석하 다. 드

인 포화 류는 해당 소자의 동작 범 에서 측정되었다. 문턱 압은 포화 역에서 측정되었으

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며, 특정 드 인 류(40 nA × W/L)가 흐를 때 나타나는 게이트 압을 선택하 다. 게이트

산화막에 한 신뢰성은 게이트 류의 크기 연 괴 압으로 평가하 다. 아날로그용 커

패시터에서 각 인가된 압에서 정 용량을 조사하 으며, 층간 연막에 흐르는 설 류를

측정하 다.

제 2 연구 결과

1. 수소 주입된 박막 SiO2의 열화 특성

PMOS 구조에서 존재하는 3 nm 게이트 산화막의 설 류 특성을 그림 3-8에서 비교하

다. 수소 이온 주입 에 지가 60 KeV인 소자 경우에는 3.8 V 스트 스 압에 따른 설

류가 일반 소자 (control device)에 비해 많이 흐르고 있었다. 에 지가 80 KeV인 소자도 있

었으나 주입 에 지가 높아 부분의 소자가 괴되어 결과 값으로 사용할 수 없었다. 그러나

45 KeV 30 KeV인 소자에서는 설 류가 어들었으며, 낮은 주입에 지인 30 KeV에서

더욱 설 류가 게 흐르고 있다. 같은 주입에 지 상에서 주입 농도 (1014/cm

2, 10

15/cm

2)에

따른 차이도 발생하여 1014/cm2에서 설 류가 게 흐른다. 이러한 경향으로는 30 KeV 에

지에서 1014/cm

2의 농도로 주입하면 소자가 우수한 설 특성을 보일 것으로 상되나, 이온

주입 장비상의 문제(30 KeV 이하의 에 지에서 이온 주입량의 제한)로 인해 실험을 행 할 수

가 없었다. 앞으로 더 진행 할 내용이다.

0 100 200 300 400 500 600 7007.0x10-7

7.2x10-7

7.4x10-7

7.6x10-7

7.8x10-7

8.0x10-7

8.2x10-7

PMOSFETW/L=32/32 µmTox= 3 nmStress at Vg=3.8 V

: 1014/cm2, 60KeV : control device: 1015/cm2, 45KeV

: 1015/cm2, 30KeV: 1014/cm2, 45KeV

Gat

e C

urre

nt (A

)

Stress Time (sec.)

그림 3-8. PMOS 구조에서 존재하는 3 nm 게이트 산화막의 설 류 특성

그림 3-9는 제조된 PMOSFET 소자의 연 괴 특성을 보여주고 있다. 수소 주입 에 지가

30 KeV 45 KeV인 소자는 일반 소자에 비해 연 괴가 늦게 발생하고 있음을 알 수 있

- 18 -

다. 주입 에 지가 45 KeV로 동일할 경우에는 주입량이 1014/cm

2인 소자에서 보다 양호한

연 괴 특성을 보이고 있다. 인가 압에 따른 연 과 특성의 경향은 모두 비슷하게 나타났

다.

4.2 4.3 4.4 4.5 4.6101

102

103

PMOSFETW/L=32/32 µmTox= 3 nm

: 1014/cm2, 45KeV: 1015/cm2, 45KeV: 1015/cm2, 30KeV: control device

Bre

akdo

wn

Tim

e, (s

ec.)

Applied Voltage (V)

그림 3-9. PMOSFET 소자를 구성하는 게이트 산화막의 연 괴 특성

그림 3-10은 제조된 각 소자에 해 정 압 스트 스 후 측정된 게이트 설 류

(stress-induced leakage current : SILC)를 나타낸다. 게이트 압의 인가 범 가 Vfb < Vg <

0 에서 설 류는 게이트 극의 자가 interface trap으로 이동함으로써 발생하게 된다. 여기

서, Vfb는 flat band voltage이다. 그러므로 SiO2/Si 계면에 근처에 있는 trap 양은 SILC 크기에

비례하게 된다[10-12]. 게이트 류의 상 변화, △J/Jo, 는 interface trap density, Dit,의 변

화와 동일하게 된다.

△J/Jo = △Dit,/Dito (3-1)

양의 게이트 압 동안에는 SiO2/Si 계면에 근처에 있는 trap의 자가 게이트 극으로 이

동하게 된다. 그림에서 -1 V < Vg < 0.5 V 범 를 찰해 보면, 수소 이온 주입을 30 ∼

45 KeV로 행함으로써 interface trap density의 변화가 일반 소자에 비해 게 나타나고 있

음을 알 수 있다. 그러나 60 KeV 80 KeV 에 지의 소자에서는 설 류가 많이 흐르고 있

어 SiO2의 계면 뿐 아니라 bulk에서도 trap이 많이 발생함을 알 수 있다[13,14].

- 19 -

-3 -2 -1 0 1 2 3100

101

102

103

104

NMOSFETTox= 3 nmW/L=32/32 µm

Votage stress at Vg=-3.8V

: control device

: 1015/cm, 30KeV

: 1014/cm, 45KeV

: 1015/cm, 60KeV

: 1014/cm, 80KeV

I g-I g,

initi

al/I g,

initi

al (%

)

Gate Voltage (V)

그림 3-10. NMOSFET 소자에 해 정 압 스트 스 후 측정된 게이트 설 류

그림 3-11은 NMOSFET의 게이트에 -4.5 V를 인가하 을 때 조사된 스트 스 시간에 따른

게이트 류의 변화를 나타낸다. 게이트 산화막이 연특성을 잃어버리면 설 류가 많이 증

가하므로 그림에서 게이트 류의 갑작스런 증가는 연 괴가 발생하 음을 나타낸다. 일반

소자(control device)의 게이트 산화막과 비교하면 수소가 45 KeV 에 지로 주입된 게이트

산화막은 연특성이 더욱 향상 되었으며, 수소가 60 KeV 에 지로 주입된 게이트 산화막은

연특성이 더욱 나빠지고 있음을 알 수 있다. 같은 45 KeV 에 지로 주입된 게이트 산화막이

라도 수소 농도가 1014/cm

2로 주입된 경우가 더욱 양호한 연특성을 보이고 있다.

- 20 -

0 50 100 150 200 250 30010-5

10-4

10-3

10-2

10-1

100

NMOSFET, Tox= 3 nm, W/L=100/100 µmVotage stress at Vg=-4.5V

: control device

: 1014/cm, 45KeV

: 1015/cm, 45KeV

: 1014/cm, 60KeV

: 1015/cm, 60KeVGat

e C

urre

nt, (

A)

Stress Time (sec.)

그림 3-11. NMOSFET에서 스트 스 시간에 따른 게이트 류의 변화

그림 3-11에서 나타난 연 괴 특성을 세 종류의 압에 해 조사 한 것을 그림 3-12에

나타냈다. 인가되는 스트 스 압의 크기에 무 하게 동일한 경향을 보여 주고 있다. 즉, 수

소 에 지 30 45 KeV로 제조된 게이트 산화막의 연 특성이 개선되고 있음을 보여 주고

있다. 주입된 수소의 dose는 1015/cm

2으로 일정하 다.

-4.4 -4.5 -4.6 -4.7 -4.8101

102

NMOSFET, Tox= 3 nm, W/L=32/32 µm D+ Dose : 1015/cm2

: 30KeV: 45KeV: 60KeV: control device B

reak

dow

n Ti

me

(sec

.)

Applied Voltage (V)

그림 3-12. NMOSFET에서 인가 압의 크기에 따른 연 괴 압의 크기 변화

- 21 -

그림 3-13은 수소 dose에 따른 NMOSFET의 연 괴를 나타내고 있다. Dose량은

1014/cm2 1015/cm2으로 구분하 다. 각 에 지에서 주입 되는 수소 dose가 1014/cm2 인 경

우 비교 우수한 연 특성을 나타내고 있다. 이러한 결과로부터 사용된 소자의 구조에서는

주입 에 지가 30 ∼ 45 KeV 이면서 주입 dose는 1014/cm

2 인 경우에 수소 주입된 게이트

산화막이 우수한 연 특성을 갖게 됨을 알 수 있다. 이온 주입된 수소는 후속 열처리를 통

해 게이트 산화막에서 효과 으로 결합을 형성할 것으로 단된다.

-4.8 -4.7 -4.6 -4.5 -4.40

50

100

150

200

250

300

60 KeV

45 KeV

NMOSFETTox= 3 nmW/L=32/32 µm

: 1014/cm2

: 1015/cm2

: 1014/cm2

: 1015/cm2

Bre

akdo

wn

Tim

e (s

ec.)

Applied Voltage (V)

그림 3-13. 수소 dose에 따른 NMOSFET의 연 괴 특성

2. 수소 주입된 poly-to-poly 커패시터의 기 특성

그림 3-14는 각 커패시터에 한 정규화된(normalized) 정 용량 특성을 나타낸다. 인가 압

에 따른 각 소자의 정 용량의 변화는 매우 작게 나타났으며, 부분의 소자가 비슷한 경향을

보이고 있다. 이상 인 아날로그 커패시터는 정 용량의 변화가 매우 어야 하며 양과 음의

압 인가 하에서 정 용량의 변화가 칭을 이루어야 한다. 그림에서 수소 이온 주입 조건

변화에 따른 정 용량의 변화의 차이는 발견되지 않았다.

- 22 -

-7 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 6 70.99750.99800.99850.99900.99951.00001.00051.00101.0015

Poly-to-Poly CapacitorTox= 20 nmW/L=320/220 µm2

: 30KeV : 45KeV: 60KeV: 85KeV: Control

Nor

mal

ized

Cap

acita

nce,

C/C

o

Applied Voltage (V)

그림 3-14. 각 커패시터에 한 정규화된(normalized) 정 용량 특성

커패시터 구조에서 체 정 용량은 층간 연막에 의한 정 용량과 두 다결정 실리콘의 공

간 하 정 용량의 직렬 결합으로 나타나게 된다. 정 용량의 선형 압 계수(linear voltage

coefficient of capacitance ; VCC)는 식 3-2로 표 된다.

VCC (Vfb) = Cox2/(3qεsiNd) (3-2)

여기서 Cox, εsi Nd는 층간 연막 정 용량, 실리콘의 비유 률 다결정 실리콘의 도핑

농도를 각각 나타낸다. 이상 인 커패시터에서는 VCC 값이 작아야 한다.

그림 3-15는 그림 3-14로부터 구한 각 소자의 VCC 값을 나타낸다. Quadric VCC는 그림

3-14의 곡선의 곡률을 의미 한다. 수소 주입을 하지 않은 소자와 비교하 을 때 수소를 주

입한 소자에서 VCC의 큰 감률을 나타나지 않았다. 그러므로 식 3-2을 수소서도 알 수 있듯이

VCC를 결정하는 요소에서 수소 주입 효과는 미비한 것으로 단된다.

- 23 -

0 20 40 60 80 100200

220

240

260

280

300Poly-to-Poly Capacitor

Implantation Dose : 1015/cm2

Line

ar V

olta

ge C

oeffi

cien

t (pp

m/V

)

Implantation Energy (KeV)

0 20 40 60 80 100

12

16

20

24

28

: L-VCC : Q-VCC

Qua

drat

ic V

olta

ge C

oeffi

cien

t (pp

m/V

2 )

그림 3-15. 제조된 커패시터의 voltage coefficient of capacitance 변화

Poly-to-poly 커패시터는 아날로그 회로에 사용되는 소자이며, 두 극은 N-type으로 도핑된

poly-Si으로 구성되며 두 극사이에 약 20 nm의 SiO2막이 존재하게 된다. 두 극 간 연물

인 SiO2의 설특성은 커패시터의 신뢰성의 나타내게 된다. 그림 3-16에서 상층 극에 양의

압을 인가하 을 때 두 극 간 류를 측정하 다. 수소를 30 KeV에서 주입함으로써

설 류를 억제할 수 있었다. 그러나 그 이상의 주입 에 지에서는 이온 주입에 따른 손상이 나

타나게 되어 설 류가 증가하게 된다고 단된다.

그림 3-17은 상층 극에 음의 압을 인가하 을 때 측정된 설 류를 나타낸다. 수소

이온 주입에 따른 경향은 양의 인가 압의 경우와 동일하게 나타난다. 그러나 음의 압 인가

경우에 류의 양이 게 나타나는데, 이는 상층 poly-Si 극에서 carrier depletion이 발생하

게 되어 층간 연막의 기 평가 두께(effective thickness)가 증가하 기 때문이라고 단된

다. 이러한 상을 해결하기 해서 극으로 사용되는 poly-Si의 불순물 농도를 더욱 높여야

한다.

- 24 -

5 10 15 2010-11

10-10

10-9

10-8

10-7

10-6

Poly-to-Poly CapacitorTox= 20 nmW/L=320/220 µm2

: Control : 30KeV: 45KeV: 60KeV: 85KeV

Cur

rent

(A)

Applied Voltage (V)

그림 3-16. 상층 극에 양의 압을 인가하 을 때 측정된 두 극 간 류

-10 -12 -14 -16 -18 -2010-11

10-10

10-9

Poly-to-Poly CapacitorTox= 20 nmW/L=320/220 µm2

: Control : 30KeV: 45KeV: 60KeV: 85KeV C

urre

nt (-

A)

Applied Voltage (V)

그림 3-17. 상층 극에 음의 압을 인가하 을 때 측정된 두 극 간 류

3. 수소 주입된 low-VTH MOSFET의 기 특성

그림 3-18은 아날로그용 NMOSFET를 구성하는 7 nm의 게이트 산화막에 한 류- 압

(IV)특성 곡선이다. 게이트 압이 -9 ∼ -10 V 근처에서 게이트 산화막내 impact ionization이

- 25 -

진행될 수 있으며, NBTI 스트 스용 인가 압은 -7 ∼ -8.5 V사이가 될 것으로 단된다[15,

16]. 본 실험에서는 아날로그용 NMOSFET의 NBTI 열화를 진행시키기 해 Vg = -7.8 V에서

정 압을 인가하여 소자의 라미터 변화를 조사하 다.

-2 -4 -6 -8 -1010-13

10-11

10-9

10-7

10-5

NBTI VoltageRegion

Impact IonizationRegion

Native NMOSFET for Low VTH Tox= 7 nmW/L=20/1.5 µm2

Gat

e C

urre

nt (-

A)

Gate Voltage (V)

그림 3-18. 아날로그용 NMOSFET를 구성하는 7 nm의 게이트 산화막에 한 IV 특성 곡선

아날로그 회로에 사용되는 트랜지스터 (MOSFET)는 신호 증폭을 목 으로 하기 때문에 문

턱 압이 0 V에 가까우며, 회로 내 matching 특성을 유지하여야 하기 해서 소자의 규모(채

넓이)가 비교 커야 한다. 그림 3-19는 제조된 아날로그용 NMOSFET의 IDS-VDS 특성 곡

선이다. 게이트 압이 Vg = 0.5 V에서 IDS 류가 흐르고 있음을 알 수 있다. 아날로그

MOSFET는 주로 신호 증폭용으로 사용되기 때문에 아주 작은 교류 신호에도 반응하기 해서

문턱 압 값이 0 V이어야 하지만, 본 연구에서 제조된 N-type MOSFET의 문턱 압은 -0.6

∼ 0.1 V의 범 를 갖는다.

- 26 -

0 1 2 3 4

0.04.0x10-4

8.0x10-4

1.2x10-3

1.6x10-3

2.0x10-3

2.4x10-3

Vg=1.5 V

Vg=1.0 V

Vg=0.5 VVg=0.0 V

Native NMOSFET for Low VTH Tox= 7 nmW/L=20/1.5 µm2

Dra

in C

urre

nt (A

)

Drain Voltage (V)

그림 3-19. 제조된 아날로그용 NMOSFET의 IDS-VDS 특성 곡선

그림 3-20은 제조된 각 소자에서 NBTI 스트 스 시간에 따른 문턱 압의 변화를 나타낸다.

수소 주입된 소자와 일반 소자의 열화 경향은 다르게 나타났으며, 수소 이온 주입된 소자

의 경우에는 주입 에 지에 무 하게 거의 비슷한 값을 보여 주고 있다.

0 200 400 600 800-50-40-30-20-10

0102030

NBTI Vg=-7.8VTemp.=100oCTime=300 sec.

Native NMOSFET for Low VTH Tox= 7 nm W/L=20/2 µm2

: 30 KeV: 60 KeV: 85 KeV: Control

Shift

of V

TH, ∆

V TH, (

mV)

Stress Time (sec.)

그림 3-20. NMOSFET 소자에서 NBTI 스트 스 시간에 따른 문턱 압의 변화

- 27 -

그림 3-21은 채 폭은 20 ㎛로 고정하고 채 길이를 변화시켰을 때 조사된 문턱 압이다.

채 길이가 작아질수록 문턱 압이 증가하고 있다. 수소를 주입한 소자에서 문턱 압의 크

기가 다소 작게 나타나고 있다. 이러한 문턱 압의 감소는 아날로그 MOSFET에서는 바람직

한 상이다. 문턱 압이 감소한 것은 수소를 주입함으로써 채 부근의 불순물 농도가 변했

기 때문이라 단된다. 채 길이가 짧을수록 문턱 압이 크게 바 는 것은 short channel 효

과와 유사하다.

0 5 10 15 20 25

-600

-500

-400

-300

-200

Native NMOSFET for Low VTHTox= 7 nmChannel Width = 20 µm

: D+ implanted Device with 45 KeV : Control Device

Thre

shol

d Vo

ltage

, VTH

, (m

V)

Channel Length (µm)

그림 3-21. NMOSFET의 채 길이 변화에 따른 문턱 압의 크기

그림 3-22는 NBTI 스트 스 후에 각 소자에서 측정된 문턱 압의 변화이다. 그림 3-20에서

보았듯이 수소 이온 주입 조건에 따른 문턱 압의 변화는 미비하게 나타났으므로 본 그림에

서는 수소 이온 주입 에 지 45 KeV인 소자만을 나타냈다. 수소 이온 주입된 소자와 일반

소자와의 열화 경향이 다르게 나타나고 있다. 이러한 열화 경향 차이는 디지털용 소자사이에서

는 나타나지 않았다. 이에 한 분석이 필요한 상황이다.

- 28 -

0 5 10 15 20 25

-40

-20

0

20

40

NBTI Vg=-7.8V, Temp.=100oC, Time=300 sec.

Native NMOSFET for Low VTHTox= 7 nm, Channel Width = 20 µm

: D+ implanted Device with 45 KeV : Control Device

Shift

of V

TH, ∆

V TH, (

mV)

Channel Length (µm)

그림 3-22. NBTI 스트 스 후에 측정된 아날로그 NMOSFET의 문턱 압 변화

NBTI 스트 스 후에 측정된 각 소자의 Ids % 변화량을 소자의 채 길이에 따라 그림 3-23

에 나타내었다. 채 길이가 2 ㎛ 인 경우에 류의 감소가 두드러지게 나타났다. 일반

NMOSFET에 비해 수소 주입된 NMOSFET에서 NBTI 스트 스에 한 Ids의 변화가 게

나타나고 있다.

0 5 10 15 20 250.0

-0.5-1.0-1.5-2.0-2.5-3.0-3.5-4.0

Measured @VDS = Vg = 3.0 V

NBTI : Vg=-7.8V, Temp.=100oC, Time=300 sec.

Native NMOSFET for Low VTHTox= 7 nm, Channel Width = 20 µm

: D+ implanted Device with 45 KeV : Control Device

Varia

tion

of I D

S (%

)

Channel Length (µm)

그림 3-23. NBTI 스트 스를 받은 NMOSFET의 채 길이에 따른 Ids % 변화량

- 29 -

제 4 장 목표달성도 련분야에의 기여도

제 1 목표달성도

목 표 달 성 도(%) 내 용

Long channel MOSFET

를 제조하여 수소 주

입 효과를 분석95

채 길이에 따른 MOSFET의 수소 주입

효과를 찰함. NBTI 스트 스 후에 찰

된 드 인 류의 변화가 수소 주입한 소

자에서 게 나타났음.

아날로그 회로에 사용되

는 native 트랜지스터를

제조하여 수소 주입

효과를 분석

98

문턱 압이 매우 작은 값을 갖는 아날로그

용 MOSFET에서 수소 주입에 따른

NBTI 열화를 찰하 음. 문턱 압 변화의

경향이 수소를 주입함으로써 다르게 나타

났음.

Poly-to-poly 구조를 갖

는 capacitor에 한

수소 효과 분석

98

수소를 주입함으로써 정 용량의 변화는

나타나지 않았으며, 충간 연막의 연특

성을 개선시킬 수 있음을 확인하 음.

수소 주입된 박막

SiO2의 연 특성 분석98

수소 이온을 주입하 을 때 Si와 SiO2 계

면 상태는 안정되게 유지되었으며, 연특

성은 개선됨을 확인하 음.

제 2 련 분야 기여도

1. 기존의 산업체에서 사용하는 반도체 제조 공정을 개선할 수 있음.

2. 반도체 소자의 신뢰성을 높일 수 있음.

3. 다양한 형태의 반도체 소자에 용이 가능하며, IC chip의 수명을 연장할 수 있음.

4. 련 분야에 지식을 갖춘 인력을 배출할 수 있음.

- 30 -

제 5 장 연구개발결과의 활용계획

제 1 활용방안

1. 디지털 아날로그 반도체 제조 분야에서 활용되어 수소 열처리 공정을 체할 수 있는

공정으로 활용

2. 연구 성과가 인증되면 모든 반도체 산업체에서 활용 가능

3. 모든 MOS 구조 반도체 소자에서 산화막과 실리콘과의 계면 특성을 개선시킬 수 있는 방

법 제시

4. 실리콘 산화막 (SiO2)이 아닌 다른 종류의 게이트 연막(high-k)에 용 가능

제 2 산업체와 력 방안

1. 국내 반도체 제조 회사인 (주)Magnachip 반도체와 (주)하이닉스 반도체의 연구 인력과 연

구 교류를 통해 본 연구의 산업체 이 을 모색하고 있음.

2. 산업체의 생산 공정에 용할 수 있는 방법을 모색함.

3. 양성자기반 공학기술개발 사업단과 력하여 사업의 확 를 모색함.

.

- 31 -

제 6 장 연구개발과정에서 수집한 해외과학기술정보

제 1 최신 반도체 기술 동향

재 반도체 사업은 반도체만으로 국한 된 것이 아니라, IT (Information Technology), BT

(Bio Technology), NT (Nano Technology)등과 융‧복합 으로 발 하고 있다. 이러한 발 에

맞춰 LSI (Large Scale Integration)이 발 되고 있다. 그림 6-1은 IT와 실리콘 기술의 융‧복합

기술의 구조도이다.

그림 6-1. 기술 구조도

- 32 -

과거 30년 동안 미세화만으로 실리콘 기술 사업을 이끌어 왔다고 해도 과언이 아니다. 이런

미세화만이 LSI 기술의 주 핵심이 되고, 미세화는 고집 화, 고속화, 가격화를 모두 만족시킬

수 있기 때문이다. 집 화의 첫 번째는 실리콘 웨이퍼의 크기의 변화를 알 수 있다. 그 이유는

실리콘 웨이퍼의 크기가 클 수로 많은 소자를 가로 제조하기 용이하기 때문이다. 그림 6-2는

실리콘 웨이퍼의 크기 변화를 나타낸 것이다. 재 사용되고 있는 양산은 300 ㎜를 사용하고

있다. 웨이퍼의 크기를 계속 으로 크게 하지 못하는 이유는 실리콘 공정 line의 모든 장비와

기술이 웨이퍼 크기에 맞춰져 있기 때문이다.

그림 6-2. 실리콘 웨이퍼의 크기 변화

반도체 기술은 매년 12월마다 세계 200여명의 반도체 제조업체, 장비, 재료 등의 반도체

회 계자들이 모여 회의를 하는 국제반도체기술 로드맵 (International Technology

Roadmap for Semiconductor) 총회에서 결정이 된다. 이 ITRS의 보고에 따르면 마이크로 로

세서의 게이트 길이가 2014년에 0.02 ㎛까지 축소될 것이라고 망하고 있다. 재 CMOS는

게이트 길이 0.05 ㎛까지는 충분히 사용할 수 있다. 최근에는 게이트 길이가 0.008 ㎛까지 트랜

지스터의 온‧오 가 가능하다는 연구 결과도 있다. 그림 6-3은 향후 망되는 게이트 길이의

ITRS 보고 자료이다.

- 33 -

그림 6-3. 게이트 길이에 따른 ITRS 보고 자료

ITRS에서는 그림 6-3처럼 실리콘 bulk에 한 지표뿐만 아니라, 차세 반도체 기술에 한

지표도 나와 있다. 최근 게이트 산화막의 물리 , 기 한계가 나타나면서 MOS 구조에 변화

와 물질의 변화가 두되고 있다. 차세 반도체 기술에는 Multi gate와 실리콘이 아닌 화합물

등을 이용한 반도체 기술이 나와 있다.

MOSFETs의 구조는 차 Multi Gate 형태로 진화하면서, 더 많은 집 화를 이루고 있다. 그

림 6-4는 실리콘 구조의 따른 ITRS의 차세 반도체 기술에 한 보고 자료이다. MOSFET

구조가 향후 차세 반도체 기술로 망하는 것은 bulk 실리콘 구조의 집 화에 한계가 진행되

고 있어 나타나는 안이다.

그림 6-4. 차세 반도체의 MOSFET 구조 변화

- 34 -

ITRS 지표에 따르면, bulk 소자에 비해 multi gate (MG)가 차세 반도체 사업을 이끌어 나

가는 것을 알 수 있다. 하지만, 재까지는 MG의 경우 아직 개발 연구 단계이다. 양산과정에서

는 multi gate 보다는 bulk 소자를 사용하고 있다. 차세 반도체 기술의 다른 한 부분은 실리

콘이 아닌 다른 물질을 이용한 반도체이다. 최근 많은 연구가 진행되고 있는 것은 GaN 기반으

로 형성된 소자이다. 실리콘에 비해 이동도가 좋은 특성을 갖기 때문에 많은 연구가 진행되고

있다. 구조의 변화와 물질의 변화는 차세 반도체 기술로 많은 연구가 진행되고 있지만, 양산

이나 실화되기에는 다소 문제 이 있다. 재 사용하고 있는 실리콘의 기반의 bulk

MOSFET의 공정 line을 변화해야하는 문제 이 있다.

앞서 논의하 듯이 차세 반도체 기술이 실리콘 bulk 소자에서 차 이동하는 이유는 게이트

산화막 때문이라고 해도 과언이 아니다. 그림 6-5는 정 계 스 일링에 따른 게이트 산화막의

두께를 나타낸 그림이다.

그림 6-5. 정 계 스 일링에 따른 게이트 산화막 두께의 추세

그림 6-5는 재 사용하고 있는 게이트 산화막 (SiO2)의 물리 기 특성을 담고 있다.

그림에서 볼 수 있듯이 게이트 길이가 차 작아짐에 따라 게이트 산화막도 차 얇아지고, 그

로 인해 생기는 설 류 등이 나타나 있다. 소자의 구조나 물질을 격히 변화시켜 소자의 특

성을 향상시키기에는 어렵다고 단된다. 이러한 측면에서 소자의 게이트 산화막의 특성을 향

상 시키는 것이 효과 이라고 단된다. 즉, 시 에서 게이트 산화막 (SiO2)의 두께는 최소

화 하면서 게이트 설 류와 게이트 산화막 항복 특성을 향상시키는 것이 이 되어야 한

다.

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제 7 장 참고문헌

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