XAPP1244 (v1.0) 2015 年 4 月 10 日 japan.xilinx.com 1

本資料は表記のバージ ョ ンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 最新情報につきましては、 必ず最新英語版をご参照く ださい。

概要こ のアプ リ ケーシ ョ ン ノー ト では、 ザイ リ ン ク スの SMPTE 2022-1/2 および SMPTE 2022-5/6 Video over IP コ ア と、Zynq®-7000 AP SoC FPGA (OmniTek OZ745 評価キッ ト ) に含まれる Barco-Silex JPEG2000 IP コアを統合した Video over IPリ ファレンス デザインについて説明します。 このデザインは、 大 4 つの SD/HD-SDI ス ト リームをサポート します。

この リ ファレンス デザインは、 ト ランス ミ ッ ター プラ ッ ト フォームとレシーバー プラ ッ ト フォームという 2 つのプラ ット フォームで構成されています。 ト ランス ミ ッ ター プラ ッ ト フォームのデザインは、4 つのSMPTE SDI IP コアを使用して外部からの SDI ビデオ ス ト リームを受信します。非圧縮パス上では、受信したすべての SDI ス ト リームは、SMPTE 2022-5/6Video over IP Transmitter コアを用いて多重化され、 固定サイズのデータグラムにカプセル化されてからザイ リ ンクスの 10Gigabit Ethernet MAC (10GEMAC) 経由で送信されます。 レシーバー側に接続された SFP+ ケーブルを使用する 10 GigabitEthernet PCS/PMA (10GBASE-R) は、10G リ ンクをサポート します。圧縮パス上では、すべての SDI ス ト リームが、JPEG2000Encoder で圧縮されて TS Engine で転送ス ト リーム パケッ トにカプセル化され、SMPTE 2022-1/2 Video over IP Transmitter コアで固定サイズのデータグラムにパッ ク されてから 10GEMAC および 10G PCS/PMA コア経由で送信されます。 これらのパスは同じイーサネッ ト リ ンクを共有するため、 同時に有効にするこ とはできません。

レシーバー プラ ッ ト フォーム側では、圧縮されていないス ト リームのイーサネッ ト データグラムが、 10GEMAC で収集されます。 SMPTE 2022-5/6 Video over IP Receiver コアはデータグラムをフ ィルタ リ ングし、 カプセル化と多重化を解除して個々のス ト リームにしてから、 SDI ビデオを SMPTE SDI コア経由で出力します。 圧縮されたス ト リームのイーサネッ トダイアグラムは、 10GEMAC で収集され、 SMPTE 2022-1/2 Video over IP Receiver コアおよび TS Engine でカプセル化を解除されて、 JPEG2000 Decoder に送られます。 このデコーダーの出力ビデオは、 SDI に変換され、 SMPTE SDI コアに送信されます。 ト ランス ミ ッ ターとレシーバーの両方で、 すべてのイーサネッ ト データグラムは DDR3 SDRAM にバッファーされます。

コアの初期化と ステータスの読み出しには、 ARM® Cortex™-A9 プロセッサ上で動作している Linux アプリ ケーシ ョ ンを使用します。

アプリケーシ ョ ン ノート : Zynq-7000 AP SoC

XAPP1244 (v1.0) 2015 年 4 月 10 日

JPEG 2000 および SMPTE 2022 Video over IP リファレンス デザイン著者 : Jean-François Marbehant、 Virginie Brodeoux

リファレンス デザイン

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図 1 に、 含まれるモジュールの全体図を示します。

このアプリ ケーシ ョ ン ノートの リ ファレンス デザイン ファ イルは、 ザイ リ ンクスのウェブサイ トからダウンロードできます。 デザイン ファ イルの詳細は、 「 リ ファレンス デザイン ファ イル」 を参照してください。

リファレンス デザインリ ファレンス デザインは、 次の 2 つの別個のパスをインプ リ メン ト します。

• 『フォワード エラー訂正を利用して IP ネッ ト ワークで高ビッ ト レー トの SMPTE 2022-5/6 メディア ト ラ ンスポートを実現』 (XAPP1199) [参照 11] に記載されているよ うに、SMPTE2022-5/6 と 10GEMAC コアで、4 つの SDI ス ト リームが処理されます。 非圧縮パスの詳細をこのアプリ ケーシ ョ ン ノートで確認して ください。 こ こでは、 XAPP1199 と異なる内容についてのみ説明しています。

• 4 つの SDI ス ト リームは圧縮パスに送られます。 リ ファレンス デザインは、 SMPTE2022-1/2 IP コアおよび JPEG2000IP コアをこのパス上で、ブロードキャス ト接続標準 (SD-SDI/ HD-SDI/3G-SDI) と ギガビッ ト イーサネッ ト ネッ ト ワーク間のブリ ッジを必要とするブロードキャス ト アプリ ケーシ ョ ン用モジュールと してインプリ メン ト します。

転送される圧縮データは、 MPEG-2 Transport Stream (MPEG2-TS) パケッ ト にカプセル化されます。 TS パケッ ト は、SMPTE2022-1/2 IP コアで処理され、 10GEMAC および 10G PCS/PMA IP コアを使用して同じ SFP+ リ ンクで転送されます。システム機能を正し くサポートするには、このシステムで生成されるス ト リームが必要とする以上のネッ ト ワーク帯域幅を確保する必要があ り ます。

完全な圧縮パスと非圧縮パスの入出力は、 SDI ビデオ ス ト リームです。 システムは 2 つのプラ ッ ト フォームで構成され、 一方にはエンコーダー コアが、 も う一方にはデコーダーが備わっています。 図 2 に示すよ うに、 SFP+ ケーブルが 2 つのプラ ッ ト フォームを接続し、 模擬的な IP ネッ ト ワークを構成しています。

X-Ref Target - Figure 1

図 1 : Video over IP のブロック図

リファレンス デザイン

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SMPTE SDI コアによってシステムは SDI ス ト リームの送受信が可能にな り、 一方で、 10GEMAC はイーサネッ ト メディア内で圧縮ビデオ データを転送します (図 3 および図 4 参照)。

ハードウェア

このセクシ ョ ンでは、 主要 IP ブロ ッ クの構成など、 リ ファレンス デザインの機能の概要を説明します。

SMPTE 2022-5/6 Video over IP Transmitter および Receiver

リ ファレンス デザインの SMPTE 2022-5/6 Video over IP Transmitter および Receiver は、 SDI 入力ス ト リームを 4 チャネルで転送するよ う構成されています。 ト ランス ミ ッ ターとレシーバーは、 AXI4-Stream データ インターフェイスを経由して10GEMAC に接続します。 また、AXI4-Lite 制御インターフェイスを経由して ARM プロセッサ サブシステム内のカスタマイズした IP コア (axilite_bridge) にも接続しています。

MAC および IP アドレス、 UDP ポート、 FEC パラ メーターは、 レジスタで設定できます。詳細は、 『SMPTE 2022-5/6 Videoover IP 製品ガイ ド』 (PG032 および PG033) [参照 5] [参照 6] を参照してください。

SMPTE 2022-5/6 Receiver は、 VCXO の代替となるソ リ ューシ ョ ンを使用してビデオ ク ロ ッ ク リ カバリ を実行します。 詳細は、『ギガビッ ト ト ランシーバー アプリ ケーシ ョ ンにおけるデジタル VCXO の置き換え』 (XAPP589) [参照 13] を参照して ください。

X-Ref Target - Figure 2

図 2 : 完全な Video over IP システム

X-Ref Target - Figure 3

図 3 : ト ランスミ ッ ター FPGA 圧縮パス

X-Ref Target - Figure 4

図 4 : レシーバー FPGA 圧縮パス

リファレンス デザイン

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SMPTE SD/HD/3G-SDI

SMPTE SDI コアは、 SMPTE SD-SDI、 HD-SDI、 3G-SDI 規格に対応した ト ランス ミ ッ ターおよびレシーバー インターフェイスを提供します。 このコアは、SDI ビデオ ス ト リームのシ リ アライズ/デシ リ アライズを行うために 7 シ リーズ FPGA のGTX ト ランシーバーに接続されています。 SMPTE SDI レシーバーは 148.5MHz の GTX ト ランシーバー基準クロ ッ ク周波数を使用して、 サポート されている SDI ビッ ト レート を受信します。 レシーバーは受信した SDI ビッ ト レート を自動的に判定し、その SDI モードに合わせて自分自身と GTX ト ランシーバーを正し く設定します。SMPTE SDI ト ランス ミ ッ ターは、 すべての SDI ビッ ト レート をサポートするために、 148.5MHz および 148.35MHz の 2 つの GTX 基準クロ ッ ク周波数を必要と します。 ト ランス ミ ッ ターは SDI の動作モードを動的に判断し、各 SDI モードに合わせて適切な構成となるよ うにダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート (DRP) を介して GTX ト ランス ミ ッ ターを制御します。詳細は、『SMPTESD/HD/3G-SDI LogiCORE IP 製品ガイ ド』 (PG071) [参照 12] を参照してください。

BA317 DDR3 メモリ コン ト ローラー

Barco-Silex BA317 IP コアは高度にコンフ ィギュレーシ ョ ン可能な DDR3-SDRAM メモ リ コン ト ローラーです。 ランダムなアドレス アクセスでも帯域幅の利用効率を向上させる機能をサポート しています。このメモリ コン ト ローラーは、高周波数、 低レイテンシ、 少ないリ ソース数を実現するよ う 適化されています。

ユーザー インターフェイスはコンフ ィギュレーシ ョ ン可能なマルチ ポート インターフェイスで、 SMPTE2022-1/2 およびSMPTE2022-5/6 コア用の AXI ポート (200MHz で動作する 256 ビッ ト幅のインターフェイス) と、 JPEG2000 コア用の DCIポート (異なる周波数で動作する 32、 64、 または 128 ビッ ト幅のインターフェイス) をサポート します。

JPEG2000 Encoder

Barco-Silex が提供する JPEG2000 Encoder コアは、ビデオ ス ト リームを JPEG2000 形式に圧縮して、ギガビッ ト イーサネット ケーブルに転送します。 その入力は必ずビデオ ス ト リームになり ます。 このため、 SMPTE SDI から送信される SDI スト リームは変換する必要があ り ます (HSync、 VSync、 DE ビデオ信号の生成)。 ソフ ト ウェアを使用して動的に変更可能なビッ ト レート を除き、 このコアのパラ メーターは VideoEnc ネッ ト リ ス ト内で固定されています。 このコアは、 メモ リ コン ト ローラーに接続された 15 個の DCI ポート を備えており、 メモ リの上位 1/4 (上位のアドレス) を使用します。 これは、暗号化されたネッ ト リ ス ト と して提供されます。

JPEG2000 Decoder

Barco-Silex が提供する JPEG2000 Decoder コアは、 ギガビッ ト イーサネッ ト ケーブルから受信した JPEG2000 ス ト リームを解凍します。 このコアのビデオ出力は、 SDI に変換してから SMPTE SDI コアに送信する必要があ り ます。 このコアは、メモ リ コン ト ローラーに接続された 8 個の DCI ポート を備えており、 メモ リの上位 1/4 (上位のアドレス) を使用します。このデコーダーから出力されたフレームは、 DDR に格納され、必要に応じて SDI のビッ ト レート制約で読み出されます。読み出されたフレームは、 削除される場合もあ り ますが、 必要であれば繰り返し読み出されます。 デコーダーとビデオ変換ロジッ クは、 暗号化されたネッ ト リ ス ト (VideoDec/VideoOut) と して提供されます。

MPEG2-TS Transport Stream Engine

Barco-Silex が提供する Transport Stream (TS) Engine は、 JPEG2000 ス ト リームを ISO/IEC 13818-1 準拠の転送ス ト リームにカプセル化したり、 またはそこからカプセル化を解除したり します。

JPEG2000 ス ト リームは AXI4-Stream 形式に変換され、パケッ ト化されて SMPTE2022-1/2 コアの前に TS Engine で TS ス トリームにカプセル化されます。

TS Engine は、 JPEG2000 画像ス ト リームに ELSM ヘッダーを追加し、 PES (Packetized Elementary Stream) を得るために PESヘッダーを追加します。 PES は 188 バイ トの転送ス ト リーム パケッ トに細分化されます。 このエンジンは、 ス ト リーム情報の PAT/PMT やクロ ッ ク リ カバリの PCR などの追加情報を生成します。

TS Engine は、 『VSF-TR01, Transport of JPEG 2000 Broadcast Profile video in MPEG-2 TS over IP』 [参照 14] の VSF TechnicalRecommendation に準じています。

リファレンス デザイン

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SMPTE2022-1/2 Video over IP Transmitter および Receiver

リ ファレンス デザインの SMPTE 2022-1/2 Video over IP Transmitter および Receiver は、 転送ス ト リームを 4 チャネルで転送するよ う構成されています。

ト ランシーバーとレシーバーは、 AXI4-Stream データ インターフェイスを経由して 10GEMAC に接続します。 また、 ト ランス ミ ッ ターは AXI4-Lite 制御インターフェイスを経由して ARM プロセッサ サブシステム内のカスタマイズした IP コア(axilite_bridge) にも接続しています。

MAC および IP アドレス、 UDP ポート、 FEC パラ メーターは、 レジスタで設定できます。詳細は、 『SMPTE 2022-1/2 Videoover IP 製品ガイ ド』 (PG180、 PG181) [参照 2] [参照 3] を参照してください。

10-Gigabit Ethernet MAC

ト ラ ンス ミ ッ ター 10-Gigabit Ethernet MAC インス タンスの AXI4-Stream インターフェ イ スは、 SMPTE 2022-1/2 またはSMPTE 2022-5/6 Video over IP Transmitter のどちらか一方の出力に接続します。 レシーバー 10-Gigabit Ethernet MAC インスタンスの AXI4-Stream インターフェイスは、SMPTE 2022-1/2 および SMPTE 2022-5/2 Video over IP Receiver の入力へ接続します。 10-Gigabit Ethernet MAC には、 10-Gigabit Ethernet PCS/PMA コアへの接続用に 64 ビッ トの SDR PHY ポートが 1 つコンフ ィギュレーシ ョ ンされています。 フロー制御は使用していません。 詳細は、 『10-Gigabit Ethernet MAC LogiCORE IP製品ガイ ド』 (PG072) [参照 15] を参照してください。

10-Gigabit Ethernet PCS/PMA

10-Gigabit Ethernet PCS/PMA コアは、Video over IP Transmitter と Receiver のプラ ッ ト フォーム間で 10GBASE-R の光リ ンクを形成します。PCS/PMA は 1 つのト ランシーバーを使用して 10Gb/s のデータ レート を実現します。両方のプラ ッ ト フォームの SFP+ 光ト ランシーバー同士を 1 本の光ケーブルで接続します。 詳細は、 『10-Gigabit Ethernet PCS/PMA LogiCORE IP製品ガイ ド』 (PG068) [参照 15] を参照してください。

リソース使用状況

リ ファレンス デザインは、Vivado® Design Suite : System Edition 2014.2 を使用して Zynq-7045 FPGA (XC7Z045-1-FFG900) でインプリ メン ト されます。 Video over IP Transmitter および Receiver プラ ッ ト フォームで使用される リ ソースを表 1 に示します。

重要 : デバイスのリ ソース使用率の結果は、 インプリ メンテーシ ョ ン ツールのバージ ョ ンによって異なり ます。 厳密な結果は変動する可能性があ り ます。 これらの値は、 指標と して使用して ください。

表 1 : リソース使用状況

プラッ ト フォーム LUT I/O RAMB36 RAMB18

TX 218600 のうち 128501 (59%)

362 のうち 122 (34%)

545 のうち 264 (48%)

1090 のうち 115 (10%)

RX 218600 のうち 135470 (62%)

362 のうち 122 (34%)

545 のうち 382 (70%)

1090 のうち 119 (11%)

リファレンス デザイン

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ソフ トウェアアプリケーシ ョ ン

ARM プロセッサ サブシステムは、 システム制御全体をインプ リ メ ン ト し ます。 すべての IP コア (SMPTE 2022-1/2 とSMPTE 2022-5/6 コア、 JPEG2000 Encoder と Decoder、 Transport Stream Engine) のコンフ ィギュレーシ ョ ン、 およびステータス とデバッグ情報の読み出しを目的と して Linux アプリ ケーシ ョ ンが実行されます。 FPGA モジュールへのアクセス用に、いくつかの AXI4-Lite ブリ ッジが追加されています。図 5 に、ARM プロセッサ サブシステムのブロ ッ ク図を示します。

表 2 に、 プロセッサ サブシステムのメモ リ アドレス マップを示します。

ツール フローおよび検証

表 3 に、 リ ファレンス デザインの詳細を示します。

X-Ref Target - Figure 5

図 5 : ARM プロセッサ サブシステム

表 2 : プロセッサ サブシステムのメモリ アドレス マップ

ペリフェラル ベース アドレス 上位アドレス

SMPTE 2022-5/6 0x70000000 0x7000FFFF

SMPTE 2022-1/2 0x70100000 0x7010FFFF

TS Engine 0x70200000 0x7020FFFF

JPEG2000 Encoder 0x70300000 0x7030FFFF

システム 0x70400000 0x7040FFFF

表 3 : リファレンス デザインの詳細

パラメーター 説明

全般

開発者 Jean-François Marbehant、 Virginie Brodeoux

ターゲッ ト デバイス (ステッピング レベル、 ES、プロダクシ ョ ン、 スピード グレード )

Zynq®-7000 SoC (XC7Z045-1-FFG900)

使用可能なソース コード BA317 メモ リ コン ト ローラー、 JPEG2000 Encoder とDecoder、 TS Engine、 ザイ リ ンクス LogiCORE IP コアの

ネッ ト リ ス トが提供されます。

その他は、 ソース コード と して提供されます。

ソース コードの形式 VHDL および Verilog

既存のザイ リ ンクス アプリ ケーシ ョ ン ノート /リ ファレンス デザイン、 Vivado IP カタログ、 サードパーティからデザインへのコード /IP の使用

Vivado Design Suite で生成されたコア

必要な環境

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必要な環境このセクシ ョ ンでは、 リ ファレンス デザインの実行に必要な要件について説明します。

ハードウェア

リ ファレンス デザインのハード ウェア要件は次のとおりです。

• Omnitek OZ745 Zynq-7000 All Programmable SoC ビデオ開発キッ ト (x2)

• SDI 75Ω BNC ケーブル (x8)

• UART USB ケーブル (x2)

• SFP+ ケーブル (x1)

• 大 4 入力および出力をサポートする SDI Sink と Source

ソフ トウェア

リ ファレンス 　デザインは、Vivado Design Suite : System Edition 2014.2 を使用して作成および構築されています。デザインの一部は、 Xilinx Platform Studio (XPS) を使用して作成されています。 デザインには、 ザイ リ ンク スのソフ ト ウェア開発キッ ト (SDK) を使用して構築されたソフ ト ウェアも含まれます。 このソフ ト ウェアは、 ARM プロセッサ サブシステムで動作し、 制御機能とステータス機能を実装しています。

CORE Generator ツール Vivado IP カタログ

シミ ュレーシ ョ ン

論理シ ミ ュレーシ ョ ンの実施 N/A

タイ ミ ング シ ミ ュレーシ ョ ンの実施 N/A

論理シ ミ ュレーシ ョ ンおよびタイ ミ ング シ ミ ュレーシ ョ ンでのテス トベンチの利用

N/A

テス トベンチの形式 N/A

使用したシ ミ ュレータ /バージ ョ ン N/A

SPICE/IBIS シ ミ ュレーシ ョ ンの実施 N/A

インプリ メンテーシ ョ ン

使用した合成ツール/バージ ョ ン JPEG2000 コアの場合 : SynplifyPro 2014.03

その他すべてのコア : Vivado Design Suite 2014.2

使用したインプリ メンテーシ ョ ン ツール/バージ ョ ン Vivado Design Suite : System Edition 2014.2

スタティ ッ ク タイ ミ ング解析の実施 あ り

ハードウェア検証

ハードウェア検証の実施 あ り

使用したハード ウェア プラ ッ ト フォーム OZ745 Zynq-7000 FPGA 評価キッ ト

表 3 : リファレンス デザインの詳細 (続き)

パラメーター 説明

リファレンス デザインの実行手順

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リファレンス デザイン ファイル

このアプリ ケーシ ョ ン ノートの リ ファレンス デザイン ファ イルは、 ザイ リ ンクスのウェブサイ トからダウンロードできます。

リ ファレンス デザインには、 次のコアが含まれています。

• ザイ リ ンクスの AXI4-Stream Interconnect (japan.xilinx.com/products/intellectual-property/axi4-stream_interconnect.html)

• Barco-Silex DDR3 Memory Controller (BA317) [参照 8]

• ザイ リ ンクスの SMPTE2022-1/2 Transmitter および Receiver(japan.xilinx.com/products/intellectual-property/EF-DI-SMPTE2022-12.htm)

• ザイ リ ンクスの SMPTE2022-5/6 Transmitter および Receiver(japan.xilinx.com/products/intellectual-property/EF-DI-SMPTE2022-56.htm)

• Barco-Silex JPEG2000 Encoder (BA110) および Decoder (BA109) [参照 7]

• Barco-Silex TS Engine

• ザイ リ ンクスの SMPTE SDI (japan.xilinx.com/products/intellectual-property/smpte_sdi.html)

• ザイ リ ンクスの 10 Gigabit Ethernet MAC (japan.xilinx.com/products/intellectual-property/do-di-10gemac.html)

• ザイ リ ンクスの 10 Gigabit PCS/PMA (japan.xilinx.com/products/intellectual-property/10gbase-r.html)

ライセンス

ザイ リ ンクスおよび Barco-Silex の各コアをご利用の際はライセンスが必要です。 各コアの使用許諾に関する詳細は、 「 リファレンス デザイン ファ イル」 に記載の製品ページを参照して ください。

リファレンス デザインの実行手順このセクシ ョ ンでは、 セッ ト アップから結果に至るまでのリ ファレンス デザインの実行について説明します。

セッ トアップ

リ ファレンス デザインは、 OZ745 ビデオ開発キッ トで実行されます。 図 6 に全体的なセッ ト アップを示します。

リファレンス デザインの実行手順

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リファレンス デザインの実行

デザインを実行する次の手順に記載されているアルファベッ トは、 図 7 に示すアルファベッ トに関連付けられています。

X-Ref Target - Figure 6

図 6 : Video over IP のセッ トアップ

リファレンス デザインの実行手順

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1. TX と RX リ ファレンス デザインの ready_for_download ディレク ト リにある BIT ファ イル (FPGA ビッ ト ス ト リーム)、 シェル スク リプ ト 、 および ELF ファ イルを、 ト ランス ミ ッ ター ボード とレシーバー ボードそれぞれの SD カードにコピーします。 ファ イルは、 SD カードのルートにある videoip ディ レク ト リにコピーします。

2. USB ケーブルをホス ト PC から TX ボードの USB UART ポート (A) に接続します。 Silicon Labs の CP210x USB/UARTBridge Device Driver がインス トールされているこ とを確認します [参照 17]。

3. SFP+ ケーブルの一端 (B) を Video over IP Transmitter ボードに接続し、 も う一方の端を Video over IP Receiver ボードに接続します。

4. OZ745 ボードが Video over IP Receiver の場合、SDI ポート 1 ～ 4 (C) を SDI ビデオ モニターに接続します (必要に応じて SDI - HDMI コンバーターを使用)。

5. OZ745 ボードが Video over IP Transmitter の場合、 SDI ポート 1 ～ 4 (C) を SDI ビデオ ジェネレーターに接続します。

6. OZ745 ボード (D) に電源を接続します。

7. OZ745 ボード (E) の電源をオンにします。

8. Windows の [デバイス マネージャー ] ([スタート ] メニューで devmgmt.msc を検索して実行) で、図 8 に示すよ うに、USB - UART ブリ ッジが接続されている COM ポート を確認します。

X-Ref Target - Figure 7

図 7 : OZ745 ビデオ開発ボード

リファレンス デザインの実行手順

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9. ホス ト PC 上で、 図 9 に示すよ うに決定した UART COM ポートで端末プログラム (TeraTerm や PuTTy など) を開始します。

10. [Serial Port Setup] では、 次のよ うに設定します。

° ボー レート : 115200

° データ ビッ ト : 8

° パリティ : なし

° ス ト ップ ビッ ト : 1

° フロー制御 : なし

11. ターミナル ウ ィンド ウ (図 8) で、 /mnt/videoip ディレク ト リ を指定してシェル スク リプ ト を source コマンドで実行します。

source videoip_tx.sh

12. OZ745 SD カードにある zynqProgramBitstream ユーティ リ ティ を用いて FPGA をプログラムします。

/mnt/utils/zynqProgramBitstream videoip_tx.bit

13. コンフ ィギュレーシ ョ ン ソフ ト ウェアを実行します。

./videoip_tx

14. TX ボードから USB UART ケーブルを取り外し、 そのケーブルを RX ボードに接続します。

X-Ref Target - Figure 8

図 8 : デバイス マネージャー

X-Ref Target - Figure 9

図 9 : 新しいシリアル接続

リファレンス デザインの実行手順

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15. videoip_rx.sh、 videoip_rx.elf および videoip_rx.bit ファ イルを用いて手順 8 から再度開始します。

結果

ソ フ ト ウ ェア イ ン ターフ ェ イ スは、 『フ ォ ワー ド エラー訂正機能を備えた SMPTE 2022-1/2 CBR MPEG2 over IP』(XAPP1194) [参照 10] および 『フォワード エラー訂正を利用して IP ネッ ト ワークで高ビッ ト レー トの SMPTE 2022-5/6 メディア ト ラ ンスポート を実現』 (XAPP1199) [参照 11] で示されるものと同じですが、 こ こでは JPEG2000 Encoder レート をインタラ クティブに設定するオプシ ョ ンが追加されています。図 8 は、Video over IP TX ソフ ト ウェア出力画面を示しています。

X-Ref Target - Figure 10

図 10 : ターミナル ウィンドウ

リファレンス デザインの実行手順

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表示される メニュー オプシ ョ ンでは次が可能です。

• 非圧縮パスを有効 (または無効) にする

• SMPTE2022-1/2 の設定/ステータスをコンフ ィギュレーシ ョ ンまたはプローブする

X-Ref Target - Figure 11

図 11 : VoIP TX のメイン メニュー

リファレンス デザインの実行手順

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• SMPTE2022-5/6 の設定/ステータスをコンフ ィギュレーシ ョ ンまたはプローブする

• JPEG2000 Encoder をコンフ ィギュレーシ ョ ンする

• TS Engine の設定/ステータスをプローブする

• すべてのレジスタへアクセスする

• SDI 入力を制御する

• JPEG2000 Encoder のレート を変更する。これは、レシーバーの SDI 出力で表示される画像の質に直接影響します。レートの値が小さいほど、 出力の質が低下します。

提示される 7 つのレートから 1 つを選択するか、 メ イン メニューに戻り ます。 4 番目の値、 100kB (60fps での 50Mbpsに相当) がデフォルト値です。

ハードウェアの再構築

このセクシ ョ ンでは、 ハード ウェア デザインを再構築する手順について説明します。

重要 : プロジェク ト を再構築する前に、 SMPTE 2022-1/2 および SMPTE 2022-5/6 Video over IP Transmitter と Receiver コア、そして 10GEMAC と PCS/PMA コアのライセンスがインス トールされているこ とを確認してください。

プログラ ミ ング ファ イルを生成するには、 次の手順に従います。

1. リ ファレンス デザインのインプリ メンテーシ ョ ン ディ レク ト リ を変更します。

2. プロジェク ト ビッ ト ス ト リームの作成、 コンパイル、 生成を行うには、 buildfpga.sh スク リプ ト を実行します。

X-Ref Target - Figure 12

図 12 : VoIP TX の JPEG2000 レートの変更

参考資料

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参考資料注記 : 日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

1. SMPTE2022-1/2 Video over IP コアの製品ページ (japan.xilinx.com/products/intellectual-property/ef-di-smpte2022-12.html)

2. 『SMPTE 2022-1/2 Video over IP Transmitter LogiCORE IP 製品ガイ ド』 (PG180)

3. 『SMPTE 2022-1/2 Video over IP Receiver LogiCORE IP 製品ガイ ド』 (PG181)

4. SMPTE2022-5/6 Video over IP コア製品ページ (japan.xilinx.com/products/intellectual-property/ef-di-smpte2022-56.html)

5. 『SMPTE 2022-5/6 Video over IP Receiver LogiCORE IP 製品ガイ ド』 (PG033)

6. 『SMPTE 2022-5/6 Video over IP Transmitter LogiCORE IP 製品ガイ ド』 (PG032)

7. Barco-Silex、 JPEG2000 Cores (www.barco-silex.com/ip-cores/jpeg-2000)

8. Barco-Silex、 BA317 DDR Controller (www.barco-silex.com/ip-cores/BA317)

9. OmniTek OZ745 Zynq®-7000 AP SoC ビデオ開発キッ ト (japan.xilinx.com/products/boards-and-kits/1-2UHUFU.htm)

10. 『フォワード エラー訂正機能を備えた SMPTE 2022-1/2 CBR MPEG2 over IP』 (XAPP1194 : 英語版、 日本語版)

11. 『フォワード エラー訂正を利用して IP ネッ ト ワークで高ビッ ト レー トの SMPTE 2022-5/6 メディア ト ランスポートを実現』 (XAPP1199 : 英語版、 日本語版)

12. 『SMPTE SD/HD/3G-SDI LogiCORE IP 製品ガイ ド』 (PG071)

13. 『ギガビッ ト ト ランシーバー アプリ ケーシ ョ ンにおけるデジタル VCXO の置き換え』 (XAPP589 : 英語版、 日本語版)

14. 『VSF-TR01, Transport of JPEG 2000 Broadcast Profile Video in MPEG-2 TS over IP』(www.videoservicesforum.org/activity_groups/VSF_TR-01_2013-04-15.pdf)

15. 『10-Gigabit Ethernet MAC LogiCORE IP 製品ガイ ド』 (PG072)

16. 『10-Gigabit Ethernet PCS/PMA LogiCORE IP 製品ガイ ド』 (PG068)

17. Silicon Labs、 CP210x USB to UART Bridge Device Drivers(www.silabs.com/products/mcu/pages/usbtouartbridgevcpdrivers.aspx)

改訂履歴次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 内容

2015 年 4 月 10 日 1.0 初版

法的通知

XAPP1244 (v1.0) 2015 年 4 月 10 日 japan.xilinx.com 16

法的通知The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extentpermitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES ANDCONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, includingnegligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, theMaterials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss ofdata, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonablyforeseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or tonotify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials withoutprior written consent.Certain products are subject to the terms and conditions of Xilinx’s limited warranty, please refer to Xilinx’s Terms of Sale whichcan be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and support terms contained in a license issued to you byXilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk andliability for use of Xilinx products in such critical applications, please refer to Xilinx’s Terms of Sale which can be viewed athttp://www.xilinx.com/legal.htm#tos.

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