logica nmos

Tema 4: Los inversores MOS

Diseño y Test de Ciruitos Integrados I

Tema 4

• Inversor CMOS

• Carga Estática

• Puertas de Transmisión

Carga estática

• Inversor pseudoNMOS

• Inversor pseudoNMOS de carga saturada

• Carga con un NMOS de enriquecimiento

• Carga con un NMOS de empobrecimiento

• Carga con PMOS de enriquecimiento

• Inversor de conexión a logica TTL

INVERSORES DE CARGA DINÁMICA

Lógica Estática

s

d

d

s

gnd

Vdd

VoutVin


Lógica Estática

s

d

d

s

gnd

Vdd

VoutVin

Carga Dinámica


s

d

d

s

gnd

Vdd

VoutVin

Lógica Estática

s

d

d

s

gnd

Vdd

VoutVin


Lógica Estática

s

d

d

s

gnd

Vdd

VoutVin

s

d

d

s

gnd

Vdd

VoutVin

Carga Dinámica Carga estática

Carga estática

• Reemplazamos el arbol de pull-up por un único transistor que siempre está en conducción

Lógica Estática ßà Lógica dinámica

s

d

d

s

gnd

Vdd

VoutVin

φ

φ

F’

Lógica EstáticaLógica dinámica

s

d

d

s

gnd

Vdd

VoutVin

Lógica Dinámica

¡No confundir!

• Tipos de lógica– Lógica estática es cuando en cualquier instante de

tiempo la salida está conectada al VDD o al Gnd o a ambos– Lógica dinámica utiliza capacidades parásitas como

elemento de memoria. Puede ocurrir que exista un instante de tiempo en el que la salida no este conectada a VDD o gnd.

• Tipo de carga (pull-up)– Dinámica: Cuando el transistor de carga conduce y esta

cortado alternativamente– Estática: Siempre conduce aunque en diferentes regiones

INVERSORES MOS DE CARGA ESTÁTICA

Rl

La fuente conduce siempre

I=(Vdd-Vout)/R I=cte

LINEAL SATURACIÓN

Cuando la carga se hace a través de

una resistencia la intensidad varia en

función del potencial de salida

Vout ya que I=(VDD-VOUT)/R

Cuando la intensidad la proporciona un generador ésta es independiente del

VOUT

Carga estática à transistores

• Las razones de usar carga estática es reducir el número de transistores ya que la carga se hace a través de un solo transistor esto da lugar menos área y a una mayor velocidad esto último debido la reducción de la capacidad total del circuito y a la mayor facilidad en cargar el 1 lógico

• Inconveniente Aunque disminuye el consumo dinámico de potencia porque tiene menos capacidades que cargar y descargar, aumenta el consumo estático à Peores márgenes de ruido

Carga estática à transistores

• Inversor de carga saturada.- si el transistor se usa en saturación es equivalente a usar una fuente de intensidad cte, ( esta es la mejor opción como IS<IL se consiguen mejores 0’s)

• Inversores de carga no saturada.- la carga a través de un transistor que trabaja en la región lineal. Equivalente a usar una resistencia.

• Cuando la resistencia decrece:– Mayor intensidad à mayor consumo– Menor salto lógico y mayor zona de indeterminación à peores

márgenes de ruido– Aumento de la velocidad de carga (pull-up)– Peor cero lógico

• Conclusión:La elección del valor de la resistencia de carga debe ser un compromiso entre:– La tolerancia al ruido (VOL)– El consumo de potencia (I)– La velocidad de carga Pull-up

EL INVERSOR PSEUDONMOS

s

d

d

s

gnd

Vdd

VoutVin

REGIONES DEL NMOS :CORTE VIN<VTN

SATURACIÓN VIN-VTN<VOUT

LINEAL VIN-VTN>VOUT

LA CONDICIÓN DE LINEALIDAD DE P ES VGS-VTP<VDS

-VDD + | VTP | < VOUT - VDD

VOUT > | VTP |

VOUT ES FUNCIÓN DE βN/βP

P SATURACIÓN

P LINEALZ=βN/βP VOUT

Z=βN/βP VOUT

EL INVERSOR PSEUDONMOS

Z=βn/Bp

N lineal

N saturación

Condición de linealidad de p Vout >|Vtp|

Vout Vin=vout+Vtn

P lineal

P saturación

Que le interesa al diseñador?

Comportamiento parecido CMOS VM=VDD/2El estado final del PMOS sea saturación Ceros rápidos Mayor margen de ruido

PMOS à zona lineal

Vin=0• N está cortado• P à zona lineal

Cuya condicion es Vgs-Vtp<Vds

Vgs=-Vdd

Vds=0Vgs-Vt<Vdsà-Vdd+Vtp<0Luego P se encuentra en la zona linealComo el dispositivo P esta en condiciones de conduciry en N está cortado I=0à el Vout =5V

s

d

d

s

gnd

Vdd

VoutVin

PMOS à zona lineal

Vm=Vin=Vout

•Transistor N esta en saturación: ∗demo Vin-Vtn<Vout como Vin>Vtn está conduciendo, como Vin = Vout

•En el transistor P se cumple la condición de linealidad Vout > |Vtp|∗demostración por reducción al absurdoSuponiendo que Vout<|Vtp|Como Vout=Vin y |Vtp|=Vtnà Vin<Vtn

y esto es imposible porque en este caso N estaría cortadoLuego P se encuentra en la zona lineal

s

d

d

s

gnd

Vdd

VoutVin

VM¿Vm?

Para encontrarlo igualamos las intensidades Idsn=βn(Vin-Vtn)2

Idsp=βp[(-Vdd-Vtp)(Vout-Vdd)-(Vout-vdd)2/2]

Igualando y despejando Vout se obtieneVout=-Vtp+[(vdd+Vtp)2-C]1/2 siendo C=K(Vin-Vtn)2 y K=βn/βp [1]

Como Vin =Vout se tiene queVm=Vt+(Vdd-Vt)[βp/(βp+βn)]1/2

La expresión se puede reordenar de la siguiente manera:

Vm=Vin=Vout

La expresión se puede reordenar de la siguiente manera:

• Dando valores VIN=VOUT=VDD/2, con |VTP|=|VTN|=0.2VDD

y se obtiene

• βn/βp=6

( ) ( )( )2

22

VtnVinVtpVoutVtpVdd

pn

−+−+

=ββ

EL INVERSOR PSEUDONMOSestudio de vout =f(vin)

VIN=VDD

N en lineal P saturación

In=βn/2[(Vin-Vtn)Vout-Vout2/2] Ip=βp/2(-Vdd-Vtp)2

Vout=(vdd-Vt)βpβn1-1-

Decisióndel

diseñador

Posible soluciónPosible solución

DesproporciónDesproporción

PROBLEMA

DIFERENCIA ENTRE LOS MÁRGENES DE RUIDO

βn/βp=8à NML=-8.6 y nmh=2.6

Bloque N

INVERSOR PSEUDONMOS DE CARGA SATURADA

Vin

Vbias

VDD> VBIAS=CTE >GND

SE ELIGE PARA QUE LA CARGA ESTE EN SATURACIÓN

VGS-VTP=VBIAS-VDD-VTP>VOUT-VDD

VBIAS-VTP>VOUT

VBIAS-VTP>VDD

VBIAS-(-|VTP|)>VDDàVBIAS+|VTP|>VDD

|VTP|=0.2VDD

VBIAS>0.8VDD

CARACTERÍSTICAS

VOUT=VDD

Punto fuertePunto fuerte

INVERSOR PSEUDONMOS DE CARGA SATURADA

ALCANZA EL CERO MÁS RÁPIDAMENTE CERO DE MAYOR DUREZA

IS<IL

V DS=CTE

linealsaturacióncorteV T

VG S

IDS

INVERSORES MOS DE CARGA ESTÁTICA

Vin=1

IN

CARGA DINAMICAVOUT

5v

0v Vin=1Vin=0

IR1 INIR1

RlIRl

IN

CARGA CON UN NMOS DE ENRIQUECIMIENTO

S

D

D

S

VGS-VT< VDS

CORTE VIN<VTN


LINEAL VIN-VTN>VOUT

EFECTO BODY VTL>VTD

LOAD SIEMPRE SATURACIÓN

VGS=VDD-VOUT

VDS = VDD-VOUT

VGS=VDS

DRIVER


D

S

VDD

VOUT

VIN=0

VGS>VTNVG-VS>VTN

VDD- VOUT>VTN

VDD-VOUT=VTN

VOUT=VDD-VTN

VOUT

5v

0v

VTN

CONDICION DE CONDUCCIÓN EN EL LIMITE


Posible mejora à Lógica dinámica

Posible mejora à Lógica dinámica

Inconvenientes(¡serios!)

Inconvenientes(¡serios!) CONSUMO ELEVADO DE POTENCIA

CK

Vin Vout

MARGENES DE RUIDO MUY MALOS

NMOS Enriquecimiento frente a NMOS empobrecimiento

• VT positivo

VDS=CTE

300

NMOSEMPOBRECIMI

-VTVGS

Ids( µA)VDS=CTE

300

5v

linealsaturacióncorte

V T

NM M OSENRIQUECI

VGS

Ids( µA)

• VT negativo

CARGA CON UN NMOS DE EMPOBRECIMIENTO

|VT | < VDD-VOUT à SATURACIÓN|VT | > VDD-VOUT à LINEAL

CORTE VIN<VTN


LINEAL VIN-VTN>VOUT

LOAD

VGS=0VDS = VDD-VOUT

VGS> VT

DRIVER

VT à negativo

Estudio de los tres puntos característicos

• Para VIN=0 Nd cortado y Nl conduce: – VGS=VOUT-VOUT=0 – VGS>VTN=-|VTN|– ID=0=ILàVD=VS=VOUT=VDD

• Para VIN=VOUT

– Nd saturación VIN-VTN<VOUT

– Nl depende del valor VOUT que a su vez depende de βd/βl– Fijando VIN=VOUT=VDD/2– |VTN|<VDD/2 à luego load en saturación

• VIN=VDD

– Nd lineal– Nl saturación

Inversor con carga PMOS de enriquecimiento

P CONDUCE EN SATURACIÓN

CORTE VIN<VTN


LINEAL VIN-VTN>VOUT

VGS>VTP

VG-VS>VTP

VOUT-VDD>VTP

VOUT=VDD-VTP

VGS-VTP>VDSP

VGSP=VOUT-VDD

VDS=VOUT-VDD

-VTP>0à|VTP|>0

EL DISPOSITIVO N

VIN=0

VOUT

5v

0v

VTN

los tres puntos que definen la curva característica

• Para VIN =0 el transistor N esta cortado. • VGS=VG-VS=VOUT-VS=VDD-|VTP|-VDD àVGS=VTP

– que es la condición de corte

• Para VM=VIN=VOUT los dos transistores están en saturación– VIN-VTN<VOUT

– VM à INSAT=IPSAT

• IDSN=βN/2(VIN-VTN)2• IDSP=β/2(VOUT-VDD-VTP)2• Despejando VOUT =VDD+VTP+K (VIN-VTN) donde K=βn/βp

• Para VIN=VDD, N esta en lineal porque VIN-VTN>VOUT

– N lineal, P saturación• VOUT =F(βn/βp)• Márgenes de ruido de baja muy malos

VOUT=F(VIN=0)VOUT =F(VIN = VOUT)VOUT =F(VIN = VDD)

1/2

Inversor de conexión a logica TTL

Vin

Vout

CMOS TTL

• Estamos modificando los umbrales de entrada para que las salidas se ajusten a la lógica TTL. El primer transistor P alimenta un inversor CMOS convencional con una carga reducida con ello modificamos el potencial umbral de entrada para que se adapte a una salida TTL

• TTL VIL=0.8 VIH=2V• CMOS VIK=2,3 VIH=3,3• Para ello à la curva característica del CMOS se aproxime a la de TTL, • ¿Qué necesitamos? à desplazar el VTP a la izquierda, es decir incrementando el valor

absoluto de VTP. • ¿Y como? à Utilizando para nuestro provecho el efecto cuerpo/ sustrato• Efecto cuerpo à Transistores en serie• Potencial VTP2>VTO1

Inversor de conexión a logica TTL

Vin

Vout

CMOS TTL

TTL VIL=0.8 VIH=2V

CMOS VIL=2,3 VIH=3,3EFECTO SUSTRATO

POTENCIAL VTP2>VTP1

Puertas de transmisión

Transistor de paso NMOS

Transistor de paso PMOS

Puertas de transmisión

TRANSISTOR DE PASO NMOS

SnDnVin Vout

S=Vo

D=VinG

DCBA

G

CLEN T0 CL=0

G=0, VIN=1,VOUT=0IDS=0 CL=VGND

G=1 Y VIN =1, Vout=0EXISTE ISE CARGA CL

VOUT ≈VDD-VT EL DISPOSITIVO SE CORTA

G=0 , VIN=0,VOUT=VDD-VT

IDS=0CL CARGADA Y AISLADA

VOUT=VDD-VTN(VDD)

G=1 Y VIN=0,VOUT=VDD-VTN

EXISTE IDS

CL= VOUT=VGND

B

C

D

A

MAL 1MAL 1

TRANSISTOR DE PASO PMOS

DpSpVin Vout

notG CL

NOTG=0 , VIN=0 ,VOUT=VDD

I FLUYECL SE DESCARGAVOUT =VTP(GND)

NOTG=0, VIN=VDD, VOUT=VGND

I=0

CL=0

NOTG=1 , VIN=VDD, VOUT=0

I FLUYE

CL=VDD

EN T0 CL=0

NOTG=1, VIN=0, VOUT=VDD

I=0

CL=VDD

MAL 0

Un NMOS a la entrada de un Inversor

• Vx no llega a VDD à VDD – VTn

In = VDD

A = VDD

Vx = VDD-VTn

M1

M2

BSD

• Esta caida de potencial causa la conducción en estática(M2 conduce formando un camino de VDD a GND)

• Efecto cuerpo à incremento de VTn

VGS

Respuesta transitoria

• Efecto cuerpo –

Vx = VDD - (VTn0 + γ(√(|2φf| + Vx) - √|2φf|))

In = 0 → VDD

VDDx Out

0.5/0.250.5/0.25

1.5/0.25

0

1

2

3

0 0,5 1 1,5 2Tiempo, ns

Vol

taje

, V

In

Out

x = 1.8VD

S

B

Transistores de paso NMOS en cascada

B = VDD

Out

M1

yM2

y = VDD - VTn1 - VTn2

xM1

B = VDD

OutyM2

y = VDD – VTn2

C = VDD

A = VDD

C = VDD

A = VDD

l Los transistores de paso nunca se deben poner comoen la figura de la izquierda

l La configuración de la derecha sufre de disipación de potencia estática y márgenes reducidos de ruido

x = VDD - VTn1G

S

G

S

Una posible Solución: Transistor restaurador de nivel (Level Restorer)

Level Restorer

M1

M2

A=0 Mn

Mr

x

B

Out =1

off

= 0


Level Restorer

M1

M2

A=0 Mn

Mr

x

B

Out =1

off

= 0

A=1

ON

Out=0x=1


Level Restorer

M1

M2

A=0 Mn

Mr

x

B

Out =1

off

= 0A=1 Out=0

on

1

• Full swing on x (due to Level Restorer) à no hay consumo estático en el inversor

• No hay un camino estático entre el transistor de paso y el Level Restorer and PT ya que el Restorer conduce solo cuando A esta a 1

Otra solución: Multiples Transistores

• Solución tecnológica: se usa dispositivos de baja VT para los NMOS de paso para eliminar en lo posible la caida de potencial (el efectocuerpo es menor pero no desaparece à no full swing)

Out

In2 = 0V

In1 = 2.5V

A = 2.5V

B = 0V

transistores con baja VT

sneak path

on

off peroconduciendo

Otra solución à Puertas de Transmisión (Transmission Gates)

C=1 N ON, P ONVIN =GND

VOUT=GNDVIN=VDD

VOUT=VDD

VoutVin

Dn

DpSn

Sp

BUEN 1BUEN 1 BUEN 0BUEN 0

C=0 N OFF, P OFFVIN=GNDàVOUT =ZCL AISLADA

C

C

Puertas de Transmisión -- Transmission Gates (TGs)

• Interruptor bidireccional controlador por C,• A = B si C = 1

A B

C

C

A B

C

C

B

C = VDD

C = GND

A = VDD B

C = VDD

C = GND

A = GND

• Solución máspopular

• Full swing

LA PUERTA DE TRANSMISIÓN

VoutVin

Dn

DpSn

Sp

CARGA Y DESCARGADE LA CAPACIDAD

LA PUERTA DE TRANSMISIÓN

• VIN=VDD=cte• Gn es un pulso 0à1• Gp es un pulso negativo 1à0• Condiciones iniciales: • VIN=VDD

• CL descargada à VOUT=GND

VGSN=VGN-VOUT

VDSN=VDD-VOUT

VGSP=VGP-VIN

VDSP=VOUT-VDD

VoutVin

Dn

DpSn

Sp

• Particularizando para el problema

• VGSN=0-0=0• VGSP=5-5=0• Luego ambos dispositivos

están cortados

TransitorioSuponemos VGN es un pulso

positivo 0à1 instantáneoSuponemos que VGP es un

pulso negativo 1à0 instantáneo

• Transistor N• VGS=VDD-VOUT

• VDS=VDD-VOUT

Luego está en saturación porque se cumple

• VGS-VT<VDS

y seguirá en saturación mientras se cumpla

• VGS>VTN

es decir• VDD-VTN>VOUT

• Transistor P• VGSP=0-VDD

• VDS=VOUT-VDD

El transistor P esta en saturación mientras cumpla la condición

• VGS-VT>VDS

• -VDD-VT>VOUT-VDD

• |VTP|>VOUT-> si VOUT crece à P pasa a la zona lineal

Intensidad frente a VOUT

IDN

IDP

IDN+IDP

I

VOUT

Intensidad lineal

Resistencia constante

VDD

I=IN+IP

VDD-VTN|VTP| VDD

R

|VTP|

I

VDD-VTN

N lineal - P cortado à VIN<|VTP|N lineal - P lineal à |VTP|<VIN<VDD-VTNN cortado - P lineal à VIN>VDD-VIN

Resistencias en paralelo

Multiplexor

S

S

S

In2

In1

F

F = !(In1 • S + In2 • S)

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