ltc6950 - クロック分配回路を内蔵した1.4ghz低位相ノイズ、低 …€¦ · 49.9˜...

LTC6950

16950f

詳細： www.linear-tech.co.jp/LTC6950

OFFSET FREQUENCY (Hz)10M100 100k 1M10k1k

ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 TA01b

NOTES 8, 11, 15RMS JITTER = 93fs(INTEGRATED 100Hz TO 62.5MHz)fPFD = 100MHzLOOP BW = 12kHz

標準的応用例

特長概要

クロック分配回路を内蔵した1.4GHz低位相ノイズ、

低ジッタPLL

LTC®6950は、クロック分配回路を内蔵した、低位相ノイズの整数分周方式周波数シンセサイザ・コアです。LTC6950は、高周波、高分解能のデータ収集システムで要求される低位相ノイズのクロック信号を供給します。

この周波数シンセサイザは、低ノイズの完全なPLLコアの他に、プログラム可能なリファレンス分周器（R）、プログラム可能な帰還分周器（N）、位相 /周波数検出器（PFD）、および低ノイズのチャージポンプ（CP）を内蔵しています。LTC6950のクロック分配部は、VCO入力に基づいて最大5つの出力を供給します。1～63の任意の整数でVCO入力周波数を分周し、0～63のVCOクロック・サイクルだけ出力を遅延させるため、各出力は個別にプログラムされます。出力のうち4つは、ノイズが非常に低く、低スキューで、最大1.4GHzの動作が可能なLVPECLロジック信号を特長としています。5番目の出力は、ロジック・タイプとしてLVDS（800MHz）またはCMOS（250MHz）を選択可能です。また、この出力は、VCO入力またはリファレンス分周器出力に基づいて出力信号を生成するようプログラムすることもできます。

PECLx閉ループ位相ノイズ、 fVCSO = 1GHz、Mx[5:0] = 8、

fPECLx = 125MHz

アプリケーション

n 低位相ノイズおよび低ジッタn 付加ジッタ：18fsRMS（12kHz～20MHz）n 付加ジッタ：85fsRMS（10Hz～ナイキスト周波数）n EZSync™マルチチップ・クロック・エッジ同期n ロック表示機能を備えた完全なPLLコアn 正規化された帯域内位相ノイズフロア：–226dBc/Hz n 正規化された1/f位相ノイズ：–274dBc/Hzn VCO入力周波数：最大1.4GHzn 独立した4つの低ノイズ1.4GHz LVPECL出力n 構成可能な1つのLVDS/CMOS出力 n 1から63までのすべての整数を対象範囲とする

個別にプログラム可能な5つのドライバn 0から63までのすべての整数を対象範囲とする個別に

プログラム可能な5つのVCOクロック・サイクル遅延回路n 接合部温度範囲：–40°C～105°C

n 高速、高分解能のADC、DAC、およびデータ収集システムのクロック制御

n 低ジッタのクロック信号生成および分配L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴはリニアテクノロジー社の登録商標です。EZSyncおよびClockWizardはリニアテクノロジー社の商標です。その他すべての商標の所有権は、それぞれの所有者に帰属します。8,319,551および8,819,472を含む米国特許によって保護されています。

6950 TA01a

LV/CM+

TO FPGA

TOADC ORDAC

LV/CM–DIVIDE1 TO 63

DELAY0 TO 63

PECL3+

PECL3–DIVIDE1 TO 63

DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

TO/FROMPROCESSOR

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

CP

VCP+V+

5V3.3V

VCO–

SCLK

CS

GND

SDO

SDI

STAT2

STAT1

SYNC

150Ω150Ω

37.4Ω

422Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω49.9Ω

0.01µF

0.01µF

0.1µF

0.1µF

0.1µF

0.1µF

8.2nF

0.01µF

SYNCCONTROL

SERIALPORT

CHARGEPUMP

PHASEFREQUENCYDETECTORN DIVIDER

R DIVIDER

REF+

REF–

LTC69501GHz VCSOCRYSTEK

CVCSO-914-1000

100MHzREFOSC

1µF 1µF

http://www.linear-tech.co.jp/LTC6950


LTC6950

26950f


ピン配置絶対最大定格

電源電圧 V+、VP0

+、VP1+、VP2

+、VP3+、

VVCO+、およびVREF

+とGNDの間 .................................... 3.6VVCP

+とGNDの間 .................................................................. 5.5VCPの電圧 ...............................................–0.3V～（VCP

+＋0.3V）CS、SCLK、SDI、SDO、SYNC、VCO+、VCO–、REF+、REF–の電圧 ..................................... –0.3V～（V+＋0.3V）PECL3–、PECL3+、PECL2–、PECL2+、PECL1–、 PECL1+、PECL0–、PECL0+、LV/CM–、LV/CM+、 STAT2、STAT1 ..........................................................（Note 28）動作接合部温度範囲、TJ（Note 2）

LTC6950I ....................................................... –40°C～105°C接合部温度、TJMAX ...........................................................150°C保存温度範囲................................................... –65°C～150°C

（Note 1）

17 18 19

TOP VIEW

49GND

UHH PACKAGE48-LEAD (5mm × 9mm) PLASTIC QFN

20 21 22 23 24

48 47 46 45 44 43 42 41

34

35

36

37

38

39

40

7

6

5

4

3

2

1VP3+

PECL3–

PECL3+

VP3+

VP2+

PECL2–

PECL2+

VP2+

VP1+

PECL1–

PECL1+

VP1+

VP0+

PECL0–

PECL0+

VP0+

CP

VCP+

GND

V+

VVCO+

VCO–

VCO+

VVCO+

V+

GND

SYNC

STAT1

STAT2

SDI

SCLK

V+

GND

V+ V REF

+

REF+

REF–

V REF

+

V+ GND

GND V+ V+ V+

LV/C

M–

LV/C

M+

CS

SDO

33

32

31

30

29

28

27

26

25

8

9

10

11

12

13

14

15

16

TJMAX = 150°C, θJCbottom = 2°C/W, θJCtop = 12°C/W EXPOSED PAD (PIN 49) IS GND, MUST BE SOLDERED TO PCB

発注情報

無鉛仕上げテープ・アンド・リール製品マーキングパッケージ接合部温度範囲LTC6950IUHH#PBF LTC6950IUHH#TRPBF 6950 48-Lead（5mm×9mm）Plastic QFN –40°C to 105°Cさらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。非標準の鉛仕上げの製品の詳細については、弊社または弊社代理店にお問い合わせください。無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。テープ・アンド・リールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/をご覧ください。


http://www.linear-tech.co.jp/leadfree/

http://www.linear-tech.co.jp/tapeandreel/

LTC6950

36950f


電気的特性lは全動作接合部温度範囲での規格値を意味する。それ以外はTA ＝25°Cでの値（Note 2）。注記がない限り、V+ = VREF

+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP

+ = 5V。すべての電圧は、グランドを基準にしている。SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

リファレンス入力（REF+, REF–）fREF Input Frequency l 2 250 MHz

VREF Input Signal Level Single-Ended l 0.8 1.5 VP-P

Minimum Input Slew Rate 10 V/µs

DCREF Input Duty Cycle 50 %

Self-Bias Voltage l 1.9 2.05 2.2 V

Minimum Common Mode Level 400mVP-P Differential Input 1.5 V

Maximum Common Mode Level 400mVP-P Differential Input 2.3 V

Minimum Input Signal Detected NO_REF = 0, 2MHz ≤ fREF ≤ 250MHz, Sine Wave

350 mVP-P

Maximum Input Signal Not Detected NO_REF = 1, 2MHz ≤ fREF ≤ 250MHz, Sine Wave

100 mVP-P

Input Resistance Differential l 1.45 2.2 3.0 kΩ

Input Capacitance Differential 1 pF

VCO入力（VCO+、VCO–）fVCO Input Frequency l 1400 MHz

VVCO Input Signal Level Single-Ended l 0.2 0.8 1.5 VP-P

Input Slew Rate l 100 V/µs

DCVCO Input Duty Cycle 50 %

Self-Bias Voltage l 1.9 2.05 2.2 V

Minimum Common Mode Level 400mVP-P Differential Input 1.5 V

Maximum Common Mode Level 400mVP-P Differential Input 2.3 V

Minimum Input Signal Detected NO_VCO = 0, 30MHz ≤ fVCO ≤ 1400MHz, Sine Wave

350 mVP-P

Maximum Input Signal Not Detected NO_VCO = 1, 30MHz ≤ fVCO ≤ 1400MHz, Sine Wave

100 mVP-P

Input Resistance Differential l 1.45 2.2 3.0 kΩ

Input Capacitance Differential 1 pF

位相 /周波数検出器（PFD）fPFD Input Frequency l 100 MHz

Up/Down Pulse Width, Standard CPWIDE = 0 1 ns

Up/Down Pulse Width, Wide CPWIDE = 1 2 ns

ロック・インジケータ（LOCK）tLWW Lock Window Width LKWIN[1:0] = 0

LKWIN[1:0] = 1 LKWIN[1:0] = 2 LKWIN[1:0] = 3

3 10 30 90

ns ns ns ns

tLWHYS Lock Window Hysteresis Increase in tLWW Moving from Locked State to Unlocked State

22 %

Lock Entry PFD Counts LKCT[1:0] = 0 LKCT[1:0] = 1 LKCT[1:0] = 2 LKCT[1:0] = 3

32 128 512 2048

Counts Counts Counts Counts


LTC6950

46950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


チャージポンプ（CP）ICP Output Source/Sink Current Range 12 Settings (See Table 3) 0.25 11.2 mA

Output Source/Sink Current Accuracy ICP = 250µA to 1.4mA, VCP = VCP+/2

ICP = 2mA to 11.2mA, VCP = VCP+/2

–7.5 –6

7.5 6

% %

Output Source/Sink Current Matching ICP = 250µA to 1.4mA, VCP = VCP+/2

ICP = 2mA to 11.2mA, VCP = VCP+/2

–7 –3.5

7 3.5

% %

Output Source/Sink Current vs Output Voltage Sensitivity

0.85V ≤ VCP ≤ (VCP+ – 0.85V)

0.95V ≤ VCP ≤ (VCP+ – 0.95V)

–7 –2

0.1 0.1

1.5 1

% %

Output Current vs Temperature VCP = VCP+/2 l 170 ppm/°C

Output Hi-Z Leakage Current ICP = 350µA, CPCLO = CPCHI = 0 (Note 3) ICP = 700µA, CPCLO = CPCHI = 0 (Note 3) ICP = 11.2mA, CPCLO = CPCHI = 0 (Note 3)

l

l

l

0.5 0.5 1

10 10 10

nA nA nA

VCLMP(LO) Low Clamp Voltage CPCLO = 1 0.9 V

VCLMP(HI) High Clamp Voltage CPCHI = 1 VCP+ – 0.9 V

VMID Mid Supply Output Bias Ratio Referenced to (VCP+ – GND) l 0.47 0.49 0.53 V/V

RMID Mid Supply Mode Impedance 8.8 kΩ

リファレンス分周器（R）R Divide Range All Integers Included l 1 1023 Cycles

VCO分周器（N）N Divide Range All Integers Included l 1 2047 Cycles

デジタル入力（CS、SDI、SCLK、SYNC）VIH Input High Voltage CS, SDI, SCLK, SYNC l 1.55 V

VIL Input Low Voltage CS, SDI, SCLK, SYNC l 0.8 V

VIHYS Input Voltage Hysteresis CS, SDI, SCLK, SYNC 250 mV

Input Current CS, SDI, SCLK, SYNC l –1 1 µA

デジタル出力（SDO、STAT1、STAT2）IOH High Level Output Current SDO, STAT1, STAT2, VOH = V+ – 400mV l –2.4 –1.4 mA

IOL Low Level Output Current SDO, STAT1, STAT2, VOH = 400mV l 2.0 3.4 mA

SDO Hi-Z Current l –1 1 µA

デジタル・タイミングの仕様（図21と図22を参照）tCKH SCLK High Pulse Width l 25 ns

tCKL SCLK Low Pulse Width l 25 ns

tCSST CS Setup Time l 10 ns

tCSHT CS Hold Time l 10 ns

tCSH CS High Pulse Width l 10 ns

tCS SDI to SCLK Setup Time l 6 ns

tCH SDI to SCLK Hold Time l 6 ns

tDO SDO Propagation Delay CLOAD = 30pF 16 ns

tSYNCH SYNC High Pulse Width l 1 ms

tSYNCL Minimum SYNC Low Pulse Width Before Next SYNC High Pulse 1 ms


LTC6950

56950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


出力分周器（M）Mx[5:0] Divider Range

M0[5:0], M1[5:0], M2[5:0], M3[5:0], M4[5:0]

All Integers Included l 1 63 Cycles

DELx[5:0] Divider Delay in VCO Clock Cycles DEL0[5:0], DEL1[5:0], DEL2[5:0], DEL3[5:0], DEL4[5:0]

All Integers Included l 0 63 Cycles

PECLxクロック出力（PECL0+、PECL0–、PECL1+、PECL1–、PECL2+、PECL2–、PECL3+、PECL3–）fPECLx Frequency Single-Ended Termination = 50Ω to (VPx

+ – 2V) l 1400 MHz

VCM Common Mode Voltage (Outputs Static) Single-Ended Termination = 50Ω to (VPx+ – 2V) l VPx

+ – 1.68 VPx+ – 1.48 VPx

+ – 1.25 V

|VOD| Differential Voltage (Outputs Static) Single-Ended Termination = 50Ω to (VPx+ – 2V)

Differential Termination = 100Ω, Internal Bias On

l 610 800 800

1050 mVPK mVPK

tRISE Rise Time, 20% to 80% Single-Ended Termination = 50Ω to (VPx+ – 2V)


135 135

ps ps

tFALL Fall Time, 80% to 20% Single-Ended Termination = 50Ω to (VPx+ – 2V)


135 135

ps ps

DCPECL Duty Cycle Mx[5:0] = 1 Mx[5:0] > 1 (Even or Odd)

l

45

DCVCO 50

55

% %

tPDP3 Propagation Delay from VCO to PECL3 M3[5:0] = 1, FILTV = 0 M3[5:0] = 1, FILTV = 1 M3[5:0] > 1, FILTV = 0

l

l

285

335

495 700 560

660

745

ps ps ps

Propagation Delay from VCO to PECL3, Temperature Variation

M3[5:0] = 1, FILTV = 0 M3[5:0] = 1, FILTV = 1 M3[5:0] > 1, FILTV = 0

l

l

l

0.35 0.50 0.45

ps/°C ps/°C ps/°C

tSKEWPx Skew, from PECL3 to PECL0 M0[5:0] = M3[5:0] = 1 M0[5:0] = M3[5:0] > 1

l

l

–50 –50

–1.0 –1.5

50 50

ps ps

Skew, from PECL3 to PECL1 M1[5:0] = M3[5:0] = 1 M1[5:0] = 1, M3[5:0] > 1 M1[5:0] > 1, M3[5:0] = 1 M1[5:0] = M3[5:0] > 1

l

l

l

l

–50 –125

5 –50

4.5 –60 69 5

50 0

135 50

ps ps ps ps

Skew, from PECL3 to PECL2 M2[5:0] = M3[5:0] = 1 M2[5:0] = M3[5:0] > 1

l

l

–50 –50

5 5.5

50 50

ps ps

Skew, All PECLx Outputs FILTV = 0, Same Part l 55 ps

Skew, Same PECLx Output FILTV = 0, Across Multiple Parts (Note 4) l 320 ps

Skew, All PECLx Outputs FILTV = 0, Across Multiple Parts (Note 5) l 330 ps


LTC6950

66950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


LVDSクロック出力（LV/CM+およびLV/CM–）fLVDS Frequency Differential Termination = 100Ω l 800 MHz

|VOD| Differential Voltage (Outputs Static) Differential Termination = 100Ω l 280 400 525 mVPK

|ΔVOD| Delta VOD Differential Termination = 100Ω l 5 60 mV

VOS Offset Voltage (Outputs Static) Differential Termination = 100Ω l 1.125 1.23 1.375 V

|ΔVOS| Delta VOS Differential Termination = 100Ω l 5 50 mV

tRISE Rise Time, 20% to 80% Differential Termination = 100Ω l 140 ps

tFALL Fall Time, 80% to 20% Differential Termination = 100Ω l 130 ps

|ISA|, |ISB| Short Circuit Current to Common Shorted to GND 4.2 mA

|ISAB| Short Circuit Current to Complementary 4.2 mA

DCLVDS Duty Cycle RDIVOUT = 0, M4[5:0] = 1 RDIVOUT = 1, R[9:0] = 1, M4[5:0] = 1 RDIVOUT = 0, M4[5:0] > 1 (Even or Odd) RDIVOUT = 1, M4[5:0] > 1 (Even) RDIVOUT = 1, R[9:0] = 3, M4[5:0] = 3 RDIVOUT = 1, R[9:0] = 1023, M4[5:0] = 3

l

45

DCVCO DCREF

50 50 56 33

55

% % % % % %

tPD Propagation Delay from VCO to LVDS with RDIVOUT Disabled


1.85 2.05 1.91

ns ns ns

Propagation Delay from REF to LVDS with RDIVOUT Enabled

M4[5:0] = 1, R = 1, FILTR = 0 M4[5:0] = 1, R = 1, FILTR = 1 M4[5:0] > 1, R = 1, FILTR = 0 M4[5:0] = 1, R > 1, FILTR = 0 M4[5:0] > 1, R > 1, FILTR = 0

2.26 3.12 2.32 2.40 2.47

ns ns ns ns ns

Propagation Delay from VCO to LVDS with RDIVOUT Disabled, Temperature Variation


l

l

l

4.05 4.20 4.00


Propagation Delay from REF to LVDS with RDIVOUT Enabled, Temperature Variation

M4[5:0] = 1, R = 1, FILTR = 0 M4[5:0] = 1, R = 1, FILTR = 1 M4[5:0] > 1, R = 1, FILTR = 0 M4[5:0] = 1, R > 1, FILTR = 0 M4[5:0] > 1, R > 1, FILTR = 0

l

l

l

l

l

4.55 4.50 4.53 4.55 4.70

ps/°C ps/°C ps/°C ps/°C ps/°C

tSKEWL Skew, from PECL3 to LVDS with RDIVOUT Disabled

M3[5:0] = M4[5:0] = 1 M3[5:0] = M4[5:0] > 1

1.32 1.32

ns ns

Skew, from PECL3 to LVDS with RDIVOUT Disabled, Temperature Variation

M3[5:0] = M4[5:0] = 1 M3[5:0] = M4[5:0] > 1

l

l

3.70 3.55

ps/°C ps/°C


LTC6950

76950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


CMOSクロック出力（LV/CM+およびLV/CM–）fCMOS Frequency l 250 MHz

VOH High Voltage (Outputs Static) 2.5mA Load l V+ – 0.4 V

VOL Low Voltage (Outputs Static) 2.5mA Load l 0.4 V

tRISE Rise Time, 20% to 80% CLOAD = 2pF, CMSINV = 1 1010 ps

tFALL Fall Time, 80% to 20% CLOAD = 2pF, CMSINV = 1 840 ps

DCCMOS Duty Cycle RDIVOUT = 0, M4[5:0] = 1 RDIVOUT = 1, R[9:0] = 1, M4[5:0] = 1 RDIVOUT = 0, M4[5:0] > 1 (Even or Odd) RDIVOUT = 1, M4[5:0] > 1 (Even) RDIVOUT = 1, R[9:0] = 3, M4[5:0] = 3 RDIVOUT = 1, R[9:0] = 1023, M4[5:0] = 3

DCVCO DCREF

50 50 56 33

% % % % % %

tPD Propagation Delay from VCO to CMOS with RDIVOUT Disabled

M4[5:0] = 1, FILTV = 0, CMSINV = 1 M4[5:0] = 1, FILTV = 1, CMSINV = 1 M4[5:0] > 1, FILTV = 0, CMSINV = 1

2.12 2.32 2.20

ns ns ns

Propagation Delay from REF to CMOS with RDIVOUT Enabled

M4[5:0] = 1, R = 1, FILTR = 0, CMSINV = 1 M4[5:0] = 1, R = 1, FILTR = 1, CMSINV = 1 M4[5:0] > 1, R = 1, FILTR = 0, CMSINV = 1 M4[5:0] = 1, R > 1, FILTR = 0, CMSINV = 1 M4[5:0] > 1, R > 1, FILTR = 0, CMSINV = 1

2.55 3.40 2.60 2.69 2.76

ns ns ns ns ns

Propagation Delay from VCO to CMOS with RDIVOUT Disabled, Temperature Variation

M4[5:0] = 1, FILTV = 0, CMSINV = 1 M4[5:0] = 1, FILTV = 1, CMSINV = 1 M4[5:0] > 1, FILTV = 0, CMSINV = 1

l

l

l

4.90 5.10 5.05


Propagation Delay from REF to CMOS with RDIVOUT Enabled, Temperature Variation

M4[5:0] = 1, R = 1, FILTR = 0, CMSINV = 1 M4[5:0] = 1, R = 1, FILTR = 1, CMSINV = 1 M4[5:0] > 1, R = 1, FILTR = 0, CMSINV = 1 M4[5:0] = 1, R > 1, FILTR = 0, CMSINV = 1 M4[5:0] > 1, R > 1, FILTR = 0, CMSINV = 1

l

l

l

l

l

5.90 5.80 5.85 5.90 6.00

ps/°C ps/°C ps/°C ps/°C ps/°C

tSKEWC Skew, from PECL3 to CMOS with RDIVOUT Disabled

M3[5:0] = M4[5:0] = 1, CMSINV = 1 M3[5:0] = M4[5:0] > 1, CMSINV = 1 M3[5:0] = M4[5:0] = 1, CMSINV = 0

1.60 1.60 1.83

ns ns ns

Skew, from PECL3 to CMOS with RDIVOUT Disabled, Temperature Variation

M3[5:0] = M4[5:0] = 1, CMSINV = 1 M3[5:0] = M4[5:0] > 1, CMSINV = 1 M3[5:0] = M4[5:0] = 1, CMSINV = 0

l

l

l

4.55 4.60 4.15



LTC6950

86950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


電源V+, VREF

+, VVCO+, VP0

+, VP1+, VP2

+, VP3+

Supply Voltage Rangel 3.15 3.3 3.45 V

VCP+ Supply Voltage Range l V+ 5.25 V

電源電流VCP

+ Supply Current ICP = 11.2mA ICP = 4mA ICP = 1mA ICP = 0.5mA ICP = 250µA PDALL = 1

l

l

l

l

l

l

35 21 13

11.5 11

0.235

43 25 16 15 14 0.6

mA mA mA mA mA mA

Sum of V+, VREF+, VVCO

+, VP0+, VP1

+, VP2+,

VP3+ Supply Currents

(Changes to Default Power-Up Configuration Noted)

fVCO = 800MHz, fREF = 106.25MHz + Internal Bias Enabled, All PECLx

l 485 550 mA

fVCO = 800MHz, fREF = 106.25MHz + Termination = 50Ω to (VPx

+ – 2V), All PECLxl 495 565 mA

fVCO = 800MHz, fREF = 106.25MHz + External 150Ω Bias, All PECLx

510 mA

fVCO = 800MHz, fREF = 106.25MHz + No Internal/External Bias, All PECLx

l 405 460 mA

fVCO = 800MHz, fREF = 106.25MHz + IBIAS0 = 1, IBIAS3 = 1 + PD_DIV1 = 1, PD_DIV2 = 1, PD_DIV4 = 1

260 mA

fVCO = 800MHz, fREF = 106.25MHz + IBIAS0 = 1, IBIAS3 = 1 + PD_DIV1 = 1, PD_DIV2 = 1, PD_DIV4 = 1 + M0[5:0] = M3[5:0] = 1

220 mA

PDALL = 1 l 1.6 2.2 mA

電源電流変化量（Note 6）REF Input Signal Present Circuit On PDREFAC = 0 l 2.3 3.5 mA

VCO Input Signal Present Circuit On PDVCOAC = 0 l 0.6 1.0 mA

VCO Input On PDALL = 0, PDREFAC = 1, PDVCOAC = 1, PDPLL = 1, All PD_DIVx = 1, All PD_OUTx = 1,

l 32 40 mA

REF Input, RDIV, NDIV, PFD, CP On ICP+ Current, PDPLL = 0, ICP = 11.2mA setting

All Other Current, PDPLL = 0l

l

35 73

43 90

mA mA

PECLx Output Divider On PECLx = PECL0, PECL1, PECL2, PECL3

PD_DIVx = 0, Mx[5:0] = 1 PD_DIVx = 0, Mx[5:0] > 1

l

l

28 46

35 56

mA mA

LV/CM Output Divider On PD_DIV4 = 0, M4[5:0] = 1 PD_DIV4 = 0, M4[5:0] > 1

l

l

34 52

41 63

mA mA

PECLx Output Driver On PECLx = PECL0, PECL1, PECL2, PECL3

PD_OUTx = 0, Termination = 50Ω to (VPx+ – 2V)

PD_OUTx = 0, IBIASx = 1 (Internal Bias On) PD_OUTx = 0, No Internal/External Bias

l

l

l

32 30 10

45 38 15

mA mA mA

LV/CM Output Driver On PD_OUT4 = 0, LVDS at 800MHz PD_OUT4 = 0, CMOS at 50MHz

l

l

22 12

28 16

mA mA


LTC6950

96950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


VCOとPECLx（PECL0+、PECL0–、PECL1+、PECL1–、PECL2+、PECL2–、PECL3+、PECL3–）の間の付加位相ノイズ /時間ジッタ（Note 7）Phase Noise:Distribution Only fVCO = 245.76MHz, Mx[5:0] = 1, fPECLx = 245.76MHz

10Hz Offset 100Hz Offset 1kHz Offset 10kHz Offset 100kHz Offset >1MHz Offset

–135 –144 –153 –158

–159.5 –159.5

dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz

Jitter:Distribution Only fVCO = 245.76MHz, Mx[5:0] = 1, fPECLx = 245.76MHz

12kHz to 20MHz Integration Bandwidth 10Hz to 122.88MHz Integration Bandwidth

44 108

fsRMS fsRMS

Phase Noise:Distribution Only fVCO = 245.76MHz, Mx[5:0] = 4, fPECLx = 61.44MHz


–146 –156 –164 –168 –168 –168



12kHz to 20MHz Integration Bandwidth 10kHz to 30.72MHz Integration Bandwidth

69 85

fsRMS fsRMS



–128 –136 –146

–153.5 –155.5 –155.5




28 108

fsRMS fsRMS



–139 –148 –157 –163

–163.5 –163.5




45 85

fsRMS fsRMS



–150 –160 –166 –169

–169.5 –169.5


Phase Noise:Distribution Only fVCO = 1400MHz, Mx[5:0] = 1, fPECLx = 1400MHz


–123 –131 –140 –147 –151

–152.5


Jitter:Distribution Only fVCO = 1400MHz, Mx[5:0] = 1, fPECLx = 1400MHz

12kHz to 20MHz Integration Bandwidth 10Hz to 700MHz Integration Bandwidth

18 98

fsRMS fsRMS


LTC6950

106950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


Phase Noise:Distribution Only fVCO = 1400MHz, Mx[5:0] = 4, fPECLx = 350MHz


–132 –143 –151 –157 –160 –160


Jitter:Distribution Only fVCO = 1400MHz, Mx[5:0] = 4, fPECLx = 350MHz

12kHz to 20MHz Integration Bandwidth 10Hz to 175MHz Integration Bandwidth

29 85

fsRMS fsRMS

Phase Noise:Distribution Only fVCO = 1400MHz, Mx[5:0] = 16, fPECLx = 87.5MHz


–144 –155 –163

–166.5 –166.5 –166.5


Jitter:Distribution Only fVCO = 1400MHz, Mx[5:0] = 16, fPECLx = 87.5MHz


56 85

fsRMS fsRMS

VCOとLVDSの間の付加位相ノイズ /時間ジッタ（Note 7）Phase Noise:Distribution Only fVCO = 245.76MHz, M4[5:0] = 1, fLVDS = 245.76MHz


–122 –132 –144

–151.5 –155 –156


Jitter:Distribution Only fVCO = 245.76MHz, M4[5:0] = 1, fLVDS = 245.76MHz


65 155

fsRMS fsRMS

Phase Noise:Distribution Only fVCO = 245.76MHz, M4[5:0] = 4, fLVDS = 61.44MHz


–133 –140 –153 –161 –163

–163.5




110 138

fsRMS fsRMS



–113 –124 –135 –143 –147 –151




47 170

fsRMS fsRMS


LTC6950

116950f



+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP




–125 –134 –147 –154 –158 –159




73 138

fsRMS fsRMS



–137 –145 –156 –164 –165 –165


VCOとCMOSの間の付加位相ノイズ /時間ジッタ（Note 7）Phase Noise:Distribution Only fVCO = 245.76MHz, M4[5:0] = 1, fCMOS = 245.76MHz


–120 –130 –143

–150.5 –155 –157


Jitter:Distribution Only fVCO = 245.76MHz, M4[5:0] = 1, fCMOS = 245.76MHz

12kHz to 20MHz integration bandwidth 10Hz to 122.88MHz integration bandwidth

57 135

fsRMS fsRMS

Phase Noise:Distribution Only fVCO = 245.76MHz, M4[5:0] = 4, fCMOS = 61.44MHz


–132 –140 –153 –161 –164 –164



12kHz to 20MHz Integration Bandwidth 10Hz to 30.72MHz integration bandwidth

104 125

fsRMS fsRMS



–125 –135 –146 –155 –159 –160




65 125

fsRMS fsRMS



–136 –146 –157 –163 –165 –165



LTC6950

126950f


lは全動作接合部温度範囲での規格値を意味する。それ以外はTA ＝25°Cでの値（Note 2）。注記がない限り、V+ = VREF

+ = VVCO+ = VP0

+ = VP1+ = VP2

+ = VP3+ = 3.3V、VCP


絶対位相ノイズとスプリアス・エネルギーLM(MIN) Output Phase Noise Floor (Notes 8, 9) Mx[5:0] = 1, fPECLx = 1GHz

Mx[5:0] = 4, fPECLx = 250MHz Mx[5:0] = 16, fPECLx = 62.5MHz Mx[5:0] = 40, fPECLx = 25MHz

–155 –161 –167 –171

dBc/Hz dBc/Hz dBc/Hz dBc/Hz

LM(NORM) Normalized In-Band Phase Noise Floor ICP = 11.2mA (Notes 10, 11, 12) –226 dBc/Hz

LM(NORM-1/f) Normalized In-Band 1/f Phase Noise ICP = 11.2mA (Notes 10, 13) –274 dBc/Hz

LM(IB) In-Band Phase Noise Floor fOUT = 1GHz (Notes 10, 11, 12, 14) –112.5 dBc/Hz

Integrated Phase Noise from 100Hz to 62.5MHz

Mx[5:0] = 8, fPECLx = 125MHz (Notes 8, 11, 15) 93 fsRMS

Spurious Signals, PLL Locked fPFD = 5MHz (Notes 16, 17, 18) fPFD = 10MHz (Notes 8, 11, 16, 19)

–105 –88

dBc dBc

Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可能性がある。長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与える恐れがある。Note 2：LTC6950IUHHは、–40°C～105°Cの全動作接合部温度範囲で規定性能に適合することが保証されている。最大の動作条件下では、接合部温度を105°C以下に保つため、空気流または放熱が必要になる場合がある。「アプリケーション情報」のセクションで説明するように、露出パッド（ピン49）は多数のサーマル・ビアを使用してグランド・プレーンに直接半田付けすることを強く推奨する。Note 3：0.9V ≤ VCP ≤（VCP

+ – 0.9V）の場合。Note 4：このパラメータは、同じ電源電圧、同じ温度、および同じ構成のとき同じPECLx出力の複数のデバイス間での伝播遅延の差を表す。Note 5：このパラメータは、同じ電源電圧、同じ温度、および同じ構成のとき任意の2つのPECLx出力の複数のデバイス間での伝播遅延の差を表す。Note 6：LTC6950を各ブロックの電源を遮断した状態に構成した場合、そのブロックの電源投入時に規定の電源電流変化量が増加する。同様に、当該ブロックの電源を遮断すると、デバイスの全電源電流から規定の電源電流変化量が減少する。注記がある場合を除き、電源電流は3.3V電源（V+、VREF

+、VVCO+、VP0

+、VP1+、VP2

+、VP3+）から流れる。

Note 7：付加位相ノイズおよびジッタは、LTC6950によって付加される位相ノイズを表す。これには外部信号源からのノイズは含まれない。Note 8：VCOは電圧制御SAW発振器Crystek CVCSO-914-1000である。Note 9：fVCO = 1GHz、fOFFSET = 5MHz。Note 10：ループをロックして、ループ帯域幅の内部で測定。Note 11：Wenzel 501-04517Dによって供給されるリファレンス周波数、fREF = 100MHz。Note 12：出力位相ノイズフロアは、LM（OUT）= –226＋10log10（fPFD）＋20log10（fOUT/fPFD）によって、正規化された位相ノイズフロアから計算される。Note 13：出力1/f位相ノイズは、LM（OUT-1/f）= –274＋20log10（fOUT）– 10log10（fOFFSET）によって、正規化された1/f位相ノイズから計算される。

Note 14：ICP = 11.2mA、fPFD = 5MHz、ループ帯域幅 = 13.6kHz、IBIASx = 1。Note 15：ICP = 11.2mA、fPFD = 100MHz、ループ帯域幅 = 12kHz、IBIASx = 1。Note 16：DC1795を使って測定。Note 17：リファレンス周波数はWenzel 501-04609Aによって供給され、fREF = 10MHzである。Note 18：VCOは電圧制御水晶発振器Crystek CVSS-945-125.000である。ICP = 11.2mA、 fPFD = 5MHz、ループ帯域幅 = 250Hz、IBIASx = 1。Note 19：ICP = 11.2mA、fPFD = 10MHz、ループ帯域幅 = 4kHz、IBIASx = 1。Note 20：VCOは電圧制御発振器Crystek CVCO55CC-1220-1340である。リファレンス周波数はCrystek CCHD-957-25-49.152によって供給され、fREF = 49.152MHzである。 ICP = 11.2mA、fPFD = 49.152MHz、ループ帯域幅 = 26kHz、IBIASx = 1。Note 21：リファレンス周波数はWenzel 501-04605Dによって供給され、fREF = 5MHzである。Note 22：出力は、遠端部のPECLx+とPECLx–の間にある100Ω抵抗で差動終端される。内部DCバイアスは、IBIASx = 1をプログラムすることによってイネーブルされる。Note 23：PECLx+とPECLx–は、遠端部の50Ω終端抵抗にそれぞれAC結合される。PECLx+とPECLx–のDCバイアスは、各出力とグランド間に接続された150Ω抵抗により供給される。内部バイアスは、IBIASx = 0をプログラムすることによってディスエーブルされる。Note 24：LTC6950のデフォルト構成に以下の変更を実施。PDPLL = 1、PDREFAC = 1、 PDVCOAC = 1、PD_DIV1 = 1、PD_DIV2 = 1、PD_OUT1 = 1、PD_OUT2 = 1、IBIAS0 = 1、IBIAS3 = 1

Note 25：PD_DIV4 = 1、PD_OUT4 = 1

Note 26：RDIVOUT = 0、LVCMS = 1

Note 27：RDIVOUT = 0、CMSINV = 1

Note 28：これらの出力ピンには電圧源も電流源も印加してはならない。「アプリケーション情報」セクションで説明するように、これらのピンの接続先は入力バッファおよび関連のレベルシフト回路または終端回路に限定する必要がある。

電気的特性


LTC6950

136950f


注記がない限り、V+ = VREF+ = VVCO

+ = VP0+ = VP1

+ = VP2+ = VP3

+ = 3.3V、VCP+ = 5V、およびTA = 25°C。

すべての電圧は、グランドを基準にしている。標準的性能特性

PECLxの付加位相ノイズと振幅（IBIASx = 1）

LVDS付加位相ノイズ、622.08MHz入力時

LVDS付加位相ノイズ、245.76MHz入力時

CMOS付加位相ノイズ、245.76MHz入力時（CMSINV = 1）

PECLx付加位相ノイズ、 1.4GHz入力時（IBIASx = 1）

PECLx付加位相ノイズ、 622.08MHz入力時（IBIASx = 1）

PECLx付加位相ノイズ、 245.76MHz入力時（IBIASx = 1）

OFFSET FREQUENCY (Hz)10M10 100 100k 1M10k1k

ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G01

SINGLE-ENDED SINE WAVE INPUT0dBm AT 1.4GHz

Mx = 4 (fPECLx = 350MHz)

Mx = 16 (fPECLx = 87.5MHz)

Mx = 1 (fPECLx = 1.4GHz)


ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G04

SINGLE-ENDED SINE WAVE INPUTAT 122.88MHz, Mx =1 (fPECLx = 122.88MHz)

–6dBm, FILTV = 0

–6dBm, FILTV = 1

0dBm, FILTV = 0

0dBm, FILTV = 1

+7dBm, FILTV = 0


ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G06

SINGLE-ENDED SINE WAVE INPUT+6dBm AT 245.76MHz

M4 = 1 (fLVDS = 245.76MHz)

M4 = 4 (fLVDS = 61.44MHz)


ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G07


M4 = 1 (fCMOS = 245.76MHz)

M4 = 4 (fCMOS = 61.44MHz)


ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G05

SINGLE-ENDED SINE WAVE INPUT0dBm AT 622.08MHz

M4 = 16 (fLVDS = 38.88MHz)

M4 = 1 (fLVDS = 622.08MHz)

M4 = 4 (fLVDS = 155.52MHz)


ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G02

SINGLE-ENDED SINE WAVE INPUT0dBm AT 622.08MHz





ADDI

TIVE

PHA

SE N

OISE

(dBc

/Hz)

–110

–120

–140

–160

–130

–150

–170

–180

6950 G03





LTC6950

146950f



+ = VP0+ = VP1

+ = VP2+ = VP3

+ = 3.3V、VCP+ = 5V、およびTA = 25°C。


PECLxスプリアス応答 fVCSO = 1GHz、fPFD = 10MHz

PECLxスプリアス応答 fVCO = 1.2288GHz、 fPFD = 49.152MHz

PECLxスプリアス応答 fVCXO = 125MHz、fPFD = 5MHz

PECLx閉ループ位相ノイズ、正弦波リファレンス入力が5MHzと100MHzの場合

PECLx閉ループ位相ノイズ、正弦波リファレンス入力が 10MHzと100MHzの場合

正規化された帯域内位相ノイズフロアとチャージポンプ電流

PECLx閉ループ位相ノイズ VCSO入力が1GHzの場合

PECLx閉ループ位相ノイズVCO入力が1.2288GHzの場合

PECLx閉ループ位相ノイズVCXO入力が125MHzの場合


ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–90

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 G08

NOTES 8, 11, 19


Mx = 16(fPECLx = 62.5MHz)


Mx = 1 (fPECLx = 1GHz)


ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–90

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 G14

NOTES 8, 11, 14, 21fPECLx = 1GHzfPFD = 5MHz

0dBm fREF = 100MHz, FILTR = 0




ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–90

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 G15

NOTES 8, 11, 14, 17fPECLx = 1GHzfPFD = 5MHz




ICP (mA)0.2 8.5

6950 G16

11.25.73.0

PHAS

E NO

ISE

FLOO

R (d

Bc/H

z)

–219

–226

–220

–222

–224

–221

–223

–225

–227

NOTES 10, 11, 12fVCO = 925MHz

FREQUENCY OFFSET (MHz, IN 10kHz SEGMENTS)–40

–90dBc–88dBc–88dBc

–30–140

OUTP

UT P

OWER

(dBc

)

–120

–100

–80

10 20 30

0

6950 G11

–20 –10 0 40

–60

–40

–20

NOTES 8, 11, 16, 19RBW = 30HzVBW = 30Hz

–90dBc



–147–140

OUTP

UT P

OWER

(dBc

)

–120

–100

–80

49.2 98.3 147

0

6950 G12

–98.3 –49.2 0 197

–60

–40

–20

NOTES 16, 20RBW = 30HzVBW = 30Hz

–72dBc



–15–140

OUTP

UT P

OWER

(dBc

)

–120

–100

–80

5 10 15

0

6950 G13

–10 –5 0 20

–60

–40

–20

NOTES 16, 17, 18RBW = 30HzVBW = 30Hz

–109dBc


ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–90

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 G09

NOTE 20



Mx = 1(fPECLx = 1.2288GHz)



ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–90

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 G10

NOTES 17, 18





LTC6950

156950f



+ = VP0+ = VP1

+ = VP2+ = VP3

+ = 3.3V、VCP+ = 5V、およびTA = 25°C。


1.2GHz時のPECLx差動出力（IBIASx = 0）

600MHz時のPECLx差動出力（IBIASx = 0）

PECLx差動出力振幅と周波数（IBIASx = 0）

800MHz時のLVDS出力 250MHz時のLVDS出力 LVDS出力振幅と周波数

1.2GHz時のPECLx差動出力（IBIASx = 1）

600MHz時のPECLx差動出力（IBIASx = 1）

PECLx差動出力振幅と周波数（IBIASx = 1）

DIFF

EREN

TIAL

OUT

PUT

(V)

1.00

–0.75

0.75

0.25

–0.25

0.50

0

–0.50

–1.00250ps/DIV

6950 G17

NOTE 22

DIFF

EREN

TIAL

OUT

PUT

(V)

1.00

–0.75

0.75

0.25

–0.25

0.50

0

–0.50

–1.00500ps/DIV

6950 G18

NOTE 22

OUTPUT FREQUENCY (GHz)0 1.0 1.80.6 1.4

6950 G19

2.00.8 1.60.4 1.20.2

DIFF

EREN

TIAL

OUT

PUT

SWIN

G (V

P-P)

1.8

1.1

1.7

1.5

1.3

1.6

1.4

1.2

1.0

NOTE 22

OUTPUT FREQUENCY (GHz)0 1.0 1.80.6 1.4

6950 G22

2.00.8 1.60.4 1.20.2

DIFF

EREN

TIAL

OUT

PUT

SWIN

G (V

P-P)

1.8

1.1

1.7

1.5

1.3

1.6

1.4

1.2

1.0

NOTE 23

OUTPUT FREQUENCY (GHz)0 0.90.6

6950 G25

1.00.80.40.2 0.5 0.70.30.1

DIFF

EREN

TIAL

OUT

PUT

SWIN

G (V

P-P)

1.00

0.65

0.95

0.85

0.75

0.90

0.80

0.70

0.60

DIFF

EREN

TIAL

OUT

PUT

(V)

1.00

–0.75

0.75

0.25

–0.25

0.50

0

–0.50

–1.00250ps/DIV

6950 G20

NOTE 23

DIFF

EREN

TIAL

OUT

PUT

(V)

0.8

–0.6

0.6

0.2

–0.2

0.4

0

–0.4

–0.8400ps/DIV

6950 G23

DIFF

EREN

TIAL

OUT

PUT

(V)

0.8

–0.6

0.6

0.2

–0.2

0.4

0

–0.4

–0.81.25ns/DIV

6950 G24

DIFF

EREN

TIAL

OUT

PUT

(V)

1.00

–0.75

0.75

0.25

–0.25

0.50

0

–0.50

–1.00500ps/DIV

6950 G21

NOTE 23


LTC6950

166950f



+ = VP0+ = VP1

+ = VP2+ = VP3

+ = 3.3V、VCP+ = 5V、およびTA = 25°C。


250MHz時のCMOSシングルエンド出力（2pF負荷、CMSINV = 1）

100MHz時のCMOSシングルエンド出力（2pF負荷、CMSINV = 1）

CMOSシングルエンド出力振幅と周波数（CMSINV = 1）

電源電流と周波数PECL0およびPECL3がオンの場合

電源電流と周波数PECL0、PECL3、およびLVDSがオンの場合

電源電流と周波数PECL0、PECL3、およびCMOSがオンの場合

OUTP

UT (V

)

4.0

0.5

3.5

2.5

1.5

3.0

2.0

1.0

0

–0.51.25ns/DIV

6950 G26

OUTP

UT (V

)

4.0

0.5

3.5

2.5

1.5

3.0

2.0

1.0

0

–0.52.5ns/DIV

6950 G27OUTPUT FREQUENCY (MHz)

0

6950 G28

300200100 25015050

SING

LE-E

NDED

OUT

PUT

SWIN

G (V

P-P)

3.5

0.5

2.5

1.5

3.0

2.0

1.0

0.0

10pF

4pF

2pF

OUTPUT FREQUENCY (MHz)0

6950 G35

1400800400 12001000600200

SUPP

LY C

URRE

NT (m

A)

280

160

240

200

260

220

180

140

NOTES 24, 25

M0 = M3 = 2

M0 = M3 = 1


6950 G36

800500400300 700100 600200

SUPP

LY C

URRE

NT (m

A)

280

160

240

200

260

220

180

140

NOTES 24, 26

M0 = M3 = M4 = 2

M0 = M3 = M4 = 1


6950 G37

25015050 100 200

SUPP

LY C

URRE

NT (m

A)

280

160

240

200

260

220

180

140

NOTES 24, 27

M0 = M3 = M4 = 2

M0 = M3 = M4 = 1


LTC6950

176950f


チャージポンプのシンク電流誤差と電圧、温度（ICP = 11.2mA）

チャージポンプのシンク電流誤差と電圧、温度（ICP = 2mA）

チャージポンプのシンク電流誤差と電圧、温度（ICP = 0.35mA）

チャージポンプのソース電流誤差と電圧、温度（ICP = 2mA）

チャージポンプのソース電流誤差と電圧、温度（ICP = 11.2mA）

チャージポンプのソース電流誤差と電圧、温度（ICP = 0.35mA）


+ = VP0+ = VP1

+ = VP2+ = VP3

+ = 3.3V、VCP+ = 5V、およびTA = 25°C。


CHARGE PUMP OUTPUT VOLTAGE (V)0 2.5 4.51.5 3.5

6950 G29

5.02.0 4.01.0 3.00.5

CHAR

GE P

UMP

CURR

ENT

ERRO

R (%

)

6

–5

5

3

2

1

–3

–2

–1

4

0

–4

–6

ICP = 11.2mATJ = 105°CTJ = 25°CTJ = –40°C


6950 G32

5.02.0 4.01.0 3.00.5

CHAR

GE P

UMP

CURR

ENT

ERRO

R (%

)

6

–5

5

3

2

1

–3

–2

–1

4

0

–4

–6

ICP = 11.2mATJ = 105°CTJ = 25°CTJ = –40°C


6950 G33

5.02.0 4.01.0 3.00.5

CHAR

GE P

UMP

CURR

ENT

ERRO

R (%

)

6

–5

5

3

2

1

–3

–2

–1

4

0

–4

–6

ICP = 2mATJ = 105°CTJ = 25°CTJ = –40°C


6950 G34

5.02.0 4.01.0 3.00.5

CHAR

GE P

UMP

CURR

ENT

ERRO

R (%

)

6

–5

5

3

2

1

–3

–2

–1

4

0

–4

–6

ICP = 0.35mATJ = 105°CTJ = 25°CTJ = –40°C


6950 G30

5.02.0 4.01.0 3.00.5

CHAR

GE P

UMP

CURR

ENT

ERRO

R (%

)

6

–5

5

3

2

1

–3

–2

–1

4

0

–4

–6

ICP = 2mATJ = 105°CTJ = 25°CTJ = –40°C


6950 G31

5.02.0 4.01.0 3.00.5

CHAR

GE P

UMP

CURR

ENT

ERRO

R (%

)

6

–5

5

3

2

1

–3

–2

–1

4

0

–4

–6

ICP = 0.35mATJ = 105°CTJ = 25°CTJ = –40°C


LTC6950

186950f


ピン機能VP3

+、VP2+、VP1

+、VP0+（ピン1、4、5、8、9、12、13、16）：PECLx

出力の電源電圧。電源電圧の範囲は3.15V～3.45Vです。この電源には、ノイズやリップルがないようにしてください。低インピーダンスの電源プレーンの使用を推奨します。すべてのVPx

+ピンはV+ピンと同じ電源電圧に接続する必要があります。各ピン（場合によっては各ピン対）は、0.01µFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGND

に直接バイパスする必要があります。電源接続およびバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

PECL3–、PECL3+（ピン2、3）：LVPECLロジック互換出力ピン。VP3

+電源より2V低い電源に接続された50Ω抵抗によって通常は終端される差動ロジック出力。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。







GND（ピン17、31、38、41、48）：グランド接続ピン。最高の性能を確保するため、ダイ・アタッチ・パドル（DAP）および低インピーダンスのグランド・プレーンに直接接続します。信号品位と熱的考慮事項に応じたグランド接続の詳細については、「アプリケーション情報」のセクションを参照してください。

V+（ピン18、19、20、25、32、37、42、47）：正の電源電圧。電源電圧の範囲は3.15V～3.45Vです。この電源には、ノイズやリップルがないようにしてください。低インピーダンスの電源プレーンの使用を推奨します。すべてのV+ピンは同じ電源電圧に接続する必要があります。各ピン（場合によっては各ピン対）は、0.01µFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGNDに直接バイパスする必要があります。電源接続およびバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

LV/CM–、LV/CM+（ピン21、22）：LVDS/CMOSロジック出力ピン。これらの出力は、シリアル・ポートを使用してLVDSまたはCMOSロジック出力としてプログラムすることができます。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

CS（ピン23）：シリアル・ポートのチップ選択入力。このアクティブ“L”CMOSロジック入力は、ロジック“L”になるとシリアル・ポートのトランザクションを開始します。シリアル・ポートのクロック・サイクル数が16になった後にロジック“H”になると、シリアル・ポートのトランザクションを終了します。詳細については「動作」のセクションを参照してください。

SDO（ピン24）：シリアル・ポートのデータ出力。シリアル・ポートから読み出したデータは、このCMOSスリーステート・ロジック・ピンに出力されます。オプションで、200kより大きな抵抗をGNDに接続して出力がフロートするのを防ぎます。詳細については「動作」のセクションを参照してください。

SCLK（ピン26）：シリアル・ポートのクロック入力。正のエッジがトリガとなるこのCMOSロジック入力信号は、シリアル・ポートのデータを立ち上がりエッジでクロックに同期させます。詳細については「動作」のセクションを参照してください。

SDI（ピン27）：シリアル・ポートのデータ入力。シリアル・ポートに書き込まれたデータは、このCMOSロジック・ピンに出力されます。詳細については「動作」のセクションを参照してください。

STAT2、STAT1（ピン28、29）：状態出力ピン。これらのCMOS

出力は、チップ上でモニタされる重要な信号の直接の状態を出力するため、シリアル・ポートを介して構成されます。例として、ロック・インジケータやREF信号検出回路があります。詳細については「動作」のセクションを参照してください。


LTC6950

196950f


ピン機能SYNC（ピン30）：同期入力ピン。このCMOSロジック入力の立ち上がりエッジで出力クロックの同期シーケンスが開始されます。1つまたは複数のデバイスの正確な出力同期はデバイス上で処理されるので、この信号のタイミングは重要ではありません。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

VVCO+（ピン33、36）：VCO入力の電源電圧。電源電圧の範囲

は3.15V～3.45Vです。この電源には、ノイズやリップルがないようにしてください。低インピーダンスの電源プレーンの使用を推奨します。両方のVVCO

+ピンをV+ピンと同じ電源電圧に接続する必要があります。各ピンは、0.01µFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGND


VCO+、VCO–（ピン34、35）：VCO入力ピン。VCO信号は差動またはシングルエンドのどちらでもかまいません。正弦波、LVPECLロジック、またはLVDSロジックのいずれかにすることができます。VCO入力の正しい使用方法については、「動作」と「アプリケーション情報」のセクションを参照してください。

VCP+（ピン39）：チャージポンプの電源電圧。この電源には、ノ

イズやリップルがないようにしてください。このピンの電圧はV+電源電圧を超えて、電源電圧最大値の5.25Vまで上昇する可能性があります。0.1µFのセラミック・コンデンサをできるだけこのピンの近くに配置して、GNDに直接バイパスする必要があります。チャージポンプ電源のバイパス方法の詳細については、「アプリケーション情報」のセクションを参照してください。

CP（ピン40）：チャージポンプの出力ピン。このピンは、通常はVCO調整入力に直接接続してPLLループを閉じます。ループ帯域幅およびループ補償を設定するため、分路容量性素子と抵抗性素子が必要です。詳細については、「動作」と「アプリケーション情報」のセクションを参照してください。

VREF+（ピン43、46）：REF入力の電源電圧。電源電圧の範囲

は3.15V～3.45Vです。この電源には、ノイズやリップルがないようにしてください。低インピーダンスの電源プレーンの使用を推奨します。両方のVREF

+ピンをV+ピンと同じ電源電圧に接続する必要があります。各ピンは、0.01µFのセラミック・コンデンサをできるだけピンの近くに配置して、それぞれGND


REF–、REF+（ピン44、45）：リファレンス入力ピン。リファレンス入力信号は差動またはシングルエンドのどちらでもかまいません。正弦波、LVPECLロジック、LVDSロジック、CMOSロジックのいずれかにすることができます。リファレンス入力の正しい使用方法については、「動作」と「アプリケーション情報」のセクションを参照してください。

GND（露出パッド・ピン49）：グランド接続ピン。パッケージの露出パッドはPCBのランドに半田付けする必要があります。PCBのランド・パターンには、グランド・インダクタンスと熱抵抗の両方を減らすためにグランド・プレーンへの複数のサーマル・ビアを配置します。信号品位と熱的考慮事項に応じたグランド接続の詳細については、「アプリケーション情報」のセクションを参照してください。


LTC6950

206950f


ブロック図

÷1 TO 1023

FILTR

VREF+

VREF+

6950 BD

LV/CM–

LV/CM+M4 DIVIDERM4 = 1 TO 63

DELAY 4DEL4 = 0 TO 63

PECL3–

PECL3+M3 DIVIDERM3 = 1 TO 63


PECL2–



PECL1–



PECL0–



VCO+

≤1.4GHzVCO–

SCLK

CS

SDO

SDI

STAT1

STAT228

24

27

26

23

SYNC SYNCCONTROL

SERIALPORT

GND(EXPOSED DIE ATTACH PAD)

N DIVIDERR DIVIDER

REF–

REF+

VVCO+

VVCO+

33

34

35

36

43

44

45

46

≤1.4GHz

VPO+

VPO+

13

14

15

16

≤1.4GHz

VP1+

VP1+

9

10

11

12

≤1.4GHz

VP2+

VP2+

5

6

7

8

≤1.4GHz

V+

19

VP3+

VP3+

1

2

3

4

≤800MHz (LVDS) OR ≤250MHz (CMOS)

2MHz TO 250MHz

V+

20

21

22

≤100MHz

÷1 TO 2047LOCK

PFD

CP

CP250µA TO11.2mA

40

39

VCP+

29

V+

V+

V+

V+

V+

V+25

32

37

42

47

18

GND

GND

GND

GND

GND31

38

41

48

49

17

30

FILTV


LTC6950

216950f


動作

タイミング図

VCO–

VCO+

PECL0+

PECL0–

PECL3+

PECL3–

LV/CM+

LV/CM–

PECL2+

PECL2–

PECL1+

PECL1–

6950 TD01

tSKEWL

tSKEWP2

tSKEWP0

tSKEWP1

tPDP3

出力伝播遅延およびスキュー、Mx[5:0] = 1

シングルエンドPECLxの立ち上がり/立ち下がり時間

差動LVDSの立ち上がり/立ち下がり時間シングルエンドCMOSの立ち上がり/立ち下がり時間

6950 TD02

tFALLP

80%

20%

tRISEP

6950 TD03

tFALLL

80%

20%

tRISEL6950 TD04

tFALLC

80%

20%

tRISEC

LTC6950の概要LTC6950は、クロック分配回路を内蔵した、低位相ノイズの整数分周方式周波数シンセサイザ・コアです。LTC6950

は、高周波、高分解能のデータ収集システムで要求される低位相ノイズで低ジッタのクロック信号を供給します。図1

に示すように、LTC6950は3つの異なる回路部（フェーズロック・ループ（PLL）コア、クロック分配部、デジタル制御部）で構成されます。

LTC6950のPLL部は、低ノイズの整数分周方式PLLコアの他に、プログラム可能なリファレンス分周器（R）、プログラム可能な帰還分周器（N）、位相 /周波数検出器（PFD）、および低ノイズのチャージポンプ（CP）を内蔵しています。チャージポンプは低ノイズでバランスに優れたデザインなので、LTC6950の正規化されたPLL帯域内位相ノイズフロアとして–226dBc/Hzが得られます。完全な周波数シンセサイザを構成するには、外部リファレンス発振器と電圧制御発振器（VCO）の両方が必要です。


LTC6950

226950f


動作はアラート・フラグとして使用する場合や、目に見えるPLL

ロック・インジケータとしてLEDを駆動するのに便利です。

消費電力を最小限に抑えるため、LTC6950の大半の回路部は不使用時に電源を切ることができます。図2に示すように、LTC6950はクロック分配回路を内蔵した完全なPLL

シンセサイザとして使用できます。クロック分配部の不使用出力は電源を切ってもかまいません。LTC6950は、クロック分配アプリケーションで、PLL部の電源を切断した状態でも使用できることを図3は示しています。

図4では、CONTROLLERデバイスおよびFOLLOWERデバイスとしてカスケード接続されている2つのLTC6950デバイスを強調しています。この例では1つのFOLLOWERデバイスを示していますが、CONTROLLERデバイスからの各出力は、異なるFOLLOWERデバイスを制御して最大5

つのFOLLOWERデバイスをサポートすることができます。LTC6950のEZSyncマルチチップ同期機能により、すべてのデバイスのすべての出力のエッジを均一に揃えることが保証されます。EZSync動作の詳細については、「EZSyncクロック出力の同期」のセクションを参照してください。

図1．3つの主回路ブロックを強調したLTC6950

6950 F01

LV/CM+

CLOCKDISTRIBUTION


DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

DIGITALCONTROL

PHASE-LOCKEDLOOP (PLL)

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

CP

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNC SYNCCONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950V+

GND

LTC6950のクロック分配部は、最大周波数が1.4GHzのVCO入力信号を受け取り、VCO入力に応じて5つの出力信号を供給します。1～63の任意の整数でVCO入力周波数を分周し、0～63のVCOクロック・サイクルだけ出力を遅延させるため、各出力は個別にプログラムされます。デューティ・サイクルが50%のVCO入力の場合、出力デューティ・サイクルは分周数に関係なく常に50%になります。4つの出力は、ノイズが非常に低く、低スキューで、最大1.4GHz

の動作が可能なLVPECLロジック信号を特長としています。5番目の出力は、ロジック・タイプとしてLVDS（800MHz）またはCMOS（250MHz）を選択可能です。また、この5番目の出力は、VCO入力またはリファレンス分周器出力に基づいて出力信号を生成するようプログラムすることもできます。

デジタル制御部は、SPI完全互換のシリアル制御バスのほかに、2つのデバイス状態ビットとクロック同期（SYNC）機能を内蔵しています。すべてのデバイス設定および動作モードはSPIバスを介して制御されます。状態出力ピン（STAT1およびSTAT2）は、デバイスの入力信号の状態、PLLロックの状態、チャージポンプのクランプ状態、またはこれらの信号の任意の論理的組み合わせを示します。これ


LTC6950

236950f


動作

図2．PLL＋クロック分配モードで接続されているLTC6950 （例として示したシングルエンド、50Ω出力のリファレンス発振器およびVCO）

図3．クロック分配専用モードで接続し、PLL部の電源を切断したLTC6950 （例として示したシングルエンド、50Ω出力の発振器）

6950 F02

LV/CM+

TO DATA ACQUISITION,FPGA, ASICs


DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

RZ

CI

VCO

REFOSC

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9ΩCP

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNC SYNCCONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950

CP

V+

GND

6950 F03

LV/CM+



DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

OSCILLATOR

49.9Ω

49.9Ω

49.9ΩDIVIDE1 TO 63

DELAY0 TO 63

VCO+

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNC

PDPLL = 1

SYNCCONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950

CP

V+

GND


LTC6950

246950f


動作

図4．クロック分配専用モードの別のLTC6950（FOLLOWER）をクロックに同期しているPLL＋クロック分配モードのLTC6950（CONTROLLER）最適な性能を発揮するには、（IBIASxをイネーブル状態にした）CONTROLLER LTC6950のいずれかのPECLx出力を使用して、PLL部の電源を切断した状態のFOLLOWER LTC6950をクロックに同期化します。（シングルエンド、50Ω出力のリファレンス発振器およびVCOを例として示します）

6950 F04

LV/CM+



DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

100Ω

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNC SYNCCONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950(FOLLOWER)

LV/CM+


LV/CM– TO DATA ACQUISITION,FPGA, ASICs

FOLLOWER-DRIVEROUTPUT OF THECONTROLLER MUST BE DC-COUPLED TOTHE CLOCK INPUTOF THE FOLLOWER

DIVIDE1 TO 63

DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

RZ

CI

VCO

REFOSC

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9ΩCP

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNCSYNC SYNC

CONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950(CONTROLLER)

CP

CP

PDPLL = 1

V+

GND

V+

GND


LTC6950

256950f


フェーズロック・ループLTC6950は高性能フェーズロック・ループ（PLL）のほかに、リファレンスおよびVCOの低ノイズの入力バッファおよび分周器、位相 /周波数検出器（PFD）、チャージポンプ、およびロック・インジケータを内蔵しています。以下のセクションでは、これらの異なるブロックの機能について説明します。

リファレンス入力バッファLTC6950のリファレンス入力バッファは、差動またはシングルエンドの周波数信号源に対する柔軟なインタフェースを実現します。リファレンス入力の周波数範囲は2MHz～250MHz

です。差動のLVPECLリファレンス信号源は、100Ωの差動遠端終端によりREF±ピンに直接入力できます。入力保護ダイオードがオンしないように、ピーク・トゥ・ピークの出力振幅が1.5Vより小さい限り、シングルエンドのリファレンス周波数信号源を使用することもできます（図5参照）。

動作

リファレンス入力信号検出回路LTC6950のREF±ピンには、リファレンス入力信号検出回路も接続されています。信号検出回路は、シングルエンドまたは差動のAC周波数がREF±ピンに入力されるとそれを検出し、信号が検出されない場合は、レジスタh00にある状態フラグNO_REFをアサートします。リファレンス周波数が2MHz～250MHzの範囲内にある場合、REF±での差動入力が100mVP-Pより小さいと、NO_REFは“H”になります。350mVP-Pより大きい入力された差動信号の場合、NO_REF

フラグは“L”のままです。

リファレンス（R）分周器10ビットのリファレンス分周器（R）は、PFDから見た周波数を下げる目的で使用します。その分周比は、レジスタh07

およびh08にあるR[9:0]ビットを直接プログラムすることにより、1から1023までの任意の整数に設定できます。R分周器がその最終カウントに達すると、R[9:0]の設定値は自動的に読み出されますが、そのためには理論的上1023サイクルのリファレンス入力が必要になります。

この遅れが長すぎるアプリケーションでは、構成ビットRESET_Rをシリアル・ポート・レジスタh07内にアサートすることにより、設定分周比の負荷を強制的に加えれば役立つ場合があります。R分周器はRESET_R = 1のときは遷移しないので、R分周器が分周を再開する前に0に戻るようプログラムしておく必要があります。RとfREF、fPFD、fVCOの各周波数間の関係については、「アプリケーション情報」のセクションを参照してください。

VCO入力バッファLTC6950のVCO入力バッファは、差動またはシングルエンドの周波数信号源に対する柔軟なインタフェースを実現します。VCO入力の最大周波数は1.4GHzです。差動のVCO/VCXO/

VCSO信号は、100Ωの差動遠端終端によりVCO±ピンに直接入力できます。あるいは、入力保護ダイオードがオンしないように、信号振幅が1.5VP-Pより小さい限り、シングルエンドの入力信号を使用することもできます（図6参照）。

VCO±入力が低ノイズであることと、そのスルーレートが100V/µs以上であることも重要です。ただし、スルーレートがさらに高いとより優れた性能を実現できます。出力スルーレートが300V/µs以上のVCO/VCXO/VCSOを使用できないアプリケーションでは、VCO入力バッファ内部の内部広帯域ノイズ除去回路をイネーブルすれば、より優れた位相ノイズ性

REF±入力に加えられた信号がPLLの周波数リファレンスとなるので、この周波数信号源は位相ノイズが低くスルーレートが100V/µs以上であることが重要です。出力スルーレートが100V/µs以上のリファレンス信号源を使用できないアプリケーションでは、リファレンス入力バッファ内部の内部広帯域ノイズ除去回路をイネーブルすれば、より優れた位相ノイズ性能を実現することができます。これを実現するには、シリアル・ポート・レジスタh0Bで構成ビットFILTRをアサートします。リファレンス周波数信号源のスルーレートが100V/µsより高い場合にFILTR = 1を設定すると、総合的なPLL位相ノイズ性能が低下することに注意してください。REF入力信号要件およびインタフェース動作の詳細については、「アプリケーション情報」のセクションを参照してください。

45

44

1.1kREF+

REF–

FILTR

LOWPASS

1.1k

6950 F05

2.05V

BIASVREF

+ VREF+

図5．リファレンス入力の簡略回路図


LTC6950

266950f


34

35

1.1kVCO+

VCO–

FILTV

LOWPASS

1.1k

6950 F06

2.05V

BIASVVCO

+ VVCO+

図6．VCO入力の簡略回路図

図7．PFDの簡略回路図

能を実現することができます。これを実現するには、シリアル・ポート・レジスタh0Bで構成ビットFILTVをアサートします。リファレンス周波数信号源のスルーレートが300V/µsより高い場合にFILTV = 1を設定すると、総合的なPLL位相ノイズ性能が低下することに注意してください。VCO入力信号要件およびインタフェース動作の詳細については、「アプリケーション情報」のセクションを参照してください。

VCO入力信号検出回路LTC6950のVCO±ピンには、VCO入力信号検出回路も接続されています。信号検出回路は、シングルエンドまたは差動のAC周波数がVCO±ピンに入力されるとそれを検出し、信号が検出されない場合は、レジスタh00にある状態フラグNO_

VCOをアサートします。VCO周波数が30MHz～1.4GHzの範囲内にある場合、VCO±での差動入力が100mVP-Pより小さいと、NO_VCOは“H”になります。350mVP-Pより大きい入力された差動信号の場合、NO_VCOフラグは“L”のままです。

VCO（N）分周器11ビットのVCO帰還分周器（N）は、PFDから見たVCO周波数を下げる目的で使用します。その分周比は、レジスタh09およびh0AにあるN[10:0]ビットを直接プログラムすることにより、1から2047までの任意の整数に設定できます。N分周器がその最終カウントに達すると、N[10:0]の設定値は自動的に読み出されますが、そのためには理論上2047

サイクルのVCO入力が必要になります。

この遅れが長すぎるアプリケーションでは、構成ビットRESET_Nをシリアル・ポート・レジスタh09内にアサートすることにより、設定分周比の負荷を強制的に加えれば役立つ場

合があります。N分周器はRESET_N = 1のときは遷移しないので、N分周器が分周を再開する前に0に戻るようプログラムしておく必要があります。NとfREF、fPFD、fVCOの各周波数間の関係については、「アプリケーション情報」のセクションを参照してください。

位相 /周波数検出器位相 /周波数検出器（PFD）は、チャージポンプと連携して、R

分周器とN分周器の出力の間の位相差に比例したソース電流パルスとシンク電流パルスを発生します。この動作により、必要な帰還信号がフェーズロック・ループに与えられ、PFDの入力で位相整列が強制されます。PFDはCPRSTビットによってディスエーブルすることができ、UPパルスとDOWNパルスの発生が停止します。PFDの簡略回路図に関しては、図7を参照してください。

動作

D Q

RSTN DIV

D Q

RST

CPRST

UP

DOWN6950 F07

DELAY

R DIV

ロック・インジケータロック・インジケータはPFDからの内部信号を使って、R分周器とN分周器の出力信号の間の位相の一致を測定します。ロック・インジケータはシリアル・ポート・レジスタh03

のロック・イネーブル（LKEN）ビットを設定することによってイネーブルされ、ループ・ロック（LOCK）状態フラグおよびループ・ロック解除（UNLOCK）状態フラグの両方を生成します。LOCKフラグおよびUNLOCKフラグを正常にアサートおよびクリアするには、リファレンス入力周波数を入力して


LTC6950

276950f


動作

図8．UNLOCKとLOCKのタイミング

図9．チャージポンプの簡略回路図

おく必要があることに注意してください。LOCKフラグおよびUNLOCKフラグにアクセスするには、シリアル・ポート・レジスタh00を介して行うか、状態レジスタ（STAT1またはSTAT2）を構成してこれらのインジケータに出力します。

ユーザーは、シリアル・ポート・レジスタh05にあるLKWIN[1:0]ビットを使用して、有効なループ・ロック状態の位相差、つまりロック期間（tLWW）を設定します。PFDでの位相差が tLWW以内である限り、ループはロックされているとみなされます。さまざまなPFD周波数に応じたtLWWの推奨の設定値については、表1を参照してください。

表1．ロック期間のプログラミング（レジスタh05）LKWIN[1:0] tLWW fPFD

0 3ns >5MHz

1 10ns ≤5MHz

2 30ns ≤1.7MHz

3 90ns ≤550kHz

PFDの連続サイクル・カウント数がLOCK_COUNTに達するまでの間は、ロック・インジケータがLOCKフラグをアサートするまで、PFDの位相差をtLWWより小さくしておく必要があります。アプリケーションに応じてLOCK_COUNTを設定するには、レジスタh05にあるLKCT[1:0]ビットを使用します。正しいLOCK_COUNT値を選択する方法は、ループの帯域幅とPFD周波数の比（BW/fPFD）によって異なります。比が小さいほど、LOCK_COUNTの値は大きくなります。LKCT[1:0]のプログラミングについては表2を参照し、例については「アプリケーション情報」のセクションを参照してください。

表2．ロック・カウントのプログラミング（レジスタh05）LKCT[1:0] LOCK_COUNT

0 32

1 128

2 512

3 2048

PFDの位相差が tLWWより大きいと、ロック・インジケータはUNLOCK状態フラグを直ちにアサートし、LOCKフラグをクリアして、ロックから外れた状態であることを表示します。位相差が tLWWより小さくなると、UNLOCKフラグは直ちにアサートを解除されます。LOCKフラグがアサートされるのは、PFD

の連続クロック・サイクル数がLOCK_COUNTになったとき、位相差が tLWW以内である場合に限ります。詳細については、図8を参照してください。

チャージポンプPFDによって制御されるチャージポンプが、シンク（DOWN）電流パルスまたはソース（UP）電流パルスをCPピンに強制します。このピンには適切なループ・フィルタを接続します。チャージポンプの簡略回路図に関しては、図9を参照してください。

+tLWW

–tLWW

UNLOCK FLAG

LOCK FLAGt = LOCK_COUNT/fPFD

6950 F08

0PHASE

DIFFERENCEAT PFD

出力電流の大きさICPは、シリアル・ポート・レジスタh05のCP[3:0]ビットを使って、250µA～11.2mAに設定することができます。ループ・フィルタの部品のインピーダンスが小さいので、ICPを大きくするほど帯域内ノイズを低く抑えることができます。プログラミングの詳細については表3を参照し、ループ・フィルタの例については「アプリケーション情報」のセクションを参照してください。

40

+–

+–

CP

THI

0.9V

VCP+VCP

+

TLO

+–

0.9V

6950 F09

+–

VCP+/2

CPMID

CPUPUP

CPDNDOWN


LTC6950

286950f


動作

表3．チャージポンプ電流のプログラミング（レジスタh05）CP[3:0] ICP

0 250µA

1 350µA

2 500µA

3 700µA

4 1.0mA

5 1.4mA

6 2.0mA

7 2.8mA

8 4.0mA

9 5.6mA

10 8.0mA

11 11.2mA

12 4.0mA

13 5.6mA

14 4.0mA

15 5.6mA

負勾配の同調発振器を使用したループや、正勾配の同調発振器と組み合わせた反転オペアンプを使用した複雑な外部ループなど、PFDからの信号を反転させる必要のあるアプリケーションでは、レジスタh06内にあるCPINVビットをセットします。受動ループ・フィルタを正勾配のVCOと組み合わせて使用する場合は、反転させないことが必要なので、CPINV = 0にします。

チャージポンプの機能チャージポンプは、システムの起動やモニタを支援する機能をいくつか備えています。まとめとして、表4を参照してください。

表4．チャージポンプの機能の概要ビット概要CPCHI 高電圧出力クランプをイネーブルCPCLO 低電圧出力クランプをイネーブルCPDN シンク電流を強制CPINV PFDの位相を反転CPMID 中電圧バイアスをイネーブルCPRST PFDをリセットCPUP ソース電流を強制

CPWIDE 電流パルス幅を拡張THI 高電圧クランプ・フラグTLO 低電圧クランプ・フラグ

レジスタh06のCPCHIビットとCPCLOビットは、それぞれ高電圧クランプと低電圧クランプをイネーブルします。CPCHIがイネーブルされ、CPピンの電圧がおおよそVCP

+ – 0.9Vを超えると、THI状態フラグがセットされ、チャージポンプのソース電流がディスエーブルされます。一方、CPCLOがイネーブルされ、CPピンの電圧が0.9Vより低くなると、TLO状態フラグがセットされ、チャージポンプのシンク電流がディスエーブルされます（図9参照）。

レジスタh06のCPMIDビットはVCP+/2の抵抗性出力バイア

スをイネーブルします。このバイアスを使用することにより、チャージポンプを前もって有効な電圧範囲にバイアスすることができます。CPMIDを使用する場合は、CPRSTビットを同時にアサートして、PFDを強制的にリセットすることを推奨します。ループをロックするには、CPMIDとCPRSTを両方とも0

に設定する必要があります。

CPUPビットとCPDNビットはそれぞれ、一定のICPのソース電流とシンク電流をCPピンに強制します。CPRSTビットをCPUPビットおよびCPDNビットと組み合わせて使用して、ループのプリチャージを既知の状態にすることもできます。ループをロックするには、CPUP、CPDN、CPRSTをすべて0に設定する必要があります。

CPWIDEビットは、PFDリセットパスの遅延の値を大きくすることにより、チャージポンプの出力電流パルスの幅を広げます。CPWIDEは通常は0に設定されます。

クロック分配LTC6950は、5つの低スキュー分配経路による低ノイズのクロック分配機能も備えています。各分配経路には、出力分周器、VCOサイクル遅延ブロック、および出力ドライバが組み込まれています。さらに、LTC6950は、EZSyncマルチチップ同期機能により、すべてのデバイスのすべての出力のエッジを再現性良く揃えることができます。4つの経路の出力ドライバはLVPECL互換です。残りの経路は、構成可能なLVDSまたはCMOS出力ドライバを備えています。以下のセクションでは、さまざまなクロック分配ブロックとEZSyncマルチチップ同期機能について説明します。

出力（M）分周器各クロック分配経路には、分周係数設定値Mで入力周波数を低減する6ビットの出力分周器が組み込まれています。各出力分周器のMx[5:0]ビットをプログラムすることにより、分周係数は1から63までの任意の整数に設定されます。


LTC6950

296950f


動作

図10．LV/CMのデューティ・サイクル（R = 8、M4 = 1）

図11．LV/CMのデューティ・サイクル（R = 8、M4 = 2）

図12a．LV/CMのデューティ・サイクル（R = 1、M4 = 3）

Mx[5:0]の値を1または0にプログラムすると、出力分周器はバイパスされ、電源が切断されます。各クロック出力分配経路の出力分周器制御ビットを収容しているレジスタのまとめについては、表5を参照してください。完全なレジスタ・マッピング情報については、表11「シリアル・ポート・レジスタのマッピング」を参照してください。

表5．出力（M）分周器の制御レジスタ

クロック出力分周係数ビットレジスタのアドレス（16進値）

PECL0 M0 [5:0] 0D

PECL1 M1 [5:0] 0F

PECL2 M2 [5:0] 11

PECL3 M3 [5:0] 13

LV/CM M4 [5:0] 15

LVPECL互換の出力ドライバ（PECL0、PECL1、PECL2、およびPECL3）を使用する4つのクロック分配経路の場合、各経路の出力分周器ブロックへの入力は常にVCOです。これらの出力では、出力分周器内の回路により、VCO入力のデューティ・サイクルが約50%である限り、分周係数の設定値が1より大きい場合は出力デューティ・サイクルが常に50%になることが保証されます。出力分周器の分周係数が1または0に設定されている（つまり、バイパスされている）場合、PECLx出力のデューティ・サイクルはVCO入力のデューティ・サイクルと同じになります。

LV/CM出力ドライバを使用するクロック分配経路の場合は、VCOまたはR分周器出力を出力分周器ブロックの入力として選択できます。レジスタh15のRDIVOUTビットを0に設定すると、入力としてVCOが選択されます。この場合、LV/CM出力のデューティ・サイクルの挙動はPECLx出力の場合と同じです。つまり、分周係数の設定値が1より大きい場合、LV/CM

出力は常に50%になります。同様に、出力分周器がバイパスされている場合、LV/CM出力のデューティ・サイクルはVCO入力のデューティ・サイクルと一致します。

RDIVOUTビットを1に設定すると、R分周器の出力はLV/CM

出力分周器の入力として選択されます。この構成ではリファレンス分周器出力にアクセスできるので、R分周器との安定した同期動作が要求されるアプリケーションで役立ちます。この構成では、LV/CM出力に対してはサイクル遅延機能がディスエーブルされていることに注意してください。結果として、LV/

CM出力は、SYNC_EN4、FLDRV4、またはDEL4[5:0]の設定値に影響されなくなります。RDIVOUTを1に設定した場合はこれらの構成ビットが無視されるからです。詳細については「VCOサイクル遅延」のセクションを参照してください。

REF

6950 F10

R DIVIDER

LV/CM

R DIVIDER DUTY CYCLE = 2/8 = 25%

LV/CM DUTY CYCLE = 25%

REF

6950 F11

R DIVIDER



LV/CM

REF

6950 F12a

R DIVIDER

R DIVIDER DUTY CYCLE = 50%


LV/CM

RDIVOUTが1の場合、R分周器出力のデューティ・サイクルは必ずしも50%ではないので、LV/CM出力のデューティ・サイクルは50%にならないことがあります。例えば、R分周器を8

分周に設定した場合で、LV/CM出力分周器がバイパスされている場合（図10を参照）、LV/CM出力のデューティ・サイクルはR分周器出力のデューティ・サイクルと同一になります。

R分周器について同様の構成を使用しているが、LV/CM出力分周器を2分周に設定している別の例では（図11を参照）、出力のデューティ・サイクルが実際には50%になります。

ただし、LV/CM出力分周器を3分周に設定している場合は、R分周器出力のデューティ・サイクルはほとんどの構成で50%

にならないので、出力のデューティ・サイクルが50%になる可能性は低くなります。（図12a、12b、および12cを参照）。


LTC6950

306950f


図12b．LV/CMのデューティ・サイクル（R = 3、M4 = 3）

図12c．LV/CMのデューティ・サイクル（R = 6、M4 = 3）

REF

6950 F12b

R DIVIDER



LV/CM

REF

6950 F12c

R DIVIDER



LV/CM

一般に、LV/CM出力のデューティ・サイクルは、分周係数が偶数の場合は必ず50%になります。奇数の分周係数を使用するほとんどの構成では、LV/CM出力のデューティ・サイクルを次の式1により計算できます。

DCLV/CM = 50%+ 1

M4•

2R

–12

•100% R > 2,M4 odd (1)

構成に応じたLV/CM出力のデューティ・サイクルのまとめについては、表6を参照してください。

表6．LV/CMのデューティ・サイクル（RDIVOUT = 1）R[9:0] M4[5:0] DCLV/CM

1 1 DCREF

2 ドントケア 50%

ドントケア偶数 50%

1 >1、奇数

50%+ 1

M4• DCREF − 1

2

•100%

>2 奇数

50%+ 1

M4•

2R

− 12

•100%

VCOサイクル遅延（DEL）各クロック分配経路には6ビットのVCOサイクル遅延ブロックが組み込まれています。このブロックは同期入力ピン（SYNC）と組み合わせて、さまざまなクロック出力の位相

整列を強制的に行う目的で使用されます。SYNC入力のアサートが解除されると、遅延ブロックはVCOサイクルのカウントを開始します。カウントが各経路の設定値に達すると、出力ドライバは遷移を開始します。電力を節減するため、すべての出力の位相整列が完了するとVCOサイクル遅延ブロックの電源は切れます。

各出力に対して許容される遅延調整のサイクル数は0から63までの任意の整数にすることが可能であり、特定の遅延ブロックをイネーブルして、該当するDELx[5:0] ビットに遅延サイクルの数を直接プログラムすることによって構成されます。SYNC_ENxビットを1に設定すると、各遅延ブロックはイネーブルされます。また、SYNC_ENxを0に設定すると、選択したVCOサイクル遅延ブロックはバイパスされ、電源が切れます。

レジスタh15のRDIVOUTビットを1にプログラムすると、LV/CMクロック分配経路内のVCOサイクル遅延ブロックがバイパスされ、電源が切れます。この構成では、LV/CM分配経路に対する遅延機能はありません。

VCOサイクル遅延ブロックは出力分周器ブロックとは無関係に動作するので、VCOサイクル遅延設定値の調整は、出力分周器の分周係数設定とは無関係に行われます（図13

の例を参照）。

動作

VCO

6950 F13

PECL0

PECL1

LV/CM

1 VCO CYCLE DELAY

1 VCO CYCLE

0 1 2 3 4 5 6 7 8 9 10 11

11 VCO CYCLE DELAY

SYNC DE-ASSERTED EARLIER

図13．VCO遅延動作（M0 = M1 = M4 = 4、DEL0 = 0、DEL1 = 1、DEL4 = 11）

SYNC入力ピンを使用して特定の出力の位相整列を実行する方法の詳細については、「EZSyncクロック出力の同期」のセクションを参照してください。

各クロック出力分配経路の出力遅延制御ビットを収容しているレジスタのまとめについては、表7を参照してください。完全なレジスタ・マッピング情報については、表11「シリアル・ポート・レジスタのマッピング」を参照してください。


LTC6950

316950f


動作

LV/CM出力ドライバLTC6950は、LVDSまたはCMOS出力ドライバとして構成できる出力ドライバを1つ内蔵しています。レジスタh0BのLVCMS

ビットを1にプログラムすると、最大800MHzの周波数でLVDS互換動作が可能になります。このビットを0に設定すると、最大動作周波数が250MHzの2つのCMOS互換出力ドライバが構成されます。出力ドライバをCMOS動作に合わせて構成した場合、レジスタh0BのCMSINVビットを1にプログラムすると、LV/CM–（ピン21）の信号はLV/CM+（ピン22）の信号に対して反転します。CMSINVを0に設定すると、LV/CM+

とLV/CM–の両方が同相になります。LVDSおよびCMOS出力ドライバ・インタフェース回路については、「アプリケーション情報」のセクションを参照してください。

PECLx出力ドライバLTC6950は、最大1.4GHzの周波数で動作するよう設計された低ノイズ、低スキュー、LVPECL互換の出力ドライバを4つ内蔵しています。この出力ドライバは、バイアス印加と終端に関して相当な柔軟性を備えています。該当する出力ドライバ・ブロックに対してIBIASxを1にプログラムすることにより、出力エミッタ・フォロワへの内部バイアス印加を選択できます。簡略ブロック図については、図14を参照してください。

内部バイアスをイネーブルすると、通常は必要な外付け受動素子の数が減少します。多くの場合、1本の100Ω差動終端抵抗を遠端に取り付けるだけで済みます。さらに、立ち上がり/

立ち下がり時間の釣り合いが取れているのは、内部バイアスに定電流を使用していることが要因である可能性があります。

IBIASxを0に設定すると、内部バイアスはディスエーブルされるので、標準のLVPECLバイアス回路網および終端回路網を使用してPECLx出力ドライバを構成できます。推奨のバイアス回路網および終端回路網の詳細については、「アプリケーション情報」のセクションを参照してください。

EZSyncクロック出力の同期LTC6950は、CMOSロジック互換のSYNC入力ピンをアサートすることにより、単一チップまたは複数チップのクロック出力の立ち上がりエッジを容易に同期することができます。いくつかのクロック出力を同期させる必要があるが、その他の出力には支障を及ぼさない必要があるアプリケーションでは、LTC6950を使用すると各出力単位で同期を無効にすることができます。

EZSyncの追加機能により、一部の構成では、同期の完了後に、N分周器出力に対して既知の再現可能な位相関係を持つクロック出力を生成することができます。これらの構成では、PLLが同期すると、クロック出力とR分周器出力との位相関係がクロック出力とN分周器との位相関係と同じになります。R分周器はREF入力の立ち上がりエッジでクロックに同期するので、クロック出力とREF入力の立ち上がりエッジとの間にも既知の再現可能な位相関係が得られます。したがって、これらの構成でPLLが同期している場合は、N分周器、R分周器、およびREF入力の立ち上がりエッジを基準にして、クロック出力の立ち上がりエッジを最適なタイミングにすることが可能です。

表7．出力遅延（DEL）制御レジスタクロック出力 VCO遅延ビット同期可能ビットレジスタのアドレス（16進値）

PECL0 DEL0 [5:0] SYNC_EN0 [7] 0C

PECL1 DEL1 [5:0] SYNC_EN1 [7] 0E

PECL2 DEL2 [5:0] SYNC_EN2 [7] 10

PECL3 DEL3 [5:0] SYNC_EN3 [7] 12

LV/CM DEL4 [5:0] SYNC_EN4 [7] 14

PECLx+

PECLx–

6950 F14

VPx+ VPx

+ VPx+ VPx

+

IBIASx IBIASx

図14．PECLx出力の簡略回路図


LTC6950

326950f


動作

単一チップの同期単一チップ出力の同期を行う場合は、同期モード・ビット（SYNCMD[1:0]）をSTANDALONE（単独）動作にプログラムします（SYNCMD[1:0]の機能については表8を参照）。各同期クロック出力は、そのSYNC_ENxビットを1にプログラムすることにより、同期可能にします。出力を同期可能にプログラムすると、そのクロック出力は、同期処理時にゲート制御されます（つまり不連続状態になります）。したがって、同期動作中に妨害（ゲート制御）されてはならないクロック出力のSYNC_ENxビットは、必ず0にプログラムします。チップがSTANDALONEモードになっている場合、FLDRVxビットの設定値は無視されます。

表8．チップ・レベルの同期モード（レジスタh0B）SYNCMD[1:0] 同期モードの機能

0 CONTROL（制御）1 STANDALONE（単独）2 FOLLOW（追従）3 FOLLOW（追従）

同期動作は、SYNC入力（ピン30）を1ms以上強制的にロジック“H”にすることによって行なわれます。STANDALONE

モードにおけるLTC6950は、その後VCO入力信号を基準にしてSYNC入力のタイミングを再設定します。また、図15

に示すように、この信号はそのN分周器出力を基準にしてタイミングが再設定され、内部SYNC_RET信号を発生します。SYNC_RET信号が“H”になった場合、すべての同期可能なクロック出力は、いったん“L”になると“L”のまま推移します。LTC6950は同期動作時であっても小パルスの発生を防止する回路を内蔵しているので、クロック出力が“L”になるのは、“L”になるのが通常である場合に限られることに注意してください。内部のSYNC_RET信号が“L”になると、すべての同期可能な出力が同時に“H”になり、同期動作が完了します。

図15．SYNC_RETの伝播

6950 F15

LV/CM+

LV/CM–LV/CM DIVIDEAND DELAY

PECL3+

PECL3–PECL3 DIVIDEAND DELAY

PECL2+


PECL1+


PECL0+


VCO+

VCP+V+

5V3.3V

VCO–

SCLK

CS

GND

SDO

SDI

STAT2

STAT1

SYNC

SYNC_RET

SYNCRETIME

CONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950

REFOSC

CP

1µF 1µF

RZ

CI

VCO

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9ΩCP


LTC6950

336950f


動作遅延ビット（DELx[5:0]）をプログラムすることによってLTC6950を構成し、同期状態の最初の立ち上がりエッジ以外の位相関係をクロック出力に設定することができます。DELx[5:0]をプログラムすると、同期可能な各出力を個別に構成し、遅延が0の場合と比較して、立ち上がりまでに最大63の追加VCOサイクルにわたって待機させることができます。例えば、PECL0出力とPECL1出力を両方とも4分周するよう構成していると仮定した場合、DEL0[5:0]を0に、DEL1[5:0]

を1にプログラムすると、同期動作の完了後に出力は直交関係を得ることができます（図16を参照）。節電のため、VCOサイクル遅延回路は同期完了後オフになります。

複数チップの同期複数のLTC6950チップを構成して、単一チップで得られるより多くの同期出力を容易に実現できることがあります。同期の対象となるLTC6950チップはすべて共通のSYNC入力を共有する必要がありますが、異なるチップ間でこの信号のタイミングを高精度にするという要件はありません。要件は、異なるチップ間でのSYNCパルスのスキューが10µsを超えないことと、SYNCパルスの持続時間が1ms以上ということだけです。

複数のLTC6950チップの同期の背景にある一般的概念は、1つのチップをCONTROLLERと指定することであり、これに対してそれ以外のチップはすべてFOLLOWERとなります。CONTROLLER LTC6950は、ゲート制御クロック入力をすべてのFOLLOWER LTC6950チップに供給するので、すべてのチップのタイミングを制御します。各FOLLOWER

チップに適切なゲート制御クロック信号を入力することにより、CONTROLLERは、すべてのFOLLOWERチップの出力がそれらの最初の立ち上がりエッジで同期することを保証します。さらに、フォロワ・ドライバとして使用しないCONTROLLER LTC6950の出力を、フォロワが同期するように構成することができます。これにより、その出力が最初の立ち上がりエッジですべてのFOLLOWERデバイスの出力と必ず同期するようになります。

LTC6950のEZSync機能により、クロックの立ち上がりエッジのマルチチップ同期が容易になるので、複数チップの出力では、位相整列が再現可能なものになります。EZSync

は絶対時間の同期を保証しません。つまり、EZSyncはVCOサイクル遅延調整だけ行うので、CONTROLLERおよびFOLLOWERの出力ピンで測定した場合、CONTROLLER

図16．同期によるI/Qクロックの獲得SYNCMD[1:0] = 1、 SYNC_EN0 = SYNC_EN1 = 1、M0[5:0] = M1[5:0] = 4、DEL0[5:0] = 0、DEL1[5:0] = 1

図17．N分周器とPECL0の間の関係SYNCMD[1:0] = 1、 N = 8、M0[5:0] = 4、DEL0[5:0] = 0

VCO …

6950 F16

SYNC_RET

PECL0

PECL1

tPDP0tPDP1

VCO

6950 F17

N DIVIDER

6 VCOCYCLES

…

SYNC_RET

PECL0

前述したように、STANDALONEモードにおけるLTC6950の同期出力では、N分周器出力の立ち上がりエッジに対して、再現可能であるが、通常は一致しない位相関係が得られます。遅延の値が0にプログラムされると想定した場合、N分周器出力の立ち上がりエッジは、STANDALONEモードでは同期クロック出力の立ち上がりエッジよりVCOサイクルにして6サイクルだけ進んでいることを図17に示します。ただし、LTC6950

がPLLの電源を切断するようプログラムされている場合、N

分周器は遷移しなくなります。この理由から、PLLの電源が切断されている場合、LTC6950はN分周器を基準にしてSYNC

入力のタイミングを再設定する回路を自動的にディスエーブルします。この場合、すべての同期可能なクロック出力は同時に“H”になりますが、N分周器出力とは無関係です。最後に、STANDALONEモードでN分周器に同期する場合、PFD周波数（fPFD）が50kHz以上であることを確認します。


LTC6950

346950f


動作

からFOLLOWERまでのPCBトレース遅延に加えてFOLLOWERデバイスの伝播遅延が、FOLLOWERとCONTROLLERの間の絶対時間の変化として反映されます。

複数のLTC6950デバイスを同期するための最も簡単な構成を図18に示します。最初のLTC6950では、そのSYNCMD[1:0]ビットをCONTROLモードにプログラムしており、2番目のLTC6950では、そのSYNCMD[1:0]ビットをFOLLOWモードにプログラムしています（表8を参照）。CONTROLLER LTC6950のPECL0出力はFOLLOWERチップの入力として使用されるので、CONTROLLERチップはその出力をフォロワ・ドライバにするよう構成します。これを行うには、FLDRV0を1にプログラムします。CONTROLLER

LTC6950のPECL1、PECL2、およびPECL3をフォロワ同期として構成するには、内部のVCOサイクル遅延セルをイネーブルする必要があります。これをこれを行うには、FLDRV1、FLDRV2、およびFLDRV3ビットを0にプログラムします。4

つの出力のSYNC_ENxビットをすべて1にプログラムして、同期できるようにします。妨害（ゲート制御）されないようにする出力がある場合は、そのSYNC_ENxビットを0にプログラムしてください。異なる同期モードでのチップのクロック出力に関するさまざまな構成ビットの影響のまとめについては、表9を参照してください。

図18の例では、PECL0差動出力を使用して、FOLLOWER

LTC6950のLVPECL互換VCO入力を駆動する任意の選択を行ないます。該当のFLDRVxビットを1にプログラムする限り、CONTROLLER LTC6950のどの出力を使用してもかまいません。フォロワ・ドライバのクロック出力はゲート制御されている（つまり短時間停止する）ので、この信号をFOLLOWER

デバイスのクロック入力にDC結合することが重要であることに注意してください。

前述したように、図18に示す例の2番目のLTC6950はFOLLOWモード動作に構成します。さらに、すべての同期出力のSYNC_ENxビットを1にプログラムします。チップがFOLLOWモードになっている場合、FLDRVxビットの設定値は無視されます。

図19のタイミング図は、図18に示す回路のマルチチップ出力同期を説明しています。CONTROLLER LTC6950およびFOLLOWER LTC6950の構成は、両方とも前の段落で説明したとおりです。SYNC入力がロジック“L”になると、FOLLOWERの両方の出力（FOLLOWER.PECL0およびFOLLOWER.PECL1）がそれらの最初の立ち上がりエッジを互いに整合させており、CONTROLLERのフォロワ同期出力（CONTROLLER.PECL1）も同様であることを図19では強調しています。

表9．各種の同期モードに対応する同期構成ビットSYNCMD

[1:0]SYNC_ENx PDPLL FLDRVx DELx[5:0]

値出力xへの影響値出力xへの影響値出力xへの影響出力xへの影響CONTROL

[0:0]0 支障なしドントケアなしドントケアなしなし1 同期 0 N分周器に同期

（N分周器に対する再現可能な位相整列）

0 フォロワ同期 0～63サイクルの遅延が可能

1 フォロワ・ドライバなし1 N分周器に同期しない

（N分周器はオフ）0 フォロワ同期 0～63サイクルの

遅延が可能1 フォロワ・ドライバなし

STANDALONE [0:1]

0 支障なしドントケアなしドントケアなしなし1 同期 0 N分周器に同期

（DELx[5:0] = 0のとき、 N分周器を基準にして 6サイクル遅延）

ドントケアなし 0～63サイクルの遅延が可能

1 N分周器に同期しない（N分周器はオフ）

ドントケアなし 0～63サイクルの遅延が可能

FOLLOW [1:0] [1:1]

0 支障なしドントケアなしドントケアなしなし1 同期ドントケアなしドントケアなし 0～63サイクルの

遅延が可能


LTC6950

356950f


動作

LV/CM+

LV/CM–LV/CM DIVIDE AND DELAYSYNC_EN4 = 1, FLRDRV = 0

PECL3+

PECL3–PECL3 DIVIDE AND DELAYSYNC_EN3 = 1, FLRDRV = 0

PECL2+


PECL1+


PECL0+


VCO+

VCP+V+

5V3.3V

VCO–

SCLK

CS

GND

SDO

SDI

STAT2

STAT1

SYNC

SYNC_RET

SYNCRETIME

CONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950(CONTROLLER)

VCO

REFOSC

6950 F18

LV/CM+

LV/CM–LV/CM DIVIDE AND DELAYSYNC_EN4 = 1

PECL3+

PECL3–PECL3 DIVIDE AND DELAYSYNC_EN3 = 1

PECL2+


PECL1+


PECL0+


VCO+

VCP+V+

3.3V

VCO–

SCLK

CS

GND

SDO

SDI

STAT2

STAT1

SYNC

SYNC_RET

SYNCRETIME

CONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC6950(FOLLOWER)

100Ω

CP

CP

PDPLL = 1

1µF

1µF

1µF

RZ

CI

49.9Ω

49.9Ω

49.9Ω

CP

49.9Ω

49.9Ω

49.9Ω

FOLLOWER-DRIVEROUTPUT OF THECONTROLLER MUST BE DC-COUPLED TOTHE CLOCK INPUTOF THE FOLLOWER

図18．同期用に構成されている2つのLTC6950デバイス。CONTROLLER LTC6950のPECL0出力はFOLLOWER LTC6950を駆動します。それ以外のすべてのコントローラ出力はフォロワ同期としてプログラムされるので、9つの出力すべてを立ち上がりエッジで同期することができます。


LTC6950

366950f


動作

前述の「単一チップの同期」のセクションで説明したように、DELx[5:0]ビットをプログラムすることにより、異なる同期出力間で任意の位相関係を構築することができます。ただし、図18および19に示すCONTROLLERデバイスのDEL0[5:0]をプログラムしても、これはフォロワ・ドライバ・モードなので無効です。CONTROLLER LTC6950のフォロワ・ドライバとして構成された出力は、そのDELx[5:0]ビットに対するプログラミング内容を無視します。

図18および19の例では、単一のフォロワ・ドライバ出力および出力分周器をバイパス・モード（M0[5:0]を1にプログラム）で使用して構成したCONTROLLER LTC6950を示しています。CONTROLモードのLTC6950は、最大5出力をフォロワ・ドライバ・モードで構成することができます。さらに、フォロワ・ドライバとして構成した出力の分周係数は8以下にすることができます。フォロワ・ドライバ出力を8分周より大きい係数で分周するようにプログラムすると、分周器は内部回路によって強制的に8分周されます。フォロワ同期と

して構成された出力、またはFOLLOWERデバイスの出力についいては、分周係数の制限はありません。

FOLLOWモードにプログラムした場合のLTC6950の動作は、前述したSTANDALONEモードの場合の動作とは異なります。FOLLOWモードでのLTC6950は、STANDALONE

モードでの動作とは異なり、N分周器出力を基準にしてSYNC入力のタイミングを再設定することはありません。実際に、ほとんどのアプリケーションでは、LTC6950のPDPLL

ビットを1にプログラムすることにより、FOLLOWモードではLTC6950のPLLの電源が切断されます。

図18および19に示すように、LTC6950のEZSync機能により、CONTROLモードで構成されたデバイスはゲート制御のクロック信号を適切に生成できます。この信号により、FOLLOWモードのすべてのデバイスは互いに同期し、またCONTROLLERのすべてのフォロワ同期出力とも同期することが保証されるので、マルチチップ同期が簡単になります。

図19．図18に示す回路のタイミング図、エッジ同期出力を強調 CONTROLLERチップ：M0[5:0] = 1、M1[5:0] = 4、DEL1[5:0] = 0、FLDRV0 = 1、FLDRV1 = 0、SYNC_EN0 = SYNC_EN1 = 1、N = 8 FOLLOWERチップ：M0[5:0] = 4、M1[5:0] = 4、DEL0[5:0] = DEL1[5:0] = 0、SYNC_EN0 = SYNC_EN1 = 1

VCO …

SYNC

CONTROLLER.N-DIVIDER

CONTROLLER.SYNC_RET

CONTROLLER.PECL0

CONTROLLER.PECL1

FOLLOWER.SYNC_RET

FOLLOWER.PECL0

FOLLOWER.PECL1

6950 F19

……

…

…

EDGE SYNCHRONIZED


LTC6950

376950f


動作

CONTROLモードでのN分周器への同期複数のデバイスのクロック出力が、CONTROLLERのN分周器に対して既知の再現可能な位相関係を確立する必要があるアプリケーションも、LTC6950を使用して容易に実装できます。ただし、同期クロック出力に対するN分周器出力の高精度の位相整列を理解するには、LTC6950のEZSync

内部動作の一部を理解することが必要です。

FOLLOWモードのLTC6950は、STANDALONEモードのLTC6950と同様に、VCO入力を基準にしてSYNC入力のタイミングを再設定します。出力分周器の内部にあるリタイミング回路とその他の回路の両方が原因で、FOLLOWER

LTC6950のクロック出力は、VCO入力信号の周波数に関係なく、VCO入力の7サイクル後に遷移し始めます。FOLLOWER

LTC6950のVCO入力はCONTROLLERから受け取るゲート制御クロックなので、図18に示すFOLLOWERチップ内部

のSYNC_RET信号は、数サイクルのCONTROLLER.PECL0

遅延が含まれます。図20のタイミング図がこれを示しています。FOLLOWERデバイスのクロック出力の最初の立ち上がりエッジの前にCONTROLLER.PECL0が7サイクル遷移することに注意してください。機能上、FOLLOWモードで動作するLTC6950は、どのようなVCOクロック入力を受け取っても、ちょうど7サイクルだけ遅れて伝播します。

前述したように、FOLLOWER出力には、そのVCO入力を基準にして常に7サイクルの遅れが発生し、この遅れは入力の周波数には依存しません。FOLLOWERのVCO入力は、実際にはCONTROLLERからのゲート制御クロック出力であり、CONTROLLERは複数のFOLLOWERデバイスにフォロワ・ドライバ・クロック信号を供給できる必要があるので、CONTROLLERのN分周器出力と他の信号との関係はSTANDALONE動作の場合の説明より複雑です。

図20．図18に示す回路のタイミング図、N分周器の同期を強調 CONTROLLERチップ：M0[5:0] = 1、M1[5:0] = 4、DEL1[5:0] = 0、FLDRV0 = 1、FLDRV1 = 0、SYNC_EN0 = SYNC_EN1 = 1、N = 8 FOLLOWERチップ：M0[5:0] = 4、M1[5:0] = 4、DEL0[5:0] = DEL1[5:0] = 0、SYNC_EN0 = SYNC_EN1 = 1

VCO …

SYNC

CONTROLLER.N-DIVIDER

CONTROLLER.SYNC_RET

CONTROLLER.PECL0

CONTROLLER.PECL1

FOLLOWER.SYNC_RET

FOLLOWER.PECL0

FOLLOWER.PECL1

6950 F20

……

…

…

FLDRV_DEL = 55VCO CYCLES

7 CONTROLLER.PECLOCYCLES


LTC6950

386950f


動作フォロワ・ドライバとして構成されているCONTROLモードのLTC6950の出力の最初の立ち上がりエッジは、N分周器出力が“H”に遷移した後のVCOサイクル数がFLDRV_DELになったときです。図20に示す例では、フォロワ・ドライバ信号はCONTROLLER.PECL0であり、FLDRV_DELの値は55です。FLDRV_DELの値は、特定のフォロワ・ドライバ出力の出力分周器の構成により異なります（表10を参照）。

表10．N分周器の立ち上がりエッジと特定のフォロワ・ドライバの最初の立ち上がりエッジの間のVCOサイクル数

Mx[5:0] 分周係数 FLDRV_DEL（VCOサイクル数）8以上 8 6

7 7 13

6 6 20

5 5 27

4 4 34

3 3 41

2 2 48

1 1 55

0 1 55

前のセクションで説明したように、CONTROLLER LTC6950

は複数の出力をフォロワ・ドライバとして構成し、それぞれに異なる出力分周係数を設定できます。唯一の制約条件は、8分周より大きな分周が可能なフォロワ・ドライバとして出力を構成できないことです。

同期クロック出力とN分周器の位相関係の注目に値する別の側面を図20に示します。FOLLOWER LTC6950のクロック出力（FOLLOWER.PECL0およびFOLLOWER.PECL1）の最初の立ち上がりエッジは、CONTROLLER.N-DIVIDER

の立ち上がりエッジ後のVCOサイクル数が62になったときです。同様に、CONTROLLER LTC6950のフォロワ同期出力（CONTROLLER.PECL1）の最初の立ち上がりエッジは、N

分周器の立ち上がりエッジ後のVCOサイクル数が62になったときです。どのCONTROLLER LTC6950の場合でも、N分周器の立ち上がりエッジと、DELx[5:0]の値が0のフォロワ同期出力の最初の立ち上がりエッジとの間のVCOサイクル数は定数です。この値は、出力分周器の設定にかかわらず常に62サイクルになります。これは次のことも意味します。N分周器の立ち上がりエッジと、任意のFOLLOWERデバイスの同期出力の最初の立ち上がりエッジとの間には、CONTROLLER

チップのVCOが必ず62サイクル発生するということです。ただし、FOLLOWERデバイスの出力のDELx[5:0]の値は0であると仮定します。N分周器出力と同期クロック出力との間でさ

まざまな整列を行うため、DELx[5:0]ビットの値を0以外の値にプログラムすることができます。

STANDALONEモードの場合と同様に、CONTROLモードでN分周器に同期する場合は、PFD周波数（fPFD）が50kHz以上であることを確認することが重要です。

最後に、STANDALONEモードのLTC6950と同様、N分周器と同期するには、CONTROLLERのPLL電源を投入しておくことが必要です。LTC6950では、PLLの電源が切断されている場合、N分周器出力を基準にしてSYNC入力のタイミングを再設定する回路が常にディスエーブルされます。この場合、すべての同期可能なクロック出力は同時に“H”になりますが、N分周器出力とは無関係です。

シリアル・ポートLTC6950のSPI互換シリアル・ポートは、チップの制御とモニタの機能を備えています。2つの状態出力ピン（STAT1およびSTAT2）を構成すると、チップ状態のリアルタイム・モニタを行うことができます。

通信シーケンスシリアル・バスは、チップ選択バー（CS）、シリアル・クロック（SCLK）、シリアル・データ入力（SDI）、およびシリアル・データ出力（SDO）の各信号で構成されています。LTC6950へのデータ転送は、シリアル・バスのマスタ・デバイスが最初にCS

を“L”にして、LTC6950のシリアル・ポートをイネーブルすることによって行われます。SDIに入力されたデータはSCLKの立ち上がりエッジでクロックに同期し、最上位ビットを先頭にして転送されます。通信バーストは、シリアル・バスのマスタ・デバイスがCSを“H”に戻すと終了します。詳細については図21

を参照してください。

データは、通信バーストの間にSDOを使ってデバイスから読み出されます。CSがロジック“H”であるか、デバイスからデータが読み出されていない場合、SDOはスリーステート（Hi-Z）になるので、読み出しをマルチドロップにする（シリアル・バスに複数のLTC6950を並列に接続する）ことができます。詳細については図22を参照してください。LTC6950をマルチドロップ構成で使用しない場合、またはシリアル・ポートのマスタが読み出しシーケンスと読み出しシーケンスの間SDOラインのレベルを設定することができない場合、SDOとGNDの間に200k以上の高い値の抵抗を接続して、Hi-Z状態の間にラインが確実に既知のレベルに戻るようにすることを強く推奨します。


LTC6950

396950f


動作

1バイトの転送シリアル・ポートは直接的なメモリ・マップとして構成されており、23バイト幅のレジスタにより、状態と制御のデータを利用できます。全てのデータ・バーストは少なくとも2バイトで構成されます。最初のバイトの最上位（MSB）7ビットはレジスタのアドレスです。最下位ビット（LSB）が1であればデバイスからの読み出しを示し、LSBが0であればデバイスへの書き込みを示します。それに続く1バイト、または複数バイトは、指定されたアドレスからのデータ、または指定されたアドレスへのデータです。詳細な書き込みシーケンスの例については図23を、読み出しシーケンスについては図24を参照してください。

2つの書き込み通信バーストの例を図25に示します。シリアル・バスのマスタ・デバイスからの最初の通信バーストには、SDIの最初のバイトが含まれています。この内容は、7ビットの宛先レジスタ・アドレス（Addr0）と、書き込み操作を示す0のLSBです。SDIの2番目のバイトは、アドレスAddr0に書き込むデータです。最初の通信バーストを終了するには、CSを“H”にします。

2番目の通信バーストは最初の通信バーストと同じ構成になります。SDIの最初のバイトの内容は、7ビットの宛先レジスタ・アドレス（Addr1）と、書き込み動作を示す0のLSBです。SDI

の次のバイトはアドレスがAddr1のレジスタ宛のデータです。最後に、CSを“H”にすることにより転送は終了します。

複数バイトの転送LTC6950のレジスタ・アドレス自動インクリメント機能を使用すれば、図26に示すように、複数バイトのデータ転送をより効率的に行うことができます。図26は、図25と同様に、シリアル・バスのマスタ・デバイスが最初のバイトで宛先レジスタ・アドレスと0のLSBを送信し、その後に宛先レジスタのデータである2番目のバイトを送信していることを示しています。ただし、シリアル・バスのマスタ・デバイスは、CSを“H”に戻すことによってバーストを終了するのではなく、後続のレジスタを宛先としたバイトを送信し続けます。バイト1の宛先アドレスはAddr0+1

であり、バイト2の宛先アドレスはAddr0+2であり、以下同様です。レジスタ・アドレス・ポインタが22（h16）を過ぎてインクリメントしようとすると、自動的に0にリセットされます。

自動インクリメントによるデバイスからの読み出しの例を図27

に示します。シリアル・バスのマスタ・デバイスからのバーストの最初のバイトの内容は、7ビットの宛先レジスタ・アドレス（Addr0）と、読み出し動作を示す1のLSBです。LTC6950は、読み出しバーストを検出すると、SDOをHi-Z状態から復帰させ、レジスタAddr0のデータからデータ・バイトを順番に送信し始めます。CSを“H”にすることにより、デバイスはバーストが終了するまでSDI上のそのほかのデータをすべて無視します。

図21．シリアル・ポートの書き込みタイミング図

図22．シリアル・ポートの読み出しタイミング図

MASTER–CS

MASTER–SCLK

tCSST

tCS tCH

DATA DATA

6950 F21

tCKL tCKH

tCSHTtCSH

MASTER–SDI

MASTER–CS

MASTER–SCLK

LTC6950–SDOHi-Z Hi-Z

6950 F22

8TH CLOCK

DATA DATA

tDOtDOtDO tDO


LTC6950

406950f


動作

図23．シリアル・ポートの書き込みシーケンス

図24．シリアル・ポートの読み出しシーケンス

A6 A5 A4 A3 A2

7-BIT REGISTER ADDRESS

Hi-Z

MASTER–CS

MASTER–SCLK

MASTER–SDI

LTC6950–SD0

A1 A0 0 D7 D6 D5 D4 D3 D2 D1 D0

8 BITS OF DATA

0 = WRITE

6950 F23

16 CLOCKS

A6 A5 A4 A3 A2

7-BIT REGISTER ADDRESS

Hi-ZHi-Z

A1 A0 1

D7X D6 D5 D4 D3 D2 D1 D0 DX

8 BITS OF DATA

1 = READ

6950 F24

MASTER–CS

MASTER–SCLK

MASTER–SDI

LTC6950–SDO

16 CLOCKS


LTC6950

416950f


図25．シリアル・ポートのシングル・バイト書き込み

図26．シリアル・ポートの自動インクリメント書き込み

図27．シリアル・ポートの自動インクリメント読み出し

Addr0 + Wr

Hi-Z

MASTER–CS

MASTER–SDI

LTC6950–SDO

Byte 0 Addr1 + Wr Byte 1

6950 F25

Addr0 + Wr

Hi-Z

MASTER–CS

MASTER–SDI

LTC6950–SDO

Byte 0 Byte 1 Byte 2

6950 F26

Addr0 + Rd DON’T CARE

Hi-Z Hi-Z

MASTER–CS

MASTER–SDI

LTC6950–SDO6950 F27

Byte 0 Byte 1 Byte 2

動作


LTC6950

426950f


動作

マルチドロップ構成複数のLTC6950がシリアル・バスを共有することができます。このマルチドロップ構成では、SCLK、SDI、およびSDOが全デバイスの間で共有されます。シリアル・バスのマスタは各LTC6950ごとに別個のCSを使用して、必ず1個のデバイスのCSだけがアサートされるようにする必要があります。値の大きな抵抗をSDOとGNDの間に接続して、Hi-Z状態の間ラインが既知のレベルに必ず戻るようにすることを推奨します。

シリアル・ポート・レジスタLTC6950のレジスタ・マップを表11に示します。ビットの詳細な説明を表13に示します。

表11のADDR列は、各レジスタ・アドレスを16進形式で記載しています。各レジスタは読み出し専用（R）または読み出し/

書き込み（R/W）のどちらかとして示されています。デバイスの起動時またはリセット後のレジスタの既定値が右側に示されています。

アドレスh00の読み出し専用レジスタは、異なる状態フラグをモニタするのに使用します。これらのフラグは、レジスタh01およびh02を構成することにより、それぞれSTAT1

ピンまたはSTAT2ピンに瞬時に出力できます。詳細については「状態出力」のセクションを参照してください。

アドレスh16の読み出し専用レジスタは、ユーザーへの情報提供のみを目的とするROMバイトです。

状態出力状態出力ピンSTAT1およびSTAT2は、それぞれSM1[5:0]

ビットおよびSM2[5:0]ビットを使用して構成します。これらのビットは、状態レジスタh00の対応する状態フラグをビットごとにマスクするか、またはイネーブルするのに使われます。STAT1およびSTAT2の簡略回路図については、図28

および29を参照してください。

表11．シリアル・ポート・レジスタのマッピングアドレス（16進値） [7] MSB [6] [5] [4] [3] [2] [1] [0] LSB R/W

デフォルト（16進値）

00 * * NO_VCO NO_REF UNLOCK LOCK THI TLO R NA01 INV_ST1 * SM1[5] SM1[4] SM1[3] SM1[2] SM1[1] SM1[0] R/W 0402 INV_ST2 * SM2[5] SM2[4] SM2[3] SM2[2] SM2[1] SM2[0] R/W 3B03 PDALL PDPLL PDVCOAC PDREFAC LKEN RES6950 PD_OUT0 PD_DIV0 R/W 0804 PD_OUT4 PD_DIV4 PD_OUT3 PD_DIV3 PD_OUT2 PD_DIV2 PD_OUT1 PD_DIV1 R/W 0005 LKWIN1 LKWIN0 LKCT1 LKCT0 CP[3] CP[2] CP[1] CP[0] R/W 9B06 CPCHI CPCLO CPMID CPINV CPWIDE CPRST CPUP CPDN R/W E407 * * * * RESET_R * R[9] R[8] R/W 0008 R[7] R[6] R[5] R[4] R[3] R[2] R[1] R[0] R/W 0109 * * * RESET_N * N[10] N[9] N[8] R/W 000A N[7] N[6] N[5] N[4] N[3] N[2] N[1] N[0] R/W 320B SYNCMD[1] SYNCMD[0] FILTV FILTR CMSINV LVCMS * * R/W 410C SYNC_EN0 FLDRV0 DEL0[5] DEL0[4] DEL0[3] DEL0[2] DEL0[1] DEL0[0] R/W 800D IBIAS0 * M0[5] M0[4] M0[3] M0[2] M0[1] M0[0] R/W 020E SYNC_EN1 FLDRV1 DEL1[5] DEL1[4] DEL1[3] DEL1[2] DEL1[1] DEL1[0] R/W 800F IBIAS1 * M1[5] M1[4] M1[3] M1[2] M1[1] M1[0] R/W 0410 SYNC_EN2 FLDRV2 DEL2[5] DEL2[4] DEL2[3] DEL2[2] DEL2[1] DEL2[0] R/W 8011 IBIAS2 * M2[5] M2[4] M2[3] M2[2] M2[1] M2[0] R/W 0812 SYNC_EN3 FLDRV3 DEL3[5] DEL3[4] DEL3[3] DEL3[2] DEL3[1] DEL3[0] R/W 8013 IBIAS3 * M3[5] M3[4] M3[3] M3[2] M3[1] M3[0] R/W 1014 SYNC_EN4 FLDRV4 DEL4[5] DEL4[4] DEL4[3] DEL4[2] DEL4[1] DEL4[0] R/W 0015 RDIVOUT * M4[5] M4[4] M4[3] M4[2] M4[1] M4[0] R/W A016 REV[2] REV[1] REV[0] PART[4] PART[3] PART[2] PART[1] PART[0] R 65

*不使用。


LTC6950

436950f


動作

図28．STAT1の簡略回路図

図29．STAT2の簡略回路図

例えば、LKCT[1:0]カウントの設定値（つまり、LOCK = 1）の間ループがロックされていたら必ずSTAT1をロジック“H”にするには、レジスタh01のビット2を1に設定します。レジスタh01

のそれ以外の全ビットは0に設定し、それによってh04のレジスタ値を指定します。

レジスタh01およびh02にある構成ビットINV_ST1およびINV_ST2を使用すると、それぞれ通常の状態出力フラグを反転することができます。例えば、ループが初めてロックしたとき（つまり、UNLOCK = 0）にSTAT2をロジック“H”にするには、レジスタh02のビット7および3を1に設定します。残りのビットは0に設定し、それによってh88のレジスタ値を指定します。

6950 F28SM1[0]TLO

INV_ST1

STAT1

SM1[1]THI

SM1[2]LOCK

SM1[3]UNLOCK

SM1[4]NO_REF

SM1[5]NO_VCO

1

0

6950 F29SM2[0]TLO

INV_ST2

STAT2

SM2[1]THI

SM2[2]LOCK

SM2[3]UNLOCK

SM2[4]NO_REF

SM2[5]NO_VCO

1

0

ブロック・パワーダウンLTC6950は、パワーダウン状態の未使用ブロックに対する柔軟性が相当高くなっています。さまざまなパワーダウン・ビットのまとめを表12に示します。特定部分のシャットダウンによる省電力量を調べるには、「電気的特性」の表の「Supply Current Delta」のセクションを参照してください。

PECLx出力を使用せずに電源を切断した状態で省電力量を最大にするには、終端回路やそのほかのバイアス回路を出力ドライバ・ピンに接続しないことを推奨します。

表12．ブロック・パワーダウンの概要ビット名概要PDALL チップ全体の電源を切断

PDPLL REF入力バッファ、R分周器、N分周器、PFD、およびチャージポンプの電源を切断

PDVCOAC VCO信号検出回路の電源を切断PDREFAC REF信号検出回路の電源を切断PD_OUT4 LV/CM出力バッファの電源を切断PD_DIV4 LV/CM出力バッファおよび出力分周器の電源を切断PD_OUT3 PECL3出力バッファの電源を切断PD_DIV3 PECL3出力バッファおよび出力分周器の電源を切断PD_OUT2 PECL2出力バッファの電源を切断PD_DIV2 PECL2出力バッファおよび出力分周器の電源を切断PD_OUT1 PECL1出力バッファの電源を切断PD_DIV1 PECL1出力バッファおよび出力分周器の電源を切断PD_OUT0 PECL0出力バッファの電源を切断PD_DIV0 PECL0出力バッファおよび出力分周器の電源を切断

全デバイス・リセットLTC6950は、全デバイス・リセットを実行する機能を備えています。これは、LTC6950に電源を最初に供給した場合に実行されるパワーオンリセット（POR）と等価です。このリセットは、レジスタh03にある構成ビット（RES6950）をアサートすることにより、シリアル・ポートを介して制御されます。RES6950を1

に設定すると、シリアル・ポート・レジスタをそのデフォルト値にリセットすることを含め、デバイスの全リセットが強制されることに注意してください。その結果、リセットが完了するとRES6950ビットは自動的にクリアされます。つまり、そのデフォルト値である0に設定されます。


LTC6950

446950f


動作

表13．シリアル・ポート・レジスタのビットの説明

名称説明

レジスタのアドレス（16進値）ビット

デフォルト値

（b：2進値 h：16進値）

CMSINV CMSINV = 1の場合、CMOS出力は相補型になります（LV/CM–はLV/CM+に対して反転します）。 0B [3] b 0

CP[3:0] CP[3:0]はチャージポンプの出力電流を設定します。 05 [3:0] h B

CP[3] CP[2] CP[1] CP[0] I（mA）0 0 0 0 0.25

0 0 0 1 0.35

0 0 1 0 0.50

0 0 1 1 0.70

0 1 0 0 1.00

0 1 0 1 1.40

0 1 1 0 2.00

0 1 1 1 2.80

1 0 0 0 4.00

1 0 0 1 5.60

1 0 1 0 8.00

1 0 1 1 11.20

1 1 0 0 4.00

1 1 0 1 5.60

1 1 1 0 4.00

1 1 1 1 5.60

CPCHI CPCHI = 1の場合は、チャージポンプの高電圧出力クランプがイネーブルされます。 06 [7] b 1

CPCLO CPCLO = 1の場合は、チャージポンプの低電圧出力クランプがイネーブルされます。 06 [6] b 1

CPDN CPDN = 1の場合、チャージポンプ出力はCP[3:0]に基づいて強制的にシンク電流を流します。 06 [0] b 0

CPINV CPINV = 1の場合、PFD位相は反転します。 06 [4] b 0

CPMID CPMID = 1の場合、チャージポンプ出力電圧は強制的にVCP+/2になります。 06 [5] b 1

CPRST CPRST = 1の場合、PFDはリセットされます。 06 [2] b 1

CPUP CPUP = 1の場合、チャージポンプ出力はCP[3:0]に基づいて強制的にソース電流を流します。 06 [1] b 0

CPWIDE CPWIDE = 1の場合、チャージポンプ出力電流のパルス幅が広くなります。 06 [3] b 0

DEL0[5:0] DEL0[5:0]は、PECL0出力分周器の遅延を0から63サイクルまでの任意の整数に設定します。 0C [5:0] h 00

DEL1[5:0] DEL1[5:0]は、PECL1出力分周器の遅延を0から63サイクルまでの任意の整数に設定します。 0E [5:0] h 00

DEL2[5:0] DEL2[5:0]は、PECL2出力分周器の遅延を0から63サイクルまでの任意の整数に設定します。 10 [5:0] h 00

DEL3[5:0] DEL3[5:0]は、PECL3出力分周器の遅延を0から63サイクルまでの任意の整数に設定します。 12 [5:0] h 00


LTC6950

456950f


動作

名称説明


デフォルト値


DEL4[5:0] DEL4[5:0]は、LV/CM出力分周器の遅延を0から63サイクルまでの任意の整数に設定します。 14 [5:0] h 00

FILTR FILTR = 1の場合は、内部のREF入力フィルタがオンします（REF入力のスルーレートが 100V/µsより低い場合はFILTR = 1に設定します）。

0B [4] b 0

FILTV FILTV = 1の場合は、内部のVCO入力フィルタがオンします（VCO入力のスルーレートが 300 V/µsより低い場合はFILTV = 1に設定します）。

0B [5] b 0

FLDRV0 FLDRV0は、SYNCに入力が加わったときのPECL0出力の動作を設定します。 SYNCMD[1:0]をCONTROLモードに設定している場合、FLDRV0 = 1に設定すると PECL0出力は強制的にフォロワ・ドライバ・モードになります。 SYNCMD[1:0]をCONTROLモードに設定している場合、FLDRV0 = 0に設定すると PECL0出力は強制的にフォロワ同期モードになります。それ以外のすべてのSYNCMD[1:0]モードでは、FLDRV0はPECL0出力に影響しません。

0C [6] b 0


0E [6] b 0


10 [6] b 0


12 [6] b 0

FLDRV4 FLDRV4は、SYNCに入力が加わったときのLV/CM出力の動作を設定します。 SYNCMD[1:0]をCONTROLモードに設定し、RDIVOUT = 0に設定している場合、 FLDRV4 = 1に設定するとLV/CM出力は強制的にフォロワ・ドライバ・モードになります。 SYNCMD[1:0]をCONTROLモードに設定し、RDIVOUT = 0に設定している場合、 FLDRV4 = 0に設定するとLV/CM出力は強制的にフォロワ同期モードになります。それ以外のすべてのSYNCMD[1:0]モードの場合、またはRDIVOUT = 1の場合、 FLDRV4はLV/CM出力に影響しません。

14 [6] b 0

IBIAS0 IBIAS0 = 1の場合は、PECL0の出力エミッタ・フォロワの内部バイアスがイネーブルされます（PECL0±の外付けバイアス抵抗は不要です）。

0D [7] b 0


0F [7] b 0


11 [7] b 0



LTC6950

466950f


動作

名称説明


デフォルト値



13 [7] b 0

INV_ST1 INV_ST1 = 1の場合、STAT1の極性は反転します。 01 [7] b 0

INV_ST2 INV_ST2 = 1の場合、STAT2の極性は反転します。 02 [7] b 0

LKCT[1:0] LKCT[1:0]は、UNLOCKのアサートが解除された後、ロック・インジケータ・フラグ（LOCK）がアサートされる前に、PLLがロック状態になっている必要があるPFDの連続サイクル・カウント数を設定します。

05 [5:4] b 01

LKCT[1] LKCT[0] サイクル数0 0 32

0 1 128

1 0 512

1 1 2048

LKEN LKEN = 1の場合は、PLLロック・インジケータ・フラグ（LOCK）がイネーブルされます。 03 [3] b 1

LKWIN[1:0] LKWIN[1:0]は、PLLロック・インジケータ・ウィンドウの期間を設定します。 05 [7:6] b 10

LKWIN[1] LKWIN[0] ロック・ウィンドウ期間（ns）0 0 3

0 1 10

1 0 30

1 1 90

LOCK LOCKは、LKEN = 1の場合、PLLがロックされると強制的に1に設定される読み出し専用ビットです。 00 [2]

LVCMS LVCMS = 1の場合、LV/CM出力バッファはLVDSモードで構成されます。LVCMS = 0の場合、出力バッファは2つのシングルエンドCMOS出力として構成されます。

0B [2] b 0

M0[5:0] M0[5:0]は、PECL0出力分周器の分周係数を1から63までの任意の整数に設定します。 M0[5:0]を16進値の0または1にプログラムすると、分周係数は1になります。

0D [5:0] h 02


0F [5:0] h 04


11 [5:0] h 08


13 [5:0] h 10

M4[5:0] M4[5:0]は、LV/CM出力分周器の分周係数を1から63までの任意の整数に設定します。 M4[5:0]を16進値の0または1にプログラムすると、分周係数は1になります。

15 [5:0] h 20

N[10:0] N[10:0]は、N分周器の分周係数を1から2047までの任意の整数に設定します。N[10:0]を 16進値の0または1にプログラムすると、分周係数は1になります。

h 032

N[10] N[9] N[8] 09 [2:0]

N[7] N[6] N[5] N[4] N[3] N[2] N[1] N[0] 0A [7:0]

NO_REF NO_REFは、REF入力が存在しないことを信号検出回路が検出すると強制的に1に設定される読み出し専用ビットです。信号検出回路の電源を切断している場合（PDREFAC = 1）は、 NO_REFが強制的に0になることに注意してください。

00 [4]

NO_VCO NO_VCOは、VCO入力が存在しないことを信号検出回路が検出すると強制的に1に設定される読み出し専用ビットです。信号検出回路の電源を切断している場合（PDVCOAC = 1）は、NO_VCOが強制的に0になることに注意してください。

00 [5]



LTC6950

476950f


動作

名称説明


デフォルト値


PART[4:0] PART[4:0]は、製品番号コードを示す読み出し専用ビットです。 16 [4:0] h 05

PDALL PDALL = 1の場合は、全チップの電源が切断されます。 03 [7] b 0

PD_DIV0 PD_DIV0 = 1の場合は、PECL0出力分周器とバッファの両方の電源が切断されます。 03 [0] b 0




PD_DIV4 PD_DIV4 = 1の場合は、LV/CM出力分周器とバッファの両方の電源が切断されます。 04 [6] b 0

PD_OUT0 PD_OUT0 = 1の場合は、PECL0出力バッファの電源が切断されます。 03 [1] b 0




PD_OUT4 PD_OUT4 = 1の場合は、LV/CM出力バッファの電源が切断されます。 04 [7] b 0

PDPLL PDPLL = 1の場合は、REF入力バッファ、R分周器、位相 /周波数検出器、チャージポンプ、およびN分周器の電源がすべて切断されます。

03 [6] b 0

PDREFAC PDREFAC = 1の場合は、REF入力信号検出回路の電源が切断されます。 03 [4] b 0

PDVCOAC PDVCOAC = 1の場合は、VCO入力信号検出回路の電源が切断されます。 03 [5] b 0

R[9:0] R[9:0]は、R分周器の分周係数を1から1023までの任意の整数に設定します。R[10:0]を 16進値の0または1にプログラムすると、分周係数は1になります。

h 001

R[9] R[8] 07 [1:0]

R[7] R[6] R[5] R[4] R[3] R[2] R[1] R[0] 08 [7:0]

RDIVOUT RDIVOUT = 1の場合は、LV/CM出力分周器がR分周器を入力として組み込みます。すべての遅延 /同期機能は、このモードでのLV/CM出力に対して無効になります。

15 [7] b 1

RES6950 RES6950 = 1の場合は、チップ全体の設定がリセットされてデフォルト値になります。 03 [2] b 0

RESET_R RESET_R = 1の場合は、R分周器が強制的にリセットされます。リセットが行なわれたら、 RESET_Rを0にプログラムしてR分周器をもう一度起動する必要があります。

07 [3] b 0

RESET_N RESET_N = 1の場合は、N分周器が強制的にリセットされます。リセットが行なわれたら、 RESET_Nを0にプログラムしてN分周器をもう一度起動する必要があります。

09 [4] b 0

REV[2:0] REV[2:0]は、リビジョン・コードを示す読み出し専用ビットです。 16 [7:5] b 011

SM1[5:0] SM1[5:0]は、レジスタh00の対応する状態フラグをビットごとにマスクして、 STAT1ロジック出力を生成します。

01 [5:0] h 04

SM2[5:0] SM2[5:0]は、レジスタh00の対応する状態フラグをビットごとにマスクして、 STAT2ロジック出力を生成します。

02 [5:0] h 3B

SYNCMD[1:0] SYNCMD[1:0]は、同期モードをチップに合わせて設定します。 0B [7:6] b 01

SYNCMD[1] SYNCMD[0] モード0 0 CONTROL（制御）0 1 STANDALONE（単独）1 0 FOLLOW（追従）1 1 FOLLOW（追従）



LTC6950

486950f


動作

名称説明


デフォルト値


SYNC_EN0 SYNC_EN0 = 1の場合、PECL0出力は、SYNCMD[1:0]、DEL0[5:0]、およびFLDRV0入力の構成に応じて、SYNCピンへの入力に応答します。そうでない場合、PECL0出力はSYNCピンへの入力を無視します。

0C [7] b 1

SYNC_EN1 SYNC_EN1 = 1の場合、PECL1出力は、SYNCMD[1:0]、DEL1[5:0]、およびFLDRV1の入力の構成に応じて、SYNCピンへの入力に応答します。そうでない場合、PECL1出力はSYNCピンへの入力を無視します。

0E [7] b 1


10 [7] b 1


12 [7] b 1

SYNC_EN4 SYNC_EN4 = 1の場合、LV/CM出力は、SYNCMD[1:0]、DEL4[5:0]、RDIVOUT、および FLDRV4の入力の構成に応じて、SYNCピンへの入力に応答します。そうでない場合、 LV/CM出力はSYNCピンへの入力を無視します。

14 [7] b 0

THI THIは、CPCHI = 1の場合、CPピンの電圧がVCP+ − 0.9Vを超えると強制的に1に設定される

読み出し専用ビットです。00 [1]

TLO TLOは、CPCLO = 1の場合、CPピンの電圧が0.9Vより低くなると強制的に1に設定される読み出し専用ビットです。

00 [0]

UNLOCK UNLOCKは、PLLのロックが解除されると強制的に1に設定される読み出し専用ビットです。 00 [3]



LTC6950

496950f


アプリケーション情報PLLの概要PLLは複雑な帰還方式で、概念的には周波数乗算器とみなすことができます。この方式では、REF±での周波数入力を乗算して、PECL0±、PECL1±、PECL2±、PECL3±、およびLV/CM±出力でより高い周波数を出力します。

位相 /周波数検出器（PFD）、チャージポンプ、N分周器、外部VCO、およびループ・フィルタが帰還ループを形成して、出力周波数を正確に制御します（図30を参照）。R分周器およびM分周器は出力周波数の分解能を設定するために使用されますが、帰還ループの外側です。遅延回路ブロックは出力周波数に影響しません。

出力周波数ループがロックしているとき、VCOの出力に生じる周波数fVCO（Hz）は、リファレンス周波数（fREF）およびR分周器とN

分周器の値によって決まり、式2によって与えられます。

fVCO = fREF •N

R(2)

発生したPFD周波数（fPFD）は次式で与えられます。

fPFD = fREF

R(3)

したがって、fVCOは次のように表すことができます。

fVCO = fPFD •N (4)

各出力分周器（M = 1～63）の出力で発生する出力周波数（fOUT）は式5によって与えられます。

fOUT = fVCO

M(5)

図30．LTC6950のPLLループの図と重要なパラメータ

6950 F30

LV/CM+

fOUT

fREF

fPFD

fVCO

LV/CM–DIVIDEM = 1 TO 63

DELAY0 TO 63

PECL3+

PECL3–DIVIDEM = 1 TO 63

DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

RZ

CI

VCOKVCO

KPFD

REFOSC

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9ΩCP

ICP

DIVIDEM = 1 TO 63

÷M

DELAY0 TO 63

VCO+

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNC SYNCCONTROL

SERIALPORT

CHARGEPUMP


÷N

R DIVIDER

÷R

REF+

REF–

LTC6950V+

5V3.3V

GND

CP

1µF 1µF


LTC6950

506950f


OFFSET FREQUENCY (Hz)

PHAS

E NO

ISE

(dBc

/Hz)

6950 F31

PHASE NOISE OF THE VCO

REF PHASE NOISE REFERRED TO THE PLL OUTPUT

SELECT LOOP BANDWIDTHNEAR CROSSOVER FREQUENCY

PHASE NOISE OF THE REF OSCILLATOR

アプリケーション情報

図31．PLLのループ帯域幅の選択

式2～5を使うと、Nが1だけ変化すると生じる出力周波数の分解能 fSTEPは式6によって与えられます。

fSTEP = fREF

R•M(6)

ループ・フィルタの設計PLLシステムを安定させるには、外部ループ・フィルタの値の選択に注意が必要です。www.linear.comから入手できる、リニアテクノロジーのClockWizard™ CADツールは、LTC6950システム全体の設計およびシミュレーション時に役立ちます。以下の設計手順は有益な指針ですが、ClockWizardツールは詳細をすべて自動的に処理して、最小限の手間で最適な結果をもたらします。ClockWizardを使用することを強く推奨します。

ループの設計には、以下のアルゴリズムを使います。

1. 出力周波数（fOUT）と周波数ステップの大きさ（fSTEP）を、アプリケーションの制約に基づいて決めます。式2、3、4、5、および6を使って、アプリケーションの周波数の制約条件が満たされるまで、fREF、N、R、およびMを変化させます。位相ノイズを最小にするには、制約条件を満たす最小のR

値を使用します。

2. 開ループ帯域幅（BW）を選択します。安定したループを得るには、fPFDを10分周した値よりBWを小さくすることが必要です。LTC6950の付加ノイズは非常に小さいので、ほとんどのアプリケーションでは、可能な場合、VCOの位相ノイズおよび出力換算リファレンス位相ノイズのクロスオーバー周波数付近のループ帯域幅を選択することが適しています（図31を参照）。PLL出力を基準にしたリファレンスの位相ノイズフロアは、次のように計算します。

LM（REF_OUT）= LM（REF_IN）– 10 • log10（R）＋20 • log10（N）

これに対して、PLL出力を基準にしたリファレンスの近接位相ノイズでは、次式を使用します。

LM（REF_OUT）= LM（REF_IN）– 20 • log10（R）＋20 • log10（N）

出力でのリファレンス・ノイズを最小限に抑えるために、N

の値は最小にします。式4で示したように、Nを最小化することはfPFDを最大化することと等価です。

3. ループ・フィルタの部品RZとチャージポンプ電流 ICPを、BWとVCOの利得係数（KVCO）に基づいて選択します。BW

（単位はHz）は次式を使って近似します。

BW ≅ ICP •RZ •KVCO

2• π •N(7)

これにより、RZに関する次の式が導かれます。

RZ = 2• π •N•BW

ICP •KVCO(8)

ここで、KVCOの単位はHz/V、ICPの単位はアンペア、RZの単位はオームです。RZの抵抗値が小さく、その結果として熱ノイズが小さいので、ICPを大きくするほど帯域内ノイズを低く抑えることができます。

4. ループ・フィルタの部品CIとCPを、BWとRZに基づいて選択します。ループのコンデンサには以下の式を使うことによって（単位はファラッド）、信頼性の高いループを実現することができます。

CI = 3.5

2• π •BW •RZ(9)

CP = 1

7 • π •BW •RZ(10)


LTC6950

516950f



設計とプログラミングの例この例では、以下のパラメータを仮定します。

fREF = 19.44MHz CMOSロジック信号

fVCO = 622.08MHz

KVCO = 12kHz/V～18kHz/V

fOUT = 155.52MHz

このアプリケーションでは、目的の出力周波数が155.52MHz

で固定されるので、周波数アジリティ、したがってfSTEPは、重要な設計パラメータではありません。さらに、この例では、VCOがチャージポンプ出力に直接接続されることと、PECL0

が目的の出力としてイネーブルされてそれ以外のすべての出力はシャットダウンしていることを仮定しています。

分周器の値の決定ループ・フィルタの設計アルゴリズムに従うと、式2、3、4、および5を使用して以下の値を計算することができます。

M = 4

R = 1

fPFD = 19.44MHz

N = 32

この構成を図32に示します。

次の段階は、開ループ帯域幅（BW）を決定することです。BW

はfPFDより少なくとも1桁小さくします。ループの帯域幅が広いほど、VCOの位相ノイズ特性によっては、積分位相ノイズが低くなる可能性がありますが、その一方で帯域幅が狭いほど、スプリアスの電力が低下する可能性が高くなります。この例では、最適なループ帯域幅（BW）を20kHzと仮定します。

ループ・フィルタの部品の選択式8を使用してループ・フィルタ抵抗RZを計算するには、次の2つのパラメータを追加する必要があります。それはKVCOとICPです。KVCOはVCOの周波数範囲にわたって変化するので、KVCOの幾何平均を使うと良い結果が得られます。また、より優れた帯域内ノイズを実現するため、ICPを11.2mAと仮定します。

KVCO = 103 • 12•18 = 14.7kHz / V

RZ = 2• π •32•20k

11.2m•14.7k= 24.4kΩ ≈ 24.3kΩ

式9および10を使用すると、CIおよびCPを次のように計算できます。

CI = 3.5

2• π •20k •24.3k= 1.15nF ≈1.2nF

CP = 1

7 • π •20k •24.3k= 93.5pF ≈100pF

状態出力のプログラミングSTAT1ピンとSTAT2ピンのデフォルトの構成を使用して、PLLのロック状態をモニタすることができます。レジスタh01はデフォルトではh04にプログラムされます。これにより、LOCKビットがアサートされた場合、STAT1ピンは必ず“H”になるよう強制されます。レジスタh02はデフォルトではh3Bにプログラムされます。これにより、NO_VCO、NO_

REF、UNLOCK、THI、TLOのいずれかのビットがアサートされた場合、STAT2ピンは必ず“H”になるよう強制されます。

パワー・レジスタのプログラミングPLL動作を正常にするには、レジスタh03のPDPLLビットを0にプログラムします。そうしないと、PLLの電源が切断されます。PDALLビットはデバイス全体の電源を切断するので、これも0に設定する必要があります。動作状態になることが要求されるすべての出力部のPDビットも0に設定して、これらの出力部を動作状態にする必要があります。さらに、リファレンス回路とVCO AC検出器回路がロック・インジケータと同様にイネーブルされます。

レジスタh03 = h08

すべての未使用出力の電源を切断するには、該当するPD_

OUTxビットおよびPD_DIVxビットを1に設定します。

レジスタh04 = hFF

R分周器とN分周器のプログラミング前に決めたR分周器とN分周器の値を使って、レジスタh07～h0Aを以下のようにプログラムします。




レジスタh0A = h20


LTC6950

526950f



6950 F32

LV/CM+


DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

622.08MHz

19.44MHzCMOS OSC

DIVIDEM = 4

DELAYDEL = 0

VCO+

VCP+

VCO–

SCLK

CS

SDO

SDI

STAT2

STAT1

SYNC SYNCCONTROL

SERIALPORT

CHARGEPUMP

PHASEFREQUENCYDETECTORN = 32

R = 1

REF+

REF–

LTC6950V+

5V3.3V

GND

CP

1µF 1µF

24.3k

1.2nF

49.9Ω

49.9Ω

49.9Ω

75Ω

75Ω

124Ω

124Ω

100pF

図32．設計例の構成

出力分周器のプログラミングこの設計例では、PECL0出力を動作状態に設定し、遅延0の4分周に設定します。PECL0出力では内部バイアスIBIAS0もイネーブルされます。ほかの出力の電源は切断されるので、以下をプログラムする必要はありません。

レジスタh0C = h00

レジスタh0D = h84

リファレンスとVCOの入力設定およびSYNCモードの設定VCO信号のスルーレートは十分なので、フィルタを動作させる必要はありません。ただし、正弦波発振器によって19.44MHzのリファレンスが供給される場合は、リファレンス・フィルタを動作させる必要があります。FILTRのプログラミングについては、表14および15を参照してください。この例では、スルーレートが十分なCMOSロジック出力を備えた発振器によってリファレンスが供給されるので、FILTRとFILTVは両方

とも0に設定します。この例は単独型アプリケーションなので、次のようにしてSYNCモードを設定します。

レジスタh0B = h40

このレジスタはLV/CM出力のモードも制御します。この例ではこの出力を使用しないので、これらのビットは0に設定します。

ロックの検出とチャージポンプ電流のプログラミングロック・インジケータ・ウィンドウはfPFDから求めます。表1から、適切な設定値は3nsです。つまりLKWIN[1:0] = 0です。LTC6950は、以下の計算のように、位相がPFDのところで21°以内に一致している限り、ループがロックされているとみなします。

位相 = 360° • tLWW • fPFD = 360 • 3n • 19.44M ≅ 21°

正しいLOCK_COUNT値を選択する方法は、ループの帯域幅とPFD周波数の比（BW/fPFD）によって異なります。比が小さいほど、LOCK_COUNTの値は大きくなります。この例では、周波数の比は非常に小さくほぼ1/1000なので、LOCK_


LTC6950

536950f


アプリケーション情報COUNTの最大値を使用する必要があることを示しています。LKCT[1:0] = h3を設定すると、2048というロック・カウントが得られます。

この例では、CP[3:0] = hBと指定してチャージポンプ電流を11.2mAに設定します。

レジスタh05 = h3B

チャージポンプ機能のプログラミングこの例では、チャージポンプのプログラミング機能は使用しません。CPDN、CPMID、CPRST、およびCPUPビットがアサートされている場合、ループは絶対にロックしないので、これらのビットがすべて0に設定されていることを確認してください。


まとめ以下に示すのは、この例でロックおよび機能が正常に実行されるすべてのレジスタ設定です。




レジスタh04 = hFF






レジスタh0A = h20

レジスタh0B = h40

レジスタh0C = h00

レジスタh0D = h84

この設計例は実例になっていますが、LTC6950を使用して設計する場合にはClockWizard CADツールを使用することを強く推奨します。

PLLでの位相ノイズPLLは帯域幅が有限のサーボなので、この周波数領域で動作させるのがノイズ解析に取り組む最善の方法です。したがって、位相ノイズは推奨の評価基準です。PLLからの出力の標準的な位相ノイズのプロットを図33に示します。このプロットは4つの異なる領域で構成されます。

領域1および2はPLLのループ帯域幅の内側にあります。これらの領域では、ループの目的がリファレンスに追従することなので、ループはリファレンス発振器の周波数が変動すると必ず応答します。リファレンス周波数が時間または温度の変化に応じて変動する場合、ループは出力周波数も同様に変動することを確認します。周波数変動の速度が上昇すると、ループはこれらの変化に追従し続け、変動がループの帯域幅を超える時点に到達するまで継続します。PLLのループ帯域幅を超えると、PLLは周波数または位相の変化に追従できなくなり、このノイズは実質的に無視されます。

領域3および4はPLLのループ帯域幅の外側にあります。これらの領域では、リファレンス発振器およびLTC6950のPLL

コアが位相ノイズに影響することはほとんどまたはまったくありません。ここでは、位相ノイズを決定する要因は、VCOと、LTC6950の出力分周器およびドライバの付加ノイズです。

OFFSET FREQUENCY (Hz)

PHAS

E NO

ISE

(dBc

/Hz)

6950 F33

VCO

REF PHASE NOISE REFERRED TO THE PLL OUTPUT

PLL’s OUTPUTPHASE NOISE

REF

REGION1

REGION2

REGION3

REGION4

図33．PLLのループ帯域幅の選択


LTC6950

546950f


OFFSET FREQUENCY (Hz)10

PHAS

E NO

ISE

(dBc

/Hz)

–95

–115

–105

–125

–1351k100 10k

6950 F34

100k

TOTAL NOISE, fPFD = 3MHz

1/f NOISECONTRIBUTION

TOTAL NOISE,fPFD = 100MHz


領域1での位相ノイズ領域1の位相ノイズは、リファレンス発振器の近接位相ノイズ、PLLの1/fノイズ、および出力分周器の付加位相ノイズの組み合わせで構成されています。PLLのLTC6950の1/fノイズのほとんどは、チャージポンプが発生源です。ただし、R分周器、N

分周器、および位相 /周波数検出器からも多少発生します。幸いにも、LTC6950の1/fノイズは非常に小さく、この領域は通常はリファレンスの近接位相ノイズが主な要因です。

リファレンス発振器の近接位相ノイズが非常に小さい場合、オフセット周波数が非常に低い領域での帯域内位相ノイズは、LTC6950の1/fノイズが影響することがあります。正規化された帯域内1/fノイズとして–274dBc/Hzを式11に使って、ある特定の周波数オフセットfOFFSETでのLTC6950の出力1/f

位相ノイズを近似します。

LM（OUT – 1/f）（fOFFSET）= (11)

–274＋20 • log10（fOUT）– 10 • log10（fOFFSET）

帯域内ノイズフロアLM（OUT）（領域2を参照）とは異なり、 1/fノイズLM（OUT -1/f）はfPFDに伴って変化することはなく、オフセット周波数にわたって一定です。3MHzおよび100MHzのfPFDの帯域内位相ノイズの例については、図34を参照してください。全帯域内位相ノイズに対するLTC6950の寄与分は、LM（OUT）とLM（OUT -1/f）の和になります。

図34．理論上の帯域内位相ノイズ、fOUT = 1.4GHz

領域2での位相ノイズ領域2の位相ノイズは、リファレンス発振器のフラットバンド位相ノイズ（ノイズフロア）、PLLの帯域内位相ノイズ、および出力分周器の付加位相ノイズの組み合わせで構成されています。しかし、LTC6950の出力分周器の付加ノイズは、この領域では通常は問題になりません。

PLLの出力で生じる帯域内位相ノイズは、式12を使って計算することができます。

LM(OUT) = (12)

–226+10 •log10 fPFD( )+20 •log10fOUTfPFD

この式は、次のように書き換えることができます。

LM(OUT) =

–226+10 •log10 fPFD( )+20 •log10NM

PLLの帯域内位相ノイズは、Nの値に対しては20dB/decの割合で増加しますが、fPFDの値に対する増加の割合はわずか10dB/decです。位相ノイズを最小にするには、アプリケーションの周波数ステップ・サイズ要件を引き続き満たしつつ、fPFD

をできるだけ大きくすることが必要です。

LTC6950のPLLの等価入力換算帯域内位相ノイズフロアLM

（IN）を計算するには、式13を使用します。

LM(IN) = –226+10 •log10

fREFR

(13)

例えば、10MHzのリファレンス周波数を使用し、R = 1にすると、入力位相ノイズフロアは156dBc/Hzになります。リファレンス周波数信号源の位相ノイズをこれより約6dB以上優れた値にして、ノイズがシステム全体の性能を制限しないようにする必要があります。詳細については、「リファレンス信号源の位相ノイズに関する検討事項」のセクションを参照してください。

領域3での位相ノイズ領域3の位相ノイズは、PLLのループ帯域幅の外側にあり、VCOの近接位相ノイズと出力分周器の付加位相ノイズを組み合わせたものです。LTC6950の出力分周器の付加ノイズは、この領域では通常は問題にならず、ほとんどの場合にはVCOのノイズが主体になります。


LTC6950

556950f



領域4での位相ノイズ領域4の位相ノイズは、VCOのフラットバンド位相ノイズ（ノイズフロア）と出力分周器の付加位相ノイズの組み合わせで構成されています。「電気的特性」の表に記載されているように、LTC6950の出力分周器およびドライバは位相ノイズが非常に小さく、その値はどのロジック・タイプ出力（LVPECL、LVDS、またはCMOS）が選択されているかに応じて若干異なります。PECLx出力の1/fノイズおよびノイズフロアは最小です。RMS検出ではLTC6950の付加ノイズとVCOのノイズフロアが加わるので、VCOのノイズフロアはLTC6950の分周器ノイズフロアより6dB以上低くして、VCO

ノイズがシステム全体の性能を制限しないようにすることが必要です。

最適なループ帯域幅前述したように、出力位相ノイズを最小限に抑えるための最適なループ帯域幅は、VCOの位相ノイズと出力換算リファレンス位相ノイズのクロスオーバー周波数に近い値になります。VCOは周波数が可変であり、通常は固定周波数の発振器より近接位相ノイズが悪化します。低ノイズのリファレンス発振器とLTC6950の低帯域内ノイズのPLLを組み合わせたことにより、最適なループ帯域幅が広がるので、VCOの近接位相ノイズ要件が緩和され、積分位相ノイズが小さくなります。

あるいは、ノイズの多いリファレンス発振器を使ってアプリケーションを動作させる必要がある場合は、高品質、低ノイズのVCO（おそらくVCXOまたはVCSO）を選択し、非常に低いループ帯域幅を設定することにより、出力位相ノイズを最小限に抑えることができます。そうすると、ループは実質的にリファレンスの平均周波数に同期し、ほとんどのリファレンス・ノイズを無視して、VCOに依存して低位相ノイズと低ジッタを実現します。これがジッタ除去PLLが機能する仕組みであり、これが可能なのはVCOがリファレンス発振器より相当に低ノイズの場合だけです。

45

44

1.1kREF+

REF–

FILTR

LOWPASS

1.1k

6950 F35

2.05V

BIASVREF

+ VREF+

図35．リファレンス入力の簡略回路図

入出力インタフェースLTC6950は、高性能のPLLとクロック分配のデバイスです。最高の性能を実現するには、さまざまな入力および出力のインタフェースとなる適切な回路を選択することが重要です。

リファレンス入力LTC6950のリファレンス入力バッファは、差動またはシングルエンドの周波数信号源に対する柔軟なインタフェースを実現します。リファレンス入力の周波数範囲は2MHz～250MHz

です。リファレンス入力信号の振幅は1.5VP-P未満にして、入力バッファの保護ダイオードをオンしないようにする必要があります（図35を参照）。入力信号が大きすぎる場合は、減衰してください。リファレンス信号の同相電圧が入力バッファの自己バイアス電圧とほぼ等しい場合は、任意のリファレンス信号源を直接結合（DC）できます（図35を参照）。同相電圧が高すぎるか低すぎる場合は、信号をレベルシフトするかAC結合する必要があります。

LTC6950のリファレンス入力にDC結合できる同相信号には、2.5VのCMLおよび3.3VのLVPECLが含まれます。LTC6950のリファレンス入力にAC結合する必要がある同相信号には、3.3VのCML、LVDS、CMOS、およびRF形式の50Ω出力正弦波発振器（<7.5dBmの信号）が含まれます。システム設計の検討事項として必要な場合は、2.5VのCML

信号および3.3VのLVPECL信号をオプションとしてAC結合することができます。数多くの同相リファレンス信号インタフェースを図36および37に示します。すべての信号トレースは50Ωの伝送線路であるとみなされることに注意してください。


LTC6950

566950f


図36．一般的なシングルエンド・リファレンス入力インタフェースの構成。ZO信号トレースはすべて50Ωの伝送線路です。コンデンサはすべて0.1µFです。すべての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

150Ω

AC-COUPLED 5V CMOS

5VCMOS

100Ω

150Ω

REF+

REF–

LTC6950

ZO

124Ω

AC-COUPLED 3.3V CMOS

3.3VCMOS

150Ω

124Ω

REF+

REF–

LTC6950

ZO

100Ω


2.5VCMOS

200Ω

100Ω

REF+

REF–

LTC6950

ZO

75Ω


1.8VCMOS

249Ω

75Ω

REF+

REF–

LTC6950

ZO

PIATTENUATOR

AC-COUPLED SINE WAVE RF OSCILLATOR, OUTPUT >7.5dBm

SINE WAVEOSCILLATOR50Ω OUTPUT 49.9Ω

49.9Ω

49.9Ω

REF+

REF–

LTC6950

ZO

AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT ≤7.5dBm


49.9Ω

49.9Ω

REF+

REF–

LTC6950

ZO

6950 F36

アプリケーション情報REF±入力に加えられた信号がPLLの周波数リファレンスとなるので、この周波数信号源は低位相ノイズで高スルーレートであることが重要です。出力スルーレートが100V/µs以上のリファレンス信号源を使用すると、最高の位相ノイズ性能が得られます。ただし、LTC6950が動作するのは出力スルーレートが10V/µs以上のリファレンスを使用した場合です。出力スルーレートが100V/µs以上のリファレンス信号源を使用できないアプリケーションでは、リファレンス入力バッファ内部の内部広帯域ノイズ除去回路をイネーブルすれば、より優れた位相ノイズ性能を実現することができます。これを実現するには、シリアル・ポート・レジスタh0Bで構成ビットFILTRをアサートします。リファレンス周波数信号源のスルーレートが100V/

µsより高い場合にFILTR = 1を設定すると、総合的なPLL位相ノイズ性能が低下することに注意してください。リファレンス入力のスルーレートに応じてFILTRビットを設定する方法を表14に示します。

表14．FILTRのプログラミング（レジスタh0B）FILTRビット REF入力のスルーレート

0 > 100V/µs

1 ≤ 100V/µs


LTC6950

576950f



図37．一般的な差動リファレンス入力インタフェースの構成。ZO信号トレースはすべて50Ωの伝送線路です。コンデンサはすべて0.1µFです。すべての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

AC-COUPLED 3.3V LVPECL

3.3VLVPECL 150Ω

150Ω

REF+

REF–

LTC6950

ZO

ZO

AC-COUPLED 5V PECL

5VPECL 330Ω

330Ω

REF+

REF–

LTC6950

ZO

ZO

AC-COUPLED 2.5V/3.3V CML

3.3V CML2.5V CML

REF+

REF–

LTC6950

ZO

ZO

6950 F37

AC-COUPLED LVDS

LVDS 100Ω

REF+

REF–

LTC6950

ZO

ZO

ALTERNATIVE DC-COUPLED 3.3V LVPECL

3.3VLVPECL

49.9Ω

49.9Ω

REF+

REF–

LTC6950

ZO

ZO

DC-COUPLED 3.3V LVPECLPREFERRED IMPLEMENTATION

3.3VLVPECL 150Ω

150Ω

REF+

REF–

LTC6950

ZO

ZO

DC-COUPLED 2.5V CML

2.5V CML 100Ω

REF+

REF–

LTC6950

ZO

ZO

46.4Ω

49.9Ω

49.9Ω

100Ω

100Ω

100Ω


LTC6950

586950f


アプリケーション情報通常、FILTRビットをイネーブルするのは、比較的低周波の正弦波信号の場合だけです。過剰な容量性負荷がない限り、通常、ロジック信号のスルーレートは十分なので、リファレンスがロジック信号である場合、FILTRビットはディスエーブルします。正弦波入力信号に対してFILTRビットを設定する方法の指針を表15に示します。

表15．正弦波のリファレンス入力に対するFILTRのプログラミング

正弦波の入力電力（振幅）

FILTR = 1の場合の周波数

FILTR = 0の場合の周波数

7.5dBm（1.5VP-P） ≤ 21MHz > 21MHz

6dBm（1.262VP-P） ≤ 25MHz > 25MHz

0dBm（632mVP-P） ≤ 50MHz > 50MHz

–6dBm（317mVP-P） ≤ 100MHz > 100MHz

–10dBm（200mVP-P） ≤ 159MHz > 159MHz

リファレンス信号源の位相ノイズに関する検討事項REF±入力には高品質の信号を入力する必要があります。この信号はPLL全体の周波数の基準になるからです。低ノイズのオペアンプおよびノイズの多い1.25Vのリファレンスを使用して、25VのDC電源を作成することとの共通点について検討します。この組み合わせでは、電圧リファレンスのノイズがアンプの利得である20倍されるので、ノイズの多い結果となります。同様に、ノイズの多いリファレンス発振器信号を低ノイズのLTC6950に入力した場合にも、出力信号は本来実現できるレベルよりノイズが多くなります。

中程度の品質の固定周波数水晶発振器は、PLLの出力を基準にした場合でも、大半のVCOより近接位相ノイズが少なくなります。最大限の性能を発揮するには、低位相ノイズのリファレンスが必要です。通常、低品質のリファレンス発振器とその後段にジッタ除去PLLを使用した場合の性能は、手ごろな価格の水晶発振器を使用して実現できる性能よりはるかに劣ります。ジッタ除去PLLは、リファレンス信号がデータ・ストリームから回復されるが、それ以外のほとんどの場合には適していないシステムで役立ちます。

前述したように、PLLのループ帯域幅の内側での位相ノイズは、リファレンス発振器の位相ノイズとPLLコアの帯域内位相ノイズの組み合わせによって決まります。LTC6950は、正規化された帯域内位相ノイズフロアとして–226dBc/Hz（標準）を達

成します。その等価入力換算位相ノイズフロアLM（IN）を計算するには、以下に再掲する式13を使用します。

LM(IN) = –226+10 •log10

fREFR

(13)

例えば、10MHzのリファレンス周波数を使用し、R = 1にすると、入力位相ノイズフロアは156dBc/Hzになります。リファレンス周波数信号源の位相ノイズをこれより約6dB以上優れた値にして、ノイズがシステム全体の性能を制限しないようにする必要があります。さらに、前述したように、デバイスの帯域内ノイズ性能を実現するために、入力のスルーレートは100V/µs

以上にすることが必要です。

VCO入力バッファLTC6950のVCO入力バッファは、差動またはシングルエンドの周波数信号源に対する柔軟なインタフェースを実現し、リファレンス入力に対する動作と同様です。入力信号周波数の最大値は1.4GHzです。VCO入力信号の振幅は1.5VP-P未満に抑えて、入力バッファの保護ダイオードをオンしないようにする必要があります（図38を参照）。入力信号が大きすぎる場合は、減衰してください。VCO信号の同相電圧が入力バッファの自己バイアス電圧とほぼ等しい場合は、任意のリファレンス信号源を直接結合（DC）できます（図38を参照）。同相電圧が高すぎるか低すぎる場合は、信号をレベルシフトするかAC結合する必要があります。

LTC6950のVCO入力にDC結合できる同相信号には、2.5V

のCMLおよび3.3VのLVPECLが含まれます。LTC6950のVCO入力にAC結合する必要がある同相信号には、3.3V

のCML、LVDS、およびRF形式の50Ω出力正弦波発振器（<7.5dBmの信号）が含まれます。システム設計の検討事項として必要な場合は、2.5VのCML信号および3.3VのLVPECL信号をオプションとしてAC結合することができます。

34

35

1.1kVCO+

VCO–

FILTV

LOWPASS

1.1k

6950 F38

2.05V

BIASVVCO

+ VVCO+

図38．VCO入力の簡略回路図


LTC6950

596950f



AC-COUPLED 3.3V LVPECL

3.3VLVPECL 150Ω

150Ω

VCO+

VCO–

LTC6950

ZO

ZO

AC-COUPLED 5V PECL

5VPECL 330Ω

330Ω

VCO+

VCO–

LTC6950

ZO

ZO

AC-COUPLED 2.5V/3.3V CML

3.3V CML2.5V CML

VCO+

VCO–

LTC6950

ZO

ZO

6950 F39

AC-COUPLED LVDS

LVDS 100Ω

VCO+

VCO–

LTC6950

ZO

ZO

ALTERNATIVE DC-COUPLED 3.3V LVPECL

3.3VLVPECL

49.9Ω

49.9Ω

VCO+

VCO–

LTC6950

ZO

ZO

DC-COUPLED 3.3V LVPECLPREFERRED IMPLEMENTATION

3.3VLVPECL 150Ω

150Ω

VCO+

VCO–

LTC6950

ZO

ZO

DC-COUPLED 2.5V CML

2.5V CML

VCO+

VCO–

LTC6950

ZO

ZO

46.4Ω

AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT ≤7.5dBm


49.9Ω

49.9Ω

VCO+

VCO–

100Ω

49.9Ω

49.9Ω

LTC6950

ZO

PIATTENUATOR

AC-COUPLED RF SINE WAVE OSCILLATOR, OUTPUT >7.5dBm

49.9Ω

49.9Ω

49.9Ω

VCO+

VCO–

100Ω

100Ω

100Ω

LTC6950

ZO

図39．一般的なVCO入力インタフェースの構成。ZO信号トレースはすべて50Ωの伝送線路です。コンデンサはすべて0.1µFです。すべての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。


LTC6950

606950f


アプリケーション情報数多くの同相VCO入力信号インタフェースを図39に示します。すべての信号トレースは50Ωの伝送線路であるとみなされることに注意してください。さらに、入力信号の伝送線路は入力にできるだけ近づけて終端し、反射を最小限に抑えることが必要です。

また、VCO±入力は、低ノイズで高スルーレートであることも重要です。出力スルーレートが300V/µs以上のVCO/VCXO/

VCSOを使用すると、最高の位相ノイズ性能が得られます。ただし、LTC6950が動作するのはスルーレートが100V/µs以上の信号を使用した場合です。出力スルーレートが300V/µs以上のVCO/VCXO/VCSOを使用できないアプリケーションでは、VCO入力バッファ内部の内部広帯域ノイズ除去回路をイネーブルすれば、より優れた位相ノイズ性能を実現することができます。これを実現するには、シリアル・ポート・レジスタh0B

で構成ビットFILTVをアサートします。リファレンス周波数信号源のスルーレートが300V/µsより高い場合にFILTV = 1を設定すると、総合的なPLL位相ノイズ性能が低下することに注意してください。VCO入力のスルーレートに応じてFILTV

ビットを設定する方法を表16に示します。

表16．FILTVのプログラミング（レジスタh0B）FILTVビット VCO入力のスルーレート

0 > 300V/µs

1 ≤ 300V/µs

通常、FILTVビットをイネーブルするのは、比較的低周波の正弦波信号の場合だけです。過剰な容量性負荷がない限り、通常、ロジック信号のスルーレートは十分なので、VCOの出力がロジック信号である場合、FILTVビットはディスエーブルします。正弦波入力信号に対してFILTVビットを設定する方法の指針を表17に示します。

表17．正弦波のVCO入力に対するFILTVのプログラミング正弦波の入力電力（振幅）

FILTV = 1の場合の周波数

FILTV = 0の場合の周波数

7.5dBm（1.50VP-P） ≤ 63MHz > 63MHz

6dBm（1.262VP-P） ≤ 75MHz > 75MHz

0dBm（632mVP-P） ≤ 150MHz > 150MHz

–6dBm（317mVP-P） ≤ 300MHz > 300MHz

–10dBm（200mVP-P） ≤ 475MHz > 475MHz

PECLx出力ドライバLTC6950は、最大1.4GHzの周波数に合わせて設計された低ノイズ、低スキュー、LVPECL互換の出力ドライバを4つ内蔵

しています。この出力ドライバは、バイアス印加と終端に関して相当な柔軟性を備えています。該当する出力ドライバ・ブロックに対してIBIASxを1にプログラムすることにより、出力エミッタ・フォロワへの内部バイアス印加を選択できます。簡略ブロック図については、図40を参照してください。

内部バイアスをイネーブルすると、通常は必要な外付け受動素子の数が減少します。多くの場合、1本の100Ω差動終端抵抗を遠端に取り付けるだけで済みます。さらに、立ち上がり/

立ち下がり時間の釣り合いが取れているのは、内部バイアスに定電流を使用していることが要因である可能性があります。

IBIASxを0に設定すると、内部バイアスはディスエーブルされるので、標準のLVPECLバイアス回路網および終端回路網を使用してPECLx出力ドライバを構成できます。

各PECLx出力ドライバの内部バイアス制御ビットを収容しているレジスタのまとめについては、表18を参照してください。完全なレジスタ・マッピング情報については、表11「シリアル・ポート・レジスタのマッピング」を参照してください。

LTC6950では、PECLx出力ドライバなどの多くのブロックの電源を切断できます。PECLx出力ドライバの電源を切断すると、出力ピンはフロート状態になり、VPx

+より約0.8V低い電圧になります。PECLx出力ピンに接続された外部バイアス回路および終端回路によっては、出力ドライバがこのモードで実際にソース電流を供給する場合があります。省電力量を最大にするには、電源の切断対象である未使用のPECLx出力に、終端回路やそのほかのバイアス回路を接続しないことを推奨します。さらに、出力がオン/オフされると予想される場合は、100Ωの差動遠端終端抵抗を1本接続した内部バイアスを使用すると、電源切断状態での消費電力を最小に抑えられます。

PECLx+

PECLx–

6950 F40

VPx+ VPx

+ VPx+ VPx

+

IBIASx IBIASx

図40．PECLx出力の簡略回路図


LTC6950

616950f



6950 F41

AC-COUPLED INTO LVDS OR AN ADC WITH A SELF BIASED INPUT(PECLx INTERNAL IBIASx ENABLED)

AC-COUPLEDINTO LVDS ORADC WITH A SELF BIASED INPUT

100Ω27.4Ω

PECLx+

PECLx–

27.4Ω

LTC6950

ZO

ZO

BACK TERMINATED DC-COUPLED INTO AN ADC THAT CAN ACCEPT A 1.8V COMMON MODE LEVEL(PECLx INTERNAL IBIASx ENABLED)

LVDS OR ADCTHAT CAN ACCEPTA 1.8V COMMONMODE LEVEL

100Ω27.4Ω

PECLx+

PECLx–

27.4Ω

LTC6950

ZO

ZO

DC-COUPLED INTO LVDS OR AN ADC WITH A 1.2V COMMON MODE LEVEL(PECLx INTERNAL IBIASx DISABLED)

LVDS OR ADCWITH 1.2V COMMONMODE LEVEL

54.9Ω

PECLx+

PECLx–

54.9Ω

LTC6950

ZO

ZO

95.3Ω

95.3Ω

49.9Ω

49.9Ω

ALTERNATIVE DC-COUPLED INTO 2.5V/3.3V VCML, 3.3V LVPECL(PECLx INTERNAL IBIASx DISABLED)

3.3V CML2.5V CML3.3V LVPECL

PECLx+

PECLx–

LTC6950

ZO

ZO

DC-COUPLED INTO 2.5V/3.3V VCML, 3.3V LVPECL(PECLx INTERNAL IBIASx ENABLED)

PREFERRED IMPLEMENTATION


100Ω

PECLx+

PECLx–

LTC6950

ZO

ZO

DC-COUPLED INTO 2.5V/3.3V VCML, 3.3V LVPECL(PECLx INTERNAL IBIASx DISABLED)


PECLx+

PECLx–

LTC6950

ZO

ZO

150Ω

150Ω

46.4Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

図41．一般的なPECLx出力（PECL0、PECL1、PECL2、およびPECL3）インタフェースの構成。ZO信号トレースはすべて50Ωの伝送線路です。コンデンサはすべて0.01µFです。すべての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

表18．PECLx内部バイアス制御レジスタ

PECLx出力内部バイアス制御ビットレジスタのアドレス（16進値）

PECL0 IBIAS0 [7] 0D

PECL1 IBIAS1 [7] 0F

PECL2 IBIAS2 [7] 11

PECL3 IBIAS3 [7] 13

PECLx出力はエミッタ・フォロワなので、低出力インピーダンスです。PECLx出力信号の立ち上がり時間および立ち下がり時間も非常に短時間です。適切な信号品位（立ち上がり時間および立ち下がり時間の特性が急峻でリンギングが最小）を維持するには、遠端部の終端が適切で十分に制御

された伝送線路により信号経路を配線します。LVPECL互換信号の振幅を最大にする必要がない場合は、直列抵抗を使用して伝送線路の近端部を追加で終端することを検討してください。近端部と遠端部の両方を終端した場合、量産時に伝送線路の製造上のバラツキが許容されやすくなります。「LTC6950の使用によるA/Dコンバータのサンプル・クロック入力の駆動」のセクションで説明するように、この構成はA/Dコンバータを駆動する場合にも推奨します。

PECLx出力と多数の標準的な入力レシーバとのインタフェース方法を図41に示します。LVDS入力の駆動はいくぶん特殊なケースです。ほとんどのLVDS入力は、広範囲の入力信号振幅および同相電圧レベルを許容できるように設計されてい


LTC6950

626950f



LV/CM+

LV/CM–

6950 F42

V+

V+

V+

22

21

LV/CM+

LV/CM–

6950 F43

V+

V+

V+

22

21

図42．LV/CM出力の簡略回路図（LVDSモード、CMOS回路はシャットダウン）

図43．LV/CM出力の簡略回路図（CMOSモード、LVDS回路はシャットダウン）

ます。多くのLVDS入力では、単純な接続で十分です。低電圧の電源で動作するLVDS入力では、1.2Vの同相電圧レベルが必要です。この要件は、数本の抵抗を使用して信号のレベルを約1.8Vから1.2Vに移すことにより、容易に満たされます。この構成では、信号のピーク・トゥ・ピーク振幅も減少しますが、PECLx信号の方がLVDS信号より振幅がはるかに大きい（1600mVP-P（DIFF）に対して800mVP-P（DIFF））ので、LVDS

レシーバでの信号は、同相電圧レベルと電圧振幅の両方で正しいレベルになります。また、副次的な利点として、この構成によって伝送線路の近端部と遠端部の両方が終端されます。

LV/CM出力ドライバLTC6950は、LVDSまたはCMOSロジック出力ドライバとして構成できる出力ドライバを1つ内蔵しています（簡略回路図については、図42および43を参照）。レジスタh0BのLVCMSビットを1にプログラムすると、最大800MHzの周波数でLVDS互換動作が可能になります。このビットを0に設定すると、最大動作周波数が250MHzの2つのCMOS互換出力ドライバが構成されます。

出力ドライバをCMOS動作に合わせて構成した場合、レジスタh0BのCMSINVビットを1にプログラムすると、LV/CM–

（ピン21）でのCMOSロジック信号はLV/CM+（ピン22）でのCMOSロジック信号に対して反転します。CMSINVを0に設定すると、LV/CM+とLV/CM–の両方が同相になります。

CMOS出力の定格は250MHzですが、50MHzを超える周波数で動作させる場合はLVDS出力モードの使用を推奨します。CMOS信号方式（シングルエンド、大電流スパイク、広い信号振幅、低い容量性負荷駆動能力）は、周波数が低く相互接続長が短い場合に最も役立ちます。周波数が高く相互接続長が長い場合には、LVDS出力モードの方がはるかに適しています。LVDSは伝送線路を駆動する目的で設計されており、固有の差動的性質により優れたノイズ余裕度が得られます。


LTC6950

636950f



6950 F44

LVDS OUTPUT MODE, DC-COUPLED AND FAR END TERMINATED INTO LVDS

LVDS100Ω

LV/CM+

LV/CM–

LTC6950

ZO

ZO

CMOS OUTPUT MODE, DC-COUPLED AND DOUBLY TERMINATED INTO CMOS(SIGNAL SWING AT THE LOAD WILL BE REDUCED)

CMOS

100Ω

LV/CM+

LV/CM–

100Ω

VDD

10Ω

LTC6950

ZO

LVDS OUTPUT MODE, AC-COUPLED INTO LVPECL OR CML

THIS CIRCUIT WORKS WITH MANY LVPECL RECEIVER PARTS THAT CAN ACCEPT THE SMALLER LVDS SIGNAL SWING (800mVP-P(DIFF) FOR LVDS COMPARED TO 1600mVP-P(DIFF) FOR LVPECL)

3.3VLVPECLCML

3.3V

100Ω

LV/CM+

LV/CM–

LTC6950

ZO

ZO

1k1k

680Ω680Ω

CMOS OUTPUT MODE, DC-COUPLED INTO CMOS WITH A SOURCE TERMINATION(TRANSMISSION LINE SHOULD BE NO LONGER THAN 10cm)

CMOSLV/CM+

LV/CM–

10Ω

LTC6950

ZO

CMOS OUTPUT MODE, AC-COUPLED AND DOUBLY TERMINATED INTO CMOS(SIGNAL SWING AT THE LOAD WILL BE REDUCED)

CMOS

100Ω

LV/CM+

LV/CM–

100Ω

VDD

10Ω

LTC6950

ZO

図44．LV/CM出力インタフェースの構成。ZO信号トレースはすべて50Ωの伝送線路です。コンデンサはすべて0.1µFです。すべての抵抗およびコンデンサは、ドライバまたはレシーバの間の伝送線路により、ドライバまたはレシーバのできるだけ近くに配置しています。

CMOS信号が必要な場合、いくつかの一般的なインタフェースを図44に示します。直列の終端抵抗を使用するのが最も一般的な構成であり、伝送線路とCMOS入力の容量によって立ち上がり時間と立ち下がり時間が短くなるので、相互接続長が短い場合に適しています。二重終端回路は遠端部での信号振幅が減少するという問題があり、一部のCMOS入力回路では許容されない可能性があります。

LVCMSビットを1に設定すると、LV/CM出力はLVDS動作に合わせて構成されます。各種のロジック・タイプの入力に対する一般的なLVDS出力インタフェースを図44に示します。

PD_OUT4ビットまたはPD_DIV4ビットによってLV/CM出力の電源を切断すると、出力モードがLVDSとCMOSのいずれであっても出力は高インピーダンス状態になります。


LTC6950

646950f


CP

LOOP FILTER

LF(s)CI

CP2

VCO

6950 F45

47µF

CPICP

VCO±

(fVCO)

VCP+/2

4.99k

4.99k

VCP+

LTC6950

RZ

RP2

–

+

0.1µF

LTC1678


オペアンプを使用したループ・フィルタVCOの同調電圧範囲はLTC6950のチャージポンプの電圧範囲より広いことがあります。オペアンプを使用したアクティブなループ・フィルタを使用すると、LTC6950がこれらのVCOとインタフェースをとることができます。LTC6950の高性能を維持するには、適切なオペアンプを慎重に選択する必要があります。

オペアンプの入力同相電圧はLTC6950のチャージポンプの電源電圧の半分の値（VCP

+/2）にバイアスし、その出力電圧はVCOの同調範囲になるようにします。オペアンプを使ったループ・フィルタの一例を図45に示します。

オペアンプの入力バイアス電流はチャージポンプから供給されます。この電流を最小に抑えると、fPFDに関連したスプリアスが低く抑えられます。入力バイアス電流はチャージポンプのリーク電流（「電気的特性」のセクションを参照）より小さくして、スプリアス積の増加を防ぎます。

オペアンプのノイズ源の影響により、ループ帯域幅の近くで始まるシステム全体の位相ノイズが増加するので、オペアンプのノイズ源はPLLのループ・フィルタのハイパス特性で除去し、最小に抑えます。入力基準の電圧ノイズがRZの熱雑音より小さな低ノイズのオペアンプを選択します。さらに、オペアンプの利得帯域幅がループの帯域幅の少なくとも15倍あるようにし、位相マージンの減少を抑えます。LT1678はほとんどのアプリケーションで良好に動作するオペアンプです。VCOの入力に（図45のRP2とCP2によって形成される）R-Cローパス・フィルタを追加すると、オペアンプのノイズ源を制限します。このフィルタの帯域幅をPLLループの帯域幅の約15倍～20倍にして、ループの位相マージンの減少を抑えます。RP2を小さくして（できればRZよりはるかに小さくして）、そのノイズのループに対する影響を最小に抑えます。ただし、あまりに小さな値を選択すると、（オペアンプはこのフィルタのコンデンサをドライブする必要があるので）オペアンプが不安定になることがあります。

チャージポンプ出力でオペアンプを使用すると、VCOを同調できる電圧範囲が広がるので注意してください。ただし、ループの伝達関数が反転します。オペアンプを使用する場合は、レ

図45．オペアンプのループ・フィルタ

ジスタh06のCPINVビットを1に設定して、この反転を補償する必要があります。ただし、正のVCO伝達関数（正のKVCO）を仮定しています。ループの極性が正しくない場合、ループは正帰還となって機能しません。ほとんどのVCOのKVCOは正なので、CPINVビットを1に設定して、オペアンプをチャージポンプの出力で使用した場合のループ動作が正常になるようにします。

PCBレイアウトのガイドラインLTC6950には、デバイスの下の第1層に切れ目のないきれいなグランド・プレーンを備えたプリント回路基板（PCB）が必要です。内部グランド・プレーンを備えた多層基板を推奨します。電源とグランドのインダクタンスを最小限に抑えて、信号が互いに干渉しないようにPCBレイアウトを作成する場合には、注意する必要があります。

プリント回路基板のレイアウトでは、デジタル信号（シリアル・ポート、SYNCピン、STATピン）とアナログ信号（その他のすべての信号ピン）をできるだけ離すようにします。さらに、これらの信号を互いに絶縁するための障壁として、トップ層のグランド領域とグランド・ビアを使用します。


LTC6950

656950f


アプリケーション情報LTC6950のリファレンス入力、VCO入力、およびすべての信号出力は、伝送線路を使用して配線する必要があります。入力トレースはできるだけ短くして容量を最小限に抑えて干渉の捕捉をできるだけ少なくします。

LTC6950のデモンストレーション回路（DC1795）は、適切なPCBレイアウトの優れた例を実現しています。このデモ回路のファイルは、リニアテクノロジーのWebサイト

（www.linear-tech.co.jp）のLTC6950ランディング・ページにあります。

リファレンス信号の配線とスプリアスリファレンス発振器入力、チャージポンプ出力、およびVCO

入力の配線には、特別な注意が必要です。チャージポンプはPFDの更新周波数 fPFDで動作します。結果として生じる出力のスプリアス・エネルギーは小さく、VCO周波数を変調する前にループ・フィルタによってさらに減少します。ただし、PCBのレイアウトが不適切だと、LTC6950の本来のスプリアス性能が低下することがあります。リファレンス信号が、VCOの同調ラインまたは他のループ・フィルタの信号に結合しないよう注意する必要があります。いくつかの提言を以下に示します。

1. 各電源デカップリング・コンデンサ、特にVREF+、VCP

+、およびVVCO

+に接続するコンデンサには別々にグランド・ビアを使います。

2. リファレンス周波数信号はループ・フィルタおよびVCO

から物理的に離します。

3. リファレンス信号をチャージポンプ出力とループ・フィルタから分離するための障壁として、グランド領域とグランド・ビアを使用します。

電源のバイパスX5R、X7R、X6S誘電体などの高品質のセラミック・バイパス・コンデンサは、すべての電源ピン（V+、VP0

+、VP1+、VP2

+、VP3

+、VVCO+、VCP

+、およびVREF+）で使用するようにします。

可能であれば、各ピンに専用のバイパス・コンデンサを取り付けます。これは、0201サイズのコンデンサをLTC6950とともに上面層に配置することにより容易に実現できます。PCBの上面で0201サイズの0.01µFコンデンサを各ピンごとに1個使用

し、PCBの裏面で、選択したピンの対に0402サイズの0.1µF

コンデンサを追加で接続する方法が優れています。こうすると、良質な高周波バイパス処理が可能になり、チャネル間クロストークを最小に抑えることができます。1つの例外はVCP

+ピンで、このピンは0402サイズの0.1µFコンデンサをPCBの上面のピンに直接接続してバイパスするのが最善です。デモ回路1795は、良好な電源接続、適切なバイパス処理、およびコンデンサのグランド接続の優れた例を実現しています。

バイパス・コンデンサはできるだけピンに近づけて配置し、低インピーダンスの経路を通じてグランドに接続する必要があります。ピンとバイパス・コンデンサを接続するトレースは短くする必要があり、幅はできるだけ広くします。各コンデンサのグランド接続部には専用のグランド・ビアを設ける必要があり、トップ層のグランド・プレーンにも接続します。

露出パッド接続 – 信号グランド接続と熱伝達パッケージ下部の露出パッドはLTC6950の主要なグランド接続部であり、その接続はこのデバイスのほかのピンの場合と同様に重要です。最高の性能と良質な信号品位を保証するため、グランド・プレーンまでのインダクタンスは最小限に抑える必要があります。露出パッドは適合するPCBのランドに直接半田付けする必要があります。PCBのランド・パターンは、図46に示すように、多数のビアで内部のグランド・プレーンに接続します。ランド・パターンおよびランド・ビアの半田マスクに関する具体的な推奨事項については、リニアテクノロジーのWebサイトのパッケージ情報のページの「QFNパッケージユーザガイド」を参照してください。

さらに、LTC6950が発生する熱の大部分は、ダイからパッケージ底面の露出パッドを通ってプリント回路基板に移動します。都合のいいことに、信号グランド接続に関する前述のガイドラインにより、熱性能が最高のアセンブリおよびレイアウトが得られます。露出パッドを適合するPCBのランドに半田付けすると、最も直接的な熱的接続が得られます。このPCBランドを多数のビアを介してすべてのグランド層に接続することは、熱質量を加えて、熱をできるだけ放散する最善の方法にもなっています。


http://www.linear-tech.co.jp

LTC6950

666950f



熱伝達を最適にするには、相当な面積の半田マスクを除去して銅メッキ部分を外気に直接触れるようにしているPCBの裏面まで多数のビアを延ばします。露出面積は、PCBの上面にあるランド・パターン以上にします。デモ回路1795は、やはり、LTC6950のグランド接続処理の適切な例を信号と熱の観点から実現しています。

これらのガイドラインに従うことにより、良好な信号グランド接続と良好な熱接続を実現できます。ただし、グランド・プレーンにかなりの隙間がある場合やグランド・プレーンがデバイスの近くで狭くなっている場合は、この優れた手法の多くを実行できません。これが意図せずに起こりやすいのは、隣接した信号ビアまたは電源ビアの長い列がある場合です。これらのビア周辺の間隔は互いに非常に接近するか重なり合うことがあるので、グランド・プレーンの中に隙間ができる場合があります。極端な場合は、小さなグランド・アイランドが形成されることがあります。

グランド・プレーンの隙間が生じるLTC6950の1つの領域は、デバイスのPECLx出力（PECL0～PECL3）がある方の側（ピン1～16）です。最も困難な場合は、ストリップ線路の伝送線路（PCB内部のグランド・プレーン間に埋め込まれた伝送線路）を使用して、4つの出力すべてを配線する場合です。この問題を図47に示します。ストリップ線路の伝送線路を使用するには、下層までのビアを各出力ピンになるべく近づけて配置することが必要です。さらに、すべてのVPx

+電源ピンには電源プレーンまでのビアが1つ必要で、これも理想的には各ピンに近づけて配置します。図47に示すように、これらのすべてのビアが各ピンにできるだけ近づけて配置され（多くの理由で好都合）、1列に配置されている場合、この領域内のグランド・プレーンにはかなりの隙間があります。この隙間は、電気的にも熱的にも望ましくないものです。空きスペースがあると、PECLx出力の帰還信号経路でのグランドのインダクタンスが増加し、その方向での熱の移動が減少します。

GROUNDPLANE

PECLx SIGNALRETURN PATHSARE BLOCKED

THERMAL FLOWPATH BLOCKED

A ROW OF SIGNAL OR POWER VIAS CREATESA VOID IN THE GROUND PLANE

LTC6950 PACKAGE OUTLINE FOR REFERENCE

VIAS TO EXPOSED PAD

6950 F47

GROUNDPLANE

BETTER PECLxSIGNAL RETURNPATHS

BETTER THERMALFLOW PATHS

MOVING SOME VIAS MAINTAINS LOW GROUNDIMPEDANCE AND GOOD HEAT TRANSFER

LTC6950 PACKAGE OUTLINE FOR REFERENCE

VIAS TO EXPOSED PAD

図47．グランド・プレーンを間違って1列のビアで分割してしまい、グランドのインピーダンスが高くなり、熱伝達が不十分になることがあります。一部のビアを移動するか、千鳥に配置すると、問題は解決します

図46．多数のグランド・ビアを強調している、PCBのトップ・メタル層のピンおよび露出グランド・パッドの設計。ピン17、31、38、41、および48は信号グランドであり、露出パッドの金属に直接接続されることにも注意

6950 F46

PIN 1

VIAS TO GROUND PLANE


LTC6950

676950f


アプリケーション情報また、図47は、一部のビア（この場合にはPECLx出力ビア）をデバイスから離すことによって、電流および熱の移動の経路が開かれることも示しています。これは伝送線路の設計の観点からは理想的ではありませんが、グランド経路のインダクタンスと熱の移動を確実に改善します。あるいは、VPx

+電源ビアをデバイスからさらに引き離すことができる場合や、PCBの第1層上のマイクロストリップ線路をストリップ線路トレースの代わりに利用できる場合があるので、これにより、PECLx出力ビアの必要性を完全になくすことができます。

A/Dコンバータのクロック制御とジッタの要件きれいな信号にノイズを直接加えると、その信号対ノイズ比（SNR）は明らかに低下します。データ収集アプリケーションでは、ノイズの多いクロック信号できれいな信号をデジタル化することで、やはりSNRが低下します。この問題は、位相ノイズの代わりにジッタを使用して時間領域で説明するのが最善です。この説明では、ジッタがホワイト・ノイズ（周波数に対して強度が平坦）であり、ガウス分布に従うと仮定します。

A/Dコンバータ、入力信号アンプ、およびサンプリング・クロックから成る標準的なデータ収集回路に入力される正弦波信号を図48に示します。また、正弦波をそのゼロ交差点でサン

プリングするための3つの信号サンプリング・シナリオも示しています。

最初のシナリオでは、完全な正弦波入力をノイズのないアンプでバッファしてA/Dコンバータを駆動します。サンプリングは完全なゼロ・ジッタ・クロックによって行なわれます。付加ノイズまたはサンプリング・クロックのジッタがない場合、A/Dコンバータのデジタル化出力値は非常に明確に決まり、サイクル単位で完全に再現可能です。

2番目のシナリオでは、完全な正弦波入力をノイズの多いアンプでバッファしてA/Dコンバータを駆動します。サンプリングは完全なゼロ・ジッタ・クロックによって行なわれます。付加ノイズはデジタル化値の不確実性の原因となるので、SNRを低下させる誤差項が生じます。このシナリオでは、信号にノイズを加えることでSNRの低下が予想されます。

3番目のシナリオでは、完全な正弦波入力をノイズのないアンプでバッファしてA/Dコンバータを駆動します。サンプリングは付加ジッタのあるクロック信号によって行なわれます。信号はスルーイングしているので、前のシナリオの場合と同様、クロック信号のジッタはデジタル化値および誤差項での不確実性につながることに注意してください。この場合も、この誤差項はSNRを低下させます。

図48．ノイズの多いアンプとジッタのあるサンプリング・クロックのサンプリング誤差の影響を示す標準的なデータ収集回路

6950 F48

SINE WAVEINPUT SIGNAL WITH

NOISELESS AMP

SAMPLING CLOCK WITH ADDED JITTER

∆V = VERROR

tJ


NOISY AMP

SINE WAVEINPUT SIGNAL

PERFECT SAMPLING CLOCK

∆V = VERROR


NOISELESS AMP

PERFECT SAMPLING CLOCK

VSAMPLE

SAMPLING CLOCK

BITSADCAMP


LTC6950

686950f



図49．ジッタのあるクロックを使ってサンプリングした高速および低速の正弦波信号

6950 F49tJ

∆V = VERROR(SLOW)∆V = VERROR(FAST)

FASTSINE WAVE

SLOWSINE WAVE

実際のシステムには、いくらかの付加的なアンプ・ノイズといくらかのサンプル・クロック・ジッタの両方があります。いったん信号がデジタル化されると、SNR低下の根本原因（アンプ・ノイズかサンプリング・クロック・ジッタか）を突き止めるのは、実質的に不可能です。

サンプル・クロック・ジッタによってSNRが低下するのは、入力信号がスルーイングしている場合だけです。入力信号が静止信号（DC）の場合、サンプリングがいつ行われるかは問題になりません。さらに、高速のスルーイング信号は低速のスルーイング信号より誤差が大きく（ノイズが多く）なります。この影響を図49に示します。高速のスルーイング信号の誤差項が低速のスルーイング信号の場合よりどの程度大きいかに注意してください。データ・コンバータのSNR性能を維持するため、周波数が高い入力信号のデジタル化では、周波数の低い入力信号を使用するアプリケーションよりかなりジッタが少ないクロックが必要です。

ここで、fSIGはデジタル化する最高周波数の信号（Hz）であり、SNRdBはSNR要件（dB）であり、tJ（TOTAL）は全RMSジッタ（秒）です。全ジッタは、A/Dコンバータのアパーチャ・ジッタと、次式で計算されるサンプル・クロック・ジッタのRMS値の合計です。

tJ(TOTAL) = t 2

J(CLK) + t 2J(ADC)

あるいは、与えられた全ジッタについて、達成可能なSNRは次のように計算されます。

SNRdB = –20log10 2• π • fSIG • tJ(TOTAL)( )

これらの計算では、フルスケールの正弦波入力信号を仮定しています。入力信号が適度な波高率の複雑な変調信号である場合、この信号のピーク・スルーレートは比較的低くなり、サンプル・クロック・ジッタの要件が緩和される場合があります。

これらの計算も理論上の計算です。これらの計算では、分解能が無限でノイズのないA/Dコンバータを仮定しています。現実のすべてのA/Dコンバータには付加ノイズと分解能の制限の両方があります。A/Dコンバータの制限事項を考慮して、サンプリング・クロックを過剰に指定しないようにする必要があります。

図50は前出の式をプロットしたもので、与えられた入力信号のサンプリング・クロック・ジッタ要件や与えられたサンプル・クロック・ジッタに関する予想SNR性能を推定する簡単で手っ取り早い方法を示しています。

FREQUENCY OF FULL-SCALE INPUT SIGNAL (MHz)

SNR

(dB)

6950 F50

10 100 1000

108

54

102

90

78

66

96

84

72

60

48

TOTAL CLOCKJITTER (RMS)

10fs20fs50fs100fs200fs500fs1ps2ps5ps10ps20ps50ps

図50．SNRと入力信号周波数とサンプル・クロックのジッタ

入力信号の周波数がサンプル・クロックのジッタ要件を決定することに注意することが重要です。実際のサンプル・クロック周波数は問題になりません。高周波数信号をアンダーサンプルする多くのA/Dコンバータ・アプリケーションには、特に困難なサンプル・クロック・ジッタ要件があります。

サンプリング・クロック・ジッタによるSNRの低下では、直観的感覚を得るのに前述の説明が役立ちました。量的には、与えられたアプリケーションの実際のサンプル・クロック・ジッタ要件は以下のように計算されます。

tJ(TOTAL) = 10

–SNRdB

20

2• π • fSIG


LTC6950

696950f



A/Dコンバータのサンプル・クロック入力の駆動要件最近の高速、高分解能A/Dコンバータは、多くの点で実験室用機器に匹敵する途方もなく繊細な部品です。帯域幅が広くダイナミックレンジが広いので、A/Dコンバータのアナログ信号入力、電圧リファレンス、またはサンプリング・クロック入力にノイズや干渉信号があると、デジタル化データに簡単に現われます。すべてのA/Dコンバータの性能を最大限発揮させるため、サンプリング・クロック入力はきれいな低ジッタ信号で駆動する必要があります。

標準的なA/Dコンバータのサンプル・クロック入力の簡略版を図51に示します。この場合、入力ピンには、符号化入力の場合、ENC±というラベルが付けられます。一方で、一部のA/

Dコンバータでは、クロック入力の場合、入力CLK±というラベルが付けられます。この入力は、差動の制限アンプ段と、A/

Dコンバータのトラック・ホールド段を直接制御する後段のバッファで構成されています。

アンプにはそれ自体のノイズがあるので、サンプル・クロック入力アンプには高速スルーイング入力信号によるメリットもあります。クロスオーバー領域で急速にスルーイングすることにより、遷移が低速の場合はアンプのノイズによって発生するジッタが少なくなります。

図51に示すように、A/Dコンバータのサンプル・クロック入力は、通常は差動です。アンプはシングルエンド入力信号で正常に動作しますが、差動サンプリング・クロックを使用すると通常は最高の性能が得られます。

LTC6950は、これらすべてのサンプル・クロック入力要件を満たします。出力信号は差動、低位相ノイズ（したがって低ジッタ）であり、立ち上がり時間および立ち下がり時間の特性が急峻で、伝送線路を十分過ぎる信号振幅で高速に駆動します。

最高の位相ノイズ性能を得る場合には、LTC6950のPECLx

出力を推奨します。LVDS信号およびCMOS信号は良好な位相ノイズ性能を実現しますが、PECLx出力の位相ノイズが最小です。

伝送線路と終端立ち上がり時間と立ち下がり時間が短い高速信号処理回路の相互接続では、終端を適切に整合した伝送線路を使用することが必要です。伝送線路はストリップ線路、マイクロストリップ線路、それ以外の設計形態のいずれも可能です。伝送線路設計の詳細な説明は、このデータシートの範疇を超えています。伝送線路の特性インピーダンスと終端インピーダンスとの間に不整合があると、信号の一部が反射して戻り、伝送線路の反対側の端に向かいます。開放終端または短絡終端といった極端な場合では、すべての信号が反射して戻ります。

この信号反射は、波形のオーバーシュートやリンギングにつながります。リンギングの周波数は伝送線路通過時の伝播遅延に反比例し、伝播遅延は主に線路の長さに依存します。リンギングの振幅は、伝送線路の特性インピーダンスと、線路のそれぞれの端での終端インピーダンスとの間の不整合の程度に依存します。不整合が大きいほど、反射お

図51．サンプル・クロック入力の簡略回路図

VDD

TYPICAL ADC

6950 F54

1.2V

10kENC+

ENC–

入力アンプには、制限に入るための最小入力信号振幅が必要です。サンプリング・クロック信号の振幅は、最小要件よりある程度大きくして、入力アンプがすべての条件下で制限することを保証するものの、A/Dコンバータを損傷させるほど大きくはしないようにします。標準的な最小入力信号レベルは、300mVP-P（DIFF）～400mVP-P（DIFF）の範囲内です。


LTC6950

706950f


よびリンギングの振幅は大きくなります。低インピーダンスのドライバと高インピーダンスのレシーバを使用した伝送線路終端の3つの方法を図52に示します。

遠端部の終端は、伝送線路の並列終端または分路終端と呼ばれることがあります。その目的は、伝送線路のインピーダンスを整合し、ドライバに信号が反射しないようにすることです。遠端部に不整合があると、最初の信号の一部が反射してドライバに返されます。低インピーダンスのドライバと伝送線路との整合が不十分だと、この反射信号の大半は再反射してレシーバに返されます。この信号の往復は、最終的に反射信号エネルギーが尽きるまで続きます。

近端部の終端は、信号源終端、直列終端、または逆終端と呼ばれることがあります。その目的は、伝送線路のインピーダンスを整合し、遠端部からの反射信号が再反射してレシーバに返されないようにすることです。遠端部のレシーバは高インピーダンスで伝送線路との整合が不十分なので、信号のほとんどが反射してドライバに返されます。信号源で終端すると、この反射信号の大半が吸収されますが、インピーダンスの不整合がある場合は、一部の信号が再反射してレシーバに返されます。この信号の往復は、最終的に反射信号エネルギーが尽きるまで続きます。

近端部と遠端部の終端は、二重終端と呼ばれることがあります。より単純な遠端部または近端部の終端よりも二重終端が有利な点は、遠端部に不整合がある場合、その反射は大部分が近端部の終端によって吸収されることです。したがって、再反射信号は反射するたびにかなり小さくなるので、反射エネルギーは急激に減衰します。

二重終端の不利な点は、レシーバでの信号レベルが、信号源の信号の振幅のわずか半分であることです。ただし、この信号振幅の減少は、多くの場合は許容できます。近端部の終端で使用した直列抵抗によって、信号に一定のノイズも加わるからです。

二重終端は、より堅牢で寛容なシステム設計に役立ちます。伝送線路の特性インピーダンスに影響するプリント回路基板（PCB）の量産時のばらつきを、より容易に吸収できます。また、終端抵抗値のばらつきとその非理想特性もあまり重要ではありません。伝送線路を二重終端にすれば、付加ノイズがある程度増えるという代償はありますが、優れた信号品位をより簡単に実現することができます。

A/Dコンバータのサンプル・クロック入力の信号品位要件図51は、A/Dコンバータのサンプル・クロック入力の簡略回路図です。簡略回路図では、回路詳細の多くを省略し、また回路内の寄生素子も省略しています。これらの寄生素子は、A/Dコンバータのサンプル・クロック入力信号品位の要件に重要な役割を果たします。

ロジック・アプリケーションは、信号のオーバーシュートやリンギングがかなりの大きさになっても許容することができます。ロジック・システムが正常に動作するための唯一の要件は、ロジック0およびロジック1の状態が分離できるということです。ロジック0またはロジック1の状態信号に大量のリンギング、リップル、および干渉があっても、ロジック・システムではほとんど心配ありません。


図52．伝送線路の終端方法（ZO = 50Ω）

6950 F52

NEAR AND FAR END TERMINATION(DOUBLE TERMINATION)

100Ω50Ω

50ΩZO

ZO

NEAR END TERMINATION(SERIES TERMINATION)

50Ω

50ΩZO

ZO

FAR END TERMINATION(PARALLEL OR SHUNT TERMINATION)

100Ω

ZO

ZO


LTC6950

716950f


アプリケーション情報A/Dコンバータのサンプル・クロック入力は、信号品位の要件がロジック入力とは異なります。実際、A/Dコンバータのサンプル・クロックがロジック信号とみなされることはありません。むしろ、ミキサの局部発振器（LO）の入力信号に似ています。ここでは、信号のノイズ、リンギング、および干渉物が対象の信号に印加されます。ただし、ミキサ・アプリケーションでは、不要な帯域外信号が出力で容易に除去されることがよくあります。A/Dコンバータのサンプリングの性質上、不要な高周波数信号が対象の周波数帯に折り返し、目的の信号を乱すことがあります。A/Dコンバータの場合には、アナログ入力信号に加えて、デジタル化データにノイズ、リンギング、および干渉が現われる場合があり、デジタル・フィルタ処理で容易に除去することはできません。

寄生信号の経路を考慮しない場合は、入力アンプが制限していれば、A/Dコンバータのサンプル・クロック入力でのノイズまたはリンギングは影響がないように見えます。ただし、A/Dコンバータのサンプル・クロック入力にはいくつかの寄生素子があり、これらがトラック・ホールド回路への信号経路と、最終的にはデジタル化データへの信号経路になります。チップ上のレイアウトとデバイスの寄生容量により、不要な高周波数信号がトラック・ホールド回路と結合する1つの経路が生じます。もう1つの経路はA/Dコンバータの基板抵抗です。この抵抗は有限なので、この経路を介した結合も可能です。これらの経路による結合は大きく弱められますが、最近のA/DコンバータはSFDRが100dBを超えているので、結合信号がデジタル化データに現われることはほとんどありません。

LTC6950の使用によるA/Dコンバータのサンプル・クロック入力の駆動前述したように、最高の位相ノイズ性能を得る場合には、LTC6950のPECLx出力を推奨します。これらの出力は、標準のLVPECLデバイスとのインタフェースを行う目的で設計されていますが、遠端部だけを終端した伝送線路を駆動します。このように構成すると、信号はLVPECLの規格に適合し、振幅は非常に大きく1.6VP-P（DIFF）になります。LVPECLシステムでのみ遠端部の終端を使用すると、消費電力、信号振幅、および信号品位（オーバーシュートとリンギング）の兼ね合いが生じます。

A/Dコンバータのサンプル・クロック入力をLTC6950のPECLx出力を使用して駆動する場合、PECLx出力によって非常に短時間の立ち上がり時間および立ち下がり時間（標準で150ps未満）が得られるので、通常は完全なLVPECLロジック互換信号を供給する必要はありません。検討するべき1つの方法は、伝送線路の近端部と遠端部を両方とも終端してPECLx出力を使用することです。信号は遠端部で減衰し、LVPECL信号レベルの規格を満足しませんが、A/Dコンバータの大半のサンプル・クロック入力では、正規のLVPECLレベル信号は必要ありません。

図53は、この要件を満たす3つのPECLx出力構成を示しています。ある構成では同相電圧が標準のLVPECL同相電圧であり、別の構成では同相電圧レベルが1.2Vまで低下しています。PECLx出力はデューティ・サイクルが50%の信号なので、最後の構成で示すように、出力のAC結合も実行可能な解決策です。

図53．A/Dコンバータのサンプル・クロック入力への PECLx出力の接続（ZO = 50Ω）

6950 F53

PECLx OUTPUT IBIASx ENABLED

AC-COUPLEDINTO ADC WITH A SELF BIASED INPUT

100Ω27.4Ω

PECLx+

PECLx–

27.4Ω

LTC6950

ZO

ZO

PECLx OUTPUT IBIASx ENABLED

ADC THATCAN ACCEPTA 1.8V COMMONMODE SIGNAL

100Ω27.4Ω

PECLx+

PECLx–

27.4Ω

LTC6950

ZO

ZO

PECLx OUTPUT IBIASx DISABLED

ADCWITH 1.2V COMMONMODE LEVEL

54.9Ω

PECLx+

PECLx–

54.9Ω

LTC6950

ZO

ZO

95.3Ω

95.3Ω

ADC

ADC

ADC

49.9Ω

49.9Ω


LTC6950

726950f


直列の近端部終端は27.4Ωであり、50Ωではないことに注意してください。LTC6950のPECLx出力インピーダンスは約5Ωであり、考慮に入れる必要がありますが、近端部の終端抵抗が50Ω未満である最も大きな理由は、終端抵抗によって信号にノイズが付加されることです。したがって、ここに示す近端部の終端では、伝送線路のインピーダンス整合の量産時のばらつき（信号の品位）と付加ノイズとの兼ね合いが生じます。遠端部の終端が伝送線路の特性インピーダンスに完全に整合する場合、近端の終端はまったく必要ありません。ただし、完全な整合は実現しにくいので、最初は基板に抵抗を取り付けない場合でも、近端部の直列終端のPCBレイアウトで準備することを強く推奨します。

PECLx出力は最高のA/Dコンバータ・サンプル・クロック・ドライバ性能を発揮しますが、LVDS出力もやはり非常に優れた性能を発揮できます。PECLx出力と比較すると、LVDS

出力は1/f位相ノイズが高く、位相ノイズフロアはわずかに高めです。このわずかに高い位相ノイズおよびジッタは、それでも多くのA/Dコンバータ・アプリケーションで適しています。A/Dコンバータのサンプル・クロック入力をLVDS出力ドライバを使用して駆動する場合は、図54に示すように、伝送線路の遠端部で1本の100Ω抵抗を使用するのが最善です。


高性能、高周波のA/Dコンバータのサンプル・クロック入力を、CMOS出力を使用して駆動するのは推奨しません。LVDS出力モードの場合と同じ出力ピンを使用すると優れた性能が得られるので、信号の配線をかなり長くする場合には確かに適しています。ただし、一部のA/DコンバータではCMOSレベルのサンプル・クロック信号が必要です。

これらの場合には、LTC6950とA/Dコンバータの間の接続を、図55に示すように部分的な信号源終端を使用してできるだけ短くします。

図54．A/Dコンバータのサンプル・クロック入力への LVDS出力の接続（ZO = 50Ω）

図55．A/Dコンバータのサンプル・クロック入力への CMOS出力の接続（ZO = 50Ω）

6950 F54

LVDS OUTPUT MODE, DC-COUPLED WITH A FAR END TERMINATION INTOTHE ADC’S SAMPLE CLOCK INPUT

ADCWITH 1.2V COMMON MODEVOLTAGE

100Ω

LV/CM+

LV/CM–

LTC6950

ZO

ZO

ADC

6950 F55

CMOS OUTPUT MODE, DC-COUPLED INTO AN ADCREQUIRING A CMOS LEVEL SAMPLE CLOCK

(TRANSMISSION LINE SHOULD BE NO LONGER THAN 10cm)

ADC REQUIRINGA CMOS LEVELSAMPLE CLOCK

LV/CM+

LV/CM–

10Ω

LTC6950

ZO ADC


LTC6950

736950f


標準的応用例

6950

F56

LV/C

M+

LV/C

M–

DIVI

DE1

TO 6

3DE

LAY

0 TO

63

PECL

3+

PECL

3–DI

VIDE

1 TO

63

DELA

Y0

TO 6

3

PECL

2+

PECL

2–DI

VIDE

M =

10

DELA

YDE

L =

0

PECL

1+

PECL

1–DI

VIDE

1 TO

63

DELA

Y0

TO 6

3

PECL

0+

PECL

0–

196Ω 0.66

µF10

0pF 10

0pF

100p

F

1GHz

VCS

OCR

YSTE

KCV

CSO-

914-

1000

100M

Hz REF

OSC

LTC6

950

SETT

INGS

:R

= 1,

N =

10

f PFD

= 1

00M

HzI C

P =

11.2

mA

LOOP

BW

= 4

.2kH

zM

2 =

10 (f

PECL

2 =

100M

Hz)

IBIA

S2 =

1 (I

NTER

NAL

BIAS

ON)

ALL

OTHE

R DI

VIDE

RS A

NDOU

TPUT

S PO

WER

ED D

OWN

49.9

Ω

49.9

Ω

49.9

Ω

49.9

Ω

49.9

Ω

49.9

Ω56

nF

DIVI

DE1

TO 6

3DE

LAY

0 TO

63

VCO+

V CP+

VCO–

SCLK

CSSDO

SDI

STAT

2

STAT

1

SYNC

SYNC

CONT

ROL

SERI

ALPO

RT

37.4

Ω

150Ω

150Ω

CHAR

GEPU

MP

PHAS

EFR

EQUE

NCY

DETE

CTOR

N =

10

R =

1

REF+

REF–

LTC6

950

TO/F

ROM

PROC

ESSO

R

V CM

A IN+

A IN–

GND

REFH

REFL

REFH

REFL

PAR/SE

R

GND

GND

V DD

PAR/SE

R

D11

D10 D9 D8

OVDD

OGND

CLKO

UT+

CLKO

UT–

D7 D6 D5 D4

1 2 3 4 5 6 7 8 9 10 11 12

36 35 34 33 32 31 30 29 28 27 26 25

SPI P

ORT

GND

ENC+

ENC–

CSSC

KSD

IV D

D1.

8VD0

D1D2

D3

2423

2221

1918

1716

1514

3738

3940

4142

4344

4647

4548 13V D

D

1.8V

V DD

SENS

EV R

EFSD

O

SDO

GND

OFD1

5DN

CD1

4D1

3D1

2

1.8V

0.1µ

FLT

C216

5

0.1µ

F 0.1µ

F

0.1µ

FGN

D

20

DIGI

TAL

OUTP

UTS

R51

100Ω

0.1µ

F

2.2µ

F

0.1µ

F

0.1µ

F

0.1µ

F

0.1µ

F

+ – + –

– + – +

CN1

V+

5V

100M

Hz

25Ω

25Ω

50Ω

T1

ANAL

OG IN

PUT

315.

5MHz

PUR

ESI

NEW

AVE,

–1d

BFS

T1: M

A/CO

M E

TC1-

1-13

CN1:

AVX

W2L

14D2

25M

AT

GND

CP

3.3V

1µF

1µF

0.1µ

F

0.1µ

F

0.1µ

F

0.1µ

F

0.1µ

F

図56．L

TC21

65 1

00M

SPS、

16ビット

A/Dコンバータのエンコード・サンプル・クロック入力を駆動する

LTC6

950


LTC6950

746950f


標準的応用例

LTC2165のクロックを制御するLTC6950 128KポイントのFFT、fIN = 315.5MHz、

–1dBFS、100Msps

図57．LTC2165からのFFT（fIN = 315.5MHz）、サンプル・クロックはLTC6950が供給（100MHz）

FREQUENCY (MHz)

TOTAL SYSTEM SNR = 68.8dBLTC6950 + VCSO JITTER = 109fsRMS

0 10–120

AMPL

ITUD

E (d

BFS)

–110

–100

–80

0

6950 TA03

20 30 40 50

–60

–40

–20

–90

–70

–50

–30

–10


LTC6950

756950f

リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。

パッケージ最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。

5.00 ±0.10(2 SIDES)

注記：1. 図は JEDECのパッケージ外形ではない2. 図は実寸とは異なる3. すべての寸法はミリメートル

PIN 1TOP MARK(SEE NOTE 6)

47

1

2

BOTTOM VIEW—EXPOSED PAD

3.63 ±0.10

7.62 ±0.10

7.50 REF9.00 ±0.10(2 SIDES)

0.75 ±0.05

R = 0.125TYP

0.25 ±0.05

(UHH) QFN 0409 REV Ø

0.50 BSC0.200 REF

0.200 REF

0.00 – 0.05

RECOMMENDED SOLDER PAD PITCH AND DIMENSIONSAPPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED

3.50 REF

0.40 ±0.10

0.00 – 0.050.75 ±0.05

0.70 ±0.05

0.50 BSC

7.50 REF (2 SIDES)

3.50 REF(2 SIDES)

4.10 ±0.05(2 SIDES)

5.50 ±0.05(2 SIDES)

7.62 ±0.05

3.63 ±0.05

8.10 ±0.05 (2 SIDES)9.50 ±0.05 (2 SIDES)

0.25 ±0.05

PACKAGEOUTLINE

4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まないモールドのバリは（もしあれば）各サイドで 0.20mmを超えないこと5. 露出パッドは半田メッキとする6. 灰色の部分はパッケージの上面と底面のピン 1の位置の参考に過ぎない

PIN 1 NOTCHR = 0.30 TYP OR

0.35 × 45° CHAMFER

UHH Package48-Lead Plastic QFN (5mm × 9mm)

(Reference LTC DWG # 05-08-1845 Rev Ø)

48

http://www.linear-tech.co.jp/designtools/packaging/

LTC6950

766950f

LINEAR TECHNOLOGY CORPORATION 2014

LT1214 • PRINTED IN JAPANリニアテクノロジー株式会社102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 FAX 03-5226-0268 www.linear-tech.co.jp/LTC6950


ABSO

LUTE

PHA

SE N

OISE

(dBc

/Hz)

–100

–110

–120

–140

–160

–130

–150

–170

–180

6950 TA02b

NOTES 8, 11, 15RMS JITTER = 93fs(INTEGRATED 100Hz TO 62.5MHz)fPFD = 100MHzLOOP BW = 12kHz

関連製品

標準的応用例

6950 TA01a

LV/CM+

TO FPGA

TOADC ORDAC


DELAY0 TO 63

PECL3+


DELAY0 TO 63

PECL2+


DELAY0 TO 63

PECL1+


DELAY0 TO 63

PECL0+

PECL0–

TO/FROMPROCESSOR

DIVIDE1 TO 63

DELAY0 TO 63

VCO+

CP

VCP+V+

5V3.3V

VCO–

SCLK

CS

GND

SDO

SDI

STAT2

STAT1

SYNC

150Ω150Ω

37.4Ω

422Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω

49.9Ω49.9Ω

0.01µF

0.01µF

0.1µF

0.1µF

0.1µF

0.1µF

8.2nF

0.01µF

SYNCCONTROL

SERIALPORT

CHARGEPUMP


R DIVIDER

REF+

REF–

LTC69501GHz VCSOCRYSTEK

CVCSO-914-1000

100MHzREFOSC

1µF 1µF

製品番号説明注釈PLLおよびクロック・バッファLTC6945 350MHz～6GHz PLLシンセサイザ整数分周方式PLL、正規化された帯域内位相ノイズフロア：–226dBc/Hz

LTC6946-1/ LTC6946-2/ LTC6946-3

374MHz～3.7GHzのPLL＋VCO/514MHz～4.8GHzのPLL＋VCO/638MHz～5.8GHzのPLL＋VCO

整数分周方式PLL、広帯域出力位相ノイズフロア：–157dBc/Hz、正規化された帯域内位相ノイズフロア：–226dBc/Hz、スプリアス出力：–100dBc未満

LTC6957 低位相ノイズのデュアル出力バッファ位相ノイズフロア < –160dBc/Hz

A/DコンバータLTC2208 16ビット、130Msps、3.3V ADC、LVDS出力 1250mW、SNR：77.7dB、SFDR：100dB、64ピンQFNパッケージLTC2157-14/ LTC2156-14/ LTC2155-14

14ビット、250Msps/210Msps/170Msps、 1.8VデュアルADC、DDR LVDS出力

650mW/616mW/567mW、SNR：70dB、SFDR：90dB、 64ピンQFNパッケージ

LTC2157-12/ LTC2156-12/ LTC2155-12

12ビット、250Msps/210Msps/170Msps、 1.8VデュアルADC、LVDS DDR出力

588mW/543mW/495mW、SNR：68.5dB、SFDR：90dB

レシーバ・サブシステムLTM®9002 14ビット・デュアル・チャネルIF/ベースバンド・

レシーバ・サブシステム高速ADC、パッシブ・フィルタ、および固定利得差動アンプを内蔵

LTM9003 12ビット・デジタル・プリディストーション・レシーバ

入力周波数範囲が0.4GHz～3.8GHzの12ビット ADCダウンコンバーティング・ミキサを内蔵

PECLx閉ループ位相ノイズ、 fVCSO = 1GHz、Mx[5:0] = 8、

fPECLx = 125MHz






http://www.linear-tech.co.jp/LTC6957-1








http://www.linear-tech.co.jp/LTM9002

http://www.linear-tech.co.jp/LTM9003

ltc6950 - クロック分配回路を内蔵した1.4ghz低位相ノイズ、低 …€¦ · 49.9˜...

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