- 1 -

最 終 硏 究 報 告 書

자동설계 환경구축에 관한 연구(II)

수행연구기관 한국전자통신연구소:

과 학 기 술 처

- 2 -

제 출 문

과학기술처장관 귀하

본 보고서를 반도체 자동설계 기술개발 사업 중 자동설계환경구축에 관한 연구 과제" " " ( )"Ⅱ

의 최종보고서로 제출합니다.

1990. 7. 28.

수행연구기관총괄연구책임자연구책임자선임연구원

::::

한국전자통신연구소이 철 동이 철 동곽명신 김경식,김용주 김정범,오창준 이현찬,임종석 장덕호,

연 구 원 : 강 인 권종기,김 준 박성범,배영환 백영석,엄낙웅 이제현,전병윤 정영숙,

기 능 원 : 권미순 김미자,

- 3 -

과학기술처장관 귀하

반도체 자동설계 기술개발 사업 중 자동설계환경구축에 관한 연구 과제의 최종연구보" " " ( )"Ⅱ

고서를 별첨과 같이 제출합니다.

1990. 7. 28

주관연구기관총괄연구책임자연 구 책 임 자주관연구기관장

한국전자통신연구소:이 철 동 인: ( )이 철 동 인: ( )경 상 현 직인: ( )

- 4 -

위 탁 연 구 기 관

툴 분야A.

경북대학교1.

연구책임자 안광선:

연 구 원 김명수 백덕화: ,

연구보조원 김재우 서성환: ,

경북대학교2.

연구책임자 하영호:

연 구 원 이광호 조석제: ,

연구보조원 이지현 김석동 심재창 이준재: , , ,

서울대학교3.

연구책임자 전주식:

연 구 원 이재황 엄성용 장경선 김재범 정성태: , , , ,

인천대학교4.

연구책임자 조중휘:

연구보조원 이연옥 김영준: ,

청주대학교5.

연구책임자 이천희:

연 구 원 최병갑:

연구보조원 김환석 이용희 허진영: , ,

충남대학교6.

연구책임자 이기준:

연 구 원 공민식 장 웅 이왕환: , ,

- 5 -

포항공과대학7.

연구책임자 김영환:

한양대학교8.

연구책임자 정정화:

연 구 원 강병익 이승호: ,

연구보조원 송현석 서석진: ,

홍익대학교9.

연구책임자 원유헌:

연 구 원 김충석:

연구보조원 김현배:

분야B. DB

고려대학교10.

연구책임자 박명순:

연구보조원 황진경 김창석 문병인 정재준: , , ,

단국대학교11.

연구책임자 신인철:

연 구 원 이준모 신봉회: ,

연구보조원 김철원 김태형 성용: , ,

전북대학교12.

연구책임자 강현석:

연 구 원 황용주 최숙영: ,

부산대학교13.

연구책임자 홍봉희:

연구보조원 김영주 배현주 남재현 박창민 류복수: , , , ,

- 6 -

전북대학교14.

연구책임자 이문호:

연 구 원 황재경 박주용: ,

연구보조원 양근호 이광재: ,

한국과학기술원15.

연구책임자 김형곤:

연 구 원 임기홍 권용무 박종현 김창락: , , ,

한국과학기술원16.

연구책임자 이황수:

연 구 원 김진율 조윤석 유순영: , ,

연구보조원 고영훈:

분야C. MPW

경북대학교17.

연구책임자 정호선:

고려대학교18.

연구책임자 차균현:

성균관대학교19.

연구책임자 정강민:

연구보조원 이종협 김성환: ,

연세대학교20.

연구책임자 한탁돈:

울산대학교21.

연구책임자 이종화:

연구보조원 성일 신윤관: ,

- 7 -

한양대학교22.

연구책임자 임인칠:

연 구 원 홍인식:

보조연구원 정성호 이승호 김주형 김대영 양동준 한충석 남택용: , , , , , ,

영남대학교23.

연구책임자 서희돈:

연 구 원 박종화 박정량 유명춘: , ,

전북대학교24.

연구책임자 김종교:

연 구 원 최규훈 문홍진 문성룡: , ,

연구보조원 정광재 김동석 문상균: , ,

한국과학기술원25.

연구책임자 박송배:

연 구 원 김영환 이상오: ,

경북대학교26.

연구책임자 박종식:

연 구 원 보 양창섭 정창훈: ,

전북대학교27.

연구책임자 김동용:

중앙대학교28.

연구책임자 황호정:

연구보조원 이종렬 윤빈영: ,

충남대학교29.

연구책임자 홍봉식:

연 구 원 김대영 이기준 류장렬 이왕환 윤현로: , , , ,

- 8 -

요 약 문

제목I. :

자동설계환경구축에 관한 연구( )Ⅱ

연구개발의 목적 및 중요성.Ⅱ

정보화 사회의 중추적 역할을 담당하고 있는 컴퓨터 통신 기타 전자 시스템들의 소형화 및,

다기능화는 앞으로도 더욱 가속화될 것으로 예견되고 있다 이러한 기술의 진보는 반도체.

집적회로의 뒷받침이 필수적이다 오늘날 의 집적도는 한 개의 칩 안에 수만 내지 수. VLSI

십 만개의 능동 소자를 가질 수 있으며 재료 및 공정 기술의 발전 추세로 보아 수백만개의,

소자를 갖는 도 조만간 출현될 것으로 예견된다 이러한 구현에서 가장 문제가VLSI . VLSI

되고 있는 것은 공정 및 제조 기술보다 첨단 설계에서 발생하는 시간 및 공간 복잡도VLSI

문제이다 이러한 문제를 해결하기 위해 컴퓨터를 활용하려는 기술은 이미 여년전부터 시. 20

작되었으며 컴퓨터 지원 설계 에서 자동설계, (Computer-Aided Design) (Design Automation)

의 개념으로 바꾸어 놓을 만큼 기술이 발전되어 이미 반도체 설계에 있어서 필수 불가결한

기술이 되었다.

반도체 설계를 위한 자동 설계 환경 기술은 설계의 합성 분석 검증 등을 위한 개별 툴과, ,

설계의 재료가 되는 설계 라이브러리 그리고 설계 데이터베이스 및 설계 과정 관리 등을 위

한 설계 데이터베이스 시스템으로 구분될 수 있다 지금까지는 주로 개별 툴 및 설계 라이.

브러리에만 기술 개발이 집중되었으나 의 고집적화에서 오는 데이터의 폭발적인 증가, VLSI

와 설계 과정의 복잡성에 효과적으로 대처하기 위하여 설계 데이터베이스 및 과정 관리의

연구가 활발해지고 있다.

- 9 -

국내의 경우는 반도체 기술이 매우 편협되게 발전되어 공정 기술이 그 성능을 좌우하는 기,

억소자 쪽에만 치중되었다 그 결과 설계 기술의 취약성에서 오는 전진 기술과의 특허권 분.

쟁과 같은 문제점이 발생되고 있다 설계 기술의 발전은 우선적으로 컴퓨터를 이용한 자동.

설계 환경 구축이 선행되어야만 가능한데 지금까지 학교나 연구소에서 수행한 자동설계 기,

술의 연구 개발은 개별 툴들의 개발에만 치우쳐 있어 실제 설계 현장에서 활용하기에는 미

흡한 점이 많다.

본 연구는 이러한 설계 환경의 문제점을 해결하기 위하여 총체적인 관점에서 수행하VLSI

였다 즉 설계의 각 단계에서 필요한 자동설계 툴 분야와 설계 데이터베이스의 관리를 위한.

설계 데이터베이스 분야 설계 방법론 및 라이브러리 구축을 위한 의 세 가지 분야로, MPW

나누어 복합된 자동설계환경구축을 이루고자 하였다.

연구개발의 내용 및 범위.Ⅲ

툴 분야A.

반주문형 자동설계 기술개발1.

가 표준 셀 및 매크로 셀의 배치 배선 툴 개발.

셀 디자이너 개발 셀 디자이너는 표준 셀과 매크로 셀의 자동배치 배선(Cell Designer) :∙

툴로서 전자 자동 설계 시스템 에 포함되는, Electronic Design Automation System(EDAS)

반주문형 자동설계 툴이다.

셀 디자이너는 사용자에게 대화형 서비스를 제공하기 위해 전용에디터를 보유하고 있으∙

며 공용 데이터베이스로써 여러가지 툴들을 통합하고 있다 전용에디터는 의 그래픽, . SUN

패키지인 를 이용하여 개발되었다Sun View .

- 10 -

셀 디자이너의 입력은 를 기술한 네트리technology Technology Description File(TDE),∙

스트를 기술한 셀 라이브러리인 패드 정보를 기Yet Another layout Language(YAL), LIB,

술한 파일을 받는다 출력은 로 레이아웃을 기술하며PAD . Caltech Intermediate Form(CIF) ,

대화형의 목적으로 전용에디터에서 보이는 중간 결과로서 Floorplan Output File(FOF) Cell

를 출력한다block Output File(COF), Routing Output File(ROF) .

는 방식에 근거하여 새로운 방법을 제안하고 제시된Floorplanner partitioning and slicing∙

알고리즘을 구현했다 즉 매크로 셀의 모양을 중시하며 표준 셀들을 가능한 큰 블록으로 분. ,

할되도록 하는 방식으로서 가장 긴 변을 가진 매크로 셀을 기준으로 하여 분할의 방향과 분

할 면적비를 낸다.

표준 셀 블록 배치 배선기는 에 의해 정해진 와 의 블록내에 표floorplanner width height∙

준셀들을 적절한 셀 로 자동배치 배선하는 툴로서 과기처 과제 과제명 자동 설계row , '87 ( :

운용소프트웨어 연구 에서 개발되었던 를 개선 확) Standard CELL Layout Tool(SACELT) ,

장하여 활용한다.

매크로 셀 블록 배선기는 매크로셀의 각 핀에서 블록의 변으로의 배선을 수행한다4 .∙

채널 배선기는 의 배선에 적합한 를 사용한다 슬라이스트리의rectilinear region YACR2 .∙

를 따라서 채널의 순서를 결정하며 채널 배선기를 실행시켜 블록간의 배선을 완성hierarchy

시킨다.

- 11 -

배선은 채널이 주어졌을 때 로 채널의 주위를 따라Power/ground rectilinear first metal∙

서 배선이 이루어진다.

패드의 배치는 슬라이스 블록에서 외부로 배선된 핀에 가장 근접하도록 이루어진root∙

다 패드의 배선에도 를 이용한다. YACR2 .

전용 에디터는 자동배치 배선 결과를 화면상에 보인다 또한 입력 파일에서 설계 도면을.∙

얻기까지 사용자에게 대화형 서비스를 제공한다.

나 셀 라이브러리 구축 툴 연구.

셀 라이브러리를 구축하는 툴을 자체 개발하기 위한 방안으로서 기존 시스템인∙

를 이용하여 표준 셀 라이브러리를 에Generator Development Tool(GDT) CMOS technology

무관한 모듈 제너레이터로 구축한다.

다 레이아웃 툴 연구.

블록단위의 레이아웃 생성기의 부분 구현 및 레이아웃 최적화기의 이론 연구 레이아웃:∙

최적화기에 대한 기존 방법을 분석하고 그 개선 방향을 제시하며 블록 단위의 레이아웃 생,

성기는 사용자 인터페이스와 기능 및 개념적 설계를 수행하고 일부를 구체적으로 설계한다.

개발에 관한 연구 배선기는 채널 면적뿐 아니라 셀Over the cell Router : Over-the-cell∙

들이 놓여있는 셀 영역에서도 배선을 한다 따라서 채널 배선 밀도를 줄일 수 있는 네트는.

셀 영역에서 배선이 된다.

로부터 자동생성기의 완성 네트리스트로부터 디지털 논리Net-List Schematic Diagram :∙

회로의 을 자동적으로 생성하여 주는 를 개Schematic diagram schematic diagram generator

발한다.

- 12 -

의 인식 시스템 완성 집적 회로 칩의 영상으로부터 도면의 패턴을IC Layout Pattern :∙

추출하는 시스템을 개발한다.

라 시험 및 검증 툴 개발.

동기식 순서 논리회로의 자동시험 패턴에 관한 연구 시험 패턴 자동 생성 알고리( ) :∙ Ⅱ

즘을 연구하고 구현한다.

논리 시뮬레이터에 관한 연구 방식을 근High-Speed bitwise compiler-driven algorithm∙

간으로 하여 논리 시뮬레이터를 개발하였다 논리 시뮬레이터는 을 처리할. gate level logic

수 있고 언어로 구현하였다C .

의 개발에 관한 연구 개발의 첫 단GATE-LEVEL TIMING VERIFIER : Timing Verifier∙

계로서 임계경로 해석기인 를 개발하였다GAte-Level Timing Analyzer(GALTA) .

실리콘 컴파일러 개발사양 결정2.

가 상위 및 하위 합성기 사양결정.

실리콘 컴파일러 구조 결정 차기년도 수행할 연구의 전체 목표 및 연구방향 수립 개발: ,∙

될 실리콘 컴파일러의 성능 추정 개발에 필요한 인력 기술상의 어려운점 등 예측, , .

하드웨어 기술 입력 언어연구 실리콘컴파일러 개발시 상위수준에서의 입력언어 사용에:∙

대한 타당성과 당위성 검토 언어 사용시 수반하여야 할 연구분야 결정 적정언어의 선택 등, ,

에 관한 연구.

중간 형식 연구 및 사양 결정 상위수준 합성기에 필요한 정보를 포함할 수 있는 중간형:∙

식의 구조 연구 그 형식의 하나인 형태에 대한 정의, Control and Data Flow Graph(CDFG)

를 하고 특성 구성 구문 등에 대한 사양 결정, , .

- 13 -

데이터 패스 합성기 연구 및 사양 결정 데이터 패스 합성에 대한 개념 정립과 이를 위:∙

한 예제 설정과 임의 알고리즘을 사용하여 데이터 패스 합성에 대한 프로그램을 시험제작하

고 이것으로부터 필요한 사양 결정.

제어합성기 연구 및 사양 결정 제어합성을 위한 광범위한 연구분야를 우리 인력 및 기:∙

간에 맞게 축소시키고 우선 사용자에게 제어합성을 할 수 있는 환경조성을 목표로 하여 기,

존 툴들을 연결시켜 사용할 수 있는 환경을 구성.

모듈 생성기 사양 결정 모듈생성기 개발시 고려하여야 될 제약조건 개발 전략 등에 대: ,∙

한 원칙 제정과 전체 모듈 생성기의 구성도 모듈생성시 발생되어야 할 설계정보 파일 등과,

필요한 물리적 라이브러리의 정의.

시스템 인터그레이터 사양 결정 여러 가지 구성툴들을 연결시키고 관리할 수 있는 시:∙

스템 통합자로서의 기능정의 설계의 중간단계에서 설계자가 간섭할 수 있는 기능 제공 시, ,

스템 인터그레이터의 구성 결정.

나 연구. VHDL

개발 주요중간 언어 분석 중간코드 정의 개VHDL Analyzer : , VHDL , VHDL Analyzer∙

발 시험 및 수정, .

레벨의 논리 합성기 개발 레벨의 분석VHDL RT : RT VHDL , Behavioral Intermediate∙

생성 모델링과 설정Format(BIF) , VHDL Control Flow Graph(CFG) .

분야B. DB

워크스테이션용 자동설계 활용연구1. DBMS

를 기초한 설계 정보관리시스템의 설계 및 구현을 하였으며 이 시스템에서 사용될EDOMS ,

설계 정보의 데이터베이스를 구축하였다.

- 14 -

분산 자동설계 의 설계2. DBMS

호스트 컴퓨터와 워크스테이션간에 설계 오브젝트를 등록하거나 등록된 오브젝트 기능을 제

어된 방식으로 활용될 수 있는 기능을 설계 구현하였다check-in/check-out .

프레임워크 기술연구3. CAD

기존 시스템의 문제점과 프레임워크의 개념 요건을 분석하고 프레임워크의 구현을, , CAD

위한 방법론을 비교 검토한 후 오브젝트 중심개념에 의한 시스템 구조를 제안하였다.

설계 구축4. DB

가 의 설계에 관한 연구. On-Chip Instruction Cache

프로세서 사양에 따른 의 설계 및 시뮬레이션RISC On-chip Instruction Cache memory .

나 소자에 의한 구성 및 주변 구성에 관한 연. Bit Slice Prototype microcomputer S/W

구

이미 설계된 를 기본으로 를 제작한다CPU prototype micro computer .

다 영상신호처리를 위한 신경망의 시스토릭 어레이에 관한 연구. VLSI

기존의 영상 복원 기법에 대하여 알아본 후에 신경망과 영상복원 기법과의 관계를 도출하

고 시스토릭 어레이 방법으로 구현하기 위한 방법을 연구한다, mapping .

라 고성능 연상신호 처리전용 의 연상구조 설계 및 검증에 관한 연구. VLSI Processor

영상신호처리를 위한 연산구조와 하드웨어에 대해 연구하여 연산구조 및 병렬성을 지VLSI

향적 구조로 변환한다 또한 영상처리기 구조를 범용 컴퓨터로 실현하기 위한 설계도구를.

제작하고 이들을 이용하여 설계 및 검증을 수행한다.

- 15 -

마 고속 디지털 신호 처리를 위한 알고리즘 및 구조 연구와 의 설계. VLSI Processor

개발

을 이용한 격리단어 인식 시스템의 실시간 구현시 주요 이Hidden Markov model bottleneck

라 할 수 있는 과정을 가속화하기 위한 아키텍처를 제안Viterbi scoring Parallel pipelined

한다.

분야C. MPW

컴퓨터용 분야1. IC

가 신경회로망을 이용한 문자인식용 개발에 관한 연구. Chip

문식 분리과정을 제외한 전처리 과정에서 잡음제어 신형화 세선화 및 특징점 추출과정을, ,

단층구조 퍼셉트론 모델을 이용해 신경회로망 칩을 설계한다.

나 설계 및 제작에 관. CONTENT ADDRESSABLE AND REENTRANT MEMORY

한 연구

차 년도의 에 의 순차적인 을 수행하기 위한1 CAM matching data encoding SAE, On-chip

을 수행하기 위한 등을 추가한garbage coelectron Reentrant operation, mask operation

을 설계한다CARM .

다 비트 승산기 설계에 관한 연구. 4×4 CMOS FULL PIPELINE

부호가 수 자체에 포함되어 승산이 수행되는 2'S complementary Baugh-Wooley algorithm

을 이용한 비트 승산기를 설계한다4×4 .

라 가산기 설계에 관한 연구. Hybrid Prefix

미국 매사추세츠대학에서 개발한 을 이용하여Hybrid prefix computation algorithm leaf-cell

간 상호규칙성과 및 한계 제한 등으로 가산기를 설계한다fan-in fan-out CMOS .

- 16 -

마 신경회로망 모델 이용한 내용지정 메모리 설계에 관한 연구. (CAM)

신경회로망에 필요한 과 을 설계하여 을 구성한다neuron synapse cell CAM .

바 캐쉬 메모리의 의 설계에 관한 연구. 32-bit RISC On-Chip Controller

프로세서의 성능을 향상시킬 수 있는 캐쉬메모리의 제어부 및 태그부를 설계한다RISC .

신호처리용 분야2. IC

가 고속처리를 위한 개발에 관한 연구. LSI Pattern Data processor

화상처리등에 응용될 병렬처리의 저장되어 있는 를 처리한pattern data Processing

회로를 설계하고 차원 병렬 고속처리 를 개발한다Element(PE) , 2 processor .

나 알고리즘을 이용한. Dynamic Time Warp(DTW) Speech Signal Processing

의 설계Element

의 주문형 제작을 위한 을 각 방식으로 설계한DTW processor VLSI PE Cell digit pipelined

다.

다 설계 및 제작에 관한 연구. Modem chip functional block

을 구성하고 있는 기능블록 중 입력신호를 받아 두개의 신호 신호와MODEM , in-phase

신호를 출력시키는 와 수신신호를 일정한 신호 로 끌어올리는quadrature Hilbert level AGC

회로를 한다.

산업용 분야3. IC

가 게이트를 이용한 연산증폭기와 의 설계. CMOS switched-capacitor filter

에 있어서 커패시터 값들에 의한 의 를 향상시켜 주기 위해서Bandpass filter filter sensitivity

개념을 도입하여 를 설계한다N-path filter switched-capacitor filter .

나 전류제어 연산증폭기 개발. CMOS (OTA)

수입에 의존하고 있는 소자를 개발하기 위하여 소자 분석과 더불어 입력선형OTA OTA

영역을 증가시키기 위해 를 도입한 을 개발한다cross-coupled pair OTA chip .

- 17 -

다 기억소자의 회로 개발에 관한 연구. Testing

기억소자의 회로의 의 검사 및 수정이 가능한testing double, triple error double error BCH

를 사용한 회로의 디코딩 알고리즘을 제안하고 회로설계를 완료한다code MSEC , ECC .

라 선로부호기의 화 부분 에 관한 연구. One-Chip IC (Encoder )

선로부호를 설계하고 데이터 전송시 선로부호에 요구되는 가지 중요한 특성을 만VMDB5 , 3

족하는 최적의 선로부호임을 실험적으로 확인한다.

연구개발 결과 및 활용에 대한 건의.Ⅳ

툴 분야A.

반주문형 자동설계 기술개발1.

가 표준 셀 및 매크로 셀의 배치 배선 툴 개발.

새로운 의 개발 개발된 는 대화형 환경에 유리하도록 사용자에floorplanner : floorplanner∙

게 짧은 시간내에 우수한 결과를 보임floorplan

빌딩 블록 의 로 발전시켜 활용 가능- (building block) floorplanner .

표준 셀 블록배치 배선기의 개발 셀 디자이너의 에서 요구한 블록의 크기: floorplanner∙

에 맞도록 또한 블록의 외부 연결 네트를 고려하도록 를 수행했다 실리콘 디자, SACELT .-

이너 에서 표준 셀 블록의 배치 배선시에 활용가능(Silicon Designer) .

- 18 -

매크로 셀 블록 배선기의 개발 각 핀에서 매크로 셀 블록의 외부 연결 네트 방향으로:∙

배선했으며 관통 네트 네트 도 배선(passing )

로 개발하여 매크로 셀의 핀으로부터 더 효율적인 배선 모색 가능- Global router .

채널 배선기 를 사용하여 의 채널에 효율적인 배선이 가능했: YACR2 Irregular boundary∙

다 채널 배선 및 배선기 개발에 축적된 기술 활용 가능. - Gridless switchbox .

배선 슬라이스 트리 구조의 에 맞추어 각 블록의 경계에Power/ground : hierarchy∙

가 배선되었다 를 가변시키며 수동 배선 가능을 추가하power/ground .- Power width , editing

여 실용성 증대시킴이 바람직함.

패드 배치 배선 패드의 개수에 무관하게 이 에 오도록 패드를 배치했으며: layout center ,∙

패드 배선시 불필요한 를 없애도록 를 개선했음 실리콘 디자이너에 사용 가능via YACR2 - .

전용에디터 개발 결과 및 표준 셀 블록 매크로셀블록 내부의 배치 배선: floorplanning ,∙

및 전체 배치 배선 결과를 디스플레이 한다 축적된 그래픽 인터페이스 사용 기술로 자체. -

적인 에디터개발에 편리함.

셀 디자이너의 활용:∙

설계자가 반도체 기술에 대한 제한된 지식만 가지고도 원하는 기능의 칩 또는) VLSIⅰ

을 설계할 수 있음ASIC

설계 기간 단축을 통한 설계비용 절감) ICⅱ

국내 보급을 통하여 학계 및 기업과 설계를 위한 공동환경 구축함으로써 정보의) VLSIⅲ

유통 및 첨단 기술의 파급 효과 획득

설계용 툴 및 워크스테이션의 국산화 기술 축적) IC CAD/CAEⅳ

- 19 -

나 셀 라이브러리 구축 툴 연구.

의 언어를 이용하여 모듈 제너레이터를 만들었으며 이 제너레이터를 이용하여 셀GDY L ,∙

의 레이아웃들을 생성한 결과 큰 에 대해서도 효과적인 레이아웃을 산출했음custom chip .

와 유사한 툴을 개발하려면GDT∙

레이아웃 기술언어를 정의하여 컴파일러 제작)ⅰ

데이터 베이스 처리기 제작)ⅱ

레이아웃을 보이고 수정할 수 있는 그래픽 에디터 제작)ⅲ

각종 기타 툴과의 인터페이스 처리기 제작 시험 및 검증에 필요 이 필요하다) ( ) .ⅳ

다 레이아웃 툴 연구.

블록단위의 레이아웃 생성기의 부분 구현 및 레이아웃 최적화기의 이론연구 개발된 블:∙

록단위의 레이아웃 생성기는 블록단위로 설계된 논리 단계 정보를 레이아웃으로 변환할 때

에 다양한 합성전략을 채택할 수 있어 효과적인 결과를 얻을 수 있다 레이아웃 최적화기는.

사용자에 의해 설계된 블록이나 자동 생성된 레이아웃 등을 좀더 효율적인 레이아웃으로 개

선하는데 사용될 수 있다.

개발에 관한 연구 다층 채널 배선에서 채널 밀도를 줄이기 위해Over-the-cell Router :∙

사용할 수 있다.

로부터 자동 생성기의 완성 논리합성의 결과인 게이트레Net-List schematic Diagram :∙

벨의 논리회로를 으로 자동 생성하여줌으로써 사용자의 이해와 수정을schematic diagram

용이하게 한다.

의 인식 시스템 완성 집적회로 칩의 검사를 자동화하는데 사용할 수IC Layout Pattern :∙

있다.

- 20 -

라 시험 및 검증 툴 개발.

동기식 순서 논리회로의 자동시험 패턴에 관한 연구 동기식 순서논리회로의 테스( ) :∙ Ⅱ

트 패턴을 자동 생성할 수 있으며 테스트 장비의 한 부분으로 이용된다, .

논리 시뮬레이터에 관한 연구 개발한 논리 시뮬레이터는 기존의High-Speed :∙

방식에서 다룰 수 없는 논리상태 및 여러 가지 을 처complier-driven multivalve delay time

리할 수 있다.

개발에 관한 연구 조합회로 입력단과 출력단간의GATA-LEVEL TIMING VERIFIER :∙

의 최장경로를 찾아 검증에 활용delay timing .

실리콘 컴파일러 개발 사양결정2.

가 상위 및 하위 합성기 사양 결정.

실리콘 컴파일러 구조 결정 차기 년도에 개발할 실리콘 컴파일러 구조에 대한 연차적:∙

최종 목표.

하드웨어 기술 입력 언어 연구 최소한의 인력으로 개발할 수 있는 실리콘 컴파일러의:∙

고수준 입력 수단에 대한 방법.

중간형식 연구 및 사양 결정 상위수준 합성 데이터 패스 합성과 제어합성 및 시뮬레이: (∙

션 환경의 공용 데이터 구조로 사용됨으로써 효율적인 연구방향 유도) .

데이터 패스 합성기 연구 및 사양 결정 데이터 패스 합성기 개발의 방향 설정 구현된: ,∙

중요 알고리즘은 그대로 이용할 수 있다.

제어합성기 연구 및 사양 결정 제어합성기 연구 방향 설정 기존 툴을 연결하여 만든: ,∙

제어합성기는 현재 논리합성기가 없는 실정에서 바로 설계에 활용이 가능하다.

모듈생성기 사양 결정 모듈생성기 개발시의 설계 사양으로 사용 개별 생성기 개발전략: ,∙

으로 활용이 가능하다.

시스템 인테그레이터 사양 결정 실리콘 컴파일러의 개별 구성툴과 전체 연결도의 관계:∙

제시로 개별툴의 모듈별 개발 가능성을 부여하고 전체 시스템관리를 원활히 하게 한다.

- 21 -

나 연구. VHDL

개발 표준화 되어가고 있는 언어를 입력언어로 선택할 경우VHDL Analyzer : VHDL∙

언어로 쓰여진 소스코트의 구문 분석을 할 때 사용하고 중간코드는 상위수준의 중VHDL ,

간형식인 생성기로 연결을 쉽게 할 수 있게 한다CDFG .

의 레벨의 논리 합성기 개발 다양한 구문을 가진 을 제한된 레벨로VHDL RT : VHDL∙

표현 가능하게 함으로써 상위 수준 합성기를 레벨 별로 개발할 수 있게 한다.

분야B. DB

워크스테이션용 자동설계 활용연구1. DBMS

활용을 위한 연구 결과로 설계정보관리시스템이 개발되었으며 설계 및 셀 정보에EDOMS ,

대한 데이터베이스가 구축되었다 이 시스템은 반도체 설계를 수행하는 산업계나 연구소에.

서 활용되면 효과적인 설계 데이터베이스 관리가 이루어질 수 있을 것이다.

분산 자동설계 의 설계2. DBMS

분산 데이터베이스 관리를 위한 기능은 기존 시스템의 확장이check-in/check-out EDOMS

며 향후 분산 자동 설계 환경에 대한 프레임워크 기술의 컴포넌트로 활용될 것이다, .

프레임워크 기술연구3. CAD

프레임워크의 연구결과는 기초 연구의 수행과 함께 오브젝트 중심시스템 구조의 제안CAD ,

이다 이 결과는 국내에 신기술의 개념 보급을 기대할 수 있고 시스템 구조는 향후 개발할. ,

프레임워크 설계에 활용될 것이다.

- 22 -

설계 구축4. DB

가 설계에 관한 연구.On-chip Instruction Cache

가 설계되었으며 이는 프로세서의 한 부분으로 이용될 수 있다Instruction Cache RISC .

나 소자에 의한 구성 및 주변 구성에 관한. Bit Slice prototype micro computer S/W

연구

본 연구는 와 모니터 프로그램을 개발하였고 모니터 프로그램 상prototype microcomputer ,

에서 제작된 를 검증하였다 본 연구의 결과는 실제 현장에서 새로운microcomputer .

개발시 활용 될 수 있다Computer .

다 영상신호 처리를 위한 신경망의 시스토릭 어레이에 관한 연구. VLSI

각종 산업분야에서 화상복원에 이용.

라 고성능 영상신호처리 전용 의 연산구조 설계 및 검증에 관한 연구. VLSI Processor

분산연산에 근거하여 반도체 메모리를 집중적으로 이용한 지향적 실시간 영상 신호처VLSI

리용 처리기의 구조 설계와 이를 위한 설계환경을 구축하였다 본3×3 neighhorhood VLSI .

연구는 로봇비젼 등의 응용과 시스템 설계에 이용될 수 있다HDTV, VLSI .

마 고속 디지털 신호 처리를 위한 알고리즘 및 구조 연구와 의 설계. VLSI processor

개발

음성인식 시스템의 가속을 위한 구조연구를 하였으며 이는 실시간 대용량 음성인식 시스템,

의 필수적인 부분으로 통신의 수단으로 음성을 이용하는데 기여할 것이 예상man-machine

됨.

- 23 -

분야C. MPW

컴퓨터용 분야1. IC

가 신경회로망을 이용한 문자인식용을 개발에 관한 연구. Chip

영상처리를 신경회로망으로 구현하여 단일 칩화

나 설계 및 제작에 관한 연구. Content Addressable and Reentrant Memory

패턴인식 등의 분야에 활용, data now computer

다 비트 승산기 설계 승산기 설계에 관한 연구. 4×4 CMOS Full Pipeline

등 의 동작개선 분야에 응용DSP high performance multiplication

라 가산기 설계에 관한 연구. Hybrid Prefix

컴퓨터 시스템의 산술논리 연산장치의 기본요소로 활용

마 신경회로망 모델을 이용한 내용지정 메모리 설계에 관한 연구. (CAM)

음성인식 및 패턴 인식용 의 하드웨어 요소로 활용processor

바 캐쉬메모리 의 설계에 관한 연구. 32-bit RISC On-Chip Controller

의 신속명령어 수행을 위한 효과적인 메모리 의 기본요소로 활용RISC processor controller

신호처리용 분야2. IC

가 고속처리를 위한 개발에 관한 연구. LSI Pattern Data Processor

화상처리에서 차원 병렬처리를 위한 고속 로서 활용2 processor

나 알고리즘을 이용한. Dynamic Time Warp(DTW) Speech Signal Processing

개발Element

개발된 를 조합하여 완성된 개발에 활용PE DTW processor .

- 24 -

다 의 설계 및 제작에 관한 연구. Modem Chip Functional Block

을 구성하는 와 신호레벨유지를 위한 요소로 활용Modem chip filter

산업용 분야3. IC

가 게이트를 이용한 연산증폭기와 의 설계. CMOS Switched-capacitor Filter

개발에 활용Band pass switched capacitor filter

나 전류제어 연산증폭기 개발. CMOS (OTA)

소자 국산화에 활용OTA

다 기억소자의 회로개발에 관한 연구. Testing

메모리 칩의 오류 검사 및 오류 수정 회로의 활용

라 선로부호기의 화 부분 에 관한 연구. One-Chip I.C (Encoder )

원격 데이터 전송 시스템에 활용

- 25 -

ABSTRACT

I. Title

Research on the Establishment of Design Automation Environment( ).Ⅱ

.Objective and ImportanceⅡ

Computers, telecommunication systems and other electronic systems, which play a

pivotal role in information society, are expected to be more compact and

multi-functioned. This can be realized by progresses of semiconductor technology.

Today, a single VLSI chip contains up to several hundred thousands of active devices

and it will contain several millions of active devices in the future by the progress of

materials and fabrication technologies.

The bottle-neck in developing VLSI chips is the time and spatial complexity in the

design stage as well as the physical limits of chips and fabrication technology.

Application of computer technologies to semiconductor design emerged more than 20

years ago.

And, the concept changed horn computer-aided design(CAD) to design automation (DA)

which is an essential technology in the current semiconductor design. Design automation

technology consists of point tools for each design stage, design libraries for design

components, and design database systems for the management of design databases and

design flow. Though the focus has been mainly on the development of point tools and

design libraries, recently design database and design management technology became

active research area to cope with the complexity of design data and design process.

In domestic case, the semiconductor technology has been inclined to the development of

memory devices whose performances depend on fabrication technology.

- 26 -

As a result, some problems such as patent infringement has occurred because of the

shortage of design technology. Design automation environment should be established in

advance of the progress of design technology. The results of R&D on this area

performed by domestic universities and research institutes are mainly point tools. But

they cannot cover all the range of design stage and lack the database management

function. These problems make it difficult to use them in design industry.

This research was performed in view of total system approach to solve the above

problems. It consists of three areas; design automation tools, design automation database

management system, and multi-project wafer(MPW). By tightly coupling these areas, an

integrated design automation system can be established.

. The Scope and Contents of the ProjectⅢ

A. Design Automation Tools

1. Development of Semi-Custom Design Automation Techniques

(a) Development of Placement and Routing Tools for Standard and Macro Cells

We have developed an automatic placement and routing tool, for standard and macro∙

cells, Cell Designer is included in Electronic Design Automation system(EDAS) as a

semi-custom design automation tool.

Cell Designer has a graphic editor to provide interactive services. It integrates∙

various placement routing tools with a common database. The graphic editor of Cell

Designer has been developed using a graphic package of SUN, Sun-View

Input files of Cell Designer are as bellow :∙

- Technology description files(TDF)

- Netlist description file(YAL, Yet Another Layout Language)

- Cell Library Information(LIB)

- Pad information(PAD)

- 27 -

Output files of Cell Designer are as bellow :∙

- Floorplan output file(FOF)

- Cell block output file(COF)

- Routing output file(ROF)

- Layout description(CIF, Caltech Intermediate Form)

A New floorplanner is proposed and implemented based on partitioning and slicing∙

approach. It give importance to shapes of macrocells, and tries to partition the standard

cells as possible as least number of blocks. It employs min-cut bipartitioning. In

bipartitioning the area ratio of blocks and direction of cut line are determined

automatically by the floorplanner, and a slicing tree is constructed.

Placement and routing tool for the standard cell block automatically places and routes∙

the standard cells within the area defined by the floorplanner. It is an improved and

extended version of SACELT.

Router for macro cell block performs routing from pins of the macro cell to sides of∙

the block determined by the floorplanner.

As a channel router for rectilinear regions, we employ YACR2. The order of channel∙

routing follows the hierarchy of the slicing tree. Interconnections among the blocks are

performed with the channel router.

Routing for power/ground is performed with the first metal around rectilinear∙

channels.

Pads are placed as closest as possible to pins of the root slice block for connection∙

to pads. YACR2 is used for interconnection of pins and pads.

Graphic editor shows the result of placement and routing. It provides interactive∙

services in the process of design to users.

- 28 -

(b) Research in Cell Library Establishing Tools

As an approach to develop out own tools for establishing cell libraries. We make∙

technology independent module generators using GDT(Generator Development Tool) to

design cells in CMOS standard cell library.

(c) Research in Layout Tools

Existing layout compaction algorithms are surveyed, and the design methodology of a∙

new, improved layout compactor is proposed. About block-based layout generator, user

interface is defined, and conceptual design is performed, and partially implemented.

Over-the-Cell Router routes the wires between cells on the region that cells are∙

placed as well as channel areas. The nets which can reduce the channel density ary

routes on the cell area.

Schematic diagram generator which generates gate level digital logic circuit given∙

only netlist description is developed.

The pattern recognition system which extract the layout of IC from its chip image∙

has been developed.

The pattern recognition system which extract the layout of IC from its chip image∙

has been developed.

A study for automatic test pattern generation algorithm and its implementation.∙

A study describes a logic simulator which based on the bitwise compiler-driven∙

algorithm. A logic simulator can handle gate level logic, states, and its implemented

language

As the first phase of developing a timing verifier, critical path analyzer, referred to∙

as GALTA(GAte Level Timing Analyzer).

- 29 -

2. The Specifications for Silicon Compiler

(a) The Specifications for High and Low Level Synthesizer

The structure of silicon compiler developed in next year is decided. The target and∙

direction of research on it are suggested, in which manpower, performance and technical

complexities are also estimated.

Study on hardware description language : The propriety and reasonability which high∙

level input description language is used for input of our silicon compiler is examined

and the fields of research and the selection of proper language arc also investigated.

Study on intermediate form and it's specification : Intermediate Form including all∙

the necessary information for high level synthesis is investigated. The structure, feacher,

construction and syntax of CDFG as an I.F are defined.

Study on data path synthesizer and it's specification : The specification for data path∙

synthesizer and test examples and made, Some algorithms on data path synthesis are

implemented for detailed specifications.

Study on control path synthesizer and it's specification : The vast fields of research∙

on control path synthesis are curtailed to fit in out limited manpower and a period of

time. The environment of control synthesis is established by integrating existing

programs so that a means to design control circuit is offered as soon as possible.

specifications for module generators : The constraints, strategy of development,∙

configurations of module generators are examined and design data files and physical

libraries for module generation are defined.

Specifications for system integrator : The functions and configurations of system∙

integrator which integrates individual tools and manages design procedures are defined.

S. I also offers a means of user's interference.

- 30 -

(b) Study on VHDL

Development of VHDL analyzer : Existing intermediate languages are investigated∙

and VHDL intermediate form is defined. A VHDL analyzer is developed, tested and

revised.

VHDL R. T level logic synthesizer : VHDL is modeled at R. T level and analyzed,∙

from which BIF and CFG are generated.

B. Design Automation Data Base.

1. Research on the Application of DA DBMS for WS Environment

Design Information Management system(DIMS) based on EDOMS was designed and∙

implemented for the management of VLSI design information. And design database to be

used under DIMS was constructed.

2. Design of Distributed Automatic Design DBMS

Regarding to distributed database system research, we designed and implemented∙

check-in check-out facilities which operate between host computer and workstation for

the purpose of check-in or check-out of design objects in a controlled manner.

3. Research on CAD Framework(CF) Technology

In CAD framework area, we identified the problems of existing CAD system and∙

analyzed the concept and the requirements of CAD framework. After comparing several

approaches to framework, we proposed new one based on object-oriented concept.

- 31 -

4. The Establishment of Design Data Base

(a) Design of On-Chip Instruction Cache

Design and Simulation of On-Chip Instruction Cache memory for a RISC-type∙

processor.

(b) Research on the Implementation of prototype Microcomputer with Bit-slice

Devices and Application S/W

The project is developing a prototype microcomputer with implemented CPU.∙

(c) VLSI Systolic Array Using a Neural Network for Image Processing

This research considered a systolic array of method which implemented a restoration∙

using artificial neural network.

(d) Design and Verification of Computational Structures for the Real-Time Image

Processing VLSI Processor

We studied computational structures and hardware for the real-time image∙

processing, and converted the structures and parallelism into intensive VLSI architecture.

We implemented some CAD tools, with which we designed the architecture and verified

it on workstation.

(e) Algorithm and Architecture Study for Fast Digital Signal Processing and

Development of VLSI Processors

Viterbi scoring process is a major bottle to implement the system for recognition of∙

isolated-word in real time using hidden Markov model. In this research a parallel

pipelined architecture is proposed to accelerate the Viterbi scoring process.

- 32 -

C. MPW

1. Computer Application IC's

(a) Development of Character Recognition Chip Using Neural Network

Character recognition on-chip is designed by using neural network circuit technique.∙

The circuit of chip consists of basic cells, Neural cells. This chip will be applied in the

high speed parallel processing fields. The layout design and fabrication of character

recognition chip are based on CMOS technology.

(b) Design of Content Addressable and Reentrant Memory

CARM(content addressable and reentrant memory) and its functional blocks are∙

designed for application to parallel search processing. The 7 functional blocks which

consists of CARM circuit, data & mask register, memory cell array, decoder, encoder,

multiple response resolver and sense amplifier are designed in logic and in circuit level.

The chip layout and the fabrication of CARM are based on CMOS technology.

(c) Design of 4×4 bit CMOS Full Pipelined Multiplier

4×4 bit CMOS full parallel multiplier is designed for high-speed multiplication∙

function in many digital signal processing. Clock skew is a major problem encountered

in pipeline structure. This problem is overcame by the use of a balanced clock

distribution network all on metal. The layout has been designed by using the 3um

CMOS N-well polysilicon gate technology. The simulation is performed by using the

circuit simulator PSPICE.

- 33 -

(d) Design of Hybrid Prefix Adder

32 bit Hybrid Prefix Adder is designed by using leaf cell with hybrid prefix∙

computation algorithm Hybrid prefix algorithm was developed in University of

Massachusetts, Amherst. It is implemented by using the regular structured connection of

leaf cells and the limitation of fan-in and fan-out. This ader will be applied in computer

system field with the merit of high speed and of small area consuming. The layout of

chip is designed by using Magic layout editor with 3um CMOS technology.

(e) Design of Content Addressable Memory(CAM) Using Neural Network

CAM(content addressable memory) is designed by using the conception of Neural∙

Network circuit technique. The circuits of neuron and of synapse which basic cell circuit

are studied and designed. Neuron has the nonlinear characteristic of differential amplifier

and synapse has three values; +1, 0, -1 weight values. The function blocks of CAM are

verified with SPICE 2G.6 circuit simulator. The layout is designed with ETRI standard

cell library which is based on 3um CMOS technology.

(f) Design of 32-bit RISC On-chip Cache Memory Controller

The cache memory controller and tag unit which will be used as functional blocks of∙

32 bit RISC processor are designed as on-chip with high speed of fetch and with

read/write operation. The logic of circuit consists of Hard-Wired Technique. The circuit

design and simulation, layout design and verification are completed with Mentor CAD

tools in Apollo Workstation.

2. Signal Processing Application IC's

(a) Development of Processor for High Speed Processing LSI Pattern Data

- 34 -

The processing element(PE) which processes pattern data stored as bit map method∙

is designed. The 16×8 bit 2-dimensional pattern processor which is parallel processing

with high speed consists of PE circuits. The logic/circuit simulation is executed with

EDAS-P which is developed by ETRI. The layout design is completed by using ETRI

standard cell library.

(b) Design of Speech Signal Processing Element Using Dynamic Time

Warping(DTW) Algorithm

Dynamic time warping(DTW) algorithm needs for iterative calculations and the∙

design of processing element cell suitable for operation is very important. Real time

recognition design which enables large dictory hardware realization using DTW

algorithm is represented. Design and verification has accomplished using 3um CMOS

technology.

(c) Design of Functional Blocks for Application MODEM Chip

The functional blocks which consists of V.22 MODEM chip are designed ; Hilbert∙

filter and AGC circuit. The principles of Hilbert filter and of AGC circuit are studied

and arc designed. The circuit simulation is executed, too. The chip is being fabricated

with 3um CMOS technology in ETRI.

3. Industrial Application IC's

(a) Design of CMOS Op-Amplifier and of Switched-Capacitor Filter

Design of operational amplifier and switched-capacitor filter using CMOS gates is∙

completed: 3-path band pass filter which clock frequency is 50MHz and its intermediate

frequency is 17Mhz.

- 35 -

(b) Development of CMOS OTA

The CMOS OTA chip is developed for many application including signal processing.∙

The circuit of OTA is composed with differential input stage and four current mirrors.

The designed OTA is simulated by SPICE and layouted with 3um CMOS design rule.

(c) Testing Circuit for Memory Device

The testing circuit for memory device, RAM, is developed. The developed circuit is∙

ECC which is improved as testing circuit of memory checking its double and triple

errors. The circuit of chip is layouted with 3um CMOS design rule.

(d) One-chip IC of Encoder for Line Code

The IC chip of VMDB5 encoder to be used in band transmission system is designed∙

VMDB r 5 possesses all the three major properties of line code; DC-free,

minimum bandwidth and runlength-limited properties. The chip is designed with

EDAS-P which is developed in ETRI. The result of design is good agreement with

the expected characteristics.

. The Result of R&D and Expected ApplicationsⅣ

A. Design Automation Tools

1. Development of Semi-Custom Design Automation Techniques

(a) Development of placement and routing tools for standard and macro cells

A new floorplanner has been developed to provide good results in a interactive∙

environment. The idea of partitioning the macro cells can be applied to the development

of a floorplanner For building blocks.

Placement and routing tool for the standard cell block has been developed out of∙

SALCET with some modifications to fit the area, shape of the block and external

connections. It can be utilized as a standard cell placement and routing tool in Silicon

Designer.

- 36 -

Router for macro cell block has been developed to rout from pins of the macro cell∙

to sides of the block determined by the floorplanner, but also to route passing net which

is not connected to any pin of the macro cell. Extending to a global router would

produce more efficient channel usage.

With the aid of YACR2, channels of irregular boundary has been routed efficiently∙

With the experience of YACR2, a new, powerful grid-less switchbox router can be

developed.

Power/ground routing has been performed on the boundaries of each block following∙

the hierarchy of the slicing tree, with capability for varying the width of the line, it can

be practically useful.

Pads are placed in 4 sides letting the layout be located in center .Interconnections of∙

pins of root slice block with pins are preformed with YACR2. YACR2 is modified and

improved to use smaller number of vias. Placer and router of pads can be used in

Silicon designer.

Graphic editor has been developed to show the result of floorplanning, the result of∙

placement and routing of standard cell blocks and the result of channel routings,

power/ground routing, and pad placements and routings. The accumulated graphic

interface technology can be applied in developing a graphic editor of Silicon Designer.

With the development of Cell Designer ;∙

) User can be design his own VLSI chip or ASIC with a limited knowledge in VLSIⅰ

technologies.

- 37 -

) Design cost of a chip can be reduced, because of short design periods.ⅱ

) Common design automation environment for VLSI established with universities andⅲ

companies by sharing.

) The experience and know-hows can be contributed to the domestic CAD / CAEⅳ

technologies, for IC designs.

(b) Research in Cell Libraries Establishing Tools

Module generators have been developed using L language of GDT.∙

Layouts obtained by the module generator is good enough to be compared with manual

layouts.

To develop a tool similar to GDT :∙

) define a layout description language and develop a complier for the language.ⅰ

) develop a processor of databaseⅱ

) develop a graphic editor for interactive environment.ⅲ

) develop interface to other tools such as simulation and verification tools.ⅳ

(c) Research in Layout Tools

The block-based layout generator to be developed provides flexibility in selecting∙

various synthesis methods to change the logic level circuit designed in block-based into

layout. Layout compactor can be used to improve efficiently the layout designed by a

user or the layout produced automatically

It is used on multi-layed channel routing to reduce channel density.∙

The result gate level logic circuit from logic synthesis is automatically generated into∙

schematic diagram so that a user cad easily understand and modify it.

- 38 -

The IC pattern recognition system can be applied to visual inspection of IC chip.∙

(d) The Development of Simulation and Verification Tools

As the result of this study, the test pattern of synchronous sequential circuit is∙

generated automatically and it can be used as a part of test tool.

The developed logic simulator can be handle various delay time and multivalued logic∙

states which cannot be handle with the traditional compiler-driven method

GALTA analyzes a gate-level combinational logic circuit and reports the longest∙

delay path between input and output nodes.

2. Specifications for Silicon Compiler

(a) The Specifications for High and Low Level Synthesizer

Annual target structures of silicon compiler which will be developed in first and∙

second project year is decided.

Study on hardware description language : As a means of high level input, HDL is∙

studied.

Study on intermediate form and it's specification : Intermediate form which is a∙

common data structure of high level synthesis is studied and it's specification is made,

which will guide the direction of research.

Study on control path synthesizer and it's specification : The direction of research on∙

control synthesis is suggested. The prototype control synthesizer which can be used for

designing immediately is developed by integrating existing programs.

- 39 -

Specifications for module generators : The specification for module generator is made,∙

which will be used for guiding development strategy of individual generators.

Specifications for system integrator : System integrator integrates individual tools of∙

silicon compiler and make design efforts efficient. The specification suggests the

relationships between individual tools of silicon compiler and entire system, and presents

possible ways of developing each module generators.

(b) Study on VHDL

Development of VHDL analyzer : VHDL analyzer does syntax analysis of input∙

descriptions in case standard VHDL is adopted as an input language of our silicon

compiler. Intermediate code makes it easy to connect to CDFG which is intermediate

form at high level.

VHDL RT level logic synthesizer : VHDL RT level synthesizer makes it possible to∙

synthesis design from RT level description written in VHDL so that high level

synthesis can be performed in various design level.

B. Design Automation Data Base

1. Research on the Application of DA DBMS for WS Environment

Design Information Management System(DIMS), which is developed based on∙

EDOMS, and design database to be used under DIMS are the results of our research.

Effective management of design database Will be possible if DIMS can be used in

semiconductor industry and research institutes.

- 40 -

2. Design of Distributed Automatic Design DBMS

Check-in/check-out facilities are for the management of distributed design database∙

as an extension of EDOMS. They could be used as a component of CAD framework.

3. Research on CAD Framework(CF) Technology

After basic research on CAD framework was performed, we proposed an∙

object-oriented system architecture. The architecture is expected to be used for the

detailed design of CAD framework.

4. The Establishment of Design Data Base

(a) Design of On-Chip Instruction Cache

Instruction Cache memory was implemented in this project, it can be used as∙

functional unit of RISC-type processor.

(b) Research on the implementation of Prototype Microcomputer with Bit-slice

Devices and Application S/W

This project developed a prototype microcomputer and it's monitor program to verify∙

it. The result could be used in field.

(c) VLSI Systolic Array Using a Neural Network for Image Processing

Use for improving screen quality in video CODEC.∙

(d) Design and Verification of Computational Structures for the Real-Time Image

Processing VLSI Processor

We studied a memory intensive VLSI architecture for the realization of real-time 3×∙

3 neighborhood processor based on the distributed arithmetic and its VLSI design

environments. The study cad be applied to HDTV, Robot Vision and can be used for

VLSI System Design.

- 41 -

(e) Algorithm and Architecture Study for Fast Digital Signal Processing and

Development of VLSI Processors

The research for acceleration of speech recognition is carried out, which is∙

indispensable part in large-volume speech recognition system. Also it will be contributed

to utilize speech as a means of man-machine communication.

C. MPW

1. Computer Application IC's

(a) Development of Character Recognition Chip Using Neural Network

The result of character recognition chip research area of character recognition, for∙

example, high speed image processor.

(b) Design of Content Addressable and Reentrant Memory

The study on CARM will be applied in the pattern recognition, data flow, computer∙

application Held.

(c) Design of 4×4 bit CMOSS Full Pipelined Multiplier

The result of research on 4×4 bit multiplier will be used in the field of DSP with∙

high speed performance.

(d) Design of Hybrid Prefix Adder

The Adder using Hybrid Prefix computation algorithm will be applied in the field∙

arithmetic logic operation of computer systems.

(e) Design of Content Addressable Memory(CAM) Using Neural Network

CAM will be applied in the research area as the hardware of voice and pattern∙

recognition processor.

(f) Design of 32 bit RISC On-chip Cache Memory Controller

The cache memory controller will be used as a functional block of RISC that is a∙

powerful architecture with its performance.

- 42 -

2. Signal Processing Application IC's

(a) Development of processor for High Speed Processing LSI Pattern Data

2-dimensional parallel processor for pattern data is provided as the result. It will be∙

used as a high speed processing element of image processor.

(b) Design of Speech Signal Processing Element Losing Dynamic Time

Warping(DTW) Algorithm

The processing element(PE) will be used in the held of voice signal processor using∙

DTW computational algorithm.

(c) Design of the Functional Block for Application MODEM Chip

The functional blocks, Hilbert filter and AGC circuit, will be applied in the MODEM∙

system.

3. Industrial Application IC's

(a) Design of CMOS Op-Amplifier and of Switched-Capacitor Filter

The results of CMOS operation amplifier and SCF will be applied in designing the∙

extended analog circuits.

(b) Development of CMOS OTA

The results of developed OTA device will contribute to improvement of OTA∙

technique of VLSI.

(c) Testing Circuit for Memory Device

The results of research on memory testing circuit will be applied in detecting and in∙

checking the errors of memory chip.

(d) One-chip IC of Encoder for Line Code

The encoder on-chip will be used telemetry data communication system with its high∙

performance.

- 43 -

Table of Contents

I. Introduction

. Design Automation toolsⅡ

Chapter l. Development of Semi-custom VLSI Design

Automation Technologies

Section l. Development of Placement and Routing tools for

Standard and Macro Cells

1. Overview

2. System configuration

3. Input/Output File and Internal Data Structure

4. Floorplanner

5. Placer and Router in Standard Cell Blocks

6. Router in Macro Cell Blocks

7. Channel Router

8. Placer and Router for Pads

9. Dedicated Editor

10. Experiments and Discussions

References

Section 2. Development of Tool for Cell Library Construction

1. Overview

2. Structure of GDT

3. Technology File

4. Standard Cell Library in GDT

5. Development of Standard Cell Library in GDT

- 44 -

6. Interface with Layout Tool

7. A Proposal of Module Generator Development Tool

Reference

Section 3. Researches on Layout Tools

1. Partial Implementation of a Block Based Layout Generator and Case Study

of Layout Compaction Algorithms

1.1 Introduction

1.2 Layout Compaction Algorithms

1.3 Partial implementation of a Block-Based Layout Generator

1.4 Conclusion

References

2. Development of an Over-the-Cell Router

2.1 Introduction

2.2 Proposed Over-the-cell Routing Algorithm

2.3 Conclusion

References

3. Completion of Schematic Diagram Generator from Net-List

3.1 Introduction

3.2 Proposed Algorithm for Schematic Diagram Generator

3.3 Conclusion

References

4. Development of Layout Pattern Recognition Systems

4.1 Introduction

4.2 Color Image Segmentation

4.3 Vertex Coordinate Extraction

4.4 Software Tool for IC Layout Pattern Recognition

4.5 Conclusion

References

- 45 -

Section 4. The Development of Simulation and Verification Tools

1. Automatic Test Pattern Generation of Synchronous Sequential Circuits ( )Ⅱ

1.1 Introduction

1.2 Extended D-Algorithm

1.3 Modified FAN-Algorithm

1.4 STPG (Sequential Test Pattern Generator)

1.5 Conclusion

References

2. Development of the High-Speed Logic Simulator

2.1 Introduction

2.2 Compiler-driven Method Model

2.3 Simulation Algorithm

2.4 Analysis of Feedback Circuit

2.5 Data Format Using the C Language

2.6 Simulation Results

2.7 Conclusion

References

3 Development of a Gate-Level Timing Verifier

3.1 Introduction

3.2 The Implementation of GALTA(Gate-Level Timing Analyzer)

3.3 Conclusion

References

- 46 -

Chapter 2. Specifications for Silicon Complier

Section 1. Specifications for High and Low Level Synthesizer

1. Introduction

2. State-of-the-Art

3. The Suggestion for the Structure of Silicon Compiler

4. Detailed Specifications for Silicon Compiler

5. Conclusion

References

Section 2. Researches on VHDL

1. Development of VHDL Analyzer

1.1 Introduction

1.2 Design of an Intermediate Format

1.3 Design of VHDL Analyzer

1.4 Running Examples of VHDL Analyzer

1.5 Conclusion

References

2. Development of Logic Synthesizer from Register- transfer Level VHDL

2.1 Introduction

2.2 Behavioral Modeling for Synthesis

2.3 Issues in Translation BIF into VHDL

2.4 The Translation Algorithm

2.5 Experiments

2.6 Summary

References

- 47 -

. Design Automation Data BaseⅢ

Chapter 3. Research on the Application of DA DBMS for

WS Environment

Section l. Development of Design Information Management

System(DIMS)

1. Introduction

2. Design Environments and Related Informations

3. The Abstracts of DIMS

4. The Constructions of DIMS

5. The Functions of DIMS

6. The Implementation of DIMS

7. Conclusion

References

Chapter 4. Design of Distributed Automatic Design DBMS

Section l. Distributed Design Data Management System

1. Introduction

2. The Concept and Implementation of NSTMS

3. Implementation of gchecgout / gchecgin Extended EDOMS

4. Conclusion

References

Chapter 5. Research on CAD Framework(CF) Technology

Section l. Concept and Technology Trend of CF

1. Introduction

2. CAD System Problems and CF Background

3. CF Definition and Concept

4. CF Users and System Requirements

5. Technology Development Trend of CF

- 48 -

6. CF Standardization

7. Technology Forecast

8. Conclusion

References

Section 2. Researches on R&D Approach of CAD Framework(CF)

and Tool Integration

1. Introduction

2. Needs for CF R&D

3. Approaches of CF R&D

4. Tool Integration Using Object Oriented Approach

5. Conclusion

References

Chapter 6. Establishment of Design Data Base

Section 1. Design of On-Chip Instruction Cache

1. Introduction

2. Instruction Set of KORISC and its Specification

3. Cache Memory

4. KORISC Instruction Unit Architecture

5. Implementation of Instruction Unit

6. Conclusion

References

Section 2. Research on the Implementation of Prototype

Microcomputer with Bit-Slice Devices and Application S/W

1. Introduction

- 49 -

2. Microcomputer design

3. Micro-programming development system

4. Micro-programming

5. Monitor program

6. Conclusion

References

Section 3. VLSI Systolic Array Using a Neural Network for

Image Processing

1. Introduction

2. Artificial Neural Network

3. Algorithm for Image signal Restoration

4. Array Processor

5. Implementation of Image Restoration Using Artificial Neural Network

6. Conclusion

References

Section 4. Design and Verification of Computational Structures for

the Real-Time Image Processing VLSI Processor

1. Introduction

2. 3×3 Neighborhood Parallel Processor's Architecture

3. Design Methodology and Environments

4. Layout Design and Verification of 3×3 Neighborhood Parallel Processer

5. Conclusion

References

Section 5. Algorithm and Architecture Study for Fast Digital

Signal Processing and Development of VLSI Processors

- 50 -

1. Introduction

2. Recognition System for Isolated Korean Word Vocabularies Using VQ and

HMM

3. Viterbi Algorithm and Architecture

4. Proposed Digit Serial Architecture of Viterbi Scorer

5. Conclusion

References

. MPWⅣ

Chapter 7. Computer Application IC's

Section l. Development of Character Recognition Chip Using

Neural Network

1. Introduction

2. Design of the Pre-process of Character Recognition Using Neural Network

3. Results of Circuit Simulation

4. Conclusion

References

Section 2. Design of Content Addressable and Reentrant Memory

1. Introduction

2. Circuit Construction of CARM

3. Conclusion

References

Section3. Design of 4×4bit CMOS Full Pipelined Multiplier

1. Introduction

2. Design (Architecture and Circuit Construction)

3. Conclusion

References

- 51 -

Section 4. Design of Hybrid Prefix Adder

1. Introduction

2. Principle and Design

3. Conclusion

References

Section 5. Design of Content Addressable Memory(CAM) Using

Neural Network

1. Introduction

2. Neuron and Synapse

3. Layout of Neuron and Synapse

4. Conclusion

References

Section 6. Design of 32-bit RISC On-chip Cache Memory

Controller

1. Introduction

2. Design

3. Simulation

4.Conclusion

References

Chapter 8. Signal Processing Application IC's

Section l. Development of Processor for High Speed Processing

LSI Pattern Data

1. Introduction

2. PE(Processing Element)

3. Conclusion

References

- 52 -

Section 2. Design of Speech Signal Processing Element Using

Dynamic Time Warping(DTW) Algorithm

1. Introduction

2. Design of DTW Processor

3. Conclusion

References

Section 3. Design of Functional Blocks for Application MODEM

Chip

1. Introduction

2. Design of Hilbert Filter

3. Design of AGC Circuit

4. Conclusion

References

Chapter 9. Industrial Application IC's

Section 1. Design of CMOS Op-Amplifier and of

Switched-Capacitor Filter

1. Introduction

2. Design

3. Conclusion

References

Section 2. Development of CMOS OTA

1. Introduction

2. Design of OTA

3. Conclusion

References

- 53 -

Section 3. Testing Circuit for Memory Device

1. Introduction

2. Design

3. Conclusion

References

Section 4. One-chip IC of Encoder for Line Code

1. Introduction

2. Design

3. Conclusion

References

V. Conclusions

Appendix

A. Related Papers to the '89 MOST Project

- 54 -

Separate Volume I

(Final reports of 9 consigned subproject, DA tool)

1. Automatic Test Pattern Generation of Synchronous Sequential Circuits ( )Ⅱ

2. Development of Layout Pattern Recognition Systems

3. Partial Implementation of a Block Based Layout Generator and Case Study of Layout

Compaction Algorithms

4. Development of Logic Synthesizer form Register transfer Level VHDL

5. Completion of Schematic Diagram Generator from Net-List

6. Development of the High-Speed Logic Simulator

7. Development of a Gate-Level Timing Verifier

8. Development of an Over-the-Cell Router

9. Development of VHDL Analyzer

Separate Volume Ⅱ

(final reports of 7 consigned subproject, DA DB)

1. Design of On-Chip Instruction Cache

2. Research on the Implementation of Prototype Microcomputer with Bit - Slice Devices

and Application S/W

3. Distributed Design Data Management System

4. CAD Framework for Design Tool Integration.

5. VLSI Systolic Array Using a Neural Network for Image Processing

6. Design and Verification of Computational Structures for the Real-Time Image

Processing VLSI Processor

7. Algorithm and Architecture Study for Fast Digital Signal Processing and Development

of VLSI Processors

- 55 -

Separate Volume Ⅲ

(Final reports of 13 consigned subproject, MPW)

1. Design of CMOS Op-Amplifier and of Swiched-Capacitor Filter

2. Development of Character Recognition Chip Using Neural Network

3. Design of Content Addressable and Reentrant Memory

4. Design of 4×4 bit CMOS Full Pipeline Multiplier

5. Design of Hybrid Prefix Adder

6. Development of Processor for High Speed Processing LSI Pattern Data

7. Design of Content Addressable Memory(CAM) Using Neural Network

8. Development of CMOS OTA

9. Design of Speech Signal Processing Element Using Dynamic Time Warping(DTW)

Algorithm

10. Testing Circuit Development for Memory Device

11. One-chip IC of Encoder for Line Code

12. Design [)f Functional Blocks for Application MODEM Chip

13. Design of 32-bit RISC On-Chip Cache Memory Controller

- 56 -

목 차

서 론I.

툴 분야.Ⅱ

제 장 반주문형 자동설계기술 개발1

제 절 표준 셀 및 매크로 셀의 배치 배선 툴 개발1

개요1.

시스템 구성2.

입출력 파일 및 내부 데이터 구조3.

4. Floorplanner

표준 셀 블록 배치배선기5.

매크로 셀 블록 배선기6.

채널 배선기7.

패드 배치 배선기8.

전용 에디터9.

실험 및 토의10.

참고문헌

제 절 셀 라이브러리 구축 툴 연구2

개요1.

의 구성2. GDT

테크놀로지 파일3.

의 표준 셀 라이브러리4. GDT (1cell)

표준 셀 라이브러리의 구축5.

레이아웃 툴과 인터페이스6.

모듈제너레이터 개발툴의 개발 방안7.

결론8.

참고문헌

- 57 -

제 절 레이아웃 툴 연구3

블록 단위의 레이아웃 생성기의 부분구현 및 레이아웃 최적화기의 이론 연구1.

가 서론.

나 레이아웃 최적화기의 이론 연구.

다 블록단위의 레이아웃 생성기의 부분구현.

라 결론.

참고문헌

개발에 관한 연구2. Over-the-Cell Router

가 서론.

나 배선 알고리즘. Over-the-Cell

다 결론.

참고문헌

로부터 자동생성기의 완성3. Net-list Schematic Diagram

가 서론.

나 생성기의 알고리즘 구성. Schematic

다 결론.

참고문헌

의 인식 시스템 완성4. IC Layout Pattern

가 서론.

나 칼라 영상 분할.

다 꼭지점의 전체 좌표 추출.

라 집적 회로 패턴 인식을 위한. Software Tool

마 결론.

참고문헌

- 58 -

제 절 시험 및 검증 툴 개발4

동기식 순서 논리회로의 자동 시험 패턴에 관한 연구1. ( )Ⅱ

가 서론.

나 알고리즘. Extended D-

다 알고리즘의 응용. FAN-

라 테스트 생성 알고리즘. STPG

마 결론.

참고문헌

논리 시뮬레이터에 관한 연구2. High-Speed

가 서론.

나 방법. Compiler-driven

다 모델.

라 시뮬레이션 알고리즘.

마 궤환 회로의 해석.

바 회로의 표현을 위한 언어를 이용한 데이터 형식. C

사 시뮬레이션 결과.

아 결론.

참고문헌

의 개발에 관한 연구3. Gate level Timing Verifier

가 서론.

나 의 구현. GALTA(GAte-Level Timing Analyzer)

다 결론.

참고문헌

- 59 -

제 장 실리콘 컴파일러 개발 사양 연구2

제 절 상위 및 하위 합성기 사양 결정1

서론1.

기술동향 분석2.

실리콘 컴파일러 구조 제안3.

각 구성툴에 대한 세부 사양서4.

결론5.

참고문헌

제 절 연구2 VHDL

개발1. VHDL Analyzer

가 서론.

나 중간코드설계.

다 의 설계. VHDL Analyzer

라 의 실행 예. Analyzer

마 결론.

참고문헌

의 레벨의 논리 합성기 개발2. VHDL RT

가 서론.

나 합성을 위한 동장의 모델링.

다 로부터 로 변환하는데서의 문제. BIF VHDL

라 변환 알고리즘.

마 실험결과.

바 결론.

참고문헌

- 60 -

분야. DBⅢ

제 장 워크스테이션용 자동설계 활용 연구3 DBMS

제 절 설계정보관리 시스템의 개발1

서론1.

설계환경과 관련된 정보들2.

설계정보관리 시스템의 개요3.

설계정보관리 시스템의 구성4.

설계정보관리 시스템의 기능5.

설계정보관리 시스템의 구현6.

결론7.

참고문헌

제 장 분산 자동설계 의 설계4 DBMS

제 절 분산 설계 데이터 관리 시스템 연구1

서론1.

의 개념 및 구현2. NSTMS

확장된 에서의 의 구현3. EDOMS gcheckout / gcheckin

결론4.

참고문헌

제 장 프레임워크 기술 연구5 CAD

제 절 프레임워크의 개념과 기술동향1 CAD

서론1.

시스템 문제점과 프레임워크 출현 배경2. CAD CAD

프레임워크의 정의와 개념3. CAD

프레임워크 사용자 및 시스템 요건4. CAD

프레임워크 기술 개발 동향5. CAD

프레임워크의 표준화6. CAD

기술 전망7.

결론8.

참고문헌

- 61 -

제 절 프레임워크 시스템의 연구개발 접근 방법 및 도구 통합 연2 CAD

구

서론1.

프레임워크 시스템의 연구 개발 필요성2. CAD

프레임워크 시스템의 연구 개발 접근 방법3. CAD .

오브젝트중심 접근 방법에 의한 도구 통합4.

결론5.

참고문헌

제 장 설계 구축6 DB

제 절 의 설계에 관한 연구1 On-Chip Instruction Cache

서론1.

의 명령어 세트 및 사양2. KORISC

캐쉬 메모리3. (Cache Memory)

4. KORISC Instruction Unit Architecture

의 구현5. Instruction Unit

결론6.

참고문헌

제 절 소자에 의한 구성 및 주변2 Bit-Slice Prototype Microcomputer

구성에 관한 연구S/W

- 62 -

서론1.

마이크로 컴퓨터의 설계2.

마이크로 프로그램개발 시스템3.

마이크로 프로그래밍4.

모니터 프로그램5.

결론6.

참고문헌

제 절 영상신호처리를 위한 신경망의 시스토릭 어레이에 관한 연3 VLSI

구

서론1.

신경회로망2.

영상신호 복원을 위한 알고리즘3.

어레이 프로세서4.

신경망을 이용한 영상 복원의 구현5.

결론6.

참고헌문

제 절 고성능 영상신호처리 전용 의 연산구조 설계 및4 VLSI Processor

검증에 관한 연구

서론1.

병렬처리기 구조2. 3×3 Neighborhood

설계방식 및 설계환경3.

병렬처리기 설계 및 검증4. 3×3 Neighborhood

결론5.

참고문헌

- 63 -

제 절 고속 디지털 신호 처리를 위한 알고리즘 및 구조 연구와5 VLSI

의 설계 개발Processor

서론1.

와 을 이용한 한국어 대용량 격리 단어 인식 시스템2. VQ HMM

알고리즘과 아키텍처3. Viterbi

제시된 의 디지트 직렬 아키텍처4. Viterbi Scorer

결론5.

참고문헌

분야. MPWⅣ

제 장 컴퓨터용 분야7 IC

제 절 신경회로망을 이용한 문자인식용 개발에 관한 연구1 Chip

서론1.

신경회로망을 이용한 문자인식 전처리과정 설계2.

회로 시뮬레이션 결과3.

결론4.

참고문헌

제 절 설계 및 제작에2 Content Addressable and Reentrant Memory

관한 연구

서론1.

의 회로 구성2. CARM

결론3.

참고문헌

제 절 비트 승산기 설계에 관한 연구3 4×4 CMOS Full Pipeline

서론1.

설계 및 회로 구성2. (Architecture )

결론3.

참고문헌

- 64 -

제 절 가산기 설계에 관한 연구4 Hybrid Prefix

서론1.

이론 및 설계2.

결론3.

참고문헌

제 절 신경회로망 모델을 이용한 내용지정 메모리 설계에 관한5 (CAM)

연구

서론1.

과 회로2. Neuron Synapse

과3. Neuron Synapse Layout

결론4.

참고문헌

제 절 캐쉬메모리 의 설계에 관한 연6 32-bit RISC On-Chip Controller

구

서론1.

설계2.

시뮬레이션3.

결론4.

참고문헌

제 장 신호처리용 분야8 IC

제 절 고속처리를 위한 개발에 관한 연1 LSI Pattern Data Processor

구

서론1.

의 설계2. Processing Element(PE)

결론3.

참고문헌

- 65 -

제 절 알고리즘을 이용한2 Dynamic Time Warp(DTW) Speech Signal

의 설계Processing Element

서론1.

의 설계2. DTW Processor

결론3.

참고문헌

제 절 의 설계 및 제작에 관한 연구3 Modem Chip Functional Block

서론1.

설계2. Hilbert Filter

회로의 설계3. AGC

결론4.

참고문헌

제 장 산업용 분야9 IC

제 절 게이트를 이용한 연산증폭기와1 CMOS Switched capacitor

의 설계Filter

서론1.

설계2.

결론3.

참고문헌

제 절 전류제어 연산증폭기 개발2 CMOS (OTA)

서론1.

설계2. OTA

결론3.

참고문헌

- 66 -

제 절 기억소자의 회로개발에 관한 연구3 Testing

서론1.

설계2.

결론3.

참고문헌

제 절 선로부호기의 화 부분 에 관한 연구4 One-Chip I.C (Encoder )

서론1.

설계2.

결론3.

참고문헌

결론V.

부록

특정연구관련 발표논문 목록A. '89

- 67 -

별책 툴 분야 위탁 과제 최종 보고서 대학I( , 9 )

동기식 순서 논리회로의 자동 시험 패턴에 관한 연구1. ( )Ⅱ

의 인식 시스템 완성2. IC Layout Pattern

블록 단위의 레이아웃 생성기의 부분구현 및 레이아웃 최적화기의 이론 연구3.

의 레벨의 논리합성기 개발4. VHDL RT

로부터 자동생성기의 완성5. Net-list Schematic Diagram

논리 시뮬레이터에 관한 연구6. High-Speed

의 개발에 관한 연구7. Gate level Timing Verifier

개발에 관한 연구8. Over-the-Cell Router

개발9. VHDL Analyzer

별책 분야 위탁 과제 최종 보고서 대학(DB , 7 )Ⅱ

의 설계에 관한 연구1. On-Chip Instruction Cache

소자에 의한 구성 및 주변 구성에 관한 연구2. Bit-Slice Prototype Microcomputer S/W

분산설계 데이터 관리 시스템 연구3.

설계 툴 통합을 위한 에 관한 연구4. CAD Framework

영상신호처리를 위한 신경망의 시스토릭 어레이에 관한 연구5. VLSI

고성능 영상신호처리 전용 의 연산구조 설계 및 검증에 관한 연구6. VLSI Processor

고속 디지털 신호처리를 위한 알고리즘 및 구조 연구와 의 설계 개발7. VLSI Processor

별책 분야 위탁 과제 최종 보고서 대학(MPW , 13 )Ⅲ

게이트를 이용한 연산증폭기와 의 설계1. CMOS Switched-capacitor Filter

- 68 -

신경회로망을 이용한 문자인식용 개발에 관한 연구2. Chip

설계 및 제작에 관한 연구3. Content Addressable and Reentrant Memory

비트 승산기 설계에 관한 연구4. 4×4 CMOS Full Pipeline

가산기 설계에 관한 연구5. Hybrid Prefix

고속처리를 위한 개발에 관한 연구6. LSI Pattern Data Processor

신경회로망 모델을 이용한 내용지정메모리 설계에 관한 연구7. (CAM)

전류제어 연산증폭기 개발8. CMOS (OTA)

알고리즘을 이용한 의9. Dynamic Time Warp(DTW) Speech Signal Processing Element

설계

기억소자의 회로 개발에 관한 연구10. Testing

선로부호기의 화 부분 에 관한 연구11. One-Chip I.C (Encoder )

의 설계 및 제작에 관한 연구12. Modem Chip Functional Block

캐쉬메모리 의 설계에 관한 연구13. 32-bit RISC On-Chip Controller

- 69 -

서 론I.

- 70 -

서론I.

년도 과학기술처 특정연구과제 자동설계 환경구축에 관한 연구 는 한국전자통신연1989 " ( )"Ⅱ

구소 자동설계기술개발부에서 년 월부터 년 월까지 년간 수행하였으며 서울대1989 7 1990 7 1 ,

등 개 대학에서 수행한 개 위탁연구 과제를 포함하고 있다 본 과제는 년 년18 29 . 1986 -1991

기간동안은 수준 자동설계기술에 관한 연구 년 년 기간동안은 보드수준 자동설IC , 1992 -1996

계기술연구를 수행하며 년 년 기간동안은 시스템 수준 자동설계기술연구를 목표로, 1997 -2001

하고 있다 여기서 수준이라 백만개 트랜지스터 규모인 수준을 목표로 하고 있고. IC VLSI ,

보드 수준이라 함은 를 하나의 부품으로 하는 회로나 근래 연구가 진행되고 있는VLSI

정도의 기술 수준을 말한다Wafer Scale Integration(WSI) .

고부가가치 산업의 하나인 반도체 기술의 선진화가 이루어지기 위해서는 설계기술과 자동설

계기술이 반도체 제조기술과 균형 있게 발전되어야만 한다 자동설계기술도 국내의 경우 개.

별적인 툴들의 개발에만 치중되었으므로 전체적인 설계환경의 구축에는 소홀한 점이 이었

다 본 과제에서는 전년도에 이어 수준 자동설계기술 개발에 대한 연구를 통하여. IC VLSI

설계 능력 배양과 시스템설계를 위한 환경을 조성하는데 목표를 가지고 자동설계 툴CAD ,

분야 자동설계 데이터베이스 분야 분야의 세 분야로 나(Tool) , , Multi Project Wafer(MPW)

누어 수행되었다 본 보고서에서는 당해년도의 전반적인 연구 내용 및 결과를 기술하였다. .

- 71 -

툴분야 대부분의 반주문형 췹들은 등이 매크로 셀과 게이트 플립플럽: ROM, RAM, PLA ,

등의 표준 셀들로 구성된다 본 연구는 표준 셀과 매크로 셀의 반주문형 자동설계기술로서.

배치배선을 자동으로 수행하며 설계자와 대화형으로 그 결과를 보이며 수정할 수 있는 셀,

디자이너 를 개발하였다 셀 디자이너는 기 개발된(Cell Designer) . Electronic Design

의 한 부시스템으로써 의 엔지니어링 디자이너에서 설계된Automation System(EDA) , EDAS

회로의 네트리스트를 입력으로 하며 또 셀 디자이너의 출력이 의 완전주문형 디자이, EDAS

너에 입력가능하며 설계규칙 검사 소요시간 추정 및 검증을 수행할 수 있다, .

또한 셀 라이브러리는 공정기술이 거듭 발전함에 따라 매번 다시 설계되어야하는 단점이 있

는데 이러한 공정기술에 무관한 셀 라이브러리를 구축할 수 있는 툴을 개발하기 위하여,

를 이용하고 분석하였다Generator Development Tool(GDT) .

한편 실리콘 컴파일러 분야는 차기 년도에 수행할 실리콘 컴파일러 연구에 대한 선행연구로

서 개발할 실리콘 컴파일러에 대한 결정된 사양을 기술한다 사양연구는 연구중이거나 �