晶圓級接合技術 -...

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ackage Technology封裝技術專題P


126 電子月刊第十九卷第十一期

晶圓級接合技術

│李世偉、陳冠能│

關鍵字：三維積體電路(3D IC)、晶圓接合(Wafer bonding)、封裝技術(Packaging technology)

摘要

現今的生活，電子產品已經無所不在。雖然人們對於電子產品的使用已經習以為

常，然而若觀看整個電子產品在時間上的演進，其中的變化是相當巨大的。以手機的

發展為例，從以前僅少數人擁有的黑金剛手機，到現今人手一台的智慧型手機，我們

很明顯的可以發現，不論在尺寸或者功能上，兩者已有相當大的差別。這種巨大的變

化不僅僅發生在手機這項產品，許多電子產品的變革，都是朝向輕薄微小化與多功能

性的這個趨勢。而實現此發展的其中一個推手，便是電子封裝技術。在本篇文章中，

我們將從封裝技術的介紹開始，進而說明在先進封裝技術之晶圓級接合技術的種類、

方式。我們希望讀者能從本篇文章了解晶圓接合技術在整個先進封裝製程中的角色，

最後再介紹其在先進半導體元件應用，以及此技術在未來的展望。

先進封裝的趨勢及類型

隨著電子晶片微小化以及多功能性的要求，晶片的整合變得相當複雜，封裝技術

也因此跟著其產品的需求有所改變。從傳統無線電產品所使用的塑膠平面晶粒承載封

裝，演變成中央處理器使用的球狀閘型排列封裝，到目前高階產品常見的覆晶封裝，

顯示著封裝產業的變革。近期較具代表性的先進封裝技術大概可以用晶片層級封裝

(CSP)、覆晶封裝(FC)和三維積體電路封裝技術來做代表[1-2]。



127二○一三年十一月號

(一)晶片層級封裝(CSP)

CSP封裝定義相當廣

泛，但可以將其定義為封

裝後不超過晶片尺寸1.2倍

來概括之。這一種類型的

封裝與外界的連接，有時

使用金屬引腳，有時使用

錫球，變化性相當大。但

若以封裝形式來分類，可

以分成三大項：

(1) Substrate CSP：此類是

以軟性或硬性基板(通常

為樹脂類的物質)作為支

撐平台，將其晶片固定

於上方，再將其電性藉

由直通孔(Via)傳導於基

板外。

(2) Lead frame CSP：此類

的封裝是將晶片放於一

個導線架上方[3]，再經

由打線的方式把晶片的

輸出入金屬墊與導線架

上的金屬墊進行連結，

藉由此而能與外界進行

電性傳導。

(3) Wafer level CSP：相較

於前兩者的封裝形式，

此類的封裝在重量尺

寸以及封裝後的晶片

性能都來的好很多。

傳統的 I C封裝，是將

晶圓切割後才進行封裝測試，而WLCSP是在晶圓

層級時就進行測試與封裝，隨後才切割成一顆顆

的IC 顆粒，其封裝後的體積由於幾乎等同裸晶大

小，因而大幅減少了封裝體積。其方法是在IC設計

時，就將在裸晶(die)四周的鋁墊，藉由重分佈技術

(Redistribution technology)轉換成陣列式的排列，最

後再形成UBM和錫鉛球(其整個流程可由圖1來表

示)，而使晶片能藉由錫球接合於晶圓上[4-6]。

(二)覆晶封裝(Flip-Chip, FC)

FC封裝是將已經上好錫球的晶片，透過精密的對

位技術，與下方的底層陶瓷印刷電路板進行貼合後，

然後使用熱熔的方式讓錫球將上下兩層進行黏合，這

樣的方式不但可以不經過模封(Molding)，背面還因為

裸露而達到散熱的效果，此外，所能提供的I/O數目還

可高達1500點[2]，提供晶片在輕薄的前提下擁有更多

的效能。此種封裝結構就是WLCSP的基礎版，其主要

的關鍵技術便是其中的接合凸塊，我們以下面三大部

分來說明(見圖2)[2,7-9]：

晶圓清潔聚乙烯氨塗佈

聚乙烯氨塗佈

曝光顯影

曝光顯影

金屬濺鍍(導線材質) 光阻塗佈

金屬蝕刻(形成導線和金屬墊)

UBM與錫鉛球形成

圖1　WLCSP重分佈技術流程



1. Underfill

其主要目的為補償晶片與基板間因熱膨

脹係數不同而所產生的熱應力，它可以將晶

片與基板緊緊的機械式綁在一起，使結構不

會因為熱膨脹係數不同而導致損害或斷裂連

結電性的bump。除此之外，這樣的結構也可

以保護bump不受到環境的影響，包括濕度、

外力等因子。

2. Under bump metallization (UBM)

UBM的功能主要分成三大部分，每一部

分都有相對應的材料。首先為了避免bonding

pad和solder bump之間的金屬擴散，UBM會使

用0.15µm~2µm的鉻、鈦或鎳來防止；其次，

為了使solder bump有好的表面附著力，可使

用1~5µm的銅和鎳以提供較好的表面附著。

最後，為了防止solder bump的氧化，可使用

0.05~0.1µm的金來作為氧化防護層[1][10-11]。

3. Solder bump

為FC中作為主要電性傳導的部分，通常

使用鉛錫材料，利用電鍍製程以及薄膜技術

製作於金屬墊上，接著再利用熱能

將其回融，形成現在常見的solder

bump的球狀物 [12-13]。然而solder

bump的製作方式並非只有一種，目

前除了剛剛所提的電鍍之外，還有

蒸鍍(evaporation)、濺鍍(sputter)和

印刷(printing)等型式，每個型式都

會影響其均勻性以及大小的不同，

該如何抉擇乃由晶圓廠、封裝廠等

依照各自產品的需求來決定。

儘管如此，flip chip由於還需要

製作solder bump以及UBM等架構，

使得製程步驟來得較繁瑣。此外，

bump的尺寸也隨著晶片IO數目持

續增加而面臨到考驗。

( 三 ) 三維積體封裝 ( 3 D I C packaging)與三維積體電路

整合(3D IC integration)

先進晶片封裝的需求在於小

尺寸及多功能，三維堆疊的技術因

應而生。此技術的宗旨是將原本不

同類型及功能的二維晶片，以建

構大樓似的堆疊形成三維晶片(見

圖3)，其基本的作法是使用接合技

術(bonding technology)將晶片進行

彼此之間的接合，以達成堆疊的效

應。同時為了讓不同晶片間能完成

信號的傳遞，還需要建構矽直通穿

孔(Through Silicon Via, TSV)進行彼

此之間的電性連接(見圖4)，使用

Al pad

Underfill

UBM

Solderbump

Isolation

圖2　solder bump 結構




這種技術的封裝稱之為三維積體電路封裝，技

術與結構亦泛稱之三維積體電路整合。這樣的

技術與封裝可有效利用空間而讓單位面積下可

容納的元件數更多，此外，因為可有效地縮短

電流信號傳輸的距離，也因而可減少電阻電容

的延遲[14]。

整體而言，三維積體電路的技術著重於三

大部份，一為TSV的製作，二為晶圓的接合製

程，三為晶圓的薄化。其整個製程流程，大體

上可以被區分成先製程TSV(TSV-first)和後製

程TSV(TSV-last)兩種[17]：

1. TSV-first

此類的製作是在BEOL製程完成前，就先

將TSV製作完畢。在此定義下，依照與CMOS

的製程順序會有兩種選擇(見圖5)：

Chemical &Bio Sensors

OtherSensors,Imagers

NanoDeviceMEMS

RFADCDAC

Memory Stack

Processor

Energy/Power

圖3　使用3D IC整合不同的晶片[15]

圖4　使用Oxide direct bonding完成三維架構[16]

Tier 1：photo diode

Tier 2：180nm FDSOI

Tier 3：180nm FDSOI

3Dvia

3Dvia

Tier 2 transistors Tier 2 interconnect/vias

Tier 3 transistors

Thinned bulk Si



(1) Before CMOS

此類是將晶圓使用DRIE或者雷射鑽孔的方式蝕

刻出TSV所要的孔洞後，然後再將其孔洞填上多晶

矽材料，接著才完成CMOS元件和金屬連線，以及

晶圓薄化和晶片接合來完成三維的架構。

(2) After CMOS before BEOL

此種方式不同於前者，是在CMOS和BEOL製

程中間完成TSV的製作，最

後才進行晶圓薄化和晶片接

合。此種方法也被定義為

TSV-middle。

2. TSV-last

此方式是在 C M O S 和

BEOL完成後才進行TSV的製

作。也因為TSV被放在最後

一個步驟，此種技術可以在

封裝過程中一起進行。大致

上此製作可以依照與Bonding

的製程順序作為不同的選擇(

見圖6)：

(1) Before bonding：

此種方式是在整個

CMOS(包括BEOL)整個完成

後，立刻進行TSV製程。之

後，再將TSV作後段RDL連

線以及接合製程即完成。

(2) After bonding：

此類是將 C M O S 完成

後，先進行接合再做磨薄和

TSV製程。此種方式由於是

將晶圓接合後才進行磨薄，

所以便可以避免磨薄後晶圓

承載的問題。

根據以上所討論的這幾

個先進封裝技術，不難發現

所有的技術若想要達到高效

能小型化，那堆疊是無法避

Before CMOS

Between CMOS and BEOL

ViaFormation

ViaFormation

CMOS withBEOL Thinning

Thinning

Bonding

BondingCMOSFabrication BEOL

圖5　TSV first技術製作流程

Between BEOL and Bonding

After Bonding

CMOS withBEOL

ViaFormation

ViaFormation

Thinning

Thinning

Bonding

BondingCMOSFabrication

圖6　TSV last技術製作流程




免的一個趨勢。故良好的接合結構是必須

的，並且可以達到異質整合、良好可靠

度、減少製程步驟等優點。因此開發良好

的接合技術是目前科技產業及學研界在電

子封裝的研究重點之一，成果將會直接影

響到產出的良率、產量以及晶片的性能。

此外，幾乎大部分的封裝技術目前皆是以

晶片的層級來進行封裝，即便是WLCSP

也是將其中一片的晶圓切割成一個一個的

晶片後，再一個一個的進行接合。有別於

此，在三維積體電路技術中所使用的晶圓

級接合，不但可以一次完成所有接合的動

作，大幅的減少了製程時間；並且不同

於solder bump，其尺寸也可更進一步的微

縮。接下來，我們便要更深入的介紹此接

合技術─晶圓級接合技術。

晶圓級接合技術種類

晶圓接合顧名思義，就是在晶圓等級

時就進行接合的動作。有別於前面所提及

的WLCSP，此技術並非是將多個晶片一

片一片的接合在晶圓上，而是直接將兩片

晶圓都在切割前就直接進行接合的動作，

也因此能大幅提高產能。整個晶圓級接合

可分為三大步驟：晶圓的表面與清洗、晶

圓對位、晶圓接合。

( 一) 晶圓的表面與清洗

對於晶圓接合而言，其接合面表面的

狀況會直接的影響到其後的接合狀況，所

以此一步驟重要而不可忽略。然而，

晶圓接合材料不一，並不能全部適用

一般的RCA清洗流程[18-19]。其原因來

自於RCA裡的酸鹼可能會與接合材料

有所反應，導致侵蝕或生成化合物，

而影響接合品質。此外，不同的接合

材料，其表面也許會生成不同的氧化

物，而這些氧化物會直接影響接合的

品質，因此適當的清洗流程可以有助

於該材料的接合。以銅為例，由於銅

的表面易生成氧化物，所以通常會使

用鹽酸(HCl)進行清洗，之後再以去離

子水(DI water)清洗，然後快速旋乾，

便能將氧化物和汙染物一起去除。

(二) 晶圓對位

對於三維積體架構而言，晶圓

對位是所有步驟中相當重要的一環，

這是由於一旦發生位移誤差的情況，

會導致堆疊的晶圓的電性錯誤，也因

此，在晶圓接合前的這個步驟是相當

重要的。以現今而言，雖然對位機台

已能將此誤差量降至0.25µm以下的量

級，但誤差量仍需持續的改善，以符

合越來越嚴苛的三維積體電路的後續

許多製程要求。

有別於傳統的黃光系統上的對

準，晶圓接合的對位方式必須有所改

變，這是由於晶圓對晶圓的接合比起

傳統的對位會比較複雜，譬如說對

於相同材質晶圓而言，就有可能會產



生有平行位移(translation)、旋轉位移

(rotation)的兩種可能性，此外對於不同

材質的晶圓，也還需要多加考慮因熱

膨脹係數不同所造成的熱膨脹誤差(run-

out) (見圖7)[20-21] 。

一般而言，晶圓對晶圓的對位方

式，會先將此兩片晶圓皆作對位標記

(alignment mark)，然後進行對準後，使

用夾具把此兩片晶圓進行暫時性的接觸

固定，最後才進行接合；此階段一般而

言是使用特殊的光學設備(例如紅外線

探測系統等)來進行，其方法是將上下

晶圓的影像重疊於同一螢幕上，而移動

晶圓來調整對位標記的關係以便完成對

位，一旦確認其對準，再將其相疊的晶

圓連同夾具送往下一步的接合動作。一

旦接合後的晶圓，由於晶圓的正面已在

接合面，就已不能再直接觀察其對位情

形，通常需使用SEM和FIB等破壞性分

析了。此外，晶圓接合時的對準方式也

不同於傳統的黃光製程。這是因為在接

合時，兩個晶圓通常都是不透光的材

料，如矽；而傳統的黃光製程的對位卻

是在可見的表面進行。為了因應此上層

晶圓不透光的問題，接合時的對位勢必

需要一些方法來因應；以面對面(Face-

to-Face)接合來說，常見的方式有三種(

見圖8)[20]：

(1)紅外線光源觀測法：一般而言，由於

面對面的接合會使的兩片晶圓皆看不

到其正面對位記號的所在，所以此時

如果我們使用紅外線光源來做觀測，

就能利用紅外線穿透過矽基板而能觀

測到對位記號的所在，進而對準。

(2)Inter-substrate對位法：此方法是將一

個能觀測上下的雙面鏡頭，在兩片晶

圓間進行觀測對位後，隨之將鏡頭移

出，進行接合。

(3)Smart View 對位法：此方法是將晶圓

上下各配置一個鏡頭，將其一片晶圓

先移進鏡頭間而觀測並紀錄其位置，

之後移出此晶圓換另一片進入來觀測

並對位於剛剛所記錄的位置，之後再

移入的一開始的晶圓於它原本的位

置，以此完成對位進而接合。

一個精確的對位對於達成高密度的

矽直通穿孔(TSV)是相當必須的，這是

因為對位誤差會直接對TSV的上方接合

墊之設計尺寸規則(Design rule)會有所影

響。以圖9來說明，如果∆Mean為平均對

Translation

Rotation

Run-out

圖7　位移誤差圖示[20]




位誤差量，∆Sdv是其位移誤差之標準差，

那麼為了預防其接合錯誤，其中一片晶圓

的金屬接合墊尺寸就需比另一片大於∆Mean

加上三倍的∆ Sdv的距離，而若又加上因

CTE不同所造成的位移誤差量∆Run-out，兩

片晶圓的金屬墊尺寸差就必須為[20]：

outRunSdvMeanOverlapL 3 (1)進而使得Pitch大小就變成：

22 LLLL lapOverSpacePitch (2)因此晶圓對位精準的提升，對於整

個晶圓接合所能達到尺寸規格有非常直接

的影響，為了達到微小尺寸且高密度的晶

片封裝，其對位能力的提升便不能忽

視。

(三) 晶圓接合

晶圓接合可以分成相當多種類，

在這裡我們將會介紹幾個常見的接合

型式，分別為熱壓式接合、陽極接

合、直接接合。

1. 熱壓式接合(thermal-compression

bonding)

它是藉由加熱以及加壓的方式，

來促進接合面的材料進行擴散或鍵結

而達到接合的效果(見圖10)。以金屬

接合而言，加熱加壓後，兩個互相接

觸的金屬接合面會因此產生金屬鍵

結，並透過金屬互相擴散而增加接合

強度。這種接合方式因為在加壓後，

若接合材料有較高的彈性形變率，將

可使得表面受力均勻且更接近，進而

達成好的接合良率。

(a)紅外線光源對位法 (b)Inter-substrate對位法 (c)Smart View對位法

IR Lamp

Objective

Inter SubstrateMicroscope

圖8　Face-to-Face對準方式[20]

LPitch

LSpace LOverlapL1

L2

PAD_1

PAD_2

圖9　接合金屬墊之Design rule[20]



2. 陽極接合(anodic bonding)

此接合方式在微機電領域(MEMS)

是相當常見的，也是被廣泛應用的一

項接合技術。這種接合方式擁有許多的

優點，例如其對接合面的平整度要求不

高、鍵合力強、且能在到達玻璃熔點

前，完成玻璃與矽基板的接合。其工作

原理是將含有Na2O的玻璃基板和矽基板

進行貼合後，將正負極偏壓於兩板(正極

於矽基板，負極於玻璃基板)，使玻璃中

的離子產生移動，而使得兩基板的介面

產生相當大的電場，緊密接觸後，而造

成其鍵合(見圖11)[23-24]。

3. 直接接合(direct bonding)

直接接合顧名思義是將兩片在沒

有沉積任何材料下，就直接進行基板接

合的動作。其鍵結的能力就取決於兩片

晶圓表面上的化學鍵之鍵合，故此接合

非常的強調其晶圓表面的平整度、粗糙

度、潔淨度 [18][24]。整個直接接合的步驟

大概可以用三大步驟來代表：(1)晶圓處

理：此一步驟是為了讓晶圓表面有良好

的潔淨度，一般而言，會使用SC-1來去

除晶圓的微粒以及有機物質，再以SC-2

來去除金屬以及鹼金屬的雜質，隨後再

用去離子水清洗旋乾來完成此一步驟。

(2)室溫下接合前處理：一般而言，直接

接合一般都是只需要凡德瓦力就可以進

行初步的接合。以矽基板而言，只要表

面夠平整，一旦有原子間的接觸就會開

始進行接合的動作。然而在此階段的接

合並非全面性的，若使用玻璃基板與矽

基板接合的話，便會看到呈現有彩虹般

光環的牛頓環現象，這種現象便是來自

於不完全的接合，導致光的折射現象。

因此，下個步驟的(3)「退火加熱」就可

以解決這個問題。此步驟的目的為將兩

接合面更接近而產生更多鍵結，並排出

多餘的水分子。以兩片矽基板而言，可

以用下面的化學式來表示之[24]。

OHSiOSiOHSiOHSi 2 (3)

Heater

Force Upper chip

Bottom chip

圖10　熱壓接合技術

Glass Si

Na+

Na+

Na+

Na+

Na+

Na+

O-2

O-2

O-2

O-2

O-2

O-2

++

+

++

+

圖11　陽極接合技術




晶圓接合在電子產品上的

應用

晶圓接合提供了半導體產業

許多的可能與變化性，我們已不再

侷限於單個基板或晶片的整合，接

下來我們將在此介紹幾個應用的實

例。

(一)背照式影像感測器(BSI-CIS)

自2000年代CMOS影像感測器

(CIS)首次出現於世人面前，便以元

件操作速度快、功率高效率、微小

化、可與現有晶片整合等優勢，使

它成為許多高階影像設備的感光器

件。然而隨著世代的演進，CMOS

影像感測器的畫素要求便也越來越高，而

BSI-CIS便是因應此而誕生。與傳統不同的

是其將原本在金屬層下方的矽感光元件層改

為金屬層上方，這樣的方式可避免光線在到

達感光元件時就被金屬層所吸收，因而大大

提升其感光效率，Chipworks指出這樣的方式

可應用於畫素到達1.4µm以下[25]。

然而，要實現BSI-CIS其中最大的關

鍵，在於如何完成感光二極體的矽基板背

面減薄。整個大致的製程流程以圖12來表

示，在建構完感光二極體及其上方的金屬層

導線，為了能擁有較佳的量子效率(quantum

efficiency)，會使用乘載晶圓來與其正面接

合，使其進行背面磨薄的動作，最後加上光

學過濾器以及透鏡便完成元件的製作。其中

的晶圓接合能提供上下倒置以及基板薄化的

CMOS Bonding + Thinning Sensor fabrication

PermanentlyBonded

Metal 4

Metal 4

Metal 4 Metal 4

Metal 2

Metal 2

Metal 2 Metal 2

Metal 1

Metal 1

Metal 1 Metal 1Metal 3

Metal 3

Metal 3 Metal 3

SiliconSiliconHandle

SiliconHandle

SiliconHandleSilicon

Silicon

Diode Diode

Diode Diode Diode

LensColor filter

圖12　BSI-CIS製程流程[26]



製程流程，所使用的方式是電漿活化氧

化矽接合(見圖13)。由於晶圓直接接合

其表面的平整度及潔淨度要求甚嚴，因

此為了使晶圓CMOS正面能完全平坦，

首先使用PECVD沉積氧化矽，之後透

過退火過程使其整個氧化矽更緻密，以

避免接合時被多餘氣體所致的空洞所影

響，隨後便進行CMP製程。平坦化後

的晶圓與乘載晶圓使用電漿進行表面的

活化，而在室溫下兩晶圓進行接觸初步

接合，之後只要用200℃~600℃進行退

火便能完成晶圓接合，包括乘載晶圓的

CIS晶圓便能進行之後的磨薄和透鏡堆

疊封裝的製程[26]。

(二)雙閘極元件

為了解決傳統bulk silicon MOSFETs

元件的短通道效應，雙閘極電晶體

(DGFET)利用兩個閘極包覆著淺薄的通

道(見圖14)的幾何結構來增進閘極控制

通道的能力，這種方式使得整個閘極長

度可減少至15奈米以下，並且將漏電流

CMOS wafer

PLASMA ACTIVATION

Plasma Activation

SENSORFABRICATION

CMOS Thinning

PLANARIZATION

WAFER BONDING

CMOS BSI

Bonding

圖13　使用電漿活化氧化矽晶圓之BSI-CIS接合製程[26]

Oxide deposition(CVD)

Oxide densification

CMP

Wafer-to-WaferAlignment (Front-to-Front)




控制於理想範圍。然而要達成此結構，

在傳統製程上有極大的難度，其中包括

達成淺薄且均勻的通道結構來控制短通

道效應、建構出扇出(fan-out)且厚的源

汲極來減低寄生電阻、形成雙閘極精準

對位及源閘極摻雜區的對準以避免覆蓋

電容以及減少寄生電阻的產生[27]。圖15

則是使用晶圓接合的方式來建構：(1)在

SOI晶圓上依序成長薄氧化層、矽氮化

物及厚氧化層，接著使用直接接合的方

式與矽基板進行接合；(2)於SOI上再成

長薄氧化層和矽氮化物；(3)經過圖案

畫後(定義源汲極位置)，以使用磊晶的

方式，成長源汲極的矽並將其用CMP磨

平；(4)將矽的開口蝕刻一部份，並沉積

蝕刻介電質使其形成spacer；(5)源汲極

自我對準摻雜；(6)mesa formation：將每

個元件間蝕刻隔離；(7)移除矽氮化物並

沉積蝕刻閘極多晶矽；(8)製作電極及防

護層[28]。

(三)晶圓級真空封裝

在過去十幾年來，微機電系統

(MEMS)漸漸為許多感測器設計所採

TypeSourceto draindirection

Gate togate

direction

Gatelengthcontrol

Channelthickness

controlTop area

I IP NPT Lith/Etch Planarlayer L x W

II NTP IP Planarlayer Lith/Etch W x H

III IP IP Lith/Etch Lith/Etch L x H

Type llType l

Type lll L=gate length, W=gate width, H=channel thickness, IP= in plane, NTP=normal to plane

圖14　DGFET的三種架構[27]

Top Gate Top Gate

TopGate

Z

Z

ZY

Y

YX

X

X

Bottom Gate

Bottom Gate

Bottom Gate

Silicon Wafer

Silicon Wafer

Silicon Wafer

Current-Carrying Plane

Current-Carrying

Plane

Cur

rent

-Car

ryin

g P

lane

current direction



圖15　使用晶圓接合建構DGFET[28]

用，原因來自於微機電系統比起傳統的

感測器擁有在尺寸上、晶圓製程整合、

以及電路整合上的優勢。然而要成功完

成一個MEMS的產品，良好的封裝往往

是最大的關鍵。對於許多像是共振器、

迴轉儀、加速器等許多可移動結構的微

機電元件而言，達成高真空態的封裝結

構是相當重要的，因為其不但可以保護

內部元件免受外面環境機械式的損害，

也可以防止空氣的震盪導致元件特性的

改變。傳統的製程方式是直接在元件

上先鍍上一層犧牲層，再製作封裝層

(encapsulation layer)，之後將其封裝層外

挖一小孔，利用此小孔將犧牲層蝕刻乾

淨，最後便再將此孔封口便可完成[29]。

這樣的製程相當的煩瑣，但晶圓接合提

供了一個較為簡潔的作法。如圖16所

示，首先使用ICP或者KOH蝕刻完成所

需的空間，隨後將其與欲接合的玻璃進

行表面清潔，之後便能在1Torr下進行陽

(a)

OXIDEBOND

← OXIDE

Si WAFER Si WAFER

(b)

←

← OXIDE

OXIDEBOX

SOI

Si WAFER(c)

SOINITRIDE

SOI SOIepi-Si epi-Si

BOXSi WAFER

(d)

epi-Si epi-Si SOISOI SOI

BOXSi WAFER

(e)

SOISOISOI

BOX

epi-Siepi-Si

Si WAFER

(f)n++ Si

n++ Si

n++ Si

n++ Si

SOI

BOXSi WAFER

Si WAFERBOX

SOI

(h)(g)

n++ Si

n++ Si

POLY Si

SOI

BOXSi WAFER

NITRIDE NITRIDE

NITRIDENITRIDENITRIDE

NITRIDE

NITRIDE

NITRIDE

NITRIDENITRIDENITRIDE

NITRIDE NITRIDE NITRIDE

NITRIDE

NITRIDE

NITRIDE NITRIDE NITRIDE

NITRIDE NITRIDENITRIDE




就很適合將此訊號一同串聯。

然而，傳統作法需將每個晶片

製作完TSV和Micro-bump後，

才能將其一個一個分別堆疊接

合，這樣的製程步驟所需花的

時間就相當的多。有別於此，

使用晶圓接合的方式就能快速

的完成此製程。以圖17為例，

(1)首先使用DRIE將含有記憶

體元件的晶圓蝕刻出盲孔，

緊接著使用lift-off的方式完成

RDL的製作；(2)將兩片記憶

體晶圓用BCB作面對面式的接

合；(3)其一片晶圓背面磨薄至

裸露孔洞，並依序往上繼續堆

疊接合；(4)將接合後的晶圓兩

面皆磨薄至裸露孔洞；(5)在晶

圓其中一面濺鍍上一層銅種晶

層；(6)使用bottom-up的方式電

鍍完成TSV銅的沉積，並完成

記憶體的晶圓級堆疊[31]。

未來展望與挑戰

這幾年來晶圓接合一直有

顯著的進展，從最開始的SOI

技術，到三維積體電路的整

合，都提供了一個新穎的作法

來解決不同的問題。使用晶圓

接合技術可具有高異質整合、

低功率損耗、高速度、電性優

極接合的製程，因此空腔能維持在高真空度下而

直接封起，比起傳統的作法，製程步驟來的相當

少且快速[30]。

(四)SRAM記憶體堆疊封裝

隨著手機的功能日益強大，傳統記憶體不

管是容量或是功能上都已不敷使用，所以為了迎

接更大容量的記憶體需求，晶片的架構勢必要有

所改變，而堆疊式晶片封裝便因應而生。堆疊式

晶片不但將彼此晶片間的距離縮短，故具有較好

的電性特性，此外也大幅的增加單位面積下的電

晶體數目。以堆疊記憶體模組而言，雖然每個晶

片上擁有許多的I/O，但許多的I/O訊號是彼此共

享的。以SRAM為例，Address Bus、Data Bus、

Power(VDD，VSS)、Write Enable、Read Enable

在晶片間皆使用相同共用的I/O訊號，此時TSV

vacuum chamber

Aplied pressure

Si-cavity

Glass

Heater

V

圖16　使用陽極接合達成高真空封裝[30]



良、製程步驟減少(一次完成全部接合動

作)等優勢，也因此在未來的封裝整合上

將持續朝這個方向進展。在目前的產品

中，感測器、高功率元件、記憶體元件、

高效能邏輯元件都已可見其應用。以晶圓

接合技術而言，三維積體電路封裝與整合

和異質晶圓整合將為其發展最大的驅動

(a) Via etching & RDL formation (d) Wafer thinning on both sides

(b) BCB bonding (e) Seed layer deposition and sealing

(c) Backside thinning and stacking (f) Bottom-up TSV filling and seed layer removal

RDL

RDL

RDL

RDLRDL

RDL

Si Wafer SiO2

SiO2

SiO2

SiO2

SiO2SiO2

1st Si Wafer

1st Si Wafer

1st Si Wafer

1st Si Wafer

1st Si Wafer

2nd Si Wafer

2nd Si Wafer

2nd Si Wafer

2nd Si Wafer

2nd Si Wafer

3rd Si Wafer

3rd Si Wafer

3rd Si Wafer3rd Si Wafer

BCB

BCB

BCB

BCB

BCB

Copper

圖17　使用晶圓接合完成SRAM 堆疊模組[31]

TSV

力。然而，要完成良好的晶圓接合仍有

許多挑戰需要去解決，像是接合晶圓薄

化、基板間熱應力、散熱議題等。

(一)接合晶圓薄化

晶圓薄化主要是隨著三維架構的出

現而興起。先進產品可能須將晶片正面




的電路和背面的感測器有所聯結，或者

必須建構高功能堆疊晶片，這些可能都

需要TSV。然而TSV深寬比的極限，使

得TSV的深度有所限制，這時便需要磨

薄晶圓。然而，當晶圓接合後要經歷磨

薄製程時，接合接面需要承受多次研磨

的外力，尤其當接合材料無法覆蓋到兩

晶圓接合邊緣時，磨薄後的晶圓就很有

可能產生邊緣碎裂的chipping缺陷。此外

磨薄後的晶圓，也可能會只剩厚度幾十

微米，此時薄化的晶圓很容易就有應力

產生，因此如何處理這些薄化後的晶圓

就變得相當重要。

(二)基板間熱應力

異質整合在晶圓接合上的應用一

直是未來發展的重點之一。以前所使用

的三五族的光電元件與傳統的矽晶圓

CMOS元件，總是需要個別製作完成後

經過封裝才能進行連線整合。現在藉由

使用晶圓接合技術與TSV製程，便能將

這兩種不同材質的晶圓直接堆疊後，再

進行封裝，也因此封裝後會有更小的

form factor。然而在不同材質的晶圓間，

其熱膨脹係數(CTE)以及晶格常數的差

異，使得晶圓接合技術在此仍是一個相

當大的挑戰。以矽晶圓與砷化鎵而言，

其CTE就差了2.5倍，許多研究顯示，這

樣的差異會容易使得接合晶圓在過程中

就產生破裂，使得此技術有相當大的挑

戰性。

(三)散熱議題

晶圓接合實現了晶片堆疊的架構，

但由熱模擬就會發現其中包括熱堆積的

問題，此問題將可能使得晶片上的元件

會受熱而導致特性改變，進而影響整個

電路特性。因此如何設計基板結構，或

者使用特殊接合材料來幫助散熱，已變

成一個熱門的研究議題。目前研究已提

出微流通道(micro-channel)的使用、或是

dummy TSV的建構來幫助散熱。

由於晶圓接合技術為使用三維積體

電路、先進封裝、微機電等概念的關鍵

技術。此技術提供了許多新穎應用的可

行性，不論是在半導體的製程步驟、封

裝的整合、甚至於元件的製作都已經可

以見其蹤跡。在未來晶圓技術的發展，

它將朝著高精度、高良率以及高可靠度

的方向邁進。有朝一日將有機會看到它

廣泛應用於半導體的應用上，成為科技

業不可或缺的重要技術。

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作者簡介

李世偉先生

現為國立交通大學電子工程研究所博士生

專長：半導體物理、半導體製程、三維積體電路

、晶圓接合

陳冠能教授

現職：國立交通大學電子工程學系教授

學歷：麻省理工學院電機工程與資訊科學系博士

專長：三維積體電路(3D IC)、異質整合

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Dec., 2012.

《國際專業期刊訂閱消息》編號類別期刊名稱期數

2 機械 American Machinist 12

4 機械 Hydraulics & Pneumatics 12

5 機械 New Equipment Digest 12

6 機械 Machine Design 21

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12 化學 Chemical Week Int'1 50

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