1

PCB 설계규격

2

배선 기준표

항 목 Class 1 Class 2 Class 3 Class 4 Class 5 Class 6

배선 폭

배선간격

(최소도체간격)배선 Grid사용 Via

(Drill-Land)

0.30.2

0.150.5-1.0

0.250.2

0.1250.4-0.8

0.20.2

0.10.4-0.8

0.180.18

0.090.3-0.7

0.160.16

0.080.3-0.7

0.140.14

0.070.3-0.6

* 위 배선폭은 설계시 CAD상의 설정치수이며 최종 제작된 PCB의 배선폭은설계치보다 약 2/100 ~ 3/100 정도 작게 나온다.

Via LandVia Drill

배선폭A(Via-Pattern)

A(Land-Land)A(Pattern-Pattern)

A(Land-Pattern)

최소도체간격=A

3

배선금지대 1

배선은 PCB외곽으로부터 0.3mm이상의 거리를 둔다.

0.3

0.3

4

배선금지대 2

기구홀, V-Cut 면, Missing Hole로부터는 0.5mm 이상거리를 두고 배선한다.

0.5

5

내층분리선

내층 분리선은 0.3mm로 한다.

0.3

DGND PLAN

AGND PLAN

6

내층의 외곽부 금지대

내층의 동박면은 PCB 외곽으로부터 0.3mm 이상의 거리를 둔다.

0.3

DGND PLAN

AGND PLAN

7

내층 접속이 불가능한 홀의 처리방법

각홀이나 장공, PCB의 한쪽면에만 동박이 있는 홀,또는 홀크기가 2.1mm 이상의 홀은 직접 내층과잘 도통이 되지 않으므로 보조 Via를 구성한다.

보조 Via

각홀 장공 대형 홀

8

Through Hole제작법

아래의 경우는 Drill Size 0.9 일때의 기준이며Land경과 Power경은 Drill Size의 크기에 따라비례적으로 적용한다.

Drill

Land

Resist

Power

Drill경 : 부품 Pin의 굵기를 참조하여 설정(Normal: 0.9)Land경 : Drill+0.5Resist경 : Land+0.1Power경 : Drill+0.8

9

권장 표준 Through Hole

Drill Land Resist Power 비고

0.3

0.4

0.5

0.7

0.9

1.0

1.2

1.5

2.0

0.6

0.8

1.0

1.2

1.4

1.6

1.8

2.3

3.0

0.7

0.9

1.1

1.3

1.5

1.7

1.9

2.4

3.1

0.8

1.0

1.2

1.5

1.7

2.0

2.2

2.5

3.2

Via용

Via용

Via용

10

None Through Hole제작법

Drill

Resist

배선금지대

Power

Resist경 : Drill+1.0Power경 : Drill+1.5배선금지대: Drill+2.0

* NTH Mark :모든 배선층에 공통으로 Drill Size보다작은 2개의 Circle Line을 넣어둔다.

11

Pitch

Land

BGA Land Size

Pin의 거리에 따라 Land Size를 아래표에 의해 선정한다.

Pitch Land

0.81.0

1.27

0.350.450.75

(Bottom View)

12

SMD Land Size

P W 0.3 0.6 폭

L 길이

Pitch Width

0.50.651.0

1.27

0.30.40.50.6

Land길이 : L+0.6+0.3Land폭 : Pitch의 약 3/5로 한다.

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적정한 Land Size범위

* 일반적인 SOP IC의 예 *

Land IC와 Land의 안전 Solder Bridge길 위치 비뚤어짐 영역 영역이(L)

Solder 부족영역

Land폭 (W)

14

전

류

용

량

(A)

배선폭에 따른 전류통과량

도

체

폭

(mm)

도체 단면적(mm)

Drill 徑 (mm)

(도금25um)

허용상승온도10’

도체두께(um)

15

전압차에 따른 배선간 이격거리

DC,AC 전압 ~9V ~30V ~50V ~150V ~300V ~500V 500V초과

있슴 0.127 0.254 0.381 0.508 0.762 1.524 0.00305mm/V

없슴 - - 0.381 0.635 1.27 2.54 0.00508mm/V

보호

피막

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층 설정

* 상하 마주보는 층의 배선방향은 X,Y방향으로 교차할것.

4층

6층

6층(BVH)

1층 Comp(Top)

2층 GND

3층 VCC

4층 Sold(Bottom)

1층 Comp(Top)

2층 GND

3층 Signal(Int.1)

4층 Signal(Int.2)

5층 VCC

6층 Sold(Bottom)

1층 Comp(Top)

2층 Signal(Int.1)

3층 GND

4층 VCC

5층 Signal(Int.2)

6층 Sold(Bottom)

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주요 Chip Pad Size (R,C,Tantal공통)

A

C

형 명 (Inch) Tantal A B C

1005 (0402)

1608 (0603)

2012 (0805)

3216 (1206)

3225 (1201)

3528 (1411)

4532 (1812)

5025 (2012)

5832 (2312)

6432 (2512)

7343 (2917)

P type

A type

B type

C type

D type

0.7

0.9

1.3

1.7

1.8

1.8

1.9

2.0

2.3

2.5

2.4

0.6

0.8

1.3

1.8

2.7

2.8

3.4

2.7

2.3

3.4

3.3

1.1

1.7

2.3

3.1

3.2

3.3

4.5

5.1

5.3

6.9

6.5

B

18

SMD형 전해Cap Size

A

B

C

형 명 Body(X,Y) A B C

-D55E55F55F60H63H10J10

3.3 x 3.34.3 x 4.35.3 x 5.36.6 x 6.66.6 x 6.68.3 x 8.38.3 x 8.3

10.3 x 10.3

2.5

2.6

3.0

3.5

3.5

4.5

4.2

4.4

1.0

1.2

1.2

1.2

1.2

1.5

2.0

2.0

3.2

3.6

4.4

5.4

5.4

6.8

7.3

8.9

X

Y

19

SMD IC Package 이름 1

SVP(Surface Vertical-Mount Package)

SOP(Small Outline Package)

TSOP(Thin Small Outline Package)

SOJ(Small Outline J-lead Package)

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SMD IC Package 이름 2

QFP(Quad Flat Package)

QFJ(Quad Flat J-lead Package)

LCC(Leadless Chip Carrier)

LCC SOJ(Leaded ChipCarrier SOJ)

BGA(Ball Grid Array)

21

DIP IC Package 이름

SIP(Single Inline Package)

ZIP(Zig-zag Inline Package)

DIP(Dual Inline Package)

PGA(Pin Grid Array)

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1. 외형도의 치수와 사양은 바른가 13 .중요 Line의 처리는 잘 되었는가

2. Catalog대로 Library는 만들어졌는가 14 .동박면과 Thermal처리는 잘 되었는가

3. TR,Diode등 3단자 부품의 극성은 바른가 15 .SMD부품 Pad로부터 배선은 바르게 인출했는가

4. 부품금지구역내에 배치한 부품은 없는가 16 .모든 배선은 외곽과 적정거리를 유지하였는가

5. 지정부품의 위치는 지시대로인가 17. 내층이 고립되거나 분리통로가 좁지 않은가

6. 부품간 이격거리는 적정한가 18 .내층Thermal 도통부는 2곳이상 열려있는가

7. 극성부품의 방향은 지켰는가 19.인식마크는 설치하였는가

8. 각 Layer별 층 표시는 바른가 20.Drill Data가 빠진곳은 없는가

9. Silk Mark는 바르게 기입되었는가 21. Solder Resist가 빠진곳은 없는가

10 . Pin번호는 바르게 기입하였는가 22. Board의 특수사양은 지켜졌는가

11. Silk문자는 바르게 기입되어 있는가 23. 수정요구사항은 빠지지 않고 반영되었는가

12. 90도나 비뚤어진 배선은 없는가

Check list

23

QFP Library miss #1

0.25mm 만큼 핀열이 우측으로 가 있다.

24

QFP Library miss #2

0.5mm핀 간격의 부품을사용하여야 하나 0.65mm 인 부품을 잘못 선택하였다.

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QFP Library miss #3

144핀 부품이나 160핀 부품을 사용하였다.

26

QFP Library miss #4

핀열과 열의 거리가 1.0mm 더 크다...

27

QFP Library miss #5

좌,우 핀열이 위로 0.5mm만큼 올라가 있다.

28

QFP Library miss #6

73번에서 108번까지의 핀순서가 반대방향으로 설정되어 있다.

29

배치 배선

30

Bypass Capacitor

* 전원입력용은 전원단자 부근에 배치하며 전원배선상에내층 도통용 Via를 여러 개 만든다.IC용은 각 IC의 전원이 들어가는 곳 가까이 배치한다.

전원입력용

IC용

31

Bypass Capacitor 배치위치

* IC 2개당 하나의 Bypass Capacitor를 사용할 때는모든 IC에 가급적 균등하게 배치한다.

좋은 배치 나쁜 배치

Bypass Capacitor가 IC의 VCC핀에서

멀리 떨어져 있다

32

X-tal 배치

* X-Tal Line과 OUT Line은 가급적 짧고 다른 배선과근접하지 않도록 배치한다.

회로도 배선예

33

OSC 배치

* 공급 단이 기판의 가장자리에 배치되면 배선이 길게 되어위험성이 높으므로 가급적 가운데 배치하여 Clock Line을짧게 가져간다.

나쁜 배치 좋은 배치

34

OSC 배선

* OSC가 배치되는 Top면에 Ground로 동박면을 깐다.

회로 예 배선 예

35

One Short회로

* 파선부분이 가장 짧게 배치가 되어있는지 확인한다.

회로예 배선예

36

Transistor 회로

* Base신호를 안정적으로 가져가기 위한 배치위치가고려되어야 한다.

Collector는 부하의 전류용량에 맞는 배선폭이

필요하며 두껍게 하는 경우가 대부분이다. (a)

C a

B

37

OP Amp Bypass Capacitor

* +V와 -V 각각 Bypass Capacitor를 전원 가까운 쪽에 단다.

38

배선의 형태

* 배선은 90˚보다 45˚나 둥글게 인출하도록 한다.

나쁜 예 좋은 예

39

배선의 분기

* 배선의 분기는 가능한 부품의 핀이나 Via가 있는지점에서 한다.

나쁜 예 좋은 예

40

SMD Pad로부터 배선인출

* Pad사이의 연결은 부품의 핀바깥에서 한다

나쁜 예 좋은 예

* 부품핀에서의 인출은 Pad폭보다크지 않도록 한다.

41

미사용 Gate의 처리

* 사용하지 않는 Gate는 입력쪽 단자를 Ground와 연결해둔다.

Ground와 연결할 때 가능한 Bottom면이나

부품의 바깥쪽으로 접속하여 나중에라도

자를 수 있도록 한다.

42

Relay 배선

* 전원,Ground계의 분리와 접점의 접속선 전류용량에맞는 배선폭을 갖춘다.

좌우 분리

1 2

차 차 Diode는

측 측 Relay가까이

1차측

2차측

분리 분리 전원부의 대응

43

Photo Coupler

* 1차측과 2차측의 배선은 분리한다.

좌우 분리

1차측 2차측

분리 분리

.소전류 .대전류

.저전압 신호 .고전압제어

.Dirty한 신호 .Clean한 신호

44

Trans

* Trans는 통상 전원이 들어오는 곳 가까이 배치한다.입출력뿐만 아니라 다른 회로 Block과도 가능한 분리한다.

1차측 2차측

분리 분리 1차측 2차측

교류고압에서의 배선간격과 폭 확인

전류용량에서의 배선폭 확인

45

Clock Gate와 공용 금지

* Clock에 사용한 Gate는 다른 회로와 공동사용을 피한다.

빈 Gate는 입력을 GND로 묶는다

Clock입력 Clock출력

46

GND Guide배선

* Ground로 Guide할 때 가능한 완전히 감싸도록 한다.

도중에 절선되었다

47

Clock Line

* 모든 배선은 원칙적으로 T 분기보다 부품의 핀을 바로거쳐가는 형태로 배선한다.

나쁜 예 좋은 예

48

Chip Pad의 배선

* 부품실장시 표면장력의 불균등 원인이 되므로 Pad의옆면보다는 중심으로부터 바깥쪽으로 배선을 인출한다.

나쁜 예 좋은 예

49

Thermal Land(Dip)

* 넓은 동박면을 그냥 두면 납땜시 열의 방사범위가 넓어져냉납의 원인이 된다.

(Thermal 처리전) (Thermal 처리후)

열이 사방으로 식는다 열이 식는 통로를 좁힌다

50

Thermal Land(SMD)

* SMD형 Chip부품의 Land도 열의 발산을 막기위해Thermal을 형성한다.

(Thermal 처리 전) (Thermal 처리 후)

열이 사방으로 식는다 열이 식는 통로를 좁힌다

51

OP Amp부의 배선

* OP AMP의 입력측(점선부)을 가능한 짧게 +,-의길이를 같게 한다.

. 입력 배선은 짧고 두껍게 한다

. 입출력 배선은 분리

. 입력배선은 출력으로 Guide