philips 42pf7320_chassis lc4.9e_pdp_manual de servicio
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MdulonoisiveleTruoloC
Manual SDI PDP S37SD-YD02 (37-pol. SD v4)
S42SD-YD05, YD06, YD07 (42-pol. SD v2, v3, v4)S42AX-XD02, YD01 (42-pol. HD v3, v4)
S50HW-XD03, XD04 (50-pol. HD v3, v4)
Nov/2006
Contedo Pgina1. Especi caes Tcnicas, Conexes, e Viso Geral do Chassis 22. Instrues de Segurana, Manuteno, Avisos e Notas 153. Instrues de Uso 174. Instrues Mecnicas 185. Modos de Servio, Cdigos de Erro e Falhas 266. Diagrama em Blocos, Ponto de Teste e Formas de Onda 407. Esquemas Eltricos e Layouts 518. Ajustes 529. Descrio de Circuitos e Lista Abreviaes 70
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2 SDI_PDP
1. Especificaes Tcnicas, Conexes e Vista do Chassisndice deste captulo:1.1 Vista PDP 1.2 Nmeros Serial1.3 Vista do Chassis
Notas: As figuras podem variar devido as diferenas de modelos As especificaes so indicativas (sujeito a alteraes).
1.1 Vista PDP
Tabela 1-1 Vista PDP
Tabela 1-2 PDP x Vista do Chassis
Na tabela acima o link dado entre o Painel SDI Plasma Displaye o chassis do TV Philips (incl. o n do manual do chassis).
1.1.1 37 SD v4
Figura 1-1 Vista externa (37 SD v4)
Figura 1-2 Pontos do parafuso (37 SD v4)
PDP Tipo/Verso Nome do Modelo H x V Pixel1 37 SD v4 S37SD-YD02 852 x 4802 42 SD v2 S42SD-YD06 852 x 480
3 42 SD v3 S42SD-YD05 852 x 480
4 42 SD v4 S42SD-YD07 852 x 4805 42 HD v3 S42AX-XD02 1024 x 768
6 42 HD v4 S42AX-YD01 1024 x 768
7 50 HD v3 S50HW-XD03 1366 x 7688 50 HD v4 S50HW-XD04 1366 x 768
Display tipo Modelo Chassis Chassis Manual #37" SD v4 37PF9936/37 LC4.7U 3122 785 1474237" SD v4 37PF9946/12 LC4.7E 3122 785 1472237" SD v4 37PF9946/69 LC4.7A 3122 785 1476142" SD v2 420P20/00 FM242 3122 785 1413042" SD v2 42FD9925/01 FM242 3122 785 1413042" SD v2 42FD9935/17 FM242 3122 785 1413042" SD v2 42FD9935/93S FM242 3122 785 1413042" SD v2 42FD9945/01 FM242 3122 785 1413042" SD v2 42FD9953/17, /69, /93 FM242 3122 785 1413042" SD v2 42HF9953/12Z FM24_AB 3122 785 1389042" SD v2 42PF9936/37 FTP1.1U 3122 785 1438142" SD v2 42PF9945/12 FTP1.1E 3122 785 1437042" SD v2 42PF9945/69, /79, /98 FTP1.1U 3122 785 1438142" SD v2 42PF9955/12 F21RE 3122 785 1389042" SD v3 42PF9936D/37 LC4.7U 3122 785 1474242" SD v3 42PF9946/12 LC4.7E 3122 785 1472242" SD v3 42PF9946/79, /93, /98 LC4.7A 3122 785 1476142" SD v3 42PF9956/12 FTP2.2E 3122 785 1465142" SD v3 42PF9956/93 FTP2.2A 3122 785 1468042" SD v4 42PF7320/10 LC4.9E 3122 785 1543142" SD v4 42PF7320/79, /98 LC4.9A 3122 785 1545042" HD v3 42PF9966/37 FTP2.2U 3122 785 1466242" HD v3 42PF9966/79, /93, /98 FTP2.2A 3122 785 1468042" HD v3 42PF9976/37 FTP2.2U 3122 785 1466242" HD v4 42HF7543/37 BP2.3HU 3122 785 1590042" HD v4 42PF7320A/37 BP2.3U 3122 785 1554142" HD v4 42PF7520D/10 LC4.9E_AB 3122 785 1567042" HD v4 42PF9630/78 FTP2.4L 3122 785 1547042" HD v4 42PF9630A/37 BP2.2U 3122 785 1554142" HD v4 42PF9630A/96 BP2.2U 3122 785 1554142" HD v4 42PF9966/79, /98 FTP2.4A 3122 785 1547050" HD v3 50PF9956/37 FTP2.2U 3122 785 1466250" HD v3 50PF9966/12 FTP2.2E 3122 785 1465150" HD v3 50PF9966/37 FTP2.2U 3122 785 1466250" HD v3 50PF9966/69, /93 FTP2.2A 3122 785 1468050" HD v4 50HF7543/37 BP2.3HU 3122 785 1590050" HD v4 50PF7320/10 LC4.9E 3122 785 1543150" HD v4 50PF7320/79, /93, /98 LC4.9A 3122 785 1545050" HD v4 50PF9630/78 LC4.9L 3122 785 1545050" HD v4 50PF9630A/96 BP2.2U 3122 785 1554150" HD v4 50PF9830A/37 BP2.1U 3122 785 1554150" HD v4 50PF9966/79 FTP2.4A 3122 785 1547050" HD v4 50PF9967D/10 FTP2.4E_AB 3122 785 15740
No Item Especificao 37 SD v41 Pixel 852 (H) x 480 (V) pixels
(1 pixel = 1 R,G,B clula)2 Nmero da clula 2556 (H) x 480 (V)3 Intensidade do Pixel 0.960 mm (H) x 0.960 mm (V)4 Intensidade da clula R 0.320 (H) mm
0.960 (V) mmG 0.320 (H) mm
0.960 (V) mmB 0.320 (H) mm
0.960 (V) mm5 Tamanho display 817.92 (H) x 460.80 mm (V)6 Tamanho da tela Diagonal 37" Plasma Colorido
Mdulo Display7 Aspecto da tela 16:98 Cor do Display 16.77 milho de cores9 ngulo de viso Acima de 160 deg (ngulo c/50%
e maior brilho perpendicularao mdulo PDP )
10 Dimneses 982 (L) x 582 (A) x 52.9 (P) mm11 Peso Mdulo 1 Cerca de 15.5 kg12 Recepo de transm.
Frequncia verticalVideo/Logic Interface
60/50 Hz, LVDS
F_14991_049.eps251005
Etiqueta com nmero de srieEtiqueta de tenso Etiqueta mdulo do painel
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3SDI_PDP
1.1.2 42" SD v2
Figura 1-3 Vista externa (42 SD v2)
Figura 1-4 Pontos do parafusos (42 SD v2)
1.1.3 42" SD v3
Figura 1-5 Vista externa (42 SD v3)
Figura 1-6 Pontos do parafusos (42 SD v3)
No Item Especificao 42 SD v21 Pixel 852 (H) x 480 (V) pixels
(1 pixel = 1 R,G,B clulas)2 Nmero das clulas 2556 (H) x 480 (V)3 Intensidade do Pixel 1.095 mm (H) x 1.110 mm (V)4 Intensidade da Clula R 0.324 (H) mm
1.110 (V) mmG 0.365 (H) mm
1.110 (V) mmB 0.406 (H) mm
1.110 (V) mm5 Tamanho do Display 932.940 (H) x 532.800(V) mm6 Tamanho da Tela Diagonal 42" Plasma colorida
Mdulo Display7 Aspecto da tela 16:98 Cor do Display 16.77 milho de cores9 ngulo de viso Acima de 160 deg (ngulo c/ 50%
e maior brilho perpendicularno mdulo PDP)
10 Dimenses 982 (L) x 582 (A) x 52.9 (P) mm11 Peso Mdulo 1 Cerca de16.6 kg12 Recepo de transm.
Frequncia verticalVideo/Logic Interface
60/50 Hz, LVDS
lebalegatloVleballedoMrebmunlaireS
F_14991_035.eps061005
Esta fi
gura a
inda n
o est
a dispo
nvel
No Item Especificao 42 SD v31 Pixel 852 (H) x 480 (V) pixels
(1 pixel = 1 R,G,B clulas)2 Nmero das clulas 2556 (H) x 480 (V)3 Intensidade do Pixel 1.095 mm (H) x 1.110 mm (V)4 Intensidade da Clula R 0.365 (H) mm
1.110 (V) mmG 0.365 (H) mm
1.110 (V) mmB 0.365 (H) mm
1.110 (V) mm5 Tamanho do Display 932.940 (H) x 532.800(V) mm6 Tamanho da Tela Diagonal 42" Plasma colorida
Mdulo Display7 Aspecto da tela 16:98 Cor do Display 16.77 milho de cores9 ngulo de viso Acima de 160 deg (ngulo c/ 50%
e maior brilho perpendicularno mdulo PDP)
10 Dimenses 982 (L) x 582 (A) x 52.9 (P) mm11 Peso Mdulo 1 Cerca de16.6 kg12 Recepo de transm.
Frequncia verticalVideo/Logic Interface
60/50 Hz, LVDS
lebalegatloVleballedoMlebalrebmunlaireS
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4 SDI_PDP
N Item Especifi cao 42 SD v41 Pixel 852(H) x 480 (V) pixels
(1 pixel = R,G,B celulas)
2 Nmero de Celulas 2556 (H) x 480 (V)
3 Intensidade de Pixel 1.095 (H) mm x 1.110 (V) mm
4 Intensidade de Celula R 0.365 (H) mm x 1.110 (V) mmG 0.365 (H) mm x 1.110 (V) mmB 0.365 (H) mm x 1.110 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800 (V) mm
6 Tamanho da Tela Diagonal 42 Plasma ColoridoMdulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milho de cores
9 ngulo de viso Acima de 160 deg (ngulo c/50%maior brilho perpendicularao mdulo PDP)
10 Dimenses 982(L) x 582(A) x 54 (P) mm
11 Peso Mdulo 1 Cerca de 15.4 kg
12 Recepo transm.Frequncia verticalVdeo/Logic Interface
60 Hz/ 50Hz, LVDS
1.1.4 42" SD v4
Figura 1-7 Vista externa (42 SD v4)
Figura 1-8 Pontos de parafusos (42 SD v4)
1.1.5 42" HD v3
Figura 1-9 Vista Externa (42 HD v3)
Figura 1-10 Pontos de parafusos (42 HD v3)
F_14991_003.eps180705
Etiqueta mod. painel
Etiqueta tensoSerial no.
F_14991_005.eps180705
Etiqueta mdulo do PainelEtiqueta nmero de srie Etiqueta Tenso
N Item Especifi cao 42 HD v31 Pixel 1024(H) x 768 (V) pixels
(1 pixel = R,G,B celulas)
2 Nmero de Celulas 3072 (H) x 768 (V)
3 Intensidade de Pixel 0.912 (H) mm x 0.693 (V) mm
4 Intensidade de Celula R 0.304 (H) mm x 0.693 (V) mmG 0.304 (H) mm x 0.693 (V) mmB 0.304 (H) mm x 0.693 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800 (V) mm
6 Tamanho da Tela Diagonal 42 Plasma ColoridoMdulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milho de cores
9 ngulo de viso Acima de 160 deg (ngulo c/50%maior brilho perpendicularao mdulo PDP)
10 Dimenses 982(L) x 582(A) x 52.9 (P) mm
11 Peso Mdulo 1 Cerca de 18.0kg
12 Recepo transm.Frequncia verticalVdeo/Logic Interface
60 Hz/ 50Hz, LVDS
-
5SDI_PDP
N Item Especifi cao 42 HD v41 Pixel 1024(H) x 768 (V) pixels
(1 pixel = R,G,B celulas)
2 Nmero de Celulas 3072 (H) x 768 (V)
3 Intensidade de Pixel 0.912 (H) mm x 1.110 (V) mm
4 Intensidade de Celula R 0.304 (H) mm x 0.693 (V) mmG 0.304 (H) mm x 0.693 (V) mmB 0.304 (H) mm x 0.693 (V) mm
5 Tamanho do Display 933.98 (H) x 532.220 (V) mm
6 Tamanho da Tela Diagonal 42 Plasma ColoridoMdulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milho de cores
9 ngulo de viso Acima de 160 deg (ngulo c/50%maior brilho perpendicularao mdulo PDP)
10 Dimenses 1000(L) x 598(A) x 64.4 (P) mm
11 Peso Mdulo 1 Cerca de 20.0 kg
12 Recepo transm.Frequncia verticalVdeo/Logic Interface
60 Hz/ 50Hz, LVDS
1.1.6 42" HD v4
Figura 1-11 Vista Externa (42 HD v4)
Figura 1-12 pontos de parafusos (42 HD v4)
1.1.7 50" HD v3
Figura 1-13 Vista Externa (50 HD v3)
Figura 1-14 Pontos de parafusos (50 HD v3)
F_14991_010.eps030805
F_14991_011.eps030805
Etiqueta TensoNmero Serial Etiqueta Painel Mdulo
N Item Especifi cao 50 HD v31 Pixel 1366(H) x 768 (V) pixels
(1 pixel = R,G,B celulas)
2 Nmero de Celulas 4,098 (H) x 768 (V)
3 Intensidade de Pixel 0.810 (H) mm x 0.810 (V) mm
4 Intensidade de Celula R 0.270 (H) mm x 0.810 (V) mmG 0.270 (H) mm x 0.810 (V) mmB 0.270 (H) mm x 0.810 (V) mm
5 Tamanho do Display 1106.46 (H) x 622.08 (V) mm
6 Tamanho da Tela Diagonal 50 Plasma ColoridoMdulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milho de cores
9 ngulo de viso Acima de 160 deg (ngulo c/50%maior brilho perpendicularao mdulo PDP)
10 Dimenses 1184 (L) x 700 (A) x 60.1 (P) mm
11 Peso Mdulo 1 Cerca de 18.0 kg
12 Recepo transm.Frequncia verticalVdeo/Logic Interface
60 Hz/ 50Hz, LVDS
-
6 SDI_PDP
N Item Especifi cao 50 HD v41 Pixel 1366(H) x 768 (V) pixels
(1 pixel = R,G,B celulas)
2 Nmero de Celulas 4,098 (H) x 768 (V)
3 Intensidade de Pixel 0.810 (H) mm x 0.810 (V) mm
4 Intensidade de Celula R 0.270 (H) mm x 0.810 (V) mmG 0.270 (H) mm x 0.810 (V) mmB 0.270 (H) mm x 0.810 (V) mm
5 Tamanho do Display 1106.46 (H) x 622.08 (V) mm
6 Tamanho da Tela Diagonal 50 Plasma ColoridoMdulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milho de cores
9 ngulo de viso Acima de 160 deg (ngulo c/50%maior brilho perpendicularao mdulo PDP)
10 Dimenses 1175 (L) x 682(A) x 65.5 (P) mm
11 Peso Mdulo 1 Cerca de 25.4 kg
12 Recepo transm.Frequncia verticalVdeo/Logic Interface
60 Hz/ 50Hz, LVDS
1.1.8 50" HD v4
Figura 1-15 Vista externa (50 HD v4)
Figura 1-16 Pontos de parafusos (50 HD v4)
1.2 Nmeros Serial
Figura 1-17 Mdulo nmero serial
Figura 1-18 Painel nmero serial
F_14991_012.eps030805
Voltage label
Panel module label
Serial No.
F_14991_013.eps030805
F_14991_004.eps180705
AreaModule
Line Year Month Date S/ NModelWorkerGroup
Serial No : 0001~9999Data : 01~31Ms : 01~12Ano : 00(2000)
~99(2099)Line No : 1 ~ 9 (0:Pilot Line)Tipo : 02~48 (ex.50HDv3:26)
(Step of even)
2 6 1 4 0 8 07 0 8 6 5
-
7SDI_PDP
1.3 Vista do Chassis
1.3.1 37 SD v4
Figura 1-19 Localizao do Painel (37 SD v4)
Tabela 1-3 Vista PWB (37 SD v4)
12
3
45
876
12, 13, 14 15, 1610 11
2017
21
19
18
9
emaNnoitacoL.oN1 Main PSU Assy PWB PSU2 SUB-PSU Assy PWB SUB-PSU3 LOGIC-MAIN Board Assy PWB LOGIC Main4 X-MAIN Driving Board Assy PWB X Main5 Y-MAIN Driving Board Assy PWBY Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 LOGIC G BUFFER Board Assy PWB Buffer9 Y-BUFFER Board Assy PWB Buffer10 LOGIC + Y-MAIN FFC Cable-flat11 LOGIC + X-MAIN FFC Cable-flat12 LOGIC + LOGIC BUF(E) FFC Cable-flat13 LOGIC + LOGIC BUF(F) FFC Cable-flat14 LOGIC + LOGIC BUF(G) FFC Cable-flat15 LOGIC BUF(E) + LOG. BUF(F) Lead connector16 LOGIC BUF(F) + LOG. BUF(G) Lead connector17 PSU + SUB PSU Lead connector18 PSU + LOGIC BUF(E) Lead connector19 PSU + LOGIC MAIN Lead connector20 PSU + Y-MAIN Lead connector
-
8 SDI_PDP
1.3.2 42 SD v2
Figura 1-20 Localizao do Painel (42 SD v2)
Tabela 1-4 Vista do Painel (42 SD v2)
Logic Main
Y- MAIN
Y- Buffer(upper)
Y- Buffer(lower)
X- MAIN
COF x 7
Logic-buffer (E)
Logic-buffer (F)
Logic-buffer (G)
No. Location Name1 info not available234567891011121314151617181920212223
-
9SDI_PDP
1.3.3 42 SD v3
Figura 1-21 Localizao do Painel (42 SD v3)
Tabela 1-5 Vista do Painel (42 SD v3)
No. Location Name1 Main PSU Assy PWB PSU2 SUB-PSU Assy PWB SUB-PSU3 LOGIC-MAIN Board Assy PWB LOGIC Main4 X-MAIN Driving Board Assy PWB X Main5 Y-MAIN Driving Board Assy PWBY Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 LOGIC G BUFFER Board Assy PWB Buffer9 Y-BUFFER (UPPER) Board Assy PWB Buffer10 Y-BUFFER (DOWN) Board Assy PWB Buffer11 LOGIC + Y-MAIN FFC Cable-flat12 LOGIC + X-MAIN FFC Cable-flat13 LOGIC + LOGIC BUF(E) FFC Cable-flat14 LOGIC + LOGIC BUF(F) FFC Cable-flat15 LOGIC + LOGIC BUF(G) FFC Cable-flat16 LOGIC BUF(E) +LOG. BUF(F) Lead connector17 LOGIC BUF(F) +LOG. BUF(G) Lead connector18 PSU + SUB PSU Lead connector19 PSU + LOGIC BUF(E) Lead connector20 PSU + LOGIC MAIN Lead connector21 PSU + Y-MAIN Lead connector22 PSU + X-MAIN Lead connector
-
10 SDI_PDP
1.3.4 42 SD v4
Figura 1-22 Localizao do Painel (42 SD v4)
Tabela 1-6 Vista do Painel (42 SD v4)
1
2
3174
65
7
8
109 11 121314
16
15
No. Location NameSPMSSPMS1
2 LOGIC-MAIN Board Assy PWB Logic Main3 X-MAIN Driving Board Assy PWB X Main4 Y-MAIN Driving Board Assy PWB Y Main5 LOGIC E BUFFER Board Assy PWB buffer6 LOGIC F BUFFER Board Assy PWB buffer7 Y-BUFFER (UPPER) Board Assy PWB buffer8 Y-BUFFER (DOWN) Board Assy PWB buffer9 LOGIC + Y-MAIN FFC cable-flat10 LOGIC + X-MAIN FFC cable-flat11 LOGIC + LOGIC BUF (E) FFC cable-flat12 LOGIC + LOGIC BUF (F) FFC cable-flat13 LOGIC BUF (E) + (F) Lead connector14 SMPS + LOGIC BUF (E) Lead connector15 SMPS + LOGIC MAIN Lead connector16 SMPS + Y-MAIN Lead connector17 SMPS + X-MAIN Lead connector
-
11SDI_PDP
1.3.5 42 HD v3
Figura 1-23 Localizao do Painel (42 HD v3)
Tabela 1-7 Vista do Painel (42 HD v3)
22
5
6
8
9
17
1821
19
14 15
1
24
20
320
13
117
10
1216
emaNnoitacoL.oN1 Main PSU Assy PWB PSU2 SUB-PSU Assy PWB SUB-PSU3 LOGIC-MAIN Board Assy PWB LOGIC Main4 X-MAIN Driving Board Assy PWB X Main5 Y-MAIN Driving Board Assy PWB Y Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 Y-BUFFER (UPPER) Board Assy PWB BuffeR9 Y-BUFFER (DOWN) Board Assy PWB Buffer10 LOGIC + Y-MAIN FFC Cable-flat11 LOGIC + X-MAIN FFC Cable-flat12 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat13 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat14 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat15 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat16 LOGIC BUF(E) + LOG. BUF(F) Lead connector17 PSU + SUB PSU Lead connector18 PSU + LOGIC BUF(E) (UP) Lead connector19 PSU + LOGIC BUF(E) (Down) Lead connector20 PSU + LOGIC MAIN Lead connector21 PSU + Y-MAIN Lead connector22 PSU + X-MAIN Lead connector
-
12 SDI_PDP
1.3.6 42 HD v4
Figura 1-24 Localizao do Painel (42 HD v4)
Tabela 1-8 Vista do Painel (42 HD v4)
emaNnoitacoL.oNSPMSSPMS1
2 LOGIC-MAIN Board Assy PWBLOGIC Main3 X-MAIN Driving Board Assy PWBX Main4 Y-MAIN Driving Board Assy PCBY Main5 LOGIC E BUFFER Board Assy PWB Buffer6 LOGIC F BUFFER Board Assy PWB Buffer7 Y-BUFFER (UPPER) Board Assy PWB Buffer8 Y-BUFFER (DOWN) Board Assy PWB Buffer9 LOGIC + Y-MAIN FFC Cable-flat10 LOGIC + X-MAIN FFC Cable-flat11 LOGIC + LOGIC BUF(E) FFC Cable-flat12 LOGIC + LOGIC BUF(F) FFC Cable-flat13 LOGIC BUF(E) + LOG. BUF(F) Lead connector14 SMPS + LOGIC BUF(E) Lead connector15 SMPS + LOGIC MAIN Lead connector16 SMPS + Y-MAIN Lead connector17 SMPS + X-MAIN Lead connector
-
13SDI_PDP
1.3.7 50 HD v3
Figura 1-25 Localizao do Painel (50 HD v3)
Tabela 1-9 Vista do painel (50 HD v3)
2026
352728 32
109
1112
33 34
2 1
514154
30
313
876
24
2122
19
16 18 1729
31 23 25
emaNnoitacoL.oNUSPBWPyssASUPniaM1
USP-BUSBWPyssAUSP-BUS23 LOGIC-MAIN Board Assy PWBLOGIC Main4 X-MAIN Driving Board Assy PWBX Main5 Y-MAIN Driving Board Assy PCBY Main6 LOGIC E BUFFER Board Assy PWB Buffer7 LOGIC F BUFFER Board Assy PWB Buffer8 LOGIC G BUFFER Board Assy PWB Buffer9 LOGIC H BUFFER Board Assy PWB Buffer10 LOGIC I BUFFER Board Assy PWB Buffer11 LOGIC J BUFFER Board Assy PWB Buffer12 Y-BUFFER (UPPER) Board Assy PWB Buffer13 Y-BUFFER (DOWN) Board Assy PWB Buffer
reffuBBWPyssAR-BUS41reffuBBWPyssAL-BUS51
16 LOGIC + Y-MAIN FFC Cable-flat17 LOGIC + X-MAIN FFC Cable-flat18 SUB R + LOGIC FFC Cable-flat19 SUB L + LOGIC FFC Cable-flat20 LOG.BUF(I) + LOG.BUF(J) (Up) FFC Cable-flat21 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat
22 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat23 LOGIC + LOG. BUF(G) (Down) FFC Cable-flat24 LOGIC BUF(E) + LOG. BUF(F) Lead connector25 LOGIC BUF(F) + LOG. BUF(G) Lead connector26 LOGIC BUF(H) + LOG. BUF(I) Lead connector27 LOGIC BUF(I) + LOG. BUF(J) Lead connector28 Y-MAIN + LOGIC BUF(H) Lead connector29 Y-MAIN + LOGIC BUF(E) Lead connector30 PSU + LOGIC MAIN Lead connector31 PSU + LOGIC BUF(E) Lead connector32 PSU + LOGIC BUF(H) Lead connector33 PSU + Y-MAIN Lead connector34 PSU + X-MAIN Lead connector35 PSU + SUB PSU Lead connector
emaNnoitacoL.oN
-
14 SDI_PDP
1.3.8 50 HD v4
Figura 1-26 Localizao do Painel (50 HD v4)
Tabela 1-10 Vista do painel (50 HD v4)
1
2
4
67
1110 12 14
15 16
18
56
17
19
22
2324
1918
21
20
13
7
8
3
9
5
emaNnoitacoL.oNSPMSSPMS1
2 LOGIC-MAIN Board Assy PWBLOGIC Main3 X-MAIN Driving Board Assy PWBX Main4 Y-MAIN Driving Board Assy PCBY Main5 LOGIC E BUFFER Board Assy PWB Buffer6 LOGIC F BUFFER Board Assy PWB Buffer7 LOGIC G BUFFER Board Assy PWB Buffer8 Y-BUFFER (Upper) Board Assy PWB Buffer9 Y-BUFFER (Down) Board Assy PWB Buffer10 LOGIC + Y-MAIN FFC Cable-flat11 LOGIC + X-MAIN FFC Cable-flat12 LOGIC + LOG. BUF(G: Down) FFC Cable-flat13 LOGIC + LOG. BUF(F: Down) FFC Cable-flat14 LOGIC + LOG. BUF(E: Down) FFC Cable-flat15 LOGIC + LOG. BUF(E: Upper) FFC Cable-flat16 LOGIC + LOG. BUF(F: Upper) FFC Cable-flat17 LOGIC + LOG. BUF(G: Upper) FFC Cable-flat18 LOGIC BUF(E) + LOG. BUF(F) Lead connector19 LOGIC BUF(F) + LOG. BUF(G) Lead connector20 SMPS + LOGIC BUF(G: Down) Lead connector21 SMPS + LOGIC BUF(E: Upper) Lead connector22 SMPS + LOGIC MAIN Lead connector23 SMPS + Y-MAIN Lead connector24 SMPS + X-MAIN Lead connector
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15SDI_PDP
ndice deste capitulo:2.1 Precaues para Manusear 2.2 Precaues de Segurana2.3 Notas
Nota: Autorize apenas pessoas credenciadas para efeturar os servi- os neste mdulo. Quando usando/manuseando esta unidade, tenha especial ateno para o Mdulo PDP: cumpra todas as regras, avisos e/ou cuidados. Avisos indica um perigo que pode levar morte ou feri- mento se o aviso for ignorado e o produto ser manuseado incorretamente. Cuidado indica um perigo que pode levar a ferimento ou danos propriedade se o cuidado for ignorado e o produto for manuseado incorretamente.
2.1 Precaues de Manuseando
O mdulo PDP usa alta tenso que danoso ao ser humano. Antes da operao do PDP, limpe sempre o p para prevenir curto circuito. Tenha cuidado ao tocar o dispositivo do circuito quando for lig-lo.
O mdulo PDP sensvel a poeira e umidade. Portanto, a montagem e desmontagem deve ser feito em um local sem poeira.
O mdulo PDP tem muitos dispositivos eltricos. O coorde-nador do servio deve usar equipamento (por exemplo, anel terra) para prevenir choque eltrico e roupas apropriadas para prevenir eletrosttica.
O mdulo PDP usa um conector de intensidade na que funciona apenas pela conexo exata com o cabo no. O operador deve prestar ateno para uma conexo completa onde o conector re-conectado aps a manuteno. A tenso do capacitor restante no painel circuito do mdulo PDP permanece temporariamente aps deslig-lo. O operador deve esperar para o descarregamento da tenso restante durante o ltimo minuto.
2.2 Precauo de Segurana
2.2.1 Precauo de Segurana
Antes de trocar um painel, descarregue forosamente a eletri- cidade restante do painel. Aps conexo do FFC e TCPs no mdulo, re-veri que se eles esto perfeitamente conectados. Para prevenir o choque eltrico, tenha cuidado para no tocar nas ligaes durante operao dos circuitos. Para prevenir o circuito Lgico de danos devido ao mau funcionamento, no conecte/desconecte os sinais de cabos durante as operaes do circuto. Faa os ajustes minuciosos da etiqueta de tenso e no isola- mento da tenso. Antes de re-instalar o chassis e o painel chassis, assegure-se de usar todas os materiais de proteo includos os no-metal e do tipo da cobertura da divisria. Cuidado para a troca de padro: No faa instalao de nenhum dispositivo adicional no mdulo e no troque o padro do circuito eltrico. Por exemplo: No insira um conector de udio ou vdeo subs- tituto. Se for inserido causar danos a segurana. Se for trocado o padro ou inserido a garantia da manuteno no ser efetuada. Se alguma parte do o estiver superaquecido por danos, troque-o por um novo imediatamente e identi que a causa
do problema removendo os fatores de risco. Examine cuidadosamente o estado do cabo se esta torcido, dani cado ou deslocado. No troque o espao entre as partes e o painel circuito. Veri que o cabo de fora. Nota Segurana do Produto: Alguns materiais eltricos ou ins- trumentos tem caracterscas especiais invisveis que foram relatadas na segurana. Em caso das partes trocadas por outras, mesmo que a Tenso e o Watt for maior que antes, a funo de Segurana e Proteo ser perdida. A energia sempre deve ser desligada, antes da prxima manu- teno. Veri que no painel as condies dos parafusos, partes e os arranjados aps a manuteno. Veri que se o material ao redor das partes esto dani cados. 2.2.2 Precaues ESD
Existem partes que so facilmente dani cadas pela eletrost- tica (por exemplo Circuitos Integrados, FETs, etc). A taxa de danos eletrostticos do produto ser reduzido pelas seguintes tcnicas: Antes de manusear as partes/paineis dos semicondutores, deve-se remover a eletricidade positiva pela conexo terra ou deve-se usar a pulseira anti-esttica e anel (deve- se operar aps remover a poeira. Vem sob a precauo de choque eltrico). Aps remover o painel, coloque-o com as trilhas em uma superfcie condutora para impedir carga. No use material qumico contendo Freon. Isto gera eletrici- dade positiva que pode dani car os dispositivos sensveis do ESD. Voc deve usar um dispositivo de soldagem para terra quando da soldagem ou de-soldagem destes dispositivos. Voc deve usar uma solda anti-esttica para remover o dispo- sitivo. A maioria das remoes dos dispositivos no tem anti-eststica que pode trocar uma eletricidade positiva su ciente por danos a estes dispositivos. Antes de remover o material de proteo da ligao do novo dispositivo, faa a proteo no contato com o chassis ou o painel. Ao entregar um dispositivo desembalado para a recolocao, no se mova muito. Movimento gera eletrosttica su ciente para dani car o dispositivo (ps no carpete, por exemplo). No retire um dispositivo novo da caixa protetora antes de estar pronto para ser instalado. A maioria dos dispositivos tem uma ligao que facilmente curto-circuitada por materiais condutores (como a espuma e o alumnio condutores).
2.4 Notas
Uma placa de vidro posicionada antes do display de plasma. Esta placa de vidro pode ser limpa com um pano delicado umidecido. Se devido as circunstncias houver alguma sujeira entre a placa de vidro e o painel display de plasma, recomendado fazer uma manuteno apenas por um empre- gado quali cado da assitncia.
2.3.1 Manuseio Seguro do PDP
Os procedimentos de trabalho mostra como as indicaes da Nota so importantes para assegurar-se da segurana do produto e da assistncia tcnica. Certi que-se de seguir estas instrues.
Antes de iniciar o trabalho, tenha um espao de funcionamento su ciente.
Todas as vezes que ajustar e veri car o produto, certi que-se de desligar a chave principal Power e desconectar o cabo de fora da fonte do display (gabarito ou o prprio display)
2. Instrues de Segurana e de Manuteno, Avisos, e Notas
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16 SDI_PDP
durante o servio. Para prevenir choques eltricos e ruptura dos paineis, inicie o
servio ao menos 30 segundos aps desligar a energia princi-pal. Especialmente quando na instalao e remoo do Painel de Alimentao e o painel SUS em que as tenses altas so aplicadas, inicie o servio ao menos 2 minutos aps desligar a energia principal.
Enquanto a energia principal estiver ligada, no toque em nenhuma parte ou circuitos exceo destes espec cos. O bloco da Fonte de Alimentao de alta tenso dentro do mdulo PDP tem um terra utuando. Se alguma conexo exceo de uma espec ca feita entre a medio do equipa-mente e o bloco da fonte de alimentao de alta tenso, pode-se resultar em choques eltricos ou ativao do disjuntor de circuito do escapamento-deteo.
Quando da instalao do mdulo PDP e remoo da embala-gem, certi que-se de ter ao menos duas pessoas efetuando o trabalho e assegure-se de que os cabos exveis da placa de circuito do mdulo PDP no esteja amassado pela embala-gem.
Quando a superfcie do painel estiver em contato com os materiais amortecedores, certi que-se que no existe material estranho em cima dos materiais amortecedores. Falhas nesta observao pode resultar em riscos na superfcie do painel pelos materiais estranhos.
Quando manusear o painel circuito, certi que-se de remover a eletricidade esttica do seu corpo antes.
Certi que-se de manusear o painel circuito prendendo as peas grandes como o dissipador de calor ou o trasformador. Falhas nesta observao pode resultar em ocorrncia de uma anormalidade nas aras soldadas. No amontoe o circuito. Falhas nesta obervao pode resultar em problemas de arra-nhes e deformaes nas partes, choques eltricos devido ao residual eltrico da carga.
Roteamento dos os e repar-los na posio deve ser feito de acordo com a con gurao original de roteamento e xao quando o servio estiver completo. Todos os os so rote-ados afastados das aras que se tornam quentes (como o dissipador de calor). Estes os so xados na posio com as braadeiras de modo que estes no se movam, desde modo assegurando-se de que no sejam dani cados e seus materiais no se deterioram sobre perodos de tempo longos. Conseqentemente, distribua os cabos e repare-os para a posio e estado original usando as braadeiras.
Faa uma veri cao de segurana quando o servio estiver completo.Veri que os pontos perifricos do servio para certi -car-se de no haver nenhuma deteriorao durante o servio. Tambm veri que os parafusos, partes e cabos removidos para nalidades de servios de manuteno, se todos foram retornados a suas posies apropriados de acordo com o original.
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17SDI_PDP
3. INSTRUES DE USO Veja o manual de usurio no GIP
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18 SDI_PDP
4. Instrues Mecnciasndice deste captulo:4.1 Desmontagem/Montagem4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)4.1.2 Conector Cablo flat do Painel X-principal4.1.3 FFC e TCP do Conector4.1.4 Troca dos paineis LBE, LBF, LBG 4.1.5 Troca dos paineis YBU, YBL e YM
4.1 Desmontagem/ Montagem
4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)
Desmontagem: Retire o FPC do conector segurandoa ligao do FPC com ambas as mos.
Montagem: Empurre a ligao do FPC com a mesma fora de ambos os lados do conector.
Nota: Certifique-se para no danificar o pino conectordurante o processo.
Figura 4-1 Desmontagem do PFC do Y-buffer
Figura 4-2 Montagem do FPC do Y-buffer
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19SDI_PDP
4.1.2 Concector Cabo Flat do Painel X-principal
Desmontagem:1. Retire a trava do conector.2. Retire o cabo Flat pressionando para baixo levemente.3. Puxe o Cabo Flat.
Montagem: Coloque o Cabo Flat no conector pressionandopara baixo levemente at ouvir o som de travamento (Click)
Figura 4-3 Desmontagem do FCC do painel X-principal
Figura 4-4 Montagem do FCC do painel X-principal
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20 SDI_PDP
4.1.3 FFC e TCP do Conector
Desmontagem do TCP:1. Abra a trava cuidadosamente.2. Empurre o TCP do seu conector.
Montagem do TCP:1. Coloque o TCP no conector cuidadosamente.2. Feche a trava completamente (at ouvir um Click ).
Notas: Verifique se algum material estranho est dentro do
conector antes da montagem do TCP. Tenha cuidado, para no danificar o ESD do painel
durante o manuseio do TCP.
Figura 4-5 Desmontagem do TCP
Figura 4-6 Re-montagem do TCP
Figura 4-7 Montagem errada do TCP
Figura 4-8 Desmontagem e re-montagem do FFC
O procedimento demontagem e desmontagem do FFC o mesmo do TCP
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21SDI_PDP
4.1.4 Troca dos paineis LBE, LBF, LBG
1. Dependendo do modelo (veja foto 2 para modelo): 42" SD v3 - Remova os parafusos na ordem 2-3-5-7-1-
4-6 (e 10-11-13-16-9-12-14 para HD) do dissipador decalor e ento remov-o (foto 1).
42" SD v4 - Reova os parafusos na ordem 2-4-1-5-3 do dissipador de calor e ento remov-o (foto 1).
42" HD v3, 37" SD v4, 50" HD v3 - Remova osparafusos na ordem Centro - Lateral Esquerda - Lateral Direitado dissipador de calor e ento solte o dissipador de calor.
50" HD v4 - Remova os parafusos na ordem 2-3-1-4 do dissipador de calor e ento remov-o (foto 1).
2. Remova o TPC, FFC, e cabo de fora dos conectores.
3. Remova todos os parafusos do painel defeituoso.4. Remova o painel defeituoso.
Nota: Quando for trocar o painel Logic ou painel Y-principal para o painel livre-ligao (Pb-livre), sempre troque-os juntos.(isto vlido apenas para os displays 37 SD v4!).
5. Troque o painel novo e ento aperte os parafusos firmemente.6. Limpe os conectores.7. Re-conecte TCP, FFC, e cabo de fora para
conectar.8. Re-monte o dissipador de calor TCP. Use a mesma ordem
montada acima.
Ateno: Se voc apertar muito firme os parafusos, possvel danificar oDriver IC do TCP.
Figura 4-9 Photo 1 - Remoo do dissipador de calor
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22 SDI_PDP
Left Centre Right
Figura 4-10 Foto 2 - 37 SD v4
4 6 1 7 5 32Figura 4-11 Foto 2 - 42 SD v2 e v3
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23SDI_PDP
11 2 3 4 5
1 2 3 4 5
Figura 4-12 Foto 2 - 42 SD v4
Figura 4-13 Foto 2 - 42 HD v3
Figura 4-14 Foto 2 - 42 HD v4
1 2 3 4 5
XYG Z[G \G]G ^_
`XW XXXY X[G X\X] XZ
YY
1 2 3 4 5
1 2 3 4 5
1 2 3 4 5
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24 SDI_PDP
Left Centre Right
Figura 4-15 Foto 2 - 50 HD v3
Figura 4-16 Foto 2 - 50 HD v4F_14991_029.eps
030805
G
G G
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25SDI_PDP
4.1.5 Troque os paineis YBU, YBL e o YM
1. Separe todos os conectores FPC do YBU (Y-Buffer superior)e YBL (Y-Buffer inferior). Veja Foto 1.
2. Separe todos os conectores do CN5001 e CN5008 do Y-Principal. Veja Foto 2.
3. Solte todos os parafusos dos paineis YBU, YBL, e YM. VejaFoto 3.
4. Remova o painel do chassis.5. Remova os conectores CN5006 e CN5007 entre
YBU, YBL e YM.6. Remova o YBL e YBU do Y-principal.7. Remova o painel defeituoso.
Nota: Quando for trocar o painel Logic ou Y-principal porum painel ligao-livre (Pb-free), sempre troque-os juntos.(isto vlido apenas para os displays 37 SD v4!)
8. Re-montagem do painel YBU e YBL para Y-Principal.9. Conecte CN5006 e CN5007 entre YBU, YBL e YM.
Veja Foto 4.10. Coloque o painel no chassis e parafuse-o.11. Conecte FPC e YM no painel. Veja
Foto 5.12. Ligue o mdulo e verifique as formas de onda do
painel.13. Desligue-o aps as formas de onda serem ajustadas.
Figura 4-17 Foto 1, 2, e 3: Desmontagem do YBU, YBL, e YM
Figura 4-18 Foto 4 e 5: Re-montagem do YBU, YBL e YM.
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26 SDI_PDP
5. Modo de Servio, Cdigos de Erro e Localizando Falhasndice do captulo:5.1 Manuteno das Ferramentas5.2 Encontrando Falhas5.3 Forma Descrio de Defeitos
5.1 Manuteno das Ferramentas
5.1.1 ComPair
Para os modelos v3 e v4, ser possvel gerar padro de teste com o ComPair. A inferface ComPair deve ser conectada aoPainel Logic Board com o cabo de interconexo especial(veja tabela abaixo).
5.1.2 Outras Ferramentas de Servio
Tabela 5-1 Ferramentas de servio
Figura 5-1 Amortecedores de espuma
Figura 5-2 V2 jig
Figura 5-3 V3 jigFerramentas de servioJumper J8002 + V2 JIG kit conectorV3 JIG conector + reparo painel SDIJumper J8002 para ser usado no kit con.V2 JIG conector para ser usado no kit con.ComPair / SDI cabo interconectorAmortecedores de espuma (2 pcs.)
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27SDI_PDP
5.2 Encontrando Falhas
Figura 5-4 Qual manuteno de cenrio?
Chassis ?
FM242
Manuteno de cenrio 42 SD v2
Manuteno de cenrio42/50 SD/HD v3
Primeiro cheque o aparelho de TV completamente
Sintoma de Falha?
Cheque se LVDS do SCAVIOou painel SSB est OK.
Use Ferramenta LVDs quando possvel.
Sada do SSB / SCAVIOest OK?
Cenrio manuteno SDI Falha encontrada: Falha no DisplayAplicao de Manuteno Philips
Veja Manual de Serviorelatado no chassis.
No
Fonte de alimentaoest funcionando?
VejaVerifique Fonte de alimentao
e repare cenriocom aplicativos Philips
ou PDP checando posio nica
No
FTP1.1F21RE
FM24_AB
LC4.7 FTP2..2LC4.7
Manuteno de cenrio
42/50 SD/HD v4
Manuteno de cenrio 37 SD v4
Fonte de alimentao no est funcionando.Nenhuma sada de tenso.
FTP2..4LC4.9BP2.x
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28 SDI_PDP
Figura 5-5 Vista sintoma de Falha (TV completo)
Nenhuma sada de TensoOperao de tenso no existe
Operao de tenso existe,
mas nenhum Display Display anormal, noabre ou Linhas em curto
Algumas linhas horizontais ouverticais no existem no
Display.Continua aberto
Primeiro cheque aparelho de TV competamente.
Sintoma de Falha?
Veja fluxoChecar Fonte de Alimentao
(verso dependente)
Veja fluxoSem Display
Veja fluxo Display anormal
relatado par X-Principal, Y-Principal e Y-buffer.
Veja fluxo Continua Aberto / Curto
Linhashorizontaisou verticais?
Vertical
relatado para Logic endereo Buffer.
Veja fluxo
Endereo Aberto / Curto
Horizontal
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29SDI_PDP
Figura 5-6 Cenrio de manuteno v2 paineis posio nica
Manuteno 42 SD v2posio nica
Identificao PDP =S42SD-YD06
Cheque nmero tipo PDP
Para desconectar FM242 e remover Painel SCAVIO .Para FTP1.1 desconectar e remover SSB e painel Audio.
Conecte Jig para CN8002 (13 pinos).Curto circuito entre pinos 1 & 2 = Chave On/Off (chave livre).
Chave entre os pinos 8 & 11 chave linha standby.
Y
No
Veja v3 ou v4 cenrio de manuteno
Curto do Jumper J8002.
Ajuste a chave DIP 2 on..o painel principal Logic para off.
Plugue no cordo de fora
Chave conectora Jig ligada.
LED Stby verde8003 est ligado?
LEDs verdes 8001& 8002 ligados?
Yes
Alimentao standbydefeituosa
Troque Fonte de Alimentao
No
Veja encontrando falhas:
Sim
Veja Cheque fonte de alimentao procedimento de
manuteno para verso v2Chave ligada via conector Jig
ProtectionLED8004 is on?
Sim
No
Sem Display Display AnormalAlgumas linhas horizon-tais ou verticais no
existem
-
30 SDI_PDP
Figura 5-7 Cenrio de manuteno 42/50 SD/HD v3 paineis posio nica
Manuteno 42" & 50" SD/HD v3
Cheque nmero tipo PDP :
PDP identificao =
posio nica
S42SD-YD05 ou YB03?S42AX-XD02 ou XB01?S50HW-XD03 ou XB02?
Desconecte e remova painel SB FTP2.2 ou LC4.7 Remova chassis plastico para ter acesso a todos ospaineis.
Conecte Jig com chave para Sub PSU 9004/9005
Ajuste DIP chave 3 para modo interno.
Posio do DIP Chave Int ou Ext indicada no painel.
Conector Jig ligado.
LED verde Stby8003 ligado ?
LED verde 8001& 8002 ligados?
Sim
Veja v2/v4 cenrio manuteno
Outro tipo de PDP
Fonte standbydefeituosa
42-polegadas
50-polegadas
Troque painel Fonte alimentao.
No
Veja encontrando falha:
Sim
Veja Cheque fonte de alimentao procedimento de manuteno para verses v3/v4
Conector Jig ligado.
ProteoLED8004 ligado?
Sim
No
Sem Display Display AnormalAlgumas Linhas horizon-tais ou verticais no existem
1 2 3 4 1 2 3 4
Internal External1 2 3 4 1 2 3 4
Interno Externo
CN9004
CN9005
Chave
SubPSU
Conecte Rede para painel PSU (CN8001 no PSU, use filtro de rede).Ligue PDP com chave.
-
31SDI_PDP
Figura 5-8 Cenrio de manuteno 37 SD v4 paineis posio nica
Manuteno 37" SD v4
Cheque nmero tipo PDP
PDP identificao =S37SD-YD02?
Desconecte e remova SSB (e outros aplicativos Philips).Remova chassis de plastico para ter acesso a todosos paineis
- insira jumper CN2008 no pain. Logic p/ imagem branca cheia. APENAS para o jumper que deve ser trocado!
2. Insert jumper at CN8012 for stand alone application
- Conecte chave Jig para Sub PSU pos. 9004/9005
- Conecte Rede para painel PSU (CN8001 no PSU, use filtro de rede).
LEDs verdes
(ajuste de jumper ok?)ligados ?LD8001, LD8003
localize o fluxo apropriadopara a verso PDP version
Outro tipo PDP
Fonte de alimentaodefeituosa
Troque Fonte de Alimentao
No
veja encontrando falha:
PSU ok. Se problemas no display,
Veja Cheque Fonte de alimentao procedimento de manuteno para verso v4
Sim
No
Sim
Sem Display Display anormalAlgumas linhas horizon-tais e verticais no existem
posio nica
Determine defeito atravs da tabela de erro
ProteoLED BLD8001 est
piscando?
LED Condio de erro detectado1 time V_A OVP, UVP2 times V_G OVP, UVP3 times D5VL OVP, UVP4 times D3V3 OVP, UVP5 times V_S OVP, UVP6 times V_SET OVP, UVP7 times V_SCAN OVP, UVP8 times VE OVP, UVP9 times Over-temperature (> 105 oC)10 times DC_PROT11 times ALT_SIG12 times TIME_OVER
CN9004
CN9005
Chave
SubPSU
- Chave PDP ligada
-
32 SDI_PDP
Figure 5-9 Cenrio de manuteno 42/50 SD/HD v4 paineis posio nica
Manuteno 42" & 50" SD/HD v4
Cheque nmero do tipo PDP:
PDP identificao =S42SD-YD07?S42AX-YD01?S50HW-XD04?
Desconecte e remova SSB.Remova o chassis plastico para ter acesso a todos os paineis
- Insira jumpers em J8003, J8004 (e BJ8902 paraapenas aplicao de posio sem painel Logic).
- Insira jumper CN2012 no painel Logic para imagem totalmente branca.
Conecte Rede para painel PSU (CN8001 na Fonte de alimentao, use filtro de rede).
LEDs Verdes
esto ligados?8002, 8001, BD8903 (no PSU)
Outro tipo de PDP
Fonte de alimentaoest defeituosa
Troque painelFonte de alimenta- o
No
acesse parte encontrando falhas:
PSU ok. Se mostra problemas,
Acesse Cheque Fonte de Alimentao procedimento de manuteno para verso v4.
Sim
No
Sim
Sem Display Display AnormalAlgumas linhas horizontais ou verticais no existem
posio nica
Determine partedefeituosa via tabela de erro.
ProteoLED BD8903 est
piscando?
Assinatura LED Condio para deteco de erro1 time V_A OVP, UVP2 times 12V OVP, UVP3 times V_SCAN OVP, UVP4 times D3V3 OVP, UVP5 times V_S OVP, UVP6 times V_G OVP, UVP7 times V_SET OVP, UVP8 times V_E OVP, UVP9 times Over-temperature (> 105 oC)10 times PFC_OK UVP (> 330 V)11 times 5V2 OVP or Active DC_PROT13 times D5VL OVP, UVPLED8002 LED8001 CN8001
BD8903
BJ8902right pos.
J8004
J8003
(funo jumper ok?)
Situao apropriada no fluxo paraverso PDP
-
33SDI_PDP
Figura 5-10 Cheque Fonte de alimentao para os modelos v2
Cheque Fonte de alimentao (verses v2)
LED8003Stby est ligado?
LEDs Verdes8001, 8002esto ligados?
Conecte aparelho na rede.Ligue (com chave)
Cheques sadas SMPS
Vs, Va, Vset, Ve, Vscveja Sticker
Sim
No
Cheque CN8004 / 2 pinoconector 220V AC
Cheque F8002Fusvel 250V/8A
Atos ligado/desligado retransmitir RLY8001/8002 ? Chave ligada via 1 ou 2
Cheque proteo vermelhaLED8004
Sim
No
Desconecte VA Logic BufferCN8010 / CN8011
Desconectar X-principal CN8007
SMPS desligado?ED8004 vermelho ligado.
Proteo
Rede reconectadaChave ligada via 1 ou 2
Fonte standby esta defeituosa.Troque PSU
Sim
Ativado SAMou SDM
Desconectar cabo de rede
Desconectar Y-principal CN8008
SMPS est funcionando? Desconectar cabo de rede
No
Rede desconectada
Reconectar rede. Chave Ligada via 1 ou 2
SMPS estfuncionando?
No
Troque painelY-principal
Troque painelX-principal
SMPS estfuncionando?
No
Troque painel defeituoso
Logic Buffer
Sim
Reconecte rede. Chave Ligada via 1 ou 2
Troque PSU
Sim
Cheque linha Stanby pino 11no CN8002 deve ser Baixo.
Acesse manuteno de cenrio como
nica posio
LED no painel principal Logic?
Comunicao de dadosda aplicao Philipspara rede Logic
est OK.
Piscando
Continua Ligado, significasem dados de comunicao sobre cabo LVDS.
LED Verde 8001,8002
e LED Vermelho desligado
Sim
Nenhuma chave ligada do PSU
Chave standby para ligar:1) Via controle remoto quando aplicao Philips 2) Via conector Switch-On-Jig quando aplicao Philips foi removida
Descarregue os capacitores na Fonte de Alimentao,antes de reconectar X, Y ou painel Logic Buffer, use
resistor descarregado 2K4/10W
Acessar manuteno de ce- nrio como nica posio
LigadoCheque Alimentao
no painel Logic-prin- cipal
3.3V e 5V
Se Alimentao na redeLogic no esta OK, troque PSU
ou painel principal Logic
Desligado
-
34 SDI_PDP
Figura 5-11 Cheque Fonte de alimentao para modelos v3
Cheque CN8001 / 2pino conector 220V ACCheque Fonte de Alimentao (v3 verso)
LED8003Stby est ligado?
LEDs verdes8001, 8002
esto ligados?
Conecte aparelho na rede
Cheque sadas SMPS
Vs, Va, Vset, Ve, Vscveja Sticker
Sim
No
Cheque Fuse F800 / F8002 / F8003
Atos retransmitir Ligar/Desligar RLY8001/8002 ?
Chave Ligada via 1 ou 2
Cheque Proteo VermelhaLED8004
Sim
No
Desconecte VA Logic BufferCN8005 / CN800x
Desconectar X-principal CN8002
SMPS desligada?LED8004 vermelho est em.
Proteo
Reconectar rede. Chave Ligada via 1 ou 2
Alimentao standby defeituosa
Troca PSU
Sim
Ativado SAMou SDM
Desconectar cordo de fora
Desconectar Y-principal CN8003
SMPS estfuncionando?
Desconectar cabo de rede
No
Desconecte rede
Reconectar rede. Chave Ligada via 1 ou 2
SMPS estafuncionando?
No
Troque painelY-principal
Troque apinelX-principal
SMPS estfuncionando? No
Troque painel defeituoso
Logic Buffer
Sim
Reconecte rede. Chave Ligada via 1 ou 2
Troque PSU
Sim
Cheque Stanby Line pino 13no CN8004 deve ser Baixo.
Acesse cenrio de manuteno
como nica posio
LEDs 3.3V e 5V no painel principal Logic ?
Comunicao de dados daaplicao Philips para rede Logic est OK.
Piscando
Continua ligado, siginifica sem comunicao de dados sobre cabo
LVDS .
Ligado
LED verde 8001,8002
& LED Vermelho estdesligado
Sim
Descarregar capacitores na Fonte de alimentao,antes de reconectar X, Y ou painel Logic Buffer, use 2K4/10W resistor descarregado.
Nenhuma chave ligada do PSU
Chave standby para ligar;1 Via Controle remoto quando aplicao Philips 2 Via conector Switch-On-Jig quando aplicao Philips removida
Check Fonte dealimentao no
painel Logic Principal
Dados LED ligado principal Logic?
Ligado
Desligado
Acesse cenrio de manuteno
como nica posio
-
35SDI_PDP
Figura 5-12 Cheque Fonte de Alimentao para modelos v4
Cheque Fonte de alimentao Philips v4
Conecte aparelho na rede.
Tenso Sada 5V2? Fonte Standby estdefeiutosa.
Troque PSU
Chave Ligada (Ativo Baixo)
LED8002,8001 est ligada?
Em LED8002/8001 desligado, Cheque F8001.Em LED8002 Ligado & 8001 desligado, R8012/8013
BD8903 Pisca? Vrios Pisca? (tabela de proteo)
PSU NormalTodos desconecta-dos (BD8903)
Conector CN8001 e Chave Ligados
BD8903 Pisca?
Vrios Pisca? (Tabela proteo)
Todos desconecta-dos (BD8903)
Conecte Jumper BJ8901/8902
Conector CN8001 e Chave Ligados
Cheque tensosada total?
Troque PSU
No
No
No
No
No
Sim
Sim
Sim
Sim
-
36 SDI_PDP
Figura 5-13 Sintona de falha: Sem Display
Sem Display
Cheque Principal Logic Chave Dip esta nomodo interno!
LED pisca?
Principal Logic estado normal
Sim
OK
Cheque Fuse ?
Cheque curto no FET?
Y-Principal & Y-bufferestado normal
No OK
OK
No
Cheque Fuse ?
Cheque curtono FET?
No
No OK
OK
Restabelece aparelho na fun-o manuteno como nicaposio
Scavio ou SSB estdesconectado e removido.Fonte de alimentao ser iniciada
com conector Jig e chaveDIP no Principal Logic est
no modo interno
No
Aberto
Sim
Troque o painel princi- pal Logic
Troque o painelY-principal
Troque o painelX-principal
Aberto
Sim
Existe tenses operando, masnenhum Display.
Sem Display relacionado com Y-Principal, X-Principal ou painelLogic-principal.
Cheque Fontede alimentao na rede
Logic 3V3 & 5V.
No OK
OK
OK
Forma de onda no ponto de teste Y Buffer? Forma de ondano ponto de teste
X-painel?
Troque o painel PDP
OK
Cheque V-Syncno ponto de teste
painel principal logic
OK
OK
Cheque painel Y-Principal
X-Principalestado normal
Cheque painel X-Principal
Cheque Y Buffer superior
e inferior?
OK
Troque Y buffer
No OK
-
37SDI_PDP
Figura 5-14 Sintona de falha: Display anormal
Display AnormalExceto para Linhas Horizontal ou Vertical
Cheque FFC(Flat Foil Cables) entre
Logic-main, X-main e Y-main
Logic-MainObservao do
Display anormal
Verificar Y-mainVerificar Fusvel e FET Verificar X-Main
Verificar Fusvel e FET
Padro regularanormal
Logic mainestado normal
Troque PDP
Sim
No
Troque o painel Logic-main
Cheque Xforma de onda
Cheque Rampforma de onda no Y-board (buffer)
1
2
3
Forma de onda?
Cheque acesso painel X-Main
Verifique tenses.Ajuste forma deonda Y
Cheque tenses.Troque painel Y-Main
Nocorreto
Forma de onda estOK
Semforma de onda
Forma de onda?
Painel X- main parece estar OK.Cheque fonte de tenses ou troque painel X-Main
Troque painel X-Main
Nocorreto
Forma de onda estaOK
Forma de onda noOK
Troque PDP
-
38 SDI_PDP
Figura 5-15 Sintoma de falha: Continua aberto / curto
Continua Aberto / Curto
Y-FPCContinua aberto
Troque Y-Bufferacima e abaixo
Linhas horizontaisAlgumas linhas horizontais no
existem no Display
Aps trocar buffer,re-cheque o estado
FeitoDefeito esta no buffer
Troca o painel (PDP)Existe um defeito no FPC
OK
OK
Linhas horizontaisAlgumas linhas horizontais no parecem ser lincadas
no Video
Y-FPCCurto continuo
Cheque conexesY-buffer acima e abaixo
Cheque FFC
FPC danificado ou conexopara PDP
NoOK
No ok
-
39SDI_PDP
Figura5-16 Sintoma da falha: Endereo aberto / curto
Endereo Aberto
Linha abertabloco de dados aberto1/2 ou 1/4 do Display est faltandoAberto bloco COF
Logic Main / FFCCheque ou troqueinterconexes
Logic BufferCheque fonte Va
Cheque e/outroque buffer E / F / G
O que o estatos Aberto?
1 Linhaou 1 Bloco
Metade Bloco /Metade da tela
Troque PDPTroque Logic-Main/
Endereo Buffer E ou F ou G/FFC
Sim
No
Sim
Feito
Endereoem Curto
Linha curtoCurto no bloco de dados
NoOK
Endereo aberto relacionado comLogic Main, Logic Buffer, FFC, TCP e deste modo.
Endereo em curto relacionado comLogic Main, Logic Buffer,
FFC, TCP e deste modo.
Logic Main / FFCCheque ou troqueinterconexes
Logic BufferCheque fonte Va
Cheque e/outroque buffer E / F / G
O que o estatos emCurto?
1 Linhaou 1 bloco
Metade Bloco /Metade da tela
Troque PDPTroque Logic-Main/
Endereo Buffer E ou F ou G/FFC
Sim
No
Sim
NoOK
-
40 SDI_PDP
6. Diagramas em Bloco, Ponto de Teste e Formas de Ondandice deste captulo:6.1 Diagrama em Bloco para Circuito Lgico6.2 Diagrama Painel PSU
6.1 Diagrama em Bloco para Circuito Lgico
Figura 6-1 Diagrama em Bloco (37" SD v4)
Figura 6-2 Diagrama em Bloco (42" SD v2)
- Vcc : Tenso para Controle Lgico- Vdd : Tenso para FET driver- Va : Tenso para pulso de endereo - Vs : Tenso para sustentar pulso- Vsc : Tenso para pulso scan- Ve : Tenso para X ramp pulse- Vset : Tenso para Y ramp pulse
Reference
VsVaVcc
EnableHsync
DCLK
Displayde Dados
DriverTiming
ScanTiming
VddVset Vsc Ve
LVDSInterface
Controle de D
ados
Processador de E
ntrada de Dados
Driver
Controle Tim
ing D
RA
M RowD
riverY
Pulse
Gerador
852 x 480 Pixels852 x 3 x 480 Cells
Coluna Driver
X P
ulseG
enerator
Circuit DRIVER & Painel
Controle Lgico
DATA_R8 Bits
DATA_G8 Bits
DATA_B8 Bits
Vsync
852 480 Pixels852 3 480 Cells
PY
ulseG
eta
ren
oro
Rw
rD
iver
VsVaV5
Vs ync
EnableHsync
DCLK
AR
DM
DisplayData
irD
verTim
ign
Ctn
oroller
DriverTiming
ScanTiming
Vdd
DATA_R8Bits
Column Driver
Referncia
-V3.3 :-V5 :-Vdd :-Va :-Vs :-Vsc :-Ve :-Vset :
Controle Lgico
Circuito Driver & Painel
DATA_G8Bits
DATA_B8Bits
Intu
pD
ataP
rocsesor
aD
tao
Cntorller
PX
ulsee
Gnerator
Vset Vsc Ve V3.3
LVDS
Tenso para Controle LgicoTenso para COF driverTenso para FET driverTenso para pulso de endereoTenso para sustain driverTenso para scan pulseTenso para X ramppulseTenso para Y ramppulse
-
41SDI_PDP
Figura 6-3 Diagrama em bloco (42" SD v3)
Figura 6-4 Diagrama em bloco (42" SD v4)
ASIC
SPS- S101
128KDDR
128KDDR
ASIC
SPS- S101
128KDDR
128KDDR
LVDSINPUT(Clock,RGB,Data,V-, H-sync,DE)
I2CInterfacesignal
X, YFETControl
TCPCLK, DATAControl
Diagrama Bloco Principal Lgico
-
42 SDI_PDP
Figura 6-5 Diagrama em Bloco (42" HD v3)
Figura 6-6 Diagrama em Bloco (42" HD v4)
1024 768 Pixels
1024 3 768 CellsYP
ulse
Generator
Row
Driver
VsVaVcc
Vsync
Enable
Hsync
DCLK
DR
AM
Display
Data
Driver
Tim
ingC
ontroller
Driver
Timing
Scan
Timing
Vdd
DATA_R8Bits
Column Driver
Controle Lgico
Circuito Driver & Painel
DATA_G8Bits
DATA_B8Bits
InputD
ataP
rocessor
Data
Con
troller
XP
ulseG
enerato
r
Vset Vsc Ve
LVDSInterface
Column Driver
- Vcc : Tenso para Controle Lgico- Vdd : Tenso para Fet driver- Va : Tenso para pulso de endereo - Vs : VTenso para pulso sustentado- Vsc : Tenso para scan pulse- Ve : Tenso para X ramp pulse- Vset : Tenso para Y ramp pulse
Referncia
ASIC
SPS-NIRB_ 816P
LVDS Input
(DCLK,RGB data,
V/Hsync
X,Ymain
Control
128M
DDR
128M
DDR
TCP
CLK, Data control
I2C Interface
Signal
-
43SDI_PDP
Figurs 6-7 Diagrama em bloco (50" HD v3)
Figura 6-8 Diagrama em bloco (50" HD v4)
- Vcc : Tenso para Controle Lgico- Vdd : Tenso para FET driver- Va : Tenso para pulso de endereo - Vsc_l : Tenso para baixo sustento- Vscan : Tenso para alto scan - Vb : Tenso para X bias- Vset : Tenso para Y ramp pulse
Reference
1366 768 Pixels1366 3 768 Cells
YP
ulseG
eneratorR
owD
river
Vsync
EnableHsync
DCLK
DR
AM
DisplayData
Driver
Timing
Controller
DriverTiming
ScanTiming
VsVaVcc Vdd
DATA_R8(9)Bits
Column Driver
LOGIC CONTROL
DRIVER CIRCUIT & PANEL
DATA_G8(9)Bits
DATA_B8(9)Bits
InputD
ataP
rocessor
Data
Controller
XP
ulseG
enerator
Vset
Vscan
Vb
LVDSInterface
Column Driver
Vsc_l
-
44 SDI_PDP
6.2 Diagrama Painel PSU
6.2.1 PSU 37" SD v4
Figura 6-9 layout PSU
Tabela 6-1 Ajuste do nvel de tenso
VSCAN
VR8002
VSET
VA8008
VEVA8003
A5SY CODELJ44-00084A
CN8006D5VL D3V3 GND
STAN
DBY
VS_O
NAC
_DET
REL
AYG
ND
D5V
LG
ND
GN
DD
3V3
D3V
3
SERIAL NO.
D3V3
VA8007
L D8004
VedjVuo
L D8003 VA8
208
+5V2
L D8001
PS-374-PH 20040420 ED05
N AC INPUT L100-240V ~ 50/60Hz 6.3 A
CN
8001
PBA FlevA B C D E F G H I1 2 3 4 5 6 7 8 9
VPFC
VR8001
V5
VR8009
VR8005
VG
CN
8002
SX
VS VSG
ND
GN
D
GN
DG
NDVE
VGD
5VL
D5VLVG
GNDVscan
GNDVsetGNDGND
VSVS
SY
CN8003
VA
D5VL
GND
CN8005
BUFFER
CN8004
HIC80038V_STBY
GND+8.8 V
GND+5.2VGND
GND
GND
+12V
POWER_OK5V_Relay
STANDBY
VAVSCAN
D5VLV9VE
VSETVG
+8.6V+ 6.2V+12VD3V3GND
AC_DETDC_PR07 POWER_OK
CN8007
DC_PR07
GNDGNDGNDGNDGND
THEM_SEN+5V2
PIRO PIRO
PFC_OK+6V2
VA
VR8004 VR8006
D5VL
CN8008
DC
_VC
C 0V 0VVP
FC
VPFC
0VHOT(LIVE)
IN-2IN-3 K
AK
A
KA
HIC
8002
HIC
8001
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV581~V061V071SV2
V08~V06V07AV3V591~V561V081EV4V081~V061V371TESV5
V571-~V541-V061-NACSV6V0.6~V0.5V2.5LV5D7V8.3~V8.2V3.33V3D8
dexiFV51CCV9V6.5~V5.4V4.52V501
dexiFV5.9~V5.8ybdnatS_V911Cheque tenso na etiqueta do PDP para valores corretos.
-
45SDI_PDP
6.2.2 PSU 42" SD v2
Figura 6-10 layout PSU
Tabela 6-2 Ajuste de nvel de tenso
CL 36532011_009.eps050303
COLDHOT
COLDHOT
138004
GREEN
VS
8001
138005
138006
15108009
134138002
1812
5
15
10
1
45
1
1
9
8001
8011
Painel de Proteo
8010
8008
8003
P7 P6 P2 P1P4
P5 P3
P12P13
9
12
5
8
8007 P8P9
P10
P11
P14
GREEN
8002
GREEN8003
RED8004
VE
VA
Vcc VSCAN
VSET8V6 VFAN
DV5
PFC
3V3_VSB_S5V_STBY_S
COLD HOT
V29~V87V78sV1V68~V27V97aV2
V021~V001V701eV3V59~V57V39tesV4V58~V56V97nacsV5
dexiFV51gV6V6.5~V5V2.5V5D7
V7.3~V8.2V3.33V3D8
No Tenso de sada (V) Ajuste de tenso -carganominal Ponto varivel da Tenso de sada
Cheque tenso na etiqueta do PDP para valores corretos.
-
46 SDI_PDP
6.2.3 PSU 42" SD v3
Figura 6-11 Layout PSU
Tabela 6-3 Ajuste nvel de tenso
VS
VSCANGNDVSETGND
CN8003
VCCGND
D5VL
VR8004VS
VR8003VSET
VR8005VSCAN
VR8009D5VL
VR8006D3V3
VR8007VA
VR8002VSB
VR8008VE
CN8001AC INPUT
9V_StandbyGND8V6GND
5V_SWGND
12VGND
POWER OK5V_Relay Io_2
GND
GND
VA
GND
VA
DC Prot
GNDGND
PIPQ
GND5V2
GND
Temp Sensor
D3V
3D
3V3
GN
DG
ND
D5V
LG
ND
VS
_ON
5V2
CN8009
CN8008
HIC8002alarm B/D
CN
8007C
N8004
CN8006
CN8005
HIC8003VS sub B/D
HIC8001PFC sub B/D
CN8002
VSD5V
LV
CC
GN
DG
ND
VE GN
D
VSGN
D
PFC0VVC
C
T-VS
T-VSCANT-VCC
T-VSET
T-VA
GND T-3V3 T-5V 9V_Standby 5V2
T-VE
T-VCC-S T-0V
T-VPFC
T-P
FC_V
CC
GREEN
GREEN
GREEN
LED8001
LED8002
LED8003
FAILRED
LED8004
HOTCOLD UP
DOW N
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV581~V061V571sV1
V08~V56V07aV2V071~V051V061eV3
V59081~V061V371tesV4V57-~V55-V06-nacsV5
V6~V0.4V2.5LV5D6V6.5~V5V3.33V3D7
dexiFV51ccV8
Cheque tenso na etiqueta do PDP para valores corretos.
-
47SDI_PDP
6.2.4 PSU 42" SD v4
Figura 6-12 Layout PSU
Tabela 6-4 Ajuste do nvel de tenso
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV512~V591%1V702SV1
V07~V05%5.1V07AV2V011~V07%5.1V011EV3
V012~V081%5.1V891TESV4V091-~V071-%5.1V581-NACSV5
dexiF%5V5BSV6dexiF%5V51GV7dexiF%5V2.5LV5D8dexiF%5V3.33V3D9
Cheque tenso na etiqueta do PDP para valores corretos.
-
48 SDI_PDP
6.2.5 PSU 42" HD v3
Figura 6-13 Layout PSU
Tabela 6-5 Ajuste nvel de tenso
VS
VSCANGNDVSETGND
CN8003
VCCGND
D5VL
VR8004VS
VR8003VSET
VR8005VSCAN
VR8009D5VL
VR8006D3V3
VR8007VA
VR8002VSB
VR8008VE
CN8001AC INPUT
9V_StandbyGND8V6GND
5V_SWGND
12VGND
POWER OK5V_Relay Io_2
GND
GND
VA
GND
VA
DC Prot
GNDGND
PIPQ
GND5V2
GND
Temp SensorD
3V3
D3V
3G
ND
GN
DD
5VL
GN
D
VS
_ON
5V2
CN8009
CN8008
HIC8002alarm B/D
CN
8007C
N8004
CN8006
CN8005
HIC8003VS sub B/D
HIC8001PFC sub B/D
CN8002
VSD5V
LV
CC
GN
DG
ND
VE GN
D
VSGN
D
PFC0VVC
C
T-VS
T-VSCANT-VCC
T-VSET
T-VA
GND T-3V3 T-5V 9V_Standby 5V2
T-VE
T-VCC-S T-0V
T-VPFC
T-P
FC_V
CC
GREEN
GREEN
GREEN
LED8001
LED8002
LED8003
FAILRED
LED8004
HOTCOLD UP
DOW N
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV004~V073V2V583CFP1V581~V061%1V571SV2
V08~V56%1V07AV3V071~V051%2V061EV4V081~V061%2V371TESV5
V57-~V55-%2V06-NACSV6V0.6~V0.4%2V2.5LV5D7V0.4~V8.2%2V3.33V3D8
dexiF%5V51CCV9V0.6~V5.3%3V4.52V501
dexiFV5.9~V5.8ybdnatS_V911Cheque tenso na etiqueta do PDP para valores corretos.
-
49SDI_PDP
6.2.6 PSU 42" HD v4
Figura 6-14 Layout PSU
Tabela 6-6 Ajuste nvel de tenso
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV012~V091V802sV1
V07~V05V07aV2V501~V08V09eV3
V502~V081V591tesV4V502-~V071-V091-nacsV5
dexiFV5bsV6dexiFV51gV7dexiFV2.5LV5D8dexiFV3.33V3D9
Cheque tenso na etiqueta do PDP para valores corretos.
-
50 SDI_PDP
6.2.7 PSU 50" HD v3
Figura 6-15 Layout PSU
Tabela 6-7 Ajuste do nvel de tenso
VG
VS
VAVR8005
VR8009
VR8004
SX
SY
CN8002
CN
8003
D5V
LV
6G
ND
GN
D
GN
DG
ND V5
V5
V0
V5V9
GNDGNDGND
GND
GNDGND
GNDGND
D6VV6
YscanVset
CN
8006
VAVA
VAVA B
UF
FE
R1
CN
8006
GNDD6V
D3V3V6
V0
V0
+5V2
IV-2
CN
8004
HJC
8003
12VGND
D5V_5WGNDGND8V8
+9V_STBY
GND
GNDPOWER_OK
+5V_RELAY_IDZSTAND_BY
1IV
-3
DC_PROT_INPIROGNDGNDGNDGND
THERMAL_DET+5V2 1
CN
8007
S/N
H8008
VR8007
D3V3
+5VSB
VR8208
VR8006
D5V
VedjVuo
SL
GN
D
GN
DG
ND
GN
DD
3V3
D3V
3
VS
_ON
CN8008
A55V CODE : LJ44-00065AP5-503-PH
AC INPUT
NI
L CN8001
100-240V ~ 50/60Hz BA
WA
RN
ING
FO
R C
ON
TIN
UE
D P
RO
TE
CT
ION
AG
AIN
ST
RIS
K O
F F
IRE
,R
EP
LAC
E O
NLY
WIT
H S
AM
E T
YP
E A
ND
RAT
ING
OF
FU
SE
.
CAUTION
H8001
TOPH8002
PCB NAMEVER. NO.SHEETFILE NAME
P5-503-PHINZI00M5510408191
1 OF 6P5-503-PHINZ1 .PCB
DESIGN CHECK APPROVE
00MS5510408191DIPPING
UL6500:E240806.UL60950:E166582
H8003
HOT (LIVE)
CN8009
DC
_VC
CG
ND
GN
D
VP
FC
IV - 1COLD (ISOLATED)H8005
COMP.SILK SCREEN -P 1/6 -
H8004
PBA Rev HOT (LIVE)
COLD (ISOLATED)
A B C D E F G H I1 2 3 4 5 6 7 7 9
VR8001
VPFC
HC
8001
DONGAH ELECOMM
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV004~V073V2V583CFP1V581~V061%1V571SV2
V08~V56%1V07AV3V071~V051%2V061EV4V081~V061%2V371TESV5
V57-~V55-%2V06-NACSV6V0.6~V0.4%2V2.5LV5D7V0.4~V8.2%2V3.33V3D8
dexiF%5V51CCV9V0.6~V5.3%3V4.52V501
dexiFV5.9~V5.8ybdnatS_V911Cheque tenso na etiqueta do PDP para valores corretos.
-
51SDI_PDP
6.2.8 PSU 50" HD v4
Figura 6-16 Layout PSU
Tabela 6-8 Ajuste do nvel de tenso
7. Esquemas Eltricos e LayoutsNo aplicados.
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sadaV512~V591%1V002SV1
V07~V05%5.1V07AV2V011~V07%5.1V001EV3
V012~V081%5.1V591TESV4V581-~V071-%5.1V571-NACSV5
dexiF%5V5BSV6dexiF%5V51GV7dexiF%5V2.5LV5D8dexiF%5V3.33V3D9
Cheque tenso na etiqueta do PDP para valores corretos.
-
52 SDI_PDP
8. Ajusteindce deste captulo:8.1 Ajustes 37 SD v48.2 Ajustes 42 SD v28.3 Ajustes 42 SD v38.4 Ajustes 42 HD v38.6 Ajustes 42 HD v48.7 Ajustes 50 HD v38.8 Ajustes 50 HD v48.9 Valores ajustados (todas as telas)
Nota: As figuras podem diferir devido aos diferentes modelos.
Importante: Remova todos os saltos no-padro e resete todos aschaves DIP, aps a manuteno!
8.1 Ajustes 37 SD v4
1. O padro de ajuste para Branco Total (local CN2008 noPainel Lgico).
2. ajuste Vsch (veja Figura Localizando ponto de teste LJ92-0102Apara -38V (veja Figura Ajuste de forma de onda (Painel -Y)).Cheque com um multmetro digtal, conectado entre o ponto deteste Y-scan e grupo. Ajuste da tenso comVR5000.
3. Cheque forma de onda usando um Osciloscpio. Desencadeando atravs do V_TOGG do Painel LOGIC (veja
Figura Logic PWB). Conecte o ponto de teste ODD , localizado no centro do
Y_buffer (veja Figura Localizando Potencimetro LJ92-01149A), para outro canal, ento verifique a primeiraforma de onda Subfield de um TV-Field.
Cheque a forma de onda ajustando Diviso Horizontal doosciloscpio.
4. Ajuste o tempo plano da rampa crescente do 1st subframe para40 S com VR5001 (veja Figura Ajuste do tempo plano da rampacrescente).
5. Ajuste o tempo plano da rampa decrescente do 1st subframepara 16 s com VR5002 (veja Figura Ajuste do tempo planodecrescente). Este um ajuste difcil. mais fcil e mais preciso fazendo o seguinte:
Conte 3 pulsos entre A e B; Ajuste as diferenas entre A e B para 40 V; o
tempo entre C e D ser ento automaticamenteajustado aproximadamente em 16 S
Ajustes do osciloscpio: vertical 20VDC/div,horizontalmente 10 S/div.
6. Cheque com o osciloscpio se a tenso do Vsch -38 V(veja Figura Y-scan forma de onda H ).
Nota especial: muito importante, que voc execute este ajuste no 1st Sub-Field (S F) do 1st Frame da forma de onda Reset e ento mova para o terceiro Sub-field para ajustar.
Figura 8-1 Ajuste de forma de onda (Y-Board)
Figura 8-2 Ajuste do tempo plano da rampa crescente (Y-Board)
G_14992_001.eps190106
Adjust VR5001 to set the time ofYrr( Rising Ramp) 40 s
Adjust VR5002 to set the timeof Yfr (Falling Ramp_1st) 16 s
Adjust VR5000 to set the voltage to -38 V.Thisalignment can be executed by using a DMM, the
+ of the DMM on Y-scan H test point
40 s
16 s
Ch2 = 100V/2ms/div Ch2 = 100V/20s/div G_14992_002.eps190106
-
53SDI_PDP
Figura 8-3 Ajuste de tempo plano da rampa decrescente (Y-Board)
Figura 8-4 Y-scan forma de onda H (Y-Board)
Figura 8-5 Localizao de ponto de teste LJ92-01021A
Figura 8-6 Localizao de potencimetro LJ92-01149A
Ch2 = 100V/2ms/div Ch2 = 20V/10s/div G_14992_003.eps190106
Not easy to set to 16 s
Ch2 = 40us/50V/DC/div G_14992_004.eps190106
G_14993_001.eps240306
1Vsch
1. VR5000 Adjustment:
2. VR5001 Adjustment:
3. VR5002 Adjustment: Falling ramp flat time: 16 us
Rising ramp flat time: 40 us
Vsch TP: 38 V
F_14991_051.eps240306
1TP_ODD
-
54 SDI_PDP
Figura 8-7 Localizao de potencimetro LJ92-01149B
Figura 8-8 Ajuste de forma de onda (painel Y-Main )
Figura 8-9 Painel Logic
1. VR5000 Adjustment:
2. VR5001 Adjustment:
3. VR5002 Adjustment: Falling ramp flat time: 16 us
Rising ramp flat time: 40 us
Vsch TP: 38 V
G_14991_066.eps140206
1V_TOGG
1CN2008
-
55SDI_PDP
8.2 Ajustes 42 SD v2
Figura 8-10 Procedimento de ajuste (42 SD v2)
Figura 8-11 Forma de onda do painel X e Y (42 SD v2)
1) Preparao
1 Inserirr J8002 no painel PSU 2 Conectar a chave Jig3 Coloque os interruptores painel Logic
no modo interno, para gerar umatela de Totla Branco.
Modo Externo Modo Interno
1 2 3 4 1 2 3 4
4 Conecte a alimentao jig
Conecte o Osciloscpio:
5 CH1: V-SYNC (CN201)6 CH2: Y-sada (OUT4)7 CH3: X-sada (TP OUT)8 Conecte o Painel Key-scan
2) Ligue.- Ligue o chave Power- Cheque o LED no Painel Board- Cheque a forma de onda dos paineis X- e Y- (Refere-se a figura abaixo)
Vsync
Y-Sada
X-Sada
-
56 SDI_PDP
Figura 8-12 Como ajustar a forma de onda (42 SD v2)
1) Produza um Branco Total na Tela.
2) Observe a forma de onda usando o Osciloscpio.
a Cheque OUT4 TP no Y-buffer(acima). Observe a forma de onda da terceira onda do 1TV-Field.b Ajuste a diviso do osciloscpio como a figura a esquerda c Ajuste o perodo do Vset em 10S, do -Vsc(1) em 20s, do -Vsc(2) em 5s, sintonizando VR (Resistor Varivel) (apenas,quando voc ajustar cada perodo do -Vsc(1) & -Vsc(2) ajuste a Diviso Vertical do osciloscpio em '2V ou 5V')d VR para Vset : VR5003 (Y_principal) VR para -Vsc(1) : VR5001 (Y_principal) VR para -Vsc(2) : VR5002 (Y_principal)
Procedimentos
-
57SDI_PDP
8.3 Ajustes 42 SD v3
1. Coloque os interruptores no Painel Logic na posio interna para conseguir um Padro de Branco Total.
2. Voc pode encontrar a localizao do ponto de teste eusar o potencimetro na Figura Localizao de Potencimetro.
3. Ajuste Vsch para 40 V com VR5004.4. Cheque a forma de onda com um Osciloscpio.
Traga o sinal desencadeado do ponto de teste marcado com V-sync no Painel Logic .
Conecte o ponto de teste marcado com OUT 4, localizado no centro do Painel Y_buffer do outro canal, e ento cheque a primeira forma de onda Subfield operando de uma TV-Field.
Cheque a forma de onda novamente aps ajustar a DivisoHorizontal. Cheque a forma de onda Reset quando o NvelV_TOGG for mudado.
Ajuste o Vset para 10s ajustando VR5002. Ajuste o tempo de manuteno Decrescente para 30 s ajustando
VR5003. Troque a posio da forma de onda do Osciloscpio para o
3rd Subfield e ento ajuste o tempo de manuteno Decrescente para 30s ajustando o VR5001. A manuteno da seo GNDpoder ser checada aps a Diviso Vertical ser re-ajustadapara '2 V ou 5 V'.
Aviso especial: muito importante, que voc execute este ajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda
Reset e ento mova para o 3rd Sub-field paraajust-lo.
Figura 8-13 Modo interruptor DIP : Externo
Figura 8-14 Modo interruptor DIP : Interno
Figura 8-15 Ajuste da inclinao da forma de onda rampa TCP (Y-Painel)
1 2 3 4
1 2 3 4
Ajustando VR5003 para ajustar o tempo do Yfr (Falling Ramp_1st) 30 s
Ajustando VR5002 para ajustar o tempo do Yrr (Rising Ramp) 10 s
Ajustando VR5001 para ajustar o tempo do Yfr (Falling Ramp_3rd) 30 s
Ajustando VR5004 para ajustar a tenso do Vsch (Scan high voltage) 40 V
tempo de manuteno crescente
tempo de manuteno decrescente
-
58 SDI_PDP
Figura 8-16 Rampa Crescente Figura 8-17 Rampa Decrescente
Figura 8-18 Localizao do Potencimetro
(V)
50V/div.
DC=0V
20ms/div.(t)
40V
(V)
20V/div.
50ms/div.(t)
4. VR5001 ajuste: 3rd SF Rampa Decrescente tempo plano => Typ. 30 sec
* Preste ateno para concluir o ajuste acima
1. VR5004 ajuste: Vsch TP => 40 volt
2. VR5002 ajuste: Rampa Crescente tempo plano: Typ. 10 sec
3. VR5003 ajuste: Rampa Crescente tempo plano => Typ. 30 sec
VR5003
VR5002
VR5001
VR5004
TP:Vsch
-
59SDI_PDP
8.4 Alignments 42 HD v3
1. Coloque os interruptores no Painel Logic na posiointerna para conseguir um Padro de Branco Total.
2. Ajuste Vsch para o mximo Clock-wise usando VR5004 (Vsch poder ser conectado para "+" unidade do DMM).
3. Cheque a forma de onda usando o Osciloscpio. Desencadeado atravs de V_TOGG do Painel LOGIC. Conecte o Ponto de Teste OUT 4 no centro do Y_buffer
para outro canal, e ento cheque a primeira forma de onda Subfieldoperando de uma TV-Field.
Cheque a forma de onda novamente aps o ajuste da Diviso Horizontal. Cheque a forma de onda Reset quando o NvelV_TOGG for mudado.
Ajuste o Vset para 20 s ajustando VR5002. A manuteno daseo GND poder ser checada aps a Diviso Vertifcal ser re- ajustada para '2 V ou 5 V'.
Ajuste o tempo de manuteno Decrescente para 20 s ajustandoVR5006.
Troque a posio da forma de onda do Osciloscpio 3rd Subfield e ento ajuste o tempo de manuteno Crescentepara 10s ajustando o VR5003. A seo de manuteno GNDpoder ser checada aps a Diviso Vertical ser re-ajustada para '2 V ou 5 V'.
Aviso especial: muito importante, que voc execute esteajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda
Reset e ento mova para o 3rd Sub-field paraajust-lo.
Figura 8-21 Modo interruptor DIP : Externo
Figura 8-22 Modo interruptor DIP : Interno
Figura 8-23 Ajuste da inclinao da forma de onda da rampa TCP (Y-Painel)
1 2 3 4
1 2 3 4
Ajuste VR5003 para ajustar o tempo do Yfr (Falling Ramp_1st) 20 s
Ajuste VR5002 para ajustar o tempo do Yrr (Rising Ramp) 20 s
Ajuste VR5001 para ajustar o tempo do Yfr (Falling Ramp_3rd) 10 s
Ajuste VR5004 para ajustar a tenso do Vsch (Scan high voltage) 40 V
tempo de manuteno crescente
tempo de manuteno decrescente
-
60 SDI_PDP
Figura 8-24 Rampa Crescente Figura 8-25 Rampa Decrescente
Figura 8-26 Localizao do potencimetro
(V)
50V/div.
DC=0V
20ms/div.(t)
40V
(V)
20V/div.
50ms/div.(t)
* Preste ateno para concluir o ajuste acima
1. VR5004 / ajuste; Clock-wise para mximo
2. VR5005/ ajuste; Clock-wise para mximo
3. VR5001/ ajuste; Clock-wise para 4 th diviso
4. VR5002 ajuste: Rampa Crescente tempo plano:
=> Typ. 20usec
6. VR5003 ajuste: 3th SF Rampa Decrescente tempo plano
=> Typ. 10usec
5. VR5006 ajuste: Rampa Decrescente tempo plano
=> Typ. 20usec
VR5004
VR5005
VR5001
VR5003
VR5002VR5006
-
61SDI_PDP
Figura 8-27 Localizao de Potencimetro LJ92-00981A
Figura 8-28 Localizao de potencimetro LJ92-00981B
F_14991_071.eps140206
F_14991_072.eps140206
-
62 SDI_PDP
8.5 Ajustes 42 SD v4
1. Para ser Padro Branco Total (coloque CN2034 noPainel Logic ).
2. Cheque forma de onda usando um Osciloscpio. Desencadeado atravs de V_TOGG para Painel LOGIC . Conecte o Ponto de Teste OUT 240 no centro do
Y_buffer para outro canal, e ento cheque a primeira formade onda aid-reset da ltima sustentao do 1TV-Field.
Cheque a forma de onda novamente aps ajustar a Diviso Horizontal.Cheque a forma de onda Reset quando o Nvel V_TOGG for trocado.
Ajuste o tempo plano da rampa crescente para 60 s comVR5001.
Ajuste o tempo plano ou a rampa decrescente para 80 scom VR5003.
Figura 8-29 Localizao de Potencimetro
Figure 8-30 Localizao de Jumper (Painel Logic)
Figura 8-31 Ajuste da forma de onda (Y-Main painel)G_14993_002.eps
2703061CN2034
F_14991_073.eps140206
-
63SDI_PDP
8.6 Ajustes 42 HD v4
1. Para ser Padro de Branco Total (coloque jumper CN2072 no Painel Logic ).
2. Cheque a forma de onda usando um Osciloscpio. Desecadeado atravs de V_TOGG para Painel LOGIC. Conecte o ponto de Teste OUT 240 no centro de
Y_buffer para outro canal, e ento cheque a primeira forma deonda aid-reset da ltima sustentao de uma TV-Field.
Cheque a forma de onda novamente aps ajustar aDiviso Horizontal.Cheque a forma de onda Reset quando o Nvel V_TOGGfor trocado.
Ajuste 15V pelo VR5002. Ajuste 100V e 50us pelo VR5001
Figura 8-32 Localizao de Jumper (Painel Logic )
Figura 8-33 1st subfield da ltima sustentao do 1 frame
Figura 8-34 Rampa crescente do aid-reset
Figura 8-35 Rampa decrescente do aid-reset
Figura 8-36 Localizao do potencimetro
G_14993_003.eps270306
1CN2072
F_14991_023.eps030805
F_14991_024.eps030805
F_14991_025.eps030805
F_14991_026.eps160206
VR5002 Adjustment : Falling ramp(Yfr)
VR5001 Adjustment : Risi
LJ92 - 01200A
ng ramp(Yrr)
-
64 SDI_PDP
8.7 Ajustes 50 HD v3
1. Coloque os interruptores no Painel Logic Board na posiointerna para conseguir um Padro de Branco Total (veja Figura Posiesdo interruptor DIP)
2. Ajuste Vsch para 25 V usando VR5901_VSC_h (Vsc_h poder ser conectado para "+" unidade do DMM).
3. Cheque a forma de onda usando o Osciloscpio. Desencadeado atravs de V_TOGG para Painel LOGIC . Conecte o Ponto de Teste OUT 4 da central Y_buffer
para outro canal, e ento cheque a primeira forma de onda Subfield operando de um TV-Field.
Cheque a forma de onda novamente aps ajustar a Diviso Horizontal. Cheque a forma de onda Reset quando o Nvel V_TOGG for trocado.
Ajuste o Tempo Plano Rampa Crescente para 50 s peloVR5000. A seo de manuteno GND poder ser
checada aps a Diviso Vertical for re-ajustado para 2Vou 5 V'.
Ajuste o tempo de manuteno Decrescente para 35 s pelo VR5001.
Troque a posio da forma de onda do Osciloscpio para 3rd Subfield e ento ajuste o tempo de manuteno Cres- cente para 20s ajustado pelo VR5002.
A seo de manuteno GND poder ser checada aps a Diviso Vertical ser re-ajustada para '2 V ou 5 V'.
Aviso especial: Quando voc ajusta a inclinao da forma de onda, verifique e ajuste baseado na forma de onda Reset do1st Sub-field do 1st Frame e ento mova para o 3rd Sub-field paraajust-lo.
Figura 8-37 Ajuste da inclinao da forma de onda da rampa TCP (Y-Painel)
Figura 8-38 Rampa Crescente Figura 8-39 Rampa Decrescente
Ajuste VR5001 para ajustar o tempo do Yfr (Falling Ramp_1st) 35 s
Ajuste VR5002 para ajustar o tempo do Yfr (Falling Ramp_3rd) 20 s
Ajuste VR5000 para ajustar o tempo do Yrr( Rising Ramp) 50 s
Ajuste VR5901 para ajustar a tenso do Vsch [Scan high voltage ] 25V
(V)
50V/div.
DC=0V
20ms/div.(t)
40V
(V)
20V/div.
50ms/div.(t)
-
65SDI_PDP
Figura 8-40 Localizao do Potencimetro
* Preste ateno para concluir o ajuste acima
1. VR5901(Vscan_h) / ajuste; 25V
2. VR5901/(Vscan) / ajuste; -90V
3. VR5901/ ajuste; Fix
4. VR5000 ajuste: Tempo plano rampa Crescente:
=> Typ. 50 sec
6. VR5002 ajuste : 3th SF Tempo plano ramp Decrescente
=> Typ. 20 sec
5. VR5001 ajuste : Tempo Plano Rampa Decrescente
=> Typ. 35 sec
VR5004 VR5005
VR5001VR5000
VR5002
VR5006
-
66 SDI_PDP
Figura 8-41 Localizaes de Potencimetro LJ92-00853A Figura 8-42 Localizaes de potencimetro LJ92-00853B
Figura 8-43 Posio de interruptor DIP
F_14991_076.eps140206
F_14991_077.eps140206
< Interno> < E xterno>
-
67SDI_PDP
8.8 Ajustes 50 HD v4
1. Para ser Padro Branco Total (coloque jumper CN2012 noPainel Logic).
2. Localize todos os pontos de teste e potencimetros do painel na mo. Desencadeado atravs do V_TOGG do Painel LOGIC . Conecte o Ponto de Teste CN5511 do Y_buffer para
outro canal, e ento cheque a primeira forma de onda Subfield operando de um TV-Field.
Cheque a forma de onda novamente aps ajustar a DivisoHorizontal. Cheque a forma de onda Reset quando o NvelV_TOGG for trocado.
Ajuste o Tempo plano da rampa Crescente para 90 s ajustado por VR5000.
Ajuste o tempo de manuteno Decrescente par 80 s ajustado porVR5001.
Figura 8-44 Conector Jumper CN2012 / ComPair no painel v4 Logic
ComPair
CN2012
1stSub Field
Ajuste VR5000 para ajustar o tempo do
Yrr (Main Reset Rising Ramp) 90 usAjuste VR5001 para ajustar o tempo do
Yfr (Main Reset Falling Ramp) 80 us
-
68 SDI_PDP
Figura 8-45 Ajuste da inclinao da forma de onda da rampa TCP (Y_Painel)
Figura 8-46 Rampa crescente Figura 8-47 Rampa decrescente
Figura 8-48 Localizao do potencimetro
VR5001 ajuste:Tempo planorampa decrescente
Typ. 80usec
VR5000 ajuste :Tempo plano rampa crescente => Typ. 90usec
=>
-
69SDI_PDP
8.9 Ajuste de valor (todas as telas)
Tabela 8-1 Ajuste de tabela Y PWB
Modelo Forma de onda Item Padro37SD v4 Rising_Ramp VR5001 30 s (30 ~ 40)
Falling_Ramp_1st VR5002 16 s (10 ~ 20)Vsch VR5000 38 V
42 SD v2 Rising_Ramp (Vset) VR5003 10 s-Vsc 1 VR5001 20 s-Vsc 2 VR5002 5 s
42 SD v3 Rising_Ramp VR5002 10 sFalling_Ramp_1st VR5003 30 s Falling_Ramp_3rd VR5001 30 s Vsch VR5004 40 V
42 SD v4 Rising_Ramp VR5001 60 sFalling_Ramp_1st VR5003 80 s
42 HD v3 Rising_Ramp VR5002 10 sFalling_Ramp_1st VR5003 20 sFalling_Ramp_3rd VR5001 10 sVsch Scan high voltage VR5004 40 V
42 HD v4 Rising_Ramp VR5001 15 VFalling_Ramp_1st VR5002 50 s
50 HD v3 Rising_Ramp VR5000 50 sFalling_Ramp_1st VR5001 35 sFalling_Ramp_3rd VR5002 20 sVsch Scan high voltage VR5901 25 V
50 HD v4 Rising_Ramp VR5001 90 sFalling_Ramp_1st VR5003 80 s
-
70 SDI_PDP
9. Descrio de Circuitos, Lista Abreviaes e IC Data SheetsIndce deste captulo:9.1 Principal funo de Cada Painel9.2 Lista de Abreviaes9.3 IC Data Sheets
9.1 Principal funo de Cada Painel
9.1.1 Painel X Main
O painel X Main gera um sinal de drive chaveando o FET na sincronizao do tempo do painel logic principal ealimenta o eletrodo X do painel com o sinal de driveatravs do conector.1. Formas de onda mantm a tenso (incluindo ERC).2. Gera X sinal de rampa crescente.3. Mantm Ve bias entre intervalos Scan .
9.1.2 Painel Y Main
O painel Y Main gera um sinal de drive signal chaveando o FET na sincronizao do tempo do painel logic Main ealimenta sequencialmente o eletrodo Y do painel com o sinalde drive atravs do IC scan driver no painel Y-buffer. Estepainel conectado ao terminal Y do painel tem as seguintesfunes principais:1. Formas de onda mantm a tenso (incluindo ERC).2. Gera Rampa Decrescente Y-rising .3. Mantm V scan bias.
9.1.3 Painel Logic Main
O painel Logic Main gera sadas do sinal de sada do endereo drive e o sinal de drive X,Y processado nos sinais de vdeo.Estes Paineis buffers guia o endereo do sinal de sada ealiment-o para o endereo do IC drive (mdulo COF, sinal de vdeo -XY gerando sinal de drive, circuito memria de chassis/reorganizao de endereo de dados).
9.1.4 Logic Buffer (E, F)
O Logic Buffer transmite sinal de dados e sinal de controle.
9.1.5 Painel Y Buffer (Acima, Abaixo)
O painel Y Buffer consiste de paineis acima e abaixo que alimenta o Y-terminal com formas de ondas scan. O painelcompreende oito ICs scan driver (ST microeletrnicos STV7617: 64 ou pinos de sada 65 ), mais quatro ICs para o SD class.
9.1.6 Filtro de Rudo AC
O filtro de Rudo AC tem a funo de remover os rudos (baixafrequncia) e bloquear ondas. Afeta nves de seguranaEMC, EMI.
9.1.7 TCP (Tape Carrier Package)
O TCP aplica o pulso Va no endereo do eletrodo e representa endereo de descarga pela diferena de potencial entre o pulso Va e o pulso aplicado para o eletrodo Y.O TCP compreende quatro dados ICs driver ICs (STV7610A: 96sada de pinos). Sete CPs so requisitados para sinal scan.
9.2 Lista de Abreviaes
AC Corrente alternativaCOF Circuit On FoilDC Corrente DiretaERC Circuito de Energia recuperadaESD Discarga Esttica EltricaFET Field Effect TransistorFFC Cabo Plano metlicoFPC Circuito Impresso FlexvelFTV Televisor tela PlanaHD Alta DefinioI/O Entrada/SadaIC Circuito IntegradoLB Logic BufferLED Light Emitting DiodeLVDS Sinal Diferencial de Baixa TensoPCB Painel de Circuito Impresso (igual PWB)PDP Painel Plasma DisplayPSU Fonte de AlimentaoPWB Painel de Circuito Impresso (igual PCB)RGB Vermelho,Verde,Azul cores espaciaisSD Definio PadroSDI Samsung Display Industry (alimentao)SMPS Alimentao Modo ChaveadoSSB Painel de Pequenos SinaisSF Sub FieldTCP Tape Carrier PackageVR Resistor VarivelVsc Tenso ScanYBL Y Buffer painel abaixoYBU Y Buffer painel acimaYM Y Main painel
9.3 IC Data Sheets
No aplicado.