sama5d2 dynamic memory implementation...
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DS00002717A_JP - p. 1 © 2019 Microchip Technology Inc.
AN2717 SAMA5D2 ダイナミック メモリの実装ガイドライン
本書の内容
本書は、SAMA5D2 シリーズのマイクロプロセッサで各種タイプの SDRAM デバイスを使うために推奨するプリント基板レイアウトとソフトウェア設定を提供します。
参考文書
• SAMA5D2 シリーズ データシート(文書番号: DS60001476)、www.microchip.com で入手可能• 技術ノート TN-46-14: Hardware Tips for Point-to-Point System Design Introduction – Micron
Technology Inc. 、http://www.micron.com で入手可能• IPC-2141 規格: Controlled Impedance Circuit Boards and High Speed Logic Design,
1996 – Institute for Interconnection and Packaging Electronic Circuits, 2215 Sanders Road,Northbrook, IL 60062, 847-509-9700
使用ソフトウェア
• IAR Embedded Workbench for ARM 7.80.1.11873• SAM-BA 3.2.1• Altium Designer 18.0.2
使用ハードウェア
• SAMA5D2-XULT (純正デモキット)• SAMA5D2-PTC-EK (純正デモキット)• MPUx-DRAMx (試験用に作成したカスタムボード)
注意 : この日本語版文書は参考資料としてご利用ください。 最新情報は必ずオリジナルの英語版をご参照願います。
http://www.microchip.com/http://www.micron.com/
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AN2717
DS00002717A_JP - p. 2 © 2019 Microchip Technology
目次
本書の内容 ...................................................................................................................... 1
参考文書 ......................................................................................................................... 1
使用ソフトウェア ........................................................................................................... 1
使用ハードウェア ........................................................................................................... 1
1. SAMA5D2 DDR コントローラの機能 ....................................................................... 3
2. 本書のアプローチ ..................................................................................................... 4
3. ハードウェアについて .............................................................................................. 7 3.1. SAMA5D2-XULT 開発キット ....................................................................................................... 8 3.2. SAMA5D2-PTC-EK 開発キット ................................................................................................. 14 3.3. SAMA5D24/BGA256 試験用カスタムボード ............................................................................ 21
4. ソフトウェアについて ............................................................................................ 47 4.1. 内蔵 SDRAM デバイスの初期化シーケンス .............................................................................. 47 4.2. SDRAM コントローラの設定 .................................................................................................... 53
5. 推奨設定 ................................................................................................................. 75
6. まとめ ..................................................................................................................... 77
7. 改訂履歴 ................................................................................................................. 78 7.1. リビジョン A (2018 年 06 月) .................................................................................................... 78
Microchip 社のウェブサイト ......................................................................................... 79
顧客変更通知サービス .................................................................................................. 79
カスタマサポート ......................................................................................................... 79
Microchip 社のデバイスコード保護について ............................................................... 79
法律上の注意点 ............................................................................................................ 80
商標 .............................................................................................................................. 80
DNV による品質管理システム認証 .............................................................................. 81
各国の営業所とサービス .............................................................................................. 82
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AN2717 SAMA5D2 DDR コントローラの機能
DS00002717A_JP - p. 3 © 2019 Microchip Technology
1. SAMA5D2 DDR コントローラの機能
SAMA5D2 シリーズの MPU はマルチポート DDR-SDRAM コントローラ(MPDDRC)を備えています。
MPDDRC は 16 ビットまたは 32 ビットにスクランブル可能な高帯域幅のダブル データレート(DDR)マルチポート メモリ コントローラであり、最大で 512 MB/8 バンクの DDR2、DDR3、DDR3L、LPDDR1、LPDDR2、LPDDR3 デバイスをサポートします。データは、1 つのチップセレクト上の 16/32 ビット データバスを介して転送されます。
このコントローラは以下の電源を使って動作します。
• DDR2、LPDDR1: 1.8 V • DDR3: 1.5 V • DDR3L: 1.35 V • LPDDR2、LPDDR3: 1.2 V
本書は、上記のメモリデバイスを実装するためのレイアウト例とソフトウェア サポートを提供します。
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AN2717 本書のアプローチ
DS00002717A_JP - p. 4 © 2019 Microchip Technology
2. 本書のアプローチ 本書の主な目的は、実際のハードウェアを使った詳細な試験に基づいて、SDRAM デバイスの実用的な実装ガイドラインとソフトウェア設定を SAMA5D2 ユーザに提供する事です。
図 2-1. ハードウェア/ソフトウェアの最適実装に向けたアプローチ
外部メモリ用コントローラ(MPDDRC)がサポートする全ての SDRAM デバイスを正しく機能させるには、ハードウェアおよびソフトウェアの両面で様々な配慮が必要です。低速な回路では、プリント基板設計
に物理的な制約はほとんどありません。しかし、高速信号を扱う回路では、トレースの長さ/幅/クリアランス (トレース間の距離)、基板の積層法、配線の等長化に関する制約があります。これらの制約は、市販の開発キット(SAMA5D2-XULT、SAMA5D2-PTC-EK 等) の設計に適用されています。さらに、サポートする全ての各社製 SDRAM デバイスと SAMA5D2 MPU の間の互換性を正確に評価するために、試験専用のカスタム基板を作成しました。
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AN2717 本書のアプローチ
DS00002717A_JP - p. 5 © 2019 Microchip Technology
これらの基板に加えて、各種の試験用ソフトウェアも開発しました(下図参照)。 図 2-2. ストレス試験アルゴリズム
下表に試験条件を示します。
表 2-1. 試験条件 試験条件 No. 内容 目的
1 HIGH/LOW でのピンスタック試験 連続データパターンを書き込む
データ信頼性を確認する
2 ランダムデータを生成して書き込む データの不一致と不整合アクセスを確認する
3 大きなデータバッファを生成して転送する DMA コントローラを介してメモリ内のデータ転送を確認する
全ての SDRAM デバイスは、166 MHz のクロック周波数(6 ns のクロック周期)で試験しました。
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AN2717 本書のアプローチ
DS00002717A_JP - p. 6 © 2019 Microchip Technology
重要: 試験に使った基板は、商用温度レンジ向けに設計しました。従って本書の試験は 0~+70 ℃の温度レンジ内に制限されます。しかし、試験に用いた SAMA5D2 および DDR メモリ等の部品の動作がこのレンジ内に制限されるとは限りません。産業用温度レンジ品も入手
可能であり、それらは-40~+85 ℃のレンジで同様に機能します。
これらの試験には、条件設定が可能な環境試験器を使いました。後で解析するため、試験中に得られた全
ての結果を記録しました。
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AN2717 ハードウェアについて
DS00002717A_JP - p. 7 © 2019 Microchip Technology
3. ハードウェアについて
新しい基板を設計する際は、SDRAM デバイスを実装した市販の開発キットが、SDRAM を実装するためのレイアウト例として参考になります。
また、SDRAM デバイスへの配線は、一般的なガイドラインに従う必要があります。大部分の SDRAMメーカーは、高速信号の配線に関するアプリケーション ノートを提供しています。通常、それらにはトレースの幅、クリアランス、等長化に関する制約(最小値、推奨値)が記載されています。プリント基板の設計では、距離(長さ)の単位として一般的に「mil」が使われます(1 mil = 0.0254 mm)。
SDRAM コントローラ インターフェイスは以下を含みます。
• 4 つのデータバイト レーン(Note 1): DQS[3:0]、DQSN[3:0]、DQM[3:0]、D[31:0] • ADDR/CMD/CTL 信号: BA[2:0]、A[13:0]、RAS/CAS、CS、CKE、WE、RESETN • クロック信号: CK/CKn
以下に、SDRAM 信号に関する設計ガイドラインを、信号タイプ別に記載します(テクニカル ノート TN-46-14 参照):
• 全ての SDRAM 信号: – 全ての信号のトレース幅(Note 2) の最小値は 4 mil (0.101 mm)、公称値は 6 mil (0.152 mm)と
する。 – 参照電源プレーンには高速信号を横切る切れ目を設けない。 – シングルエンド信号トレースのインピーダンスは 50±10% Ω とする。 – 差動信号トレースのインピーダンスは 100±10% Ω とする。
• データレーン信号: – 2 つの隣り合うデータ信号(D、DQS、DQM を含む) の間のクリアランスの最小値は 8 mil、公
称値は 12 mil とする(Note 2)。 – 同じデータバイト レーンに属する信号は同じ基板層に配線する。 – 同じデータバイト レーンに属する信号同士のトレース長の不揃いは 50 mil 以下とする。 – 異なるデータバイト レーンの間のトレース長の違いは 0.5 inch 以下とする。 – DQS/DQSN 信号ペアは差動信号として配線し、トレース長の不揃いは 20 mil 以下とする。 – データバイト レーン信号と CK/CKn の間のトレース長の不揃いは 400 mil 以下とする。
• アドレス、制御、クロック信号(Note 2): – コマンド/制御信号同士の間のクリアランスは最小値 6 mil、公称値 16 mil とする。 – アドレス信号同士の間のクリアランスは最小値 6 mil、公称値 12 mil とする。 – アドレスおよび制御信号とデータ信号の間のクリアランスは 20 mil 以上とする。 – 同じ差動ペアのクロック信号同士の間のクリアランスは最小値 4 mil、公称値 6 mil とする。 – 差動 CK/CKn 信号と他の信号の間のクリアランスは最小値 8 mil、公称値 12 mil とする。 – アドレス信号、制御信号、クロック信号は同じ基板層に配線する。 – CK/CKn 信号は差動信号として配線し、トレース長の不揃いは 20 mil 以下とする。
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AN2717 ハードウェアについて
DS00002717A_JP - p. 8 © 2019 Microchip Technology
– アドレスおよび制御信号と CK/CKn 信号の間のトレース長の不揃いは 200 mil 以下とする。 Note:
1. SDRAM デバイスとコントローラの間でバイト形式のデータを転送するために使うデータバイト レーンは、1 つのグループとして SDRAM 信号に含まれます。データバイト レーンは 8x データ信号(D[7:0])、1x データマスク信号、1x データストローブ信号ペア(DQS/ DQSN)で構成されます。8/16/32 ビット SDRAM デバイスは、それぞれ 1/2/4 個のデータバイト レーンを備えます。
2. 上でガイドラインとして示したトレースの幅とクリアランスの値は、各信号トレースの目標インピーダンスを適合させるために、一般的なプリント基板パラメータ(誘電率等)に基づいて選定しています。これらの値を正確に最適化するには、プリント基板メーカーに問い合わせてください。
詳細は、Micron 社のテクニカルノート TN-46-14 『Hardware Tips for Point-to-Point System Design Introduction』を参照してください。
3.1 SAMA5D2-XULT 開発キット
SAMA5D2-XULT 開発キットは 6 層プリント基板に実装されています。このボードは SAMA5D27/ BGA289 MPU と 2 個の Micron 社製 2G ビット DDR3L-SDRAM デバイス(製品番号: MT41K128M16JT-125:K)を実装します。
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図 3-1. SAMA5D2C-XULT 開発キット rotatethispage90
DDR_A0
F12
U6E
B12
DDR_D0
DDR_RESETN T2
U8
RESET#
DDR_RESETN T2
U4
RESET#
DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
C17 B17 B16 C16 G14 F14 F11 C14 D13 C15 A16 A17 G11
H12 H13 F17
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
DDR_D0 DDR_D1
DDR_D2 DDR_D3 DDR_D4 DDR_D5 DDR_D6 DDR_D7 DDR_D8 DDR_D9 DDR_D10 DDR_D11 DDR_D12 DDR_D13 DDR_D14 DDR_D15 DDR_D16 DDR_D17 DDR_D18
A12 C12 A13 A14 C13 A15 B15 G17 G16 H17 K17 K16 J13 K14 K15 B8 B9 C9 A9
DDR_D1 DDR_D2 DDR_D3 DDR_D4 DDR_D5 DDR_D6 DDR_D7 DDR_D8 DDR_D9 DDR_D10 DDR_D11 DDR_D12 DDR_D13 DDR_D14 DDR_D15 DDR_D16 DDR_D17 DDR_D18 DDR_D19
DDR_CLK+ DDR_CLK- DDR_CKE DDR_CS DDR_RAS DDR_CAS DDR_WE
DDR_D0 DDR_D1 DDR_D2 DDR_D3 DDR_D4 DDR_D5 DDR_D6 DDR_D7 DDR_D8 DDR_D9 DDR_D10
J7 K7 CK
K9 CK#
L2 CKE
J3 CS#
K3 RAS#
L3 CAS# WE#
E3 F7 DQ0
F2 DQ1
F8 DQ2
H3 DQ3
H8 DQ4
G2 DQ5
H7 DQ6
D7 DQ7
C3 DQ8
C8 DQ9
N3 A0 P7 A1 P3 A2 N2 A3 P8 A4 P2 A5 R8 A6 R2 A7 T8 A8 R3 A9 L7
A10/AP R7 A11 N7
A12/BC# T3 A13 T7 A14 M7 A15 M2 BA0 N8 BA1 M3
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
VDD_1V35
DDR_CLK+ DDR_CLK- DDR_CKE DDR_CS DDR_RAS DDR_CAS DDR_WE
DDR_D16 DDR_D17 DDR_D18 DDR_D19 DDR_D20 DDR_D21 DDR_D22 DDR_D23 DDR_D24 DDR_D25 DDR_D26
J7 K7 CK
K9 CK#
L2 CKE
J3 CS#
K3 RAS#
L3 CAS# WE#
E3 F7 DQ0
F2 DQ1
F8 DQ2
H3 DQ3
H8 DQ4
G2 DQ5
H7 DQ6
D7 DQ7
C3 DQ8
C8 DQ9
N3 A0 P7 A1 P3 A2 N2 A3 P8 A4 P2 A5 R8 A6 R2 A7 T8 A8 R3 A9 L7
A10/AP R7 A11 N7
A12/BC# T3 A13 T7 A14 M7 A15 M2 BA0 N8 BA1 M3
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
VDD_1V35
DDR_RAS DDR_CAS
DDR_CLK+ DDR_CLK-
F13 G12
E17 D17
DDR_RAS DDR_CAS
DDR_CLK
DDR_D19 DDR_D20 DDR_D21 DDR_D22 DDR_D23 DDR_D24
A10 D10 B11 A11 J12 H10
DDR_D20 DDR_D21 DDR_D22 DDR_D23 DDR_D24 DDR_D25
DDR_D11 DDR_D12 DDR_D13 DDR_D14 DDR_D15
C2 DQ10
A7 DQ11
A2 DQ12
B8 DQ13
A3 DQ14 DQ15
BA2 K1
ODT B2
VDD1 G7 VDD2 R9
R179
R178 0R
VDD_1V35
DDR_D27 DDR_D28 DDR_D29 DDR_D30 DDR_D31
C2 DQ10
A7 DQ11
A2 DQ12
B8 DQ13
A3 DQ14 DQ15
BA2 K1
ODT B2
VDD1 G7 VDD2 R9
R254 DNP(1K)
R258 0R
VDD_1V35
VDD_1V35
DDR_CKE
R243 100K
DDR_CS DDR_WE
F16
G13 F15
E13
DDR_CLKN DDR_CKE
DDR_CS DDR_WE
DDR_D25 DDR_D26 DDR_D27 DDR_D28 DDR_D29 DDR_D30 DDR_D31
DDR_DQM0 DDR_DQM1 DDR_DQM2
J11 K11 L13 L11 L12 M17
C11 G15 C8 H11
DDR_D26 DDR_D27 DDR_D28 DDR_D29 DDR_D30 DDR_D31
DDR_DQM0 DDR_DQM1 DDR_DQM2 DDR_DQM3
DDR_DQS1+ C7 DDR_DQS1- B7
DDR_DQS0+ F3 DDR_DQS0- G3
DDR_DQM1 D3 DDR_DQM0 E7
A1
UDQS UDQS#
LDQS LDQS#
UDM LDM
VDD3 K2 VDD4 K8 VDD5 N1 VDD6 N9 VDD7 R1 VDD8 D9 VDD9
A9 VSS1 B3 VSS2 E1 VSS3 G8
DDR_DQS3+ C7 DDR_DQS3- B7
DDR_DQS2+ F3 DDR_DQS2- G3
DDR_DQM3 D3 DDR_DQM2 E7
A1
UDQS UDQS#
LDQS LDQS#
UDM LDM
VDD3 K2 VDD4 K8 VDD5 N1 VDD6 N9 VDD7 R1 VDD8 D9 VDD9
A9 VSS1 B3 VSS2 E1 VSS3 G8
23.2K 1%
22pF
DDR_CAL DDR_DQM3
DDR_DQS0
B13
DDR_DQS0+ DDR_DQS0-
VDD_1V35 A8
VDDQ1
C1 VDDQ2 VDDQ3
VSS4 J2 VSS5 J8 VSS6
VDD_1V35 A8 VDDQ1
C1 VDDQ2 VDDQ3
VSS4 J2 VSS5 J8 VSS6
R250 C106 B14 DDR_DQSN0
C9 VDDQ4
M1 VSS7
C9 VDDQ4
M1 VSS7
R242 100K J17
DDR_DQS1 J16 DDR_DQS1+ DDR_DQS1-
D2 E9 VDDQ5
F1 VDDQ6
M9 VSS8 P1 VSS9 P9
D2 E9 VDDQ5
F1 VDDQ6
M9 VSS8 P1 VSS9 P9
DDR_RESETN
DDR_VREF
E16 H16
DDR_RESETN
DDR_DQSN1
DDR_DQS2 DDR_DQSN2
C10 B10
L17
DDR_DQS2+ DDR_DQS2-
DDR_DQS3+
H2 VDDQ7
H9 VDDQ8 VDDQ9
J1 J9 NC1
VSS10 T1 VSS11 T9 VSS12
B1 VSSQ1 B9
H2 VDDQ7
H9 VDDQ8 VDDQ9
J1 J9 NC1
VSS10 T1 VSS11 T9 VSS12
B1 VSSQ1 B9
C100 C99 D16 DDR_VREFB0
DDR_VREFCM DDR_DQS3
DDR_DQSN3 L16 DDR_DQS3- L1 NC2
L9 NC3 NC4
VSSQ2 D1 VSSQ3 D8 VSSQ4 E2
L1 NC2
L9 NC3 NC4
VSSQ2 D1 VSSQ3 D8 VSSQ4 E2
6.8K 1%
DNP(1K)
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717AJP – p. 9
© 2019 M
icrochip Technology Inc.
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DS00002717A_JP - p. 10 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
図 3-2. SAMA5D2-XULT 第 1 層 (部品面)
Control/command signals Trace width = 5 mils Trace clearance = 11 mils
Address signals Trace width = 5 mils Trace clearance = 9 mils
CK/CKn signals Trace width = 4 mils Trace clearance = 8 mils
Data signals Trace width = 5 mils Trace clearance = 9 mils
上図のレイアウト例は基板の部品面を示しています。この図には、DDR3-SDRAM の配線を色分けして示しています。アドレス信号と差動クロック信号の一部は、前述のトレース幅と最小クリアランスで部品面
に配線されています。これらの値は、要求最小値以上です。制御/コマンド信号とデータ信号の間のクリアランスも要求最小値以上の 30 mil を確保しています。
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DS00002717A_JP - p. 11 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
図 3-3. SAMA5D2-XULT 第 6 層 (はんだ面)
Data lane 2 (D16-D23) Trace width = 5 mils Trace clearance = 11 mils
Data lane 0 (D0-D7) Trace width = 5 mils Trace clearance = 9 mils
上図は、DDR3-SDRAM レイアウトのはんだ面を示しています。データレーン 2 (D16-D23)とデータレーン 0 (D0-D7)からの信号(それぞれ DQS/DQSn と DQM)は、はんだ面に配線されています。これらのトレース幅は 5 mil、最小クリアランスは 9 mil であり、どちらも最小要求値以上です。これらのトレースは正確に等長化され、長さの不揃いは 7 mil 以下であり、最大許容値を十分に下回っています。
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AN2717 ハードウェアについて
図 3-4. SAMA5D2-XULT 第 5 層 (VDD)
上図に示す第 5 層は、電源プレーンとして使います。黄緑の領域は DDR3-SDRAM へのトレースが配置される領域をカバーし、はんだ面トレースのインピーダンス適合のための参照電源プレーンとして働きます。
この参照電源プレーンには、高速信号を横切る切れ目はありません。
部品面またははんだ面のトレース インピーダンスの計算には、下の式 1 (IPC-2141 規格に従うマイクロストリップ ラインのインピーダンス式)を使います
式 1
εrは誘電率、H は誘電体の厚さ、W はトレースの幅、T はトレースの厚さです。
本書の回路での値は以下の通りです( 表 3-1. SAMA5D2-XULT 基板の層構成の詳細 参照)。
• εr = 3.95 (FR-4 基板) • H = 3.8207 mil (はんだ面(第 6 層)と電源プレーン(第 5 層)の間の値) • W = 5 mil (はんだ面トレースの幅) • T = 1.87 mil (銅箔の厚さ)
上記のパラメータを使って計算したトレース インピーダンス(Z0)は 51.18 Ω (許容誤差は±10 %)です。
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AN2717 ハードウェアについて
図 3-5. SAMA5D2-XULT 基板の層構成
表 3-1. SAMA5D2-XULT 基板層構成の詳細 層名 タイプ 材質 厚さ[mm] 厚さ[mil] 誘電体材質 誘電率
Top Overlay オーバーレイ – – – – –
Top Solder ソルダーレジスト
表面被膜材 0.01016 0.4 ソルダーレジスト
3.5
TOP 信号 銅 0.0475 1.87 – –
Dielectric1 誘電体 コア 0.09705 3.8207 FR-4 3.95
GND2 信号 銅 0.03048 1.2 – –
Dielectric2 誘電体 コア 0.1 3.937 FR-4 3.85
INT3 信号 銅 0.03048 1.2 – –
Dielectric3 誘電体 コア 0.93484 36.8047 FR-4 3.99
INT4 信号 銅 0.03048 1.2 – –
Dielectric4 誘電体 コア 0.1 3.937 FR-4 3.85
VCC5 信号 銅 0.03048 1.2 – –
Dielectric5 誘電体 コア 0.09705 3.8207 FR-4 3.95
BOTTOM 信号 銅 0.0475 1.87 – –
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AN2717 ハードウェアについて
層名 タイプ 材質 厚さ[mm] 厚さ[mil] 誘電体材質 誘電率
Bottom Solder ソルダーレジスト/ カバーレイ
表面被膜材 0.01016 0.4 ソルダーレジスト
3.5
Bottom Overlay
オーバーレイ – – – – –
3.2 SAMA5D2-PTC-EK 開発キット
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図 3-6. SAMA5D2-PTC-EK 開発キット rotatethispage90
DDR_A0
F12
-U6E
B12
U7 U8 DDR_D0
DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
DDR_RAS DDR_CAS
DDR_CLK+ DDR_CLK- DDR_CKE
R25 100K R0402
C17 DDR_A0
B17 DDR_A1
B16 DDR_A2
C16 DDR_A3
G14 DDR_A4
F14 DDR_A5
F11 DDR_A6
C14 DDR_A7
D13 DDR_A8
C15 DDR_A9
A16 DDR_A10
A17 DDR_A11
G11 DDR_A12 DDR_A13
H12 H13 DDR_BA0
F17 DDR_BA1 DDR_BA2
F13 G12 DDR_RAS
DDR_CAS E17 D17 DDR_CLK
F16 DDR_CLKN DDR_CKE
DDR_D0 A12 DDR_D1 C12 DDR_D2 A13 DDR_D3 A14 DDR_D4 C13 DDR_D5 A15 DDR_D6 B15 DDR_D7 G17 DDR_D8 G16 DDR_D9 H17 DDR_D10 K17 DDR_D11 K16 DDR_D12 J13 DDR_D13 K14 DDR_D14 K15 DDR_D15 B8 DDR_D16 B9 DDR_D17 C9 DDR_D18 A9 DDR_D19 A10 DDR_D20 D10 DDR_D21 B11 DDR_D22 A11 DDR_D23 J12 DDR_D24 H10 DDR_D25 J11 DDR_D26 K11 DDR_D27 L13 DDR_D28 L11 DDR_D29 L12 DDR_D30 M17
DDR_D1 DDR_D2 DDR_D3 DDR_D4 DDR_D5 DDR_D6 DDR_D7 DDR_D8 DDR_D9 DDR_D10 DDR_D11 DDR_D12 DDR_D13 DDR_D14 DDR_D15 DDR_D16 DDR_D17 DDR_D18 DDR_D19 DDR_D20 DDR_D21 DDR_D22 DDR_D23 DDR_D24 DDR_D25 DDR_D26 DDR_D27 DDR_D28 DDR_D29 DDR_D30 DDR_D31
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
DDR_CKE DDR_CLK+ DDR_CLK-
DDR_RAS DDR_CAS DDR_WE DDR_CS
M8 M3 A0
M7 A1
N2 A2
N8 A3
N3 A4
N7 A5
P2 A6
P8 A7
P3 A8
M2 A9
P7 A10
R2 A11
R8 A12 A13
L2 L3 BA0
L1 BA1 BA2
K2 J8 CKE
K8 CK_P CK_N
K7 L7 RAS
K3 CAS
L8 WE CS
R7 R3 NC4
E2 NC3
G8 DQ0 G2 DQ1 H7 DQ2 H3 DQ3 H1 DQ4 H9 DQ5 F1 DQ6 F9 DQ7 C8 DQ8 C2 DQ9 D7
DQ10 D3 DQ11 D1 DQ12 D9 DQ13 B1 DQ14 B9 DQ15
F7 LDQS_P E8
NU/LDQS_N B7 UDQS_P A8
NU/UDQS_N F3
LDM B3 UDM
K9 ODT
A1
VDD1 E1 VDD2 J9
DDR_D0 DDR_D1 DDR_D2 DDR_D3 DDR_D4 DDR_D5 DDR_D6 DDR_D7 DDR_D8 DDR_D9 DDR_D10 DDR_D11 DDR_D12 DDR_D13 DDR_D14 DDR_D15
DDR_DQS0+ DDR_DQS0- DDR_DQS1+ DDR_DQS1-
DDR_DQM0 DDR_DQM1
VDD_1V8
R29 DNP R0402
R30 0R R0402
VDD_1V8 GND_POWER
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
DDR_CKE DDR_CLK+ DDR_CLK-
DDR_RAS DDR_CAS DDR_WE DDR_CS
M8 M3 A0
M7 A1
N2 A2
N8 A3
N3 A4
N7 A5
P2 A6
P8 A7
P3 A8
M2 A9
P7 A10
R2 A11
R8 A12 A13
L2 L3 BA0
L1 BA1 BA2
K2 J8 CKE
K8 CK_P CK_N
K7 L7 RAS
K3 CAS
L8 WE CS
R7 R3 NC4
E2 NC3
G8 DQ0 G2 DQ1 H7 DQ2 H3 DQ3 H1 DQ4 H9 DQ5 F1 DQ6 F9 DQ7 C8 DQ8 C2 DQ9 D7
DQ10 D3 DQ11 D1 DQ12 D9 DQ13 B1 DQ14 B9 DQ15
F7 LDQS_P E8
NU/LDQS_N B7 UDQS_P A8
NU/UDQS_N F3
LDM B3 UDM
K9 ODT
A1
VDD1 E1 VDD2 J9
DDR_D16 DDR_D17 DDR_D18 DDR_D19 DDR_D20 DDR_D21 DDR_D22 DDR_D23 DDR_D24 DDR_D25 DDR_D26 DDR_D27 DDR_D28 DDR_D29 DDR_D30 DDR_D31
DDR_DQS2+ DDR_DQS2- DDR_DQS3+ DDR_DQS3-
DDR_DQM2 DDR_DQM3
VDD_1V8
R31 DNP R0402
R32 0R R0402
VDD_1V8 GND_POWER
GND_POWER DDR_D31 A2 NC2 VDD3 M9 A2 NC2 VDD3 M9
DDR_CS DDR_WE
G13 F15 DDR_CS
C11 DDR_DQM0 G15
DDR_DQM0 DDR_DQM1
NC1 A3
VDD4 R1 VDD5
NC1 A3
VDD4 R1 VDD5
VDDIODDR 21K-1%
E13
22pF
DDR_WE
DDR_CAL
DDR_DQM1 C8 DDR_DQM2 H11 DDR_DQM3
B13
DDR_DQM2 DDR_DQM3
DDR_DQS0+
E3 VSS1
J3 VSS2
N1 VSS3
P9 VSS4
A9
VDDQ1 C1 VDDQ2 C3
E3 VSS1
J3 VSS2
N1 VSS3
P9 VSS4
A9
VDDQ1 C1 VDDQ2 C3
R24 C64 DDR_DQS0 B14 DDR_DQS0- VSS5 VDDQ3 C7 VSS5 VDDQ3 C7 R0402
R23 C0402 DDR_DQSN0
J17
DDR_DQS1+
VDDQ4 C9
A7 VDDQ5 E9 VDDQ4 C9 A7 VDDQ5 E9 100K R0402
GND_POWER DDR_RESETN
DDR_VREF
E16 H16
DDR_RESETN
DDR_DQS1 J16 DDR_DQSN1
C10 DDR_DQS2 B10
DDR_DQSN2 L17
DDR_DQS1-
DDR_DQS2+ DDR_DQS2-
DDR_DQS3+
B2 VSSQ1
B8 VSSQ2
D2 VSSQ3
D8 VSSQ4
E7 VSSQ5
F2 VSSQ6
VDDQ6 G1 VDDQ7 G3 VDDQ8 G7 VDDQ9 G9
VDDQ10 J1
B2 VSSQ1
B8 VSSQ2
D2 VSSQ3
D8 VSSQ4
E7 VSSQ5
F2 VSSQ6
VDDQ6 G1 VDDQ7 G3 VDDQ8 G7 VDDQ9 G9
VDDQ10 J1
C62
C63
D16 DDR_VREFB0 DDR_VREFCM
DDR_DQS3 L16 DDR_DQSN3
DDR_DQS3- F8 VSSQ7
H2 VSSQ8 VDDL J2 VREF
DDR_VREF F8 VSSQ7
H2 VSSQ8 VDDL J2 VREF
DDR_VREF
100nF 100nF H8 VSSQ9 H8 VSSQ9
C0402 C0402 ATSAMA5D27C-CN bga289p8
VSSQ10 J7
VSSDL
VSSQ10 J7
VSSDL
GND_POWER
VDDIODDR
W972GG6KB-25
C72
C75
W972GG6KB-25
C94
C95 bga84-32-1509e 100nF
1nF bga84-32-1509e 100nF 1nF
GND_POWER
C0402 C0402 GND_POWER
C0402 C0402
GND_POWER
GND_POWER
GND_POWER
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717A_JP - p. 15
© 2018 M
icrochip Technology Inc.
-
DS00002717A_JP - p. 16 © 2019 Microchip Technology Inc.
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SAMA5D2-PTC-EK は、8 層プリント基板に実装された開発キットです。このボードは SAMA5D27/ BGA289 MPU と 2 つの Winbond 社製 2G ビット DDR2-SDRAM デバイス(製品番号: W972GG6KB-25)を実装します。
図 3-7. SAMA5D2-PTC-EK 第 1 層 (部品面)
Address signals Trace width = 5 mils Trace clearance = 6 mils
CK/CKn signals Trace width = 4 mils Trace clearance = 8 mils
Control/command signals Trace width = 5 mils Trace clearance = 10 mils
上図のレイアウト例は基板の部品面を示しています。この図には、DDR2-SDRAM への配線を色分けして示しています。アドレス信号と差動クロック信号の一部は、前述のトレース幅と最小クリアランスで部品
面に配線されています。これらの値は、要求最小値以上です。CK/CKn 信号と他の信号の間のクリアランスも最小要求値以上の 10 mil を確保しています。
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図 3-8. SAMA5D2-PTC-EK 第 8 層 (はんだ面)
Trace width = 5 mils Trace clearance = 10 mils
Trace width = 5 mils Trace clearance = 10 mils
上図のレイアウト例は、この基板のはんだ面を示しています。この図には、DDR2-SDRAM への配線を色分けして示しています。データレーン 2 (D16-D23)とデータレーン 0 (D0-D7)からの信号(それぞれDQS/DQSn と DQM)は、はんだ面に配線されています。トレース幅は 5 mil、クリアランスは 10 mil であり、どちらも最小要求値以上です。非常に短い区間(トレースが密集する BGA MPU の周囲等)に限って、これらの値は最小要求値を少し下回っても構いません。これは、他に配線の方法がない密集部にのみ許容
されます。これらの信号トレースは等長化されています。
Data lane 2 (D16-D23) Data lane 0 (D0-D7)
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図 3-9. SAMA5D2-PTC-EK 第 5 層 (VDD)
上図に示す第 5 層は、電源プレーンとして使います。黄緑の領域は DDR2-SDRAM へのトレースが配置される領域をカバーし、第 6 層からの信号のインピーダンス適合のための参照電源プレーンとして働きます。 この参照電源プレーンには、高速信号を横切る切れ目はありません。
信号層として使う第 6 層のトレース インピーダンスの計算には、下の式 2 (IPC-2141 規格に従う非対称ストリップライン用のインピーダンス式)を使います。
式 2
εrは誘電率、H1 は信号層の下の誘電体の厚さ、H は信号層の上の誘電体の厚さ、W はトレースの幅、T はトレースの厚さです。本書の回路での値は以下の通りです(表 3-2. SAMA5D2-PTC-EK 基板の層構成の詳細 参照)。
• εr = 4.5 (FR-4 基板) • H1 = 13.8 mil (第 6 層の下) • H = 5.12 mil (第 6 層の上) • W = 5 mil (トレースの幅) • T = 1.38 mil (銅箔の厚さ)
上記のパラメータを使って計算したトレース インピーダンス(Z0)は 48.26 Ω (許容誤差は±10%)です。
部品面とはんだ面に式 1 と上記パラメータおよび誘電体厚さ H = 3.63 mil を適用する事で、ほぼ理想的な49.92 Ω のトレース インピーダンスが得られます。
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図 3-10. SAMA5D2-PTC-EK 第 6 層
Address signals Trace width = 5 mils Trace clearance = 8 mils
Control/command signals Trace width = 5 mils Trace clearance = 9 mils
Data lane 1 (D8-D15) Trace width = 5 mils Trace clearance = 8 mils
上図内の全てのトレースの幅とクリアランスは、一般的な設計ルールに従っています。
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図 3-11. SAMA5D2-PTC-EK 基板の層構成
表 3-2. SAMA5D2-PTC-EK 基板層構成の詳細 層名 タイプ 材質 厚さ[mm] 厚さ[mil] 誘電体材質 誘電率
Top Overlay オーバーレイ – – – – –
Top Solder ソルダーレジスト/カバーレイ
表面被膜剤 0.01016 0.4 ソルダーレジスト
3.5
TOP 信号 銅 0.035052 1.38 – –
Dielectric1 誘電体 コア 0.092202 3.63 FR-4 4.5
GND02 信号 銅 0.035052 1.38 – –
Dielectric2 誘電体 コア 0.130048 5.12 FR-4 4.5
ART03 信号 銅 0.035052 1.38 – –
Dielectric3 誘電体 コア 0.35052 13.8 FR-4 4.5
PWR04 信号 銅 0.035052 1.38 – –
Dielectric4 誘電体 コア 0.130048 5.12 FR-4 4.5
PWR05 信号 銅 0.035052 1.38 – –
Dielectric5 誘電体 コア 0.35052 13.8 FR-4 4.5
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層名 タイプ 材質 厚さ[mm] 厚さ[mil] 誘電体材質 誘電率
ART06 信号 銅 0.035052 1.38 – –
Dielectric6 誘電体 コア 0.130048 5.12 FR-4 4.5
GND07 信号 銅 0.035052 1.38 – –
Dielectric7 誘電体 コア 0.092202 3.63 FR-4 4.5
BOTTOM 信号 銅 0.035052 1.38 – –
Bottom Solder ソルダーレジスト/カバーレイ
表面被膜剤 0.01016 0.4 ソルダーレジスト
3.5
Bottom Overlay
オーバーレイ – – – – –
3.3 SAMA5D24/BGA256 試験用カスタムボード 試験用ボードは、複数の MPU+SDRAM コンフィグレーションを試験するために専用に設計されたカスタムボードです。この基板には、SAMA5D24 MPU と SDRAM デバイス(2x DDR3L-SDRAM、2x DDR2-SDRAM、2x LPDDR1- SDRAM、2x LPDDR2-SDRAM、1x LPDDR3-SDRAM のいずれか) のセットを実装します。各セットは独自の電源管理 IC (PMIC)を備えます。
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試験用ボードの層構成を以下の図と表に示します。5 つのセットの全てが同じ基板に実装されます(従って層構成も全て同じです)。 図 3-12. SAMA5D24/BGA256 試験用カスタムボードの層構成
ブラインドビアを使っている事に注意してください。SAMA5D24 のボールピッチは 0.4 mm と非常に小さいため、MPU のパッドにはマイクロビアを使っています。MPU のファンアウトには大きなスルーホール ビアは使いません。
表 3-3. SAMA5D24/BGA256 試験用カスタムボード層構成の詳細 層名 タイプ 材質 厚さ[mm] 厚さ[mil] 誘電体材質 誘電率
Top Overlay オーバーレイ – – – – –
Top Solder
ソルダーレジ
スト/カバーレイ
表面被膜剤 0.02
0.79
ソルダーレジ
スト 3.5
TOP 信号 銅 0.035 1.38 – –
Dielectric1 誘電体 プリプレグ 0.105 4.13 FR-4 4.5
GND02 信号 銅 0.018 0.71 – –
Dielectric2 誘電体 コア 0.13 5.12 FR-4 4.5
ART03 信号 銅 0.018 0.71 – –
Dielectric3 誘電体 プリプレグ 0.105 4.13 FR-4 4.5
ART04 信号 銅 0.018 0.71 – –
Dielectric4 誘電体 コア 0.13 5.12 FR-4 4.5
PWR05 信号 銅 0.018 0.71 – –
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AN2717 ハードウェアについて
層名 タイプ 材質 厚さ[mm] 厚さ[mil] 誘電体材質 誘電率 Dielectric5 誘電体 プリプレグ 0.105 4.13 FR-4 4.5
ART06 信号 銅 0.018 0.71 – –
Dielectric6 誘電体 コア 0.13 5.12 FR-4 4.5
GND07 信号 銅 0.018 0.71 – –
Dielectric7 誘電体 プリプレグ 0.105 4.13 FR-4 4.5
BOTTOM 信号 銅 0.035 1.38 – –
Bottom Solder
ソルダーレジ
スト/カバーレイ
表面被膜剤 0.02
0.79
ソルダーレジ
スト 3.5
Bottom Overlay
オーバーレイ
– – – – –
3.3.1 SAMA5D24/BGA256/DDR3L-SDRAM デバイス
-
図 3-13. MPUx-DRAMX DDR3L SDRAM デバイス
A_VDD_DRAM
A_DDR_A0 A_DDR_A1 A_DDR_A2 A_DDR_A3
D17 A17 A18
U4E
DDR_A0 DDR_A1 DDR_A2
DDR_D0 B13 DDR_D1 D13 DDR_D2
A_DDR_D1 A_DDR_D2 A_DDR_D3
A_DDR_RESETN T2 A_DDR_CLK+
U5
RESET#
A_DDR_A0
R372 10K R0402
A_DDR_RESETN T2 A_DDR_CLK+
U6
RESET#
A_DDR_A0
A_DDR_A4 F15 G12
DDR_A3 A13 DDR_D3 A15
A_DDR_D4 A_DDR_CLK- J7 K7 CK
N3 A0 P7
A_DDR_A1 A_DDR_CSx A_DDR_CLK- J7 K7 CK
N3 A0 P7
A_DDR_A1
A_DDR_A5 A_DDR_A6 A_DDR_A7 A_DDR_A8 A_DDR_A9 A_DDR_A10 A_DDR_A11 A_DDR_A12 A_DDR_A13
H12 F13 H10 A16 E12 H11 J10 D15 J11
DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_D4 D14 DDR_D5 B15
DDR_D6 B16 DDR_D7 G18 DDR_D8 K17 DDR_D9 J13 DDR_D10 H15 DDR_D11 J15 DDR_D12 J14 DDR_D13 K13 DDR_D14 K18
A_DDR_D5 A_DDR_D6 A_DDR_D7 A_DDR_D8 A_DDR_D9 A_DDR_D10 A_DDR_D11 A_DDR_D12 A_DDR_D13 A_DDR_D14 A_DDR_D15
A_DDR_CKE A_DDR_CS A_DDR_RAS A_DDR_CAS A_DDR_WE
A_DDR_D0 A_DDR_D1 A_DDR_D2 A_DDR_D3 A_DDR_D4
K9 CK# L2 CKE J3 CS# K3 RAS# L3 CAS#
WE# E3 F7 DQ0 F2 DQ1 F8 DQ2 H3 DQ3
A1 P3 A2 N2 A3 P8 A4 P2 A5 R8 A6 R2 A7 T8 A8 R3 A9 L7
A10/AP R7 A11 N7
A_DDR_A2 A_DDR_A3 A_DDR_A4 A_DDR_A5 A_DDR_A6 A_DDR_A7 A_DDR_A8 A_DDR_A9 A_DDR_A10 A_DDR_A11 A_DDR_A12
A_DDR_CS
JP3 Header 1X2 h2p20
A_DDR_CKE A_DDR_CSx A_DDR_RAS A_DDR_CAS A_DDR_WE
A_DDR_D16 A_DDR_D17 A_DDR_D18 A_DDR_D19 A_DDR_D20
K9 CK# L2 CKE J3 CS# K3 RAS# L3 CAS#
WE# E3 F7 DQ0 F2 DQ1 F8 DQ2 H3 DQ3
A1 P3 A2 N2 A3 P8 A4 P2 A5 R8 A6 R2 A7 T8 A8 R3 A9 L7
A10/AP R7 A11 N7
A_DDR_A2 A_DDR_A3 A_DDR_A4 A_DDR_A5 A_DDR_A6 A_DDR_A7 A_DDR_A8 A_DDR_A9 A_DDR_A10 A_DDR_A11 A_DDR_A12
A_DDR_BA0 H13 DDR_D15 A8 A_DDR_D16 A_DDR_D5 H8 DQ4 A12/BC# T3 A_DDR_A13 A_DDR_D21 H8 DQ4 A12/BC# T3 A_DDR_A13 A_DDR_BA1 A_DDR_BA2
A_DDR_RAS
K12 H17
E18
DDR_BA0 DDR_BA1 DDR_BA2
DDR_D16 B9 DDR_D17 D9 DDR_D18 A9 DDR_D19 B11 DDR_D20 D10
A_DDR_D17 A_DDR_D18 A_DDR_D19 A_DDR_D20 A_DDR_D21
A_DDR_D6 A_DDR_D7 A_DDR_D8 A_DDR_D9 A_DDR_D10
G2 DQ5 H7 DQ6 D7 DQ7 C3 DQ8 C8 DQ9
A13 T7 A14 M7 A15 M2 BA0 N8 BA1 M3
A_DDR_BA0 A_VDD_DRAM A_DDR_BA1 A_DDR_BA2
A_DDR_D22 A_DDR_D23 A_DDR_D24 A_DDR_D25 A_DDR_D26
G2 DQ5 H7 DQ6 D7 DQ7 C3 DQ8 C8 DQ9
A13 T7 A14 M7 A15 M2 BA0 N8 BA1 M3
A_DDR_BA0 A_DDR_BA1 A_DDR_BA2
A_VDD_DRAM
A_DDR_CAS
A_DDR_CLK+ A_DDR_CLK- A_DDR_CKE
R55 100K
R0402
E17 C18 C17 F18
DDR_RAS DDR_CAS
DDR_CLK DDR_CLKN DDR_CKE
DDR_D21 A11 DDR_D22 A12 DDR_D23 L18 DDR_D24 K15 DDR_D25 K14 DDR_D26 M18 DDR_D27 N17 DDR_D28 M14 DDR_D29 M15 DDR_D30 N18
A_DDR_D22 A_DDR_D23 A_DDR_D24 A_DDR_D25 A_DDR_D26 A_DDR_D27 A_DDR_D28 A_DDR_D29 A_DDR_D30 A_DDR_D31
A_DDR_D11 A_DDR_D12 A_DDR_D13 A_DDR_D14 A_DDR_D15
A_DDR_DQS1+ A_DDR_DQS1-
A_DDR_DQS0+
C2 DQ10 A7 DQ11 A2 DQ12 B8 DQ13 A3 DQ14
DQ15 C7 B7 UDQS
UDQS# F3
BA2 K1
ODT B2
VDD1 G7 VDD2 R9 VDD3 K2 VDD4 K8 VDD5 N1 VDD6 N9
R51 1K-NC R0402 R53 0R R0402
GND_POWER A_VDD_DRAM
A_DDR_D27 A_DDR_D28 A_DDR_D29 A_DDR_D30 A_DDR_D31
A_DDR_DQS3+ A_DDR_DQS3-
A_DDR_DQS2+
C2 DQ10 A7 DQ11 A2 DQ12 B8 DQ13 A3 DQ14
DQ15 C7 B7 UDQS
UDQS# F3
BA2 K1
ODT B2
VDD1 G7 VDD2 R9 VDD3 K2 VDD4 K8 VDD5 N1 VDD6 N9
R52 1K-NC R0402 R54 0R R0402
GND_POWER
A_VDD_DRAM
GND_POWER DDR_D31 A_DDR_DQS0- G3 LDQS VDD7 R1 A_DDR_DQS2- G3 LDQS VDD7 R1
A_VDD_DRAM
A_DDR_CS A_DDR_WE
R56
C88
J12 D18
G17
DDR_CS DDR_WE
DDR_CAL
D11 DDR_DQM0 H14 DDR_DQM1 B8 DDR_DQM2 L13 DDR_DQM3
A14 DDR_DQS0 B14
A_DDR_DQM0 A_DDR_DQM1 A_DDR_DQM2 A_DDR_DQM3
A_DDR_DQS0+ A_DDR_DQS0-
A_DDR_DQM1 A_DDR_DQM0
A_VDD_DRAM
LDQS# D3 E7 UDM
LDM
A1 A8 VDDQ1
VDD8 D9 VDD9
A9 VSS1 B3 VSS2 E1 VSS3 G8 VSS4 J2
A_DDR_DQM3 A_DDR_DQM2
A_VDD_DRAM
LDQS# D3 E7 UDM
LDM
A1 A8 VDDQ1
VDD8 D9 VDD9
A9 VSS1 B3 VSS2 E1 VSS3 G8 VSS4 J2
GND_POWER
22K-1% 22pF DDR_DQSN0 C1 VDDQ2 VSS5 J8 GND_POWER C1 VDDQ2 VSS5 J8
R57 100K R0402
R0402 C0402 H18 DDR_DQS1 J18
DDR_DQSN1 A10
A_DDR_DQS1+ A_DDR_DQS1-
A_DDR_DQS2+
C9 VDDQ3 D2 VDDQ4 E9 VDDQ5 F1 VDDQ6
VSS6 M1 VSS7 M9 VSS8 P1 VSS9 P9
C9 VDDQ3 D2 VDDQ4 E9 VDDQ5 F1 VDDQ6
VSS6 M1 VSS7 M9 VSS8 P1 VSS9 P9
A_DDR_RESETN
A_DDR_VREF
GND_POWER F17
J17
DDR_RESETN
DDR_DQS2 B10 DDR_DQSN2
M17
A_DDR_DQS2-
A_DDR_DQS3+
H2 VDDQ7 H9 VDDQ8
VDDQ9
VSS10 T1 VSS11 T9 VSS12
H2 VDDQ7 H9 VDDQ8
VDDQ9
VSS10 T1 VSS11 T9 VSS12
C89
100nF C0402
GND_POWER
C90
100nF C0402
D12 DDR_VREFB0 DDR_VREFCM
SAMA5D24_BGA256 TFBGA256_0p4_8x8mm
A_VDD_DRAM
DDR_DQS3 L17 DDR_DQSN3
A_DDR_DQS3-
A_DDR_VREF
J1 J9 NC1 L1 NC2 L9 NC3
NC4
M8 VREFCA
B1 VSSQ1 B9 VSSQ2 D1 VSSQ3 D8 VSSQ4 E2 VSSQ5 E8 VSSQ6 F9 VSSQ7 G1 VSSQ8 G9 VSSQ9
GND_POWER
A_DDR_VREF C91
C92
J1 J9 NC1 L1 NC2 L9 NC3
NC4
M8 VREFCA
B1 VSSQ1 B9 VSSQ2 D1 VSSQ3 D8 VSSQ4 E2 VSSQ5 E8 VSSQ6 F9 VSSQ7 G1 VSSQ8 G9 VSSQ9
GND_POWER
C93 C94 H1 L8 100nF 100nF H1 L8 C95 C96 R61 100nF 100nF
VREFDQ ZQ C0402 C0402 VREFDQ ZQ 4.7uF 100nF 2.2K-1% C0402 C0402 R58 R60
C0603 C0402 R0402 A_DDR_VREF
IS43TR16640B-15GBL BGADDR96p8b90x140
240R-1% R0402
IS43TR16640B-15GBL BGADDR96p8b90x140
240R-1% R0402
GND_POWER C115
100nF C0402
R62 2.2K-1% R0402
GND_POWER GND_POWER GND_POWER GND_POWER
GND_POWER
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717A_JP - p. 24
© 2019 M
icrochip Technology Inc.
2 1
B12 A_DDR_D0
-
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このセットは SAMA5D24/BGA256 MPU と 2 つの ISSI 社製 1G ビット DDR3L-SDRAM デバイス(製品番号: IS43TR16640B-15GBL)を実装します。
図 3-14. S AMA5D24/BGA256/DDR3L-SDRAM 第 3 層
Address/control/comm and signals Trace width = 5 mils Trace clearance = 6 mils
Data lane 0 (D0-D7) Trace width = 5 mils Trace clearance = 8 mils
Data lane 1 (D8-D15) Trace width = 5 mils Trace clearance = 8 mils
Data lane 2 (D16-D23) Trace width = 5 mils Trace clearance = 8 mils
Traces with 3 mils width/clearance
上図のレイアウト例は試験用ボードの第 3 層を示しています。この図には、DDR3L-SDRAM の配線を色分けして示しています。第 3 層は信号層として使われ、データレーン 0~2 とアドレス/制御/コマンド信号のトレースを含みます。これらの信号のトレース幅とクリアランスは、大部分で最小要件を満たしていま
す。しかし、MPU の真下の領域ではこの要件を満たしていません(0.4 mm ボールピッチのために、トレース幅を 3 mil より大きくできないため)。この領域では、物理的制約により最小トレース幅要件(= 4 mil)を守る事はできません。
-
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図 3-15. SAMA5D24/BGA256/DDR3L-SDRAM 第 5 層
試験用ボードの第 5 層は電源プレーンとして機能すると共に、隣接する信号層(第 4 層と第 6 層)に対するインピーダンス適合用参照電源としても使われます。上図の黄緑の領域は SDRAM デバイス向けの電源として機能します。良好な信号信頼性を得るため、この領域は高速信号を横切る切れ目を持たずに大面積を
カバーします。
-
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図 3-16. SAMA5D24/BGA256/DDR3L-SDRAM 第 6 層
第 6 層には、データレーン 3 に属する信号が配線されます(上図参照)。データレーン 3 に属する全てのトレースは、正確に等長化されています(長さの不揃いは 15 mil しかありません)。
設計を迅速に進めるため、中間層に配線する差動信号(DQS/DQSn ペア等) のトレース インピーダンスの計算には、インピーダンス カリキュレータ/ソルバーの使用を推奨します。最高の精度を得るには、IPC-2141 規格に準拠したツールを使う必要があります。
表 3-12. 試験用ボード基板層構成の詳細 内のパラメータを使い、トレースの幅を 4 mil、クリアランスを 8 mil として計算すると、差動ペア DQS3/DQS3n のトレース インピーダンスは許容範囲内の 94.83 Ω となります。
CK/CKn 差動クロックのトレース インピーダンスも同様の方法で計算できます。部品面に配線されたクロック信号トレース(図 3-17 参照) の幅は 4 mil、クリアランスは 8 mil、誘電体の厚さは 4.13 mil であり、インピーダンスは 101.73 Ω となります。
DQS3/DQS3n Trace width = 4 mils Trace clearance = 8 mils
Data lane 3 (D24-D31) Trace width = 5 mils Trace clearance = 9 mils
-
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図 3-17. SAMA5D24/BGA256/DDR3L-SDRAM 第 1 層 (部品面)
3.3.2 SAMA5D24/BGA256/DDR2-SDRAM デバイス
CK/CKn signals Trace width = 4 mils Trace clearance = 8 mils
-
図 3-18. MPUx-DRAMx DDR2 デバイス
B_DDR_A0
D17
U9E
B12 B_DDR_D0
B_DDR_A0
U10
B_DDR_D0
B_DDR_A0
U11
B_DDR_D16
GND_POWER
B_DDR_A1 B_DDR_A2 B_DDR_A3 B_DDR_A4 B_DDR_A5 B_DDR_A6 B_DDR_A7 B_DDR_A8 B_DDR_A9 B_DDR_A10 B_DDR_A11 B_DDR_A12
A17 DDR_A0
A18 DDR_A1
F15 DDR_A2
G12 DDR_A3
H12 DDR_A4
F13 DDR_A5
H10 DDR_A6
A16 DDR_A7
E12 DDR_A8
H11 DDR_A9
J10 DDR_A10
D15 DDR_A11
J11 DDR_A12 DDR_A13
DDR_D0 B13 B_DDR_D1 DDR_D1 D13 B_DDR_D2 DDR_D2 A13 B_DDR_D3 DDR_D3 A15 B_DDR_D4 DDR_D4 D14 B_DDR_D5 DDR_D5 B15 B_DDR_D6 DDR_D6 B16 B_DDR_D7 DDR_D7 G18 B_DDR_D8 DDR_D8 K17 B_DDR_D9 DDR_D9 J13 B_DDR_D10
DDR_D10 H15 B_DDR_D11 DDR_D11 J15 B_DDR_D12 DDR_D12 J14 B_DDR_D13 DDR_D13 K13 B_DDR_D14 DDR_D14 K18 B_DDR_D15
B_DDR_A1 B_DDR_A2 B_DDR_A3 B_DDR_A4 B_DDR_A5 B_DDR_A6 B_DDR_A7 B_DDR_A8 B_DDR_A9 B_DDR_A10 B_DDR_A11 B_DDR_A12
B_DDR_BA0
M8 M3 A0
M7 A1
N2 A2
N8 A3
N3 A4
N7 A5
P2 A6
P8 A7
P3 A8
M2 A9
P7 A10
R2 A11
R8 A12 A13
G8 DQ0 G2 DQ1 H7 DQ2 H3 DQ3 H1 DQ4 H9 DQ5 F1 DQ6 F9 DQ7 C8 DQ8 C2 DQ9 D7
DQ10 D3 DQ11 D1 DQ12 D9 DQ13 B1 DQ14
B_DDR_D1 B_DDR_D2 B_DDR_D3 B_DDR_D4 B_DDR_D5 B_DDR_D6 B_DDR_D7 B_DDR_D8 B_DDR_D9 B_DDR_D10 B_DDR_D11 B_DDR_D12 B_DDR_D13 B_DDR_D14 B_DDR_D15
B_VDD_DRAM
R373 10K R0402
B_DDR_CSx
B_DDR_A1 B_DDR_A2 B_DDR_A3 B_DDR_A4 B_DDR_A5 B_DDR_A6 B_DDR_A7 B_DDR_A8 B_DDR_A9 B_DDR_A10 B_DDR_A11 B_DDR_A12
B_DDR_BA0
M8 M3 A0
M7 A1
N2 A2
N8 A3
N3 A4
N7 A5
P2 A6
P8 A7
P3 A8
M2 A9
P7 A10
R2 A11
R8 A12 A13
G8 DQ0 G2 DQ1 H7 DQ2 H3 DQ3 H1 DQ4 H9 DQ5 F1 DQ6 F9 DQ7 C8 DQ8 C2 DQ9 D7
DQ10 D3 DQ11 D1 DQ12 D9 DQ13 B1 DQ14
B_DDR_D17 B_DDR_D18 B_DDR_D19 B_DDR_D20 B_DDR_D21 B_DDR_D22 B_DDR_D23 B_DDR_D24 B_DDR_D25 B_DDR_D26 B_DDR_D27 B_DDR_D28 B_DDR_D29 B_DDR_D30 B_DDR_D31
GND_POWER
B_DDR_BA0 B_DDR_BA1
H13 K12 DDR_BA0
H17 DDR_BA1 DDR_BA2
DDR_D15 A8 DDR_D16 B9 DDR_D17 D9 DDR_D18 A9
B_DDR_D16 B_DDR_D17 B_DDR_D18 B_DDR_D19
B_DDR_BA1
B_DDR_CKE
L2 L3 BA0
L1 BA1 BA2
B9 DQ15
F7 LDQS_P E8
NU/LDQS_N
B_DDR_DQS0+ B_DDR_DQS0- B_DDR_DQS1+
B_DDR_BA1
B_DDR_CKE
L2 L3 BA0
L1 BA1 BA2
B9 DQ15
F7 LDQS_P E8
NU/LDQS_N
B_DDR_DQS2+ B_DDR_DQS2- B_DDR_DQS3+
B_DDR_RAS B_DDR_CAS
E18 E17 DDR_RAS
DDR_CAS
DDR_D19 B11 B_DDR_D20 DDR_D20 D10 B_DDR_D21 DDR_D21 A11 B_DDR_D22 DDR_D22 A12 B_DDR_D23
B_DDR_CLK+ B_DDR_CLK-
B_DDR_RAS
K2 J8 CKE
K8 CK_P CK_N
K7
B7 UDQS_P A8
NU/UDQS_N F3
LDM B3
B_DDR_DQS1-
B_DDR_DQM0 B_DDR_DQM1
B_VDD_DRAM
B_DDR_CLK+ B_DDR_CLK-
B_DDR_RAS
K2 J8 CKE
K8 CK_P CK_N
K7
B7 UDQS_P A8
NU/UDQS_N F3
LDM B3
B_DDR_DQS3-
B_DDR_DQM2 B_DDR_DQM3
B_VDD_DRAM
B_DDR_CLK+ B_DDR_CLK- B_DDR_CKE
R129
C18 C17 DDR_CLK
F18 DDR_CLKN DDR_CKE
DDR_D23 L18 B_DDR_D24 DDR_D24 K15 B_DDR_D25 DDR_D25 K14 B_DDR_D26 DDR_D26 M18 B_DDR_D27 DDR_D27 N17 B_DDR_D28
B_DDR_CAS B_DDR_WE B_DDR_CS
L7 RAS
K3 CAS
L8 WE CS
R7
UDM K9
ODT
A1
R125 1K-NC R0402
R127 0R R0402 B_DDR_CAS B_DDR_WE B_DDR_CSx
L7 RAS
K3 CAS
L8 WE CS
R7
UDM K9
ODT
A1
R126 1K-NC R0402 R128 0R R0402
DDR_D28 B_DDR_D29 R3 NC4 VDD1 E1 B_VDD_DRAM R3 NC4 VDD1 E1 B_VDD_DRAM GND_POWER
100K R0402 GND_POWER
M14 DDR_D29 M15 B_DDR_D30 DDR_D30 N18 B_DDR_D31 DDR_D31
E2 NC3
A2 NC2 NC1
VDD2 J9 VDD3 M9 VDD4 R1
GND_POWER
B_DDR_CS
E2 NC3
A2 NC2 NC1
VDD2 J9 VDD3 M9 VDD4 R1
B_VDD_DRAM
B_DDR_CS B_DDR_WE
R130
J12 D18 DDR_CS
DDR_WE G17
DDR_CAL
C207
D11 DDR_DQM0 H14 DDR_DQM1 B8 DDR_DQM2 L13 DDR_DQM3
A14 DDR_DQS0 B14
B_DDR_DQM0 B_DDR_DQM1 B_DDR_DQM2 B_DDR_DQM3
B_DDR_DQS0+ B_DDR_DQS0-
A3 E3 VSS1
J3 VSS2
N1 VSS3
P9 VSS4 VSS5
VDD5
A9 VDDQ1 C1 VDDQ2 C3 VDDQ3 C7 VDDQ4
JP6 Header 1X2
A3 E3 VSS1
J3 VSS2
N1 VSS3
P9 VSS4 VSS5
VDD5
A9 VDDQ1 C1 VDDQ2 C3 VDDQ3 C7 VDDQ4
21K-1% 22pF DDR_DQSN0 C9 VDDQ5
C9 VDDQ5
R131 DNP R0402
R0402 C0402 H18 DDR_DQS1 J18
DDR_DQSN1 A10
B_DDR_DQS1+ B_DDR_DQS1-
B_DDR_DQS2+
A7 B2 VSSQ1
B8 VSSQ2
D2 VSSQ3 VSSQ4
E9 VDDQ6 G1 VDDQ7 G3 VDDQ8 G7 VDDQ9
h2p20 A7 B2 VSSQ1
B8 VSSQ2
D2 VSSQ3 VSSQ4
E9 VDDQ6 G1 VDDQ7 G3 VDDQ8 G7 VDDQ9
B_DDR_RESETN
B_DDR_VREF
GND_POWERF17
J17
DDR_RESETN DDR_DQS2 B10
DDR_DQSN2 M17
B_DDR_DQS2-
B_DDR_DQS3+
D8 E7 VSSQ5
F2 VSSQ6 VSSQ7
G9 VDDQ10
J1 VDDL
B_DDR_VREF
D8 E7 VSSQ5
F2 VSSQ6 VSSQ7
G9 VDDQ10
J1 VDDL
B_DDR_VREF
C208
100nF C0402
C209
100nF C0402
D12 DDR_VREFB0 DDR_VREFCM
SAMA5D24_BGA256 TFBGA256_0p4_8x8mm
DDR_DQS3 L17 DDR_DQSN3
B_DDR_DQS3- F8 H2 VSSQ8
H8 VSSQ9 VSSQ10
J7 VSSDL
J2 VREF
F8 H2 VSSQ8
H8 VSSQ9 VSSQ10
J7 VSSDL
J2 VREF
IS43DR16320E
C210
C211
IS43DR16320E
C212
C213
B_VDD_DRAM bga84-32-1509e 100nF 1nF
bga84-32-1509e 100nF 1nF
GND_POWER GND_POWER
C0402 C0402 GND_POWER
C0402 C0402
C226
C227
R133
4.7uF 100nF 2.2K-1% GND_POWER GND_POWER C0603 C0402 R0402
B_DDR_VREF
GND_POWER
C228
100nF C0402
R134 2.2K-1% R0402
GND_POWER
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717A_JP - p. 29
© 2019 M
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2 1
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DS00002717A_JP - p. 30 © 2019 Microchip Technology Inc.
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このセットは SAMA5D24/BGA256 MPU と 2 つの ISSI 社製 512M ビット DDR2-SDRAM デバイス(製品番号: IS43DR16320E-25DBL)を実装します。
図 3-19. SAMA5D24/BGA256/DDR2-SDRAM 第 3 層
Address/control/command signals Trace width = 5 mils Trace clearance = 6 mils
Data lane 0 (D0-D7) Trace width = 5 mils Trace clearance = 8 mils
Data lane 1 (D8-D15) Trace width = 5 mils Trace clearance = 8 mils
Data lane 2 (D16-D23) Trace width = 5 mils Trace clearance = 8 mils
Traces with 3-mil width/ clearance
上図のレイアウト例は、試験用ボードの第 3 層を示しています。この図には、DDR2-SDRAM の配線を色分けして示しています。第 3 層は信号層として使われ、データレーン 0~2 とアドレス/制御/コマンド信号のトレースを含みます。これらの信号のトレース幅とクリアランスは、大部分で最小要件を満たしていま
す。しかし、MPU の真下の領域ではこの要件を満たしていません(0.4 mm のボールピッチのために、トレースの幅またはクリアランスを 3 mil より大きくできないため)。 この領域では、物理的制約により最小トレース幅要件(= 4 mil)を守る事はできません。
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DS00002717A_JP - p. 31 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
図 3-20. SAMA5D24/BGA256/DDR2-SDRAM 第 5 層
試験用ボードの第 5 層は電源プレーンとして機能すると共に、隣接する信号層(第 4 層と第 6 層) に対するインピーダンス適合用参照電源としても使われます。上図の黄緑の領域は SDRAM デバイス向けの電源として機能します。良好な信号信頼性を得るため、この領域は高速信号を横切る切れ目を持たずに大面積を
カバーします。
-
DS00002717A_JP - p. 32 © 2019 Microchip Technology Inc.
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図 3-21. SAMA5D24/BGA256/DDR2-SDRAM 第 6 層
第 6 層には、データレーン 3 に属する信号が配線されます(上図参照)。データレーン 3 に属する全てのトレースは、正確に等長化されています(長さの不揃いは 17 mil しかありません)。
設計を迅速に進めるため、中間層に配線する差動信号(DQS/DQSn ペア等) のトレース インピーダンスの計算には、インピーダンス カリキュレータ/ソルバーの使用を推奨します。最高の精度を得るには、IPC-2141 規格に準拠したツールを使う必要があります。
表 3-12. 試験用ボード基板層構成の詳細 内のパラメータを使い、トレースの幅を 4 mil、クリアランスを 8 mil として計算すると、差動ペア DQS3/DQS3n のトレース インピーダンスは許容範囲内の 94.83 Ω となります。
CK/CKn 差動クロックのトレース インピーダンスも同様の方法で計算できます。部品面に配線されたクロック信号トレース(下図参照) の幅は 4 mil、クリアランスは 8 mil、誘電体の厚さは 4.13 mil であり、インピーダンスは 101.73 Ω となります。
DQS3/DQS3n Trace width = 4 mils Trace clearance = 8 mils
Data lane 3 (D24-D31) Trace width = 5 mils Trace clearance = 8 mils
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DS00002717A_JP - p. 33 © 2019 Microchip Technology Inc.
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図 3-22. SAMA5D24/BGA256/DDR2-SDRAM 第 1 層 (部品面)
3.3.3 SAMA5D24/BGA256/LPDDR1-SDRAM デバイス
CK/CKn Trace width = 4 mils Trace clearance = 8 mils
-
図 3-23. MPUx-DRAMx LPDDR1 デバイス
C_DDR_A0 C_DDR_A1 C_DDR_A2 C_DDR_A3 C_DDR_A4 C_DDR_A5 C_DDR_A6 C_DDR_A7 C_DDR_A8 C_DDR_A9 C_DDR_A10
D17 A17 A18 F15 G12 H12 F13 H10 A16 E12 H11
U14E
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9
B12 DDR_D0 B13 DDR_D1 D13 DDR_D2 A13 DDR_D3 A15 DDR_D4 D14 DDR_D5 B15 DDR_D6 B16 DDR_D7 G18 DDR_D8 K17 DDR_D9 J13
C_DDR_D0 C_DDR_D1 C_DDR_D2 C_DDR_D3 C_DDR_D4 C_DDR_D5 C_DDR_D6 C_DDR_D7 C_DDR_D8 C_DDR_D9 C_DDR_D10
C_DDR_A0 C_DDR_A1 C_DDR_A2 C_DDR_A3 C_DDR_A4 C_DDR_A5 C_DDR_A6 C_DDR_A7 C_DDR_A8 C_DDR_A9 C_DDR_A10
U15
J8 J9 A0 K7 A1 K8 A2 K2 A3 K3 A4 J1 A5 J2 A6 J3 A7 H1 A8 J7 A9
A8 DQ0 B7 DQ1 B8 DQ2 C7 DQ3 C8 DQ4 D7 DQ5 D8 DQ6 E7 DQ7 E3 DQ8 D2 DQ9 D3
C_DDR_D0 C_DDR_D1 C_DDR_D2 C_DDR_D3 C_DDR_D4 C_DDR_D5 C_DDR_D6 C_DDR_D7 C_DDR_D8 C_DDR_D9 C_DDR_D10
C_VDD_DRAM
R374 10K R0402
C_DDR_CSx
C_DDR_A0 C_DDR_A1 C_DDR_A2 C_DDR_A3 C_DDR_A4 C_DDR_A5 C_DDR_A6 C_DDR_A7 C_DDR_A8 C_DDR_A9 C_DDR_A10
U16
J8 J9 A0 K7 A1 K8 A2 K2 A3 K3 A4 J1 A5 J2 A6 J3 A7 H1 A8 J7 A9
A8 DQ0 B7 DQ1 B8 DQ2 C7 DQ3 C8 DQ4 D7 DQ5 D8 DQ6 E7 DQ7 E3 DQ8 D2 DQ9 D3
C_DDR_D16 C_DDR_D17 C_DDR_D18 C_DDR_D19 C_DDR_D20 C_DDR_D21 C_DDR_D22 C_DDR_D23 C_DDR_D24 C_DDR_D25 C_DDR_D26
GND_POWER
GND_POWER
C_DDR_A11 C_DDR_A12
C_DDR_BA0 C_DDR_BA1
C_DDR_RAS C_DDR_CAS
C_DDR_CLK+
J10 D15 J11
H13 K12 H17
E18 E17
DDR_A10 DDR_A11 DDR_A12 DDR_A13
DDR_BA0 DDR_BA1 DDR_BA2
DDR_RAS DDR_CAS
DDR_D10 H15 DDR_D11 J15 DDR_D12 J14 DDR_D13 K13 DDR_D14 K18 DDR_D15 A8 DDR_D16 B9 DDR_D17 D9 DDR_D18 A9 DDR_D19 B11 DDR_D20 D10 DDR_D21 A11 DDR_D22 A12 DDR_D23
C_DDR_D11 C_DDR_D12 C_DDR_D13 C_DDR_D14 C_DDR_D15 C_DDR_D16 C_DDR_D17 C_DDR_D18 C_DDR_D19 C_DDR_D20 C_DDR_D21 C_DDR_D22 C_DDR_D23 C_DDR_D24
C_DDR_A11 C_DDR_A12
C_DDR_BA0 C_DDR_BA1
C_DDR_WE C_DDR_CAS C_DDR_RAS
C_DDR_CS
H2 A10 H3 A11
A12 H8 H9 BA0
BA1
G7 G8 WE# G9 CAS#
RAS#
H7 CS#
DQ10 C2 DQ11 C3 DQ12 B2 DQ13 B3 DQ14 A2 DQ15
E8 LDQS E2 UDQS
F8 LDM F2 UDM
G2 CK
C_DDR_D11 C_DDR_D12 C_DDR_D13 C_DDR_D14 C_DDR_D15
C_DDR_DQS0+ C_DDR_DQS1+
C_DDR_DQM0 C_DDR_DQM1
C_DDR_CLK+ C_DDR_CLK-
C_DDR_CS
JP9
C_DDR_A11 C_DDR_A12
C_DDR_BA0 C_DDR_BA1
C_DDR_WE C_DDR_CAS C_DDR_RAS
C_DDR_CSx
H2 A10 H3 A11
A12 H8 H9 BA0
BA1
G7 G8 WE# G9 CAS#
RAS#
H7 CS#
DQ10 C2 DQ11 C3 DQ12 B2 DQ13 B3 DQ14 A2 DQ15
E8 LDQS E2 UDQS
F8 LDM F2 UDM
G2 CK
C_DDR_D27 C_DDR_D28 C_DDR_D29 C_DDR_D30 C_DDR_D31
C_DDR_DQS2+ C_DDR_DQS3+
C_DDR_DQM2 C_DDR_DQM3
C_DDR_CLK+ C_DDR_CLK-
C_DDR_CLK- C_DDR_CKE
C18 C17 F18
DDR_CLK DDR_CLKN DDR_CKE
L18 DDR_D24 K15 DDR_D25 K14 DDR_D26 M18
C_DDR_D25 C_DDR_D26 C_DDR_D27
C_VDD_DRAM A9 F9 VDD1 K9 VDD2
VDD3
G3 CK# G1 CKE
A1
C_DDR_CKE Header 1X2C_VDD_DRAM
h2p20
A9 F9 VDD1 K9 VDD2
VDD3
G3 CK# G1 CKE
A1
C_DDR_CKE
R197 100K R0402
GND_POWER
DDR_D27 N17 DDR_D28 M14 DDR_D29 M15 DDR_D30 N18 DDR_D31
C_DDR_D28 C_DDR_D29 C_DDR_D30 C_DDR_D31
B1 D1 VDDQ1 A7 VDDQ2 C9 VDDQ3 E9 VDDQ4
VSS1 F1 VSS2 K1 VSS3
A3 VSSQ1 C1
B1 D1 VDDQ1 A7 VDDQ2 C9 VDDQ3 E9 VDDQ4
VSS1 F1 VSS2 K1 VSS3
A3 VSSQ1 C1
C_VDD_DRAM
C_DDR_CS C_DDR_WE
J12 D18
G17
DDR_CS DDR_WE
DDR_CAL
D11 DDR_DQM0 H14 DDR_DQM1 B8 DDR_DQM2 L13 DDR_DQM3
C_DDR_DQM0 C_DDR_DQM1 C_DDR_DQM2 C_DDR_DQM3
VDDQ5 F3 F7 NC1
NC2
VSSQ2 B9 VSSQ3 D9 VSSQ4 E1 VSSQ5
VDDQ5 F3 F7 NC1
NC2
VSSQ2 B9 VSSQ3 D9 VSSQ4 E1 VSSQ5
R198
C314
A14 DDR_DQS0 B14
C_DDR_DQS0+ C_DDR_VREF
IS43LR16160G bgalpddr60p8b80x100
GND_POWER
IS43LR16160G bgalpddr60p8b80x100
GND_POWER
21K-1% 22pF DDR_DQSN0 R199 DNP R0402
R0402 C0402 H18 DDR_DQS1 J18
DDR_DQSN1 A10
C_DDR_DQS1+
C_DDR_DQS2+
C_VDD_DRAM
C_DDR_RESETN
C_DDR_VREF
GND_POWERF17
J17
DDR_RESETN
DDR_DQS2 B10 DDR_DQSN2
M17
C_DDR_DQS3+
C333
C334
R201
D12 DDR_VREFB0 DDR_DQS3 L17 4.7uF 100nF 2.2K-1%
C315
100nF
C0402
C316
100n
F C0402
DDR_VREFCM
SAMA5D24_BGA256 TFBGA256_0p4_8x8mm
DDR_DQSN3 C0603
GND_POWER
C0402
C335
R0402
R202
C_DDR_VREF
100n
F C0402
2.2K-1% R0402
GND_POWER
GND_POWER
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717A_JP - p. 34
© 2019 M
icrochip Technology Inc.
2 1
-
DS00002717A_JP - p. 35 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
このセットは SAMA5D24/BGA256 MPU と 2 つの ISSI 社製 256M ビット LPDDR1-SDRAM デバイス(製品番号: IS43LR16160G-6BLI)を実装します。
図 3-24. SAMA5D24/BGA256/LPDDR1-SDRAM 第 6 層
上図のレイアウト例は、試験用ボードの第 6 層の LPDDR1-SDRAM の配線を示しています。この層にはデータレーン 3 (D24~D31)信号が配線され、トレースの幅とクリアランスは図中に示した通りです。この配線は、一般的な配線規則に従っています。データレーンのトレース長の不揃いは 17 mil 以内であり、最大許容値 50 mil を大幅に下回っています。
Data lane 3 (D24-D31) Trace width = 5 mils Trace clearance = 8 mils
-
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AN2717 ハードウェアについて
図 3-25. SAMA5D24/BGA256/LPDDR1-SDRAM 第 8 層 (はんだ面)
上図は、試験用ボードのはんだ面を示しています。上図には、LPDDR1-SDRAM デバイスの配線を色分けして示し、トレースの幅とクリアランスの値も示しています。
Address signals Trace width = 5 mils Trace clearance = 8 mils
CK/CKn signals Trace width = 4 mils Trace clearance = 8 mils
Control/command signals Trace width = 5 mils Trace clearance = 25 mils
-
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AN2717 ハードウェアについて
図 3-26. SAMA5D24/BGA256/LPDDR1-SDRAM 第 5 層
試験用ボードの第 5 層は電源プレーンとして機能すると共に、隣接する信号層(第 4 層と第 6 層)に対するインピーダンス適合用参照電源としても使われます。上図の黄緑の領域は SDRAM デバイス向けの電源として機能します。良好な信号信頼性を得るため、この領域は高速信号を横切る切れ目を持たずに大面積を
カバーします。
3.3.4 SAMA5D24/BGA256/LPDDR2-SDRAM デバイス
-
C0402
図 3-27. MPUx-DRAMx LPDDR2 デバイス
D_DDR_RAS
U20 P3
N8 D_DDR_D0
D_DDR_RAS
U21 P3
N8 D_DDR_D16
D_DDR_A0
D17
U19E
B12
D_DDR_D0
D_DDR_CAS D_DDR_WE D_DDR_A0
N3 CA0
M3 CA1
M2 CA2
DQ0 M8 DQ1 M7 DQ2 M9
D_DDR_D1 D_DDR_D2 D_DDR_D3
D_DDR_CAS D_DDR_WE D_DDR_A0
N3 CA0
M3 CA1
M2 CA2
DQ0 M8 DQ1 M7 DQ2 M9
D_DDR_D17 D_DDR_D18 D_DDR_D19
GND_POWER
GND_POWER
D_DDR_A1 D_DDR_A2 D_DDR_A3 D_DDR_A4 D_DDR_A5 D_DDR_A6
D_DDR_RAS D_DDR_CAS
D_DDR_CLK+ D_DDR_CLK- D_DDR_CKE
R265 100K R0402
A17 DDR_A0
A18 DDR_A1
F15 DDR_A2
G12 DDR_A3
H12 DDR_A4
F13 DDR_A5
H10 DDR_A6
A16 DDR_A7
E12 DDR_A8
H11 DDR_A9
J10 DDR_A10
D15 DDR_A11
J11 DDR_A12 DDR_A13
H13 K12 DDR_BA0
H17 DDR_BA1 DDR_BA2
E18 E17 DDR_RAS
DDR_CAS C18 C17 DDR_CLK
F18 DDR_CLKN DDR_CKE
DDR_D0 B13 DDR_D1 D13 DDR_D2 A13 DDR_D3 A15 DDR_D4 D14 DDR_D5 B15 DDR_D6 B16 DDR_D7 G18 DDR_D8 K17 DDR_D9 J13
DDR_D10 H15 DDR_D11 J15 DDR_D12 J14 DDR_D13 K13 DDR_D14 K18 DDR_D15 A8 DDR_D16 B9 DDR_D17 D9 DDR_D18 A9
DDR_D19 B11 DDR_D20 D10 DDR_D21 A11 DDR_D22 A12 DDR_D23 L18 DDR_D24 K15 DDR_D25 K14 DDR_D26 M18 DDR_D27 N17 DDR_D28 M14 DDR_D29 M15 DDR_D30 N18
D_DDR_D1 D_DDR_D2 D_DDR_D3 D_DDR_D4 D_DDR_D5 D_DDR_D6 D_DDR_D7 D_DDR_D8 D_DDR_D9 D_DDR_D10 D_DDR_D11 D_DDR_D12 D_DDR_D13 D_DDR_D14 D_DDR_D15 D_DDR_D16 D_DDR_D17 D_DDR_D18 D_DDR_D19 D_DDR_D20 D_DDR_D21 D_DDR_D22 D_DDR_D23 D_DDR_D24 D_DDR_D25 D_DDR_D26 D_DDR_D27 D_DDR_D28 D_DDR_D29 D_DDR_D30 D_DDR_D31
D_VDD18_LPDDR2
D_VDD_DRAM
D_DDR_A1 D_DDR_A2 D_DDR_A3 D_DDR_A4 D_DDR_A5 D_DDR_A6
M1 CA3
G2 CA4
F2 CA5
F3 CA6
E3 CA7
E2 CA8 CA9
B6 C1 VDD1_0
R1 VDD1_1
T6 VDD1_2 VDD1_3
B5 D2 VDD2_0
G1 VDD2_1
J7 VDD2_2
P2 VDD2_3
T5 VDD2_4 VDD2_5
F1 H1 VDDCA_0
N2 VDDCA_1 VDDCA_2
C7 C10 VDDQ_0
D5 VDDQ_1
E9 VDDQ_2
F10 VDDQ_3
H6 VDDQ_4
J6 VDDQ_5
DQ3 M6 DQ4 L7 DQ5 L8 DQ6 L9 DQ7 G9 DQ8 G8 DQ9 G7
DQ10 F6 DQ11 F9 DQ12 F7 DQ13 F8 DQ14 E8 DQ15
L6 DQS0_t L5 DQS0_c G6 DQS1_t G5 DQS1_c
K5 DM0 H5 DM1
C2 VSS_0 C5 VSS_1 D1 VSS_2 H2 VSS_3 J8 VSS_4 P1 VSS_5 R2 VSS_6 R5
D_DDR_D4 D_DDR_D5 D_DDR_D6 D_DDR_D7 D_DDR_D8 D_DDR_D9 D_DDR_D10 D_DDR_D11 D_DDR_D12 D_DDR_D13 D_DDR_D14 D_DDR_D15
D_DDR_DQS0+ D_DDR_DQS0- D_DDR_DQS1+ D_DDR_DQS1-
D_DDR_DQM0 D_DDR_DQM1
D_VDD18_LPDDR2
D_VDD_DRAM
D_DDR_A1 D_DDR_A2 D_DDR_A3 D_DDR_A4 D_DDR_A5 D_DDR_A6
M1 CA3
G2 CA4
F2 CA5
F3 CA6
E3 CA7
E2 CA8 CA9
B6 C1 VDD1_0
R1 VDD1_1
T6 VDD1_2 VDD1_3
B5 D2 VDD2_0
G1 VDD2_1
J7 VDD2_2
P2 VDD2_3
T5 VDD2_4 VDD2_5
F1 H1 VDDCA_0
N2 VDDCA_1 VDDCA_2
C7 C10 VDDQ_0
D5 VDDQ_1
E9 VDDQ_2
F10 VDDQ_3
H6 VDDQ_4
J6 VDDQ_5
DQ3 M6 DQ4 L7 DQ5 L8 DQ6 L9 DQ7 G9 DQ8 G8 DQ9 G7
DQ10 F6 DQ11 F9 DQ12 F7 DQ13 F8 DQ14 E8 DQ15
L6 DQS0_t L5 DQS0_c G6 DQS1_t G5 DQS1_c
K5 DM0 H5 DM1
C2 VSS_0 C5 VSS_1 D1 VSS_2 H2 VSS_3 J8 VSS_4 P1 VSS_5 R2 VSS_6 R5
D_DDR_D20 D_DDR_D21 D_DDR_D22 D_DDR_D23 D_DDR_D24 D_DDR_D25 D_DDR_D26 D_DDR_D27 D_DDR_D28 D_DDR_D29 D_DDR_D30 D_DDR_D31
D_DDR_DQS2+ D_DDR_DQS2- D_DDR_DQS3+ D_DDR_DQS3-
D_DDR_DQM2 D_DDR_DQM3
GND_POWER DDR_D31 K6 VDDQ_6 VSS_7 K6 VDDQ_6 VSS_7
D_VDD_DRAM
D_DDR_CS D_DDR_WE
R266
J12 D18 DDR_CS
DDR_WE G17
DDR_CAL
C413
D11 DDR_DQM0 H14 DDR_DQM1 B8 DDR_DQM2 L13 DDR_DQM3
A14
DDR_DQS0 B14
D_DDR_DQM0 D_DDR_DQM1 D_DDR_DQM2 D_DDR_DQM3
D_DDR_DQS0+ D_DDR_DQS0-
M10 VDDQ_7
N9 VDDQ_8
P5 VDDQ_9
R7 VDDQ_10
R10 VDDQ_11 VDDQ_12
E1 VSSCA_0 J1 VSSCA_1 N1 VSSCA_2
C6 VSSQ_0 C9 VSSQ_1 D10
GND_POWER
M10 VDDQ_7
N9 VDDQ_8
P5 VDDQ_9
R7 VDDQ_10
R10 VDDQ_11 VDDQ_12
E1 VSSCA_0 J1 VSSCA_1 N1 VSSCA_2
C6 VSSQ_0 C9 VSSQ_1 D10
GND_POWER
D_VDD_DRAM
24K-1% 22pF DDR_DQSN0 VSSQ_2 E10 VSSQ_2 E10
R267 DNP R0402
R0402 C0402 H18 DDR_DQS1 J18
DDR_DQSN1 A10
D_DDR_DQS1+ D_DDR_DQS1-
D_DDR_DQS2+
A1 A2 NC0
A9 NC1
A10 NC2
VSSQ_3 F5 VSSQ_4 G10 VSSQ_5 J5 VSSQ_6 L10
A1 A2 NC0
A9 NC1
A10 NC2
VSSQ_3 F5 VSSQ_4 G10 VSSQ_5 J5 VSSQ_6 L10
R375 10K
D_DDR_RESETN
D_DDR_VREF
GND_POWER F17
J17 DDR_RESETN
DDR_DQS2 B10 DDR_DQSN2
M17
D_DDR_DQS2-
D_DDR_DQS3+
B1 NC3
B2 NC4
B3 NC5
VSSQ_7 M5 VSSQ_8 N10 VSSQ_9 P10
B1 NC3
B2 NC4
B3 NC5
VSSQ_7 M5 VSSQ_8 N10 VSSQ_9 P10
D_DDR_CSx
R0402
C414
C415
D12 DDR_VREFB0 DDR_VREFCM
DDR_DQS3 L17 DDR_DQSN3
D_DDR_DQS3- B7 NC6
B8 NC7
B9 NC8
VSSQ_10 R6 VSSQ_11 R9 VSSQ_12
B7 NC6
B8 NC7
B9 NC8
VSSQ_10 R6 VSSQ_11 R9 VSSQ_12
100nF 100nF C0402
GND_POWER
SAMA5D24_BGA256 TFBGA256_0p4_8x8mm
B10 NC9
C3 NC10
C8 NC11
D6 NC12
D8 NC14
D9 NC15
E5 NC16
E6 NC17
G3 VREFCA J9 VREFDQ
J3
CK_c L1
CS0_n
D_DDR_VREF D_DDR_CLK+ D_DDR_CS
C416 C0402
C417 C0402
B10 NC9
C3 NC10
C8 NC11
D6 NC12
D8 NC14
D9 NC15
E5 NC16
E6 NC17
G3 VREFCA J9 VREFDQ
J3
CK_c L1
CS0_n
D_DDR_VREF D_DDR_CLK+ D_DDR_CSx
C418 C0402
C419 C0402
D_VDD_DRAM
C420 C421 4.7uF 100nF
R271 2.2K-1%
E7 NC18
J2 NC19
K2 NC20
K3 NC21
L2 NC22
L3 NC23
N5 NC24
N6 NC25
N7 NC26
P6 NC27
P7 NC28
P8 NC29
P9 NC30
R3 NC31
R8 NC32
T1 NC33
T2 NC34 NC35
K1 CKE0
D3 ZQ
D_DDR_CKE
R268 240R-1% R0402
GND_POWER
GND_POWER E7 NC18
J2 NC19
K2 NC20
K3 NC21
L2 NC22
L3 NC23
N5 NC24
N6 NC25
N7 NC26
P6 NC27
P7 NC28
P8 NC29
P9 NC30
R3 NC31
R8 NC32
T1 NC33
T2 NC34 NC35
K1 CKE0
D3 ZQ
D_DDR_CKE
R269 240R-1% R0402
GND_POWER
D_DDR_CS
JP13
GND_POWER
C0603 C0402 R0402 D_DDR_VREF
T3 T7 NC36
T8 NC37 NC38
T3 T7 NC36
T8 NC37 NC38
Header 1X2 h2p20
100nF
C0402
2.2K-1% R0402
T10 U1 NC40
U2 NC41
U9 NC42
U10 NC43 NC44
T10 U1 NC40
U2 NC41
U9 NC42
U10 NC43 NC44
GND_POWER
IS43LD16320A bgalpddr134p65b100x115
IS43LD16320A bgalpddr134p65b100x115
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717A_JP - p. 38
© 2019 M
icrochip Technology Inc.
2 1
-
DS00002717A_JP - p. 39 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
このセットは SAMA5D24/BGA256 MPU と 2 つの ISSI 社製 512M ビット LPDDR2-SDRAM デバイス(製品番号: IS43LD16320A-25BLI)を実装します。
図 3-28. SAMA5D24/BGA256/LPDDR2-SDRAM 第 3 層
Traces with 3-mil width/clearance
Data lane 2 (D16-D23) Trace width = 5 mils Trace clearance = 8 mils
Address/control/command signals Trace width = 5 mils Trace clearance = 7 mils
Data lane 0 (D0-D7) Trace width = 5 mils Trace clearance = 8 mils
Data lane 1 (D8-D15) Trace width = 5 mils Trace clearance = 8 mils
上図のレイアウト例は、試験用ボードの第 3 層を示しています。この図には、LPDDR2-SDRAM の配線を色分けして示しています。第 3 層は信号層として使われ、データレーン 0~2 とアドレス/制御/コマンド信号のトレースを含みます。これらの信号のトレース幅とクリアランスは、大部分で最小要件を満た
しています。しかし、MPU の真下の領域ではこの要件を満たしていません(0.4 mm のボールピッチのために、トレースの幅またはクリアランスを 3 mil より大きくできないため)。この領域では、物理的制約により最小トレース幅要件(= 4 mil)を守る事はできません。
-
DS00002717A_JP - p. 40 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
図 3-29. SAMA5D24/BGA256/LPDDR2-SDRAM 第 5 層
試験用ボードの第 5 層は電源プレーンとして機能すると共に、隣接する信号層(第 4 層と第 6 層)に対するインピーダンス適合用参照電源としても使われます。上図の黄緑の領域は SDRAM デバイス向けの電源として機能します。良好な信号信頼性を得るため、この領域は高速信号を横切る切れ目を持たずに大面積を
カバーします。
-
DS00002717A_JP - p. 41 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
図 3-30. SAMA5D24/BGA256/LPDDR2-SDRAM 第 6 層
DQS3/DQS3n Trace width = 4 mils Trace clearance = 8 mils
Data lane 3 (D24-D31) Trace width = 5 mils Trace clearance = 9 mils
第 6 層には、データレーン 3 に属する信号が配線されます(上図参照)。データレーン 3 に属する全てのトレースは、正確に等長化されています(長さの不揃いは 17 mil しかありません)。
設計を迅速に進めるため、中間層に配線する差動信号(DQS/DQSn ペア等)のトレース インピーダンスの計算には、インピーダンス カリキュレータ/ソルバーの使用を推奨します。最高の精度を得るには、IPC-2141 規格に準拠したツールを使う必要があります。
表 3-12. 試験用ボード基板層構成の詳細 内のパラメータを使い、トレースの幅を 4 mil、クリアランスを 8 mil として計算すると、差動ペア DQS3/DQS3n のトレース インピーダンスは許容範囲内の 94.83 Ω となります。
CK/CKn 差動クロックのトレース インピーダンスも同様の方法で計算できます。部品面に配線されたクロック信号トレース(図 3-22. SAMA5D24/BGA256/DDR2-SDRAM 第 1 層 (部品面) 参照)の幅は 4 mil、クリアランスは 8 mil、誘電体の厚さは 4.13 mil であり、インピーダンスは 101.73 Ω となります。
3.3.5 SAMA5D24/BGA256/LPDDR3-SDRAM デバイス
-
図 3-31. MPUx-DRAMx LPDDR3 デバイス
E_VDD18_LPDDR3
E_VDD_DRAM
E_DDR_A0 E_DDR_A1 E_DDR_A2 E_DDR_A3 E_DDR_A4 E_DDR_A5 E_DDR_A6
D17 A17 A18 F15 G12 H12 F13 H10 A16 E12 H11 J10 D15
U24E
DDR_A0 DDR_A1 DDR_A2 DDR_A3 DDR_A4 DDR_A5 DDR_A6 DDR_A7 DDR_A8 DDR_A9 DDR_A10 DDR_A11 DDR_A12
DDR_D0 DDR_D1 DDR_D2 DDR_D3 DDR_D4 DDR_D5 DDR_D6 DDR_D7 DDR_D8 DDR_D9 DDR_D10 DDR_D11 DDR_D12
B12 B13 D13 A13 A15 D14 B15 B16 G18 K17 J13 H15 J15
E_DDR_D0 E_DDR_D1 E_DDR_D2 E_DDR_D3 E_DDR_D4 E_DDR_D5 E_DDR_D6 E_DDR_D7 E_DDR_D8 E_DDR_D9 E_DDR_D10 E_DDR_D11 E_DDR_D12 E_DDR_D13
E_DDR_D0 E_DDR_D1 E_DDR_D2 E_DDR_D3 E_DDR_D4 E_DDR_D5 E_DDR_D6 E_DDR_D7 E_DDR_D8 E_DDR_D9 E_DDR_D10 E_DDR_D11 E_DDR_D12
P9 N9
N10 N11 M8 M9
M10 M11 F11 F10 F9 F8
U25A
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11
R2 CA0 P2 CA1 N2 CA2 N3 CA3 M3 CA4 F3 CA5 E3 CA6 E2 CA7 D2 CA8 C2 CA9
B3 ZQ0
E_DDR_RAS E_DDR_CAS E_DDR_WE E_DDR_A0 E_DDR_A1 E_DDR_A2 E_DDR_A3 E_DDR_A4 E_DDR_A5 E_DDR_A6
A3 A4 A5 A6 U3 U4 U5 U6
A10 U10
B2 B5
U25B
VDD1_0 VDD1_1 VDD1_2 VDD1_3 VDD1_4 VDD1_5 VDD1_6 VDD1_7 VDD1_8 VDD1_9
VSS_0 VSS_1
D4 VDD2_0 D5 VDD2_1 D6 VDD2_2 G5 VDD2_3 H5 VDD2_4 H6 VDD2_5 J5 VDD2_6 J6
VDD2_7 K5 VDD2_8 K6 VDD2_9 L5 VDD2_10 P4 VDD2_11 P5 VDD2_12
GND_POWER J11 DDR_A13 J14 DDR_D13 K13
E_DDR_D14 E_DDR_D13 E11 E10
DQ12 B4 ZQ1
R335 C5 E4 VSS_2
P6 VDD2_13 A8
H13 K12 H17
DDR_BA0 DDR_BA1
DDR_D14 DDR_D15 DDR_D16 DDR_D17
K18 A8 B9 D9
E_DDR_D15 E_DDR_D16 E_DDR_D17 E_DDR_D18
E_DDR_D14 E_DDR_D15 E_DDR_D16 E_DDR_D17
E9 DQ13 D9 DQ14 T8 DQ15 T9 DQ16
K3 CKE0 K4 CKE1
J3
E_DDR_CKE
E_DDR_CLK+ 240R-1% R0402
E5 F5 H2 J12
VSS_3 VSS_4 VSS_5 VSS_6
VDD2_14 VDD2_15 VDD2_16 VDD2_17
A9 H12 K12 U8
GND_POWER
E_DDR_RAS E_DDR_CAS
E18 E17
DDR_BA2
DDR_RAS
DDR_D18 DDR_D19 DDR_D20 DDR_D21
A9 B11 D10 A11
E_DDR_D19 E_DDR_D20 E_DDR_D21 E_DDR_D22
E_DDR_D18 E_DDR_D19 E_DDR_D20 E_DDR_D21
T10 T11 R8 R9
DQ17 DQ18 DQ19 DQ20
CK_T J2 CK_C
L3 CS0_N L4
E_DDR_CLK-
E_DDR_CS
GND_POWER E_VDD_DRAM
K2 VSS_7 L6 VSS_8 M5 VSS_9 N4 VSS_10
VDD2_18 VDD2_19
VDDQ_0
U9
A11 C12
E_DDR_CLK+ E_DDR_CLK- E_DDR_CKE
R338 100K R0402
C18 C17 F18
DDR_CAS
DDR_CLK DDR_CLKN DDR_CKE
DDR_D22 DDR_D23 DDR_D24 DDR_D25 DDR_D26 DDR_D27 DDR_D28 DDR_D29 DDR_D30
A12 L18 K15 K14 M18 N17 M14 M15 N18
E_DDR_D23 E_DDR_D24 E_DDR_D25 E_DDR_D26 E_DDR_D27 E_DDR_D28 E_DDR_D29 E_DDR_D30 E_DDR_D31
E_DDR_D22 E_DDR_D23 E_DDR_D24 E_DDR_D25 E_DDR_D26 E_DDR_D27 E_DDR_D28 E_DDR_D29 E_DDR_D30
R10 R11 C11 C10 C9 C8
B11 B10 B9
DQ21 DQ22 DQ23 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29
CS1_N
ODT
DQS0_T DQS0_C
DQS1_T DQS1_C
J8
L10 E_DDR_DQS0+ L11 E_DDR_DQS0-
G10 E_DDR_DQS1+ G11 E_DDR_DQS1-
R336 1K-NC R0402 R337 0R R0402
GND_POWER
N5 VSS_11 R4 VSS_12 R5 VSS_13 T2 VSS_14 T3 VSS_15 T4 VSS_16 T5 VSS_17
VSS_18
B6
VDDQ_1 VDDQ_2 VDDQ_3 VDDQ_4 VDDQ_5 VDDQ_6 VDDQ_7 VDDQ_8 VDDQ_9
E8 E12 G12 H8 H9 H11 J9 J10 K8
GND_POWER DDR_D31 E_DDR_D31 B8 DQ30 P10 E_DDR_DQS2+ B12 VSSQ_0 VDDQ_10 K11 E_DDR_CS E_DDR_WE
J12 D18
DDR_CS D11
DDR_DQM0 H14 E_DDR_DQM0 E_DDR_DQM1
E_DDR_DQM0 L8
DQ31 DQS2_T DQS2_C
P11 E_DDR_DQS2- C6 D12
VSSQ_1 VSSQ_2
VDDQ_11 VDDQ_12
L12 N8
E_VDD_DRAM
G17
DDR_WE
DDR_CAL
DDR_DQM1 B8 DDR_DQM2 L13 DDR_DQM3
A14
E_DDR_DQM2 E_DDR_DQM3
E_DDR_DQS0+
E_DDR_DQM1 G8 E_DDR_DQM2 P8 E_DDR_DQM3 D8
DM0 DM1 DM2 DM3
DQS3_T DQS3_C
D10 E_DDR_DQS3+ D11 E_DDR_DQS3-
E6 F6 F12 G6
VSSQ_3 VSSQ_4 VSSQ_5 VSSQ_6
VDDQ_13 VDDQ_14 VDDQ_15 VDDQ_16
N12 R12 U11
R339 C528 DDR_DQS0 B14 E_DDR_DQS0- G9 VSSQ_7 F2 24K-1% 22pF DDR_DQSN0 MT52L256M32D1PF-107WT H10 VSSQ_8 VDDCA_0 G2
R340 R0402 C0402 H18 E_DDR_DQS1+ bgalpddr178p8b110x115 K10 VSSQ_9 VDDCA_1 H3
100K-NC R0402
E_DDR_RESETN
GND_POWER F17
DDR_DQS1 DDR_DQSN1
DDR_DQS2
J18
A10 B10
E_DDR_DQS1-
E_DDR_DQS2+ E_DDR_DQS2-
L9 M6
M12 N6
VSSQ_10 VDDCA_2 VSSQ_11 VDDCA_3 VSSQ_12 VDDCA_4 VSSQ_13
L2 M2
J11
E_DDR_VREF
E_DDR_VREF
J17 DDR_RESETN DDR_DQSN2
M17
E_DDR_DQS3+ P12 R6
VSSQ_14 VSSQ_15
VREFDQ H4 VREFCA
C529 C0402
GND_POWER
C530 C0402
E_VDD_DRAM
D12 DDR_VREFB0 DDR_VREFCM
TFBGA256_0p4_8x8mm
DDR_DQS3 DDR_DQSN3
L17 E_DDR_DQS3- T6 T12
D3 F4
G4 J4 M4 P3
VSSQ_16 VSSQ_17 VSSQ_18
VSSCA_0 VSSCA_1
VSSCA_3 VSSCA_4 VSSCA_5 VSSCA_6 VSSCA_7
NC0 NC1
NC3 NC4
NC6
NC7 NC8 NC9 NC10 NC11
A1 A2 A12
B1 B13
K9 R3 T1 T13 U1
C531 C0402
GND_POWER
C532 C0402
C533 C534 4.7uF 100nF R342 2.2K-1% U2 NC12 U12
NC13 C0603
GND_POWER
C0402
C535
R0402
R343
E_DDR_VREF GND_POWER U13
NC14
MT52L256M32D1PF-107WT 100nF
C0402 2.2K-1% R0402
bgalpddr178p8b110x115
GND_POWER
AN
2717 ハ
ード
ウェア
につ
いて
DS00002717A_JP - p. 42
© 2019 M
icrochip Technology Inc.
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DS00002717A_JP - p. 43 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
このセットは SAMA5D24/BGA256 MPU と 2 つの Micron 社製 8G ビット LPDDR3-SDRAM デバイス(製品番号: MT52L256M32D1PF-107WT)を実装します。
図 3-32. SAMA5D24/BGA256/LPDDR3-SDRAM 第 3 層
上図のレイアウト例は、試験用ボードの第 3 層を示しています。この図には、LPDDR3-SDRAM の配線を色分けして示しています。第 3 層は信号層として使われ、データレーン 1 および 2 のトレースを含みます。これらの信号のトレース幅とクリアランスは、大部分で最小要件を満たしています。しかし、MPU の真下の領域ではこの要件を満たしていません(0.4 mm のボールピッチのために、トレース幅を 3 mil より大きくできないため)。このようにトレースが密集する領域に限り、許容最小値である 4 mil を下回っても構いません。
各データレーン向けのトレースは正確に等長化されており、長さの不揃いはデータレーン 1 で 13 mil、データレーン 2 で 34 mil です。DQS1/DQS1n および DQS2/DQS2n 差動信号のトレースも非常に正確に等長化されており、長さの不揃いは DQS1/DQS1n ペアで 1 mil、DQS2/DQS2n ペアで 3.2 mil です。
Data lane 2 (D16-D23) Data lane 1 (D8-D15) Trace width = 5 mils Trace width = 5 mils Trace clearance = 8 mils Trace clearance = 9 mils
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DS00002717A_JP - p. 44 © 2019 Microchip Technology Inc.
AN2717 ハードウェアについて
図 3-33. SAMA5D24/BGA256/LPDDR3-SDRAM 第 4 層
上図のレイアウト例は、試験用ボードの第 4 層を示しています。この図には、LPDDR3-SDRAM の配線を色分けして示しています。第 4 層は信号層として使われ、アドレス信号と制御/コマンド信号の両方を含みます。トレースの幅とクリアランスは一般的な配線ルールに従っています。