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31 W、フィルタレス、デジタル入力付きクラス D オーディオ・アンプ

データシート SSM3515

Rev. 0

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日本語参考資料

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特長

フィルタレス・デジタル入力、モノラル、クラス D アンプ単電源 4.5 V ～ 17 V で動作出力電力 31.3 W、17 V 電源、4 Ω 負荷、1 % THD + N S/N 比: 107 dB（A 加重）効率 93.3%（8 Ω の負荷、12 V 時）最大 4 ピンの選択可能なスロット／アドレスによる I2C 制御複数のシリアル・データ・フォーマット（最大 TDM16）をサポート

8 kHz ～192 kHz のサンプル・レートに対応するデジタル・インターフェース

柔軟なデジタル／アナログのゲイン調整

柔軟な電源モニタリング AGC 機能 17 V PVDD 単電源での静止電流 6.55 mA 短絡保護、過熱保護、過熱警告

20 ボール、1.8 mm × 2.2 mm、0.4 mm ピッチ WLCSP ポップ／クリック抑制回路

ユーザー選択可能な超低 EMI 放射モードパワーオン・リセット

アプリケーション

ノートブック PC ポータブル機器

ホーム・オーディオ

概要

SSM3515 は、デジタル入力型で、高集積、高効率、モノラルのクラス D オーディオ・アンプです。アプリケーション回路で必要とされる外部コンポーネントは最小限で済み、4.5 V ～ 17 V の単電源で動作します。この製品は、12 V 電源で 8 Ω の負荷に 8.4 W または 4 Ω の負荷に 15.8 W、あるいは 17 V 電源で 4 Ω の負荷に 31.3 W の出力電力を 1 % THD + N で供給できます。

SSM3515 には、外部 LC 出力フィルタ不要の高効率な低ノイズ変調方式が採用されています。この方式は、低出力電力時も高

い効率を発揮します。この製品は、12 V 電源で 8 Ω の負荷に 7 W を供給する時は 92 % の効率、4 Ω の負荷に 15 W を供給する時は 88 % の効率で動作します。

拡散スペクトラム・パルス密度変調方式により、特に 100 MHz 以上で他のクラス D アーキテクチャよりも EMI 放射を抑制します。

デジタル入力により、外付け D/A コンバータ（DAC）は必要ありません。SSM3515 は 12 V PVDD 電源で、39 nA（typ）のシャットダウン電流というマイクロパワー・シャットダウン・

モードを備えています。デバイスは、ターン・オンおよびターン・

オフ時に出力で発生する電圧グリッジを最小限に抑えるポップ

／クリック抑制回路も内蔵しています。

SSM3515 は I2C 制御インターフェースあり／なしのどちらでも動作します。SSM3515 は商用温度範囲 −40°C ～ +85°C にわたって仕様規定されています。サーマル・シャットダウン機能と短

絡保護機能も内蔵されています。この製品は、ハロゲンフリー

の 20 ボール、1.8 mm × 2.2 mm のウエハーレベル・チップ・スケール・パッケージ（WLCSP）を採用しています。

機能ブロック図

BCLK

FSYNC

SDATA

OUT+

OUT–

VREG50/AVDD

5V

VREG18/DVDD AGND REG_EN

PVDD PGND

SCL

SDA

ADDR

I2C

TDMI2S

INPUTVOLUME DAC

FULLBRIDGEPOWERSTAGE

Σ-ΔCLASS-D

MODULATOR

BST–

BST+

SSM3515

1.8V

1332

7-00

1

図 1.

http://www.analog.com/jp/SSM3515http://www.analog.com/media/en/technical-documentation/data-sheets/SSM3515.pdfhttp://www.analog.com/jp/SSM3515http://www.analog.com/SSM3515?doc=SSM3515.pdf

SSM3515 データシート

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目次特長 ..................................................................................................... 1

アプリケーション ............................................................................. 1

概要 ..................................................................................................... 1

機能ブロック図 ................................................................................. 1

改訂履歴 ............................................................................................. 2

仕様 ..................................................................................................... 3

デジタル・タイミング特性 ......................................................... 6

絶対最大定格 ..................................................................................... 8

熱抵抗 ............................................................................................. 8

ESD に関する注意 ......................................................................... 8

ピン配置およびピン機能の説明 ...................................................... 9

代表的な性能特性 ............................................................................10

動作原理 ............................................................................................19

概要 ................................................................................................19

電源 ................................................................................................19

パワーアップ・シーケンス ........................................................19

パワーダウン動作 ........................................................................19

REG_EN ピンのセットアップと制御 ........................................19

ADDR ピンのセットアップと制御 ............................................19

クロッキング ................................................................................20

デジタル・オーディオ・シリアル・インターフェース .............21

ステレオ（I2S／左詰め）動作モード ........................................21

TDM 動作モード ..........................................................................21

I2C 制御 ..........................................................................................21

アナログおよびデジタル・ゲイン .............................................24

ポップ／クリック抑制回路 ........................................................24

EMI ノイズ ................................................................................... 24

出力変調に関する説明 ................................................................ 24

故障／リミッタのステータス通知機能 .................................... 25

VBAT 検知 .................................................................................... 25

リミッタ／バッテリ・トラッキング閾値の制御 ..................... 25

レイアウト .................................................................................... 28

ブートストラップ・コンデンサ ................................................ 28

電源のデカップリング ................................................................ 28

レジスタの一覧 ................................................................................ 29

レジスタの詳細 ................................................................................ 30

パワー・コントロール・レジスタ ............................................ 30

ゲイン／エッジ・コントロール・レジスタ ............................. 30

DAC コントロール・レジスタ ................................................... 31

DAC ボリューム・コントロール・レジスタ ........................... 32

SAI コントロール 1 レジスタ ..................................................... 32

SAI コントロール 2 レジスタ ..................................................... 33

バッテリ電圧出力レジスタ ........................................................ 34

リミッタ・コントロール 1 レジスタ ........................................ 34

リミッタ・コントロール 2 レジスタ ........................................ 36

リミッタ・コントロール 3 レジスタ ........................................ 37

ステータス・レジスタ ................................................................ 37

故障コントロール・レジスタ .................................................... 38

代表的なアプリケーション回路 .................................................... 40

外形寸法 ............................................................................................ 41

オーダー・ガイド ........................................................................ 41

改訂履歴 6/15—Revision 0:初版


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仕様特に断りのない限り、PVDD = 12 V、VREG50/AVDD = 5 V（内部）、VREG18/DVDD = 1.8 V（外部）、RL = 8 Ω + 33 μH、BCLK = 3.072 MHz および FSYNC = 48 kHz、TA = −40 °C ～ +85 °C。測定値は、20 kHz AES17 ローパス・フィルタ使用時の値です。この他に、4 Ω + 15 μH と 3 Ω +10 μH の負荷インピーダンスを使用しました。特に断りのない限り、測定値は、20 kHz AES17 ローパス・フィルタ使用時の値です。

4 Ω で 20 W を超えるサイン波出力電力で連続動作することはできず、基板の消費電力によっては、熱制限インジケータが起動することがあります。

表 1. Parameter Symbol Test Conditions/Comments Min Typ Max Unit DEVICE CHARACTERISTICS

Output Power/Channel POUT f = 1 kHz RL = 8 Ω THD + N = 1 %, PVDD = 17 V 16 W THD + N = 1%, PVDD = 12 V 8.4 W THD + N = 1%, PVDD = 7 V 2.8 W THD + N = 1%, PVDD = 5 V 1.4 W THD + N = 10 %, PVDD = 17 V 19.7 W THD + N = 10 %, PVDD = 12 V 10.5 W THD + N = 10 %, PVDD = 7 V 3.5 W THD + N = 10 %, PVDD = 5 V 1.8 W RL = 4 Ω THD + N = 1 %, PVDD = 17 V 31.3 W THD + N = 1 %, PVDD = 12 V 15.8 W THD + N = 1 %, PVDD = 7 V 5.4 W THD + N = 1 %, PVDD = 5 V 2.8 W THD + N = 10 %, PVDD = 17 V 39.3 W THD + N = 10 %, PVDD = 12 V 19.7 W THD + N = 10 %, PVDD = 7 V 6.7 W THD + N = 10 %, PVDD = 5 V 3.4 W

Efficiency η POUT = 9 W, RL = 8 Ω, PVDD = 12 V 93.3 % POUT = 9 W, RL = 8 Ω, PVDD = 12 V (low EMI mode) 93.2 % POUT = 30 W, RL = 4 Ω, PVDD = 17 V 88 % POUT = 30 W, RL = 4 Ω, PVDD = 17 V (low EMI mode) 87.8 % Total Harmonic Distortion +

Noise THD + N POUT = 5 W into RL = 8 Ω, f = 1 kHz, PVDD = 16 V 0.004 %

Load Resistance 3 Ω Load Inductance 5 10 μH Output FET On Resistance RON 110 mΩ Overcurrent Protection Trip

Point IOC 5.8 A peak

Average Switching Frequency

fSW 300 kHz

Differential Output DC Offset Voltage

VOOS Gain = 12.6 V ±1 ±5.0 mV

POWER SUPPLIES Supply Voltage Range PVDD Guaranteed from PSRR test 4.5 17 V VREG50/AVDD Internal 4.5 5.0 5.5 V VREG18/DVDD Internal or external 1.62 1.80 1.98 V AC Power Supply Rejection

Ratio PSRRAC VRIPPLE = 1 V rms at 1 kHz 87 73 dB

GAIN CONTROL Measured with 0 dBFS input at 1 kHz Output Voltage Peak Analog gain setting = 8.4 V/V with PVDD = 17 V 8.4 V peak Analog gain setting = 12.6 V/V with PVDD = 17 V 12.6 V peak Analog gain setting = 14.0 V/V with PVDD = 17 V 14 V peak Analog gain setting = 15.0 V/V with PVDD = 17 V 15 V peak


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Parameter Symbol Test Conditions/Comments Min Typ Max Unit SHUTDOWN CONTROL1

Turn On Time, Volume Ramp Disabled

tWU Time from SPWDN = 0 to output switching, DAC_HV = 1 or DAC_MUTE = 1, tWU = 4 FSYNC cycles to 7 FSYNC cycles + 7.68 ms

fS = 12 kHz 8.01 8.27 ms fS = 24 kHz 7.84 7.98 ms fS = 48 kHz 7.76 7.83 ms fS = 96 kHz 7.72 7.76 ms fS = 192 kHz 7.70 7.72 ms

Turn On Time, Volume Ramp Enabled

tWUR Time from SPWDN = 0 to full volume output switching, DAC_HV = 0 and DAC_MUTE = 0, VOL = 0x40

fS = 12 kHz tWUR = tWU + 15.83 ms 23.84 24.10 ms fS = 24 kHz tWUR = tWU + 15.83 ms 23.67 23.81 ms fS = 48 kHz tWUR = tWU + 15.83 ms 23.59 23.66 ms fS = 96 kHz tWUR = tWU + 7.92 ms 15.64 15.68 ms fS = 192 kHz tWUR = tWU + 0.99 ms 8.69 8.71 ms

Turn Off Time, Volume Ramp Disabled

tSD Time from SPWDN = 1 to full power-down, DAC_HV = 1 or DAC_MUTE = 1

100 µs

Turn Off Time, Volume Ramp Enabled

tSDR Time from SPWDN = 1 to full power-down, DAC_HV = 0 and DAC_MUTE = 0, VOL = 0x40

fS = 12 kHz tSDR = tSD + 15.83 ms 15.932 ms fS = 24 kHz tSDR = tSD + 15.83 ms 15.932 ms fS = 48 kHz tSDR = tSD + 15.83 ms 15.932 ms fS = 96 kHz tSDR = tSD + 7.92 ms 8.016 ms fS = 192 kHz tSDR = tSD + 0.99 ms 1.09 ms

Output Impedance ZOUT 100 kΩ NOISE PERFORMANCE2

Output Voltage Noise en f = 20 Hz to 20 kHz, A-weighted, PVDD = 12 V 37.5 µV rms f = 20 Hz to 20 kHz, A-weighted, PVDD = 17 V 48 µV rms Signal-to-Noise Ratio SNR POUT = 8.2 W, RL = 8 Ω, A-weighted, PVDD = 12 V 107 dB POUT = 31 W, RL = 4 Ω, A-weighted, PVDD = 17 V 107 dB

PVDD ADC PERFORMANCE

PVDD Sense Full-Scale Range

PVDD with full-scale ADC out 3.8 16.2 V

PVDD Sense Absolute Accuracy

PVDD = 15 V −8 +8 LSB

PVDD = 5 V −6 +6 LSB Resolution Unsigned 8-bit output with 3.8 V offset 8 Bits

DIE TEMPERATURE Overtemperature Warning 117 °C Overtemperature Protection 145 °C

1 デザインにより保証。 2 ノイズ性能は、TA = −40 °C ～ +85 °C のベンチ・データに基づく。


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ソフトウェア・マスター・パワーダウンは、クロックがオフになっていることを示します。自動パワーダウンは、クロックがオンでディザ

またはゼロ入力信号が存在しないことを示します。デバイスは、ゼロ入力値が 2048 サイクル発生した後にソフト・パワーダウンに移行します。静止は、ゼロ入力信号での三角ディザを示します。特に断りのない限り、すべての仕様が 48 kHz サンプル・レートでの代表値です。

表 2. 電源電流消費 1

Edge Rate Control Mode REG_EN Pin

Test Conditions No Load 4 Ω + 15 µH 8 Ω + 33 µH

Unit IPVDD IREG18 IPVDD IREG18 IPVDD IREG18

PVDD 5 V 12 V 17 V 1.8 V 5 V 12 V 17 V 1.8 V 5 V 12 V 17 V 1.8 V Normal Low Software master

power-down 0.01 0.03 0.03 7 0.01 0.03 0.03 7 0.01 0.03 0.03 7 μA

Auto power-down 0.01 0.03 0.03 54 0.01 0.03 0.03 54 0.01 0.03 0.03 54 μA Quiescent 4.10 5.00 5.60 0.48 4.10 5.12 5.90 0.48 4.10 5.10 5.80 0.48 mA PVDD Software master

power-down 0.01 0.03 0.03 N/A 0.01 0.03 0.03 N/A 0.01 0.03 0.03 N/A μA

Auto power-down 310 310 316 N/A 310 310 316 N/A 310 310 316 N/A μA Quiescent 4.64 5.60 6.26 N/A 4.74 5.85 6.55 N/A 4.74 5.85 6.55 N/A mA Low EMI Low Software master

power-down 0.01 0.03 0.03 7 0.01 0.03 0.03 7 0.01 0.03 0.03 7 μA

Auto power-down 0.01 0.03 0.03 54 0.01 0.03 0.03 54 0.01 0.03 0.03 54 μA Quiescent 4.00 4.95 5.54 0.48 4.70 3.99 5.59 0.48 4.02 4.98 5.63 0.48 mA PVDD Software master

power-down 0.01 0.03 0.03 N/A 0.01 0.03 0.03 N/A 0.01 0.03 0.03 N/A μA

Auto power-down 310 310 316 N/A 310 310 316 N/A 310 310 316 N/A μA Quiescent 4.60 5.60 6.17 N/A 4.60 5.65 6.35 N/A 4.60 5.60 6.40 N/A mA 1 N/A は該当せずを意味します。

表 3. パワーダウン電流 Parameter Symbol Test Conditions/Comments Min Typ Max Unit POWER-DOWN CURRENT

VREG18/DVDD = 1.8 V external, software master power-down, no BCLK/FSYNC

IPVDD PVDD = 5 V 27 38 95 nA PVDD = 12 V 30 39 100 nA PVDD = 17 V 30 39 152 nA IDVDD VREG18/DVDD = 1.8 V external 7 27 μA

表 4. デジタル入出力 Parameter Min Typ Max Unit Test Comments/Comments INPUT VOLTAGE1

High (VIH) BCLK, FSYNC, SCL, SDA 1.13 5.5 V SDATA, ADDR 0.7 × VREG18/DVDD 1.98 V

Low (VIL) BCLK, FSYNC, SDATA, SCL, SDA −0.3 +0.54 V ADDR −0.3 +1.98 V

INPUT LEAKAGE High （IIH） 1 µA Low（IIL） 1 µA

INPUT CAPACITANCE 5 pF OUTPUT VOLTAGE（SDATA）

High（VOH） 1.17 V Low（VOL） 0.45 V

OUTPUT DRIVE STRENGTH1 SDA 3 5 mA SDATA 2 24 mA BCLK Frequency（BCLK） 2.048 24.576 MHz Sample Rate （FSYNC） 8 192 kHz

1 SCL および SDA のプルアップ抵抗は、システムの外部プルアップ電圧に応じて補正する必要があります。プルアップ抵抗の 1.8 V の代表値は 2.2 kΩ です。


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デジタル・タイミング特性すべてのタイミング仕様は、シリアル入力ポートのデフォルト設定（I2S モード）のものです。

表 5. I2C ポート・タイミング Limit Parameter Min Max Unit Description I2C PORT

fSCL 400 kHz SCL frequency tSCLH 0.6 µs SCL high tSCLL 1.3 µs SCL low tSCS 0.6 µs Setup time; relevant for repeated start condition tSCH 0.6 µs Hold time; after this period, the first clock is generated tDS 100 ns Data setup time tSCR 300 ns SCL rise time tSCF 300 ns SCL fall time tR 300 ns SDA rise time, not shown in Figure 2 tF 300 ns SDA fall time, not shown in Figure 2 tBFT 0.6 µs Bus-free time (time between stop and start)

表 6. デジタル入力タイミング Limit Parameter TMIN TMAX Unit Description SERIAL PORT

tBIL 15 ns BCLK low pulse width tBIH 15 ns BCLK high pulse width tSIS 6 ns SDATA setup, time to BCLK rising tSIH 6 ns SDATA hold, time from BCLK rising tLIS 10 ns FSYNC setup time to BCLK rising tLIH 5 ns FSYNC hold time to BCLK rising tBP 40 ns Minimum BCLK period

デジタル・タイミング図 tSCH

tSCS

tBFTtSCF

tDS

tSCLL

tSCRtSCLH

tSCH

STOPCONDITION

STARTCONDITION

SDA

SCL

1332

7-00

5

図 2. I2C ポートのタイミング


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tSIS

tSIH

tSIS

tSIH

tLIH

tBPtBIHBCLK

FSYNC

SDATALEFT-JUSTIFIED

MODE

SDATAI2C-JUSTIFIED

MODE

SDATARIGHT-JUSTIFIED

MODE

tBIL

tLIS

tSIS

tSIHtSIS

tSIH

MSB

MSB

MSB LSB

MSB – 1

1332

7-00

2

図 3. シリアル入力ポートのタイミング

PVDD

PVDD/2

tWU

I2C POWER-UP COMMAND

OUTPUT

0V

1332

7-16

1

図 4. ターン・オン、ハード・ボリューム

tSD

I2C POWER-DOWN COMMAND

OUTPUT

PVDD

0V

1332

7-16

2

図 5. ターン・オフ、ハード・ボリューム


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絶対最大定格特に断りのない限り、TA = 25 °C での絶対最大定格。

表 7. Parameter Rating PVDD Supply Voltage −0.3 V to +18 V VREG18/DVDD Supply Voltage −0.3 V to +1.98 V VREG50/AVDD Supply Voltage −0.3 V to +5.5 V PGND and AGND Differential ±0.3 V ADDR, SDATA Input Voltage −0.3 V to +1.98 V SCL, SDA, BCLK, FSYNC Input Voltage −0.3 V to +5.5 V REG_EN Input Voltage −0.3 V to +18 V Storage Temperature Range -65°C to +150°C Operating Temperature Range −40 °C to +85°C Junction Temperature Range -65°C to +165°C Lead Temperature Range

(Soldering, 60 sec) 300 °C

上記の絶対最大定格を超えるストレスを加えると、デバイスに

恒久的な損傷を与えることがあります。この規定はストレス定

格のみを指定するものであり、この仕様の動作のセクションに

記載する規定値以上でのデバイス動作を定めたものではありま

せん。長時間にわたり製品を絶対最大定格を超える状態に置く

と、製品の信頼性に影響を与えることがあります。

熱抵抗 θJA（接合部-大気間）は最悪の条件、すなわち、回路基板に表面実装パッケージをハンダ付けした状態で規定しています。θJA と θJB は、自然対流冷却の 4 層プリント回路基板（PCB）に関する JESD51-9 に従って決定されます。

表 8. 熱抵抗 Package Type θJA Unit 20-Ball, 1.8 mm × 2.2 mm WLCSP 55.5 °C/W

ESD に関する注意

ESD（静電放電）の影響を受けやすいデバイスです。電荷を帯びたデバイスや回路ボードは、検知されな

いまま放電することがあります。本製品は当社独自

の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場

合、損傷を生じる可能性があります。したがって、

性能劣化や機能低下を防止するため、ESD に対する適切な予防措置を講じることをお勧めします。


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ピン配置およびピン機能の説明 1 2 3 4

A

B

C

D

VREG50/AVDD AGND PGND BST–

SDA ADDR OUT– OUT–

SCL REG_EN PVDD PVDD

VREG18/DVDD

FSYNC OUT+ OUT+

SDATA BCLK PGND BST+E

1332

7-00

6

図 6. ピン配置（上面図）

表 9. ピン機能の説明ピン番号記号タイプ 1 説明 A1 VREG50/AVDD AOUT 5 V レギュレータ出力。 A2 AGND PWR アナログ・グラウンド。AGND ピンを基板上の 1 つのグラウンド・ピンに接続することを推奨。 A3 PGND PWR パワー段グラウンド。PGND ピンは、内部で短絡。PGND を基板上の 1 つのグラウンド・ピンに接続

することを推奨。 A4 BST− AIN OUT− 用のブートストラップ・コンデンサ。 B1 SDA DIO I2C シリアル・データ。 B2 ADDR DIN I2C アドレス選択。 B3 OUT− AOUT 出力段反転出力。 B4 OUT− AOUT 出力段反転出力。 C1 SCL DIN I2C クロック。 C2 REG_EN AIN レギュレータ・イネーブル。レギュレータをイネーブルにするには、PVDD に接続。 C3 PVDD PWR 出力段電源。 C4 PVDD PWR 出力段電源。 D1 VREG18/DVDD PWR 1.8 V レギュレータ出力／DVDD 入力。 D2 FSYNC DIN TDM フレーム同期入力。 D3 OUT+ AOUT 出力段非反転出力。 D4 OUT+ AOUT 出力段非反転出力。 E1 SDATA DIO DAC へのシリアル・データ入力。 E2 BCLK DIN TDM ビット・クロック入力。 E3 PGND PWR 出力段グラウンド。PGND ピンは内部で短絡。PGND を基板上の 1 つのグラウンド・ピンに接続する

ことを推奨。 E4 BST+ AIN OUT+ 用のブートストラップ・コンデンサ。

1 AOUT はアナログ出力、PWR は電源またはグラウンド・ピン、AIN はアナログ入力、DIO はデジタル入出力、DIN はデジタル入力。


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代表的な性能特性

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

20 100 1k 10k

FREQUENCY (Hz)

AM

PLIT

UD

E (d

BV)

1332

7-10

1

図 7. 高速フーリエ変換（FFT）、60 dBFS 入力、

アナログ・ゲイン = 8.4、RL = 4 Ω

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

20 100 1k 10k

FREQUENCY (Hz)

AM

PLIT

UD

E (d

BV)

1332

7-10

2

図 8. FFT、60 dBFS 入力、アナログ・ゲイン = 12.6、RL = 4 Ω

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

20 100 1k 10k

FREQUENCY (Hz)

AM

PLIT

UD

E (d

BV)

1332

7-10

3

図 9. FFT、60 dBFS、アナログ・ゲイン = 14、RL = 4 Ω

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

20 100 1k 10k

FREQUENCY (Hz)

AM

PLIT

UD

E (d

BV)

1332

7-10

4

図 10. FFT、60 dBFS 入力、アナログ・ゲイン = 15、RL = 4 Ω

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

20 100 1k 10k

FREQUENCY (Hz)

AM

PLIT

UD

E (d

BV)

1332

7-10

5

図 11. FFT、信号なし、アナログ・ゲイン = 8.4、RL = 4 Ω

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

20 100 1k 10k

FREQUENCY (Hz)

AM

PLIT

UD

E (d

BV)

1332

7-10

6

図 12. FFT、信号なし、アナログ・ゲイン =12.6、RL = 4 Ω


Rev. 0 | 11/41

20 100 1k 10k

FREQUENCY (Hz)

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

AM

PLIT

UD

E (d

BV)

1332

7-10

7

図 13. FFT、信号なし、アナログ・ゲイン = 14、RL = 4 Ω

20 100 1k 10k

FREQUENCY (Hz)

–180

20

–170–160–150–140–130–120–110–100

–90–80–70–60–50–40–30–20–10

010

AM

PLIT

UD

E (d

BV)

1332

7-10

8

図 14. FFT、信号なし、アナログ・ゲイン = 15、RL = 4 Ω

0.001

1

0.01

0.1

20 100 1k 10k

FREQUENCY (Hz)

THD

+ N

(%)

100mW1W

1332

7-00

7

図 15. THD + N と周波数の関係、 RL = 4 Ω、PVDD = 4.5 V

FREQUENCY (Hz)

0.001

1

0.01

0.1

20 100 1k 10k

THD

+ N

(%)

100mW1W5W

1332

7-00

8

図 16. THD + N と周波数の関係、RL = 4 Ω、PVDD = 12 V

FREQUENCY (Hz)

20 100 1k 10k0.001

1

0.01

0.1TH

D +

N (%

)

100mW1W10W

1332

7-00

9


FREQUENCY (Hz)

20 100 1k 10k0.001

1

0.01

0.1

THD

+ N

(%)

100mW1W

1332

7-01

0

図 18. THD + N と周波数の関係、RL = 8 Ω、PVDD = 4.5 V


Rev. 0 | 12/41

FREQUENCY (Hz)

20 100 1k 10k0.001

1

0.01

0.1

THD

+ N

(%)

100mW1W5W

1332

7-01

1


FREQUENCY (Hz)

20 100 1k 10k0.001

1

0.01

0.1

THD

+ N

(%)

100mW1W5W

1332

7-01

2


THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

8V4.5V17V

1332

7-01

3

図 21. THD + N と出力電力の関係、RL = 4 Ω、

アナログ・ゲイン = 8.4

THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

4.5V12V17V

1332

7-01

4



THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

4.5V14V17V

1332

7-01

5


アナログ・ゲイン = 14

THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

4.5V15V17V

1332

7-01

6




Rev. 0 | 13/41

THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

4.5V14V17V

1332

7-01

7



THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

4.5V12V14V

1332

7-01

8

図 26. THD + N と出力電力の関係、RL = 8 Ω、アナログ・ゲイン = 12.6

THD

+ N

(%)

0.001

10

0.01

0.1

1

10µ 100µ 1m 10m 100m 1 10

POWER (W)

4.5V14V16V

1332

7-01

9



THD

+ N

(%)

10µ 100µ 1m 10m 100m 1 10

POWER (W)

0.001

10

0.01

0.1

1

4.5V15V17V

1332

7-02

0



POW

ER (W

)

14

5 6 7 8 9 10

PVDD (V)

11 12 13 14

10

12

8

6

4

2

0

POUT 10%, 8V GAINPOUT 1%, 8V GAIN

1332

7-02

1

図 29. 出力電力と PVDD 電源電圧（PVDD)の関係、

RL = 4 Ω、アナログ・ゲイン = 8.4

POW

ER (W

)

30

5 6 7 8 9 10

PVDD (V)

11 12 13 14 15 16 17

20

25

15

10

5

0

POUT 10%POUT 1%

1332

7-02

2

図 30. 出力電力と PVDD の関係、RL = 4 Ω、



Rev. 0 | 14/41

POW

ER (W

)

35

30

5 6 7 8 9 10

PVDD (V)

11 12 13 14 15 16 17

20

25

15

10

5

0

POUT 10%POUT 1%

1332

7-02

3

図 31. 出力電力と PVDD の関係、RL = 4 Ω、アナログ・ゲイン = 14

POW

ER (W

)

40

5 6 7 8 9 10

PVDD (V)

11 12 13 14 15 16 17

20

25

30

35

15

10

5

0

POUT 10%POUT 1%

1332

7-02

4



0

10

20

30

40

50

60

70

80

90

100

0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

EFFI

CIE

NCY

(%)

POUT (W)

5V NO FB NORMAL5V NO FB LOW

1332

7-02

5

図 33. 効率と出力電力（POUT）の関係、RL = 4 Ω、

フェライト・ビーズ（FB）なし、220 pF コンデンサ、 PVDD = 5 V、アナログ・ゲイン = 8.4

0

10

20

30

40

50

60

70

80

90

100

0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

EFFI

CIE

NCY

(%)

POUT (W)

5V FB NORMAL5V FB LOW

1332

7-02

6

図 34. 効率と POUT の関係、RL = 4 Ω、FB あり、

220 pF コンデンサ、PVDD = 5 V、アナログ・ゲイン = 8.4

0 5 10 15 20 250

10

20

30

40

50

60

70

80

90

100

0

EFFI

CIE

NC

Y (%

)

POUT (W)


1332

7-02

7

図 35. 効率と POUT の関係、RL = 4 Ω、FB なし、220 pF、

PVDD = 12 V、アナログ・ゲイン = 12.6

0 5 10 15 20 250

10

20

30

40

50

60

70

80

90

100

0

EFFI

CIE

NC

Y (%

)

POUT (W)


1332

7-02

8




Rev. 0 | 15/41

0 5 10 15 20 25 30 35 400

10

20

30

40

50

60

70

80

90

100

EFFI

CIE

NCY

(%)

POUT (W)


1332

7-02

9


220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14

0 5 10 15 20 25 30 35 45400

10

20

30

40

50

60

70

80

90

100

EFFI

CIE

NCY

(%)

POUT (W)


1332

7-03

0

図 38. 効率と POUT の関係、RL = 4 Ω、FB なし、


0

0.001

0.002

0.003

0.004

0.005

0.006

0.007

5 7 9 11 13 15 17

I PVD

D (A

MP)

PVDD (V)

NO LOAD NO FB NORMAL MODENO LOAD NO FB LOW MODE

1332

7-03

1

図 39. 静止電流、RL = 4 Ω、FB なし、220 pF コンデンサ、


0

0.001

0.002

0.003

0.004

0.005

0.006

0.007

0.008

0.009

0.010

5 7 9 11 13 15 17 19

I PVD

D (A

)

PVDD (V)

4Ω + 15µH FB 220pF LOW MODE4Ω + 15µH FB 220pF NORMAL MODE

1332

7-03

2

図 40. 静止電流、RL = 4 Ω、FB あり、220 pF コンデンサ、


0

1

2

3

4

5

6

7

5 6 7 8 9 10 11 12 13 14

POW

ER (W

)

PVDD (V)

POUT 10%POUT 1%

1332

7-03

3



0

2

4

6

8

10

12

14

5.0 107.5 12.5

POW

ER (W

)

PVDD (V)

POUT 10%POUT 1%

1332

7-03

4




Rev. 0 | 16/41

0

2

4

6

8

10

12

14

16

18

5 10 15

POW

ER (W

)

PVDD (V)

POUT 10%POUT 1%

1332

7-03

5

図 43. 出力電力と PVDD の関係、RL = 8 Ω、アナログ・ゲイン = 14

0

5

10

15

20

5 10 15

POW

ER (W

)

PVDD (V)

POUT 10%POUT 1%

1332

7-03

6



100

0

20

40

60

80

0 1 2 3

EFFI

CIE

NC

Y (%

)

POUT (W) 1332

7-03

7




0

20

40

60

80

100

10

30

50

70

90

EFFI

CIE

NCY

(%)

POUT (W)

0 2 4 6 8 10 12

NORMAL NO FB/220pFLOW NO FB/220pF

1332

7-03

8



EFFI

CIE

NCY

(%)

POUT (W)

0

20

40

60

80

100

0 5 10 15 20


1332

7-04

1



0

10

20

30

40

50

60

70

80

90

100

0 1 2 3

EFFI

CIE

NCY

(%)

POUT (W)


1332

7-04

0




Rev. 0 | 17/41

0

10

20

30

40

50

60

70

80

90

100

0 2 4 6 8 10 12 14

EFFI

CIE

NC

Y (%

)

POUT (W)

NORMAL FB/220pFLOW FB/220pF

1332

7-03

9



0

20

40

60

80

100

0 5 10 15 20

EFFI

CIE

NCY

(%)

POUT (W)

17V FB LOW17V FB NORMAL

1332

7-04

2



0

20

40

60

80

100

0 2 4 6

EFFI

CIE

NC

Y (%

)

POUT (W)


1332

7-04

5



0

20

40

60

80

100

0 10 20 30

EFFI

CIE

NC

Y (%

)

POUT (W)


1332

7-04

6



0

20

40

60

80

100

0 5 10 15 20 25 30 35 40 45 50

EFFI

CIE

NC

Y (%

)

POUT (W)


1332

7-04

7



0

20

40

60

80

100

0 2 4 6

EFFI

CIE

NC

Y (%

)

POUT (W)


1332

7-04

8




Rev. 0 | 18/41

0

20

40

60

80

100

0 10 20 30

EFFI

CIE

NCY

(%)

POUT (W)


1332

7-04

9



0

20

40

60

80

100

0 5 10 15 20 25 30 35 40 45 50

EFFI

CIE

NC

Y (%

)

POUT (W)

17V FB LOW17V FB NORMAL

1332

7-05

0



0

2

4

6

8

10

12

14

16

18

5 6 7 8 9 10 11 12 13 14

POW

ER (W

)

PVDD (V)

POUT 10%POUT 1%

1332

7-05

1



POW

ER (W

)

0

5

10

15

20

25

30

35

40

8 10 12 14

PVDD (V)

POUT 10%POUT 1%

1332

7-05

2



POW

ER (W

)

0

10

20

30

40

50

5 10 15

PVDD (V)

POUT 10%POUT 1%

1332

7-05

3



POW

ER (W

)

0

10

20

30

40

50

5 10 15

PVDD (V)

POUT 10%POUT 1%

1332

7-05

4




Rev. 0 | 19/41

動作原理概要 SSM3515 クラス D オーディオ・アンプには、外付けコンポーネント数を大幅に削減し、基板スペースを節約してシステム・

コストを削減可能なフィルタレスの変調方式が採用されていま

す。SSM3515 では、出力フィルタは必要ありません。スピーカ・コイル固有のインダクタンスや、スピーカと人の聴覚に備わっ

た自然のフィルタ特性を使用して、方形波出力から元のオー

ディオ成分を回復します。

ほとんどのクラスD アンプは、何らかのパルス幅変調（PWM）を使用していますが、SSM3515 は Σ-Δ 変調を使用して出力デバイスのスイッチング・パターンを決定するため、多くの重要な利

点をもたらします。パルス幅変調器とは異なり、Σ-Δ 変調器は、AM 周波数帯域の多くの高調波でシャープなピークを生成しません。Σ-Δ 変調は、高周波でのスペクトル成分の振幅を小さくして、通常はスピーカーや長いケーブル経路から発生する EMI 放射を低減します。Σ-Δ 変調の拡散スペクトルの固有な性質により、複数の SSM3515 アンプを使用する設計で発振器の同期は必要ありません。

また、SSM3515 は過電流／過熱保護およびオプションのプログラマブル・ゲイン低下機能を備えた温度警告機能も内蔵してい

ます。

電源 SSM3515 の電源ピンは、PVDD、VREG50/ AVDD、および VREG18/DVDD です。

バッテリ電源 PVDD は、出力段に使用するほか、5 V レギュレータにも電力を供給します。また、1.8 V レギュレータへの電力供給にも使用できます。このピンは、並列接続された 1 µF MLCC コンデンサと 100 nF コンデンサをピンのできるだけ近くに配置して、グラウンドへデカップリングする必要があります。ま

た、低周波数出力で電流を供給する場合、出力電力によっては

バルク電解コンデンサが必要になることもあります。通常は、

220 µF、25 V のコンデンサが推奨されます。これは、システムの電源のレギュレーションに応じて決定する必要があります。

VREG50/AVDD （5 V）は、入力段、変調器、出力段ドライバ、およびその他のブロックで使用するアナログ電源です。これは VREG50/AVDD ピンを使用します。内蔵 5 V リニア電圧レギュレータによって内部で生成されます。このピンは、100 nF および 10 µF コンデンサを使用してグラウンドへデカップリングする必要があります。

VREG18/DVDD（1.8 V）は、デジタル回路用の電源です。これは VREG18/DVDD ピンを使用します。内蔵 1.8 V リニア電圧レギュレータを使用して内部で生成されます。代わりに、外部 1.8 V 電源を使用して消費電力を低減することもできます。VREG18/DVDD ピンは、ピンの近くで 100 nF および 10 µF MLCC コンデンサを使用してグラウンドへデカップリングする必要があります。

パワーアップ・シーケンス REG_EN ピンを PVDD に接続すると、パワーアップ・シーケンスが内部で実行されます。PVDD 電圧が上昇すると、VREG18/DVDD 電圧（内部で生成）も上昇します。I2C コマンドがデバイスに送信されるまでの標準的な待機時間は、PVDD 電源ランプアップ時間によって決まります。

REG_EN ピンをロー・レベルに接続する場合、I2C コマンドを送信してデバイスをイネーブルにする前に、1.8 V が外部から供給されており、PVDD が 4.5 V を上回っていることを確認してください。

パワーダウン動作 SSM3515 は、I2C を介していくつかのパワーダウン・オプションを提供しています。レジスタ 0x00 は、各種パワーダウン・モードを設定するための複数のオプションを提供します。

デバイスを完全にパワーダウンするには、SPWDN ビットを 1 に設定します。I2C、1.8 V レギュレータのみが動作を継続します。

2 線式モードの場合、SSM3515 は、BCLK ピンと FSYNC ピンの両方を監視してクロックが存在するかどうか確認します。

BCLK または FSYNC 信号が存在しない場合、デバイスはすべての内部回路を自動的にパワーダウンして、消費電力が最も少

ない状態になります。BCLK または FSYNC 信号が復帰すると、デバイスは通常のパワーアップ・シーケンスを経て自動的にパ

ワーアップします。

APWDN_EN ビット（自動パワーダウン）をイネーブルにすると、2048 個の連続するゼロ入力サンプルを受信したときに低消費電力状態になります。I2C ブロックとデジタル・オーディオ入力ブロックのみが動作可能な状態に保たれます。

REG_EN ピンのセットアップと制御 REG_EN（レギュレータ・イネーブル）ピンは、内部 1.8 V レギュレータをイネーブルまたはディスエーブルにします。

表 10. レギュレータ・イネーブル・ピンの機能 REG_EN 1.8 V Regulator Comment Ground Disabled External 1.8 V PVDD Enabled Internal 1.8 V

REG_EN ピンのステータスは、1.8 V 電源が内部で生成されるか、外部から供給する必要があるかを決定します。REG_EN ピンを PVDD に接続すると、内部 1.8 V レギュレータがイネーブルになります。REG_EN ピンをグラウンドに接続した場合、デバイスを動作させるには VREG18/DVDD ピンに 1.8 V 電源を外部から供給する必要があります。デバイスが I2C コマンドに応答するには、1.8 V 電源が安定している必要があります。


Rev. 0 | 20/41

ADDR ピンのセットアップと制御 ADDR ピンはデバイスの I2C アドレスを設定します。詳細については、表 11 を参照してください。

クロッキング 3 線式モード（BCLK、FSYNC、SDATA）の場合、正しく動作させるには BCLK 信号をSSM3515 に提供する必要があります。

BCLK 信号は、2.048 MHz の最小周波数にする必要があります。BCLK 信号は、デバイスの内部クロッキング用に使用されます。BCLK レートは自動的に検出されますが、サンプリング周波数はデバイスに通知する必要があります。32 kHz ～ 48 kHz でサポートされている BCLK レートは、サンプル・レートの 50、64、100、128、192、200、256、384、400、および 512 倍です。

表 11. ピン・セットアップ・リスト ADDR Pin SCL Pin SDA Pin Control Mode 7-Bit I2C Address TDM Slot Connected to Ground Using a 47 kΩ Resistor SCL SDA I2C 0x14 1 Open（No Connection） SCL SDA I2C 0x15 2

Connected to 1.8 V Using a 47 kΩ Resistor SCL SDA I2C 0x16 3 Connected to 1.8 V SCL SDA I2C 0x17 4


Rev. 0 | 21/41

デジタル・オーディオ・シリアル・インターフェース SSM3515 は、スレーブ専用の標準シリアル・オーディオ・インターフェースを備えています。インターフェースは、I2S、左詰め、PCM、または TDM フォーマットのデータを受信できます。

シリアル・インターフェースの 3 つの主な動作モードを表 12 に示します。

表 12. 動作モード Mode Format Comments 2-Channel (Stereo) I2S/left justified Register control using

I2C port Multichannel TDM I2S/left justified Register control using

I2C port

ステレオ・モード（通常は I2C または左詰め）は、インターフェース・バスに 1 つまたは 2 つのデバイスがある場合に使用します。標準のマルチチャンネル TDM モードは、より柔軟性が高く、バス上に複数のデバイスがある場合に使用します。どちらの場

合も、レジスタ制御は I2C ポートを使用します。

ステレオ（I2S／左詰め）動作モードステレオ・モードは、FSYNC の両エッジを使用してデータの配置を決定します。ステレオ・モードは SAI_MODE = 0 で、SDATA_FMT レジスタ設定によってデータ・フォーマットを決定した場合にイネーブルになります。

I2S または左詰めインターフェース・フォーマットは、FSYNC サイクルあたり任意の数の BCLK サイクルを受け付けます。8 kHz ～ 192 kHz のサンプル・レートを受け付けます。最大 BCLK レートは 24.576 MHz です。

TDM 動作モード TDM 動作モードでは、複数のチップがオーディオ・データ用に 1 つのシリアル・インターフェース・バスを使用できます。

FSYNC 信号は、必要なサンプル・レートで動作します。FSYNC 信号の立上がりエッジは、新しいフレームの開始を示します。

正しく動作させるには、この信号が 1 BCLK サイクル幅で、BCLK の立下がりエッジで遷移する必要があります。1 BCLK サイクル後に、データの MSB が SDATA に存在している必要があります。SDATA 信号は、BCLK 立上がりエッジでラッチします。

TDM バス上の各チップは、16、24、32、48、または 64 BCLK サイクル占有できます。これは TDM_BCLKS ビットで設定し、バス上のすべてのデバイスが同じ設定になっている必要があり

ます。1 つの TDM バス上で最大 16 個の SSM3515 デバイスを使用できますが、使用可能な固有の I2C デバイス・アドレスは 4 つだけです。SSM3515 は、バス上に配置可能なデバイスの数を BCLK レートから自動的に決定します。FSYNC パルスあたりの合計 BCLK サイクル数に制限はありません。

各 SSM3515 が使用するチップ・スロットは、ADDR ピンの設定（詳細については、表 11 を参照）またはレジスタ 0x05 の TDM_SLOT ビットによって決定されます。

DAC への入力データ幅は 16 ビットまたは 24 ビットに設定できます。

I2C 制御 SSM3515 は、複数のペリフェラルを駆動している 2 線式シリアル（I2C 互換）マイクロプロセッサ・バスをサポートしています。シリアル・データ（SDA）およびシリアル・クロック（SCL）の 2 つのピンが SSM3515 とシステム I2C マスター・コントローラ間で情報を転送します。SSM3515 はバス上で常にスレーブになるため、データ転送を開始することはできません。各スレー

ブ・デバイスは、固有のアドレスによって認識されます。ADDR ピンを使用して 4 つのデバイス・アドレスを提供できます（表 11 を参照）。アドレス・バイトのフォーマットを表 13 に示します。アドレスは、I2C 書込みの最初の 7 ビットに格納されます。このバイトの LSB は、読出しまたは書込み動作を設定します。ロジック・レベル 1 は読出し動作に対応し、ロジック・レベル 0 は書込み動作に対応します。

2.2 kΩ プルアップ抵抗を SDA ピンおよび SCL ピンの接続されているラインに接続します。これらの信号ラインの電圧は、5 V 以下にする必要があります。

アドレス指定初期状態では、I2C バス上の各デバイスはアイドル状態になっており、SDA および SCL ラインで開始条件と適切なアドレスを監視します。I2C マスターは、SCL がハイ・レベルになっているときに SDA がハイ・レベルからロー・レベルに遷移することという開始条件を確立してデータ転送を開始します。これは

アドレスまたはデータ・ストリームが後に続くことを示します。

バス上のすべてのデバイスは開始条件に応答して、次の 8 ビット（7 ビット・アドレス + R/W ビット）を MSB ファーストでシフトします。転送されたアドレスを認識するデバイスは、9 番目のクロック・パルス中にデータ・ラインをロー・レベルにプ

ルダウンして応答します。9 番目のビットはアクノレッジ・ビットです。この時点で、他のすべてのデバイスはバスから切断さ

れ、アイドル状態に戻ります。 SSM3515 のデバイス・アドレスは、ADDR ピンの状態によって決定されます。使用可能な 4 つのアドレスについては、表 11 を参照してください。

R/W ビットによりデータの方向が決定します。先頭バイトの LSB がロジック 0 の場合、マスターがペリフェラルに情報を書き込みます。ロジック 1 の場合、マスターがサブアドレスを書き込んだ後にペリフェラルから情報を読み出して、開始アドレスを繰

り返します。停止条件を検出するまでデータ転送が行われます。

SCL がハイ・レベルになっているとき、SDA がロー・レベルからハイ・レベルに遷移すると、停止条件が発生します。I2C ポートのタイミングを図 61 に示します。

停止条件と開始条件は、データ転送の任意の段階で検出できま

す。通常の読出し動作と書込み動作で、これらの条件が間違っ

た順番でアサートされると、SSM3515 は直ちにアイドル状態になります。特定のハイ・レベル期間中に、1 つの開始条件のみ、1 つの停止条件のみ、または 1 つの停止条件に続けて 1 つの開始条件を送信する必要があります。無効なサブアドレスを送信

した場合、SSM3515 アクノレッジを送信せず、アイドル状態に戻ります。オートインクリメント・モードになっているとき、

最高サブアドレスを超えた場合は、2 つの動作のいずれかが実行されます。


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読出しモードの場合、マスター・デバイスがノー・アクノレッ

ジを送信するまで SSM3515 は最高サブアドレス・レジスタの内容を出力して、読出しが終了したことを示します。ノー・ア

クノレッジ状態は、SCL の 9 番目のクロック・パルスで SDA ラインがロー・レベルにプルダウンされていないときに発生しま

す。書込みモードになっているときに最高サブアドレス位置に

到達すると、無効バイトのデータがサブアドレス・レジスタに

ロードされず、SSM3515 がノー・アクノレッジを送信して、デバイスがアイドル状態になります。

I2C 読出し動作と書込み動作図 62 に、シングルワード書込み動作のタイミングを示します。9 クロックごとに、SSM3515 は SDA をロー・レベルにプルダウンしてアクノレッジ（ACK）を送信します。

図 63 に、バースト・モード書込みシーケンスのタイミングを示します。この図は、ターゲットのディスティネーション・レ

ジスタが 2 バイトの場合の例を示しています。要求したサブア

ドレスがバイト・ワード長のレジスタまたはメモリ領域と一致

するため、SSM3515 はバイトごとにサブアドレス・レジスタをインクリメントします。

シングル・ワード読出し動作のタイミングを図 64 に示します。最初の R/W ビットは 0 で、書込み動作を示していることに注目してください。内部アドレスをセットアップするのに、依然

としてサブアドレス書き込む必要があるためです。SSM3515 がサブアドレスの受信をアクノレッジした後に、マスターは反復

開始コマンドに続けて R/W が 1（読出し）に設定されたチップ・アドレス・バイトを送信する必要があります。これにより、

SSM3515 の SDA は反転し、マスターにデータを戻し始めます。その後、マスターは 9 パルスごとにアクノレッジ・パルスでSSM3515 に応答します。図 62 ～図 65 の略語については、表 15 を参照してください。

表 13. ADDR ピンを使用した I2C デバイス・アドレス・バイトのフォーマット 1 Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 0 0 1 0 1 X X R/W 1 X は、ドント・ケアを意味します。

表 14. ADDR ピンから I2C デバイスへのアドレス・マッピング ADDR Pin ADDR Voltage I2C Address Bit 5 I2C Address Bit 6 GND GND Not applicable Not applicable Pull-Down 47 kΩ Resistor 0.25 × VREG18/DVDD 0 0 Open 0.5 × VREG18/DVDD 0 1 Pull-Up 47 kΩ Resistor 0.75 × VREG18/DVDD 1 0 DVDD DVDD 1 1

表 15. 図 62 ～図 65 の略語 Symbol Meaning S Start bit P Stop bit AM Acknowledge by master AS Acknowledge by slave


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R/W

SCK

SDA

SDA(CONTINUED)

SCK(CONTINUED)

START BYMASTER

FRAME 1CHIP ADDRESS BYTE

FRAME 2SUBADDRESS BYTE

FRAME 3DATA BYTE 1

FRAME 4DATA BYTE 2

STOP BYMASTER

ACK ACK

ACK ACK

1332

7-06

6

図 61. I2C 読出し／書込みタイミング

STARTBIT

STOPBITR/W = 0

ACK BYSLAVE

ACK BYSLAVE

I2C ADDRESS(7 BITS)

SUBADDRESS(8 BITS)

DATA BYTE 1(8 BITS)

1332

7-06

7

図 62. シングル・ワード I2C 書込みフォーマット

S CHIP ADDRESS,R/W = 0

SUBADDRESS DATAWORD 2DATA

WORD 1 ASASASAS … P

1332

7-06

8

図 63. バースト・モード I2C 書込みフォーマット

S SCHIP ADDRESS,R/W = 0

CHIP ADDRESS,R/W = 1

SUBADDRESS AS AS AMAS PDATA

BYTE 1DATA

BYTE N

1332

7-06

9

図 64. シングル・ワード I2C 読出しフォーマット

…S SCHIP ADDRESS,R/W = 0

CHIP ADDRESS,R/W = 1

SUBADDRESS AS AS AMAS PDATA

WORD 1

1332

7-07

0

図 65. バースト・モード I2C 読出しフォーマット


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アナログおよびデジタル・ゲインシステムのアナログ・ゲインでは、選択可能な設定をいくつか

使用できます。これらは、さまざまな PVDD 電源電圧での最適なゲイン設定を提供します。ANA_GAIN ビットはレジスタ 0x01、ビット［1:0］で使用できます。

使用可能なオプションを表 16 に示します。

表 16. アナログ・ゲインのオプション PVDD ANA_GAIN Amplifier Analog Gain Selection 5 V to 9 V 8.4 V full-scale gain mapping 9 V to 13 V 12.6 V full-scale gain mapping 13 V to 14 V 14 V full-scale gain mapping 14 V to 16 V 15 V full-scale gain mapping

−70 dB ～ +24 dB の範囲で、0.375 dB 刻みで微調整することが可能なデジタル・ゲインまたはボリューム・コントロール

もあります。

ポップ／クリック抑制回路オーディオ・アンプの出力のボリューム・トランジェントは、

シャットダウンの開始または終了時に発生します。わずか 10 mV のボリューム・トランジェントでも、スピーカーから可聴ポッ

プとして聞こえます。クリックとポップは、アンプ・システム

によって生成される好ましくない可聴トランジェントとして定

義されており、システム入力信号から発生するものではありま

せん。

そのようなトランジェントは、アンプ・システムの動作モード

が変化したときに生成されます。例えば、システム・パワーアッ

プとパワーダウンが可聴トランジェントの原因となります。

SSM3515 には、これらの出力トランジェントを低減してノイズのない開始／終了が可能なポップ／クリック抑制アーキテク

チャが採用されています。

パワーダウン時にポップの発生を防止するには、BCLK が取り除かれる前にミュートまたはパワーダウンを設定する必要

があります。

EMI ノイズ SSM3515 では、独自の変調および拡散スペクトル技術を使用してデバイスからの EMI 放射を最小限に抑えています。SSM3515 は、フェライト・ビーズベースのフィルタリングを使用して、

シールドなしの 20 インチ・ケーブルで FCC クラス B 放射試験に合格します。FCC クラス B 放射試験に合格することが難しいアプリケーション向けに、SSM3515 は、特に 100 MHz を超えるクラス D 出力での EMI 放射を大幅に低減可能な変調選択ピン（超低 EMI 放射モード）を備えています。電源電圧を低くすると、 EMI 放射を大幅に低減できます。

出力変調に関する説明 SSM3515 は、3 レベルの Σ-Δ 出力変調を使用します。各出力振幅は GND ～ PVDD に設定できます。理論的には、入力信号が存在しない場合、パルスを発生する必要がないため、出力差動

電圧は 0 V になります。実際には、常にノイズ源が存在します。

ノイズが常に存在することにより、これに応答して差動パルス

が生成されることがあります。差動パルスが生成されると、小

電流が誘導負荷に流れます。ただし、ほとんどの場合、出力差

動電圧は 0 V です。この機能により、誘導負荷を流れる電流が小さい値に抑えられます。

入力信号を送信すると、入力電圧に従う出力パルスが生成され

ます。入力信号レベルを上げると、差動パルス密度が高くなり

ます。図 66 に、入力ノイズがある場合とない場合の 3 レベルの Σ-Δ 出力変調を示します。

OUTPUT > 0V+5V

0VOUT+

+5V

0VOUT–

+5V

0VVOUT

OUTPUT < 0V

+5V

0V

OUT++5V

0V

OUT–

0V

–5VNOTES1. VOUT = (OUT+) – (OUT−) MEASURED ACROSS THE LOAD.

OUTPUT = 0V

OUT++5V

0V+5V

0VOUT–

+5V

–5V

0VVOUT

1332

7-07

1

図 66. 入力ノイズがある場合とない場合の 3 レベルの Σ-Δ 出力変調


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故障／リミッタのステータス通知機能 SSM3515 は、出力での故障に対する包括的な保護機能とシステム設計に役立つ通知機能を備えています。表 17 に示している故障は、ステータス・レジスタを使用して通知されます。

表 17. レジスタ 0x0A、故障

Fault Type Flag Set Condition

Status Reported Register

5 V Regulator UV 5 V regulator voltage at VREG50/AVDD < 3.6 V

Register 0x0A, Bit 6, UVLO_VREG

Limiter/Gain Reduction Engage

Limiter engaged Register 0x0A, Bit 5, LIM_EG

Clipping DAC clipping Register 0x0A, Bit 4, CLIP

Output Overcurrent (OC)

Output current > 6 A peak

Register 0x0A, Bit 3, AMP_OC

Die Overtemperature (OT)

Die temperature > 145 °C

Register 0x0A, Bit 2, OTF

Die Overtemperature Warning (OTW)

Die temperature > 117 °C

Register 0x0A, Bit 4, OTW

Battery Voltage > VBAT_INF

Battery voltage PVDD > VBAT_INF

Register 0x0A, Bit 0, BAT_WARN

表 17 に示している故障は、レジスタ 0x0A で通知され、システムのマイクロコントローラによって I2C を介して読み出すことができます。

レジスタ 0x0B を使用して、故障発生時にデバイスが故障にどのように反応するか制御できます。

表 18. レジスタ 0x0B、故障回復

Fault Type Flag Set Condition Status Reported Register

OTW The amount of gain reduction applied if there is an OTW

Register 0x0B, Bits[7:6], OTW_GAIN

Manual Recovery

Use to attempt manual recovery in case of a fault event

Register 0x0B, Bit 5, MRCV

Autorecovery Attempts

When autorecovery from faults is used, set the number of attempts using this bit

Register 0x0B, Bits[4:3], MAX_AR

UV Recovery can be automatic or manual

Register 0x0B, Bit 2, ARCV_UV

Die OT Recovery can be automatic or manual

Register 0x0B, Bit 1, ARCV_OT

OC Recovery can be automatic or manual

Register 0x0B, Bit 0, ARCV_OC

自動回復モードを設定した場合、デバイスは故障発生後に自己

回復を試み、故障を回復できない場合は再度故障に設定されま

す。このプロセスは、故障が解決されるまで繰り返されます。

手動回復モードを使用した場合、デバイスはシャットダウンし

ます。その後、システムのマイクロコントローラを使用して、

回復を試みる必要があります。

VBAT 検知 SSM3515 は、バッテリ電圧（VBAT）電源の電圧を測定する 8 ビット ADC を備えています。バッテリ電圧情報は、レジスタ 0x06 に 8 ビット符号なしフォーマットで格納されます。ADC 入力範囲は、3.8 V ～ 16.2 V の範囲で内部固定されます。16 進値を電圧値に変換するには、次の手順に従います。

1. 16 進値を 10 進値に変換します。例えば、16 進値 0xA9 は、10 進値 169 です。

2. 次の数式を使用して電圧を計算します。

電圧 = 3.8 V + 12.4 V × 10 進値/255 10 進値 169 を代入します。

電圧= 3.8 V + 12.4 V × 169/255 = 12.02 V

リミッタ／バッテリ・トラッキング閾値の制御 SSM3515 は、アンプのピーク出力電圧を制限することが可能な出力リミッタを備えています。リミッタは、信号の rms およびピーク値に作用します。リミッタの閾値、スロープ、アタック・

レート、およびリリース・レートは、レジスタ 0x07、レジスタ 0x08、およびレジスタ 0x09 を使用してプログラミングします。リミッタは、LIM_EN（レジスタ 0x07、ビット［1:0］）を使用してイネーブルまたはディスエーブルにできます。

出力が制限される閾値は、LIM_THRES レジスタ設定（レジスタ 0x08、ビット［7:3］）によって決定されます。出力信号レベルが、設定されている閾値レベルを上回ると、リミッタがア

クティブになり、設定されているリミットに信号レベルが制限

されます。設定されている閾値未満の場合、出力レベルは影響を

受けません。リミッタの閾値は、1 V peak ～ 15 V peak の範囲で設定できます。

リミッタの閾値は、アンプの最大出力電圧を超える値に設定で

きます。この場合、リミッタは最大ピーク出力を許容するよう

になります。つまり、出力はリミッタではなく、電源電圧に従っ

てクリップされます。

リミッタの閾値は、固定値に設定することも、VBAT_TRACK ビット（レジスタ 0x07、ビット 2）を介して、バッテリ電圧に従って変化するように設定することもできます。固定値に設定

した場合、リミッタの閾値は固定され、バッテリ電圧に従って

変化することはありません。閾値は、LIM_THRES ビットを使用して 1 V peak ～ 15 V peak の範囲で設定できます。（図 68 を参照）。

可変閾値に設定すると、SSM3515 は VBAT 電源を監視し、VBAT 電源電圧に基づいてリミッタの閾値を調整します。

リミッタの閾値レベルが出力レベルを下げ始める VBAT 電源電圧は、VBAT_INF ビット（レジスタ 0x09、ビット［7:0］）で設定する VBAT 変曲点によって決定されます。


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VBAT_INF ポイントは LIM_EN モードに応じて、リミッタがアクティブまたは非アクティブになるバッテリ電圧として定義

します（表 19 を参照）。バッテリ電圧が VBAT_INF を上回っている場合、リミッタは非アクティブになります。バッテリ電

圧が VBAT_INF を下回っている場合、リミッタはアクティブになります。VBAT_INF ビットは 3.8 V ～ 16.2 V の範囲で設定できます。電圧の 8 ビット値は、次の数式を使用して計算できます。

電圧 = 3.8 + 12.4 × 10 進値/255 10 進値を 8 ビット 16 進値に変換し、その値を使用して VBAT_INF ビットを設定します。

リミッタの閾値が VBAT の変化量に対して相対的に VBAT_INF ポイントから低下する割合は、スロープ・ビット（レジスタ 0x08、ビット［1:0］）で決定されます。

スロープは、VBAT 電圧の低下に対してリミッタの閾値が低下する割合です。

スロープ = ∆リミッタの閾値/∆VBAT スロープ率は、1:1 ～ 4:1 の範囲で設定できます。この機能は、低バッテリ状態での早期シャットダウンを防止するのに便利で

す。VBAT 電圧が低下すると、リミッタの閾値が低下します。この結果、出力レベルが低下し、バッテリから流れる電流が低

減され、低 VBAT による早期シャットダウンを防止できます。

リミッタは、各種のアクティブ・モードを提供しており、これ

らは LIM_EN ビット（レジスタ 0x07、ビット［1:0］）と VBAT_TRACK ビットを使用して設定できます（表 19 を参照）。

LIM_EN = 01 の場合、リミッタはイネーブルになります。LIM_EN = 10 の場合、VBAT が VBAT_INF を下回ったときにリミッタは出力をミュートします。LIM_EN = 11 の場合、バッテリ電圧が VBAT_INF を下回るときのみリミッタが作動します。VBAT が VBAT_INF を上回っている場合、制限は作動しません。リミッタが非アクティブになると、VBAT_INF にはヒステリシスが伴います。

リミッタがアクティブになると、アンプのゲインが低下します。

ゲイン低下率（アタック・レート）は、LIM_ATR ビット（レジスタ 0x07、ビット［5:4］）で決定されます。同様に、信号レベルがリミッタの閾値を下回ると、ゲインが復元されます。

ゲイン・リリース・レートは、LIM_RRT ビット（レジスタ 0x07、ビット［7:6］）によって決定されます。

INPUT LEVEL

PEA

K O

UTP

UT

LEVE

L

AMPLIFIER CLIPPING LEVEL

LIM_EN = 00VBAT_TRACK = 0

1332

7-07

8

図 67. リミッタの例（LIM_EN = 0b0、VBAT_TRACK = 0bx）

VBAT

LIM_THRES

LIM

ITER

TH

RES

HO

LDLIMITER THRESHOLD FIXED AT SET VALUEAND DOES NOT TRACK VBAT

1332

7-08

0

図 68. リミッタ固定（LIM_EN = 0b01、VBAT_TRACK = 0b0）

表 19. リミッタ・モード LIM_EN VBAT_TRACK Limiter VBAT < VBAT_INF VBAT > VBAT_INF Comments 00 0/1 No Not applicable Not applicable See Figure 67 01 0 Fixed Use the set threshold Use the set threshold See Figure 68 01 1 Variable Lowers the threshold Use the set threshold See Figure 69 and Figure 70 10 0/1 Fixed Mutes the output Use the set threshold 11 0 Fixed Use the set threshold No limiting See Figure 71 and Figure 72 11 1 Variable Lowers the threshold No limiting See Figure 73 and Figure 74


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INPUT LEVEL

LIMITER THRESHOLD SETTING

PEA

K O

UTP

UT

LEVE

L VBAT > VBAT_INF LIMITER

LIMITER THRESHOLD CHANGE FOR VBAT < VBAT_INF

CHANGE IN LIM THRESHOLD = N × (VBAT_INF – VBAT)WHERE N = 1 TO 4, SET USING SLOPE BIT IN REG 0x08


1332

7-08

1


VBAT

VBAT_INF

LIM_THRES

SLOPE LIMITER THRESHOLD LOWERSFOR VBAT < VBAT_INF

LIMITER THRESHOLD STAYS ATTHE SET VALUE FOR VBAT > VBAT_INF

LIM

ITER

TH

RES

HO

LD

1332

7-18

1

図 70. リミッタ・トラッキング・モードにおける出力レベルと

VBAT の関係（LIM_EN = 0b01、VBAT_TRACK = 0b1）

INPUT LEVEL


PEA

K O

UTP

UT

LEVE

L

NO CHANGE IN LIM THRESHOLD PER VBAT



1332

7-08

2

図 71. リミッタの例（LIM_EN = 0b11、VBAT_TRACK = 0）

VBAT

LIM_THRES

LIM

ITER

TH

RES

HO

LD

LIMITER THRESHOLD FIXED AT SET VALUEAND DOES NOT TRACK VBAT

1332

7-18

2


INPUT LEVEL


PEA

K O

UTP

UT

LEVE

L

VBAT > VBAT_INF LIMITER IS NOTACTIVE

LIMITER THRESHOLD CHANGE FOR VBAT < VBAT_INF

CHANGE IN LIM THRESHOLD = N × (VBAT_INF – VBAT)WHERE N = 1 TO 4, SET USING SLOPE BIT IN REG 0x08



1332

7-08

3

図 73. リミッタの例（LIM_EN = 0b11、VBAT_TRACK = 0b1）

VBAT

VBAT_INFSET LIM_THRES

SLOPE LIMITER THRESHOLD LOWERSFOR VBAT < VBAT_INF

LIMITER THRESHOLD INACTIVE FOR VBAT > VBAT_INF

LIM

ITER

TH

RES

HO

LD

1332

7-18

3

図 74. リミッタ・トラッキング・モードにおける出力レベルと

VBAT の関係（LIM_EN = 0b11、VBAT_TRACK = 0b1）


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レイアウト出力電力が大きい場合、アンプ、負荷、および電源間の PCB パターンおよびワイヤを適切にレイアウトする必要があります。

適切にレイアウトしないと、電圧降下が増大し、効率が低下し

ます。電圧降下を低減させてインダクタンスを最小限に抑える

ため、短く幅の広い PCB パターンを使用することをお勧めします。DC 抵抗（DCR）とインダクタンスを最小限に抑えるには、1 インチのトラック長に対するトラック幅が 200 ミル（0.2 インチ）以上で、1 オンスまたは 2 オンスの銅製トラックを使用してください。電源入力およびアンプ出力には、広いパ

ターンを使用してください。接地のガイドラインに適切に従う

ことで、オーディオ性能を向上して、チャンネル間のクロストー

クを最小限に抑え、オーディオ信号に混入するスイッチング・

ノイズを防止することができます。

高出力の振幅と高ピークの出力電力を維持するには、出力ピン

と負荷、および出力ピンと電源ピンを接続する PCB パターンを可能な限り幅広くして、パターン抵抗を最小限にする必要があ

ります。インピーダンスを最小限に抑えるため、大きなグラウン

ド・プレーンを使用することもお勧めします。また、重要なア

ナログ・パスを大きい干渉源から分離した PCB レイアウトを作成してください。高周波回路（アナログおよびデジタル）を

低周波回路から分離してください。

適切に設計された多層 PCB は、EMI 放射を軽減でき、高周波電界に対する耐性を両面基板の 10 倍以上にすることができます。多層基板では、1 つの層全体をグラウンド・プレーンとして使用できますが、両面基板のグラウンド・プレーン側は信号

クロスオーバーにより乱れが生じます。

システムに、分離されたアナログ・グラウンド・プレーン、デ

ジタル・グラウンド・プレーン、電源プレーンがある場合、ア

ナログ・グラウンド・プレーンはアナログ電源プレーンの直下

に配置する必要があります。同様に、デジタル・グラウンド・

プレーンはデジタル電源プレーンの直下に配置する必要があり

ます。アナログ・グラウンド・プレーンとデジタル・グラウン

ド・プレーン、またはアナログ電源プレーンとデジタル電源プ

レーンが重なっていてはいけません。

ブートストラップ・コンデンサ SSM3515の出力段には、PMOS ではなく、ハイサイド NMOS ドライバが採用されています。このため、ブートストラップ電源

はハイサイド NMOS を駆動する必要があります。ハイサイド NMOS 用にブーストされたゲート・ドライバ電圧を生成するには、各出力ピンから BST± ピンの間に 0.22 μF のブートストラップ・コンデンサを使用します。このコンデンサは、ハイサ

イド NMOS がオンになったときに BST± ピンの電圧をブーストし、特定のスイッチング・サイクルのフローティング電源と

して機能します。ブートストラップ・コンデンサは、ローサイ

ド NMOS がアクティブになっている期間に充電されます。

電源のデカップリング高効率、低い全高調波歪み（THD）、高い電源電圧変動除去比（PSRR）を実現するには、適切な電源デカップリングが必要です。電源ライン上のノイズ・トランジェントは、短時間の電圧

スパイクです。これらのスパイクには、数百 MHz にもおよぶ周波数成分が含まれることがあります。電源入力は、220 µF 以上の高品質、低 ESL、低 ESR のバルク・コンデンサでデカップリングする必要があります。このコンデンサは、低周波ノイ

ズをグラウンド・プレーンへバイパスします。

高周波トランジェント・ノイズを防止するには、デバイスの PVDD ピンのできるだけ近くに 1 µF コンデンサを配置します。


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レジスタの一覧表 20. レジスタの一覧 Reg. Name Bits Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reset RW

0x00 Power Control [7:0] APWDN_ EN

BSNS_ PWDN

RESERVED S_RST SPWDN 0x81 R/W

0x01 Gain and Edge Control

[7:0] RESERVED EDGE RESERVED ANA_GAIN 0x01 R/W

0x02 DAC Control [7:0] DAC_HV DAC_MUTE

DAC_HPF

DAC_LPM

RESERVED

DAC_FS 0x32 R/W

0x03 DAC Volume Control

[7:0] VOL 0x40 R/W

0x04 SAI Control 1 [7:0] DAC_POL BCLK_POL TDM_BCLKS FSYNC_ MODE

SDATA_ FMT

SAI_MODE

0x11 R/W

0x05 SAI Control 2 [7:0] DATA_ WIDTH

RESERVED AUTO_ SLOT

TDM_SLOT 0x00 R/W

0x06 Battery Voltage Output

[7:0] VBAT 0x00 R

0x07 Limiter Control 1 [7:0] LIM_RRT LIM_ATR RESERVED

VBAT_ TRACK

LIM_EN 0xA4 R/W

0x08 Limiter Control 2 [7:0] LIM_THRES RESERVED SLOPE 0x51 R/W

0x09 Limiter Control 3 [7:0] VBAT_INF 0x22 R/W

0x0A Status [7:0] RESERVED

UVLO_VREG

LIM_EG CLIP AMP_OC OTF OTW BAT_WARN

0x00 R

0x0B Fault Control [7:0] OTW_GAIN MRCV MAX_AR ARCV_UV ARCV_OT ARCV_OC 0x18 R/W


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レジスタの詳細パワー・コントロール・レジスタ Address:0x00, Reset:0x81, Name:Power Control

表 21. パワー・コントロールのビットの説明 Bits Bit Name Settings 説明 Reset Access

7 APWDN_EN 自動パワーダウンのイネーブル。自動パワーダウンは、2048 個の連続するゼロ入力サンプルを受信したときに自動的に IC を低消費電力状態に設定します。

0x1 R/W

0 自動パワーダウンのディスエーブル。

1 Auto Power-Down Enabled.APWDN_EN = 1 の場合、2048 個の連続するゼロ入力サンプルを受信したときにデバイスが自動的にパワーダウンします。デバイスは、1 つの非ゼロ・サンプルを受信したときに自動的にパワーアップします。

6 BSNS_PWDN バッテリ電圧検知パワーダウン。 0x0 R/W

0 バッテリ電圧検知パワー・オン。

1 バッテリ電圧検知パワー・オフ。

[5:2] RESERVED 予約済み 0x0 R/W

1 S_RST ソフトウェアの完全リセット。 0x0 W

0 通常動作。

1 すべてのブロックと I2C レジスタのリセット。

0 SPWDN マスター・ソフトウェア・パワーダウン。ソフトウェア・パワーダウンは、I2C インターフェースを除くすべてのブロックを低消費電力状態に設定します。

0x1 R/W

0 通常動作。

1 ソフトウェア・マスター・パワーダウン。

ゲイン／エッジ・コントロール・レジスタ Address:0x01, Reset:0x01, Name:Gain and Edge Control

[7:5] RESERVED [1:0] ANA_GAIN (R/W) Amp Analog Gain Selection

00: 8.4V Full-Scale Gain Mapping. 01: 12.6V Full-Scale Gain Mapping. 10: 14V Full-Scale Gain Mapping. 11: 15V Full-Scale Gain Mapping.

[4] EDGE (R/W) Edge Rate Control

0: Normal Operation. 1: Low EMI Mode Operation.

[3:2] RESERVED

[7] APWDN_EN (R/W) Auto Power-Down Enable

0: Auto Power-Down Disabled. 1: Auto Power-Down Enabled.

[0] SPWDN (R/W) Master Software Power-Down

0: Normal Operation. 1: Software Master Power-Down.

[6] BSNS_PWDN (R/W) Battery Voltage Sense Power-Down

0: Battery Voltage Sense Powered On. 1: Battery Voltage Sense Powered Off.

[1] S_RST (W) Full Software Reset

0: Normal Operation. 1: Reset all blocks and I2C registers.

[5:2] RESERVED


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表 22. ゲイン／エッジ・コントロールのビットの説明 Bits Bit Name Settings 説明 Reset Access


4 EDGE エッジ・レートの制御。出力段のエッジ速度を制御します。低 EMI 動作モードではエッジ速度が低下し、EMI および電力効率が低下します。

0x0 R/W

0 通常動作。

1 低 EMI モード動作。


[1:0] ANA_GAIN アンプのアナログ・ゲインの選択。 0x1 R/W

00 8.4 V フルスケール・ゲイン・マッピング。

01 12.6 V フルスケール・ゲイン・マッピング。

10 14 V フルスケール・ゲイン・マッピング。

11 15 V フルスケール・ゲイン・マッピング。

DAC コントロール・レジスタ Address:0x02, Reset:0x32, Name:DAC Control

表 23. DAC コントロールのビットの説明 Bits Bit Name Settings 説明 Reset Access

7 DAC_HV DAC ハード・ボリューム。 0x0 R/W

0 ソフト・ボリューム・ランピング。

1 ハード／即時ボリューム変更。

6 DAC_MUTE DAC ミュート制御。 0x0 R/W

0 DAC ミュート解除。

1 DAC ミュート。

5 DAC_HPF DAC ハイパス・フィルタのイネーブル。 0x1 R/W

0 DAC ハイパス・フィルタはオフ。

1 DAC ハイパス・フィルタはオン。

4 DAC_LPM DAC 低消費電力モード・イネーブル。 0x1 R/W

0 DAC 低消費電力モードはオフ。

1 DAC 低消費電力モードはオン。

3 RESERVED 予約済み 0x0 R/W

［2:0］ DAC_FS DAC サンプル・レートの選択。 0x2 R/W

000 8 kHz ～ 12 kHz サンプル・レート。



011 64 kHz ～ 96 kHz サンプル・レート�

ssm3515: 31 w、フィルタレス、デジタル入力付きクラス d ......31 w...

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