the brazil-ip network projeto de testabilidade guido araujo outubro 2005 automatic test pattern...
TRANSCRIPT
The Brazil-IP Network
Projeto de Testabilidade
Guido AraujoOutubro 2005
Automatic Test Pattern Generation
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
Projeto, Fabricação e Comercialização de CIs
DH
PROJETO
FAB 1
FABRICAÇÃO TESTE MERCADO
FAB 2
Permite negociar preço e prazo !!
99% erros !!
1% erros !!Erro: volta !!
The Brazil-IP Network
Testabilidade
Como garantir que todos os milhões de fios e transistores deste die estão corretos ?
The Brazil-IP Network
Aspectos Econômicos
• Custo do teste – Geração e aplicação
• As alternativas:– US$ 0.3 para detectar o defeito no chip– US$ 3.0 para detectar o defeito na placa– US$ 30.0 para detectar o defeito no sistema– US$ 300.0 para detectar o defeito no campo
The Brazil-IP Network
Aspectos Econômicos (cont.)
• Cálculo do custo– Defect-Level (DL): % de componentes entregues com defeito– Yield (Y): rendimento do processo de manufatura– Fração testada (T): % de possíveis defeitos que foram testados
DL = 1 – Y (1-T)
T = 1 – log (1 – DL) / log Y
Exemplo:
DL = 2%, Y = 10% T = 0.9912 Desirable DL = 10 / 106 ou 0.001% Na indústria: DL = 200 / 106
Cost (US$)
T (%)
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
Modelos de Falha
• Stuck-at• Stuck-open• Stuck-on • Bridging• Gate delay• Path delay
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-at (s-at)– Modela muito bem curtos e aberturas de fios– Pode ser aplicado tanto a nível de porta como em circuitos
CMOS
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
X0
1 está s-a-0
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-at (s-at)– Modela muito bem curtos e aberturas de fios– Pode ser aplicado tanto a nível de porta como em circuitos
CMOS
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
X0
1 está s-a-0
{Vetor de teste
1
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-at (s-at)– Modela muito bem curtos e aberturas de fios– Pode ser aplicado tanto a nível de porta como em circuitos
CMOS
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
X0
1 está s-a-0
{Vetor de teste
1
0
D
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-at (s-at)– Modela muito bem curtos e aberturas de fios– Pode ser aplicado tanto a nível de porta como em circuitos
CMOS
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
X0
1 está s-a-0
{Vetor de teste
1
0
D
0 1
D
ERRO !!
The Brazil-IP Network
Modelos de Falha (cont.)
• Agora é com você (5 min.) !– Quem eu ? Sim, você mesmo….
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
X
1
4 está s-a-1
{Vetor de teste ?
The Brazil-IP Network
Modelos de Falha (cont.)
• Modelo s-at para CMOS– Modelar redes nMOS ou pMOS como portas
V y
V DD
V x 1
V x 2
x 1
x 2
3 y X
1
2
Usando rede nMOS
1
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-open (s-op)– Modela transistores em aberto
V y
V DD
V x 1
V x 2
x 1
x 2
y
x 1 x 2
1 1
0 1
1 1
1 0
0
1
1
0
y Teste para
} 1 s-op
} 3 s-op ou 4 s-op
} 2 s-op
1 2
3
4
Demora a descarregarÉ preciso fazer isto antes
01 = em s-a-1x 1
10 = em s-a-1x 2
11 = em s-a-0x 2 x 1
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-on (s-on)– Modela transistores em curto
V y
V DD
V x 1
V x 2
1 2
3
4
x 1 x 2
0 1
s-on
T3
V DD
R p
R n 2
R n + 2
V y =
IDDQ
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-on (s-on)– Modela transistores em curto
V y
V DD
V x 1
V x 2
1 2
3
4
x 1 x 2
1 1
T1
s-on
V DD
R p
R n 2
R n + 2
V y =
IDDQ
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-on (s-on)– Modela transistores em curto
V y
V DD
V x 1
V x 2
1 2
3
4
x 1 x 2
0 1
1 1
T1
s-on
T3
V DD
R p
R n 2
R n + 2
V y =
V DD
R p
R n 2
R n + 2
V y =
Como distinguir ?
IDDQ
The Brazil-IP Network
Modelos de Falha (cont.)
• Stuck-on (s-on)– Modela transistores em curto
V y
V DD
V x 1
V x 2
1 2
3
4
x 1 x 2
0 1
1 1
T1
s-on
T3
V DD
R p
R n 2
R n + 2
V y =
V DD
R p
R n 2
R n + 2
V y =
Como distinguir ? Usar Built-In Current Sensing BICSIDDQ
10%-15% atrasoDe outra forma somente cobre 50% dos s-on
The Brazil-IP Network
Modelos de Falha (cont.)
• Bridging – Modela curto entre sinais de circuitos CMOS
V y2
V DD
V x 1
V x 2
1 2
3
4
V y
V DD
7 8
9
10
5
6
V DD
V x 3
V y1
101 = Valor intermediário entre 0 Vdd mais para 0 (bridge comporta-se como wire-and)
The Brazil-IP Network
Modelos de Falha (cont.)
• Bridging – Modela curto entre sinais de circuitos CMOS
V y2
V DD
V x 1
V x 2
1 2
3
4
V y
V DD
7 8
9
10
5
6
V DD
V x 3
V y1
011 = Valor intermediário entre 0 Vdd mais para Vdd (bridge comporta-se como wire-or)
The Brazil-IP Network
Modelos de Falha (cont.)
• Bridging – Modela curto entre sinais de circuitos CMOS
V y2
V DD
V x 1
V x 2
1 2
3
4
V y
V DD
7 8
9
10
5
6
V DD
V x 3
V y1
011 = Valor intermediário entre 0 Vdd mais para Vdd (bridge comporta-se como wire-or)
101 = Valor intermediário entre 0 Vdd mais para 0 (bridge comporta-se como wire-and)
USAR BICS !
The Brazil-IP Network
Modelos de Falha (cont.)
• Transisiton (gate) Delay – Captura problemas de transição lógica na porta– Aplicar uma transição (0 – 1 ou 1 – 0)
B
6
G1
G2
G3 4
5
A
X
The Brazil-IP Network
Modelos de Falha (cont.)
B
6
G1
G2
G3 4
5
X{Vetores de teste
1
A
•Transisiton (gate) delay
The Brazil-IP Network
Modelos de Falha (cont.)
B
6
G1
G2
G3 4
5
X{Vetores de teste
1
A
•Transisiton (gate) delay
0
The Brazil-IP Network
Modelos de Falha (cont.)
B
6
G1
G2
G3 4
5{Vetores de teste
1 - 1
0 - 1
A
X
Vdd
Atraso na porta !!
•Transisiton (gate) delay
The Brazil-IP Network
Modelos de Falha (cont.)
• Path Delay – Captura problemas de transição lógica (RC)– Aplicar uma transição (0 – 1 ou 1 – 0)
6
G3 4
5
A
Vdd
The Brazil-IP Network
Modelo de Falhas em CMOS
• Método Reddy-Agrawal-Jain – Mapear falhas em circuitos CMOS no modelo de portas– Falhas s-op e s-on nos transistores e s-at nos sinais são mapeadas
para falhas s-at em um modelo de portas– Em seguida algoritmos de ATPG para portas é utilizado para gerar
os vetores de teste
• Mapeamento– Duas fases:
• REDUCE: Redução das redes nMOS/pMOS• EQUIVALENT: Conversão das redes reduzidas para circuitos
com portas lógicas
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
REDUCE
1. Associar um índice único para cada transistor da rede
2. Substituir cada conexão série-paralelo por um único transistor, associando um conjunto de índices com o novo transistor
3. Repetir (2) até que nenhuma nova redução seja possível
4. Rotular todos os nós da rede reduzida com inteiros e cada entrada com letras
5. Determinar cada caminho acíclico de VDD para o nó de saída e expressar o mesmo como produto dos rótulos dos transistores no caminho
6. Derivar a função Gf como a soma de produtos de (5)
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
• Exemplo de redução
V f
V DD
V x 1
V x 2
V x 3
1
2
3
4
56
V DD
{1,2,3}
{4,5,6}
A
B
Gf = A
Gf = B
pMOS
nMOS
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
EQUIVALENT
1. Para cada transistor na rede reduzida rotulado derivar o circuito equivalente a partir do conjunto de índices que o forma da seguinte maneira:
– Se a rede for pMOS substituir conexões série (paralela) por portas AND (OR) e complemente as entradas
– Se a rede for nMOS substituir conexões série (paralela) por portas AND (OR) e complemente a saída
2. Usando portas AND e OR combine as saídas dos circuitos em (1) para implementar Gf
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
• Exemplo de equivalência
1
2
3
4
56
V f
V DD
V x 1
V x 2
V x 3
4
5
6
x 2
x 3
x 1
Gf = B
pMOS
nMOS
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
• Exemplo de equivalência
1
2
3
4
56
V f
V DD
V x 1
V x 2
V x 3
1
2
x 2
x 3
3
x 1
Gf = A
pMOS
nMOS
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
• Exemplo de equivalência
1
2
3
4
56
V f
V DD
V x 1
V x 2
V x 3
1
2
x 2
x 3
3
x 1
Gf = A
4
5
6
x 2
x 3
x 1
Gf = B
Somente é preciso um dos dois
pMOS
nMOS
The Brazil-IP Network
Modelo de Falhas em CMOS(cont.)
• Mapeamento de falhas
c
a
b
x 2
x 3
x 1
Gf = B
x1 s-a-1 (0) linha c s-a-1 (0)
Falha no circuito Falha no modelo
1
2
3
4
56
V f
V DD
V x 1
V x 2
V x 3 T6 s-on (op) linha a s-a-1 (0)
Vf s-a-0 (1) linha d s-a-0 (1) T1 s-on (op) linha b s-a-0 (1)
d
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
Equivalência e Colapso de Falhas
• Falhas equivalentes– Conjunto de falhas que resultam no mesmo efeito
na saída do circuito
x 1
x 2
x 3
6
X
G1
G2
G3 04
1
2
3
5
X
1
X
1
X
1
X0
The Brazil-IP Network
Equivalência e Colapso de Falhas (cont.)
• Colapso de falhas– Técnica usada para reduzir o número de falhas que
precisam ser consideradas para teste– Vários resultados (teoremas)– Teorema importante:
O conjunto de testes s-at para os checkpoints cobre todas as falhas simples em todos os sinais do circuito
– Checkpoints: PIs e Branches
The Brazil-IP Network
Equivalência e Colapso de Falhas (cont.)
• Colapso de falhas
x 1
x 2
x 3
6
X
G1
G2
G3 04
1
2
3
5
X
1
X
1
X
16
G3 6
7
X
0
x 4
x 1
x 2
x 3
6
X
G1
G2
G3 0
4
1
2
3
5
X
1
X
16
G3 6
7
x 4
Somente precisa nos checkpoints !!
X
0
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
Algoritmos para ATPG
• Automatic Test Pattern Generation (ATPG)– Gerar vetores de testes para o circuito– Algoritmos para ATPG devem ser capazes de:
• ativar uma falha dentro do circuito (controlabilidade) e • identificar alterações nas saídas (observabilidade)
– Número de vetores é muito grande muito grande (bilhões)(bilhões)– Tempo de teste não pode ser prolongado
• Objetivos de ATPG– Maximizar a cobertura (test coverage) dos vetores de test (test set)– Minimizar o test set para uma dada cobertura
The Brazil-IP Network
Algoritmos para ATPG (cont.)
• ATPG usando modelo de portas– Algoritmo D– Método PODEM– Método FAN
• ATPG usando modelo de transistores – Método de Chiang-Vrasenic– Método de Agrawal-Reddy
The Brazil-IP Network
Algoritmo D
• Objetivo – Gerar vetores de teste para circuitos baseados em lógica
booleana
• Funcionamento em duas fases– D-drive: ativação da falha– Justificaticação: verifica se as PIs estão consistentes
x
The Brazil-IP Network
Algoritmo D (cont.)
• Cobertura Singular– Maneira compacta de representar a tabela verdade
x 1
x 2
0 x
x 0
1 1
1
1
0
1
2
3
(a) Tabela verdade
x 1 x 2
0 0
0 1
1 0
1 1
1
1
0
1
y
y
(b) Cobertura singular
1 2 3
The Brazil-IP Network
Algoritmo D (cont.)
• Cubo-D de uma falha– Vetor de entrada que ativa a falha com D ou
x 1
x 2
1
2
3y
Cubos-D
D
X
1 2 3
0 x
x 0
1 1
0 1
D
D
D
1 0 D
D
y em s-a-0
x 1 em s-a-0
x 1 em s-a-0
X
X y em s-a-1 ou x1, x2 em s-a-0
y em s-a-0
The Brazil-IP Network
Algoritmo D (cont.)
• Cubos-D propagação– Propagar vetores de teste para a saída da porta
x 1
x 2
1
2
3y
1 2 3
1 D
D 1
D D
0 D
0 D
D
D
D
D
D
D
D D
The Brazil-IP Network
Algoritmo D (cont.)
• Resumo dos cubos
– Cubos-D da falha
– Cubos-D de propagação
x1/x2
0
1
D
X
D
0 1 D D X
D D 1 1 D D D D D X
1 D
1 D
D X
Y
x 1
x 2
1
2
3y
The Brazil-IP Network
Algoritmo D (cont.)
• Intersecção de cubos-D– A = (a1, a2, …., an) e B = (b1, b2, …., bn)
– ai e bi {0, 1, x, D, }
D
x
ai bi
x
Φ se ai <> bi
ai
bibi
ai
ai bi ai se ai = bi
ai bi
A = (0, 1, D, D, x, x, 0)B = (0, 1, D, D, x, 0, x) C = (0, 1, D, 0, 1, x, 0)
A . B = (0, 1, D, D, x, 0, 0)
A . C = Φ
.
The Brazil-IP Network
Algoritmo D (cont.)
Algoritmo D
1. Determinar os cubos-D de uma falha
2. D-drive– Intersecção dos cubos-D com os cubos de propagação das porta
sucessoras
3. Consistência– Justificar os valores lógicos derivados em (1) nas entradas
primárias do circuito
The Brazil-IP Network
Algoritmo D (cont.)
• Cubos-D falha
x 1
x 2
1
2
x 3 3
6
G1 a 1 x
b x 1
Porta Cubo 1 2 3 4 5 6
G1
G2
G3
5
c 0 0 D
G2 d 0 D
e 1
G3 f 0 x D
g x 0 D
h 1 1
Cubos-D falha
4
D
D
D
D
The Brazil-IP Network
Algoritmo D (cont.)
• Cubos-D propagação
x 1
x 2
x 3
6
G1 i D 0
j 0 D
Porta Cubo 1 2 3 4 5 6 G1
G2
G3
G2 k D
G3 l D 1
m 1 D D
Cubos-D propagação
D
D
D
4
1
2
3
5
The Brazil-IP Network
Algoritmo D (cont.)
• Chegou a hora de rodar o algoritmo !– Ativar falha– D-drive– Justificar PIs
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
0X
The Brazil-IP Network
Algoritmo D (cont.)
x 1
x 2
1
2
x 3 3
06X
G1
G2
G3
5
0
0D
4
• Ativar falha– Usar o cubo-D da falha
c n = c 0 0 D
Cubo 1 2 3 4 5 6
The Brazil-IP Network
Algoritmo D (cont.)
x 1
x 2
1
2
x 3 3
06X
G1
G2
G3
5
0
0D
D-Drive
4
• D-drive– Propagar usando cubo-D de propagação
n = c 0 0 D
Cubo 1 2 3 4 5 6
k = n . l 0 0 D 1 D
c
l
D
The Brazil-IP Network
Algoritmo D (cont.)
n = c 0 0 D
Cubo 1 2 3 4 5 6
m = k . d 0 0 0 D 1
vetor de teste = (0, 0, 0)
k = n . l 0 0 D 1 D
x 1
x 2
1
2
x 3 3
06X
G1
G2
G3
5
0
0
0 1
D
D
D
Justify
4
• Justify– Justificar PIs usando cubos-D propagação
l
m
c
The Brazil-IP Network
Algoritmo D (cont.)
• Agora é com vocês (10 min.) !
x 1
x 2
x 3
6
G1
G2
G3 4
1
2
3
5
1X
The Brazil-IP Network
PODEM
• Path Oriented Decision Making– É um algoritmo de banch-and-bound no qual
são avaliados vetores de teste rejeitando aqueles para os quais:
(a) Bloqueia-se a observabilidade da saída
1
2
D
01
The Brazil-IP Network
PODEM (cont.)
• Path Oriented Decision Making– É um algoritmo de banch-and-bound no qual
são avaliados vetores de teste rejeitando aqueles para os quais:
(a) Bloqueia-se a observabilidade da saída
(b) O valor lógico propagado é igual ao valor da falha
1
2
0X
1
1
2
D
0
0
1
The Brazil-IP Network
PODEM (cont.)
• Path Oriented Decision Making– É um algoritmo de banch-and-bound no qual
são avaliados vetores de teste rejeitando aqueles para os quais:
(a) Bloqueia-se a observabilidade da saída
(a) O valor lógico propagado é igual ao valor da falha
(b) Não se consegue propagar um sinal de volta para as PIs
G2
x 3 3
6
G3
5
1 0
4….. D
1
conflito
1
2
0X
1
1
2
D
0
0
D
1
The Brazil-IP Network
PODEM (cont.)
• Exemplo
x 1
1
2
10
9
8
x 2
x 3
x 4
x 5
3
4
6
7
x 2
x 1
x 3
x 4
x 5
start
0
0
0
0
0
1
1
1
1
1
1
0
0
1
1
X 0 0
1
1
Vetor de teste (1, 0, 0, 1, 1)
The Brazil-IP Network
FAN
• Fanout-Oriented Test Generation– É uma variação de PODEM com as seguintes extensões
(a) Ao invés de parar nas PIs, backtracking pode parar em linhas internas
(b) Ao invés de tentar satisfazer um objetivo, FAN usa múltiplos procedimentos de backtrace
The Brazil-IP Network
FAN (cont.)
• Algumas definições– Bound line: linha que é alcançada a partir de pelo
menos um feixe– Free line: linha que não é bound– Head line: free line que alimenta uma bound line
diretamente
…..
Bound lines
Head lines
The Brazil-IP Network
FAN (cont.)
• ExemploM
E
F
A
B
C
G
J
H
K
L
1
0
0
1
1
1
A
B
C
0 1J
PODEM FAN
1
0CONFLITO !
FAZER TESTE DE J = 0 PRIMEIRO
The Brazil-IP Network
Fluxo em ATPG
• ATPG aleatório– Gera padrão aleatório
– Determina falhas cobertas
– Guarda padrão
– Cobertura até: 60%
• ATPG Determinístico– Termina o resto até 99.99%
– Usa algoritmos determinísticos (ex. Algoritmo-D)
Padrão aleatório
Detecta algumafalha ?
Simulação de falhas
Aceita padrão
Cobertura aceitável ?
n
n
s
s
ATPG Determinístico
60% ?
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
Teste Funcional
• Vantagens– Reduzir o tempo de geração do teste– Produção mais rápida de vetores de teste para o circuito
• Método– Identificar vetores de ativação funcional– Executar o Algoritmo-D para o módulo– Realizar simulação de falhas para identificar falhas
capturadas
The Brazil-IP Network
Teste Funcional
FA
x n –1
c n c n 1 ”
y n 1 –
s n 1 –
FA
x 1
c 2
y 1
s 1
FAc 1
x 0 y 0
s 0
c 0
MSB position LSB position
• Exemplo– Detectar a falha c2-a-0 na saída c2 do FA1
x
The Brazil-IP Network
Teste Funcional (cont.)
• Computar entrada para Algortimo-D– Cobertura singular e cubos-D falha– D-cubos de propagação HA
A/B
0
1
D
X
D
0 1 D D X
0 0 0 0
0 1 D D X
D
D
D 0 X
0 X
0 X X X X
0
0
0 D
A/B
0
1
D
X
D
0 1 D D X
0 1 D D X
1 0 D D X
D D 0 1 X
D D 1 0 X
X X X X X
S
A B
SC
C
The Brazil-IP Network
Teste Funcional
FA
x n –1
c n c n 1 ”
y n 1 –
s n 1 –
FA
x 1
c 2
y 1
s 1
FAc 1
x 0 y 0
s 0
c 0
MSB position LSB position
• Método– Cubo de propagação para D em C2: x1y1 = 10 e c1 = 1
– Propaga D adiante usando x2y2 = 00, etc…
– Justifica c1 = 1 fazendo x0y0 = 10 e c0 = 1
xD
1 0
1
The Brazil-IP Network
Teste Funcional
FA
x n –1
c n c n 1 ”
y n 1 –
s n 1 –
FA
x 1
c 2
y 1
s 1
FAc 1
x 0 y 0
s 0
c 0
MSB position LSB position
• Método– Cubo de propagação para D em C2: x1y1 = 10 e c1 = 1
– Propaga D adiante usando x2y2 = 00, etc…
– Justifica c1 = 1 fazendo x0y0 = 10 e c0 = 1
xD
1 0
1
1 0
1
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
ATPG Sequencial
• Modelo– Usado em máquinas estado– Os sinais internos dependem não somente das entradas (PIs) mas
também das variáveis de estado (SIs).– Ativar a falha depende de ajustar PI e SI– Tem que levar a máquina para o estado adequado !!
FFs
PI
SI (n)
SI (n+1)
POx
The Brazil-IP Network
ATPG Sequencial (cont.)
• E agora ?– Desenrolar a máquina por vários estados– Usar ATPG combinacional (Algoritmo-D) e torcer !!– Cobertura menor e mais demorado
PI(0)
SI (0) SI (1)
PO(0) PI(1) PO(1) PI(2)
SI (2) SI (3)
PO(2) PI(3) PO(3)
x x x x
SI (4)
The Brazil-IP Network
Resumo
• Introdução à teste
• Modelos de falha
• Equivalência e colapso de falhas
• Algoritmos para ATPG
• Teste funcional
• ATPG sequencial
• Teste de memórias
The Brazil-IP Network
Teste de Memórias
• Modelo de falhas funcional– Curto/aberto nas células e entre elas– Decodificador em aberto– Sensitividade ao padrão
• Muito frequente• READ/WRITE em uma célula altera valor de todas as outras
– Recuperação de escrita• READ após WRITE não retorna valor escrito
– Doença do sono • Valores na célula são perdidos antes do hold-time
The Brazil-IP Network
Testes de Memória (cont.)
• Column bar:– Testa falhas stuck-at e curtos entre
células adjacentes
1. WRITE 1’s (0’s) nas colunas pares (ímpares)
2. READ todas as células
3. Repete (1) e (2) com valores complementares
1 0 1 0
1 0 1 0
1 0 1 0
1 0 1 0
The Brazil-IP Network
Testes de Memória (cont.)
• Xandrez:– Testa falhas stuck-at e curtos entre
células adjacentes (diagonal)
1 0 1 0
0 1 0 1
1 0 1 0
0 1 0 1
The Brazil-IP Network
Testes de Memória (cont.)
• Ping-pong:– Verifica impacto em todas as outras
células
– WRITE ci
– READ cj, j <> i
1
Complexidade: n2
1 WRITE n – 1 READs n vezes
n (1 + (n – 1))
The Brazil-IP Network
Testes de Memória (cont.)
• Row-Column Ping-pong:– Verifica impacto nas outras células
da linha/coluna
– WRITE ci
– READ cj, j <> i
1
Complexidade: n3/2
1 WRITE 2 (n1/2 – 1) READs n vezes
n (1 + 2 (n1/2 – 1) )
The Brazil-IP Network
Testes de Memória (cont.)
• Marching ones and zeros:– Testa leitura e escrita em todas as células sequencialmente
1. For for I = 0, 1, 2,…., n - 1 WRITE (ci 0)
2. For i = 0, 1, 2,…., n – 1 do READ (ci = 0), if not error ! WRITE (ci 1) READ (ci = 1), if not error !
3. For i = n - 1, n - 2,…., 1 do READ (ci = 1), if not error ! WRITE (ci 0) READ (ci = 0), if not error !
4. Repete (1) - (3) com valores complementares
Complexidade: 14n
3n WRITEs
4n READs
2 vezes
2 (3n + 4n)
The Brazil-IP Network
Testes de Memória (cont.)
• Walking ones-and-zeros:– Testa leitura e escrita avaliando impacto do teste
1. For i = 0, 1, 2,…., n - 1
WRITE (ci 0)
2. For i = 0, 1, 2,…., n – 1 do
WRITE (ci 1)
READ (cj = 0) j <> i, if not error !
READ (ci = 1)
WRITE (ci 0)
4. Repete (1) - (2) com valores complementares
Complexidade: n2
3n WRITEs
n READs
n-1 FULL PING-PONG
2 vezes
2 (3n + n + n (n –1))
The Brazil-IP Network
Testes de Memória (cont.)
• Galloping ones-and-zeros:– Testa leitura e escrita em todas as células avaliando impacto
– For i = 0, 1, 2,…., n - 1
WRITE (ci 0)
2. For i = 0, 1, 2,…., n – 1 do
WRITE (ci 1)
For j = i, i+1, i+2,…., n – 1 do
READ (cj+1 = 0), if not error !
READ (ci = 1), if not error !
4. Repete (1) - (2) com valores complementares
Complexidade: n2
2n WRITEs
n READs
n-1 FULL PING-PONG
2 vezes
2 (2n + n (n –1))