ultrascale+ device integrated block for pci express v1 - xilinx...ultrascale+ device integrated...

UltraScale+ Device Integrated Block for PCI Express v1.1

LogiCORE IP 製品ガイド

Vivado Design Suite

PG213 2016 年 10 月 5 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

UltraScale+ Device Block for PCIe v1.1 2PG213 2016 年 10 月 5 日 japan.xilinx.com

目次

IP の概要

第 1 章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

第 2 章: 製品仕様準拠する規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10リソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10利用可能な PCI Express 用統合ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10GT のロケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13コンフィギュレーション空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

第 3 章: コアを使用するデザインTandem コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103AXI4-Stream インターフェイスの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104パワーマネージメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225割り込みリクエストの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228受信メッセージインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232コンフィギュレーションマネージメントインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235リンクトレーニング: 2 レーン、 4 レーン、 8 レーン、および 16 レーンコンポーネント . . . . . . . . . . . . . . . . . . . 237レーン反転 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

第 4 章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

第 5 章: サンプルデザインサンプルデザインの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265コアの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280サンプルデザインの合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

第 6 章: テストベンチエンドポイント用ルートポートモデルテストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282ルートポート用のエンドポイントモデルテストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

https://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG213&Title=UltraScale+%20Devices%20Integrated%20Block%20for%20PCI%20Express%20v1.1%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.1&docPage=2


付録 A: 移行およびアップグレードUltraScale から UltraScale+ デバイスへのデザイン移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

付録 B: GT のロケーションVirtex UltraScale+ デバイスの GT のロケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304Kintex UltraScale+ デバイスの GT のロケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307Zynq UltraScale+ デバイスの GT のロケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

付録 C: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317


UltraScale+ Device Block for PCIe v1.1 4PG213 2016 年 10 月 5 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクスの UltraScale+ Device Integrated Block for PCIe ソリューション IP コアは、 UltraScale+™ デバイスで使用する、高帯域かつスケーラブルで信頼性の高いシリアルインターコネクトの構築ブロックソリューションです。このコアは、1 レーン、 2 レーン、 4 レーン、 8 レーン、および 16 レーンのエンドポイントコンフィギュレーションをサポートし、Gen1 (2.5GT/s)、 Gen2 (5.0GT/s)、および Gen3 (8GT/s) スピードに対応します。『PCI Express Base Specification rev3.1』[参照 2] に準拠しています。このソリューションは、カスタマーユーザーインターフェイス用の AXI4-Stream インターフェイスをサポートしています。

機能

• 『PCI Express Base Specification 3.1』 [参照 2] に準拠

• PCI Express エンドポイント、レガシエンドポイントまたはルートポートモード

• x1、 x2、 x4、 x8、 x16 のリンク幅

• Gen1、 Gen2、 Gen3 のリンクスピード

• カスタマーロジック接続する AXI4-Stream インターフェイス

• 内部ロジックデータパスおよびデータインターフェイスでのパリティ保護

• アドバンスエラーレポート (AER) および End-to-End CRC (ECRC)

• トランザクションのバッファリングに使用するブロック RAM

• 仮想チャネル x 1、トラフィッククラス x 8

• 最大 4 つの Physical Function (PV) および 252 の Virtual Function (VF)

• ビルトインのレーン反転およびレシーバーのレーン間スキュー調整

• 完全にコンフィギュレーション可能な 3 x 64 ビットまたは 6 x 32 ビットのベースアドレスレジスタ (BAR)

機能の一覧は、「機能概要」を参照してください。

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+

サポートされる

ユーザーインターフェイス

AXI4-Stream

リソースPerformance and Resource Utilization

(ウェブページ)

コアに含まれるもの

デザインファイル Verilog

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイル XDC

シミュレーションモデル

Verilog

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』

を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノートガイド、インストールおよびライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=pcie4-uscale-plus.htmlhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=pcie4-uscale-plus.htmlhttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.3;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.3;t=vivado+release+noteshttp://japan.xilinx.com/supporthttp://japan.xilinx.com/supporthttp://japan.xilinx.com/supporthttp://japan.xilinx.com/supporthttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.3;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.3;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.3;t=vivado+release+noteshttps://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG213&Title=UltraScale+%20Devices%20Integrated%20Block%20for%20PCI%20Express%20v1.1%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.1&docPage=4


第 1 章

概要UltraScale+ Device Integrated Block for PCIe® コアは、 UltraScale+™ デバイスで使用する高帯域幅でスケーラブルなシリアルインターコネクトの構築ブロックであり、 UltraScale+ デバイス内の統合ブロックをインスタンシエートします。

重要: UltraScale デバイスにデザインをインプリメントする場合は、『UltraScale Devices Gen3 Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG156) [参照 3] を参照してください。

図 1-1 に、このコアのインターフェイスを示します。



第 1 章: 概要

X-Ref Target - Figure 1-1

図 1-1: コアのインターフェイス



第 1 章: 概要

機能概要

Integrated Block for PCI Express (PCIe®) ソリューションの GTH および GTY トランシーバーは、 1 レーン、 2 レーン、4 レーン、 8 レーン、および 16 レーン動作をサポートし、ラインレートは 2.5GT/s (Gen1)、 5.0GT/s (Gen2)、および 8.0GT/s (Gen3) に対応しています。またエンドポイントおよびルートポートコンフィギュレーションがサポートされています。

カスタマーユーザーインターフェイスは、 AMBA® AXI4-Stream インターフェイスに準拠しています。このインターフェイスでは、リクエスターインターフェイス、コンプリーションインターフェイス、およびメッセージインターフェイスを個別にサポートします。これによって、データアライメントとパリティチェックに柔軟性が備わります。データのフロー制御は、受信および送信方向でサポートされています。さらに送信方向では、進行中トランザクションの中断がサポートされています。オプションの連続トランザクションでは、ストラドルを使用してより高いリンク帯域幅を提供します。

このコアの特長は次のとおりです。

• 『PCI Express Base Specification 3.1』 [参照 2] に準拠

• PCI Express エンドポイント、レガシエンドポイントまたはルートポートモード

• x1、 x2、 x4、 x8、 x16 のリンク幅

• Gen1、 Gen2、 Gen3 のリンクスピード

• カスタマーロジックに接続する AXI4-Stream インターフェイス

° 64 ビット /128 ビット /256 ビット /512 ビットに設定可能なデータパス幅

° イニシエーター /ターゲット、リクエスト /コンプリーションの 4 つの独立したストリーム

• 内部ロジックデータパスおよびデータインターフェイスでのパリティ保護

• アドバンスエラーレポート (AER) および End-to-End CRC (ECRC)

• トランザクションのバッファリングに使用するブロック RAM

° 16 KB - リプレイバッファー

° 4 KB または 16 KB に構成可能 - 受信ポステッドトランザクション FIFO

° 8 KB、 16 KB または 32 KB に構成可能 - 受信コンプリーショントランザクション FIFO

° ブロック RAM の ECC 保護機能を使用

• 仮想チャネル x 1、トラフィッククラス x 8

• マルチファンクションおよびシングルルート I/O 仮想化 (SR-IOV) をサポート

° 最大 4 つの Physical Function (PF)

° 最大 252 の Virtual Function (VF)

• ビルトインのレーン反転およびレシーバーのレーン間スキュー調整

• 完全にコンフィギュレーション可能な 3 x 64 ビットまたは 6 x 32 ビットのベースアドレスレジスタ (BAR)

° 拡張 ROM BAR をサポート

• 最大ペイロードサイズ: 128、 256、 512、および 1024 バイト

• 次のすべての割り込みタイプをサポート

° INTx

° 32 のマルチベクター MSI 機能

° オプションで使用される最大 2048 のベクターを備えた MSI-X 機能、ビルトイン MSI-X ベクターテーブル

• ビルトインイニシエーター読み出しリクエスト /コンプリーションタグマネージャー

° 最大 256 の未処理イニシエーター読み出しリクエストトランザクションをサポート



第 1 章: 概要

• DRP ポートをサポート

• 高性能アプリケーションを可能にする機能

° AXI4 ストリーミングトランザクション層パケット (TLP) のリクエスターコンプリーションインターフェイスへのストラドル

° 最大 256 の Rx コンプリーションヘッダークレジットおよび 32 KB の Rx コンプリーションペイロード空間

° 受信データパスにおけるトランザクションの実行順序入れ替えをサポート

° アドレス変換サービス (ATS) のメッセージ表示

° アトミック操作トランザクションをサポート

° TLP Processing Hints (TPH)

• 使用が簡単でコンフィギュレーション可能な機能をサポート

° 受信トランザクションの BAR および ID ベースのフィルタリング

° オプション機能の ASPM

° コンフィギュレーション拡張インターフェイス

° AXI4 Stream インターフェイスアドレスアラインモード

° PCI Express (MCAP) を経由するコンフィギュレーションおよび 100 ms の電源投入-コンフィギュレーション時間 (今後の IP リリースでサポート予定)

° デバッグおよび診断インターフェイス

アプリケーション

このコアのアーキテクチャは、性能、コスト、スケーラビリティ、機能の拡張性、および絶対的な信頼性を重視し、コンピューティングや通信をターゲットとする多様なアプリケーションを可能にします。代表的なアプリケーションは次のとおりです。

• データ通信ネットワーク

• 電気通信ネットワーク

• ブロードバンドアプリケーション (有線/無線)

• ネットワークインターフェイスカード

• チップ間およびバックプレーンインターフェイスカード

• 多様なアプリケーションに対応するためのサーバーアドインカード

サポートされていない機能

PCI Express Base 仕様 3.1 には数多くのオプション機能があります。これらのうちサポートされない一部機能を次に示します。

• アドレス変換サービスは実装されませんが、外部のソフトロジックに実装することは可能です。

• スイッチポート

• Resizable BAR (RBAR) の拡張機能



第 1 章: 概要

ライセンスおよび注文情報

UltraScale+ Device Integrated Block for PCIe コアは、ザイリンクスエンドユーザーライセンス規約のもと Vivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE™ IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txthttp://japan.xilinx.com/products/intellectual-property.htmlhttp://japan.xilinx.com/about/contact.htmlhttps://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG213&Title=UltraScale+%20Devices%20Integrated%20Block%20for%20PCI%20Express%20v1.1%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.1&docPage=9


第 2 章

製品仕様

準拠する規格

UltraScale+ Device Integrated Block for PCIe ソリューションは、PCI Express® Card Electromechanical (CEM) v3.0 や PCI™ Industrial Computer Manufacturers Group (PICMG) v3.4 仕様 [参照 2] などの業界標準のアプリケーションフォームファクターと互換性があります。

リソースの使用

リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

利用可能な PCI Express 用統合ブロック表 2-1 に、サポートされるデバイスを示します。表 2-2、表 2-3、および表 2-4 に、複数の統合ブロックを含んでいるデバイスで利用可能な PCI Express 用統合ブロックを一覧表示しています。場合によっては、統合ブロックに隣接してボンディングされた GTH および GTY トランシーバーサイトが不足するため、すべての統合ブロックが使用可能とは限りません。

表 2-1: サポートされるデバイス

デバイスの選択 GTH GTY PCIe

FFVC1760XCZU17EG 32 16 4

XCZU19EG 32 16 5

FFVE1924XCZU17EG 44 4

XCZU19EG 44 5

FFVB1517 XCZU19EG 16 5

FFVE1517XCKU11P 32 20 4

XCKU15P 32 24 5

FFVC1517 XCVU3P 40 2

FLVA2104

XCVU5P 52 4

XCVU7P 52 4

XCVU9P 52 6

https://japan.xilinx.comhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=pcie4-uscale-plus.htmlhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG213&Title=UltraScale+%20Devices%20Integrated%20Block%20for%20PCI%20Express%20v1.1%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.1&docPage=10


第 2 章: 製品仕様

FLVB2104

XCVU5P 76 4

XCVU7P 76 4

XCVU9P 76 6

FLVC2104

XCVU5P 80 4

XCVU7P 80 4

XCVU9P 104 6

FLVA2577 XVCU9P 120 6

表 2-2: 利用可能な PCI Express 用統合ブロック - Virtex UltraScale+

デバイスの選択 PCI Express ブロックの場所

デバイスパッケージ X0Y0 X0Y1 X0Y2 X0Y3 X0Y5 X1Y0 X1Y2 X1Y4

XCVU3P FFVC1517 可可

XCVU5P

FLVA2104 可可可可

FLVB2104 可可可可

FLVC2104 可可可可

XCVU7P

FLVA2104 可可可可

FLVB2104 可可可可

FLVC2104 可可可可

XCVU9P

FLGA2104 可可可可

FLGB2104 可可可可

FLGC2104 可可可可可可

FLGA2577 可可可可可可

FSGD2104 可可可可可

XCVU11P

FLGA2577 可可可

FLGB2104 可可可

FLGC2104 可可可

FLGF1924 可可可

FSGD2104 可可可

XCVU13P

FHGA2104 可可

FHGB2014 可可可

FHGC2104 可可可可

FLGA2577 可可可可

FIGD2104 可可可可

表 2-1: サポートされるデバイス (続き)

デバイスの選択 GTH GTY PCIe




表 2-3: 利用可能な PCI Express 用統合ブロック - Zynq UltraScale+


デバイスパッケージ X0Y0 X0Y1 X0Y2 X0Y3 X1Y0 X1Y1 X1Y2

XCZU11EG

FFVC1760 可可可可

FFVB1517 可可FFVC1156 可可

FFVF1517 可可

XCZU17EG

FFVC1760 可可可可可FFVE1924 可可可

FFVB1517 可可可

FFVD1760 可可可可可

XCZU19EG

FFVC1760 可可可可可

FFVE1924 可可可

FFVB1517 可可可FFVD1760 可可可可可

XCZU4EVFBVB900 可可

SFVC784 可可

XCZU5EVFBVB900 可可

SFVC784 可可

XCZU7EV

FBVB900 可可

FFVC1156 可可

FFVF1517 可可

表 2-4: 利用可能な PCI Express 用統合ブロック - Kintex UltraScale+


デバイスパッケージ X0Y0 X0Y2 X0Y3 X1Y0 X1Y1 X1Y2

XCKU11P

FFVE1517 可可可可

FFVA1156 可可可可

FFVD900 可可

XCKU15P

FFVE1517 可可可可可

FFVA1156 可可可可可

FFVA1760 可可可可可

FFVE1760 可可可可可

XCKU3P

FFVA676 可

FFVB676 可

FFVD900 可

SFVB784 可




GT のロケーション有効なデバイスとパッケージの組み合わせにおいて推奨される GT のロケーションは、付録 B 「GT のロケーション」を参照してください。パッケージピンは、付録 B に示す GT の X-Y ロケーションから直接得られます。表の内容と一致する選択したデバイスとパッケージの組み合わせに対して、 Vivado Design Suite が XDC を生成します。

推奨される GT ロケーションは、次を参照してください。

• 「Virtex UltraScale+ デバイスの GT のロケーション」

• 「Kintex UltraScale+ デバイスの GT のロケーション」

• 「Zynq UltraScale+ デバイスの GT のロケーション」

ポートの説明

このセクションでは、次のインターフェイスのポートについて説明します。

• 「AXI4-Stream コアインターフェイス」

• 「その他のコアインターフェイス」

AXI4-Stream コアインターフェイス

64/128/256 ビットインターフェイス

ステータスインターフェイスと制御インターフェイスのほかに、このコアにはトランザクションの送信/受信に使用する AXI4-Stream インターフェイスが 4 つ必要です。このセクションでは、これらのインターフェイスについて説明します。

XCKU5P

FFVA676 可

FFVB676 可

FFVD900 可

SFVB784 可

表 2-5: デバイスの最低要件

可能なリンクスピード可能なリンク幅サポートされるスピードグレード

Gen1/Gen2 x16 -1、 -2、 -3、 -1L、 -1LV、 -2L、 -2LV

Gen3

x16 -1、 -2、 -3、 -1L、 -2L

x8 NL -1、 -2、 -3、 -1L、 -1LV、 -2L、 -2LV

x8 LL -2、 -3、 -1L、 -2L

表 2-4: 利用可能な PCI Express 用統合ブロック - Kintex UltraScale+ (続き)


デバイスパッケージ X0Y0 X0Y2 X0Y3 X1Y0 X1Y1 X1Y2




コンプリーターリクエストインターフェイス

コンプリーターリクエスト (CQ) インターフェイスを介して、リンクからのすべてのリクエストがユーザーアプリケーションに送信されます。表 2-6 では、コアの CQ インターフェイスのポートについて説明します。「幅」の列にある DW は、設定したデータバス幅 (64、 128、または 256 ビット ) を示します。

表 2-6: コンプリーターリクエストインターフェイスのポートの説明

ポート方向幅説明

m_axis_cq_tdata 出力 DW

コンプリーターリクエストインターフェイス (CQ) からの送信データです。インターフェイス幅が 128 ビットの場合は下位 128 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 64 ビットのみ使用されます。コアは、インターフェイス幅が 128 ビットの場合、ビット [255:128] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [255:64] を 0 に固定します。

m_axis_cq_tuser 出力 88

CQ のユーザーデータです。この信号セットには、送信される TLP の側帯波情報が含まれます。これらの信号は、 m_axis_cq_tvalid が High のときに有効になります。このセットの各信号については、 15 ページの表 2-7 を参照してください。

m_axis_cq_tlast 出力 1

CQ データ用の TLAST を示す信号です。コアは、パケットの最後のビートでこの信号をアサートして、パケットの最後を示します。シングルビートで TLP が送信される場合、コアは送信の最初のビートでこの信号を設定します。

m_axis_cq_tkeep 出力 DW/32

CQ データ用の TKEEP を示す信号です。送信中にこのバスのビット i がアサートされると、 m_axis_cq_tdata バスの Dword i に有効なデータが含まれていることをユーザーアプリケーションに示します。コアは、ディスクリプターの最初の Dword からペイロードの最後の Dword まですべての Dword に対して、このビットを継続的に 1 にセットします。したがって、パケットのすべてのビートで、 m_axis_cq_tdata が 1 にセットされます。ただし、パケットの合計サイズがデータバス幅の倍数値でない場合の最後のビートは例外です (いずれも Dword 単位)。これは、ペイロード送信が Dword アライメントかつアドレスアライメントの場合に適用されます。

コアは、インターフェイス幅が 128 ビットの場合、ビット [7:4] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [7:2] を 0 に固定します。

m_axis_cq_tvalid 出力 1

CQ のデータが有効であることを示します。 m_axis_cq_tdata バス上に有効なデータがある場合、コアはこの出力をアサートします。パケット送信中、この Valid 信号はアサートされた状態を保持します。ユーザーアプリケーションは、 m_axis_cq_tready 信号を使用してデータ送信を制御できます。

m_axis_cq_tready 入力 1

CQ のデータ Ready 信号です。ユーザーロジックでこの信号を High にアサートすると、ユーザーアプリケーションがデータを受信する準備が整っていることをコアに示します。同じサイクルで m_axis_cq_tvalid と m_axis_cq_tready が両方ともアサートされると、インターフェイスを介してデータが送信されます。 m_axis_cq_tvalid が High のときにユーザーアプリケーションが Ready 信号をディアサートした場合、 Ready 信号がアサートされるまで、コアはバス上のデータを保持し、また Valid 信号をアサートした状態で保持します。




表 2-7: m_axis_cq_tuser の側帯波信号の説明

ビットインデックス

名称幅説明

3:0 first_be[3:0] 4

ペイロードの最初の Dword 用のバイトイネーブル信号です。このフィールドは、 TLP のトランザクション層ヘッダーの First_BE ビットの設定を反映しています。メモリ読み出しおよび I/O 読み出しの場合、これらの 4 ビットは最初の Dword に読み出される有効なバイトを示します。メモリ書き込みおよび I/O 書き込みの場合、これらのビットはペイロードの最初の Dword にある有効なバイトを示します。アトミック操作やペイロードを含むメッセージの場合、これらのビットはすべて 1 にセットされます。このフィールドは、パケットの最初のビートで有効になります。つまり、 sop と m_axis_cq_tvalid は両方ともHigh になります。

7:4 last_be[3:0] 4

最後の Dword 用のバイトイネーブル信号です。このフィールドは、 TLP のトランザクション層ヘッダーの Last_BE ビットの設定を反映しています。メモリ読み出しの場合、これらの 4 ビットは、データブロックの最後の Dword に読み出される有効なバイトを示します。メモリ書き込みの場合、これらのビットはペイロードの最後の Dword にある有効なバイトを示します。アトミック操作やペイロードを含むメッセージの場合、これらのビットはすべて 1 にセットされます。

このフィールドは、パケットの最初のビートで有効になります。つまり、 sop と m_axis_cq_tvalid は両方とも High になります。

39:8 byte_en[31:0] 32

ユーザーロジックは、オプションでこれらのバイトイネーブル信号を使用して、送信されるパケットのペイロード内で有効なバイトを判断できます。送信中にこのバスのビット i がアサートされると、 m_axis_cq_tdata バスのバイト i に有効なペイロードバイトが含まれていることを示します。このビットは、ディスクリプターバイトに対してアサートされません。

バイトイネーブル信号は、リクエストディスクリプター内の情報 (アドレスおよび長さ ) や first_be および last_be 信号の設定からユーザーロジックがを生成できますが、ほかのインターフェイス信号から生成する代わりに、直接使用することも可能です。

ペイロードサイズが 2 Dword (8 バイト ) より大きい場合は、ペイロード用のこのバス上の 1 ビットは常に連続します。ペイロードサイズが 2 Dword またはそれより小さい場合は、 1 ビットは不連続になる場合があります。特殊な例として、 PCI Express の仕様で定義されている長さ 0 のメモリ書き込みトランザクションでは、関連する 1 DW ペイロードが送信される間は byte_en ビットがすべて 0 となります。コアは、インターフェイス幅が 128 ビットの場合、ビット [31:16] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [31:8] を 0 に固定します。

40 sop 1パケットの開始を示します。コアは、パケットの最初のビートでこの信号をアサートして、パケットの開始を示します。この信号の使用はオプションです。

41 discontinue 1

内部 FIFO メモリから TLP ペイロードを読み出している間に訂正不可能なエラーを検出した場合に、コアは TLP の最後のビートでこの信号をアサートします。このようなエラーがコアによって検出された場合、ユーザーアプリケーションはすべての TLP を破棄する必要があります。 TLP にペイロードがない場合に、この信号がアサートされることはありません。m_axis_cq_tlast が High になっているサイクルでのみアサートされます。コアがエンドポイントとしてコンフィギュレーションされている場合、 Advanced Error Reporting (AER) 機能を使用することで、コアが接続されているルートコンプレックスに対してエラーがレポートされます。




コンプリーターコンプリーションインターフェイス

コンプリーターコンプリーション (CC) インターフェイスを介して、ユーザーアプリケーションが生成したコンプリーションがコンプリーターリクエストに対応して送信されます。すべてのノンポステッドトランザクションをスプリットトランザクションとして処理できます。つまり、 CC インターフェイスは 1 つのリクエストに対してコンプリーションを送信しながら、リクエスターコンプリーションインターフェイスで新しいリクエストを連続して受信できます。表 2-8 では、コアの CC インターフェイスのポートについて説明します。「幅」の列にある DW は、設定したデータバス幅 (64、 128、または 256 ビット ) を示します。

42 tph_present 1このビットは、インターフェイスを介して送信されるリクエスト TLP の中に Transaction Processing Hint (TPH) があることを示します。このビットは、 sop と m_axis_cq_tvalid の両方が High のときに有効になります。

44:43 tph_type[1:0] 2TPH がリクエスト TLP 内にある場合、これらの 2 ビットがヒントと関連する PH[1:0] フィールドの値を提供します。これらのビットは、 sop と m_axis_cq_tvalid の両方が High のときに有効になります。

52:45 tph_st_tag[7:0] 8TPH がリクエスト TLP 内にある場合、この出力がヒントと関連する 8 ビットのステアリングタグを提供します。これらのビットは、 sop と m_axis_cq_tvalid の両方が High のときに有効になります。

84:53 parity 32

256 ビットの送信データ用の奇数パリティです。ビット i は、 m_axis_cq_tdata のバイト i について計算された奇数パリティを提供します。インターフェイス幅が 128 ビットの場合は下位 16 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 8 ビットのみ使用されます。コアは、インターフェイス幅が 128 ビットの場合、ビット [31:16] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [31:8] を 0 に固定します。

表 2-7: m_axis_cq_tuser の側帯波信号の説明 (続き)


名称幅説明

表 2-8: コンプリーターコンプリーションインターフェイスのポートの説明


s_axis_cc_tdata 入力 DW

コンプリーターコンプリーションのデータバスです。ユーザーアプリケーションからコアへ送信されるコンプリーションデータです。インターフェイス幅が 128 ビットの場合は下位 128 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 64 ビットのみ使用されます。

s_axis_cc_tuser 入力 33

コンプリーターコンプリーションのユーザーデータです。この信号セットには、送信される TLP の側帯波情報が含まれます。これらの信号は、s_axis_cc_tvalid が High のときに有効になります。このセットの各信号については、 17 ページの表 2-9 を参照してください。

s_axis_cc_tlast 入力 1

コンプリーターコンプリーションデータ用の TLAST を示す信号です。ユーザーアプリケーションは、パケットの最後を示すためにパケットの最後のサイクルでこの信号をアサートする必要があります。シングルビートで TLP が送信される場合、ユーザーアプリケーションは送信の最初のサイクルでこの信号を設定する必要があります。




s_axis_cc_tkeep 入力 DW/32

コンプリーターコンプリーションデータ用の TKEEP を示す信号です。送信中にこのバスのビット i がアサートされると、 s_axis_cc_tdata バスの Dword i に有効なデータが含まれていることをコアに示します。ディスクリプターの最初の Dword からペイロードの最後の Dword まですべての Dword に対して、このビットを継続的に 1 にセットします。したがって、パケットのすべてのビートで、s_axis_cc_tdata が 1 にセットされます。ただし、パケットの合計サイズがデータバス幅の倍数値でない場合の最後のビートは例外です (いずれも Dword 単位)。これは、ペイロード送信が Dword アライメントかつアドレスアライメントの場合に適用されます。

インターフェイス幅が 128 ビットの場合、ビット [7:4] はコアで使用されず、インターフェイス幅が 64 ビットの場合、ビット [7:2] はコアで使用されません。

s_axis_cc_tvalid 入力 1

コンプリーターコンプリーションデータの Valid 信号です。 s_axis_cc_tdata バス上に有効なデータがある場合、ユーザーアプリケーションはこの出力をアサートする必要があります。パケット送信中、この Valid 信号をアサートした状態で保持する必要があります。コアは、 s_axis_cc_tready 信号を使用してデータ送信を制御できます。

s_axis_cc_tready 出力 4

コンプリーターコンプリーションデータの Ready 信号です。コアがこの信号をアサートすると、データの受信準備が整っていることを示します。同じサイクルで s_axis_cc_tvalid と s_axis_cc_tready が両方ともアサートされると、インターフェイスを介してデータが送信されます。 Valid 信号が High のときにコアが Ready 信号をディアサートした場合、 Ready 信号がアサートされるまで、ユーザーアプリケーションはバス上のデータを保持し、 Valid 信号をアサートした状態で保持する必要があります。

表 2-8: コンプリーターコンプリーションインターフェイスのポートの説明 (続き)


表 2-9: s_axis_cc_tuser の側帯波信号の説明


名称幅説明

0 discontinue 1

送信されているデータ内にエラー (メモリからペイロードを読み出している間に訂正不可能な ECC エラーなど) を検出した場合、ユーザーアプリケーションはこの信号をアサートしてパケットの送信を中断する必要があります。コアは、リンク上の対応する TLP を無効にしてデータ破損を回避します。ユーザーアプリケーションは、送信中の任意のサイクルでこの信号をアサートできます。エラーが示された場所より前のサイクルでパケットを中断、またはペイロードのすべてのバイトがコアへ送信されるまで継続できます。後者の場合、ユーザーアプリケーションがパケットの終了より前に discontinue 信号をディアサートしても、パケットのその後のサイクルではコアはこのエラーをスティッキーエラーとして処理します。discontinue 信号は、 s_axis_cc_tvalid が High の場合のみアサートされます。コアは、s_axis_cc_tready 信号が High の場合のみこの信号をサンプルします。したがって、この信号がアサートされた場合は、 s_axis_cc_tready が High になるまでディアサートしてはいけません。

コアがエンドポイントとしてコンフィギュレーションされている場合、 AER 機能を使用することで、コアが接続されているルートコンプレックスに対してエラーがレポートされます。




リクエスターリクエストインターフェイス

リクエスターリクエスト (RQ) インターフェイスのポートを介して、ユーザーアプリケーションがリモートの PCIe® デバイスへリクエストを生成します。表 2-10 では、コアの RQ インターフェイスのポートについて説明します。「幅」の列にある DW は、設定したデータバス幅 (64、 128、または 256 ビット ) を示します。

32:1 parity 32

256 ビットデータ用の奇数パリティです。コアでパリティチェックが有効の場合、ユーザーロジックはこのバスのビット i を s_axis_cc_tdata のバイト i について計算された奇数パリティに設定する必要があります。インターフェイス幅が 128 ビットの場合は下位 16 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 8 ビットのみ使用されます。インターフェイスパリティエラーが検出された場合、これは訂正不可能な内部エラーとして記録され、そのパケットは破棄されます。 PCI Express Base Specification (6.2.9) には、次のように記述されています。「訂正不可能な内部エラーとは、コンポーネント内に生じるエラーであり、コンポーネントの不正動作を招きます。訂正不可能な内部エラーから回復する唯一の方法は、リセットまたはハードウェアの交換となります。」

コアでパリティチェックが有効に設定されていない場合は、パリティビットが永続的に 0 になります。

表 2-9: s_axis_cc_tuser の側帯波信号の説明 (続き)


名称幅説明

表 2-10: リクエスターリクエストインターフェイスのポートの説明


s_axis_rq_tdata 入力 DW

リクエスターリクエストのデータバスです。この入力には、ユーザーアプリケーションからコアへのリクエスター側のリクエストデータが含まれます。インターフェイス幅が 128 ビットの場合は下位 128 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 64 ビットのみ使用されます。

s_axis_rq_tuser 入力 62

リクエスターリクエストのユーザーデータです。この信号セットには、送信される TLP の側帯波情報が含まれます。これらの信号は、 s_axis_rq_tvalid が High のときに有効になります。このセットの各信号については、 20 ページの表 2-11 を参照してください。

s_axis_rq_tlast 入力 1

リクエスターリクエストデータ用の TLAST を示す信号です。ユーザーアプリケーションは、パケットの最後を示すために TLP の最後のサイクルでこの信号をアサートする必要があります。シングルビートで TLP が送信される場合、ユーザーアプリケーションは送信の最初のサイクルでこの信号を設定する必要があります。

s_axis_rq_tkeep 入力 DW/32

リクエスターリクエストデータ用の TKEEP を示す信号です。送信中にこのバスのビット i がアサートされると、 s_axis_rq_tdata バスの Dword i に有効なデータが含まれていることをコアに示します。ユーザーアプリケーションは、ディスクリプターの最初の Dword からペイロードの最後の Dword まですべての Dword に対して、このビットを継続的に 1 にセットする必要があります。したがって、パケットのすべてのビートで、s_axis_rq_tdata が 1 にセットされます。ただし、パケットの合計サイズがデータバス幅の倍数値でない場合の最後のビートは例外です (いずれも Dword 単位)。これは、ペイロード送信が Dword アライメントかつアドレスアライメントの場合に適用されます。インターフェイス幅が 128 ビットの場合、ビット [7:4] はコアで使用されず、インターフェイス幅が 64 ビットの場合、ビット [7:2] はコアで使用されません。




s_axis_rq_tvalid 入力 1

リクエスターリクエストデータの Valid 信号です。 s_axis_rq_tdata バス上に有効なデータがある場合、ユーザーアプリケーションはこの出力をアサートする必要があります。パケット送信中、この Valid 信号をアサートした状態で保持する必要があります。コアは、s_axis_rq_tready 信号を使用してデータ送信を制御できます。

s_axis_rq_tready 出力 4

リクエスターリクエストデータの Ready 信号です。コアがこの信号をアサートすると、データの受信準備が整っていることを示します。同じサイクルで s_axis_rq_tvalid と s_axis_rq_tready が両方ともアサートされると、インターフェイスを介してデータが送信されます。 Valid 信号が High のときにコアが Ready 信号をディアサートした場合、Ready 信号がアサートされるまで、ユーザーアプリケーションはバス上のデータを保持し、 Valid 信号をアサートした状態で保持する必要があります。ユーザーは、4 つすべてのビットを 1 または 0 に割り当てることができます。

pcie_rq_seq_num0 出力 6

リクエスターリクエスト TLP の送信シーケンス番号を示します。オプションでこの出力を使用すると、コアの送信パイプライン内におけるリクエストの進捗状況を追跡できます。この機能を使用する場合は、seq_num[3:0] バスの各リクエストに対してシーケンス番号を与えます。ユーザーアプリケーションからコンプリーション TLP を送信できなくなるパイプライン内の地点にリクエスト TLP が到達すると、コアはこのシーケンス番号を pcie_rq_seq_num0[3:0] 出力に出力します。このメカニズムによって、コアの CC インターフェイスへ送信されるコンプリーションとリクエスターリクエストインターフェイスに送信されるポステッドリクエストの順序を管理できます。 Pcie_rq_seq_num0[3:0]0[3:0] 出力のデータは、pcie_rq_seq_num_vld0 が High の場合に有効になります。

pcie_rq_seq_num_vld0 出力 1リクエスターリクエスト TLP の送信シーケンス番号の Valid 信号です。 pcie_rq_seq_num0[3:0] に有効なデータが示されると、コアはこの出力を 1 サイクル間アサートします。

pcie_rq_tag0 出力 8

リクエスターリクエストのノンポステッドタグです。コアでノンポステッドリクエストのタグ管理が実行される場合、コアはこの出力を使用し、受信した各ノンポステッドリクエストに対して割り当てられたタグを伝えます。このバスのタグ値は、 pcie_rq_tag_vld0 が High になる 1 サイクル間有効です。ユーザーは、このタグをコピーして使用し、コンプリーションデータとペンディングリクエストを結び付けることができます。

リクエストに対して割り当てられたタグを与えるため、 s_axis_rq_tdata バス上にリクエストが送信されてからコアが pcie_rq_tag_vld0 をアサートするまでの間には数サイクルの遅延が生じます。この間、ユーザーアプリケーションは新しいリクエストを継続して送信できます。各リクエストのタグは、このバスを使用して FIFO 順序で伝達されるため、ユーザーアプリケーションは送信されたリクエストとタグの値を簡単に関連付けることができます。

pcie_rq_tag_vld0 出力 1

リクエスターリクエストのノンポステッドタグの Valid 信号です。リクエスターリクエストインターフェイスから入力されるノンポステッドリクエストにタグを割り当てて、 pcie_rq_tag0 出力にそれが示されると、コアはこの出力を 1 サイクル間アサートします。

表 2-10: リクエスターリクエストインターフェイスのポートの説明 (続き)





表 2-11: s_axis_rq_tuser の側帯波信号の説明


名称幅説明

3:0 first_be[3:0] 4

最初の Dword 用のバイトイネーブル信号です。このフィールドは、リクエスト TLP のトランザクション層ヘッダーの First_BE ビットの設定に基づいて設定されます。メモリ読み出し、 I/O 読み出し、およびコンフィギュレーション読み出しの場合、これらの 4 ビットは最初の Dword に読み出される有効なバイトを示します。メモリ書き込み、 I/O 書き込み、およびコンフィギュレーション書き込みの場合、これらのビットはペイロードの最初の Dword にある有効なバイトを示します。s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。

7:4 last_be[3:0] 4

最後の Dword 用のバイトイネーブル信号です。このフィールドは、 TLP のトランザクション層ヘッダーの Last_BE ビットの設定に基づいて設定されます。 2 Dword またはそれ以上のメモリ読み出しの場合、これらの 4 ビットは、データブロックの最後の Dword に読み出される有効なバイトを示します。 2 Dword またはそれ以上のメモリ書き込みの場合、これらのビットはペイロードの最後の Dword にある有効なバイトを示します。s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。

10:8 addr_offset[2:0] 3

このインターフェイスでアドレスアライメントモードを利用している場合、ユーザーアプリケーションはペイロードデータが開始するデータバス上のバイトレーン番号を提供する必要があります (この側帯波バスのモジュロ 4)。これによって、コアは送信されるデータブロックのアライメントを判断できます。s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。リクエスターリクエストインターフェイスが Dword アライメントモードでコンフィギュレーションされている場合、このフィールドは常に 0 にセットされている必要があります。

ルートポートコンフィギュレーションでは、コンフィギュレーションパケットは常に DW0 にアラインされてなければならないため、このパケットタイプに対しては、このフィールドをどちらのアライメントモードでも 0 にセットする必要があります。

11 discontinue 1

送信されているデータ内にエラーを検出した場合、ユーザーアプリケーションは送信中にこの信号をアサートしてパケット送信を中断する必要があります。コアは、リンク上の対応する TLP を無効にしてデータ破損を回避します。送信中の任意のサイクルでこの信号をアサートできます。エラーが示された場所より前のサイクルでパケットを中断、またはペイロードのすべてのバイトがコアへ送信されるまで継続できます。後者の場合、ユーザーアプリケーションがパケットの終了より前に discontinue 信号をディアサートしても、パケットのその後のサイクルではコアはこのエラーをスティッキーエラーとして処理します。discontinue 信号は、 s_axis_rq_tvalid が High の場合のみアサートされます。コアは、 s_axis_rq_tready 信号が High の場合のみこの信号をサンプルします。したがって、この信号がアサートされた場合は、 s_axis_rq_tready が High になるまでディアサートしてはいけません。 discontinue 信号は、ノンポステッド TLP に対しては有効ではありません。送信中、ユーザーロジックは、最初のサイクル以外の任意のサイクルでこの信号をアサートできます。

コアがエンドポイントとしてコンフィギュレーションされている場合、Advanced Error Reporting (AER) を使用することで、コアが接続されているルートコンプレックスに対してエラーがレポートされます。




12 tph_present 1

このビットは、インターフェイスを介して送信されるリクエスト TLP の中に Transaction Processing Hint (TPH) があることを示します。 s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。 TPH 機能を使用しない場合、このビットは常に 0 にセットされる必要があります。

14:13 tph_type[1:0] 2

TPH がリクエスト TLP 内にある場合、これらの 2 ビットがヒントと関連する PH[1:0] フィールドの値を提供します。 s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。 tph_present が 0 にセットされている場合、これらのビットは任意の値に設定できます。

15 tph_indirect_tag_en 1

このビットが 1 の場合、コアはステアリングタグテーブルへのインデックスとして tph_st_tag[7:0] の下位ビットを使用し、送信されるリクエスト TLP にこのロケーションからのタグを挿入します。このビットが 0 の場合、コアはステアリングタグとして tph_st_tag[7:0] の値を直接使用します。

s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのビットをサンプルします。

tph_present が 0 にセットされている場合、このビットは任意の値に設定できます。

23:16 tph_st_tag[7:0] 8

TPH がリクエスト TLP 内にある場合、この出力がヒントと関連する 8 ビットのステアリングタグを提供します。 s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。 tph_present が 0 にセットされている場合、これらのビットは任意の値に設定できます。

27:24 seq_num[3:0] 4

オプションで、このフィールドに 4 ビットのシーケンス番号を提供すると、コアの送信パイプライン内におけるリクエストの進捗状況を追跡できます。コンプリーション TLP を渡すことができなくなるパイプライン内の地点にリクエスト TLP が到達すると、コアはこのシーケンス番号を pcie_rq_seq_num[3:0] 出力に出力します。

s_axis_rq_tvalid と s_axis_rq_tready が両方とも High になると、コアはパケットの最初のサイクルでこのフィールドをサンプルします。ユーザーアプリケーションが、コアの pcie_rq_seq_num[3:0] 出力をモニタリングしていない場合には、この入力を 0 にハード接続できます。

59:28 parity 32

256 ビットデータ用の奇数パリティです。コアでパリティチェックが有効の場合、ユーザーロジックはこのバスのビット i を s_axis_rq_tdata のバイト i について計算された奇数パリティに設定する必要があります。インターフェイス幅が 128 ビットの場合は下位 16 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 8 ビットのみ使用されます。インターフェイスパリティエラーが検出された場合、これは訂正不可能な内部エラーとして記録され、そのパケットは破棄されます。 PCI Express Base Specification (6.2.9) には、次のように記述されています。「訂正不可能な内部エラーとは、コンポーネント内に生じるエラーであり、コンポーネントの不正動作を招きます。訂正不可能な内部エラーから回復する唯一の方法は、リセットまたはハードウェアの交換となります。」

コアでパリティチェックが有効に設定されていない場合は、パリティビットが永続的に 0 になります。

61:60 seq_num[5:4] 2 [27:24] のように、 seq_num の拡張です。

表 2-11: s_axis_rq_tuser の側帯波信号の説明 (続き)


名称幅説明




リクエスターコンプリーションインターフェイス

リクエスターコンプリーション (RC) インターフェイスを介して、リクエストに対応してリンクから受け取ったコンプリーションがユーザーアプリケーションに送信されます。表 2-12 では、コアの RC インターフェイスのポートについて説明します。「幅」の列にある DW は、設定したデータバス幅 (64、 128、または 256 ビット ) を示します。

表 2-12: リクエスターコンプリーションインターフェイスのポートの説明


m_axis_rc_tdata 出力 DW

リクエスターコンプリーションのデータバスです。コアのリクエスターコンプリーションインターフェイスからユーザーアプリケーションへデータを送信します。インターフェイス幅が 128 ビットの場合は下位 128 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 64 ビットのみ使用されます。

コアは、インターフェイス幅が 128 ビットの場合、ビット [255:128] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [255:64] を 0 に固定します。

m_axis_rc_tuser 出力 75

リクエスターコンプリーションのユーザーデータです。この信号セットには、送信される TLP の側帯波情報が含まれます。これらの信号は、 m_axis_rc_tvalid が High のときに有効になります。このセットの各信号については、 23 ページの表 2-13 を参照してください。

m_axis_rc_tlast 出力 1

リクエスターコンプリーションデータ用の TLAST を示す信号です。コアは、パケットの最後のビートでこの信号をアサートして、パケットの最後を示します。シングルビートで TLP が送信される場合、コアは送信の最初のビートでこのビットを設定します。この出力は、ストラドルオプションが無効に設定されている場合のみ使用されます。ストラドルオプションが有効に設定されている場合 (256 ビットインターフェイスの場合)、常にコアはこの出力を 0 にセットします。

m_axis_rc_tkeep 出力 DW/32

リクエスターコンプリーションデータ用の TKEEP を示す信号です。送信中にこのバスのビット i がアサートされると、 m_axis_rc_tdata バスの Dword i に有効なデータが含まれていることをコアに示します。コアは、ディスクリプターの最初の Dword からペイロードの最後の Dword まですべての Dword に対して、このビットを継続的に 1 にセットします。したがって、パケットのすべてのビートで、 m_axis_rc_tkeep が 1 にセットされます。ただし、パケットの合計サイズがデータバス幅の倍数値でない場合の最後のビートは例外です (いずれも Dword 単位)。これは、ペイロード送信が Dword アライメントかつアドレスアライメントの場合に適用されます。

コアは、インターフェイス幅が 128 ビットの場合、ビット [7:4] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [7:2] を 0 に固定します。これらの出力は、インターフェイス幅が 256 ビットでストラドルオプションが有効に設定されている場合にすべて 1 となります。インターフェイスを介して送信されたコンプリーション TLP の開始および終了を判断する場合、ユーザーロジックは m_axis_rc_tuser のこの信号を使用する必要があります。




m_axis_rc_tvalid 出力 1

リクエスターコンプリーションデータの Valid 信号です。m_axis_rc_tdata バス上に有効なデータがある場合、コアはこの出力をアサートします。パケット送信中、この Valid 信号はアサートされた状態を保持します。ユーザーアプリケーションは、 m_axis_rc_tready 信号を使用してデータ送信を制御できます。

m_axis_rc_tready 入力 1

リクエスターコンプリーションデータの Ready 信号です。ユーザーロジックでこの信号を High にアサートすると、ユーザーアプリケーションがデータを受信する準備が整っていることをコアに示します。同じサイクルで m_axis_rc_tvalid と m_axis_rc_tready が両方ともアサートされると、インターフェイスを介してデータが送信されます。 Valid が High のときにユーザーアプリケーションが Ready 信号をディアサートした場合、 Ready 信号がアサートされるまで、コアはバス上のデータを保持し、また Valid 信号をアサートした状態で保持します。

表 2-12: リクエスターコンプリーションインターフェイスのポートの説明 (続き)


表 2-13: m_axis_rc_tuser の側帯波信号の説明


名称幅説明

31:0 byte_en 32

ユーザーロジックは、オプションでこれらのバイトイネーブル信号を使用して、送信されるパケットのペイロード内で有効なバイトを判断できます。送信中にこのバスのビット i がアサートされると、 m_axis_rc_tdata バスのバイト i に有効なペイロードバイトが含まれていることを示します。このビットは、ディスクリプターバイトに対してアサートされません。

バイトイネーブル信号は、リクエストディスクリプター内の情報 (アドレスおよび長さ ) からユーザーロジックが生成できますが、ほかのインターフェイス信号から生成する代わりに、直接使用することも可能です。 TLP のペイロードに対するこのバスの 1 ビットは常に連続します。コアは、インターフェイス幅が 128 ビットの場合、ビット [31:16] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [31:8] を 0 に固定します。バイトイネーブルビットは、長さ 0 のメモリ読み出しリクエストに応答して受信されたコンプリーションでも設定されます。

32 is_sof_0 1

最初のコンプリーション TLP の開始を示します。 64 ビットと 128 ビットインターフェイス、およびストラドルが無効に設定されている 256 ビットインターフェイスの場合、 TLP の開始を示すためにパケットの最初のビートでコアが is_sof_0 をアサートします。これらのインターフェイスでは、 1 データビートで 1 TLP のみ開始可能であり、 is_sof_1 は常に 0 にセットされます。この信号の使用は、ストラドルオプションが無効の場合のみ有効です。インターフェイス幅が 256 ビットでストラドルオプションが有効な場合、コアは同じビート内で 2 つのコンプリーション TLP をストラドルできます。この場合、コンプリーション TLP は AXI4-Stream パケットとしてフォーマットされません。 is_sof_0 のアサートは、ビート内におけるコンプリーション TLP の開始を示します。以前の TLP が現ビートよりも前に終了している場合、現コンプリーション TLP の最初のバイトはバイトレーン 0 に含まれ、また以前の TLP が現ビートで継続している場合、コンプリーション TLP の最初のバイトはバイトレーン 16 に含まれます。




33 is_sof_1 1

2 つ目のコンプリーション TLP の開始を示します。インターフェイス幅が 256 ビットでストラドルオプションが有効な場合にこの信号が使用され、コアは同じビート内で 2 つのコンプリーション TLP をストラドルできます。その他の場合、この出力は常に 0 になります。is_sof_1 のアサートは、ビート内における 2 つ目のコンプリーション TLP の開始を示します。このとき、最初のバイトはバイトレーン 16 に含まれます。以前の TLP が同じビートの 0 ～15 のいずれかのバイト位置で終了している場合のみ、コアはバイト位置 16 で 2 つ目の TLP を開始します。つまり、同じビートで is_eof_0[0] も設定されている場合に限られます。

37:34 is_eof_0[3:0] 4

最初のコンプリーション TLP の終了と最後の Dword のオフセットを示します。これらの出力は、インターフェイス幅が 256 ビットでストラドルオプションが有効に設定されている場合のみ使用されます。ビット is_eof_0[0] のアサートは、現ビートにおける最初のコンプリーション TLP の終了を示します。このビットが設定されると、 is_eof_0[3:1] がこの TLP の最後の Dword のオフセットを示します。

41:38 is_eof_1[3:0] 4

2 つ目のコンプリーション TLP の終了と最後の Dword のオフセットを示します。これらの出力は、インターフェイス幅が 256 ビットでストラドルオプションが有効に設定されている場合のみ使用されます。コアは、同じビート内で 2 つのコンプリーション TLP をストラドルできます。その他の場合、これらの出力は予約されています。

is_eof_1[0] のアサートは、同じビートにおける 2 つ目の TLP の終了を示します。is_eof_1 のビット 0 がセットされると、ビット [3:1] は現ビートで終了する TLP の最後の Dword のオフセットを示します。2 つ目の TLP は、バイト位置 27 ～ 31 の間でのみ終了可能なため、 is_eof_1[3:1] は 2 つの値 (6 または 7) のいずれかとなります。2 つ目の TLP の最後のバイトのオフセットは、 TLP の開始アドレスと長さ、あるいはバイトイネーブル信号 byte_en[31:0] から判断できます。is_eof_1[0] が High の場合、 is_eof_0[0] 信号と is_sof_1 信号も同じビート内で High になります。

42 discontinue 1

内部 FIFO メモリから TLP ペイロードを読み出している間に訂正不可能なエラーを検出した場合に、コアは TLP の最後のビートでこの信号をアサートします。このようなエラーがコアによって検出された場合、ユーザーアプリケーションはすべての TLP を破棄する必要があります。 TLP にペイロードがない場合に、この信号がアサートされることはありません。この信号は、ペイロード送信の最後のビートでのみアサートされます (つまり、is_eof_0[0] が High の場合)。ストラドルオプションが有効の場合、コアが discontinue 信号をアサートしていると 2 つ目の TLP が開始されません。コアがエンドポイントとしてコンフィギュレーションされている場合、 Advanced Error Reporting (AER) 機能を使用することで、コアが接続されているルートコンプレックスに対してエラーがレポートされます。

74:43 parity 32

256 ビットの送信データ用の奇数パリティです。ビット i は、 m_axis_rc_tdata のバイト i について計算された奇数パリティを提供します。インターフェイス幅が 128 ビットの場合は下位 16 ビットのみ使用され、インターフェイス幅が 64 ビットの場合は下位 8 ビットのみ使用されます。コアは、インターフェイス幅が 128 ビットの場合、ビット [31:16] を 0 に固定し、インターフェイス幅が 64 ビットの場合、ビット [31:8] を 0 に固定します。

表 2-13: m_axis_rc_tuser の側帯波信号の説明 (続き)


名称幅説明




512 ビットインターフェイス

ここでは、コアのユーザーインターフェイスに関連するポートについて説明します。 512 ビットインターフェイスを選択する場合、サンプルデザインの最上位 XDC ファイルの Pblock 制約を確認します。これらの制約は、タイミングの向上を目的として 512 ビット AXI4-Stream ソフトロジックを PCIe 統合ブロックの近くに配置しておくために必要です。

コンプリーターリクエストインターフェイス

表 2-14: コンプリーターリクエストインターフェイスのポートの説明

名称幅方向説明

m_axis_cq_tdata 512 出力 PCIe コンプリーターリクエストインターフェイスからユーザーアプリケーションへデータを送信します。

m_axis_cq_tuser 183 出力送信される TLP の側帯波情報を含む信号セットです。これらの信号は、m_axis_cq_tvalid が High のときに有効になります。このセットの各信号は、表 2-15 で説明しています。

m_axis_cq_tlast 1 出力

コアは、パケットの最後のビートでこの信号をアサートして、パケットの最後を示します。シングルビートで TLP が送信される場合、コアは送信の最初のビートでこのビットを設定します。この出力は、ストラドルオプションが無効に設定されている場合のみ使用されます。ストラドルオプションが有効に設定されている場合、常にコアはこの出力を 0 にセットします。

m_axis_cq_tkeep 16 出力

送信中にこのバスのビット i がアサートされると、 m_axis_cq_tdata バスの Dword i に有効なデータが含まれていることをユーザーロジックに示します。コアは、ディスクリプターの最初の Dword からペイロードの最後の Dword まですべての Dword に対して、このビットを継続的に 1 にセットします。したがって、パケットのすべてのビートで、 m_axis_cq_tdata が 1 にセットされます。ただし、パケットの合計サイズがデータバス幅の倍数値でない場合の最後のビートは例外です (いずれも Dword 単位)。これは、ペイロード送信が Dword アライメントかつ 128 バイトアドレスアライメントの場合に適用されます。

tkeep ビットは、ストラドルが CQ インターフェイスで無効の場合のみのみ有効です。ストラドルが有効の場合、 tkeep ビットはすべてのビートで常にすべて 1 となります。インターフェイスを介して送信された TLP の開始および終了を判断する場合、ユーザーロジックは m_axis_cq_tuser バスの is_sop/is_eop 信号を使用する必要があります。

m_axis_cq_tvalid 1 出力

m_axis_cq_tdata バス上に有効なデータがある場合、コアはこの出力をアサートします。パケット送信中、この Valid �

ultrascale+ device integrated block for pci express v1 - xilinx...ultrascale+ device integrated...

Documents