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XAPP1298 (v1.0.2) 2017 年 2 月 27 日 1japan.xilinx.com

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

概要

このアプリケーションノートでは、 Zynq® UltraScale+™ MPSoC に LogiCORE™ IP UltraScale Architecture Soft Error Mitigation (SEM) Controller (以下、 SEM コントローラー ) を統合して使用する方法について説明します。 SEM コントローラーをプロセッシングシステム (PS) に統合する方法を例として示したリファレンスデザインが付属します。このリファレンスデザインはザイリンクス ZCU102 ボードをターゲットとしていますが、若干の変更を加えればその他のデバイス、ファミリアーキテクチャ、およびボードにも使用できます。コンフィギュレーションメモリのソフトエラーは次の方法で検出および訂正します。

• PS を使用して SEM コントローラーが初期化を実行し、プログラマブルロジック (PL) 内のエラーをスキャンできるようにする。

• Zynq MPSoC プロセッサの EMIO (Extended Multiplexed I/O) から最小限の汎用 I/O (GPIO) ピンを使用し、 SEM コントローラーのクロック、 ICAP (Internal Configuration Access Port) アービトレーションインターフェイス、およびボード LED を制御する。

• SEM コントローラーからのステータス信号を読み出し、マルチブートを実行する。

このアプリケーションノートとは別に、 Zynq UltraScale+ MPSoC に AXI4-Lite インターフェイスと LogiCORE IP UltraScale+ Architecture SEM Controller を統合して使用する方法は『AXI を使用した Zynq UltraScale+ デバイスへの LogiCORE SEM IP の統合』 (XAPP1303) [参照 1] で説明しています。この場合、 SEM コントローラーとの通信および SEM コントローラーの管理には AXI4-Lite インターフェイスを使用します。

リファレンスデザイン

リファレンスデザインは Vivado® Design Suite 2016.2 IP インテグレーターを使用して作成されています。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。

リファレンスデザインは SEM コントローラー、モニターインターフェイス、 UART を使用して情報をユーザーに伝えます。マルチブートの方法を示すために、このリファレンスデザインは 2 つのデザインで構成されています。これらをデザイン 1、デザイン 2 と呼びます。図 1、図 2、および図 3 にこれらデザインのブロック図を示します。どちらのデザインも、次に示す Vivado IP インテグレーターブロックで構成されます。

• Zynq UltraScale+ MPSoC

• Utility Buffer - BUFGCE として設定したバッファー

• UltraScale Architecture Soft Error Mitigation Controller

• SEM UART - Tera Term などの外部デバイスに接続するための UART モジュール

• Constant - 信号またはバスに定数値を駆動するために使用

• Concat - 複数の信号または幅の狭い複数のバスを連結して 1 つの幅の広いバスを作成するために使用

• Slice - バスから一部のビットを除去するために使用

どちらのデザインも、 MPSoC の EMIO GPIO インターフェイスを BUFGCE のチップイネーブル、 ICAP アービトレーションインターフェイス、および LED に接続します。また、 SEM コントローラーからのステータス情報の受信および SEM コントローラーへのコマンド送信に SEM UART を使用します。 SEM コントローラーで UART インターフェイスを使用する方法の詳細は、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 2] を参照してください。

アプリケーションノート : Zynq UltraScale+ デバイス

XAPP1298 (v1.0.2) 2017 年 2 月 27 日

Zynq UltraScale+ デバイスへの LogiCORE SEM IP の統合著者: Michael Welter

https://japan.xilinx.com

https://secure.xilinx.com/webreg/clickthrough.do?cid=475462

https://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1298&Title=Zynq%20UltraScale+%20%26%2312487%3B%26%2312496%3B%26%2312452%3B%26%2312473%3B%26%2312408%3B%26%2312398%3B%20LogiCORE%20SEM%20IP%20%26%2312398%3B%26%2332113%3B%26%2321512%3B%20%28XAPP1298%29&releaseVersion=1.0.2&docPage=1



2 つのデザインの主な違いは LED の動作 (後述) にあります。 QSPI (Quad Serial Peripheral Interface) フラッシュメモリを使用したマルチブートは、 LED の動作の違いによって確認できます。デザイン 1 のソフトウェアアプリケーションが動作を完了すると、デバイスがデザイン 2 の BIT ファイルでコンフィギュレーションされます。デザイン 2 のソフトウェアアプリケーションが動作を完了すると、デバイスがデザイン 1 の BIT ファイルでコンフィギュレーションされます。ユーザーが停止するまでデザイン 1 とデザイン 2 のループが続きます。

デザイン 1 では、 PS で BUFGCE からの ICAP クロックを有効にした後、 gpio_led_1 および gpio_led_2 LED を点灯させます。次に、 PS は Zynq UltraScale+ MPSoC ブロックの EMIO GPIO インターフェイスを使用して SEM コントローラーが ICAP のアービトレーションを実行できるようにします。 SEM コントローラーが初期化を実行した後、デザイン 1 は PS で status_correction および status_uncorrectable 信号をポーリングします。これらのエラーをそれぞれ検出すると、ソフトウェアアプリケーションの実行が次の段階へ進みます。訂正不能エラーを挿入して検出したら、 PS は SEM コントローラーをアイドルステートに移行させ、クロックを無効にし、デザイン 2 のブートイメージを使用してブートします。デザインが正しく動作しているかどうかは GPIO LED で確認できます。 LED には次の信号を接続します。

bufgce_enabled、 cap_gnt、 cap_re、 cap_req、 gpio_led_1、 gpio_led_、 status_correction、status_uncorrectable

これらの信号が High にアサートされると、その信号に接続した LED が点灯します。

デザイン 2 では、 PS で BUFGCE からの ICAP クロックを有効にした後ユーザーが DIP スイッチ 1 をオンにするのを待ちます。 DIP スイッチ 1 がオンになると LED 1 が点滅します。ユーザーが DIP スイッチ 1 をオフにして DIP スイッチ 2 をオンにすると、4 つの LED が順番に点滅します。ユーザーが DIP スイッチ 2 をオフにすると、PS は Zynq UltraScale+ MPSoC ブロックの EMIO GPIO インターフェイスを使用して SEM コントローラーが ICAP のアービトレーションを実行できるようにします。次に、 SEM コントローラーが初期化を実行します。ここで、画面の指示に従って SEM コントローラーが正しく動作していることをユーザーが確認します。次に、 PS が SEM コントローラーをアイドルステートに移行させ、クロックを無効にし、デザイン 1 のブートイメージを使用してブートします。

デザインが正しく動作しているかどうかは GPIO LED で確認できます。 LED には次の信号を接続します。

bufgce_enabled, cap_gnt, cap_rel, cap_req, gpio_led_1, gpio_led_2, gpio_led_3, gpio_led_4

これらの信号が High にアサートされると、その信号に接続した LED が点灯します。

重要: このアプリケーションとすべての付属ファイルは、デモンストレーションのみを目的として提供されています。また、すべてのファイルは現状有姿で提供されています。リファレンスデザインは、ドロップインソリューションとしての使用を意図しているものではありません。新しいデザインにリファレンスデザインを統合する場合、統合後のソリューションが機能および信頼性の目標を満たしているかを検証する必要があります。





ハードウェア

図 1 に、リファレンスデザインの概略ブロック図を示します。評価ボードの JTAG ポートと UART ポートを PC に接続します。図 2 と図 3 に、各デザインの LED および DIP スイッチへの接続を含む Vivado IP インテグレーターの詳細図を示します。

デザイン 1 では、表 1 に示した信号を評価ボードの GPIO LED に接続してステータス情報を示します。

デザイン 1 では DIP スイッチを使用しません。

X-Ref Target - Figure 1

図 1: デザイン 1 およびデザイン 2 の概略ブロック図

表 1: デザイン 1 の GPIO LED の接続

信号名 GPIO LED

bufgce_enabled GPIO LED[0]

gpio_led_1 GPIO LED[1]


status_correction GPIO LED[3]

status_uncorrectable GPIO LED[4]

cap_req GPIO LED[5]

cap_gnt GPIO LED[6]

cap_rel GPIO LED[7]

(100MHz)

Processing System (PS) Programmable Logic (PL)

pl_clk0

emio gpio iemio gpio o

LED

s

SEM UARTUltraScaleSEM IP

DIP

Sw

itche

s

TerminalTerminal

Evaluation Board

JTAG

PC

100MHz

BUFGCE

Existing Core or Module





デザイン 2 では、表 2 に示した信号を評価ボードの GPIO LED に接続してステータス情報を示します。

デザイン 2 では、 DIP スイッチ 1 を使用して GPIO LED 1 を点滅させます。また、 DIP スイッチ 2 をオンにすると GPIO LED 1 ～ 4 が順番に点滅します。

図 2 および図 3 に、各デザインを Vivado IP インテグレーターで表示した詳細図を示します。

表 2: デザイン 2 の GPIO LED の接続

信号名 GPIO LED

bufgce_enabled GPIO LED[0]





cap_req GPIO LED[5]

cap_gnt GPIO LED[6]

cap_rel GPIO LED[7]






図 2: デザイン 1 の Vivado IP インテグレーター詳細図





図 3: デザイン 2 の Vivado IP インテグレーター詳細図

X18114-022217




ソフトウェアアプリケーション

このアプリケーションノートでは、各ハードウェアデザインにソフトウェアアプリケーションが 1 つずつ付属しています。各ソフトウェアアプリケーションには、その作成に必要な手順がコメントとして含まれています。

デザイン 1 — MPSoC_SEM_ICAP_MBoot/design1/SDK/source/sem_icap_mboot_1.c

デザイン 2 — MPSoC_SEM_ICAP_MBoot/design2/SDK/source/sem_icap_mboot_2.c

推奨: これらのアプリケーションは『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 3] と『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087) [参照 4] に基づいて作成しています。これらの文書を参考にしてください。

アプリケーションの完全なログは、このアプリケーションノートに付属する ZIP ファイルに格納されています。

デザイン 1 およびデザイン 2

MPSoC_SEM_ICAP_MBoot/teraterm_sem_icap_mboot.log

MPSoC_SEM_ICAP_MBoot/teraterm_sem_uart.log

ツールフローおよび検証

表 3 に、リファレンスデザインで使用したツールフローおよび検証手順を示します。

表 3: リファレンスデザインの詳細

パラメーター説明

全般

開発者ザイリンクス

ターゲットデバイス xczu9eg-ffvb1156

ソースコードの提供あり

ソースコードの形式 (提供される場合) VHDL、 C

既存のザイリンクスアプリケーションノート / リファレンスデザイン、サードパーティ、 Vivado ツールからデザインへのコード /IP の使用 (使用した場合はその詳細)

UltraScale Soft Error Mitigation (ベータ )

SEM UART

Zynq UltraScale+ MPSoC

Utility Buffer

Constant

Concat

Slice

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーション用テストベンチの提供

なし

テストベンチの形式

使用したシミュレータ /バージョン

SPICE/IBIS シミュレーションの実施なし

インプリメンテーション

使用した合成ツール/バージョン Vivado Design Suite 2016.2



必要な環境


必要な環境

このデザインは次のハードウェアとソフトウェアを使用して開発されています。 SEM コントローラー、およびその他のバージョンのソフトウェアをターゲットとする場合の詳細は、「制限事項と検討事項」を参照してください。

ハードウェア

• HW-Z1-ZCU102 Rev B 以降

• ZU9EG シリコン

• JTAG プログラミングケーブル

• JTAG 接続用の USB ケーブル

• UART 接続用の USB ケーブル

ソフトウェア

• Vivado Design Suite 2016.2

• ソフトウェア開発キット (SDK) 2016.2

• シリアル UART 接続用の Tera Term 4.83

リファレンスデザインファイル

最上位のリファレンスデザインファイル xapp1298-integrating-sem-ip.zip には 2 つのリファレンスデザインが含まれます。各リファレンスデザインのディレクトリ構造を次に示します。

使用したインプリメンテーションツール/バージョン Vivado Design Suite 2016.2

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したプラットフォーム Zynq UltraScale+ MPSoC ZCU102 評価ボード

表 3: リファレンスデザインの詳細 (続き)

パラメーター説明



必要な環境


design1

このディレクトリには、ソフトウェアアプリケーションの実行およびソフトウェアアプリケーションを一から生成するのに必要なすべての SDK イメージファイルとソースが含まれます。 SDK で生成されたファイルのうち、アプリケーションの実行に必要なものはすべて boot_img ディレクトリに格納されます。デザイン制約は Vivado ディレクトリにあります。

• SDK/boot_img

° BOOT.bin - ELF および BIT ファイルを含むブートイメージファイル

° fsbl_a53_0.elf - FSBL (First Stage Boot Loader) ソフトウェアアプリケーションデータを含む

° output.bif - BOOT イメージの作成に必要なファイルの参照先を記述した、 SDK で生成されるファイル

° sem_icap_mboot_a53_0.elf - SEM ICAP およびマルチブートソフトウェアアプリケーションデータを含む

° zu9eg_sem_wrapper.bit - PL コンフィギュレーションファイル

• SDK/source - ソフトウェアアプリケーションのソースコード

• Vivado/hdl/constraints - Vivado デザイン用の制約ファイルを格納

design2

このディレクトリには、ソフトウェアアプリケーションの実行およびソフトウェアアプリケーションを一から生成するのに必要なすべての SDK イメージファイルとソースが含まれます。 SDK で生成されたファイルのうち、アプリケーションの実行に必要なものはすべて boot_img ディレクトリに格納されます。デザイン制約は Vivado ディレクトリにあります。

• SDK/boot_img

° BOOT.bin - ELF および BIT ファイルを含むブートイメージファイル

° fsbl_a53_0.elf - FSBL (First Stage Boot Loader) ソフトウェアアプリケーションデータを含む

° output.bif - BOOT イメージの作成に必要なファイルの参照先を記述した、 SDK で生成されるファイル

° sem_icap_mboot_a53_0.elf - SEM ICAP およびマルチブートソフトウェアアプリケーションデータを含む

° zu9eg_sem_wrapper.bit - PL コンフィギュレーションファイル

• SDK/source - ソフトウェアアプリケーションのソースコード

• Vivado/hdl/constraints - Vivado デザイン用の制約ファイルを格納

ip

このディレクトリには、 ZCU102 ボード上の ZU9EG デバイスをサポートした SEM UltraScale+ ファミリパッケージ済みデザイン (sem_ultra_v3_1) が格納されます。

sem_uart_src

このディレクトリには SEM UART のソースコードが格納されます。このソースは、 SEM コントローラーをサポートした UltraScale+ デバイスをターゲットにして生成したものです。詳細は、「SEM UART ソースコードを生成する」を参照してください。

project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/

• sem_ultra_0_uart.v

• sem_ultra_0_uart_fifo.v

• sem_ultra_0_uart_piso.v

• sem_ultra_0_uart_sipo.v

Vivado

参考として、 3 つの Tcl ファイルを格納しています。リファレンスデザインを一から作成する場合、これらのファイルを実際のディレクトリ構造に合わせて編集してから Vivado Tcl コンソールで実行してください。



リファレンスデザインの実行手順


• tcl/board_repository.tcl - Zynq UltraScale+ ZCU102 HeadStart ウェブサイトからダウンロードしたボードファイルのパスを設定するために使用します。

• tcl/ip_repository.tcl - SEM コントローラーのビルドの結果を含めるリポジトリをローカルリポジトリに設定するために使用します。

• tcl/uart.tcl - SEM UART ファイルをデザインに追加およびインポートするために使用します。

ライセンス

SEM コントローラーのライセンス

このザイリンクス LogiCORE IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。

この IP およびその他のザイリンクス LogiCORE IP モジュールに関する情報は、 IP コアのウェブサイトから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。


セットアップ

ここではセットアップ手順について説明します。リファレンスデザインを一から作成する場合は、「リファレンスデザインの作成」へ進んでください。付属の ZIP ファイルからリファレンスデザインを実行する場合は、 44 ページの「リファレンスデザインの実行」へ進んでください。このセクションでは、リファレンスデザインの実行に必要なその他のセットアップ情報についても説明します。

リファレンスデザインを作成する場合はここからの手順に従ってください。

リファレンスデザインの作成

Vivado Design Suite 2016.2 用の ZCU102 ボードファイルをダウンロードする

注記: ZCU102 ボードファイルは Vivado Design Suite 2016.2 に付属しておらず、このアプリケーションノートにも含まれません。ボードファイルは Zynq UltraScale+ ZCU102 HeadStart ウェブサイトからダウンロードしてください。

重要: 登録後、ファイルにアクセスできるようになるまで 2 日ほどかかることがあります。

1. Zynq UltraScale+ ZCU102 HeadStart ウェブサイトにアクセスします。

2. [Documentations and Designs] タブをクリックします。

3. [ZCU102 ES1 Board Files] が表示されるまでスクロールします。

4. [ZCU102 2016.2 board files] と書かれたリンクをクリックします。

注記: 必ず 2016.2 ボードファイルを使用してください。

5. ライセンス契約に同意する場合は、 [I Accept] をクリックします。

6. デザインファイルをダウンロードします。


https://japan.xilinx.com/member/zcu102_headstart.html

https://japan.xilinx.com/support.html

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html

https://japan.xilinx.com/about/contact.html






SEM UART ソースコードを生成する

リファレンスデザインに必要な SEM UART ソースコード、ハードウェアデザイン、およびソフトウェアアプリケーションを生成します。

UART ファイルはデザイン 1 とデザイン 2 で同じものを使用します。デザイン 1 とデザイン 2 で別々に UART ファイルを生成する必要はありません。

注記: ここからの手順では、 <path> = C:/Projects とします。

1. UART ソースファイルは、 SEM コントローラーをサポートするアーキテクチャファミリのデバイスをターゲットにして Vivado ツールで生成できます。このアプリケーションノートでは、 xcku9p-ffve900 など SEM コントローラーをサポートした任意の UltraScale+ デバイスを選択できます。

2. IP カタログから [UltraScale Soft Error Mitigation] を選択します。

3. [Mode] を [Mitigation and Testing] に設定し、 [Controller Clock Period (ps)] を 10000 と設定します。

4. [Generate Output Products] ダイアログボックスで、 [Generate] をクリックします。

5. [Project Manager] の [Hierarchy] タブで [sem_ultra_0] を右クリックし、 [Open IP Example Design] をクリックして出力先ディレクトリを選択します。新しい Vivado ウィンドウが開いてサンプルデザインが生成されます。

6. 2 つの Vivado ウィンドウを閉じます。このデザインは合成もインプリメントも必要ありません。

7. このアプリケーションノートでは、次のディレクトリに 4 つの UART ファイルがあります。<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/

sem_ultra_0_uart

sem_ultra_0_uart_fifo.v

sem_ultra_0_uart_piso.v

sem_ultra_0_uart_sipo.v

デザイン 1 - PL デザインを生成する

ここでは、リファレンスデザインのデザイン 1 に対する PL ビットストリームを一から生成する方法について説明します。

xapp1298-integrating-sem-ip.zip を解凍します。 MPSoC_SEM_ICAP_MBoot フォルダーの readme.txt ファイ

ルを参照してください。

プロジェクトを作成する


1. ディレクトリを MPSoC_SEM_ICAP_Mboot に移動します。

2. Vivado Design Suite を起動します。

3. プロジェクトを作成する前に、 Tcl コンソールで ZCU102 ボードリポジトリファイルのパスを設定します。次に例を示します。

set_param board.repoPaths C:/Projects/zcu102

4. 新規プロジェクトを作成して次のように設定します。

a. [Project Name]: zu9eg_sem

b. [Project location]: <path>/MPSoC_SEM_ICAP_MBoot/design1

c. [RTL Project] をオンにし、 [Do not specify sources at this time] をオンにします。





d. [Boards] をクリックし、 [Vendor] で [xilinx.com]、 [Display Name] で [Zynq UltraScale+ ZCU102 Evaluation Board] を選択します (図 4 参照)。

e. [Next] をクリックし、 [Finish] をクリックします。

5. アプリケーションノートの ZIP ファイルに含まれる ZU3EG SEM コントローラーの IP リポジトリパスを設定します。

a. set_property ip_repo_paths C:/Projects/MPSoC_SEM_ICAP_MBoot/ip/sem_ultra_v3_1 [current_project]

Vivado の Tcl コンソールに次を入力します。

b. set_property ip_repo_paths <path>/MPSoC_SEM_ICAP_MBoot/ip/sem_ultra_v3_1 [current_project]

c. update_ip_catalog -rebuild

IP の重複に関する次の警告は無視します。

WARNING: [IP_Flow 19-1663] Duplicate IP found for xilinx.com:ip:sem_ultra:3.1.The one found in IP location ‘c:/Projects/MPSoC_SEM_ICAP_MBoot/ip/sem_ultra_v3_1' will take precedence over the same IP in the Xilinx installed IP.


図 4: デザイン 1 - ボードの選択

X18133-022217





ファイルを追加する

1. Vivado Tcl コンソールで制約ファイルを追加します。

a. add_files -fileset constrs_1 -norecurse <path>/MPSoC_SEM_ICAP_MBoot/design1/Vivado/hdl/constraints/zu9eg_sem.xdc

b. import_files -fileset constrs_1 -force <path>/MPSoC_SEM_ICAP_MBoot/design1/Vivado/hdl/constraints/zu9eg_sem.xdc

2. 4 つの SEM UART ファイルをプロジェクトに追加します。

a. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v}

b. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v }

c. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v }

d. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}

次に例を示します。

add_files -norecurse -scan_for_includes{C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.vC:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.vC:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.vC:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}

3. 4 つの SEM UART ファイルをプロジェクトにインポートします。

a. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v}

b. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v}

c. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v}

d. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}






import_files -force -norecurse{C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}

4. [Create Block Design] をクリックして、 [Design name] を「zu9eg_sem」とします。

IP を図に追加する

1. Vivado の [Diagram] タブで [Add IP] を右クリックし、 [ZYNQ UltraScale+ MPSoC] をクリックします。

a. [Run Block Automation] をクリックします (図 5 参照)。

b. [Apply Board Presets] がオンであることを確認します。


図 5: デザイン 1 - [Run Block Automation]

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c. Zynq UltraScale+ MPSoC ブロックの設定で [GPIO EMIO] をオンにします。 [UART 1] をオフにします。 [OK] をクリックします (図 6 参照)。

2. [Diagram] タブの何もない画面上で右クリックして [Add IP] をクリックします。

a. 検索ボックスを使用して Utility Buffer を見つけてクリックします。

b. [Utility Buffer] を右クリックし、 [C Buf Type] で [BUFGCE] をクリックします。 [OK] をクリックします。


a. 検索ボックスを使用して UltraScale Soft Error Mitigation を見つけてクリックします。

b. [Duplicate IP] ウィンドウで [Add Active IP] をクリックします。

c. アイコンをダブルクリックします。 [Mitigation and Testing] をクリックし、 [Controller Clock Period (ps)] を 10000 (100MHz) と設定します。 [OK] をクリックします。

d. 図で cap_req ピンを右クリックして [Make External] をクリックします。status_correction および status_uncorrectable ピンも同様にします。

4. [Diagram] タブの何もない画面上で右クリックして [Add Module] をクリックします。

a. 検索ボックスを使用して sem_ultra_0_uart.v を見つけてクリックします。

b. uart_tx および uart_rx ピンを右クリックして [Make External] をクリックします。


a. 検索ボックスを使用して Constant を見つけてクリックします。

b. [Const Width] を 1 に設定し、 [Const Val] を 0 に設定します (UltraScale Soft Error Mitigation の command_strobe、aux_error_cr_ne、 aux_error_cr_es、および aux_error_uc 信号に接続)。



b. [Const Width] を 44 に設定し、 [Const Val] を 0 に設定します (UltraScale Soft Error Mitigation の command_code 信号に接続)。


図 6: デザイン 1 - GPIO EMIO を有効にする

X18138-022217







b. [Const Width] を 3 に設定し、 [Const Val] を 0 に設定します (In0[2:0] Concat に接続)。





a. 検索ボックスを使用して Slice を見つけてクリックします。

b. 次のように設定します (Zynq UltraScale+ MPSoC ブロックの emio_gpio_o[94:0] に接続)。

- [Din Width]: 95

- [Din From]: 0

- [Din Down To]: 0

- [OK] をクリックします。

c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。 Dout という名前のポートが作成されます。

d. Dout の名前を変更します。 [Diagram] タブで Dout ポートをクリックします。 [External Port Properties] の [General] タブで [Dout] の名前を「bufgce_enabled」に変更します (図 7 参照)。


図 7: デザイン 1 - 外部ポートの設定 - bufgce_enabled

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- [Din Width]: 95

- [Din From]: 1

- [Din Down To]: 1

c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。名前を「gpio_led_1」に変更します。ピン名の変更手順は手順 9 手順 d を参照してください。




- [Din Width]: 95

- [Din From]: 2

- [Din Down To]: 2





- [Din Width]: 95

- [Din From]: 6

- [Din Down To]: 6

c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。名前を「cap_gnt」に変更します。ピン名の変更手順は手順 9 手順 d を参照してください。




- [Din Width]: 95

- [Din From]: 7

- [Din Down To]: 7

c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。名前を「cap_rel」に変更します。ピン名の変更手順は手順 9 手順 d を参照してください。


a. 検索ボックスを使用して Concat を見つけてクリックします。

- [Number of Ports] を 5 に設定します (図 8 参照)。

- すべてのポートで [Auto] を [Manual] に変更します。

- [In0 Width] を 3、 [In1 Width] を 1、 [In2 Width] を 1、 [In3 Width] を 1、および [In4 Width] を 89 に設定します。






b. 図 2 を参照し、 Concat IP への残りの接続を完了します。

- In0 を Const dout[2:0] に接続します。

- In1 を UltraScale Soft Error Mitigation の status_correction に接続します。

- In2 を UltraScale Soft Error Mitigation の status_uncorrectable に接続します。

- In3 を UltraScale Soft Error Mitigation の cap_req に接続します。


- dout[94:0] を Zynq UltraScale+ MPSoC の emio_gpio_i[94:0] に接続します。

Vivado IP インテグレーターの図で接続を完成させる

1. 図 2 ( 「デザイン 1 の Vivado IP インテグレーター詳細図」 ) のようにすべての信号を接続します。

2. zu9eg_sem.bd を右クリックして [Create HDL Wrapper] をクリックします。

a. ダイアログボックスで [Let Vivado manage wrapper and auto-update] をオンにします。

3. zu9eg_sem_wrapper.v を右クリックして [Set As Top] をクリックします。

4. ブロックデザインキャンバスの何もないところで右クリックして [Validate Design] をクリックします。


図 8: デザイン 1 - Concat IP の幅を 95 に設定

X18151-022217





ブロックデザインとビットストリームを生成する

1. Flow Navigator で [Generate Block Design] をクリックします。

a. [Generate] をクリックします (図 9 参照)。

2. Flow Navigator で [Generate Bitstream] をクリックし、インプリメントしたデザインを開き、すべてのタイミング制約が満たされていることを確認します。

3. ビットストリームをエクスポートするには、 [File] → [Export] → [Export Hardware] をクリックします。 [Include bitstream] をオンにします。

4. [File] → [Launch SDK] をクリックします。

これで SDK が起動してソフトウェアアプリケーションを作成できるようになります。「デザイン 1 - PS ソフトウェアアプリケーションを生成する」に進みます。


図 9: デザイン 1 - 出力ファイルの生成

X18156-022217





デザイン 1 - PS ソフトウェアアプリケーションを生成する

ここでは、リファレンスデザインのデザイン 1 に対する PS ソフトウェアアプリケーションを一から生成する方法について説明します。

1. [File] → [New] → [Application Project] をクリックして、 FSBL アプリケーションプロジェクトを作成します。

a. [Project name] に「fsbl_a53_0」と入力します。 [Next] をクリックします。

b. [Zynq MP FSBL] を選択します。 [Finish] をクリックします (図 10 参照)。X-Ref Target - Figure 10

図 10: デザイン 1 - Zynq MP FSBL テンプレート

X18159-022217





2. [File] → [New] → [Application Project] をクリックして、アプリケーションプロジェクトを作成します。

a. [Project name] に「sem_icap_mboot_a53_0」と入力します。 [Next] をクリックします。

b. [Hello World] を選択し、 [Finish] をクリックします。

c. [Project Explorer] で helloworld.c を右クリックし、 [Delete] をクリックして削除します (図 11 参照)。

d. sem_icap_mboot_1.c file をコピーします。コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/source/sem_icap_mboot_1.c コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design1/zu9eg_sem/zu9eg_sem.sdk/sem_icap_mboot_a53_0/src/


図 11: デザイン 1 - helloworld.c を削除

X18162-022217





e. src ディレクトリを右クリックします。 [Refresh] をクリックすると、コピーしたファイルが表示されます (図 12 参照)。

デザイン 1 - ブートイメージを作成する

1. FSBL の ELF (Executable and Linkable Format) ファイル fsbl_a53_0.elf をコピーします。

コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design1/zu9eg_sem/zu9eg_sem.sdk/fsbl_a53_0/Debug/

コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/

2. BIT ファイルをコピーします。

コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design1/zu9eg_sem/zu9eg_sem.sdk/zu9eg_sem_wrapper_hw_platform_0/zu9eg_sem_wrapper.bit

コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/zu9eg_sem_wrapper.bit

3. sem_icap_mboot_a53_0.elf ファイルをコピーします。

コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design1/zu9eg_sem/zu9eg_sem.sdk/sem_icap_mboot_a53_0/Debug/sem_icap_mboot_a53_0.elf

コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/sem_icap_mboot_a53_0.elf

4. [Xilinx Tools] → [Create Boot Image] をクリックします。 3 つのパーティションを次の順に追加します。

a. fsbl_a53_0.elf

b. zu9eg_sem_wrapper.bit

c. sem_icap_mboot_a53_0.elf

5. [Architecture] を [Zynq MP] に変更します。


図 12: デザイン 1 - Project Explorer

X18163-022217





6. [Create Boot Image] ダイアログボックスで [Output BIF file path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/output.bif

a. [Output BIF file path] と [Output path] が同じであることを確認します (図 13 参照)。

7. [Add] をクリックしてパーティションを追加します。

a. [Create Boot Image] ダイアログボックスで [Add] をクリックし、 fsbl_a53_0.elf パーティションを追加します。

b. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/fsbl_a53_0.elf

[OK] をクリックします。


図 13: デザイン 1 - ブートイメージの作成

X18164-022217





c. [Partition type] が [bootloader]、 [Destination Device] が [PS]、そして [Destination CPU] が [A53 x64] であることを確認します (図 14 参照)。

8. [Create Boot Image] ダイアログボックスで [Add] をクリックし、2 番目のパーティションに BIT ファイルを追加します。

a. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/zu9eg_sem_wrapper.bit



図 14: デザイン 1 - FSBL ブートパーティション

X18165-022217





b. [Partition type] が [datafile]、 [Destination Device] が [PL] であることを確認します (図 15 参照)。

9. [Create Boot Image] ダイアログボックスで [Add] をクリックし、 3 番目のパーティションに sem_icap_mboot_a53_0.elf ファイルを追加します。

a. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/sem_icap_mboot_a53_0.elf

[OK]をクリックします。


図 15: デザイン 1 - BIT パーティション

X18166-022217





b. [Partition type] が [datafile]、 [Destination Device] が [PS]、 [Destination CPU] が [A53 0] であることを確認します (図 16 参照)。


図 16: デザイン 1 - SEM ICAP マルチブートパーティション

X18167-022217





10. [Boot image partitions] のパスを確認します (図 17 参照)。 [Create Image] をクリックします。

デザイン 2 - PL デザインを生成する

ここでは、リファレンスデザインのデザイン 2 に対する PL ビットストリームを一から生成する方法について説明します。

プロジェクトを作成する

リファレンスデザインのこの部分を最初から生成するには次の手順に従ってください。


1. ディレクトリを MPSoC_SEM_ICAP_Mboot に移動します。

2. Vivado Design Suite を起動します。

3. プロジェクトを作成する前に、 Tcl コンソールで ZCU102 ボードリポジトリファイルのパスを設定します。

a. set_param board.repoPaths を ZCU102 ボードファイルのパスに設定します。次に例を示します。

set_param board.repoPaths C:/Projects/zcu102

4. 新規プロジェクトを作成して次のように設定します。

a. [Project Name]: zu9eg_sem

b. [Project location]: <path>/MPSoC_SEM_ICAP_MBoot/design2

c. [RTL Project] をオンにし、 [Do not specify sources at this time] をオンにします。



X18168-022217





d. [Boards] をクリックし、 [Vendor] で [xilinx.com]、 [Display Name] で [Zynq UltraScale+ ZCU102 Evaluation Board] を選択します (図 18 参照)。

e. [Next] をクリックし、 [Finish] をクリックします。

5. アプリケーションノートの ZIP ファイルに含まれる ZU3EG SEM コントローラーの IP リポジトリパスを設定します。

a. set_property ip_repo_paths C:/Projects/MPSoC_SEM_ICAP_MBoot/ip/sem_ultra_v3_1 [current_project]

Vivado の Tcl コンソールに次を入力します。

b. set_property ip_repo_paths C:/Projects/MPSoC_SEM_ICAP_MBoot/ip/sem_ultra_v3_1 [current_project]

c. update_ip_catalog -rebuild

IP の重複に関する次の警告は無視します。

WARNING: [IP_Flow 19-1663] Duplicate IP found for xilinx.com:ip:sem_ultra:3.1.The one found in IP location c:/Projects/MPSoC_SEM_ICAP_MBoot/ip/sem_ultra_v3_1 will take precedence over the same IP in the Xilinx installed IP.

ファイルを追加する

1. Vivado Tcl コンソールで制約ファイルを追加します。

a. add_files -fileset constrs_1 -norecurse <path>/MPSoC_SEM_ICAP_MBoot/design2/Vivado/hdl/constraints/zu9eg_sem.xdc

b. import_files -fileset constrs_1 -force <path>/MPSoC_SEM_ICAP_MBoot/design2/Vivado/hdl/constraints/zu9eg_sem.xdc


図 18: デザイン 2 - ボードの選択

X18133-022217





2. 4 つの SEM UART ファイルをプロジェクトに追加します。

a. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v}

b. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v}

c. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v}

d. add_files -norecurse -scan_for_includes {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}


add_files -norecurse -scan_for_includes {C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}

3. 4 つの SEM UART ファイルをプロジェクトにインポートします。

a. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v}

b. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v }

c. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v }

d. import_files -force -norecurse {<path>/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}


import_files -force -norecurse {C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_fifo.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_piso.v C:/Projects/MPSoC_SEM_ICAP_MBoot/sem_uart_src/project_1/sem_ultra_0_example/





sem_ultra_0_example.srcs/sources_1/imports/example_design/support/sem_ultra_0_uart_sipo.v}

4. [Create Block Design] をクリックして、 [Design name] を「zu9eg_sem」とします。

IP を図に追加する

1. Vivado の [Diagram] タブで [Add IP] を右クリックし、 [ZYNQ UltraScale+ MPSoC] をクリックします。

a. [Run Block Automation] をクリックします (図 19 参照)。

b. [Apply Board Presets] がオンであることを確認します。

c. Zynq UltraScale+ MPSoC ブロックの設定で GPIO EMIO をオンにします。 [UART 1] をオフにします。 [OK] をクリックします (図 20 参照)。


図 19: デザイン 2 - [Run Block Automation]


図 20: デザイン 2 - GPIO EMIO を有効にする

X18136-022217

X18138-022217






a. 検索ボックスを使用して Utility Buffer を見つけてクリックします。

b. [Utility Buffer] を右クリックし、 [C Buf Type] で [BUFGCE] をクリックします。 [OK] をクリックします。


a. 検索ボックスを使用して UltraScale Soft Error Mitigation を見つけてクリックします。

b. [Duplicate IP] ウィンドウで [Add Active IP] をクリックします。

c. アイコンをダブルクリックします。 [Mitigation and Testing] をクリックし、 [Controller Clock Period (ps)] を 10000 (100MHz) と設定します。 [OK] をクリックします。

d. 図で cap_req ピンを右クリックして [Make External] をクリックします。

4. [Diagram] タブの何もない画面上で右クリックして [Add Module] をクリックします。

a. 検索ボックスを使用して sem_ultra_0_uart.v を見つけてクリックします。

b. uart_tx および uart_rx ピンを右クリックして [Make External] をクリックします。



b. [Const Width] を 1 に設定し、 [Const Val] を 0 に設定します (UltraScale Soft Error Mitigation の command_strobe、aux_error_cr_ne、 aux_error_cr_es、および aux_error_uc 信号に接続)。



b. [Const Width] を 44 に設定し、 [Const Val] を 0 に設定します (UltraScale Soft Error Mitigation の command_code 信号に接続)。













- [Din Width]: 95

- [Din From]: 0

- [Din Down To]: 0


c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。 Dout という名前のポートが作成されます。





d. Dout の名前を変更します。 [Diagram] タブで Dout ポートをクリックします。 [External Port Properties] の [General] タブで [Dout] の名前を「bufgce_enabled」に変更します (図 21 参照)。




- [Din Width]: 95

- [Din From]: 1

- [Din Down To]: 1





- [Din Width]: 95

- [Din From]: 2

- [Din Down To]: 2



図 21: デザイン 2 - 外部ポートの設定 - bufgce_enabled

X18172-022217








- [Din Width]: 95

- [Din From]: 3

- [Din Down To]: 3





- [Din Width]: 95

- [Din From]: 4

- [Din Down To]: 4





- [Din Width]: 95

- [Din From]: 6

- [Din Down To]: 6

c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。名前を「cap_gnt」に変更します。ピン名の変更手順は手順 10 手順 d を参照してください。




- [Din Width]: 95

- [Din From]: 7

- [Din Down To]: 7

c. Dout[0:0] ピンを右クリックして [Make External] をクリックします。名前を「cap_rel」に変更します。ピン名の変更手順は手順 10 手順 d を参照してください。


a. 検索ボックスを使用して Concat を見つけてクリックします。

b. [Number of Ports] を 6 に設定します。すべてのポートで [Auto] を [Manual] に変更します。 [In0 Width] を 5、 [In1 Width] を 1、 [In2 Width] を 2、 [In3 Width] を 1、 [In4 Width] を 1、および [In5 Width] を 85 に設定します。 [OK] をクリックします (図 22 参照)。





c. 図 3 を参照し、 Concat IP への残りの接続を完了します。


- In1 を外部ピン cap_req に接続します。


- In3 を SW13_DIP1 に接続します。手順 10 手順 d と同様の手順で、 In3[0:0] ピンを右クリックして [Make External] をクリックし、名前を「SW13_DIP1」に変更します。

- In4 を SW13_DIP2 に接続します。手順 10 手順 d と同様の手順で、 In4[0:0] ピンを右クリックして [Make External] をクリックし、名前を「SW13_DIP2」に変更します。


- Concat dout[94:0] を Zynq UltraScale+ MPSoC の emio_gpio_i[94:0] に接続します。


図 22: デザイン 2 - Concat IP の幅を 95 に設定

X18178-022217





Vivado IP インテグレーターの図で接続を完成させる

1. 図 3 ( 「デザイン 2 の Vivado IP インテグレーター詳細図」 ) のようにすべての信号を接続します。

2. zu9eg_sem.bd を右クリックして [Create HDL Wrapper] をクリックします。

a. ダイアログボックスで [Let Vivado manage wrapper and auto-update] をオンにします。

3. zu9eg_sem_wrapper.v を右クリックして [Set As Top] をクリックします。

4. ブロックデザインキャンバスの何もないところで右クリックして [Validate Design] をクリックします。

ブロックデザインとビットストリームを生成する

1. Flow Navigator で [Generate Block Design] をクリックします (図 23 参照)。

a. [Generate] をクリックします (図 23 参照)。

2. Flow Navigator で [Generate Bitstream] をクリックし、インプリメントしたデザインを開き、すべてのタイミング制約が満たされていることを確認します。

3. ビットストリームをエクスポートするには、 [File] → [Export] → [Export Hardware] をクリックします。 [Include bitstream] をオンにします。

4. [File] → [Launch SDK] をクリックします。

これで SDK が起動してソフトウェアアプリケーションを作成できるようになります。「デザイン 2 - PS ソフトウェアアプリケーションを生成する」に進みます。


図 23: デザイン 2 - 出力ファイルの生成

X18156-022217





デザイン 2 - PS ソフトウェアアプリケーションを生成する

ここでは、リファレンスデザインのデザイン 2 に対する PS ソフトウェアアプリケーションを一から生成する方法について説明します。

1. [File] → [New] → [Application Project] をクリックして、 FSBL アプリケーションプロジェクトを作成します。

a. [Project name] に「fsbl_a53_0」と入力します。 [Next] をクリックします。

b. [Zynq MP FSBL] を選択します。 [Finish] をクリックします (図 24 参照)。X-Ref Target - Figure 24

図 24: デザイン 2 - Zynq MP FSBL テンプレート

X18159-022217





2. [File] → [New] → [Application Project] をクリックして、アプリケーションプロジェクトを作成します。

a. [Project name] に「sem_icap_mboot_a53_0」と入力します。 [Next] をクリックします。

b. [Hello World] を選択し、 [Finish] をクリックします。

c. [Project Explorer] で helloworld.c を右クリックし、 [Delete] をクリックして削除します (図 25 参照)。

d. sem_icap_mboot_2.c をコピーします。コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/source/sem_icap_mboot_2.cコピー先: <path>/MPSoC_SEM_ICAP_MBoot/design2/zu9eg_sem/zu9eg_sem.sdk/sem_icap_mboot_a53_0/src/


図 25: デザイン 2 - helloworld.c を削除

X18162-022217





e. src ディレクトリを右クリックします。 [Refresh] をクリックすると、コピーしたファイルが表示されます (図 26 参照)。

デザイン 2 - ブートイメージを作成する

1. FSBL の ELF (Executable and Linkable Format) ファイル fsbl_a53_0.elf をコピーします。

コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design2/zu9eg_sem/zu9eg_sem.sdk/fsbl_a53_0/Debug/

コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/

2. BIT ファイルをコピーします。

コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design2/zu9eg_sem/zu9eg_sem.sdk/zu9eg_sem_wrapper_hw_platform_0/zu9eg_sem_wrapper.bit

コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/zu9eg_sem_wrapper.bit

3. sem_icap_mboot_a53_0.elf ファイルをコピーします。

コピー元: <path>/MPSoC_SEM_ICAP_MBoot/design2/zu9eg_sem/zu9eg_sem.sdk/sem_icap_mboot_a53_0/Debug/sem_icap_mboot_a53_0.elf

コピー先: <path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/sem_icap_mboot_a53_0.elf

4. [Xilinx Tools] → [Create Boot Image] をクリックします。 3 つのパーティションを次の順に追加します。

a. fsbl_a53_0.elf

b. zu9eg_sem_wrapper.bit


図 26: デザイン 2 - Project Explorer

X18604-022217





c. sem_icap_mboot_a53_0.elf

5. [Architecture] を [Zynq MP] に変更します。

6. [Create Boot Image] ダイアログボックスで [Output BIF file path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/output.bif

a. [Output BIF file path] と [Output path] が同じであることを確認します (図 27 参照)。X-Ref Target - Figure 27


X18521-022217





7. [Add] をクリックしてパーティションを追加します。

a. [Create Boot Image] ダイアログボックスで [Add] をクリックし、 fsbl_a53_0.elf パーティションを追加します。

b. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/fsbl_a53_0.elf


c. [Partition type] が [bootloader]、[Destination Device] が [PS]、[Destination CPU] が [A53 x64] であることを確認します (図 28 参照)。


図 28: デザイン 2 - FSBL ブートパーティション

X18522-022217





8. [Create Boot Image] ダイアログボックスで [Add] をクリックし、2 番目のパーティションに BIT ファイルを追加します。

a. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/zu9eg_sem_wrapper.bit


b. [Partition type] が [datafile]、 [Destination Device] が [PL] であることを確認します (図 29 参照)。X-Ref Target - Figure 29

図 29: デザイン 2 - BIT パーティション

X18523-022217





9. [Create Boot Image] ダイアログボックスで [Add] をクリックし、 3 番目のパーティションに sem_icap_mboot_a53_0.elf ファイルを追加します。

a. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/sem_icap_mboot_a53_0.elf


b. [Partition type] が [datafile]、 [Destination Device] が [PS]、 [Destination CPU] が [A53 0] であることを確認します (図 30 参照)。


図 30: デザイン 2 - SEM ICAP マルチブートパーティション

X18530-022217





10. [Boot image partitions] のパスを確認します (図 31 参照)。 [Create Image] をクリックします。

作成したデザインファイルを使用してリファレンスデザインを実行できます。「リファレンスデザインの実行」の手順 2 「ボードをセットアップする」に進んでください。

リファレンスデザインの実行

このセクションでは、イメージファイルを JTAG を介して ZCU102 ボードにダウンロードする方法について説明します。また、 PS を使用して SEM コントローラーを初期化し、 SEM コントローラーから PS EMIO GPIO インターフェイスを介してステータスを読み出す方法についても説明します。 SEM コントローラーへのコマンド送信には SEM UART ターミナルを使用します。

1. リファレンスデザインファイルを解凍する : xapp1298-integrating-sem-ip.zip を解凍します。MPSoC_SEM_ICAP_MBoot フォルダーの readme.txt ファイルを参照してください。



X18531-022217





2. ボードをセットアップする : 電源、 USB UART ケーブル、および JTAG プログラミングケーブルをボードに接続します。 MODE[3:0] ピンを ON ON ON ON (SW6) に設定します。この DIP スイッチは、 [ON] と書かれた方へ矢印の向きに動かすと 0 となります。 DIP スイッチのラベル 1 ～ 4 は MODE ピン 0 ～ 3 に対応します (図 32 および図 33 参照)。電源をオンにします。

重要: ZCU102 ボードに電源が入っていること、 USB UART ケーブルと JTAG ケーブルが接続されていること、 JTAG ケーブルドライバーがインストールされていることを確認してください。次の手順 3 を参照してください。


図 32: ZCU102 ボード


図 33: MODE[3:0] DIP スイッチの設定 (ON ON ON ON)

X18124-022217

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3. UART ドライバーをセットアップし、 COM ポートを選択する :

a. Tera Term ターミナルを 2 つ起動し、次のようにシリアル接続を設定します。

推奨: この接続を初めて機能させる場合は、 Silicon Labs の USB UART ドライバーのインストールが必要になることがあります。詳細は、『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033) [参照 5] を参照してください。

b. Tera Term で PS UART と SEM UART の COM XX ポートを選択します。XX の値はコンピューターによって異なります。 Windows の [デバイスマネージャー ] を開き、 [Silicon Labs Quad CP210x USB to UART Bridge: Interface 0 (COMXX)] の値を PS UART に設定し、 [Silicon Labs Quad CP210x USB to UART Bridge: Interface 2 (COMXX)] の値を SEM UART に設定します (図 34 参照)。

ボーレート 115200

設定データビット 8、パリティなし、ストップビット 1

フロー制御なし

端末 ID VT100

改行コード (送信) CR (端末は CR を行末として送信)

改行コード (受信) CR + LF (端末は CR を行末として受信し、 CR + LF に展開)

ローカルエコーなし


図 34: COM ポートの選択

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フラッシュメモリをプログラムする

1. SDK を開きます。

2. [Xilinx Tools] → [Program Flash] をクリックします (デザイン 1)。次のように設定します。

3. [Xilinx Tools] → [Program Flash] をクリックします (デザイン 2)。次のように設定します。

4. プログラムが完了したら、ボードの電源をオフにします。

5. MODE[3:0] ピンを ON ON OFF ON (SW6) に設定します。この DIP スイッチは、 [ON] と書かれた方へ矢印の向きに動かすと 0 となります。 DIP スイッチのラベル 1 ～ 4 は MODE ピン 0 ～ 3 に対応します (図 35 参照)。

6. ボードの電源をオンにします。

7. アプリケーションが開始します。 PS UART ターミナルに表示される指示に従って、 SEM コントローラーが正しく動作しているかどうかを SEM UART ターミナルで確認してください。ソフトウェアアプリケーションの詳細は、「デザイン 1 のアプリケーションの結果」および「デザイン 2 のアプリケーションの結果」を参照してください。

結果

UART ログはすべて、このアプリケーションノートの ZIP ファイルのメインディレクトリに次のファイルとして格納されています。

• teraterm_sem_icap_mboot.log - PS からの UART 出力のログファイル。

• teraterm_sem_uart.log - SEM コントローラーからの UART 出力のログファイル。

[Image File] MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/BOOT.bin

[Offset] 0x00000000

[Flash Type] qspi_quad_parallel

[FSBL File] MPSoC_SEM_ICAP_MBoot/design1/SDK/boot_img/fsbl_a53_0.elf

[Image File] MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/BOOT.bin

[Offset] 0x02000000

[Flash Type] qspi_quad_parallel

[FSBL File] MPSoC_SEM_ICAP_MBoot/design2/SDK/boot_img/fsbl_a53_0.elf


図 35: MODE[3:0] DIP スイッチの設定 (ON ON OFF ON)





デザイン 1 のアプリケーションの結果

このアプリケーションは PS UART を初期化し、 PL コンフィギュレーションロジックの制御を PCAP から ICAP へ移します (SEM コントローラーは ICAP を必要とする )。また、 PS EMIO GPIO ピンを使用します。このアプリケーションには、ユーザーからの入力が必要です。図 36 に、このアプリケーションの PS UART からの出力の一部と SEM UART のログを示します。

PS が PCAP を無効にし、 ICAP を有効にします。次に BUFGCE が有効にされ、 SEM ロジックへのクロック供給が開始します。それと同時に、 GPIO LED 0 が点灯します。 PS は、評価ボードの GPIO LED 1 と GPIO LED 2 を点灯させた後、 SEM コントローラーが ICAP Request をアサートしているかどうかを確認します。アサートされている場合、 PS は ICAP Grant をアサートして ICAP の制御を SEM コントローラーに渡します。これで SEM コントローラーは初期化を実行し、自動的に監視ステートに移行します。この後、画面の指示に従って訂正可能エラーを挿入します。 SEM UART ターミナルで次のコマンドを入力します (大文字と小文字を区別すること )。

I

N C000A098000

O

これは、図 36 の一番上の赤い矢印で示した部分に該当します。監視ステートに移行した後、 SEM コントローラーはエラーを検出して訂正します。 GPIO LED 3 が一瞬点灯します。この後、画面の指示に従って訂正可能エラーを挿入します。SEM UART ターミナルで次のコマンドを入力します (大文字と小文字を区別すること )。

I

N C000A098000

N C000A098004

O

これは、図 36 の中央の赤い矢印で示した部分に該当します。 Observation ステートに移行した後、 SEM コントローラーはエラーを検出しますが訂正はできません。 GPIO LED 4 が点灯します。この LED はデバイスをリコンフィギュレーションするまで点灯したままです。デバイスをリコンフィギュレーションするには、 PS が PCAP 経由で CAP インターフェイスを制御する必要があるため、 SEM コントローラーが ICAP インターフェイスの制御を解放する必要があります。

PS は ICAP Release (GPIO LED [7]) をアサートし、 SEM コントローラーが ICAP Request (GPIO LED [5]) をディアサートするのを待ちます。 SEM コントローラーは、 ICAP Request をディアサートした後、自動的にアイドルステートへ移行します。次に、 PS は BUFGCE クロックを無効にします (GPIO LED [0])。これで、 SEM コントローラーはリコンフィギュレーション可能な状態になります。





PS が PCAP を有効にし、マルチブートを実行します。これは、図 36 の一番下の赤い矢印で示した部分に該当します。詳細は、アプリケーションコード sem_icap_mboot_1.c を参照してください。

デザイン 2 のアプリケーションの結果

このアプリケーションは PS UART を初期化し、 PL コンフィギュレーションロジックの制御を PCAP から ICAP へ移します (SEM コントローラーは ICAP を必要とする )。また、 PS EMIO GPIO ピンおよび評価ボードの DIP スイッチによるユーザー入力を使用します。図 37 に、このアプリケーションの PS UART からの出力の一部と SEM UART のログを示します。

PS が PCAP を無効にし、 ICAP を有効にします。次に BUFGCE が有効にされ、 SEM ロジックへのクロック供給が開始します。それと同時に、 GPIO LED 0 が点灯します。 DIP スイッチ 1 をオンにすると、 GPIO LED 1 が点滅します。次に DIP スイッチ 1 をオフにし、 DIP スイッチ 2 をオンにします。 GPIO LED 1 ～ 4 が順番に点滅します。 DIP スイッチ 2 をオフにします。すると PS は SEM コントローラーが ICAP Request をアサートしたかどうかを確認します。アサートされている場合、 PS は ICAP Grant をアサートして ICAP の制御を SEM コントローラーに渡します。これで SEM コントローラーは初期化を実行し、自動的に監視ステートに移行します。


図 36: デザイン 1 - PS UART および SEM UART の出力

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画面の指示に従い、 SEM コントローラーが正しく動作しているかどうかを確認する簡単なテストを手動で実行します。これは、図 37 の赤い矢印で示した部分に該当します。この後、 PS は再びマルチブートを実行し、 PL がデザイン 1 のブートイメージでコンフィギュレーションされます。ただし、デバイスをリコンフィギュレーションするには、 PS が PCAP 経由で CAP インターフェイスを制御する必要があるため、SEM コントローラーが ICAP インターフェイスの制御を解放する必要があります。

PS は ICAP Release (GPIO LED [7]) をアサートし、 SEM コントローラーが ICAP Request (GPIO LED [5]) をディアサートするのを待ちます。 SEM コントローラーは、 ICAP Request をディアサートした後、自動的にアイドルステートへ移行します。次に、 PS は BUFGCE クロックを無効にします (GPIO LED [0])。これで、 SEM コントローラーはリコンフィギュレーション可能な状態になります。

PS が PCAP を有効にし、マルチブートを実行します。詳細は、アプリケーションコード sem_icap_mboot_2.c を参照してください。


図 37: デザイン 2 - PS UART および SEM UART の出力

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デバッグ


デバッグ

図の接続がすべて図 2 および図 3 と同じであることを確認してください。

制限事項と検討事項

重要: このアプリケーションとすべての付属ファイルは、デモンストレーションのみを目的として提供されています。また、すべてのファイルは現状有姿で提供されています。リファレンスデザインは、ドロップインソリューションとしての使用を意図しているものではありません。新しいデザインにリファレンスデザインを統合する場合、統合後のソリューションが機能および信頼性の目標を満たしているかを検証する必要があります。

SEM コントローラー IP最新情報は、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 2] を参照してください。次に注意してください。

• SEM コントローラーは、ブロックメモリ、分散メモリ、フリップフロップのソフトエラーに対しては動作しません。これらメモリリソースで発生したソフトエラーは、冗長性またはエラー検出/訂正コードなどの予防手段を用いてユーザーロジックで軽減策をとる必要があります。

• SEM コントローラーは、 FPGA シリコンに内蔵されたソフトエラー軽減機能を初期化および管理します。これをデザインに含める場合は、内蔵の検出機能を有効にするデザイン制約またはオプションは含めないでください。たとえば POST_CRC、 POST_CONFIG_CRC、またはこれらに関連する制約を設定しないでください。同様に、 GLUTMASK を変更するオプションは指定しないでください。

• ソフトウェアで計算した ECC および CRC 値はサポートされません。

• SEM コントローラーをインスタンシエートするデザインのシミュレーションがサポートされます。ただしシミュレーションではコントローラーの動作は観察できません。コントローラーを含むデザインのシミュレーションはコンパイルできますが、コントローラーは初期化ステートから遷移しません。コントローラーの動作はハードウェアで評価する必要があります。

• ビットストリームセキュリティ (暗号化と認証) の使用は、現時点ではコントローラーでサポートされていません。

• コントローラーは SelectMAP の persist をサポートしていません。

• 1 つの SEM コントローラーに対してサポートされている ICAP インスタンスは 1 つのみで、このインスタンスは物理的に最上位に置く必要があります。

UltraScale+ ES1 デバイスをターゲットとし、 GTH および GTY トランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) をユーザーロジックまたは IP に接続した場合、 SEM IP はサポートされません。



参考資料


その他のバージョンのソフトウェアをターゲットとする場合

SEM IP

ZCU102 ボードは ZU9EG デバイスを使用します。リリース 2016.3 より前の Vivado に含まれる IP インテグレーターでは、このデバイスは IP カタログの SEM IP でサポートされません。 MPSoC_SEM_ICAP_MBoot/ip ディレクトリに含まれる SEM UltraScale+ パッケージ済みデザイン (sem_ultra_v3_1) は、リリース 2016.3 より前のデザインでのみ必要です。リリース 2016.3 以降では、 Vivado IP インテグレーターで直接 IP カタログを使用して SEM IP を生成できます。

ZCU102 ボードファイル

リリース 2016.4 以降の Vivado ツールには ZCU102 ボードファイルが付属します。これらのボードファイルはボードリビジョン 1.0 用です。リリース 2016.4 以降でボードリビジョン 1.0 以降をターゲットにする場合、ボードファイルをダウンロードする必要はありません。

次に該当する場合は、 Zynq UltraScale+ ZCU102 HeadStart ウェブサイトからボードファイルをダウンロードしてください。

• Vivado リリース 2016.4 を使用しており、ボードリビジョンが 1.0 よりも前 (Rev D など) の場合

• Vivado がリリース 2016.4 より前の場合

重要: ボードファイルは、使用している Vivado リリースとボードリビジョンに合ったものをダウンロードしてください。

参考資料

推奨: このアプリケーションノートの開発には Vivado Design Suite 2016.2 を使用しています。『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 3] と『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087) [参照 4] についてもバージョン 2016.2 を参照することを推奨します。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『AXI を使用した Zynq UltraScale+ デバイスへの LogiCORE SEM IP の統合』 (XAPP1303: 英語版、日本語版)

2. 『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187: 英語版、日本語版)

3. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085: 英語版、日本語版)

4. 『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087)

5. 『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033)

6. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898: 英語版、日本語版)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 2 月 10 日 1.0 初版



https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem_ultra;v=latest;d=pg187-ultrascale-sem.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem_ultra;v=latest;d=j_pg187-ultrascale-sem.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/html_docs/registers/ug1087/ug1087-zynq-ultrascale-registers.html

https://japan.xilinx.com/support/documentation/boards_and_kits/install/ug1033-cp210x-usb-uart-install.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug898-vivado-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug898-vivado-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1303-integrating-sem-ip-with-axi.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1303-integrating-sem-ip-with-axi.pdf


法的通知


法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿

または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機

能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前

に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクは

すべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2017 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれるその

他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 ARM は、 EU およびその他各国の ARM 社の登録商標

です。すべてのその他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下

にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。いただきましたご意見を参考に早急

に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

2017 年 2 月 13 日 1.0.1 誤植を訂正。

2017 年 2 月 27 日 1.0.2 「リファレンスデザイン」セクションと「制限事項と検討事項」セクションに注記 (重要) を追加。

日付バージョン内容


https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos

mailto:[email protected]


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