ultrascale 架构 selectio 资源 - xilinx...ultrascale 架构 selectio 资源 2 ug571 (v1.12) 2019...

UltraScale 架构 SelectIO 资源

用户指南

UG571 (v1.12) 2019 年 8 月 28 日

条款中英文版本如有歧义，概以英文文本为准。

修订历史下表列出了本文档的修订历史。

日期版本修订

2019 年 8 月 28 日 1.12 第 1 章：更新 “UltraScale 架构简介”中的第 5 段。更新 “I/O 拼块 (Tile) 简介”。在表 1-48中新增 DQS_BIAS。第 2 章：在 “VARIABLE 模式”中新增有关延迟速率寄存器的注释。在表 2-22 的TX_CNTVALUEIN[8:0] 描述中新增有关 VT 补偿的注释。在表 2-26 的 CNTVALUEIN[8:0] 描述中新增有关使用 VT 补偿更改延迟的注释。

附录 B：在“参考资料”中新增《Zynq UltraScale+ RFSoC 数据手册：简介》 (DS889)。2019 年 7 月 2 日 1.11 第 1 章"SelectIO 接口资源"。更新 “DQS_BIAS” 下的 N 侧和 P 侧。在表 1-75 中新增

LVDS_PRE_EMPHASIS 和 EQUALIZATION 属性，并针对 Vivado® Design Suite 2019.1.1 版对这些属性予以说明。

第 2 章"SelectIO 接口逻辑资源"。新增 CE 端口注释，并在表 2-11、表 2-15、表 2-24 和表 2-26 中新增 CE 和 LOAD 端口注释。在表 2-23 的 TX_DELAY_VALUE 属性中新增 Count模式。在图 2-29 中更新 I/O。更新 “DQS_BIAS”。更新“接收器设置”。更新图 2-29 标题。

2019 年 1 月 16 日 1.10 第 1 章"SelectIO 接口资源"。更新 “LVDS 和 LVDS_25”。第 2 章"SelectIO 接口逻辑资源"。澄清组件原语的端口描述。从第 144 页上的 COUNT 模式复位序列移除 IDELAYCTRL 参考。在“释放复位”下，已将 EN_VTC 应用于IDELAY/ODELAY。在“原生输入延迟类型用法”下，已澄清应用于 RXTX_BITSLICE 的EN_VTC。在表 2-25 中，已更正 IS_CLK_INVERTED/IS_RST_DLY_INVERTED 属性。已澄清上限为 8 次抽头限制，并且延迟的更改范围为 1 到 8 次抽头。

2018 年 6 月 12 日 1.9 第 1 章"SelectIO 接口资源"。更新 “DQS_BIAS”。从 Vivado® Design Suite 2018.1 开始，必须在端口上而不是在单元上设置 DQS_BIAS 属性。新增驱动器和接收器必须设置为相同电压电平的注释。在表 1-48 中新增后一行 (OUTPUT_IMPEDANCE)。删除图 2-20：含快速更新的 COUNT 模式。第 2 章"SelectIO 接口逻辑资源"。更新表 2-4。澄清表 2-39 到表 2-61 中保留的位和默认值。

第 3 章"高密度 I/O 资源"。新增 “ZHOLD” 标题。更新 “DDR 输出 (ODDRE1)”。2018 年 2 月 7 日 1.8 在第 2 章""中，更新 BITSLICE 和波形信息。更新图 2-2、图 2-12、图 2-13、图 2-15 和图

2-20。在图 2-20 中将 RXTX_BITSLICE 更改为 ISERDES。新增含快速更新的 Count 模式信息和图 2-22。更新图 2-20 和图 2-25。更新图 2-37、图 2-40 和图 2-41。更改表 2-18 中的“值”和“描述”。更新“组件模式复位顺序”。新增表 2-19，由 I/O bank 提供的双向支持。更新第 235 页上的警告和第 236 页上的“提示”。更新第 244 页上的警告。更新表 2-22 中RX_RST 端口、 FIFO_RD_EN 端口和 TX_RST 端口的相关内容。更新表 2-22 中的RX_REFCLK_FREQUENCY 属性和 TX_REFCLK_FREQUENCY 属性相关内容。更新表 2-24 中的 RST 端口相关内容。更新表 2-26 中的 RST 端口相关内容。更新表 2-28 中的 RST 端口相关内容。更新表 2-29 中的 REFCLK_FREQUENCY 属性相关内容。更新表 2-30 中的REFCLK 端口和 BITSLICE_CONTROL 端口 REFCLK 相关内容。更新表 2-31 中的REFCLK_SRC 属性和 BITSLICE_CONTROL 属性相关内容。更新表 2-38 中的 RIU_WR_EN 端口相关内容。更新表 2-40、表 2-58 和表 2-60。

UltraScale 架构 SelectIO 资源 2UG571 (v1.12) 2019 年 8 月 28 日 china.xilinx.com Send Feedback

https://china.xilinx.com

https://china.xilinx.com/about/feedback/document-feedback.html?docType=User_Guides&docId=UG571&Title=UltraScale%20%26%2326550%3B%26%2326500%3B%20SelectIO%20%26%2336164%3B%26%2328304%3B%3A%20%26%2329992%3B%26%2325143%3B%26%2325351%3B%26%2321335%3B&releaseVersion=1.12&docPage=2

2017 年 7 月 28 日 1.7 本书已更新 UltraScale™ 和 UltraScale+™ 器件相关内容。在多个位切片 (slice) 属性表中均已新增 SIM_DEVICE 属性。

第 2 章：已添加大量澄清说明；包括有关 BITSLICE_0 限制的澄清内容。更新组件原语和原生原语需多次更新时的延迟线过程。对于组件原语，已更新原语端口描述和属性。对于原生原语，已更新原语端口描述和属性。

此外，在表 2-2 中新增 IS_C_INVERTED 和 IS_CB_INVERTED。在表 2-4 中新增IS_D1_INVERTED 和 IS_D2_INVERTED。新增用于描述时延的波形（图 2-12 和图 2-13）。更新 CLK_B 描述（表 2-6）。新增 IS_CLK_INVERTED、 IS_CLK_B_INVERTED、IS_RST_INVERTED 和 SIM_DEVICE（表 2-7）。新增 OSERDES 时延（图 2-14）。在表 2-9中更新 T 描述。新增 IS_CLK_INVERTED、 IS_CLKDIV_INVERTED、 IS_RST_INVERTED 和SIM_DEVICE（表 2-10）。在 “IDELAYE3” 部分中更新 TIME 模式下的 REFCLK_FREQUENCY要求。更新 RST、 EN_VTC、DELAY_VALUE 和 DELAY_FORMAT 的描述（表 2-12）。新增SIM_DEVICE （表 2-12）。更新 VARIABLE 和 VAR_LOAD 的延迟过程，以描述多项更新（IDELAY、 ODELAY 和“原生输入延迟类型用法”中的 DELAY_TYPE 描述）。更新 RST 和EN_VTC 的描述（表 2-15）。更新 UltraScale+ 器件的 DELAY_VALUE （表 2-16）。新增SIM_DEVICE （表 2-16）。更新“可变模式 (Variable Mode)”波形（图 2-24），以描述多项更新。新增表 2-18。从“组件模式复位顺序”中移除 DELAY_TYPE=FIXED。更新图 2-26，显示单一 MMCM 时钟内的 BUFGCE_DIV 使用情况。为时钟输出和图 2-27 新增 MMCM 描述。在“在半字节中混用原生模式和非原生模式 I/O” 中更新 REFCLK_FREQUENCY 要求。为 RX_BITSLICE （图 2-37 和图 2-38）和 TX_BITSLICE （图 2-40 和图 2-41）新增时延波形。更新图 2-42，以描述多项更新。在表 2-23 中更新描述并新增 TX_OUTPUT_PHASE_90限制。在表 2-23 中新增 UltraScale+ 器件值并新增 SIM_DEVICE。在表 2-25 中新增UltraScale+ 器件值。在表 2-25 中新增 SIM_DEVICE。在表 2-26 中新增 T 和 TBYTE_IN 描述。在表 2-27 中新增 UltraScale+ 器件值。在表 2-27 中新增 TX_OUTPUT_PHASE_90 限制。新增 TX_BITSLICE_TRI 的时延图示（图 2-56 和图 2-57），在表 2-29 中新增UltraScale+ 器件值和 TX_OUTPUT_PHASE_90 限制。新增 SIM_DEVICE （表 2-29 和表2-31）。复位序列期间高亮的选通操作应保持复位（已更新图 2-60）或按需置于比特滑动状态。新增使用多个 bank 以及任一 bank 使用多个接口时的“原生模式初始化 (NativeMode Bring-up)”。在表 2-23 中新增 SIM_DEVICE。新增 RIU 寄存器 0x37、0x38 和 0x39（表 2-58、表 2-59 和表 2-60）。

2016 年 10 月 25 日 1.6 第 1 章：更新 “DCI - 仅在 HP I/O bank 中可用”。更新 “I/O bank 中未经校准的输入终端”、 “IBUF_IBUFDISABLE”、 “IBUF_INTERMDISABLE”、 “IBUFDS_DIFF_OUT_IBUFDISABLE”、“IBUFDS_DIFF_OUT_INTERMDISABLE” 等章节中的段落。第 2 章：本章已重写，以作澄清。在“组件原语”部分中，将 IDELAY_CTRL 替换为IDELAYCTRL。重组“原生原语”段落，并更新各子段落，添加大量澄清说明。在端口表（表2-22、表 2-24、表 2-26 和表 2-30）中添加同步时钟域列。注释：由于新的第 2 章已更改或删除先前图示和表格编号，自本版本打印日期起，本修订历史表的后

续行中的引用内容准确性难以保证。第 3 章：更新 “HD I/O bank 功能”和 “HD I/O 接口逻辑”。

2015 年 11 月 24 日 1.5 在本用户指南中新增 Virtex® UltraScale+™ 系列、 Kintex® UltraScale+ 系列和 Zynq®UltraScale+ MPSoC。第 1 章：新增 “IBUFDS_DPHY”、“OBUFDS_DPHY” 和 “MIPI D-PHY” 部分。在表 1-75 中更新 OBUFDS_DPHY 斜率。在表 1-77 注释 5 中新增 MIPI_DPHY_DCI 标准。在表 1-78 注释6 中新增 MIPI_DPHY_DCI 标准并将 MIPI 斜率更改为 FAST。第 2 章：更新图 2-58、图 2-68 和图 2-69。新增第 3 章"高密度 I/O 资源"，以及有关 HD I/O 的全部引用内容。

日期版本修订




2015 年 11 月 3 日 1.4 注释：针对 1.4 版，表格和图示编号准确无误。

第 1 章：新增“差分 I/O 标准中的内部差分终端行为”部分。

第 2 章：更新 IDELAYE3 部分中的描述。更新表 2-11 和表 2-15 中的 RST 端口描述。更新表 2-18 和表 2-22 中的 Q[7:0] 描述。反转图 2-22 中的 DATAOUT 箭头方向。在图 2-34 中新增 TX_RST。在图 2-36 简介中，将 T_BYTE_IN 更改为 T_BYTE_IN[3:0]。在表 2-26 和表2-28 中更新 RIU_VALID 管脚描述。在表 2-33 中，不再支持旁路 15:9。更新组件模式复位序列。更新“原生模式复位序列”，移除“原生模式 BITSLICE 序列”图。更新图 2-12 SDR 模式下使用的 OSERDES。更新 FIFO。对表 2-18、表 2-20、表 2-22 和表 2-24 重新排序，与之前的图示匹配。更新图 2-47 中的数据类型。更新图 2-50 中的 BITSLICE 编号。

2015 年 5 月 29 日 1.3 注释：针对 1.3 版，表格和图示编号准确无误。

在第 1 章中：更新“SelectIO 管脚的供电电压”部分。新增“配置期间和配置后的 I/O 状态”部分。更新某些 bank 中的特殊 DCI 要求。更正图 1-28。更新“VREF”部分和“内部 VREF”部分。更新“发射器预加重”和“LVDS 发射器预加重”部分。新增“DATA_RATE”部分。在表1-51 中新增注释 6。在表 1-52 和表 1-53 中新增斜率。更新表 1-55（新增注释 4 和注释5）。更新表 1-56 并新增表 1-57。新增有关下列表格前的文本的澄清说明，并更新下列表格：表 1-59、表 1-61、表 1-63、表 1-65、表 1-67、表 1-69、表 1-71、表 1-73 和表 1-77。完全重写第 2 章，包括新增有关“寄存器接口单元”、“内置自校准 (BISC)”和“时控注意事项”的段落。

2014 年 8 月 18 日 1.2 注释：针对 1.2 版，表格编号、图示编号和页码均准确无误。

澄清“SelectIO 资源简介”部分和“SelectIO 原语”下的“IBUF_ANALOG 描述”部分。针对第 28页和第 32 页上的拆分终端 DCI 的 ODT，移除部分可能的值的 RTT_NONE。在表 1-12 中新增注释 1。更新 HSUL_12 和 DIFF_HSUL_12 下的描述。修改表 1-48 中的 HSUL_12 ODT描述。移动表 1-52 和表 1-53。在表 1-55 中新增注释 3。更新表 2-12 中的 REFCLK_FREQUENCY。更新表 2-17 中的 REFCLK。修改表 2-5 中的 DDR模式。更新表 2-16 中的 REFCLK_FREQUENCY。移除表 2-8 中的 DDR 2:1 比率。在表 2-27中，更新 CTRL_CLK。更新表 2-19 中的 REFCLK_FREQUENCY。

日期版本修订




2014 年 5 月 8 日 1.1 注释：针对 1.1 版，表格和图示编号准确无误。在表 1-1 和注释 3 中新增功能。修改“与前几代产品

的差异”部分。在多个段落中新增有关 OUTPUT_IMPEDANCE 属性的澄清说明。将 DCIUpdateMode选项默认设置更新为 ASREQUIRED。在表 1-9 下新增探讨示例。从 IBUFDSE3 原语和 IOBUFDSE3 原语中移除 VREF 微调。在第 42 页“SelectIO 原语”中新增 IBUF_ANALOG、 IOBUF_INTERMDISABLE 和IBUFDS_DIFF_OUT_INTERMDISABLE。在整个第 1 章中，移除 IBUFG（时钟输入缓存）并更新图 1-18，移除 IBUFGDS（差分时钟输入缓存）并更新图 1-22，移除 IBUFGDS_DIFF_OUT（含互补输出的差分

时钟输入缓存）并更新图 1-23。更新描述以及部分图示和表格：IBUF_IBUFDISABLE、 IBUF_INTERMDISABLE、 IBUFE3、IBUFDS_DIFF_OUT_IBUFDISABLE、 IBUFDS_IBUFDISABLE、 IBUFDS_INTERMDISABLE、IBUFDSE3、IOBUF_DCIEN、IOBUFE3、IOBUFDS、IOBUFDS_DCIEN、IOBUFDS_DIFF_OUT、I O B U F D S _ D I F F _ O U T _ D C I E N 、 I O B U F D S _ I N T E R M D I S A B L E 、IOBUFDS_DIFF_OUT_INTERMDISABLE、IOBUFDSE3、HPIO_VREF、IBUF_LOW_PWR 属性、输出斜率属性、差分终端属性、内部 VREF、DQS_BIAS、发射器预加重、 LVDS 发射器预加重、接收器 EQUALIZATION、LVDCI（低压数控阻抗）、HSLVDCI（高速 LVDCI）、HSTL（高速收发器逻辑）、表 1-49、表 1-50、表 1-52、表 1-53、表 1-56 和图 1-83。新增 IBUFDS_DIFF_OUT_IBUFDISABLE、 IOBUF_INTERMDISABLE、源极终端属性(OUTPUT_IMPEDANCE)、表 1-13、表 1-14 和 VREF_CNTR。在下列表格中对 HP I/O bank 原语新增 MEDIUM 属性：表 1-20、表 1-21、表 1-22、表1-24、表 1-36、表 1-37、表 1-44、表 1-45、表 1-48、表 1-51 和表 1-78。更新表 1-55中的列。新增有关第 127 页上的 DQS_BIAS 探讨内容的澄清说明。在第 132 页上以及其它表格（包括表 A-1）内全部移除 SUB_LVDS_25 并替换为 SUB_LVDS。在表 1-73 中移除属性。更新“在相同 bank 内组合 I/O 标准的规则”中的探讨内容。在表 1-77 中新增注释 3和注释 4。在表 1-78 中新增注释 5。请参阅下一页上的第 2 章修订。

更新图 2-2。更新 IDELAYE3 和 ODELAYE3 探讨内容。更新表 2-17 和表 2-1。在表 2-12、表 2-16、表 2-19 和表 2-21 中，已澄清 DELAY_VALUE (DELAY_VALUE_EXT)、DELAY_FORMAT 和 UPDATE_MODE 的相关描述。在表 2-7 中，更新 DATA_WIDTH 描述。在表 2-5 中，更新“要使用的 SerDes 输出数据位”。在表 2-16 和表 2-4 中新增“类型”列。在表 2-28 中，更新 RIU_VALID 端口描述以及 BIT_CTRL 端口的端口宽度和描述。在表 2-27中，更新 SERIAL_MODE 描述、READ_IDLE_COUNT[5:0] 默认值、ROUNDING_FACTOR 类型、CTRL_CLK 并新增以下属性：SELF_CALIBRATE、IDLY_VT_TRACK、ODLY_VT_TRACK、QDLY_VT_TRACK 和 RXGATE_EXTEND。更新图 2-24。从表 2-18 中移除 CLK_OUT 端口，并更新 RX_BIT_CTRL_IN[39:0] 到 TX_BIT_CTRL_OUT[39:0]。在表 2-19 中，更新DELAY_VALUE、REFCLK_FREQUENCY、DATA_WIDTH 的值，并新增 UPDATE_MODE_EXT属性。更新图 2-29。在表 2-20 中，更新 BITSLICE_CONTROL 端口。在表 2-21 中，更新DELAY_VALUE 属性和 REFCLK_FREQUENCY 属性的值，并新增 ENABLE_PRE_ EMPHASIS属性。

2013 年 12 月 10 日 1.0 初始赛灵思版本。

日期版本修订




UltraScale 架构 SelectIO 资源 6UG571 (v1.12) 2019 年 8 月 28 日 china.xilinx.com

目录

修订历史. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : SelectIO 接口资源UltraScale 架构简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7I/O 拼块 (Tile) 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7与前几代的区别 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9SelectIO 技术资源简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10SelectIO 接口通用准则 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15DCI - 仅在 HP I/O bank 中可用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17I/O bank 中未经校准的输入终端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27SelectIO 接口资源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33SelectIO 接口属性和约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46受支持的 I/O 标准和终端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54差分 I/O 标准中的内部差分终端行为 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111相同 bank 中组合 I/O 标准的规则 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111同步开关输出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

第 2 章 : SelectIO 接口逻辑资源bank 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121组件原语 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126原生原语 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

第 3 章 : 高密度 I/O 资源高密度 I/O bank 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263HD I/O bank 资源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264HD I/O bank 功能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264HD I/O 支持的标准 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266HD I/O 接口逻辑 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

附录 A: 同步开关噪声分析的终端选项终端选项 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

附录 B: 附加资源与法律声明赛灵思资源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275解决方案中心 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275Documentation Navigator 与设计中心 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275参考资料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275请阅读：重要法律提示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

Send Feedback



第 1 章

SelectIO 接口资源

UltraScale 架构简介赛灵思 UltraScale™ 架构是首个 ASIC 级架构，可通过智能处理实现每秒数百 Gb 的系统性能，同时对片上数据进行高效布线和处理。凭借包括下一代布线、类 ASIC 时钟、3D-on-3D IC 和多核处理器 SoC (MPSoC) 技术在内的行业领先的技术创新和全新功耗降低功能，基于 UltraScale 架构的器件可满足广泛的高带宽、高利用率系统要求。这些器件共享许多构建模块，可提供跨工艺节点和产品系列的可扩展性，充分利用跨平台的系统级投资。

Virtex® UltraScale+™ 器件可在 FinFET 节点中提供了高的性能和集成功能，包括高的串行 I/O 和信号处理带宽，以及高的片上存储器密度。作为业界功能强大的 FPGA 系列，Virtex UltraScale+ 器件非常适合包括 1+Tb/s 的网络和数据中心以及完全集成的雷达/预警系统在内的各种应用。

Virtex UltraScale 器件以 20 nm 技术提供了佳的性能和集成度，包括串行 I/O 带宽和逻辑容量。作为业界唯一 20 nm 工艺节点的高端 FPGA，该系列非常适合 400G 网络、大规模 ASIC 原型设计和仿真等应用。

Kintex® UltraScale+ 器件在 FinFET 节点中可提供价格/性能/功率的佳平衡，为包括收发器和存储器接口线速以及 100G 连接核在内的高端功能提供了具成本效益的解决方案。我们新的中端产品系列专为数据包处理和 DSP 密集型功能而设计，非常适合无线 MIMO 技术、 Nx100G 网络和数据中心等应用。

Kintex UltraScale 器件以 20 nm 技术提供价格/性能/功率的佳平衡，为中端器件、下一代收发器和低成本封装提供高的信号处理带宽，以实现功能与成本效益的佳结合。该系列非常适合 100G 网络和数据中心应用中的包处理以及下一代医学成像、 8K/4K 视频和异构无线基础架构所需的 DSP 密集型处理。

Zynq® UltraScale+ 器件为 64 位处理器提供了可扩展性，同时将实时控制与用于图形、视频、波形和数据包处理的软硬核引擎相结合。通过将用于高级分析的基于 Arm® 的系统与用于任务加速的片上可编程逻辑相结合，即可为 5G 无线、下一代 ADAS 和工业物联网等应用带来无限可能。

本用户指南描述了 UltraScale 架构 SelectIO™ 技术，并包含在 china.xilinx.com 上提供的 UltraScale 架构系列文档中。

I/O 拼块 (Tile) 简介基于 UltraScale 架构的器件可提供各种 I/O 产品：高性能 (HP)、高密度 (HD) 和高量程 (HR) I/O bank。

• HP I/O bank 旨在满足高速存储器和其它芯片对芯片接口（电压上限 1.8V）的性能要求。

• HR I/O bank 旨在支持更广泛的 I/O 标准（电压上限 3.3V）。 • HD I/O bank 旨在支持低速接口。

UltraScale 器件包含 HP、HD 和 HR I/O bank 的不同组合，但是并非所有器件都支持所有类型的 bank。《UltraScale 架构和产品简介》 (DS890) [参照 3] 记录了所有器件的每种类型的 bank 可用数量。

• Kintex UltraScale 和 Virtex UltraScale 系列包含具有对应逻辑资源的高性能 I/O bank (HP I/O) 和高量程 I/O bank (HR I/O)。



china.xilinx.com


第 1 章： SelectIO 接口资源

° 第 1 章"SelectIO 接口资源"描述了输出驱动和输入接收器的电气行为，并给出了这些器件中可用的许多标准接口的详细示例。

° 第 2 章"SelectIO 接口逻辑资源"描述了这些器件中可用的 I/O 逻辑资源。

° 这些章节中有关移动行业处理器接口 (MIPI) D-PHY 或 HD I/O 的任何引述均不适用于这些器件。

• Zynq UltraScale+、 Kintex UltraScale+ 和 Virtex UltraScale+ 系列包含具有增强型 MIPI D-PHY 功能和对应逻辑资源的高性能 I/O bank (HP I/O)。此外还包含具有对应逻辑资源的高密度 I/O (HD I/O)。° 第 1 章"SelectIO 接口资源"描述了输出驱动和输入接收器的电气行为，并给出了这些器件中可用于 HP I/O 的

许多标准接口的详细示例。

° 第 2 章"SelectIO 接口逻辑资源"描述了这些器件中可用于 HP I/O 的 I/O 逻辑资源。

° 第 3 章"高密度 I/O 资源"描述了 Zynq UltraScale+ 器件、 Kintex UltraScale+ FPGA 和部分 Virtex UltraScale+ FPGA 中可用的 HD I/O 的电气和逻辑功能。

° 前述各章中对 HR I/O 的任何引述均不适用于这些器件。

除上述信息外，本章其余部分的内容均与 HD I/O 无关。 HD I/O 信息仅在第 3 章"高密度 I/O 资源"中描述。

表 1-1 重点介绍了 HP 和 HR I/O bank 中支持的功能。如需了解有关 HP 和 HR I/O bank 的性能和其它电气要求的详细信息，请参阅具体的 UltraScale 器件数据手册 [参照 2]。

表 1-1：HR 和 HR I/O bank 中受支持的功能

功能 HP I/O bank HR I/O bank

3.3V I/O 标准(1) 不适用支持

2.5V I/O 标准(1) 不适用支持

1.8V I/O 标准(1) 支持支持




1.0V POD I/O 标准支持不适用

LVDS 信号支持(2) 支持

数控阻抗 (DCI) 和 DCI 级联支持不适用

内部 VREF 支持支持

内部差分终端 (DIFF_TERM) 支持支持

IDELAY 支持支持

ODELAY 支持支持

IDELAYCTRL 支持支持

ISERDES 支持支持

OSERDES 支持支持

发射器预加重支持支持(3)

接收器均衡支持支持

接收器偏移控制支持不支持

接收器 VREF 扫描支持不支持





与前几代的区别UltraScale 器件支持的许多功能与 7 系列器件相同。但新增了一些实用功能，并对多个现有功能进行了更改。这些新功能和更改包括：

• 每个 I/O bank 包含 52 个 SelectIO 接口管脚。在某些器件中，有些 HR I/O 小型 bank 包含 26 个 SelectIO 管脚，每个管脚都有自己的独立电源和 VREF 管脚。

提示：本用户指南中论及 HR I/O bank 的所有引述同样适用于 HR I/O 小型 bank。

• 支持伪漏极开路逻辑标准 (POD)。• HP I/O bank 中提供了串联输出终端控制，可提高信号完整性并简化开发板设计。

• 内部 VREF 电平扫描（仅限 HP I/O bank）。每个 bank 上有 1 个专用外部 VREF 管脚。

• HP I/O bank 中的 DDR4 标准和 HP/HR I/O bank 中的 LVDS TX 标准都可以使用预加重功能。预加重可减少符号间干扰并大程度降低传输线损耗的影响。

• （HP I/O bank 中的）基于 VREF 的接收器和（HP 和 HR I/O bank 中的）差分接收器可使用线性均衡来克服发射通道中的高频损耗。

• 某些 I/O 标准可以使用接收器偏移消除功能，以补偿工艺变化（仅限 HP I/O bank）。

• 数控阻抗 (DCI) 仅在 HP I/O bank 中可用。 DCI 在每个 bank 中仅使用一个参考电阻，与 VRP 管脚上的 GND 相差 240Ω。驱动或输入端的值分别由 OUTPUT_IMPEDANCE 和片上终端 (ODT) 的属性确定。

• VCCAUX_IO 仅支持 1.8V 的额定电压。

• HP I/O bank 支持的 SLEW 值为 MEDIUM。

• DCITERMDISABLE 端口可以控制 HP I/O bank 中的 DCI 和非 DCI 片上输入终端功能。

• 在适用的情况下，断言 IBUFDISABLE 有效将导致互联逻辑的输入变为 0。而在 7 系列器件中断言 IBUFDISABLE 有效则导致输入变为 1。

• 位 slice 实际上是一个物理层 (PHY) 块，可替代并增强“组件 (Component)”模式原语的功能。该 PHY 块可对时序进行更严格的控制，并提供了一些新功能，可在 UltraScale 器件中实现更高的数据接收速率。请参阅第 2 章中的“原生原语”。

• Virtex UltraScale+、 Kintex UltraScale+ 和 Zynq UltraScale+ 器件专用的 HP I/O 支持 MIPI D-PHY 发射器和接收器功能。

MIPI D-PHY在 Virtex UltraScale+、 Kintex

UltraScale+ 和 Zynq UltraScale+ 器件中受支持

不支持

注释：

1. 表 1-78 中的 “I/O bank 类型”列显示了 HP 和 HR I/O bank 中可用的特定 I/O 标准。

2. 尽管 LVDS 通常被视为 2.5V I/O 标准，但在 HR 和 HP I/O bank 均受支持。

3. HR I/O bank 中仅支持 LVDS 预加重。

表 1-1：HR 和 HR I/O bank 中受支持的功能（续）

功能 HP I/O bank HR I/O bank





SelectIO 技术资源简介所有 UltraScale 器件都具有可配置的 SelectIO 接口驱动和接收器，支持各种标准接口。强大的功能集包括对输出强度和斜率的可编程控制、可使用数控阻抗 (DCI) 的片上终端以及可在内部生成参考电压 (INTERNAL_VREF)。

重要提示：HR I/O bank 没有 DCI。因此，本用户指南中对 DCI 的任何引述均不适用于 HR I/O bank。

除了某些例外情况，每个 I/O bank 包含 52 个 SelectIO 管脚，其中 48 个可以实现单端和差分 I/O 标准。另 4 个管脚（包括多用途 VRP 管脚）仅为单端 IOB。每个 SelectIO 资源都包含输入、输出和三态驱动。

SelectIO 管脚可根据各种 I/O 标准（包括单端和差分）进行配置。

• 单端 I/O 标准包括 LVCMOS、 LVTTL、 HSTL、 SSTL、 HSUL 和 POD 等。

• 差分 I/O 标准包括 LVDS、 Mini_LVDS、 RSDS、 PPDS、 BLVDS、 TMDS、 SLVS、 LVPECL、 SUB_LVDS 以及差分 HSTL、 POD、 HSUL 和 SSTL 等。

不用作 VRP 管脚时，每个 bank 中的多用途 VRP 管脚只能配合单端 I/O 标准一起使用。图 1-1 显示了仅使用单端标准的 HP I/O 块 (IOB) 及其与内部逻辑和器件焊盘的连接。图 1-2 显示了标准 HP IOB。图 1-3 显示了仅使用单端标准的 HR IOB。图 1-4 显示了标准 HR IOB。图 1-5 显示 bank 中单端 IOB 的相对位置。如果未配置，则 I/O 驱动为三态，而 I/O 接收器则为弱下拉。

每个 IOB 都与位 slice 组件直接连接，其中包含用于串行、解串、信号延迟、时钟、数据和三态控制以及用于 IOB 寄存的输入和输出资源。位 slice 组件可以在组件模式下单独用作为 IDELAY、ODELAY、 ISERDES、OSERDES 以及输入和输出寄存器。这些组件还能够以较低的粒度级别用作 RX_BITSLICE （输入）、 TX_BITSLICE （输出）和、 RXTX_BITSLICE（双向）组件，其中所有位 slice 功能都组合在单一接口中。有关更多信息，请参阅第 2 章"SelectIO 接口逻辑资源"。

X-Ref Target - Figure 1-1

图 1-1：仅限单端使用的 HP IOB 图






图 1-2：标准 HP IOB 图






图 1-3：仅限单端使用的 HR IOB 图






图 1-4：标准 HR IOB 图






图 1-5：单端 I/O 在 HR 或 HP I/O bank 内的相对位置





SelectIO 接口通用准则本节总结了在 UltraScale 器件中使用 SelectIO 资源进行设计时要考虑的通用准则。

I/O bank 规则

尽管 HR I/O 小型 bank 由 26 个 IOB 组成，但大多数 I/O bank 由 52 个 IOB 组成。 bank 的数量取决于器件尺寸和封装管脚。在《UltraScale 架构和产品简介》 (DS890) [参照 3] 中，按器件类型列出可用的 I/O 总数。图 1-6 是典型布局规划的示例。《UltraScale 和 UltraScale+ FPGA 封装和管脚产品规格》 (UG575) 和《Zynq UltraScale+ 器件封装和管脚产品规格用户指南》 (UG1075) [参照 3] 包含有关每个器件/封装组合的 I/O bank 的信息。


图 1-6：I/O bank 示例





SelectIO 管脚供电电压

VCCO

VCCO 电源是 I/O 电路的主电源。表 1-77 中的 VCCO (V) 列显示了每个受支持的 I/O 标准的 VCCO 要求，还显示了输入和输出以及可选内部差分终端电路的 VCCO 要求。

特定 HP I/O bank 的所有 VCCO 管脚必须连接到开发板上相同的外部供电电压，因此，该 I/O bank 内的所有 I/O 的 VCCO 电平必须相同。 VCCO 电压必须符合已分配给此 I/O bank 的 I/O 标准的要求。

注意！错误的 VCCO 电压可能会导致功能丧失或损坏器件。

在 HR I/O bank 中，如果 I/O 标准电压要求为 ≤1.8V，而应用的 VCCO 电压为 ≥2.5V，则器件将自动进入过压保护模式。使用正确的 VCCO 电压电平重新配置器件可恢复正常运行。

VREF

带差分输入缓存的单端 I/O 标准需要输入参考电压 (VREF)。如果 I/O bank 中需要 VREF，可将专用 VREF 管脚作为 VREF 供电输入（外部），或者使用内部生成的 VREF （INTERNAL_VREF 或 VREF 扫描（仅限 HP I/O bank））。使用 INTERNAL_VREF 约束即可启用内部生成的参考电压。如需了解有关此约束的更多信息，请参阅第 46 页的“SelectIO 接口属性和约束”。

重要提示：在 I/O 标准需输入参考电压并使用内部生成的 VREF （INTERNAL_VREF 或 VREF 扫描）的 bank 中，请使用 500Ω 或 1KΩ 电阻将 VREF 管脚连接至 GND。

在 I/O 标准无需输入参考电压的 bank 中，请使用 500Ω 或 1KΩ 电阻将专用 VREF 管脚连接至 GND，或使其保持浮动。

HP I/O bank 中提供了内部 VREF 扫描功能，以适应工艺变化或系统考虑因素。

VCCAUX

全局辅助 (VCCAUX) 供电轨主要用于为器件内部各个块的互联逻辑供电。在 I/O bank 中，VCCAUX 还用于为某些 I/O 标准的输入缓存电路供电。其中包括部分不高于 1.8V 的单端 I/O 标准，以及部分 2.5V 标准（仅限 HR I/O bank）。此外，VCCAUX 供电轨还为大多数差分 I/O 标准和 VREF I/O 标准中使用的差分输入缓存电路供电。

UltraScale 器件数据手册 [参照 2] 中描述了电源要求，包括上电和断电顺序。

VCCAUX_IO

辅助 I/O (VCCAUX_IO) 供电电压轨用于为 I/O 电路供电。 VCCAUX_IO 只能按 1.8V 标准供电。

VCCINT_IO

这是 I/O bank 的内部电源。连接至 VCCINT 供电电压轨。

配置期间及配置后的 I/O 状态

UltraScale 器件具有专用于 I/O bank 0 中包含的配置功能的管脚。在 bank 65 （多功能配置 bank）中也有称为多功能或多用途管脚的 I/O 管脚，可用于配置并在配置完成后转换为可编程 I/O 管脚。此外，在配置具有多个超级逻辑区域 (SLR) 的器件期间， bank 60 和 bank 70 中的管脚具有与多功能管脚相似的限制。即使这些 bank 并非配置 bank，也同样适用这些限制。

在配置期间，除了用于配置的 bank （bank 0 和 bank 65）以及前述具有多个 SLR 的器件中的 bank 60 和 bank 70 外，所有其它 bank 中的 I/O 驱动均为三态。在配置过程中（直到应用设置接管为止），所有 HP I/O bank 都使用默认设置：IOSTANDARD = LVCMOS18、 SLEW = FAST 且 DRIVE = 12 mA。 HR I/O bank 中的对应设置为 IOSTANDARD = LVCMOS25、 SLEW = FAST 且 DRIVE = 12 mA。配置后，未配置的 I/O 具有三态驱动，并且焊盘为弱下拉。





如果器件中的 bank 65（所有器件）和 bank 70 （仅限具有多个 SLR 的器件）为 HR I/O bank 并根据 VCCO 为 ≤1.8V 的要求进行配置，那么当输入绑定到 0 或浮动并且配置电压为 ≥2.5V 时，在配置期间输入可按 0-1-0 方式转换为互联逻辑。如需了解更多详情，请参阅《UltraScale 架构配置用户指南》 (UG570) [参照 4]。

在配置序列期间（在上电和断言 INIT_B 配置信号有效之间），具有多个 SLR 的 UltraScale （非 UltraScale+）器件可在从 SLR 中的 I/O 上临时启用弱上拉功能。在某些开发板上，这可能会导致在从 SLR 中的 I/O 上发生不希望的 0-1-0 转换。建议将在配置期间对 0-1-0 转换敏感的从 SLR 中的任何 I/O 管脚连接到主 SLR 中的 I/O，或将 1kΩ 或更大的外部下拉电阻连接至管脚。

DCI - 仅在 HP I/O bank 中可用

引言

随着器件占用空间的增大和系统时钟速度的加快， PC 开发板的设计和制造变得越来越困难。随着边缘速率越来越快，保持信号完整性成为一个关键问题。 PC 开发板走线必须正确端接，以避免反射或环路。

为了端接走线，原先一般会添加电阻，以使输出和/或输入的接收器或驱动的阻抗与走线的阻抗相匹配。但随着器件 I/O 的数量增加，在器件管脚附近增加电阻会增加开发板面积和组件数量，实际中在某些情况下无法实现。为了解决这些问题并实现更好的信号完整性，赛灵思开发了数控阻抗 (DCI) 技术。

根据 I/O 标准， DCI 可以控制驱动的输出阻抗，也可以在接收器处添加并联终端，目的是精确匹配传输线的特性阻抗。DCI 会主动调整 I/O 内部的这些阻抗，以校准至布局在 VRP 管脚上的外部精密参考电阻。这样即可补偿由于工艺变化而引发的 I/O 阻抗变化。它还可以连续调节阻抗以补偿温度和供电电压波动的变化。许多设计要求使用多个 DCI 参考 VRP 管脚。在这些情况下，每个 VRP 管脚都需要一个专用参考电阻。

重要提示：对于所有 DCI I/O 标准，外部参考电阻 (RVRP) 应为 240Ω.

对于具有受控并联终端的 I/O 标准，DCI 为接收器提供了并联终端。这样即可使开发板不再需要终端电阻，降低开发板布线难度并减少组件数量，并通过消除短截线反射来改善信号完整性。当终端电阻距离传输线末端太远时，会发生短截线反射。借助 DCI，，终端电阻可尽可能靠近输出驱动或输入缓存，从而消除短截线反射。对于受控并联终端，终端电阻的确切值由 ODT 属性确定。对于受控阻抗驱动，确切的驱动终端值由 OUTPUT_IMPEDANCE 属性确定。DCI 仅在 HP I/O bank 中可用。 DCI 在 HR I/O bank 中不可用。

DCI 在每个 I/O bank 中使用一个多用途参考 VRP 管脚来控制驱动的阻抗或该 bank 中所有 I/O 的并联终端值。

重要提示：使用 DCI 标准时， VRP 管脚必须通过参考电阻端接到 GND。电阻值应为 240Ω。

要在设计中实现 DCI，请执行以下操作：

1. 在 HP I/O bank 中分配 DCI I/O 标准之一（请参阅表 1-3）。

2. 将 VRP 多功能管脚连接到与 GND 绑定的精密电阻 (240Ω )。3. 使用 ODT 属性为具有受控并联终端的所有适用 I/O 设置所需的终端值。使用 OUTPUT_IMPEDANCE 属性为具有受

控阻抗驱动的所有适用 I/O 设置终端值。

如果同一 I/O bank 列中有多个 I/O bank 正在使用 DCI，则可通过将内部 VRP 节点级联，使整个 I/O 列中所有 I/O bank 只需一个 VRP 管脚连接到精密电阻即可。该选项称为 DCI 级联，如 “DCI 级联”中所述。本节还描述了如何确定 I/O bank 是否共享同一 I/O bank 列。如果 bank 中未使用 DCI I/O 标准，则 VRP 管脚可作为标准 I/O 管脚使用。《UltraScale 和 UltraScale+ FPGA 封装和管脚产品规格》 (UG575) [参照 3] 中提供了详细的管脚说明。

DCI 可通过选择开启或关闭 I/O 中的电阻来调整 I/O 的阻抗。调整在器件启动过程中开始。默认情况下，DONE 管脚在阻抗调整过程的第一部分完成之后才会转变为高电平 (High)。





DCI 校准可以通过例化 DCIRESET 原语来复位。在器件运行时，将 RST 输入切换到 DCIRESET 原语会复位 DCI 状态机并重新启动校准过程。在来自 DCIRESET 块的 LOCKED 输出断言有效之前，使用 DCI 的所有 I/O 都不可用。对于从器件上电到达成额定工作条件的过程中，温度和/或供电电压发生显著变化的应用，该功能很实用。

对于受控阻抗输出驱动，驱动终端的确切值由 OUTPUT_IMPEDANCE 属性确定。对于支持并联终端的 I/O 标准，DCI 会产生戴维南等效值，或相当于 VCCO/2 电压电平的拆分终端电阻，或相当于 VCCO 电压电平的单终端电阻。拆分终端电阻的值由 ODT 属性确定。对于 POD 和 HSUL 标准，DCI 支持端接到 VCCO 的单终端。终端电阻的值由 ODT 属性确定。

Match_cycle 配置选项

Match_cycle 是一个配置选项，可以在器件配置序列末尾暂停启动序列，直到 DCI 逻辑与外部参考电阻完成首次匹配（校准）为止。该选项有时也称为 DCI 匹配。

DCIUpdateMode 配置选项

DCIUpdateMode 配置选项可覆盖 DCI 电路执行阻抗更新（以与 VRP 参考电阻匹配）的频率的控制。在赛灵思实现工具中，该选项默认为 ASREQUIRED。 DCIUpdateMode 配置选项的设置为：

• ASREQUIRED：在器件初始化时进行初始阻抗校准，并在整个器件运行过程中根据需要进行动态阻抗调整（默认值）。

• QUIET：在器件初始化时执行一次阻抗校准，或者对于包含 DCIRESET 原语的设计，每次在该原语上断言 RST 管脚有效时，都执行阻抗校准。

建议：强烈建议将 DCIUpdateMode 选项保留为默认值 ASREQUIRED，以便允许 DCI 电路正常运行。

DCIRESET 原语

DCIRESET 是一个赛灵思设计原语，提供了在设计正常运行期间执行 DCI 控制器状态机复位的功能。当 DCIUpdateMode 设置为 QUIET（请参阅“DCIUpdateMode 配置选项”）或在“某些 bank 对 DCI 的特殊要求”中概述的情况下，在设计中需要此原语。如需了解有关 DCIRESET 原语的更多详情，请参阅《UltraScale 架构库指南》 (UG974) [参照 5]。

某些 bank 对 DCI 的特殊要求

当将 I/O bank 65 中的任何多功能管脚（或含多个 SLR 的器件中的 bank 60 或 bank 70 的任何管脚）指定为 DCI I/O 标准（在 HP I/O bank 器件中）时，还应在设计中包含并使用 DCIRESET 原语。在这种情况下，设计应先对 DCIRESET 的 RST 输入进行脉冲处理，然后等待将 LOCKED 信号断言有效后，再将这些管脚的任何输入或输出与 DCI 标准一起使用。其必要性在于，这些 I/O 管脚会忽略正常器件初始化期间发生的初始 DCI 校准。

因此，如果未使用 DCIRESET 原语并且 DCIUpdateMode 设置为 ASREQUIRED，则当这些管脚变为普通 I/O 管脚之后，在配置结束与 DCI 校准算法更新这些管脚的 DCI 设置之间将存在无法确定的延迟。如果未使用 DCIRESET 且 DCIUpdateMode 设置为 QUIET，则将永远无法设置这些管脚的 DCI 值。在设计中包含并使用 DCIRESET 原语将使这些管脚符合 DCI I/O 标准，并且可正常执行而不会出现任何问题。

DCI 级联

使用 DCI I/O 标准的 HP I/O bank 可以选择从另一个 HP I/O bank 衍生出 DCI 阻抗值。如图 1-7 中所示，数控总线遍布于整个 bank 中，以控制每个 I/O 的阻抗。





使用 DCI 级联时，其中一个 I/O bank （主 bank）必须将其 VRP 管脚连接到外部参考电阻。同一 HP I/O bank 列（从 bank）中的其它 I/O bank 可以使用与主 bank 阻抗相同的 DCI 标准，而无需将这些从 bank 上的 VRP 管脚连接到外部电阻。级联 bank 中的 DCI 阻抗控制源自于 I/O 主 bank。


图 1-7：bank 内部 DCI 的使用





图 1-8 显示了对多个 I/O bank 提供的 DCI 级联支持。 bank B 是主 I/O bank，而 bank A 和 C 被视为从 I/O bank。

使用 DCI 级联时的准则如下：

• DCI 级联仅可通过一列 HP I/O bank 使用

• 主从 SelectIO 技术 bank 必须全部位于器件上的同一 HP I/O 列上，并且可以跨越整个列，除非存在中介层边界。

• DCI 级联不能穿越具有堆叠硅片互联 (SSI) 技术的大型 UltraScale 器件的中介层边界。


图 1-8：对多个 I/O bank 提供的 DCI 级联支持





• 主从 I/O bank 的 VCCO 和 VREF （如适用）电压必须相同。

• 同一 HP I/O 列中未使用 DCI 的 I/O bank （直通 bank）不必遵守组合 DCI 设置的 VCCO 和 VREF 规则。

• 所有主从 bank 都必须都满足 DCI I/O bank 合规性规则。

• 要找到位于同一 I/O 列中的 I/O bank，请参阅《UltraScale 和 UltraScale+ FPGA 封装和管脚产品规格》 (UG575) [参照 3] 中的“裸片级 bank 编号概述”部分中的图例。

• 如需了解有关在设计中实现 DCI 级联的具体信息，请参阅第 46 页的“DCI_CASCADE 约束”。

建议：未使用的 bank 必须上电，因为未使用的 I/O bank 的 VCCO 管脚如果保持浮动，则会降低这些管脚和 bank 中 I/O 管脚的 ESD 保护等级。如果 bank 没有上电，则 DCI 仍可以通过未上电的 bank 进行级联。

当使用 DCI 级联时，与不使用级联的情况下按 bank 使用的 DCI 相比，源端和片上的输入终端会有较大的变化。请参阅产品数据手册 [参照 2]，以了解具体数值。

受控阻抗驱动（源极终端）

为了优化高速或高性能应用的信号完整性，需要采取额外措施以使驱动的输出阻抗与传输线和接收器的阻抗匹配。佳情况下，驱动的输出阻抗必须与驱动线路的特性阻抗匹配，否则可能由于不连续而发生反射。为了解决此问题，

设计师有时会使用外部源串联端接电阻，将其布局到高强度、低阻抗驱动的管脚附近。选择电阻值时，应使驱动的输出阻抗与源串联端接电阻的阻抗之和大致等于传输线的阻抗。

DCI 可提供受控阻抗输出驱动以消除反射，而无需使用外部源端接电阻。阻抗衍生自外部参考电阻。

图 1-9 演示了器件内部的受控阻抗驱动。

表 1-2 显示了支持阻抗控制驱动的 DCI 输入标准。


图 1-9：受控阻抗驱动

表 1-2：支持受控阻抗驱动的所有 DCI I/O 标准

HSTL_I_DCI DIFF_HSTL_I_DCI LVDCI_18 HSUL_12_DCI DIFF_HSUL_12_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCIHSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 LVDCI_15 POD12_DCI DIFF_POD12_DCI SSTL15_DCI DIFF_SSTL15_DCIHSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 HSLVDCI_18 POD10_DCI DIFF_POD10_DCI SSTL135_DCI DIFF_SSTL135_DCI

HSLVDCI_15 SSTL12_DCI DIFF_SSTL12_DCI





拆分终端 DCI （戴维南等效终端端接到 VCCO/2）某些 I/O 标准（HSTL 和 SSTL）要求 VTT 电压的输入终端电阻 (R) 为 VCCO/2 （请参阅图 1-10）。

拆分终端 DCI 使用 2 个两倍电阻值 (2R) 的电阻创建戴维南等效电路。其中一个端接至 VCCO，另一个端接至 GND。借助这种方法，拆分终端 DCI 即可提供端接到 VCCO/2 的等效终端。 2R 终端电阻通过对 ODT 属性进行编程来设置。端接到 VCCO 和 GND 的电阻等于 ODT 设置值的两倍。例如，要获得端接到 VCCO/2 的约 50Ω 的戴维南等效并联终端电路，在 VRP 管脚上需要一个 240Ω 的外部精密电阻，且 ODT 设置为 RTT_48。用于拆分终端 DCI 的 ODT 的可能值为 RTT_40、 RTT_48 或 RTT_60。

表 1-3 显示了支持拆分终端的 DCI 输入标准。


图 1-10：无 DCI 情况下，输入终端端接到 VCCO/2 （其中 R = Z0）

表 1-3：支持拆分终端 DCI 的所有 DCI I/O 标准

HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCIHSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL15_DCI DIFF_SSTL15_DCIHSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 SSTL135_DCI DIFF_SSTL135_DCI

SSTL12_DCI DIFF_SSTL12_DCI





图 1-11 演示了拆分终端 DCI。X-Ref Target - Figure 1-11

图 1-11：使用拆分终端 DCI 的情况下，输入终端端接到 VCCO/2 （其中 R = Z0）





单终端 DCI某些 I/O 标准（POD10、POD12、HSUL_12 和 DIFF_HSUL_12）要求 VTT 电压的输入终端电阻 (R) 为 VCCO（请参阅图 1-12）。

表 1-4 显示了支持单终端的 DCI 输入标准。


图 1-12：无 DCI 的情况下，输入终端端接到 VCCO （其中 R = Z0）

表 1-4：支持单终端 DCI 的所有 DCI I/O 标准

POD12_DCI DIFF_POD12_DCI HSUL_12_DCIPOD10_DCI DIFF_POD10_DCI DIFF_HSUL_12_DCI





单终端 DCI 在内部创建端接到 VCCO 的终端，如图 1-13 所示。终端电阻的值由 ODT 属性确定。 ODT 的可能值包括：

• 仅限 POD 标准：RTT_40、 RTT_48 和 RTT_60• 仅限 HSUL_12_DCI 和 DIFF_HSUL_12_DCI：RTT_120 和 RTT_240• RTT_NONE

例如，对于 POD12_DCI 标准，为了获得约 50Ω 并端接到 VCCO 的单终端，在 VRP 管脚上需要一个 240Ω 外部精密电阻，且 ODT 值必须设置为 RTT_48。

VRP 外部电阻设计移植指南

原先支持 DCI 的赛灵思 FPGA 系列用于校准受控阻抗驱动和拆分终端阻抗的电路与 VRN 和 VRP 管脚上布局的外部参考电阻稍有不同。在赛灵思 7 系列 FPGA 中，DCI 将拆分终端电路的每个分支校准为直接等于外部电阻值。例如，对于目标为 50Ω 并端接至 VCCO/2 的并联终端的 7 系列器件，在 VRN 和 VRP 管脚上需要 100Ω 的外部电阻。

在 UltraScale 器件中，无论 DCI 终端值要求如何，VRP 管脚上的外部电阻都必须为 240Ω。在 UltraScale 器件的 VRP 管脚上只需 1 个电阻，而不是 2 个电阻。拆分终端电阻或单终端电阻的确切值由用户可控制的 ODT 属性确定。

拆分终端 DCI 标准（HSTL 和 SSTL）的可能 ODT 值为 RTT_40、 RTT_48 或 RTT_60。

重要提示：ODT 值表示对于拆分终端 DCI 标准，端接至 VCCO/2 的所需戴维南电阻。

单终端 POD 标准的可能 ODT 值为 RTT_40、RTT_48 或 RTT_60。单终端 HSUL 标准的可能 ODT 值为 RTT_120、RTT_240 或 RTT_NONE。

重要提示：ODT 值表示对于单终端 DCI 标准，端接至 VCCO 的所需电阻。

当选中具有受控阻抗驱动的 DCI 标准时， DCI 状态机会使用 OUTPUT_IMPEDANCE 属性值来确定受控阻抗驱动的终端值。 OUTPUT_IMPEDANCE 属性的可能值为 RDRV_40_40、 RDRV_48_48、 RDRV_60_60 和 RDRV_NONE_NONE。


图 1-13：使用单终端 DCI 的情况下，输入终端端接到 VCCO （其中 R = Z0）





T_DCI 设计移植准则

赛灵思 7 系列架构支持针对双向 I/O 配置采用 T_DCI 标准，并为内部输入拆分终端提供了三态支持。UltraScale 器件不支持 T_DCI 标准。但是，许多 UltraScale 架构 DCI 标准都能够支持类似的双向配置。表 1-5 列出了在使用 Vivado® Design Suite 进行设计时，以透明方式迁移或移植到等效 UltraScale 架构标准的 T_DCI 标准。

DCI I/O 标准支持

DCI 支持表 1-6 中显示的标准。

要正确使用 DCI，请执行以下操作：

1. 根据该 I/O bank 中的 I/O 标准， VCCO 管脚必须连接到适当的 VCCO 电压。

2. 在 Vivado Design Suite 中必须使用正确的 DCI I/O 缓存，方法是使用 I/O 标准属性或在硬件描述语言 (HDL) 代码中使用例化。

3. DCI 标准要求将外部参考电阻连接到多用途 VRP 管脚。在此情况下，该多用途管脚不能用作为使用 DCI 的 I/O bank 中的通用 I/O，级联 DCI 时，该多用途管脚也不能用作为主 I/O bank 中的通用 I/O。如需了解有关管脚具体位置的信息，请参阅管脚表。VRP 管脚必须通过参考电阻拉至 GND。但此要求存在如下例外，在从 I/O bank 中级联 DCI 时， VRP 管脚可用作通用 I/O。

4. 外部参考电阻的值固定为 240Ω，端接至 GND。

5. 遵循 DCI I/O bank 规则：

a. 使用 DCI 级联时，同一 I/O bank 内的所有输入或一组 I/O bank 中的所有输入的 VREF 都必须合规。

b. 同一 I/O bank 中的所有输入和输出的 VCCO 都必须合规。

c. 阻抗不再受限于 RVRP (240Ω)。DCI 状态机使用 OUTPUT_IMPEDANCE 和 ODT 属性值来计算受控阻抗驱动的适当缩放比例以及拆分终端和单终端配置。

表 1-5：在赛灵思器件架构之间移植的 T_DCI I/O 标准

7 系列架构 I/O 标准 UltraScale 架构等效 I/O 标准

DIFF_SSTL15_T_DCI DIFF_SSTL15_DCIDIFF_SSTL135_T_DCI DIFF_SSTL135_DCIDIFF_SSTL12_T_DCI DIFF_SSTL12_DCISSTL15_T_DCI SSTL15_DCISSTL135_T_DCI SSTL135_DCISSTL12_T_DCI SSTL12_DCI

表 1-6：所有受支持的 DCI I/O 标准

LVDCI_18 HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCILVDCI_15 HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL15_DCI DIFF_SSTL15_DCIHSLVDCI_18 HSTL_I_DCI_12 DIFF_HSTL_I_DCI_12 SSTL135_DCI DIFF_SSTL135_DCIHSLVDCI_15 SSTL12_DCI DIFF_SSTL12_DCI

HSUL_12_DCI DIFF_HSUL_12_DCIPOD12_DCI DIFF_POD12_DCIPOD10_DCI DIFF_POD10_DCI





I/O bank 中未经校准的输入终端HR I/O 和 HP I/O bank 具有可选的未经校准的输入片上拆分终端功能（用于 HSTL 和 SSTL 标准），以及用于 POD 和 HSUL 标准的单终端功能（类似于 DCI 功能）。此选项使用 2 个内部电阻创建戴维南等效电路，该内部电阻值为 HSTL 和 SSTL 标准目标电阻值的 2 倍（2R，其中 R = Z0）。其中一个电阻端接至 VCCO，另一个电阻端接至 GND，以提供戴维南等效终端电路，其值为电阻值的一半，且针对 HSTL 和 SSTL 标准端接到中点 VCCO/2。对于 POD 和 HSUL 标准，将采用单一电阻端接至 VCCO。

只要输出缓存为三态，则输入和双向管脚上始终存在终端，但已断言 DCITERMDISABLE （在 HP I/O bank 中）或 INTERMDISABLE （在 HR I/O bank 中）的情况除外。但是，此未校准功能选项与 DCI 之间的重要区别在于，不同于使用 DCI 时校准到 VRP 管脚上的外部参考电阻，未校准输入终端功能会调用由 ODT 属性确定的内部电阻，这些内部电阻没有校准例程来补偿温度、工艺或电压变化。

• 拆分终端标准（HSTL 和 SSTL）的可能 ODT 值为 RTT_40、 RTT_48、 RTT_60 或 RTT_NONE。 • 单终端 POD 标准的可能 ODT 值为 RTT_40、 RTT_48、 RTT_60 或 RTT_NONE。 • 对于单终端 HSUL 标准，可能 ODT 值为 RTT_120、 RTT_240 或 RTT_NONE。

在设计中 DCI 或未校准终端的调用方式的主要区别在于是否选择了 DCI I/O 标准。在 DCI 和未校准的 I/O 标准中，终端电阻的值均由 ODT 属性确定。

表 1-7 显示了支持 HR 和 HP I/O bank 中未校准终端的 I/O 标准列表。

HP I/O bank 中未校准的源极终端

HP I/O bank 具有适用于 SSTL、HSTL、 POD 和 HSUL 标准（类似于 DCI）的可选未校准源极终端功能。此功能为受支持的标准提供 40Ω、 48Ω, 或 60Ω 驱动选项，以匹配驱动线路的特性阻抗。

此未校准功能选项与 DCI 之间的重要区别在于，不同于使用 DCI 时校准到 VRP 管脚上的外部参考电阻，未校准的源极终端功能会调用由 OUTPUT_IMPEDANCE 属性确定的内部电阻，其中没有可用于补偿温度、工艺或电压变化的校准例程。

重要提示：此功能仅在 HP I/O bank 中可用。

OUTPUT_IMPEDANCE 的允许值为 RDRV_40_40、 RDRV_48_48 或 RDRV_60_60。

在设计中 DCI 或未校准终端的调用方式的主要区别取决于使用的是 DCI I/O 标准还是未校准的标准。在 DCI 和未校准的 I/O 标准中，源极终端值均由 OUTPUT_IMPEDANCE 属性确定。

表 1-8 显示了支持 HP I/O bank 中未校准的源极终端的 I/O 标准列表。

表 1-7：支持未校准终端的 I/O 标准

HSTL_I DIFF_HSTL_I SSTL18_I DIFF_SSTL18_I POD12 DIFF_POD12HSTL_II DIFF_HSTL_II SSTL18_II DIFF_SSTL18_II POD10 DIFF_POD10HSTL_I_18 DIFF_HSTL_I_18 SSTL15_R DIFF_SSTL15_R HSUL_12 DIFF_HSUL_12HSTL_II_18 DIFF_HSTL_II_18 SSTL15 DIFF_SSTL15

SSTL135_R DIFF_SSTL135_RSSTL135 DIFF_SSTL135SSTL12 DIFF_SSTL12





HP I/O bank 中的接收器偏移控制

对于 HP I/O bank 中的 I/O 标准的子集， UltraScale 架构提供了取消由于工艺变化（限制为 ±35 mV）而发生的输入缓存固有偏移的选项。该功能可通过 IBUFE3、 IBUFDSE3、 IOBUFE3 和 IOBUFDSE3 原语来访问，如图 1-14 和图 1-15 中所示。偏移校准需将控制逻辑构建到互联逻辑设计中。

1. 在以下情况下，将为受支持的 I/O 标准激活偏移消除功能：

a. 偏移控制属性 OFFSET_CNTRL 设置为 FABRIC。b. OSC_EN 端口设置为 1'b1（单端 I/O 标准）或者 2'b11（适用于差分 I/O 标准）。

重要提示：在差分 I/O 标准中使用 OSC_EN 时， 2'b10 或 2'b01 值为非法。

2. 激活偏移消除功能后，缓存的输入将上拉至 VREF （在差分 I/O 中，两个分支均被上拉至 VREF）。根据缓存的固有偏移，输出 (O) 为逻辑 1 或 0。逻辑 1 表示正偏移。逻辑 0 表示负偏移。在仿真中，可以通过将仅限仿真属性 SIM_INPUT_BUFFER_OFFSET 设置为从 -50 mV 到 +50 mV 范围内的负值或正值来模仿这种硬件行为。 IBUFE3、IBUFDSE3、 IOBUFE3 和 IOBUFDSE3 原语支持该仅限仿真属性。

表 1-8：支持 HP I/O bank 中未校准的源极终端的 I/O 标准

HSTL_I DIFF_HSTL_I SSTL18_I DIFF_SSTL18_I POD12 DIFF_POD12HSTL_I_18 DIFF_HSTL_I_18 SSTL15 DIFF_SSTL15 POD10 DIFF_POD10HSTL_I_12 DIFF_HSTL_I_12 SSTL135 DIFF_SSTL135 HSUL_12 DIFF_HSUL_12

SSTL12 DIFF_SSTL12


图 1-14：单端 I/O 标准的偏移校准连接


图 1-15：差分 I/O 标准的偏移校准连接





3. 值为 O 时，FABRIC 校准逻辑应沿正向或负向扫描 OSC[3:0]，直到看到 O 发生翻转为止。O 翻转处的值是取消缓存固有偏移所必需的偏移。表 1-9 显示 OSC 的每个设置所提供的偏移消除的近似量。

例如，如果缓存输入偏移为 15 mV，则设置 OSC[3:0] = 1011 会取消该偏移。如果缓存输入偏移为 -10 mV，则设置 OSC[3:0] = 0010 会取消该偏移。

4. 即使在发生大可能的偏移（-35 mV 或 35 mV）时 O 仍未翻转，只要此时 O 始终保持逻辑 1， OSC 就应设置为大值 -35mV (0111)；或者如果 O 始终为逻辑 0，则应设置为 +35mV (1111)，然后继续执行步骤 5。

5. 确定所需的偏移后，应通过将 OSC_EN 设置为 1'b0（单端 I/O 标准）或 2'b00（差分 I/O 标准）来将其关闭，然后才能恢复正常操作。

建议：不应在具有外部偏置或终端的输入上尝试进行偏移校准。

重要提示：OSC[3:0] 是半 bank 中所有 I/O （任一 bank 的上半部或下半部中的各 26 个连续 I/O）之间的共享总线。

表 1-10 中显示了支持接收器偏移控制的 I/O 标准。

HP I/O bank 中的接收器 VREF 扫描

HP I/O bank 中的可选 VREF 扫描功能有助于微调输入缓存的内部 VREF，以便大程度提高 I/O 标准子集的性能。通过将 IBUFE3 和 IOBUFE3 原语与 HPIO_VREF 原语相结合使用即可访问此功能，如图 1-16 所示。VREF 扫描需要将控制逻辑构建到互联逻辑设计中。

表 1-9：每种 OSC 设置的近似偏移消除量

OSC[3:0] 偏移消除估算值 (mV) OSC[3:0] 偏移消除估算值 (mV)

0000 0 1000 00001 -5 1001 50010 -10 1010 100011 -15 1011 150100 -20 1100 200101 -25 1101 250110 -30 1110 300111 -35 1111 35

表 1-10：支持接收器偏移控制的 I/O 标准

POD12 DIFF_POD12POD12_DCI DIFF_POD12_DCI





使用 VREF 扫描功能调整的内部 VREF 可控制任一 bank 中的 13 个连续 I/O （1 个字节组）的 VREF，如图 1-17 所示。每个 bank 内有 4 个字节组。每个 bank 内的任一给定 VREF 都有 4 种不同变体（对应每个 bank 中的 4 个字节组）。但是，要使用此功能，需要使用 INTERNAL_VREF 属性来设置 bank 的中央 VREF （请参阅“内部 VREF”）。如果输入所含 I/O 标准具有不同 VREF 规格，那么这些输入不能布局在同一 bank 中。调整后的 VREF 连接（HPIO_VREF 原语的 VREF 输出）无法遍历字节组边界。

内部 VREF （INTERNAL_VREF 和 VREF 扫描）不能与 bank 中的外部 VREF 结合使用。


图 1-16：从互联逻辑进行连接以访问 VREF 扫描功能


图 1-17：bank 中每个字节组的 VREF 扫描连接





VREF_CNTR 与 HPIO_VREF UNISIM 原语一起使用，可基于 I/O 标准来设置 VREF 扫描范围。

本节介绍了 VREF_CNTR 属性的有效值。

• FABRIC_RANGE1 （POD 标准）

• FABRIC_RANGE2 （其它适用标准）

当调用接收器 VREF 扫描功能时， FABRIC_RANGE1 与 POD 标准一起使用，而 FABRIC_RANGE2 与其它适用标准一起使用。FABRIC_VREF_TUNE[6:0] 端口用于调整互联逻辑中的 VREF。表 1-11 中显示了与 FABRIC_VREF_TUNE 和 VREF_CNTR 相关各值的 VREF 近似值。

表 1-11：使用 VREF 扫描功能得到的 VREF 近似值

FABRIC_TUNE_VREF[6:0]VREF （占 VCCO 的百分比 (%)）

VREF_CNTR = FABRIC_RANGE1 VREF_CNTR = FABRIC_RANGE2

000 0001 58.00% 43.00%000 0010 58.50% 43.50%000 0011 59.00% 44.00%000 0100 59.50% 44.50%000 0101 60.00% 45.00%000 0110 60.50% 45.50%000 0111 61.00% 46.00%000 1000 61.50% 46.50%000 1001 62.00% 47.00%000 1010 62.50% 47.50%000 1011 63.00% 48.00%000 1100 63.50% 48.50%000 1101 64.00% 49.00%000 1110 64.50% 49.50%000 0000 65.00% 50.00%000 1111 65.50% 50.50%001 0000 66.00% 51.00%001 0001 66.50% 51.50%001 0010 67.00% 52.00%001 0011 67.50% 52.50%001 0100 68.00% 53.00%001 0101 68.50% 53.50%001 0110 69.00% 54.00%001 0111 69.50% 54.50%001 1000 70.00% 55.00%001 1001 70.50% 55.50%001 1010 71.00% 56.00%001 1011 71.50% 56.50%





001 1100 72.00% 57.00%001 1101 72.50% 57.50%001 1110 73.00% 58.00%001 1111 73.50% 58.50%010 0000 74.00% 59.00%010 0001 74.50% 59.50%010 0010 75.00% 60.00%010 0011 75.50% 60.50%010 0100 76.00% 61.00%010 0101 76.50% 61.50%010 0110 77.00% 62.00%010 0111 77.50% 62.50%010 1000 78.00% 63.00%010 1001 78.50% 63.50%010 1010 79.00% 64.00%010 1011 79.50% 64.50%010 1100 80.00% 65.00%010 1101 80.50% 65.50%010 1110 81.00% 66.00%010 1111 81.50% 66.50%011 0000 82.00% 67.00%011 0001 82.50% 67.50%011 0010 83.00% 68.00%011 0011 83.50% 68.50%011 0100 84.00% 69.00%011 0101 84.50% 69.50%011 0110 85.00% 70.00%011 0111 85.50% 70.50%011 1000 86.00% 71.00%011 1001 86.50% 71.50%011 1010 87.00% 72.00%011 1011 87.50% 72.50%011 1100 88.00% 73.00%011 1101 88.50% 73.50%011 1110 89.00% 74.00%

表 1-11：使用 VREF 扫描功能得到的 VREF 近似值（续）







SelectIO 接口资源Vivado Design Suite 库包含详尽的原语列表，这些原语支持 I/O 原语中可用的许多 I/O 标准。这些通用原语可以分别支持大多数可用的单端 I/O 标准。

• IBUF （输入缓存）

• IBUF_ANALOG （特定于系统监控器输入的输入缓存）。 Vivado Design Suite 工具使用 IBUF_ANALOG 将模拟信号布线到 SYSMONE1 或 SYSMONE4 原语。它不是物理缓存，而是应视为物理通道的纯粹软件构造。

• IBUF_IBUFDISABLE （具有缓存禁用控制功能的输入缓存）

• IBUF_INTERMDISABLE （具有缓存禁用和片上输入终端禁用控制的输入缓存（仅限 HR I/O bank））• IBUFE3 （具有偏移校准和 VREF 调整功能以及缓存禁用控制功能（仅限 HP I/O bank）的输入缓存）

• IOBUF （双向缓存）

• OBUF （输出缓存）

• OBUFT （三态输出缓存）

• IOBUF_DCIEN （具有输入缓存禁用和片上输入终端禁用控制功能的双向缓存（仅限 HP I/O bank））• IOBUF_INTERMDISABLE （具有输入缓存禁用和片上输入终端禁用控制功能的双向缓存（仅限 HR I/O bank））• IOBUFE3 （具有偏移校准和 VREF 调整功能以及输入缓存禁用和片上输入终端启用控制功能的双向缓存（仅限 HP

I/O bank））

这些通用原语可以分别支持大多数可用的差分 I/O 标准：

• IBUFDS （差分输入缓存）

• IBUFDS_DIFF_OUT （具有互补输出的差分输入缓存）

• IBUFDS_DIFF_OUT_IBUFDISABLE （具有互补输出和缓存禁用的差分输入缓存）

• IBUFDS_DIFF_OUT_INTERMDISABLE （具有互补输出、输入缓存禁用和片上输入终端禁用控制的差分输入缓存（仅限 HR I/O bank））

• IBUFDS_IBUFDISABLE （具有缓存禁用控制的差分输入缓存）

• IBUFDS_INTERMDISABLE （具有输入缓存禁用和片上输入终端禁用控制的差分输入缓存（仅限 HR I/O bank））

011 1111 89.50% 74.50%100 0000 90.00% 75.00%100 0001 90.50% 75.50%100 0010 91.00% 76.00%100 0011 91.50% 76.50%100 0100 92.00% 77.00%100 0101 92.50% 77.50%100 0110 93.00% 78.00%100 0111 93.50% 78.50%100 1000 94.00% 79.00%

表 1-11：使用 VREF 扫描功能得到的 VREF 近似值（续）







• IBUFDSE3 （具有偏移校准以及缓存禁用控制的差分输入缓存（仅限 HP I/O bank））

• IBUFDS_DPHY （MIPI D-PHY 的差分输入缓存。仅受 Virtex UltraScale+、 Kintex UltraScale+ 和 Zynq UltraScale+ 器件中的 HP I/O bank 支持）

• IOBUFDS （差分双向缓存）

• IOBUFDS_DCIEN （具有片上输入终端禁用控制和输入缓存禁用的差分双向缓存（仅限 HP I/O bank））

• OBUFDS_DIFF_OUT （具有来自输入缓存的互补输出的差分双向缓存）

• IOBUFDS_DIFF_OUT_DCIEN （具有来自输入缓存的互补输出的差分双向缓存，此输入缓存具有片上输入终端禁用控制和输入缓存禁用控制（仅限 HP I/O bank））

• IOBUFDS_INTERMDISABLE （具有片上输入终端禁用控制和输入缓存禁用的双向缓存（仅限 HR I/O bank））

• IOBUFDS_DIFF_OUT_INTERMDISABLE （具有来自输入缓存的互补输出的双向缓存，此输入缓存具有片上输入终端禁用控制和输入缓存禁用（仅限 HR I/O bank））

• IOBUFDSE3 （具有偏移校准以及输入缓存禁用和片上输入终端启用控制的差分双向缓存（仅限 HP I/O bank））

• OBUFDS （差分输出缓存）

• OBUFTDS （差分三态输出缓存）

• OBUFDS_DPHY（MIPI D-PHY 的差分输出缓存。仅受 Virtex UltraScale+、Kintex UltraScale+ 和 Zynq UltraScale+ 器件中的 HP I/O bank 支持）

• HPIO_VREF （VREF 扫描功能（仅限 HP I/O bank））

如需了解更多信息，包括例化技术、其可用属性以及所有其它设计原语的可用属性等信息，请参阅《UltraScale 架构库指南》 (UG974) [参照 5]。

IBUF用作输入的信号必须使用输入缓存 (IBUF)。图 1-18 中显示了通用 IBUF 原语。

IBUF_IBUFDISABLE图 1-19 中显示的 IBUF_IBUFDISABLE 原语是具有禁用端口的输入缓存，可以在不使用输入时提供额外的省电功能。

当 IBUFDISABLE 信号断言为高电平有效时，IBUF_IBUFDISABLE 原语可以禁用输入缓存，并强制将输出到内部逻辑的 O 设置为逻辑低电平。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。此功能可用于


图 1-18：输入缓存原语 (IBUF)


图 1-19：具有输入缓存禁用的输入缓存 (IBUF_IBUFDISABLE)





在 I/O 空闲时降低功耗。将 IBUFDISABLE 信号设置为逻辑高电平对于使用 VREF 电源轨的输入缓存（例如 SSTL 和 HSTL）有益，因为这些缓存的静态功耗往往比非 VREF 标准（例如 LVCMOS 和 LVTTL）更高。

IBUF_INTERMDISABLE图 1-20 中显示的 IBUF_INTERMDISABLE 原语在 HR I/O bank 中可用，并且与 IBUF_IBUFDISABLE 原语相似，因为它具有 IBUFDISABLE 端口，该端口可用于在不使用缓存期间禁用输入缓存。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。 IBUF_INTERMDISABLE 原语还具有一个 INTERMDISABLE 端口，该端口可用于禁用可选的片上接收器终端功能。如需了解有关此功能的详情，请参阅“I/O bank 中未经校准的输入终端”。

当 IBUFDISABLE 信号断言为高电平有效时， IBUF_INTERMDISABLE 原语可以禁用输入缓存，并强制将输出到内部逻辑的 O 设为逻辑低电平。每当 INTERMDISABLE 信号断言为高电平有效时，IBUF_INTERMDISABLE 原语还允许禁用终端分支。这些功能可以组合使用，以在输入空闲时降低功耗。将 IBUFDISABLE 信号设置为逻辑高电平对于使用 VREF 电源轨的输入缓存（例如 SSTL 和 HSTL）有益，因为这些缓存的静态功耗往往比非 VREF 标准（例如 LVCMOS 和 LVTTL）更高。

IBUFE3仅在 HP I/O bank 中支持输入缓存 (IBUFE3) 原语（如图 1-21 中所示）。此特定于 UltraScale 架构的原语具有与 “IBUF_IBUFDISABLE” 类似的功能，并增加了偏移校准和 VREF 调整控制功能，以及输入缓存禁用 (IBUFDISABLE)。可使用 OSC_EN 和 OSC [3:0] 端口访问偏移校准功能。通过将 HPIO_VREF 原语与 IBUFE3 结合使用即可访问 VREF 扫描功能。

IBUFDS对应于差分原语的用法和规则类似于单端 SelectIO 原语。差分 SelectIO 原语有 2 个往来器件焊盘的管脚，可通过差分管脚对的形式来显示 P 通道管脚和 N 通道管脚。 N 通道管脚含后缀 B。

图 1-22 显示了差分输入缓存原语。


图 1-20：具有输入缓存禁用和片上输入终端禁用的输入缓存 (IBUF_INTERMDISABLE)


图 1-21：IBUFE3 原语 - 具有偏移校准和 VREF 调整功能的输入缓存（仅限 HP I/O bank）





IBUFDS_DIFF_OUT图 1-23 显示具有互补输出（O 和 OB）的差分输入缓存原语。

重要提示：当此原语用于时钟信号时，输出到互联逻辑的 OB 与时钟缓存没有直接连接。

IBUFDS_DIFF_OUT_IBUFDISABLE图 1-24 中所示的 IBUFDS_DIFF_OUT_IBUFDISABLE 原语是具有互补差分输出的差分输入缓存。

提示：在 UltraScale 架构中，该原语不支持 IBUFDISABLE 功能。

IBUFDS_DIFF_OUT_INTERMDISABLE图 1-25 中所示的 IBUFDS_DIFF_OUT_INTERMDISABLE 原语在 HR I/O bank 中可用。它具有互补差分输出和一个 INTERMDISABLE 端口，可用于手动禁用可选的片上接收器终端功能（未校准）。如需了解更多详情，请参阅“I/O bank 中未经校准的输入终端”。



图 1-22：差分输入缓存原语 (IBUFDS)


图 1-23：具有互补输出的差分输入缓存原语 (IBUFDS_DIFF_OUT)


图 1-24：具有互补输出和输入缓存禁用的差分输入缓存 (IBUFDS_DIFF_OUT_IBUFDISABLE)





如果 I/O 使用任何片上接收器终端功能（未校准），则只要 INTERMDISABLE 信号断言为高电平有效，此原语就会禁用终端分支。

IBUFDS_IBUFDISABLE图 1-26 中所示的 IBUFDS_IBUFDISABLE 原语是带有禁用端口的差分输入缓存，可以在不使用输入时提供额外的省电功能。

当 IBUFDISABLE 信号断言为高电平有效时， IBUFDS_IBUFDISABLE 原语可以禁用输入缓存，并强制将内部逻辑的 O 输出设置为逻辑低电平。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。此功能可用于在 I/O 空闲时降低功耗。

IBUFDS_INTERMDISABLEHR I/O bank 中可用的 IBUFDS_INTERMDISABLE 原语（如图 1-27 中所示）类似于 IBUFDS_IBUFDISABLE 原语，因为它具有 IBUFDISABLE 端口，可在不使用输入缓存时将其禁用。IBUFDS_INTERMDISABLE 原语还具有一个 INTERMDISABLE 端口，可用于禁用可选的片上接收器终端功能。如需了解更多详情，请参阅“I/O bank 中未经校准的输入终端”。


图 1-25：具有互补输出、输入路径禁用和片上输入终端禁用的差分输入缓存 (IBUFDS_DIFF_OUT_INTERMDISABLE)


图 1-26：具有输入缓存禁用的差分输入缓存 (IBUFDS_IBUFDISABLE)


图 1-27：含输入缓存禁用和片上输入终端禁用的差分输入缓存 (IBUFDS_INTERMDISABLE)





当 IBUFDISABLE 信号断言为高电平有效时， IBUFDS_INTERMDISABLE 原语可以禁用输入缓存，并强制将 O 输出设置为逻辑低电平。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。如果 I/O 使用可选的片上接收器终端功能，则只要 INTERMDISABLE 信号断言为高电平有效，该原语就会禁用终端分支。这两个功能可以组合使用，以在输入空闲时降低功耗。

IBUFDSE3仅在 HP I/O bank 中支持差分输入缓存 (IBUFDSE3) 原语（图 1-28）。此特定于 UltraScale 架构的原语具有与 “IBUFDS_IBUFDISABLE” 类似的功能，以及偏移校准控制功能和输入缓存禁用 (IBUFDISABLE) 控制功能。可使用 OSC_EN[1:0] 和 OSC[3:0] 端口访问偏移校准功能。此原语不支持 VREF 扫描功能。

IBUFDS_DPHY仅在 Virtex UltraScale+ 器件（图 1-29）、Kintex UltraScale+ 器件和 Zynq UltraScale+ 器件的 HP I/O bank 中支持差分输入缓存原语 (IBUFDS_DPHY)。此特定于 UltraScale 架构的原语专用于 MIPI D-PHY 接收器实现。 HSRX_DISABLE 端口用于启用或禁用 MIPI D-PHY 高速 (HS) 接收器。 LPRX_DISABLE 端口用于启用或禁用低功耗 (LP) 接收器。 HSRX_O 和 LPRX_O(_P/_N) 分别从 HS 和 LP 接收器输入到互联逻辑。该原语仅支持 MIPI_DPHY_DCI 作为 IOSTANDARD 属性的值。

IOBUF当双向信号既需要输入缓存又需要具有高电平有效三态 T 管脚的三态输出缓存时，则需要 IOBUF 原语。图 1-30 显示了一个通用的 IOBUF。T 管脚上的逻辑高电平会禁用输出缓存。当输出缓存为三态 (T = High) 时，输入缓存和任何片上接收器终端（未校准或 DCI）都为 ON。当输出缓存未处于三态 (T = Low) 时，任何片上接收器终端（未校准或 DCI）均被禁用。


图 1-28：IBUFDSE3 原语 - 具有偏移校准的差分输入缓存（仅限 HP I/O bank）


图 1-29：差分输入缓存原语 (IBUFDS_DPHY)





IOBUF_DCIEN图 1-31 中所示的 IOBUF_DCIEN 原语在 HP I/O bank 中可用。它具有 IBUFDISABLE 端口，该端口可在不使用缓存期间禁用输入缓存。 IOBUF_DCIEN 原语还具有 DCITERMDISABLE 端口，该端口可用于手动禁用可选的片上接收器终端功能（未校准和 DCI）。如需了解有关详情，请参阅“DCI - 仅在 HP I/O bank 中可用”和“I/O bank 中未经校准的输入终端”。

当 IBUFDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High) 时， IOBUF_DCIEN 原语可以禁用输入缓存并强制将输出到内部逻辑的 O 设置为逻辑低电平。如果 I/O 使用任何片上接收器终端功能（未校准和 DCI），则当 DCITERMDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High) 时，该原语将禁用终端分支。当输出缓存为三态 (T = High) 时，输入缓存和任何片上接收器终端（未校准或 DCI）分别由 IBUFDISABLE 和 DCITERMDISABLE 控制。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。当输出缓存未处于三态 (T = Low) 时，输入缓存和任何片上接收器终端（未校准或 DCI）都被禁用，并且强制将 O 输出（至内部逻辑）设置为逻辑低电平。这些功能可以组合使用，以在输入空闲一段时间后降低功耗。尽管不常见，但如果设计要求输入处于持续启用状态，同时保留动态控制 DCI 的功能，则可以通过使 IBUFDISABLE 管脚保持浮动并将 USE_IBUFDISABLE 属性设置为 FALSE 来使用该原语。

IOBUF_INTERMDISABLE图 1-32 中所示的 IOBUF_INTERMDISABLE 原语在 HR I/O bank 中可用。它具有 IBUFDISABLE 端口，该端口可在不使用缓存期间禁用输入缓存。 IOBUF_INTERMDISABLE 原语还具有一个 INTERMDISABLE 端口，该端口可用于手动禁用可选的片上接收器终端功能。如需了解更多详情，请参阅“I/O bank 中未经校准的输入终端”。


图 1-30：输入/输出缓存原语 (IOBUF)


图 1-31：输入/输出缓存 DCI 启用原语 (IOBUF_DCIEN)





当 IBUFDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High) 时，IOBUF_INTERMDISABLE 原语可以禁用输入缓存并强制将输出到内部逻辑的 O 输出设置为逻辑低电平。如果 I/O 使用片上接收器终端功能（未校准），则只要 INTERMDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High)，此原语就会禁用终端分支。当输出缓存为三态 (T = High) 时，输入缓存和任何片上接收器终端分别由 IBUFDISABLE 和 INTERMDISABLE 控制。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。当输出缓存未处于三态 (T = Low) 时，输入缓存和任何片上接收器终端均被禁用，并且强制将 O 输出（至内部逻辑）设置为逻辑低电平。这些功能可以组合使用，以在输入空闲一段时间后降低功耗。

IOBUFE3双向输入/输出缓存原语 (IOBUFE3) 仅在 HP I/O bank 中受支持（图 1-33）。此特定于 UltraScale 架构的原语具有与 “IOBUF_DCIEN” 类似的功能，并具有偏移校准和 VREF 调整控制功能，以及适用于输入缓存的输入缓存禁用 (IBUFDISABLE) 和片上输入终端控制功能 (DCITERMDISABLE)。可使用 OSC_EN 和 OSC [3:0] 端口访问偏移校准功能。通过将 HPIO_VREF 原语与 IOBUFE3 结合使用即可访问 VREF 扫描功能。


图 1-32：具有输入路径禁用和片上输入终端禁用的双向缓存 (IOBUF_INTERMDISABLE)


图 1-33：IOBUFE3 原语 - 具有偏移校准和 VREF 调整功能的双向 I/O 缓存（仅限 HP I/O bank）





IOBUFDS图 1-34 显示了差分输入/输出缓存原语。 T 管脚上的逻辑高电平表示禁用输出缓存。当输出缓存为三态 (T = High) 时，输入缓存和任何片上接收器终端（未校准或 DCI）都为 ON。当输出缓存未处于三态 (T = Low) 时，任何片上接收器终端（未校准或 DCI）均被禁用。

IOBUFDS_DCIEN图 1-35 中所示的 IOBUFDS_DCIEN 原语在 HP I/O bank 中可用。它具有 IBUFDISABLE 端口，该端口可在不使用缓存期间禁用输入缓存。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。IOBUFDS_DCIEN 原语还具有 DCITERMDISABLE 端口，该端口可用于手动禁用可选的片上接收器终端功能（未校准或 DCI）。如需了解有关详情，请参阅“DCI - 仅在 HP I/O bank 中可用”和“I/O bank 中未经校准的输入终端”。

当 IBUFDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High) 时，IOBUFDS_DCIEN 原语可以禁用输入缓存并强制将输出到内部逻辑的 O 输出设置为逻辑低电平。如果 I/O 使用片上接收器终端功能（未校准或 DCI），则当 DCITERMDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High) 时，该原语将禁用终端分支。

当输出缓存为三态 (T = High) 时，输入缓存和任何片上接收器终端（未校准或 DCI）分别由 IBUFDISABLE 和 DCITERMDISABLE 控制。当输出缓存未处于三态 (T = Low) 时，输入缓存和任何片上接收器终端（未校准或 DCI）均被禁用，并强制将 O 输出（至内部逻辑）设置为逻辑低电平。这些功能可以组合使用，以在输入空闲一段时间后降低功耗。

尽管不常见，但如果设计要求输入处于持续启用状态，同时保留动态控制 DCI 的功能，则可以通过使 IBUFDISABLE 管脚保持浮动并将 USE_IBUFDISABLE 属性设置为 FALSE 来使用该原语。


图 1-34：差分输入/输出缓存原语 (IOBUFDS)


图 1-35：具有输入缓存禁用和片上输入终端禁用的差分双向缓存 (IOBUFDS_DCIEN)





IOBUFDS_DIFF_OUT图 1-36 显示了具有互补输出（O 和 OB）的差分输入/输出缓存原语。 T 管脚上的逻辑高电平表示禁用输出缓存。当输出缓存处于三态 (T = High) 时，输入缓存和任何片上接收器终端（未校准或 DCI）均为 ON。当输出缓存未处于三态 (T = Low) 时，任何片上接收器终端（未校准或 DCI）均被禁用。必须将 TM 和 TS 连接到来自互联逻辑的相同输入，以使此原语的行为与特定于 UltraScale 架构的预期行为相符。

IOBUFDS_DIFF_OUT_DCIEN图 1-37 中所示的 IOBUFDS_DIFF_OUT_DCIEN 原语在 HP I/O bank 中可用。它具有互补差分输出、一个 IBUFDISABLE 端口和一个 DCITERMDISABLE 端口，可用于手动禁用可选 DCI 片上接收器终端功能（未校准或 DCI）。如需了解有关详情，请参阅“DCI - 仅在 HP I/O bank 中可用”和“I/O bank 中未经校准的输入终端”。必须将 TM 和 TS 连接到来自互联逻辑的相同输入，以使此原语的行为与特定于 UltraScale 架构的预期行为相符。


图 1-36：具有适用于输入缓存的互补输出的差分输入/输出缓存原语 (IOBUFDS_DIFF_OUT)


图 1-37：具有互补输出、输入路径禁用和片上输入终端禁用的差分双向缓存 (IOBUFDS_DIFF_OUT_DCIEN)





如果 I/O 使用任何片上接收器终端功能（未校准或 DCI），则当 DCITERMDISABLE 信号断言为高电平有效且输出缓存为三态时，该原语将禁用终端分支。当输出缓存为三态 (T = High) 时，任何片上接收器终端（未校准或 DCI）均由 DCITERMDISABLE 控制。当输出缓存未处于三态 (T = Low) 时，输入缓存和片上接收器终端（未校准或 DCI）都被禁用，并且强制将 O 输出（至内部逻辑）设置为逻辑低电平。


IOBUFDS_INTERMDISABLEIOBUFDS_INTERMDISABLE 原语（如图 1-38 中所示）在 HR I/O bank 中可用。它具有一个 IBUFDISABLE 端口，该端口可在不使用缓存期间禁用输入缓存。 IOBUFDS_INTERMDISABLE 原语还具有一个 INTERMDISABLE 端口，该端口可用于禁用可选片上接收器终端功能。如需了解有关此功能的详情，请参阅“I/O bank 中未经校准的输入终端”。

当 IBUFDISABLE 信号断言为高电平有效且输出缓存为三态 (T = High) 时，IOBUFDS_INTERMDISABLE 原语可以禁用输入缓存，并强制将至内部逻辑的 O 输出设置为逻辑低电平。为了使该原语的行为与特定于 UltraScale 架构的预期行为相符，必须满足下列条件：将 USE_IBUFDISABLE 属性设置为 TRUE，控制 IBUFDISABLE 端口，并将 SIM_DEVICE 设置为 ULTRASCALE。如果 I/O 使用片上接收器终端功能，则只要 INTERMDISABLE 信号断言为高电平有效且输出缓存为三态，此原语就会禁用终端分支。当输出缓存为三态 (T = High) 时，输入缓存和任何片上接收器终端分别由 IBUFDISABLE 和 INTERMFIDISABLE 控制。当输出缓存未处于三态 (T = Low) 时，输入缓存和片上接收器终端均被禁用，并且强制将 O 输出（至内部逻辑）设置为逻辑低电平。这些功能可以组合使用，以在输入空闲一段时间后降低功耗。

尽管不常见，但如果设计要求输入处于持续启用状态，同时保留动态控制 DCI 的功能，则可以通过使 IBUFDISABLE 管脚保持浮动并将 USE_IBUFDISABLE 属性设置为 FALSE 来使用该原语。

IOBUFDS_DIFF_OUT_INTERMDISABLEIOBUFDS_DIFF_OUT_INTERMDISABLE 原语（如图 1-39 中所示）在 HR I/O bank 中可用。IOBUFDS_DIFF_OUT_INTERMDISABLE 原语具有一个 INTERMDISABLE 端口，该端口可用于禁用可选片上接收器终端功能。如需了解有关此功能的详情，请参阅“I/O bank 中未经校准的输入终端”。必须将 TM 和 TS 连接到来自互联逻辑的相同输入 (T)，以使此原语的行为与特定于 UltraScale 架构的预期行为相符。


图 1-38：具有输入缓存禁用和片上输入终端禁用的差分双向缓存 (IOBUFDS_INTERMDISABLE)





如果 I/O 使用片上接收器终端功能，则只要 INTERMDISABLE 信号断言为高电平有效且输出缓存为三态，此原语就会禁用终端分支。当输出缓存为三态 (T = High) 时，任何片上接收器终端均由 INTERMDISABLE 控制。当输出缓存未处于三态 (T = Low) 时，输入缓存和片上接收器终端均被禁用，并且强制将 O 输出（至内部逻辑）设置为逻辑低电平。


IOBUFDSE3仅在 HP I/O bank 中支持差分双向输入/输出缓存原语 (IOBUFDSE3)。此特定于 UltraScale 架构的原语具有与 “IOBUFDS_DCIEN” 类似的功能，并具有偏移校准控制功能，以及适用于输入缓存的输入缓存禁用控制 (IBUFDISABLE) 和片上输入终端禁用控制功能 (DCITERMDISABLE)。可使用 OSC_EN[1:0] 和 OSC[3:0] 端口访问偏移校准功能。此原语不支持 VREF 扫描功能。

OBUF必须使用输出缓存 (OBUF) 将信号从器件驱动到外部输出焊盘。图 1-41 中显示了通用 OBUF 原语。


图 1-39：具有互补输出、输入缓存禁用和片上输入终端禁用的差分双向缓存 (IOBUFDS_DIFF_OUT_INTERMDISABLE)


图 1-40：IOBUFDSE3 原语 - 具有偏移校准的差分双向 I/O 缓存（仅限 HP I/O bank）





OBUFDS图 1-42 显示了差分输出缓存原语。

OBUFT如图 1-43 所示，通用三态输出缓存 OBUFT 通常实现三态输出或双向 I/O。

OBUFTDS图 1-44 显示了差分三态输出缓存原语。

OBUFDS_DPHY仅在 Virtex UltraScale+、 Kintex UltraScale+ 和 Zynq UltraScale+ 器件的 HP I/O bank 中支持差分输出缓存原语 (OBUFDS_DPHY)（图 1-45）。此特定于 UltraScale 架构的原语用于 MIPI D-PHY 发射器实现。HSTX_T 端口用于将 MIPI D-PHY 高速 (HS) 发射器设为三态。LPTX_T 端口用于将低功耗 (LP) 发射器设为三态。HSTX_I 和 LPTX_I(_P/_N) 输入分别


图 1-41：输出缓存原语 (OBUF)


图 1-42：差分输出缓存原语 (OBUFDS)


图 1-43：三态输出缓存原语 (OBUFT)


图 1-44：差分三态输出缓存原语 (OBUFTDS)





对应从互联逻辑到 HS 发射器的输入和从互联逻辑到 LP 发射器输入。该原语仅支持 MIPI_DPHY_DCI 作为 IOSTANDARD 属性的值。

HPIO_VREFHPIO_VREF 原语仅在 HP I/O bank 中受支持（图 1-46）。此特定于 UltraScale 架构的原语可提供对 HP I/O bank 中可用的 VREF 扫描功能的访问。通过将 HPIO_VREF 原语与 IBUFE3 或 IOBUFE3 原语结合使用即可访问 VREF 扫描功能。

SelectIO 接口属性和约束通过与这些功能关联的属性/约束，可以访问某些 I/O 资源功能（例如，位置约束、输入延迟、输出驱动强度和斜率）。如需了解有关实现这些约束和属性以及其它约束和属性的更多信息，请参阅《Vivado Design Suite 属性参考指南》 (UG912) [参照 6]。

DCI_CASCADE 约束

DCI_CASCADE 约束可标识 DCI 主 bank 及其对应的从 bank。如需了解更多信息，请参阅第 18 页的“DCI 级联”。

DCI_CASCADE 属性在赛灵思设计约束 (XDC) 文件中使用以下语法：

set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]

PACKAGE_PIN 约束

必须使用 PACKAGE_PIN 约束来指定外部端口标识符（A8、M5 或 AM6）的 I/O 位置。这些值取决于器件和封装规模。

PACKAGE_PIN 属性在 XDC 文件中使用以下语法：

set_property PACKAGE_PIN pin_name [get_ports port_name]


图 1-45：差分输出缓存原语 (OBUFDS_DPHY)


图 1-46：HPIO_VREF 原语 - VREF 扫描功能（仅限 HP I/O bank）





IOSTANDARD 属性

IOSTANDARD 属性可用于为所有 I/O 缓存选择 I/O 标准的值。特定的 UltraScale 器件数据手册 [参照 2] 中列出了受支持的 I/O 标准；表 1-77 按 I/O bank 类型（HR 和/或 HP）列出了 IOSTANDARD 支持。 IOSTANDARD 属性在 XDC 文件中使用以下语法：

set_property IOSTANDARD value [get_ports port_name]

IBUF_LOW_PWR 属性

IBUF_LOW_PWR 属性允许在性能和功耗之间进行可选的利弊取舍。默认情况下，此属性设置为 TRUE，即以低功耗模式而不是高性能模式来实现输入缓存。

建议：对于预期以 ≥1600 Mb/s 的数据速率运行的接收器，此属性应设置为 FALSE。

可以使用 Xilinx Power Estimator (XPE) 电子数据表工具（可从 china.xilinx.com/power 下载）估算高性能模式与低功耗模式之间的功耗变化。

IBUF_LOW_PWR 属性可应用于 I/O 缓存实例，并在 XDC 文件中使用以下语法：

set_property IBUF_LOW_PWR TRUE|FALSE [get_ports port_name]

如需了解有关在 UNISIM 例化中访问此属性的信息，请参阅《UltraScale 架构库指南》 (UG974) [参照 5]。

输出斜率属性

许多属性值提供了为 I/O 输出缓存选择所需的斜率的选项。对于 LVCMOS、 LVTTL、 SSTL、 HSTL 和 HSUL 输出缓存（包括差分版本），可以使用 SLEW 属性指定所需的斜率。

尽管 SLEW 属性的默认值为 SLOW，但对于高性能应用（例如高频存储器接口），指定斜率为 FAST 可能很重要。但是，如果设计不当（例如终端、传输线路阻抗连续性和交叉耦合设计不当），则更快的斜率也会导致反射或噪声问题增加。

SLEW 属性的允许值为 SLOW、 MEDIUM （仅限 HP I/O bank）或 FAST。

SLEW 属性在 XDC 文件中使用以下语法：

set_property SLEW value [get_ports port_name]

默认情况下，每个输出缓存的斜率设置为 SLOW。这是用于在切换非关键信号时大程度降低电源总线瞬变的默认设置。

输出驱动强度属性

对于 LVCMOS 和 LVTTL 输出缓存，可以使用 DRIVE 属性指定驱动能够安全地驱动到有效逻辑电平（以 mA 为单位）的负载。表 1-12 中显示了 DRIVE 属性的允许值。

表 1-12：DRIVE 属性的允许值

标准HR I/O bank 电流驱动 (mA) HP I/O bank 电流驱动 (mA)

允许值默认值允许值默认值

LVCMOS12 4、 8 或 12 12 2、 4、 6 或 8 12(1)

LVCMOS15 4、 8、 12 或 16 12 2、 4、 6、 8 或 12 12LVCMOS18 4、 8、 12 或 16 12 2、 4、 6、 8 或 12 12


https://china.xilinx.com/products/technology/power.html




DRIVE 属性在 XDC 文件中使用以下语法：

set_property DRIVE drive_value [get_ports port_name]

PULLTYPE 属性

输入缓存、三态输出和双向缓存可以具有弱上拉电阻、弱下拉电阻或弱保持器电路。 PULLTYPE 属性的可能值如下。

• NONE• PULLUP• PULLDOWN• KEEPER

可以通过将以下可能的约束值添加到缓存的相关信号线中来调用此功能。这些属性在 XDC 文件中使用以下语法：

set_property PULLTYPE value [get_ports port_name]

如需了解有关在单一 I/O 上实现这些属性或为所有 I/O 全局实现这些属性的信息，请参阅《Vivado Design Suite 属性参考指南》 (UG912) [参照 6] 中的上拉、下拉和保持器描述。

片上终端 (ODT) 属性

ODT 属性在 HSTL、 SSTL、 POD 和 HSUL 标准的输入上支持拆分终端或单终端。与离散电阻相比，使用 ODT 的优势在于，通过完全移除接收器上的短截线，可以提高信号完整性。

ODT 属性用于为受支持的标准的 DCI 版本和非 DCI 版本定义输入上的片上终端值。

I/O bank 的 VCCO 必须连接到适当的电压电平， ODT 属性才能按预期执行。

注释：如需了解更多信息，请参阅“相同 bank 中组合 I/O 标准的规则”中的表 1-77，其中提供了各种 I/O 标准所需的 VCCO 电平。

ODT 属性的允许值：

• RTT_40• RTT_48• RTT_60• RTT_120• RTT_240• RTT_NONE

注释：并非所有适用的 I/O 标准和配置都允许使用所有值。

LVCMOS25 4、 8、 12 或 16 12 不适用不适用

LVCMOS33 4、 8、 12 或 16 12 不适用不适用

LVTTL 4、 8、 12 或 16 12 不适用不适用

注释：

1. 在运行 Vivado Design Suite 之前，请将驱动设置从 RTL 或 XDC 文件中的默认设置更改为允许值之一。

表 1-12：DRIVE 属性的允许值

标准HR I/O bank 电流驱动 (mA) HP I/O bank 电流驱动 (mA)






ODT 属性在 XDC 文件中使用以下语法：

set_property ODT value [get_ports port_name]

源极终端属性 (OUTPUT_IMPEDANCE)OUTPUT_IMPEDANCE 属性为 HSTL、 SSTL、HSUL、 LVDCI、HSLVDCI 和 POD 驱动提供选择驱动阻抗的选项，以匹配驱动线路的特性阻抗。 OUTPUT_IMPEDANCE 属性用于为受支持的标准 DCI 版本和非 DCI 版本定义驱动的源极终端的值。

OUTPUT_IMPEDANCE 属性的允许值：

• RDRV_40_40• RDRV_48_48• RDRV_60_60• RDRV_NONE_NONE

注释：并非所有适用的 I/O 标准和配置都允许使用所有值。

此属性的 XDC 语法为：

set_property OUTPUT_IMPEDANCE value [get_ports port_name]

差分终端属性

差分终端（DIFF_TERM 或 DIFF_TERM_ADV）属性用作为输入时，支持差分 I/O 标准。这些属性用于开启或关闭内置 100Ω, 差分终端。与使用离散电阻相比，片上输入差分终端的优势在于，通过完全移除接收器上的短截线，可提高信号完整性。此外，它：

• 耗用的功耗比 DCI 终端更少

• 不使用 VRP 管脚 (DCI)

对于 HP I/O bank， I/O bank 的 VCCO 必须连接到 1.8V，而对于 HR I/O bank，则必须连接到 2.5V，以提供 100Ω 的有效差分终端。 DIFF_TERM 和 DIFF_TERM_ADV 仅可用于输入，并且只能在适当的 VCCO 电压下使用。

可以在 XDC 约束文件中指定 DIFF_TERM_ADV 属性。可以在通用映射 (VHDL) 或已例化的原语的内联参数 (Verilog) 中设置适当的值来指定 DIFF_TERM 属性。如需了解有关例化这些原语和设置 DIFF_TERM 属性的正确语法的信息，请参阅 Vivado Design Suite HDL 模板 [参照 11] [参照 8] 或《UltraScale 架构库指南》 (UG974) [参照 5]。

可以使用 DIFF_TERM 或 DIFF_TERM_ADV 属性来调用差分终端。如在例化原语中已指定 DIFF_TERM，即可使用该属性。如在 XDC 约束文件中已指定 DIFF_TERM_ADV，即可使用该属性。例化原语中指定的 DIFF_TERM 值将转换为 XDC 文件中相应的 DIFF_TERM_ADV 设置。

DIFF_TERM 属性的允许值为：

• DIFF_TERM = TRUE 自动映射到 DIFF_TERM_ADV = TERM_100• DIFF_TERM = FALSE 自动映射到 DIFF_TERM_ADV = TERM_NONE （默认）

DIFF_TERM_ADV 属性的允许值为：

• DIFF_TERM_ADV = TERM_NONE （默认值）

• DIFF_TERM_ADV = TERM_100

DIFF_TERM_ADV 属性在 XDC 文件中使用以下语法：

set_property DIFF_TERM_ADV value [get_ports port_name]





内部 VREF（可选）可在 UltraScale 器件内部生成 I/O bank 的 VREF。内部生成消除了在印刷电路板 (PCB) 上提供特定 VREF 电源的需要。内部生成的 VREF (INTERNAL_VREF) 由 VCCO 供电。

在 I/O bank 中，每个 bank 有一个 VREF 电源层，并且每个 bank 都可以将整个 bank 的可选 INTERNAL_VREF 设置为单一电压电平。

约束 INTERNAL_VREF 每次分配给一个 bank。

示例 1：使用 HSTL_II (1.5V) 且需要 0.75V 参考电压的 bank 84 的 INTERNAL_VREF 使用以下约束：

set_property INTERNAL_VREF 0.75 [get_iobanks 84]

示例 2：使用 HSTL_II_18 (1.8V) 且需要 0.9V 参考电压的 bank 65 的 INTERNAL_VREF 使用以下约束。


使用 INTERNAL_VREF 的规则是：

• 可以为此 bank 设置 1 个 VREF 值。

• INTERNAL_VREF 只能设置为给定 I/O 标准的额定参考电压值。

• 下面列出了 INTERNAL_VREF 的有效设置。并非所有类型的 bank 都支持所有值：

° 0.60° 0.675° 0.70° 0.75° 0.84° 0.90

• VREF 是专用管脚，不能用作普通 I/O 管脚，即使使用 INTERNAL_VREF 也是如此。

在同一 bank 中组合 I/O 标准的规则也适用于 INTERNAL_VREF。仅限在 HP I/O bank 中，内部 VREF 扫描功能可用于内部 VREF 控制。要在 bank 中使用 VREF 扫描功能，必须将 INTERNAL_VREF 设置为适用于该 bank 中使用的 I/O 标准的 VREF 值。将 IBUFE3 或 IOBUFE3 原语与 HPIO_VREF 原语结合使用即可调用内部 VREF 扫描。

在任一 bank 内，不能同时使用内部 VREF （INTERNAL_VREF 或 VREF 扫描）和外部 VREF 管脚，也不能将这两者组合使用。在任一 bank 中使用 INTERNAL_VREF 或 VREF 扫描时，应通过 500Ω 或 1KΩ 电阻将专用外部 VREF 管脚连接至 GND 端。

DQS_BIASDQS_BIAS 通过将缓存的 N 侧弱拉到 VCCO 并将缓存的 P 侧接地，充当伪差分（DIFF_SSTL、DIFF_HSUL 和 DIFF_POD）缓存中非驱动管脚的逻辑保持机制。对于 LVDS 输入，DQS_BIAS 向缓存的 P 侧和 N 侧都提供值为 VCCO/2 的 DC 偏置。

对于适用的 I/O 标准， DQS_BIAS 属性的允许值为：

• TRUE，DQS_BIAS = TRUE 不能与在同一端口中设置为 PULLUP、PULLDOWN 或 KEEPER 的 PULLTYPE 属性一起使用。

• FALSE （默认值）

重要提示：从 Vivado Design Suite 2018.1 开始，应在端口而不是单元上设置 DQS_BIAS 属性。

应该使用以下语法在端口上设置 DQS_BIAS 属性：





set_property DQS_BIAS TRUE|FALSE [get_ports port_name]

发射器预加重

使用发射器预加重 (PRE_EMPHASIS) 功能可以针对某些 I/O 标准在驱动上进行预加重。此属性必须与 ENABLE_PRE_EMPHASIS 结合使用。

PRE_EMPHASIS 属性的允许值为：

• PRE_EMPHASIS = RDRV_NONE （默认值）

• PRE_EMPHASIS = RDRV_240 （必须将 ENABLE_PRE_EMPHASIS 设置为 TRUE）

PRE_EMPHASIS 属性在 XDC 文件中使用以下语法：

set_property PRE_EMPHASIS value [get_ports port_name]

表 1-13 中列出了在 OUTPUT_IMPEDANCE 为 40Ω 的 DDR4 应用中使用 PRE_EMPHASIS 属性时的典型预加重增益。

LVDS 发射器预加重

使用 LVDS 发射器器预加重 (LVDS_PRE_EMPHASIS) 功能可以针对某些 I/O 标准在驱动上进行预加重。此属性必须与 ENABLE_PRE_EMPHASIS 结合使用。

LVDS_PRE_EMPHASIS 属性的允许值为：

• LVDS_PRE_EMPHASIS = FALSE （默认值）

• LVDS_PRE_EMPHASIS = TRUE （其中 ENABLE_PRE_EMPHASIS 必须设置为 TRUE）

LVDS_PRE_EMPHASIS 属性在 XDC 文件中使用以下语法：

set_property LVDS_PRE_EMPHASIS TRUE|FALSE [get_ports port_name]

表 1-14 中列出了使用 LVDS_PRE_EMPHASIS 属性时的典型预加重增益。

表 1-13：在 DDR4 应用中使用 PRE_EMPHASIS 属性时的典型预加重增益

属性值估计增益 (dB)

PRE_EMPHASIS (HP I/O bank) 的 OUTPUT_IMPEDANCE 为 40Ω. RDRV_240(1) 2.5

注释：

1. ENABLE_PRE_EMPHASIS 必须设置为 TRUE。

表 1-14：使用 LVDS_PRE_EMPHASIS 属性时的典型预加重增益


LVDS_PRE_EMPHASIS (HP I/O bank) TRUE(1) 4LVDS_PRE_EMPHASIS (HR I/O bank) TRUE(1) 4

注释：

1. ENABLE_PRE_EMPHASIS 必须设置为 TRUE。





接收器均衡

接收器均衡 (EQUALIZATION) 功能可以针对某些 I/O 标准在接收器上进行均衡。

EQUALIZATION 属性的允许值为：

HP I/O bank

• EQ_LEVEL0• EQ_LEVEL1• EQ_LEVEL2• EQ_LEVEL3• EQ_LEVEL4• EQ_NONE （默认值）

HR I/O bank

• EQ_LEVEL0• EQ_LEVEL0_DC_BIAS• EQ_LEVEL1• EQ_LEVEL1_DC_BIAS• EQ_LEVEL2• EQ_LEVEL2_DC_BIAS• EQ_LEVEL3• EQ_LEVEL3_DC_BIAS• EQ_LEVEL4• EQ_LEVEL4_DC_BIAS• EQ_NONE （默认值）

重要提示：具有 _BIAS 均衡值的 HR I/O bank 不能在同一端口中与设置为 PULLUP、 PULLDOWN 或 KEEPER 的 PULLTYPE 属性组合使用。

EQUALIZATION 属性在 XDC 文件中使用以下语法：

set_property EQUALIZATION value [get_ports port_name]

针对 DDR4 和 SGMII 接口采用不同 EQUALIZATION 值的典型 AC 增益列于表 1-15 中。

表 1-15：在 DDR4 和 SGMII 接口中采用不同 Equalization 值的典型 AC 增益


对 2.66 Gb/s 的 DDR4 接口执行均衡(HP I/O bank)

EQ_LEVEL0 0EQ_LEVEL1 0.75EQ_LEVEL2 1.50EQ_LEVEL3 2.25EQ_LEVEL4 3.00





接收器偏移控制

接收器偏移控制 (OFFSET_CNTRL) 功能允许针对某些 I/O 标准在接收器中执行偏移消除，以补偿由于工艺引起的偏移变化。

OFFSET_CNTRL 属性的有效值为：

• CNTRL_NONE （默认值）

• FABRIC注释：OFFSET_CNTRL = MEM_CTRL 不是有效的选项。

OFFSET_CNTRL 属性在 XDC 文件中使用以下语法：

set_property OFFSET_CNTRL value [get_ports port_name]

要在 I/O bank 中调用偏移消除功能，必须将 OFFSET_CNTRL 设置为 FABRIC。可以使用 IBUFE3、 IBUFDSE3、 IOBUFE3 或 IOBUFDSE3 原语来使用偏移消除控制功能。

VREF_CNTRVREF_CNTR 是特定于 HP I/O bank 中的接收器 VREF 扫描功能的属性。它与 HPIO_VREF UNISIM 原语一起使用。

VREF_CNTR 属性的有效值为：

• FABRIC_RANGE1 （POD 标准）

• FABRIC_RANGE2 （其它适用标准）

当调用接收器 VREF 扫描功能时， FABRIC_RANGE1 与 POD 标准一起使用，而 FABRIC_RANGE2 与其它适用标准一起使用。

VREF_CNTR 属性应在 UNISIM 例化中设置。如需了解更多信息，请参阅《UltraScale 架构库指南》 (UG974) [参照 5]。

DATA_RATEDATA_RATE 是仅供参考的属性，供 Vivado Design Suite 中的功耗分析、时序分析和 SSN 工具使用。此属性为这些工具提供有关的 I/O 切换速率的信息。

此属性的有效值为：

• 单倍数据速率 (SDR)• 双倍数据速率 (DDR)

在非原生 PHY 应用中，此属性的默认值为 SDR。在原生模式应用中（如果 I/O 连接到原生 PHY 原语之一，例如 IDDRE1、 ODDRE1、 RX_BITSLICE、 TX_BITSLICE 等），则默认值为 DDR。

对 1.25 Gb/s 的 SGMII 接口执行均衡

（HR 和 HP I/O bank）

EQ_LEVEL0/EQ_LEVEL0_DC_BIAS 0EQ_LEVEL1/EQ_LEVEL1_DC_BIAS 1.50EQ_LEVEL2/EQ_LEVEL2_DC_BIAS 3.00EQ_LEVEL3/EQ_LEVEL3_DC_BIAS 4.50EQ_LEVEL4/EQ_LEVEL4_DC_BIAS 6.00

表 1-15：在 DDR4 和 SGMII 接口中采用不同 Equalization 值的典型 AC 增益（续）






DATA_RATE 属性在 XDC 文件中使用以下语法：

set_property DATA_RATE SDR|DDR [get_ports port_name]

I/O 资源 VHDL/Verilog 示例

在 Vivado Design Suite HDL 模板 [参照 11] [参照 8] 中可以找到用于例化 I/O 资源的 VHDL 和 Verilog 语法示例。

受支持的 I/O 标准和终端以下各节提供了受支持的 I/O 标准和选项的概述。尽管大多数 I/O 支持的标准都指定了允许的电压范围，但本章仅记录典型的电压值。在电子工业联盟 JEDEC® 规范 [参照 7] 中提供了这些标准的概述。

LVTTL

低压 TTL (LVTTL) 是用于 3.3V 应用的通用 EIA/JESD 标准，它使用单端 CMOS 输入缓存和推拉输出缓存。该标准需要 3.3V 输出源电压 (VCCO)，但不需要使用参考电压 (VREF) 或终端电压 (VTT)。该标准由 JEDEC (JESD 8C.01) [参照 7] 定义。

图 1-47 和图 1-48 中显示了用于演示单向和双向 LVTTL 终端技术的电路示例。这两个图显示了源极串联和并联端接拓扑结构的示例。

图 1-47 显示了单向端接的拓扑结构。

表 1-16：可用的 I/O bank 类型

HR HP

可用不适用






图 1-47：LVTTL 单向终端





图 1-48 显示了双向并联端接的拓扑结构。

表 1-17 详细说明了允许应用于 LVTTL I/O 标准的属性。该标准仅在 HR I/O bank 中可用。这暗示对于表 1-17 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

LVCMOS

低压 CMOS (LVCMOS) 是在 CMOS 晶体管中实现的一种广泛使用的开关标准。该标准由 JEDEC (JESD 8C.01) [参照 7] 定义。 UltraScale 器件支持的 LVCMOS 标准包括：LVCMOS12、 LVCMOS15、 LVCMOS18、 LVCMOS25 和 LVCMOS33。


图 1-48：LVTTL 双向终端

表 1-17：LVTTL I/O 标准的允许属性

属性

原语

IBUFOBUF/OBUFT/IOBUF

允许值默认值

IOSTANDARD LVTTL LVTTLDRIVE 不适用 4、 8、 12 或 16 12SLEW 不适用 FAST 或 SLOW SLOW


HR HP

可用可用





图 1-49 和图 1-50 中显示了用于演示单向和双向 LVCMOS 终端技术的电路示例。这两个图显示了源极串联和并联端接拓扑结构的示例。

图 1-49 显示了单向端接的拓扑结构。


图 1-49：LVCMOS 单向终端





图 1-50 显示了双向并联端接的拓扑结构。

表 1-19 详细说明了允许应用于 LVCMOS33 和 LVCMOS25 I/O 标准的属性。这些标准仅在 HR I/O bank 中可用。这暗示对于表 1-19 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

表 1-20 详细说明了允许应用于 LVCMOS18 I/O 标准的属性。 HR 和 HP I/O bank 中都可以使用此标准。对于 MOBILE DDR 应用， LVCMOS18 I/O 标准可与 8 mA 无端接驱动配合使用。这暗示对于表 1-20 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。


图 1-50：LVCMOS 双向终端

表 1-19：LVCMOS33 和 LVCMOS25 I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD LVCMOS33、 LVCMOS25 LVCMOS33、 LVCMOS25DRIVE 不适用 4、 8、 12 或 16 12SLEW 不适用 FAST 或 SLOW SLOW

表 1-20：LVCMOS18 I/O 标准的允许属性

属性

原语

IBUF

OBUF/OBUFT/IOBUF

HP I/O bank HR I/O bank


IOSTANDARD LVCMOS18 LVCMOS18 LVCMOS18





表 1-21 详细说明了允许应用于 LVCMOS15 I/O 标准的属性。 HR 和 HP I/O bank 中都可以使用此标准。这暗示对于表 1-21 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

表 1-22 详细说明了允许应用于 LVCMOS12 I/O 标准的属性。 HR 和 HP I/O bank 中都可以使用此标准。这暗示对于表 1-22 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

LVDCI

使用这些 I/O 缓存可将输出配置为受控阻抗驱动。低压数控阻抗 (LVDCI) 的接收器与 LVCMOS 接收器相同。某些 I/O 标准（例如 LVCMOS）必须具有与被驱动线路的特性阻抗匹配的驱动阻抗。HP I/O bank 提供了受控阻抗输出驱动，无需外部源极终端电阻即可提供串联终端。

使用 OUTPUT_IMPEDANCE 属性控制源极终端。阻抗的确切值由 OUTPUT_IMPEDANCE 属性和 VRP 管脚上的外部 240Ω 电阻确定。对于 LVDCI 标准，此属性的唯一有效值为 RDRV_48_48，对应于 48Ω 设置。

DRIVE 不适用 2、 4、 6、 8、 12 12 4、 8、 12、 16 12SLEW 不适用 FAST、MEDIUM、SLOW SLOW FAST、 SLOW SLOW


属性

原语

IBUF

OBUF/OBUFT/IOBUF



IOSTANDARD LVCMOS15 LVCMOS15 LVCMOS15DRIVE 不适用 2、 4、 6、 8、 12 12 4、 8、 12、 16 12SLEW 不适用 FAST、MEDIUM、SLOW SLOW FAST、 SLOW SLOW


属性

原语

IBUF

OBUF/OBUFT/IOBUF



IOSTANDARD LVCMOS12 LVCMOS12 LVCMOS12DRIVE 不适用 2、 4、 6、 8 12 4、 8、 12 12SLEW 不适用 FAST、MEDIUM、SLOW SLOW FAST、 SLOW SLOW


HR HP

不适用可用


属性

原语

IBUF

OBUF/OBUFT/IOBUF







图 1-51 和图 1-52 中显示了用于演示受控阻抗驱动的单向和双向拓扑结构的电路示例。支持受控阻抗驱动的 DCI I/O 标准为：LVDCI_15 和 LVDCI_18。

表 1-24 详细说明了允许应用于 LVDCI I/O 标准的属性。该标准在 HP I/O bank 中可用。这暗示对于表 1-24 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

HSLVDCI

驱动与 LVDCI 相同，而输入与 HSTL 和 SSTL 相同。通过使用 VREF 参考输入，与使用单端 LVCMOS 类型的接收器相比，高速 LVDCI (HSLVDCI) 可使接收器具有更高的输入灵敏度。


图 1-51：单向受控阻抗驱动拓扑结构


图 1-52：双向受控阻抗驱动拓扑结构

表 1-24：LVDCI I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD LVDCI_15、 LVDCI_18 LVDCI_15、 LVDCI_18SLEW 不适用 FAST、 MEDIUM、 SLOW SLOWOUTPUT_IMPEDANCE 不适用 RDRV_48_48


HR HP

不适用可用





HP I/O bank 具有受控的阻抗输出驱动，无需外部源极终端电阻即可提供串联终端。阻抗的确切值由 OUTPUT_IMPEDANCE 属性和 VRP 管脚上的外部 240Ω 电阻设置。对于 HSLVDCI 标准， OUTPUT_IMPEDANCE 属性的唯一有效值是 RDRV_48_48，对应于 48Ω 设置。

图 1-53 中显示了用于演示受 HSLVDCI 控制的阻抗驱动的双向终端技术的电路示例。支持带有 VREF 参考输入的受控阻抗驱动的 DCI I/O 标准为：HSLVDCI_15 和 HSLVDCI_18。

如需了解电气规格，请参阅 UltraScale 器件数据手册 [参照 2] 中的 LVDCI VOH 和 VOL 条目。

表 1-26 详细说明了允许应用于 HSLVDCI I/O 标准的属性。该标准在 HP I/O bank 中可用。这暗示对于表 1-26 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

HSTL 高速收发器逻辑 (HSTL) 标准是 JEDEC (JESD8-6) [参照 7] 定义的通用高速总线标准。为了支持时控高速存储器接口，还提供了差分版本。UltraScale 架构 I/O 支持 1.2V 版本（在 HP I/O bank 中）的 I 类以及 1.5V 版本和 1.8V 版本（HP 和 HR I/O bank），包括差分版本。 II 类支持 1.5V 版本和 1.8V 版本（在 HR I/O bank 中），包括差分版本。该标准的差分版本需要一个差分放大器输入缓存和一个推拉输出缓存。 HP I/O bank 也支持 DCI 版本。

HSTL_ I 和 HSTL_ I_18

HSTL_I 和 HSTL_ I_18 使用 VCCO/2 作为并联终端电压 (VTT)。


图 1-53：具有双向终端的 HSLVDCI 受控阻抗驱动

表 1-26：HSLVDCI I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD HSLVDCI_15、 HSLVDCI_18 HSLVDCI_15、 HSLVDCI_18SLEW 不适用 FAST、 MEDIUM、 SLOW SLOWOUTPUT_IMPEDANCE 不适用 RDRV_48_48


HR HP

可用可用





可选的未调整拆分输入 ODT 可提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。在 HP I/O bank 中提供了未调整的片上源极终端功能 (OUTPUT_IMPEDANCE)，具有可选的 40Ω、 48Ω, 或 60Ω 驱动阻抗。驱动输出阻抗的默认值为 48Ω。

HSTL_I_12

HSTL_I_12 使用 VCCO/2 作为并联终端电压 (VTT)。


HSTL_ I_DCI、 HSTL_I_DCI_12 和 HSTL_ I_DCI_18

HSTL_I_DCI、 HSTL_I_DCI_12 和 HSTL_I_DCI_18 使用 ODT 属性提供由 VCCO 供电的片上拆分戴维南终端，创建了一个 VCCO/2 的等效并联终端电压 (VTT)。

源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的已调整的驱动阻抗提供的选项为 40Ω、 48Ω, 或 60Ω。驱动输出阻抗的默认值为 48Ω。

HSTL_ II 和 HSTL_ II_18

HSTL_II 和 HSTL_II_18 使用 VCCO/2 作为并联终端电压 (VTT)。

可选的未调整拆分输入 ODT 可提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。

DIFF_HSTL_I 和 DIFF_HSTL_I_18

差分 HSTL I 类将互补单端 HSTL_I 类型驱动与差分接收器配对。



HR HP

不适用可用


HR HP

不适用可用


HR HP

可用不可用


HR HP

可用可用





DIFF_HSTL_I_DCI 和 DIFF_HSTL_I_DCI_18

差分 HSTL I 类将互补单端 HSTL_I 类型驱动与差分接收器配对，包括使用 ODT 属性的片上拆分戴维南终端。

源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的已调整的驱动阻抗提供的选项为 40Ω、 48Ω, 或 60Ω。驱动输出阻抗的默认值为 48Ω。

DIFF_HSTL_ II 和 DIFF_HSTL_II_18

差分 HSTL II 类将互补单端 HSTL_II 类型驱动与差分接收器配对。差分 HSTL 还可以用于存储器接口设计中的差分时钟和 DQS 信号。

可选的未调整拆分输入 ODT 可提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。

DIFF_HSTL_I_12

差分 HSTL I 类将互补单端 HSTL_I_12 类型驱动与差分接收器配对。

可选的未调整拆分输入 ODT 提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。在 HP I/O bank 中提供了未调整的片上源极终端功能 (OUTPUT_IMPEDANCE)，具有可选的 40Ω、 48Ω, 或 60Ω 驱动阻抗。驱动输出阻抗的默认值为 48Ω。

DIFF_HSTL_I_12_DCI

差分 HSTL I 类将互补单端 HSTL_I_12 类型驱动与差分接收器配对，包括使用 ODT 属性的片上拆分戴维南终端。源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的已调整的驱动阻抗提供的选项为 40Ω、 48Ω, 或 60Ω。驱动输出阻抗的默认值为 48Ω。


HR HP

不适用可用


HR HP

可用不可用


HR HP

不可用可用


HR HP

不可用可用





HSTL I 类（1.2V、 1.5V 或 1.8V）图 1-54 中的电路示例演示了 HSTL I 类针对 1.2V、1.5V 或 1.8V 版本的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V、 1.5V 或 1.8V），且不可互换（即 HSTL_I_12 仅应与 HSTL_I_12 连接）。仅限 HP I/O bank 才支持 DCI 标准。


图 1-54：HSTL I 类（1.2V、 1.5V 或 1.8V）单向终端





图 1-55 中的电路示例演示了双向配置中 1.2V、1.5V 或 1.8V 版本的 HSTL I 类终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V、 1.5V 或 1.8V），且不可互换（即 HSTL_I_18 仅应与 HSTL_I_18 连接）。仅限 HP I/O bank 才支持 DCI 标准。


图 1-55：HSTL I 类（1.2V、 1.5V 或 1.8V）双向终端





差分 HSTL I 类图 1-56 中的电路示例演示了用于具有单向终端的差分 HSTL I 类（1.2V、 1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V、 1.5V 或 1.8V），且不可互换（即 HDIFF_HSTL_I_18 仅应与 HSTL_I_18 连接）。


图 1-56：差分 HSTL I 类（1.2V、 1.5V 或 1.8V）单向终端





图 1-57 图中的电路示例演示了具有双向终端的差分 HSTL I 类（1.2V、 1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V、 1.5V 或 1.8V），且不可互换（即 DIFF_HSTL_I_18 仅应与 DIFF_HSTL_I_18 连接）。


图 1-57：差分 HSTL I 类（1.2V、 1.5V 或 1.8V）双向终端





图 1-58 图中的电路示例演示了具有单向 DCI 终端的差分 HSTL I 类（1.2V、 1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V、 1.5V 或 1.8V），且不可互换（即 DIFF_HSTL_I_DCI 仅应与 DIFF_HSTL_I_DCI 连接）。仅限 HP I/O bank 才支持这些 DCI 标准。


图 1-58：差分 HSTL I 类（1.2V、 1.5V 或 1.8V） DCI 单向终端





图 1-59 中的电路示例演示了具有双向 DCI 终端的差分 HSTL I 类（1.2V、 1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V、 1.5V 或 1.8V），且不可互换（即 DIFF_HSTL_I_DCI 仅应与 DIFF_HSTL_I_DCI 连接）。仅限 HP I/O bank 才支持这些 DCI 标准。


图 1-59：差分 HSTL I 类（1.2V、 1.5V 或 1.8V） DCI 双向终端





HSTLII 类图 1-60 中的电路示例演示了具有单向终端的 HSTL II 类（1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.5V 或 1.8V），且不可互换（即 HSTL_II_18 仅应与 HSTL_II_18 连接）。仅限 HR I/O bank 才支持 II 类标准。

图 1-61 中的电路示例演示了具有双向终端的 HSTL II 类（1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.5V 或 1.8V），且不可互换（即 HSTL_II_18 仅应与 HSTL_II_18 连接）。


图 1-60：HSTL II 类（1.5V 或 1.8V）单向终端


图 1-61：HSTL II 类（1.5V 或 1.8V）双向终端





差分 HSTL II 类图 1-62 中的电路示例演示了具有单向终端的差分 HSTL （1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.5V 或 1.8V），且不可互换（即 DIFF_HSTL_II_18 仅应与 DIFF_HSTL_II_18 连接）。仅限 HR I/O bank 才支持 II 类标准（即， DIFF_HSTL_II_18 仅应连接到 DIFF_HSTL_II_18）。


图 1-62：差分 HSTL （1.5V 或 1.8V）单向终端





图 1-63 中的电路示例演示了具有双向终端的差分 HSTL II 类（1.5V 或 1.8V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.5V 或 1.8V），且不可互换（即 DIFF_HSTL_II_18 仅应与 DIFF_HSTL_II_18 连接）。


图 1-63：差分 HSTL II 类（1.5V 或 1.8V）双向终端





Ult 73UG

T、 *_DCIEN、 *_IBUFDISABLE 或

表

IOBUF/IOBUFE3/IOBUFDS/IOBUFDSE3

HP I/O HR I/O

值默认值允许值默认值

IOHSTL_I

HSTL_I_12HSTL_I_18

HSTL_IHSTL_I_18

ST

IUMW

SLOW FASTSLOW SLOW

O404860NE(1)

RTT_NONERTT_40RTT_48RTT_60

RTT_NONERTT_NONE

OIM

40_4048_480_60(1)

RDRV_48_48 不适用

IOHSTL_I_DCISTL_I_DCI_12STL_I_DCI_18

不适用

ST

IUMW

SLOW 不适用

O4048

0(1)(2)RTT_48 不适用

OIM

40_4048_480_60(1)


raScale 架构 SelectIO 资源571 (v1.12) 2019 年 8 月 28 日 china.xilinx.com

表 1-36 和表 1-37 列出了 HSTL I/O 标准支持的属性。这暗示对于这些表中列出的原语派生的原语（例如：_DIFF_OU*_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

1-36：HSTL I 类的允许属性

属性

IBUF/IBUFE3/IBUFDS/IBUFDSE3 OBUF/OBUFT

HP I/O HR I/O HP I/O HR I/O

允许值默认值允许值默认值允许值默认值允许值默认值允许

STANDARDHSTL_I

HSTL_I_12HSTL_I_18

HSTL_IHSTL_I_18

HSTL_I HSTL_I_12HSTL_I_18

HSTL_IHSTL_I_18

LEW 不适用不适用

FASTMEDIUM

SLOWSLOW FAST

SLOW SLOWFAS

MEDSLO

DTRTT_40RTT_48RTT_60

RTT_NONERTT_NONE

RTT_40RTT_48RTT_60

RTT_NONERTT_NONE 不适用不适用

RTT_RTT_RTT_

RTT_NO

UTPUT_PEDANCE 不适用不适用

RDRV_40_40RDRV_48_48RDRV_60_60


RDRV_RDRV_

RDRV_6

STANDARDHSTL_I_DCI

HSTL_I_DCI_12HSTL_I_DCI_18

不适用

HSTL_I_DCI HSTL_I_DCI_12HSTL_I_DCI_18

不适用 HH


FASTMEDIUM

SLOWSLOW 不适用

FASMED

SLO

DTRTT_40RTT_48

RTT_60(2)RTT_48 不适用不适用不适用

RTT_RTT_

RTT_6




RDRV_RDRV_

RDRV_6



Ult 74UG

IODIFF_HSTL_I IFF_HSTL_I_12IFF_HSTL_I_18

DIFF_HSTL_IDIFF_HSTL_I_18

ST

IUMW

SLOW FASTSLOW SLOW

O404860NE(1)


RTT_NONERTT_NONE

OIM

40_4048_480_60(1)


IOIFF_HSTL_I_DCI F_HSTL_I_DCI_12 F_HSTL_I_DCI_18

不适用

ST

IUMW

SLOW 不适用

O4048

0(1)(2)RTT_48 不适用

OIM

40_4048_480_60(1)


注

1.2.

表


HP I/O HR I/O



STANDARDDIFF_HSTL_I

DIFF_HSTL_I_12DIFF_HSTL_I_18

DIFF_HSTL_I DIFF_HSTL_I_18

DIFF_HSTL_I DIFF_HSTL_I_12DIFF_HSTL_I_18

DIFF_HSTL_I DIFF_HSTL_I_18 D

D


FASTMEDIUM

SLOWSLOW FAST

SLOW SLOWFAS

MEDSLO


RTT_NONERTT_NONE

RTT_40RTT_48RTT_60


RTT_RTT_RTT_

RTT_NO




RDRV_RDRV_

RDRV_6

STANDARDDIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI_12 DIFF_HSTL_I_DCI_18

不适用

DIFF_HSTL_I_DCI DIFF_HSTL_I_DCI_12 DIFF_HSTL_I_DCI_18

不适用

DDIFDIF


FASTMEDIUM

SLOWSLOW 不适用

FASMED

SLO

DTRTT_40RTT_48


RTT_RTT_

RTT_6




RDRV_RDRV_

RDRV_6

释：

驱动输出阻抗 (OUTPUT_IMPEDANCE) 和 ODT 允许的双向配置组合在表 1-37 中列出。

ODT = RTT_NONE 不是 DCI I/O 标准的有效设置。

1-36：HSTL I 类的允许属性（续）

属性






表 1-38 列出了 HSTL II 类 I/O 标准支持的属性。这暗示对于表 1-38 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

表 1-37：仅限双向配置允许的组合

OUTPUT_IMPEDANCE ODT

RDRV_40_40 (40Ω) RTT_40RDRV_40_40 (40Ω) RTT_60RDRV_40_40 (40Ω) RTT_NONERDRV_48_48 (48Ω) RTT_48RDRV_48_48 (48Ω) RTT_NONERDRV_60_60 (60Ω) RTT_40RDRV_60_60 (60Ω) RTT_60RDRV_60_60 (60Ω) RTT_NONE

表 1-38：HSTL II 类的允许属性

属性

IBUF/IBUFDS OBUF/OBUFT IOBUF/IOBUFDS

HP I/OHR I/O

HP I/OHR I/O

HP I/OHR I/O

允许值默认值允许值默认值允许值默认值

IOSTANDARD 不适用

HSTL_II HSTL_II_18

不适用

HSTL_II HSTL_II_18

不适用

HSTL_II HSTL_II_18

SLEW 不适用

不适用不适用

FASTSLOW SLOW 不适

用FAST SLOW SLOW

ODT 不适用

RTT_40RTT_48RTT_60

RTT_NONERTT_NONE 不适

用不适用

不适用

RTT_40RTT_48RTT_60

RTT_NONERTT_NONE


DIFF_HSTL_IIDIFF_HSTL_II_18

不适用

DIFF_HSTL_IIDIFF_HSTL_II_18

不适用

DIFF_HSTL_II DIFF_HSTL_II_18

SLEW 不适用

不适用不适用


用

FASTSLOW SLOW

ODT 不适用

RTT_40RTT_48RTT_60


用不适用

不适用

RTT_40RTT_48RTT_60

RTT_NONERTT_NONE





SSTL用于 1.8V (SSTL18)、 1.5V (SSTL15) 和 1.35V (SSTL135) 的短截线串联端接逻辑 (SSTL) 是用于通用存储器总线的 I/O 标准。

对于本节中讨论的终端技术示例，使用实际 PCB 拓扑结构的信号完整性分析（包括所使用的存储器器件、开发板布局和传输线路阻抗）来确定指定的存储器接口的佳终端方案。赛灵思为所有 I/O 标准提供了 IBIS 模型文件和加密的 HSPICE 模型文件。这些 SSTL 标准同时支持单端信号处理和差分信号处理。差分版本使用真正的差分放大器输入缓存和互补推拉输出缓存。这些标准的 DCI 版本是用于 HP I/O bank 中实现的存储器接口的首选 I/O 标准。对于未经 DCI 标准实现的接口，建议使用未校准的拆分终端（使用 ODT 属性）。

SSTL18 由 JEDEC 标准 JESD8-15 [参照 7] 定义，用于 DDR2 SDRAM 接口。对于某些拓扑结构（例如，短距点对点接口）， I 类驱动可以减少过冲并提高信号完整性。

HP 和 HR I/O bank 中均可使用 SSTL18 I 类标准。对于这些标准的非 DCI 版本， HP 和 HR I/O bank 都为未调整的内部并联拆分终端电阻提供了 ODT 属性。此外，源极终端功能 (OUTPUT_IMPEDANCE) 为 DCI 和非 DCI 版本的 HP I/O bank 中已调整的驱动阻抗提供的选项为 40Ω、 48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。通过仔细的信号完整性分析，可以确定任何新设计的佳驱动和终端方案。SSTL18 II 类在 HR I/O bank 中可用。HR I/O bank 为标准的未调整内部并联拆分终端电阻提供了 ODT 属性选项。

SSTL15 用于 DDR3 SDRAM 接口，并且在 JEDEC 标准 JESD79-3E [参照 7] 中进行了粗略定义（未按名称定义）。对于此标准，HP 和 HR I/O bank 中均提供了全强度驱动 (SSTL15)。HR I/O bank 中有一个较弱、折减强度驱动，以标准名称 (SSTL15_R) 中的 R 表示。对于某些拓扑结构（例如短距点对点接口），折减强度驱动可以减少过冲并提高信号完整性。HP I/O bank 为已调整的内部并联拆分终端电阻提供了 DCI 选项。HP 和 HR I/O bank 为未调整的内部并联拆分终端电阻提供了选项（使用 ODT 属性）。此外，源极终端功能 (OUTPUT_IMPEDANCE) 为 DCI 和非 DCI 版本的 HP I/O bank 中已调整的驱动阻抗提供的选项为 40Ω、 48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。通过仔细的信号完整性分析，可以确定任何新设计的佳驱动和终端方案。

SSTL135 用于 DDR3L SDRAM 接口，并且在 JEDEC 标准 JESD79-3-1 [参照 7] 中进行了粗略定义（未按名称定义）。对于此标准，HP 和 HR I/O bank 中均提供了全强度驱动 (SSTL135)。HR I/O bank 中有一个较弱、折减强度驱动，以标准名称 (SSTL135_R) 中的 R 表示。对于某些拓扑结构（例如短距点对点接口），折减强度驱动可以减少过冲并提高信号完整性。

HP I/O bank 还为已调整的内部并联拆分终端电阻提供了 DCI 选项。HP 和 HR I/O bank 还为未调整的内部并联拆分终端电阻提供了选项（使用 ODT 属性）。此外，源极终端功能 (OUTPUT_IMPEDANCE) 为 DCI 和非 DCI 版本的 HP I/O bank 中已调整的驱动阻抗提供的选项为 40Ω、 48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。通过仔细的信号完整性分析，可以确定任何新设计的佳驱动和终端方案。

SSTL12 支持 Micron 的下一代 RLDRAM3 存储器。DCI 选项可通过在 HP I/O bank 中使用已调整的内部拆分终端电阻来提高信号完整性。HR 和 HP I/O bank 还为未调整的内部并联拆分终端电阻提供了 ODT 属性选项。此外，源极终端功能 (OUTPUT_IMPEDANCE) 为 DCI 和非 DCI 版本的 HP I/O bank 中已调整的驱动阻抗提供的选项为 40Ω、48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。通过仔细的信号完整性分析，可以确定任何新设计的佳驱动和终端方案。

SSTL18_I、 DIFF_SSTL18_I

对于短距点对点开发板拓扑结构，首选 I 类驱动。通常在开发板上靠近任何接收器的位置放置并联终端电阻（一般为 50Ω）以连接至 VTT = (VCCO/2)。可选的未调整拆分输入 ODT 可提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。未调整的片上源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的驱动阻抗提供的选项为 40Ω、 48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。


HR HP

可用可用





SSTL18_I_DCI、 DIFF_SSTL18_I_DCI

对于短距点对点开发板拓扑结构，首选 I 类驱动。DCI 提供始终存在的已调整的内部并联拆分终端电阻。ODT 属性的值表示连接至 VCCO/2 中点电平的戴维南等效电阻 R （其中 R = Z0）。源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的未调整驱动阻抗提供的选项为 40Ω、48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。

SSTL18_II、 SSTL15_R、 SSTL135_R、 DIFF_SSTL18_II、 DIFF_SSTL15_R 和 DIFF_SSTL135_R

通常在开发板上靠近任何接收器的位置放置并联终端电阻（一般为 50Ω）以连接至 VTT = (VCCO/2)。根据开发板拓扑结构的不同，源极终端串联电阻有助于将输出驱动阻抗与传输线和终端阻抗匹配，以减少反射并提高信号完整性。可选的未调整拆分输入 ODT 可提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。

SSTL15、 SSTL135、 SSTL12、 DIFF_SSTL15、 DIFF_SSTL135 和 DIFF_SSTL12

通常在开发板上靠近任何接收器的位置放置并联终端电阻（一般为 50Ω）以连接至 VTT = (VCCO/2)。根据开发板拓扑结构的不同，源极终端串联电阻有助于将输出驱动阻抗与传输线和终端阻抗匹配，以减少反射并提高信号完整性。可选的未调整拆分输入 ODT 可提供连接至 VCCO/2 的戴维南等效电阻 R (R = Z0)。未调整的片上源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的驱动阻抗提供的选项为 40Ω、 48Ω, 或 60Ω。驱动输出阻抗设置为默认值 40Ω。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。

SSTL15_DCI、 SSTL135_DCI、 SSTL12_DCI、 DIFF_SSTL15_DCI、 DIFF_SSTL135_DCI 和 DIFF_SSTL12_DCI

DCI 标准提供了接收器中始终存在的已调整的内部并联拆分终端电阻。 ODT 属性设置的两个电阻值创建了连接至 VCCO/2 中点电平的戴维南等效电阻 R（其中 R = Z0）。源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的未调整驱动阻抗提供的选项为 40Ω、 48Ω 或 60Ω。驱动输出阻抗设置为默认值 40Ω。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。


HR HP

不适用可用


HR HP

可用不可用


HR HP

可用可用


HR HP

不适用可用





SSTL18、 SSTL15、 SSTL135 和 SSTL12图 1-64 中的电路示例演示了 SSTL18、SSTL15、SSTL135 或 SSTL12 的单向终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、 1.5V、 1.35V 或 1.2V），且不可互换（即， SSTL12 仅应与 SSTL12 连接）。


图 1-64：SSTL18、 SSTL15、 SSTL135 或 SSTL12 单向终端





图 1-65 中的电路示例演示了 SSTL18、SSTL15、SSTL135 或 SSTL12 的双向终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、 1.5V、 1.35V 或 1.2V），且不可互换（即， SSTL12 仅应与 SSTL12 连接）。

图 1-66 中的电路示例演示了具有 DCI 的 SSTL18、SSTL15、SSTL135 或 SSTL12 的双向终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、 1.5V、 1.35V 或 1.2V），且不可互换（即， SSTL12_DCI 仅应与 SSTL2_DCI 连接）。仅限在 HP I/O bank 中才支持 DCI 标准。


图 1-65：SSTL18、 SSTL15、 SSTL135 或 SSTL12 双向终端


图 1-66：SSTL18_DCI、 SSTL15_DCI、 SSTL135_DCI 或 SSTL12_DCI 双向终端





差分 SSTL18、 SSTL15、 SSTL135 和 SSTL12图 1-67 中的电路示例演示了具有单向终端的差分 SSTL18、 SSTL15、 SSTL135 或 SSTL12 的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、1.5V、1.35V 或 1.2V），且不可互换（即，DIFF_SSTL12 仅应与 DIFF_SSTL12 连接）。


图 1-67：差分 SSTL18、 SSTL15、 SSTL135 或 SSTL12 单向终端





图 1-68 中的电路示例演示了具有单向 DCI 终端的差分 SSTL18、SSTL15、SSTL135 或 SSTL12 的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、 1.5V、 1.35V 或 1.2V），且不可互换（即，DIFF_SSTL12_DCI 仅应与 DIFF_SSTL12_DCI 连接）。


图 1-68：差分 SSTL18、 SSTL15、 SSTL135 或 SSTL12 单向 DCI 终端





图 1-69 中的电路示例演示了具有双向终端的差分 SSTL18、 SSTL15、 SSTL135 或 SSTL12 的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、1.5V、1.35V 或 1.2V），且不可互换（即，DIFF_SSTL12 仅应与 DIFF_SSTL12 连接）。


图 1-69：具有双向终端的差分 SSTL18、 SSTL15、 SSTL135 或 SSTL12





图 1-70 中的电路示例演示了具有双向 DCI 终端的差分 SSTL18、SSTL15、SSTL135 或 SSTL12 的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.8V、 1.5V、 1.35V 或 1.2V），且不可互换（即，DIFF_SSTL12_DCI 仅应与 DIFF_SSTL12_DCI 连接）。仅限在 HP I/O 中才支持 DCI 标准。


图 1-70：具有双向 DCI 终端的差分 SSTL18、 SSTL15、 SSTL135 或 SSTL12





Ult 84UG

N、*_IBUFDISABLE 或 *_INTERMDISABLE），同

表


HP I/O HR I/O


IOSSTL12SSTL135SSTL15

SSTL18_I

SSTL12 SSTL135

SSTL135_RSSTL15

SSTL15_RSSTL18_I

S、M、

WSLOW FAST SLOW SLOW

O404860NE(1)


RTT_NONERTT_NONE

OIM

0_408_48_60(1)


IOSSTL12_DCISSTL135_DCISSTL15_DCISTL18_I_DCI

不适用

S、M、

WSLOW 不适用

O4048 (1)(3)

RTT_40 不适用

OIM

0_408_48_60(1)



表 1-44 列出了 SSTL I/O 标准的允许属性。这暗示对于表 1-44 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIE样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

1-44：SSTL 的允许属性

属性




STANDARDSSTL12SSTL135SSTL15

SSTL18_I

SSTL12SSTL135

SSTL135_RSSTL15

SSTL15_RSSTL18_I

SSTL12SSTL135SSTL15

SSTL18_I

SSTL12SSTL135

SSTL135_RSSTL15

SSTL15_R SSTL18_I

LEW 不适用不适用FAST、

MEDIUM、SLOW

SLOW FAST SLOW SLOW

FASTMEDIU

SLO


RTT_NONERTT_NONE

RTT_40RTT_48RTT_60


RTT_RTT_RTT_

RTT_NO




RDRV_4RDRV_4

RDRV_60

STANDARDSSTL12_DCISSTL135_DCISSTL15_DCI

SSTL18_I_DCI 不适用

SSTL12_DCISSTL135_DCISSTL15_DCI

SSTL18_I_DCI 不适用

S

LEW 不适用不适用FAST、

MEDIUM、SLOW

SLOW 不适用FAST

MEDIUSLO


RTT_40 不适用不适用不适用

RTT_RTT_

RTT_60




RDRV_4RDRV_4

RDRV_60



Ult 85UG

IODIFF_SSTL12IFF_SSTL135

DIFF_SSTL15IFF_SSTL18_I

DIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15

DIFF_SSTL18_I

STUMW

SLOW FASTSLOW SLOW

D EE FALSE TRUE FALSE FALSE

O4048 60NE(1)

RTT_NONERTT_40RTT_48 RTT_60

RTT_NONERTT_NONE

OIM

0_408_48_60(1)


IOFF_SSTL12_DCIF_SSTL135_DCIFF_SSTL15_DCIF_SSTL18_I_DCI

不适用

STUMW

SLOW 不适用

D EE FALSE 不适用

O4048 (1)(3)

RTT_40 不适用

OIM

0_408_48_60(1)


表


HP I/O HR I/O



STANDARDDIFF_SSTL12 DIFF_SSTL135 DIFF_SSTL15

DIFF_SSTL18_I


DIFF_SSTL18_I

DIFF_SSTL12DIFF_SSTL135DIFF_SSTL15

DIFF_SSTL18_I


DIFF_SSTL18_I

D

D


FASTMEDIUM

SLOWSLOW FAST

SLOW SLOWFAS

MEDISLO

QS_BIAS(2) TRUEFALSE FALSE TRUE

FALSE FALSE 不适用不适用TRUFALS


RTT_NONERTT_NONE

RTT_40RTT_48RTT_60


RTT_RTT_RTT_

RTT_NO




RDRV_4RDRV_4

RDRV_60

STANDARDDIFF_SSTL12_DCIDIFF_SSTL135_DCIDIFF_SSTL15_DCI

DIFF_SSTL18_I_DCI 不适用

DIFF_SSTL12_DCIDIFF_SSTL135_DCIDIFF_SSTL15_DCI

DIFF_SSTL18_I_DCI 不适用

DIDIFDI

DIF


FASTMEDIUM

SLOWSLOW 不适用

FASMEDI

SLO

QS_BIAS(2)(4) TRUEFALSE FALSE 不适用不适用不适用

TRUFALS

DTRTT_40RTT_48


RTT_RTT_

RTT_60




RDRV_4RDRV_4

RDRV_60

1-44：SSTL 的允许属性（续）

属性






Ult 86UG

IO 不适用DIFF_SSTL135_RDIFF_SSTL15_R

S 不适用FASTSLOW SLOW

O 不适用

RTT_40RTT_48RTT_60

RTT_NONERTT_NONE

注

1.2.3.4.

表


HP I/O HR I/O



STANDARD 不适用DIFF_SSTL135_RDIFF_SSTL15_R 不适用

DIFF_SSTL135_RDIFF_SSTL15_R

LEW 不适用不适用不适用FASTSLOW SLOW

DT 不适用

RTT_40RTT_48RTT_60


释：

驱动输出阻抗 (OUTPUT_IMPEDANCE) 和 ODT 允许的双向配置组合在表 1-37 中列出。

DQS_BIAS 属性在 I/O 端口而不是原语上设置。

ODT = RTT_NONE 不是 DCI I/O 标准的有效设置。

这在原语上是只读的。

1-44：SSTL 的允许属性（续）

属性






表 1-45 列出了 SSTL II 类 I/O 标准的允许属性。这暗示对于表 1-45 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

HSUL_12高速无端接逻辑 (HSUL_12) 标准适用于 LPDDR2 和 LPDDR3 存储器总线。HSUL_12 由 JEDEC 标准 JESD8-22[参照 7] 定义。 UltraScale 器件支持将此标准用于的单端信号处理和差分信号处理。与 SSTL 相似，该标准还需要一个差分放大器输入缓存和一个推拉输出缓存。

HSUL_12 和 DIFF_HSUL_12

差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。在 HP I/O bank 中，可选的未调整的拆分输入 ODT 提供了弱上拉（连接至 VCCO）。未调整的片上源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的驱动阻抗提供的选项为 40Ω、 48Ω, 或 60Ω。驱动输出阻抗设置为默认值 48Ω。

HSUL_DCI_12 和 DIFF_HSUL_12_DCI

DCI 提供了已调整的片上输入单终端，端接至接收器上的 VCCO，而为 HP I/O bank 中的驱动阻抗提供的已调整的片上源极终端选项 (OUTPUT_IMPEDANCE) 为 40Ω、48Ω, 或 60Ω。通过 VRP 管脚上的参考电阻可调整阻抗的大小。驱动输出阻抗设置为默认值 48Ω。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。

HSUL_12图 1-71 中的电路示例演示了 HSUL_12 的单向开发板拓扑结构。仅限 HP I/O bank 才支持 DCI 版本。

表 1-45：SSTL II 类的允许属性

属性

IBUF/IBUFDS OBUF/OBUFT IOBUF/IOBUFDS

HP I/OHR I/O

HP I/OHR I/O

HP I/OHR I/O

允许值默认值允许值默认值允许值默认值


SSTL18_II DIFF_SSTL18_II 不适用

SSTL18_II DIFF_SSTL18_II 不适用

SSTL18_II DIFF_SSTL18_II

SLEW 不适用

不适用不适用


用

FASTSLOW SLOW

ODT 不适用

RTT_40RTT_48RTT_60


用不适用

不适用

RTT_40RTT_48RTT_60

RTT_NONERTT_NONE


HR HP

可用可用


HR HP

不适用可用






图 1-71：具有单向信号的 HSUL_12





图 1-72 中的电路示例演示了 HSUL_12 的双向开发板拓扑结构（无终端）。仅限 HP I/O bank 才支持 DCI 版本。


图 1-72：具有双向信号的 HSUL_12





差分 HSUL_12图 1-73 中的电路示例演示了具有单向信号的差分 HSUL_12 的开发板拓扑结构。

图 1-74 中的电路示例演示了具有单向 DCI 信号的差分 HSUL_12 的开发板拓扑结构。


图 1-73：具有单向信号的差分 HSUL_12


图 1-74：具有单向 DCI 信号的差分 HSUL_12





图 1-75 中的电路示例演示了具有双向信号的差分 HSUL_12 的开发板拓扑结构。

图 1-76 中的电路示例演示了具有双向 DCI 信号的差分 HSUL_12 的开发板拓扑结构。

表 1-48 列出了 HSUL I/O 标准的允许属性。这暗示对于表 1-48 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。


图 1-75：具有双向信号的差分 HSUL_12


图 1-76：具有 DCI 双向信号的差分 HSUL_12





Ult 92UG

表


HP I/O HR I/O


IO HSUL_12DIFF_HSUL_12

HSUL_12 DIFF_HSUL_12

SFASTEDIUMSLOW

SLOW FASTSLOW SLOW

OTT_120 TT_240 T_NONE

RTT_NONE 不适用

OIM

RV_40_40RV_48_48RV_60_60


IO HSUL_12_DCI DIFF_HSUL_12_DCI 不适用

SFASTEDIUMSLOW

SLOW 不适用

D TRUEFALSE FALSE 不适用

OTT_120 TT_240 T_NONE

RTT_NONE 不适用

OIM

RV_40_40RV_48_48RV_60_60


注

1.


1-48：HSUL 的允许属性

属性



允许值默认值允许值默认值允许值默认值允许值默认值

STANDARD HSUL_12DIFF_HSUL_12

HSUL_12 DIFF_HSUL_12 HSUL_12 DIFF_HSUL_12 HSUL_12

DIFF_HSUL_12


FASTMEDIUM

SLOWSLOW FAST

SLOW SLOW M

DTRTT_120 RTT_240

RTT_NONERTT_NONE 不适用不适用不适用

RR

RT




RDRDRD

STANDARD HSUL_12_DCI DIFF_HSUL_12_DCI 不适用

HSUL_12_DCI DIFF_HSUL_12_DCI 不适用


FASTMEDIUM

SLOWSLOW 不适用 M

QS_BIAS (1) TRUEFALSE FALSE 不适用不适用不适用

DTRTT_120 RTT_240

RTT_NONERTT_NONE 不适用不适用不适用

RR

RT




RDRDRD

释：

适用于 DIFF_HSUL12 I/O 标准。



POD12 和 POD10伪漏极开路 (POD) 标准 POD12 和 POD10 适用于 DDR4、 DDR4L 和 LLDRAM3 应用。 POD12 和 POD10 仅在 HP I/O bank 中可用，二者都使用 VREF。

POD10、 POD12、 DIFF_POD10 和 DIFF_POD12

差分 (DIFF_) 版本（DIFF_POD10 和 DIFF_POD12）使用互补单端驱动作为输出，并使用差分接收器作为输入。可选的未调整拆分输入 ODT 提供上拉（连接至 VCCO）。未调整的片上源极终端功能 (OUTPUT_IMPEDANCE) 为 HP I/O bank 中的驱动阻抗提供的选项为 40Ω、48Ω, 或 60Ω。驱动输出阻抗设置为默认值 40Ω。POD12 标准在接收器中还具有可选的 EQUALIZATION 和 OFFSET_CNTRL 功能，在驱动中具有 PRE_EMPHASIS。

POD10_DCI、 POD12_DCI、 DIFF_POD10_DCI 和 DIFF_POD12_DCI

DCI 在接收器上提供连接至 VCCO 的已调整的单终端，与 ODT 属性设置相匹配。差分 (DIFF_) 版本使用互补单端驱动作为输出，并使用差分接收器作为输入。

DCI 提供了已调整的单 ODT 上拉，端接至接收器中的 VCCO，而为驱动中提供的源极终端选项 (OUTPUT_IMPEDANCE) 则为 40Ω、48Ω, 或 60Ω。驱动输出阻抗设置为默认值 40Ω。POD12 标准在接收器中还具有可选的 EQUALIZATION 和 OFFSET_CNTRL 功能，在驱动中具有 PRE_EMPHASIS。


HR HP

不适用可用


HR HP

不适用可用





POD图 1-77 中的电路示例演示了具有匹配的驱动和接收器终端值的 POD（1.0V 或 1.2V）的单向开发板拓扑结构。仅限 HP I/O bank 才支持这些标准。


图 1-77：具有单向信号的 POD





图 1-78 中的电路示例演示了具有双向终端以及匹配的驱动和接收器终端值的 POD （1.0V 或 1.2V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.0V 或 1.2V），且不可互换（即 POD12 仅应与 POD12 连接）。

差分 POD图 1-79 图中的电路示例演示了具有单向终端以及匹配的驱动和接收器终端值的差分 POD（1.0V、 1.2V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.2V 或 1.0V），且不可互换（即 DIFF_POD12 仅应与 DIFF_POD12 连接）。


图 1-78：具有双向信号的 POD





图 1-80 图中的电路示例演示了具有双向终端以及匹配的驱动和接收器终端值的差分 POD （1.0V 或 1.2V）的终端技术。在特定电路中，所有驱动和接收器都必须处于相同的电压电平下（1.0V 或 1.2V），且不可互换（即 DIFF_POD10_DCI 仅应与 DIFF_POD10_DCI 连接）。


图 1-79：具有单向信号的差分 POD






图 1-80：具有双向信号的差分 Pod





Ult 98UG

N、 *_IBUFDISABLE 或 *_INTERMDISABLE），同


HP I/O

允许值默认值

POD10DIFF_POD10

FASTMEDIUM

SLOWSLOW

TRUEFALSE FALSE

RTT_40、 RTT_48RTT_60、 RTT_NONE(1) RTT_NONE

RDRV_40_40RDRV_48_48

RDRV_60_60(1)RDRV_40_40

POD10_DCIDIFF_POD10_DCI

FASTMEDIUM

SLOWSLOW

TRUEFALSE FALSE

RTT_40RTT_48

RTT_60(1)(2)RTT_40


RDRV_60_60(1)RDRV_40_40


表 1-51 列出了 POD I/O 标准的允许属性。这暗示对于表 1-51 中列出的原语派生的原语（例如：_DIFF_OUT、 *_DCIE样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

表 1-51：POD 的允许属性

属性


HP I/O HP I/O


IOSTANDARD POD10DIFF_POD10

POD10DIFF_POD10

SLEW 不适用

FASTMEDIUM

SLOWSLOW

DQS_BIAS(5) TRUEFALSE FALSE 不适用

ODT RTT_40、 RTT_48RTT_60、 RTT_NONE RTT_NONE 不适用

OUTPUT_IMPEDANCE 不适用


RDRV_40_40

IOSTANDARD POD10_DCIDIFF_POD10_DCI


SLEW 不适用

FASTMEDIUM

SLOWSLOW


ODTRTT_40RTT_48

RTT_60(2)RTT_40 不适用



RDRV_40_40



Ult 99UG

POD12DIFF_POD12

FASTMEDIUMSLOW(3)

SLOW

RDRV_240 RDRV_NONE(3) RDRV_NONE

EQ_LEVEL0、 EQ_LEVEL1、EQ_LEVEL2、 EQ_LEVEL3、

EQ_LEVEL4、 EQ_NONEEQ_NONE

CNTRL_NONEFABRIC CNTRL_NONE

TRUEFALSE FALSE

RTT_40RTT_48RTT_60

(RTT_NONE)(3)RTT_NONE


RDRV_60_60(3)RDRV_40_40


HP I/O

允许值默认值


IOSTANDARD POD12DIFF_POD12

POD12DIFF_POD12

SLEW 不适用

FASTMEDIUMSLOW(4)

SLOW

PRE_EMPHASIS 不适用RDRV_240

RDRV_NONE(4) RDRV_NONE

EQUALIZATIONEQ_LEVEL0、 EQ_LEVEL1、EQ_LEVEL2、 EQ_LEVEL3、

EQ_LEVEL4、 EQ_NONEEQ_NONE 不适用

OFFSET_CNTRL CNTRL_NONEFABRIC CNTRL_NONE 不适用


ODTRTT_40RTT_48RTT_60

RTT_NONERTT_NONE 不适用



RDRV_60_60(4)RDRV_40_40

表 1-51：POD 的允许属性（续）

属性


HP I/O HP I/O




Ult 100UG


FASTMEDIUMSLOW(3)

SLOW

RDRV_240 RDRV_NONE(3) RDRV_NONEEQ_LEVEL0、 EQ_LEVEL1、EQ_LEVEL2、 EQ_LEVEL3、

EQ_LEVEL4、 EQ_NONEEQ_NONE

CNTRL_NONEFABRIC CNTRL_NONE

TRUEFALSE FALSE

RTT_40RTT_48

RTT_60(2)(3)RTT_40


RDRV_60_60(3)RDRV_40_40


HP I/O

允许值默认值


IOSTANDARD POD12_DCIDIFF_POD12_DCI


SLEW 不适用

FASTMEDIUMSLOW(4)

SLOW

PRE_EMPHASIS(6) 不适用 RDRV_240 RDRV_NONE(4) RDRV_NONE

EQUALIZATIONEQ_LEVEL0、 EQ_LEVEL1、EQ_LEVEL2、 EQ_LEVEL3、

EQ_LEVEL4、 EQ_NONEEQ_NONE 不适用

OFFSET_CNTRL CNTRL_NONEFABRIC CNTRL_NONE 不适用

DQS_BIAS(5)(7) TRUEFALSE FALSE 不适用

ODTRTT_40RTT_48

RTT_60(2)RTT_40 不适用



RDRV_60_60(4)RDRV_40_40

注释：

1. 驱动输出阻抗 (OUTPUT_IMPEDANCE) 和 ODT 允许的双向配置组合在表 1-37 中列出。

2. ODT = RTT_NONE 不是 DCI I/O 标准的有效设置。

3. 表 1-52 中列出了驱动输出阻抗 (OUTPUT_IMPEDANCE)、 ODT 和 PRE_EMPHASIS 允许的双向配置组合。

4. 表 1-53 中列出了驱动输出阻抗 (OUTPUT_IMPEDANCE) 和 PRE_EMPHASIS 允许的组合。

5. 仅适用于 DIFF_POD I/O 标准。

6. 此属性必须与 ENABLE_PRE_EMPHASIS 结合使用才能启用预加重功能。

7. 这在原语上是只读的。 DQS_BIAS 属性在 I/O 端口而不是原语上设置。

表 1-51：POD 的允许属性（续）

属性


HP I/O HP I/O




表 1-52 和表 1-53 中列出了 POD I/O 标准允许的属性组合。

LVDS 和 LVDS_25低压差分信号 (LVDS) 在许多系统应用中都是强大的高速接口。这些 I/O 设计为符合 LVDS 系统和开发板设计的 EIA/TIA 电气规范要求。通过在 IOB 中使用 LVDS 电流模式驱动和可选的内部差分终端功能，消除了点对点应用中对外部源极终端的需求。 UltraScale 器件为创建 LVDS 设计提供了灵活的解决方案。

LVDS I/O 标准仅在 HP I/O bank 中可用。当实现可选的内部差分终端后，它要求输出和输入的 VCCO 供电电压为 1.8V。• DIFF_TERM_ADV = TERM_100• DIFF_TERM = TRUE

HR I/O bank 中提供了 LVDS_25 I/O 标准。当实现可选的内部差分终端后，它要求输出和输入的 VCCO 供电电压为 2.5V。• DIFF_TERM_ADV = TERM_100• DIFF_TERM = TRUE

表 1-52：OUTPUT_IMPEDANCE、 ODT 和 PRE_EMPHASIS 允许的组合

OUTPUT_IMPEDANCE SLEW ODT PRE_EMPHASIS

RDRV_40_40 (40Ω ) SLOW、 MEDIUM、 FAST RTT_40 RDRV_NONERDRV_40_40 (40Ω ) SLOW、 MEDIUM、 FAST RTT_60 RDRV_NONERDRV_40_40 (40Ω ) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONERDRV_48_48 (48Ω ) SLOW、 MEDIUM、 FAST RTT_48 RDRV_NONERDRV_48_48 (48Ω ) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONERDRV_60_60 (60Ω ) SLOW、 MEDIUM、 FAST RTT_40 RDRV_NONERDRV_60_60 (60Ω ) SLOW、 MEDIUM、 FAST RTT_60 RDRV_NONERDRV_60_60 (60Ω ) SLOW、 MEDIUM、 FAST RTT_NONE RDRV_NONERDRV_40_40 (40Ω ) FAST RTT_40 RDRV_240RDRV_40_40 (40Ω ) FAST RTT_60 RDRV_240RDRV_40_40 (40Ω ) FAST RTT_NONE RDRV_240

表 1-53：OUTPUT_IMPEDANCE 和 PRE_EMPHASIS 允许的组合

OUTPUT_IMPEDANCE SLEW PRE_EMPHASIS

RDRV_40_40 (40Ω ) SLOW、 MEDIUM、 FAST RDRV_NONERDRV_48_48 (48Ω ) SLOW、 MEDIUM、 FAST RDRV_NONERDRV_60_60 (60Ω ) SLOW、 MEDIUM、 FAST RDRV_NONERDRV_40_40 (40Ω ) FAST RDRV_240


HR HP

仅适用于 LVDS_25 仅适用于 LVDS





发射器终端

LVDS 发射器不需要任何外部终端。表 1-55 列出了与 LVDS 电流模式驱动相对应的允许属性。 LVDS 电流模式驱动是真正的电流源，可产生符合 EIA/TIA 标准的正常 LVDS 信号。

接收器终端

图 1-81 是具有 50Ω 传输线路的开发板上 LVDS 或 LVDS_25 接收器的差分终端示例。

图 1-82 是具有 50Ω 传输线路的开发板上 LVDS 或 LVDS_25 接收器的内部差分终端示例。

表 1-55 列出了 LVDS I/O 标准的允许属性。这暗示对于表 1-55 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。


图 1-81：LVDS 或 LVDS_25 接收器终端


图 1-82：具有 DIFF_TERM 接收器终端的 LVDS 或 LVDS_25





Ult 103UG

表

OBUFDS

HP I/O HR I/O

默认值允许值默认值

IO LVDS LVDS_25

D 不适用不适用

E 不适用不适用

LV ALSE FALSE TRUE(4) FALSE FALSE



注

1.2.3.4.5.6.


1-55：LVDS I/O 标准的允许属性

属性

IBUFDS

HP I/O HR I/O

允许值默认值允许值默认值允许值

STANDARD LVDS LVDS_25

QS_BIAS (1) TRUEFALSE(2)(3) FALSE 不适用

QUALIZATION

EQ_LEVEL0EQ_LEVEL1EQ_LEVEL2EQ_LEVEL3EQ_LEVEL4

EQ_NONE(2)

EQ_NONE

EQ_LEVEL0EQ_LEVEL1EQ_LEVEL2EQ_LEVEL3EQ_LEVEL4

EQ_LEVEL0_DC_BIASEQ_LEVEL1_DC_BIASEQ_LEVEL2_DC_BIASEQ_LEVEL3_DC_BIASEQ_LEVEL4_DC_BIAS

EQ_NONE(5)

EQ_NONE

DS_PRE_EMPHASIS(6) 不适用不适用 TRUE(4) F

IFF_TERM TRUEFALSE FALSE TRUE

FALSE FALSE

IFF_TERM_ADV TERM_100TERM_NONE TERM_NONE TERM_100

TERM_NONE TERM_NONE

释：

DQS_BIAS 属性在 I/O 端口而不是原语上设置。

DQS_BIAS 和 EQUALIZATION 的允许组合在表 1-56 中列出。

DQS_BIAS = TRUE 仅在 AC 耦合应用中受支持。

LVDS_PRE_EMPHASIS = TRUE 仅在 AC 耦合应用中受支持。

AC 耦合和 DC 耦合接口允许的均衡值在表 1-57 中列出。

此属性必须与 ENABLE_PRE_EMPHASIS 结合使用才能启用预加重功能。



在 I/O bank 中，LVDS 和 LVDS_25 等差分输入可以采用除标准输出所需额定电压以外的其它电压来供电（LVDS 输出为 1.8V， LVDS_25 输出为 2.5V）。但是，必须满足以下条件：

• 不使用可选的内部差分终端。 ° DIFF_TERM_ADV = TERM_NONE

° DIFF_TERM = FALSE （默认）。

• 输入管脚上的差分信号符合特定 UltraScale 器件数据手册 [参照 2] 的建议运行条件表中的 VIN 要求。

• 输入管脚上的差分信号符合特定 UltraScale 器件数据手册 [参照 2] 中相应的 LVDS 或 LVDS_25 DC 规格表中的 VIDIFF （小值）要求。

满足此标准的一种方法是使用外部电路，该电路对输入信号既可以进行 AC 耦合也可以进行 DC 偏置。图 1-83 中显示了用于为差分时钟输入提供 AC 耦合和 DC 偏置电路的电路示例。 RDIFF 提供了 100Ω 差分接收器终端，因为内部 DIFF_TERM_ADV = TERM_NONE 或 DIFF_TERM = FALSE。为了大限度提升使噪声容限，所有 RBIAS 电阻应该具有相同的阻值，生成等于 VBIAS/2 的 VICM 电平时尤其如此。 VBIAS 应该为 1.8V 电源（通常为 VCCO 或 VCCAUX），以确保维持 AC 耦合信号的输入共模电压。建议的电阻阻值范围为 1K - 100KΩ。AC 耦合电容 CAC 的典型值在 100 nF 的范围内。所有组件应以物理方式布局在靠近器件输入的位置。如需了解有关带均衡和不带均衡的接收器所使用的偏置电压的范围，请参阅特定 UltraScale 器件数据手册 [参照 2]。

在 UltraScale 器件的 HP I/O bank 中，有一个在 AC 耦合 LVDS 应用中使用内部偏置电压 (DQS_BIAS) 的选项。在此类配置中，为了正确运行，即使 EQ_LEVEL0 不提供均衡，也必须将 EQUALIZATION 设置为 EQ_LEVEL0 （1、 2、 3 或 4）。使用 Vivado Design Suite 进行设计时，如果将 DQS_BIAS 用于采用 AC 耦合的 LVDS 标准的 DC 偏置，则不会对 DQS_BIAS 功能的仿真行为进行建模。当输入为三态且 LVDS 输入的 DQS_BIAS 设置为 TRUE 时，通用互联的输入在硬件中为 X。仿真将该条件建模为通用互联的输入 0。

在 HR I/O bank 中，可以通过设置属性值 EQUALIZATION = EQ_LEVEL0_DC_BIAS （不需要 EQUALIZATION 时）或 EQ_LEVEL1/2/3/4_DC_BIAS 以在 AC 耦合的 LVDS 应用中使用内部偏置电压。在 DC 耦合应用中，必须将 EQUALIZATION 设置为 EQ_NONE。

表 1-56：DQS_BIAS 和 EQUALIZATION 的允许组合 (HP I/O bank)

耦合 DQS_BIAS 均衡

AC 耦合 FALSE 或 TRUE EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3 和 EQ_LEVEL4DC 耦合 FALSE EQ_NONE

表 1-57：HR I/O bank 均衡

接口均衡

AC 耦合（外部偏置） EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4AC 耦合（内部偏置） EQ_LEVEL0_DC_BIAS、 EQ_LEVEL1_DC_BIAS、 EQ_LEVEL2_DC_BIAS、

EQ_LEVEL3_DC_BIAS 和 EQ_LEVEL4_DC_BIASDC 耦合 EQ_NONE





RSDS

低摆幅差分信号 (RSDS) 类似于使用差分信号的 LVDS 高速接口。RSDS 的实现与 LVDS_25 类似，仅适用于点对点应用。RSDS 仅在 HR I/O bank 中可用，并且要求 VCCO 电压电平为 2.5V。 IOSTANDARD 称为 RSDS_25。


图 1-83：AC 耦合和外部 DC 偏置差分时钟输入的电路示例


HR HP

可用不适用





表 1-59 总结了 RSDS I/O 标准的允许属性。这暗示对于表 1-59 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

迷你 LVDS

迷你低压差分信号 (Mini-LVDS) 是串行平面内差分 I/O 标准，用作时序控制功能和 LCD 源驱动之间的接口。Mini-LVDS 输入需要并联终端电阻，方法是使用 PCB 上的离散电阻，或者使用 DIFF_TERM_ADV 或 DIFF_TERM 属性来启用内部终端。 Mini-LVDS 仅在 HR I/O bank 中可用，并且要求 VCCO 电压电平为 2.5V。 IOSTANDARD 称为 MINI_LVDS_25。

表 1-61 总结了 Mini-LVDS I/O 标准的允许属性。这暗示对于表 1-61 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

PPDS

点对点差分信号 (PPDS) 是适用于下一代 LCD 接口行和列驱动的差分 I/O 标准。 PPDS 输入需要并联终端电阻，方法是使用 PCB 上的离散电阻，或者使用 DIFF_TERM_ADV 或 DIFF_TERM 属性来启用内部终端。PPDS 仅在 HR I/O bank 中可用，并且要求 VCCO 电压电平为 2.5V。 IOSTANDARD 称为 PPDS_25。

表 1-59：RSDS I/O 标准的允许属性

属性

原语

IBUFDSOBUFDS 或 OBUFTDS

允许值默认值

IOSTANDARD RSDS_25

DIFF_TERM TRUEFALSE FALSE 不适用

DIFF_TERM_ADV TERM_NONETERM_100 TERM_NONE 不适用


HR HP

可用不适用

表 1-61：Mini-LVDS I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD MINI_LVDS_25




HR HP

可用不适用





表 1-63 总结了 PPDS I/O 标准的允许属性。这暗示对于表 1-63 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

TMDS

小化传输差分信号 (TMDS) 是一种差分 I/O 标准，用于传输 DVI 和 HDMI™ 视频接口使用的高速串行数据。TMDS 标准在输入上需使用外部 50Ω 上拉电阻至 3.3V。TMDS 输入不需要并联输入终端电阻。TMDS 仅在 HR I/O bank 中可用，并且要求 VCCO 电压电平为 3.3V。 IOSTANDARD 称为 TMDS_33。

表 1-65 总结了 TMDS I/O 标准的允许属性。这暗示对于表 1-65 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

BLVDS

由于 LVDS 用于点对点应用，而总线 LVDS (BLVDS) 并不是 EIA/TIA 标准实现，因此需要仔细调整 I/O 和 PCB 布局设计规则。 Vivado Design Suite 库中为双向 LVDS 提供的原语不使用 LVDS 电流模式驱动，而是改为使用互补单端差分驱动。因此，需要源极终端。 BLVDS 仅在 HR I/O bank 中可用，并且要求 VCCO 电压电平为 2.5V。 IOSTANDARD 称为 BLVDS_25。

表 1-67 总结了 BLVDS I/O 标准的允许属性。这暗示对于表 1-67 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

表 1-63：PPDS I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD PPDS_25




HR HP

可用不适用

表 1-65：TMDS I/O 标准的允许属性

属性原语

IBUFDS OBUFDS 或 OBUFTDS

IOSTANDARD TMDS_33


HR HP

可用不适用





图 1-84 中显示了 BLVDS 发射器终端。

SUB_LVDS

表 1-69 列出了 SUB_LVDS I/O 标准的允许属性。这暗示对于表 1-69 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

SLVS_400SLVS_400 在 HR I/O bank 中受支持（作为 SLVS_400_25），而在 HP I/O bank 中则受支持（作为 SLVS_400_18）。SLVS_400 仅在接收器中受支持。

表 1-67：BLVDS I/O 标准的允许属性

属性原语

IBUFDS OBUFDS、OBUFTDS、IOBUFDS 或 IOBUFDS_DIFF_OUT

IOSTANDARD BLVDS_25


图 1-84：BLVDS 发射器终端


HR HP

适用于 SUB_LVDS 适用于 SUB_LVDS

表 1-69：SUB_LVDS I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD SUB_LVDS







表 1-71 列出了 SLVS_400 I/O 标准的允许属性。这暗示对于表 1-71 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

LVPECLLVPECL 仅在 HR I/O bank 中受支持，并且仅适用于接收器。

表 1-73 列出了 LVPECL I/O 标准的允许属性。这暗示对于表 1-73 中列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、 *_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。

MIPI D-PHYMIPI D-PHY 标准 MIPI_DPHY_DCI 旨在供移动器件（包括摄像头、显示器和统一协议接口）使用。仅限 Virtex UltraScale+、Kintex UltraScale+ 和 Zynq UltraScale+ 器件的 HP I/O bank 才支持该标准。UltraScale 器件对此标准的支持符合 MIPI 联盟接口规范。

重要提示：与其它 DCI 标准一样， MIPI_DPHY_DCI 在 VRP 管脚上需要一个 240Ω 外部电阻。即使无法配置 OUTPUT_IMPEDANCE 属性的值，该标准也会在 LP 驱动上利用校准。


HR HP

仅适用于 SLVS_400_25 仅适用于 SLVS_400_18

表 1-71：SLVS_400 I/O 标准的允许属性

属性

原语


允许值默认值

IOSTANDARD SLVS_400_25 (HR I/O bank)SLVS_400_18 (HP I/O bank) 不适用




HR HP

可用不适用

表 1-73：LVPECL I/O 标准的允许属性

属性原语

IBUFDS OBUFDS 或 OBUFTDS

IOSTANDARD LVPECL （仅限 HR I/O bank）不适用





MIPI_DPHY_DCI I/O 标准

表 1-75 列出了 MIPI_DPHY_DCI I/O 标准的允许属性。

从 Vivado Design Suite v2019.1.1 开始， LVDS_PRE_EMPHASIS 属性可供 MIPI_DPHY_DCI 使用。将 LVDS_PRE_EMPHASIS 属性设置为 TRUE 可提高 MIPI_DPHY_DCI I/O 的大运行速度。为了适应 Vivado 工具相应早期版本中速度较低的操作，应将 LVDS_PRE_EMPHASIS 设置为 FALSE。

同样在 Vivado Design Suite 2019.1.1 中，以更高的速度运行时也支持 EQUALIZATION。在 MIPI_DPHY_DCI 中，在 EQ_LEVEL1、EQ_LEVEL2、EQ_LEVEL3 和 EQ_LEVEL4 级别上支持 EQUALIZATION。如需了解有关提高的速度级别的详细信息，请参阅相应的 UltraScale+ 器件数据手册 [参照 2]。


HR HP

不适用仅限 Virtex UltraScale+、 Kintex UltraScale+ 和 Zynq UltraScale+ 器件

表 1-75：MIPI_DPHY_DCI 标准的允许属性

属性

IBUFDS_DPHY OBUFDS_DPHY

HP I/OHR I/O

HP I/OHR I/O


IOSTANDARD MIPI_DPHY_DCI 不适用 MIPI_DPHY_DCI 不适用

SLEW 不适用不适用不适用不适用不适用不适用

DIFF_TERM_ADV TERM_100TERM_NONE TERM_NONE 不适用不适用不适用不适用

DIFF_TERM TRUEFALSE FALSE 不适用不适用不适用不适用

LVDS_PRE_EMPHASIS 不适用不适用不适用TRUEFALSE FALSE 不适用

EQUALIZATIONEQ_LEVEL 1EQ_LEVEL 2EQ_LEVEL 3EQ_LEVEL 4

EQ_NONE 不适用不适用不适用不适用





差分 I/O 标准中的内部差分终端行为对于以下 I/O 标准，在驱动和双向操作模式（默认）中已打开内部差分终端 (100Ω )：LVDS、LVDS_25、SLVS_400_18、SLVS_400_25、 SUB_LVDS、 PPDS_25、 RSDS_25 和 MINI_LVDS_25。表 1-76 中列出了双向模式以及输入或输出操作模式中内部差分终端的行为。

相同 bank 中组合 I/O 标准的规则要在同一 bank 中组合不同的输入、输出和双向标准，必须遵循以下规则：

1. 仅组合输出标准。在同一 bank 中可以组合具有相同输出 VCCO 要求的输出标准。

符合规则的示例：

SSTL15_I 和 LVDCI_15 输出

不符合规则的示例：

SSTL15 （输出 VCCO = 1.5V）和 LVCMOS18 （输出 VCCO = 1.8V）输出

在 HR I/O bank 中只能组合两个真正的差分输出 I/O 标准。在 HR I/O bank 中，LVDS_PRE_EMPHASIS = FALSE（默认）的 LVDS_25 和 LVDS_PRE_EMPHASIS = TRUE 的 LVDS_25 被视为两种不同的真差分输出标准。

在 HP I/O bank 中只能使用一个真差分输出 I/O 标准。 LVDS_PRE_EMPHASIS = FALSE （默认）的 LVDS 和 LVDS_PRE_EMPHASIS = TRUE 的 LVDS 被视为两个不同的真差分输出标准，因此不能在同一 HP I/O bank 中组合。

2. 仅组合输入标准。在同一 bank 中可以组合具有相同 VCCO 和 VREF 要求的输入标准。


LVCMOS15 和 HSTL_II 输入


LVCMOS15 （输入 VCCO = 1.5V）和 LVCMOS18 （输入 VCCO = 1.8V）输入

表 1-76：差分 I/O 标准中的内部差分终端行为

原语(1) 驱动三态/接收

OBUFDS 内部差分终端处于开启状态 (ON) 不适用

OBUFTDS 内部差分终端处于开启状态 (ON) 内部差分终端处于开启状态 (ON)。

IBUFDS 不适用

当 DIFF_TERM = TRUE 或 DIFF_TERM_ADV = TERM_100 时，内部差分终端处于开启状态 (ON)。当 DIFF_TERM = FALSE 或 DIFF_TERM_ADV = TERM_NONE 时，内部差分终端处于关闭状态 (OFF)。

IOBUFDS 内部差分终端处于开启状态 (ON)不管 DIFF_TERM 或 DIFF_TERM_ADV 属性如何，内部差分终端均为ON。

DIFF_TERM = TRUE 或 FALSEDIFF_TERM_ADV = TERM_100 或 TERM_NONE

注释：

1. 这暗示对列出的原语派生的原语（例如：_DIFF_OUT、*_DCIEN、*_IBUFDISABLE 或 *_INTERMDISABLE），同样可予以支持。如需了解所有支持的派生原语，请参阅“SelectIO 接口资源”章节。






HSTL_I_DCI_18 (VREF = 0.9V) 和 HSTL_I_DCI (VREF = 0.75V) 输入

3. 组合输入标准和输出标准。在同一 bank 中可以组合具有相同 VCCO 要求的输入标准和输出标准。


LVDS_25 输出和 LVCMOS25 输入


LVDS_25 输出（输出 VCCO = 2.5V）和 HSTL_I 输入（输入 VCCO = 1.5V）

4. 组合双向标准与输入或输出标准。将双向 I/O 与其它标准组合使用时，请确保双向标准可以满足前三项规则。

实现工具会强制执行这些设计规则。

表 1-77 总结了每个支持的 I/O 标准的 VCCO 和 VREF 要求。如需了解有关 DC 规范（包括每个受支持的 I/O 标准的建议电源工作范围）的详情，请参阅特定 UltraScale 器件数据手册 [参照 2]。

表 1-77：每个受支持的 I/O 标准的 VCCO 和 VREF 要求

I/O 标准 I/O bank 可用性

VCCO (V) VREF (V)

输出输入含 DIFF_TERM_ADV 和 DIFF_TERM

支持的输入输入

LVTTL HR 3.3 3.3 不适用不适用

LVCMOS33 HR 3.3 3.3 不适用不适用

LVCMOS25 HR 2.5 2.5 不适用不适用

LVCMOS18 两种模式均可 1.8 1.8 不适用不适用



HSUL_12 两种模式均可 1.2 1.2 不适用 0.60LVDCI_18 HP 1.8 1.8 不适用不适用

LVDCI_15 HP 1.5 1.5 不适用不适用

HSUL_12_DCI HP 1.2 1.2 不适用 0.60HSLVDCI_18 HP 1.8 1.8 不适用 0.90HSLVDCI_15 HP 1.5 1.5 不适用 0.75HSTL_I 两种模式均可 1.5 1.5 不适用 0.75HSTL_II HR 1.5 1.5 不适用 0.75HSTL_I_DCI HP 1.5 1.5 不适用 0.75HSTL_I_18 两种模式均可 1.8 1.8 不适用 0.90HSTL_II_18 HR 1.8 1.8 不适用 0.90HSTL_I_DCI_18 HP 1.8 1.8 不适用 0.90HSTL_I_12 HP 1.2 1.2 不适用 0.60HSTL_I_DCI_12 HP 1.2 1.2 不适用 0.60SSTL18_I 两种模式均可 1.8 1.8 不适用 0.90SSTL18_II HR 1.8 1.8 不适用 0.90





SSTL15 两种模式均可 1.5 1.5 不适用 0.75SSTL15_R HR 1.5 1.5 不适用 0.75SSTL135 两种模式均可 1.35 1.35 不适用 0.675SSTL135_R HR 1.35 1.35 不适用 0.675SSTL12 两种模式均可 1.2 1.2 不适用 0.60SSTL18_I_DCI HP 1.8 1.8 不适用 0.90SSTL15_DCI HP 1.5 1.5 不适用 0.75SSTL135_DCI HP 1.35 1.35 不适用 0.675SSTL12_DCI HP 1.2 1.2 不适用 0.60DIFF_HSTL_I 两种模式均可 1.5 1.5(2) 不适用不适用

DIFF_HSTL_II HR 1.5 1.5(2) 不适用不适用

DIFF_HSTL_I_18 两种模式均可 1.8 1.8(2) 不适用不适用

DIFF_HSTL_II_18 HR 1.8 1.8(2) 不适用不适用

DIFF_SSTL18_I 两种模式均可 1.8 1.8(2) 不适用不适用

DIFF_SSTL18_II HR 1.8 1.8(2) 不适用不适用

DIFF_SSTL15 两种模式均可 1.5 1.5(2) 不适用不适用

DIFF_SSTL15_R HR 1.5 1.5(2) 不适用不适用


DIFF_SSTL135_R HR 1.35 1.35(2) 不适用不适用


DIFF_HSUL_12 两种模式均可 1.2 1.2(3) 不适用不适用

DIFF_HSTL_I_DCI HP 1.5 1.5 不适用不适用

DIFF_HSTL_I_DCI_18 HP 1.8 1.8 不适用不适用

DIFF_SSTL18_I_DCI HP 1.8 1.8 不适用不适用

DIFF_SSTL15_DCI HP 1.5 1.5 不适用不适用



DIFF_HSUL_12_DCI HP 1.2 1.2 不适用不适用

BLVDS_25 HR 2.5 任意值不适用不适用

LVDS_25 HR 2.5(5) 2.5(1) 2.5 不适用

RSDS_25 HR 2.5(5) 2.5(1) 2.5 不适用

TMDS_33 HR 3.3 任意值不适用不适用

MINI_LVDS_25 HR 2.5(5) 2.5(1) 2.5 不适用

PPDS_25 HR 2.5(5) 2.5(1) 2.5 不适用

表 1-77：每个受支持的 I/O 标准的 VCCO 和 VREF 要求（续）


VCCO (V) VREF (V)







LVDS HP 1.8 1.8(1) 1.8 不适用

LVPECL HR 不适用任意值不适用不适用

SLVS_400_18 HP 不适用 1.8(1) 1.8 不适用

SLVS_400_25 HR 不适用 2.5(1) 2.5 不适用

SUB_LVDS 两种模式均可 1.8 1.8(1) 1.8 不适用

DIFF_HSTL_I_12 HP 1.2 1.2(2) 不适用不适用

DIFF_POD10 HP 1.0 1.0(2) 不适用不适用

DIFF_POD12 HP 1.2 1.2(2) 不适用不适用

DIFF_HSTL_I_DCI_12 HP 1.2 1.2 不适用不适用

DIFF_POD10_DCI HP 1.0 1.0 不适用不适用

DIFF_POD12_DCI HP 1.2 1.2 不适用不适用

POD10 HP 1.0 1.0 不适用 0.70POD12 HP 1.2 1.2 不适用 0.84POD10_DCI HP 1.0 1.0 不适用 0.70POD12_DCI HP 1.2 1.2 不适用 0.84MIPI_DPHY_DCI HP(4) 1.2 1.2 1.2 不适用

注释：

1. 可以将这些标准的差分输入布局在所含 VCCO 电平与输出所需电平不同的 bank 中。需要考虑的一些重要标准：

a. 除非 VCCO 电压等于输出所需的电平，否则不使用可选的内部差分终端， DIFF_TERM_ADV = TERM_NONE 或 DIFF_TERM =FALSE （默认值）。

b. 输入管脚上的差分信号符合特定 UltraScale 器件数据手册 [参照 2] 的建议运行条件表中的 VIN 要求。

c. 输入管脚上的差分信号符合特定 UltraScale 器件数据手册 [参照 2] DC 规格表中的 VIDIFF 和 VICM 要求。在某些情况下，要实现此目的，可能需要提供外部电路以便对管脚进行 AC 耦合和 DC 偏置。

2. 当使用片上输入终端（ODT 设置为 RTT_NONE 以外的值）或 DQS_BIAS = TRUE 时，VCCO 输入电压即为指定电压。当 ODT = RTT_NONE 并且 DQS_BIAS = FALSE 时， VCCO 输入电压为任何允许的电压。

3. 当使用片上输入终端（ODT 值设置为 RTT_NONE 以外的值）或 DQS_BIAS 设置为 TRUE 时， HP I/O bank 的 VCCO 输入电压为 1.2V。在 HRI/O bank 中，当 DQS_BIAS = FALSE 时，或者在 HP I/O bank 中，当 ODT = RTT_NONE 时， VCCO 输入电压可以是任何允许的电压。

4. DPHY_DCI I/O 标准仅在 Virtex UltraScale+、 Kintex UltraScale+ 和 Zynq UltraScale+ 器件中受支持。

5. 如果 VCCO 电压超过 2.85V，则输出为三态。器件应始终在 UltraScale 器件数据手册 [参照 2] 中指定的建议工作范围内工作。

表 1-77：每个受支持的 I/O 标准的 VCCO 和 VREF 要求（续）


VCCO (V) VREF (V)







表 1-78 概述了每种支持的 I/O 标准的 DRIVE 和 SLEW 属性选项、双向缓存可用性以及 DCI 终端类型。

T

表 1-78：属性选项、双向缓存可用性和 DCI 终端类型

I/O 标准

I/O bank 类型

输出斜率输出驱动

双向缓存(1)

终端类型(2)

HR I/O bank HP I/O bank HR I/O bank HP I/O bank输入输出(3)


LVTTL HR SLOW FAST SLOW 不适用

4、 8、12、16 12 不适用是无无

LVCMOS33 HR SLOW FAST SLOW 不适用

4、 8、12、16 12 不适用是无无

LVCMOS25 HR SLOW FAST SLOW 不适用

4、 8、12、16 12 不适用是无无

LVCMOS18两种模式均可

SLOW FAST SLOW

SLOWMEDIUM

FASTSLOW 4、 8、

12、16 122、 4、6、 8、

1212 是无无


SLOW FAST SLOW

SLOWMEDIUM

FASTSLOW 4、 8、

12、16 122、 4、6、 8、

1212 是无无


SLOW FAST SLOW

SLOWMEDIUM

FASTSLOW 4、 8、

12 12 2、 4、6、 8 12 是无无

HSUL_12两种模式均可

SLOW FAST SLOW

SLOWMEDIUM

FASTSLOW 不适用不适用是单(4) 驱动(4)

LVDCI_18 HP 不适用

SLOWMEDIUM

FASTSLOW 不适用不适用是无驱动

LVDCI_15 HP 不适用

SLOWMEDIUM


HSUL_12_DCI HP 不适用

SLOWMEDIUM

FASTSLOW 不适用不适用是单驱动

HSLVDCI_18 HP 不适用

SLOWMEDIUM


HSLVDCI_15 HP 不适用

SLOWMEDIUM


HSTL_I两种模式均可

SLOW FAST SLOW

SLOWMEDIUM

FASTSLOW 不适用不适用是拆分驱动

HSTL_II HR SLOW FAST SLOW 不适用不适用不适用是拆分无

HSTL_I_DCI HP 不适用

SLOWMEDIUM






HSTL_I_18两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


HSTL_II_18 HR SLOW FAST SLOW 不适用不适用不适用是拆分无

HSTL_I_DCI_18 HP 不适用

SLOWMEDIUM


HSTL_I_12 HP 不适用

SLOWMEDIUM


HSTL_I_DCI_12 HP 不适用

SLOWMEDIUM


SSTL18_I两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


SSTL18_II HR SLOW FAST SLOW 不适用不适用不适用是拆分无

SSTL15两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


SSTL15_R HR SLOW FAST SLOW 不适用不适用不适用是拆分无


SLOW FAST SLOW

SLOWMEDIUM


SSTL135_R HR SLOW FAST SLOW 不适用不适用不适用是拆分无


SLOW FAST SLOW

SLOWMEDIUM


SSTL18_I_DCI HP 不适用

SLOWMEDIUM


SSTL15_DCI HP 不适用

SLOWMEDIUM



SLOWMEDIUM



SLOWMEDIUM


表 1-78：属性选项、双向缓存可用性和 DCI 终端类型（续）

I/O 标准

I/O bank 类型


双向缓存(1)

终端类型(2)







DIFF_HSTL_I两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


DIFF_HSTL_II HR SLOW FAST SLOW 不适用不适用不适用是拆分无

DIFF_HSTL_I_18两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


DIFF_HSTL_II_18 HR SLOW FAST SLOW 不适用不适用不适用是拆分无

DIFF_SSTL18_I两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


DIFF_SSTL18_II HR SLOW FAST SLOW 不适用不适用不适用是拆分无

DIFF_SSTL15两种模式均可

SLOW FAST SLOW

SLOWMEDIUM


DIFF_SSTL15_R HR SLOW FAST SLOW 不适用不适用不适用是拆分无


SLOW FAST SLOW

SLOWMEDIUM


DIFF_SSTL135_R HR SLOW FAST SLOW 不适用不适用不适用是拆分无


SLOW FAST SLOW

SLOWMEDIUM


DIFF_HSUL_12两种模式均可

SLOW FAST SLOW

SLOWMEDIUM

FASTSLOW 不适用不适用是单(4) 驱动(4)

DIFF_HSTL_I_DCI HP 不适用

SLOWMEDIUM


DIFF_HSTL_I_DCI_18 HP 不适用

SLOWMEDIUM


DIFF_SSTL18_I_DCI HP 不适用

SLOWMEDIUM


DIFF_SSTL15_DCI HP 不适用

SLOWMEDIUM



I/O 标准

I/O bank 类型


双向缓存(1)

终端类型(2)








SLOWMEDIUM



SLOWMEDIUM


DIFF_HSUL_12_DCI HP 不适用

SLOWMEDIUM


BLVDS_25 HR 不适用不适用不适用不适用是无无

LVDS_25 HR 不适用不适用不适用不适用是(5) 无无

RSDS_25 HR 不适用不适用不适用不适用是(5) 无无

TMDS_33 HR 不适用不适用不适用不适用是(5) 无无

MINI_LVDS_25 HR 不适用不适用不适用不适用是(5) 无无

PPDS_25 HR 不适用不适用不适用不适用是(5) 无无

LVDS HP 不适用不适用不适用不适用是(5) 无无

LVPECL HR 不适用不适用不适用不适用否无无

SLVS_400_18 HP 不适用不适用不适用不适用否无无

SLVS_400_25 HR 不适用不适用不适用不适用否无无

SUB_LVDS两种模式均可

不适用不适用不适用不适用是(5) 无无

DIFF_HSTL_I_12 HP 不适用

SLOWMEDIUM


DIFF_POD10 HP 不适用

SLOWMEDIUM


DIFF_POD12 HP 不适用

SLOWMEDIUM


DIFF_HSTL_I_DCI_12 HP 不适用

SLOWMEDIUM


DIFF_POD10_DCI HP 不适用

SLOWMEDIUM


DIFF_POD12_DCI HP 不适用

SLOWMEDIUM



I/O 标准

I/O bank 类型


双向缓存(1)

终端类型(2)







POD10 HP 不适用

SLOWMEDIUM


POD12 HP 不适用

SLOWMEDIUM


POD10_DCI HP 不适用

SLOWMEDIUM


POD12_DCI HP 不适用

SLOWMEDIUM


MIPI_DPHY_DCI HP(6) 不适用不适用不适用

不适用不适用否不适用驱动

注释：

1. “双向缓存”列描述了双向信号的 I/O 标准用法。

2. DCI“终端类型”列描述了可用于 DCI I/O 标准的终端类型。 “拆分”是指拆分终端电阻。 “单”指单电阻器终端（连接至 VCCO）。

3. 此列中的“驱动”值仅适用于 HP I/O bank4. 对于 HP I/O bank， INTERM =“单”， OUTTERM =“驱动”，对于 HR I/O bank， INTERM =“无”， OUTTERM =“无”。5. 这些 I/O 标准上的双向配置是针对 100Ω 差分优化的固定阻抗结构。这些标准仅限在无周转时序要求的点对点传输中使用。对于总线结构，

请使用 BLVDS_25。6. 仅限在 Virtex UltraScale+、 Kintex UltraScale+ 和 Zynq UltraScale+ 器件中才支持 MIPI_DPHY_DCI 标准。


I/O 标准

I/O bank 类型


双向缓存(1)

终端类型(2)







同步开关输出由于封装电感的原因，每个器件/封装都支持有限数量的同步开关输出 (SSO)，特别是在使用快速、高驱动输出时。快速、高驱动的输出应仅限根据应用需要来使用。

SSN 预测器工具提供了一种基于管脚（受害者）以及设计中所有其它管脚（攻击者）的信息来分析设计中每个 I/O 管脚上噪声容限的方法。该工具会考量 I/O 管脚位置、 I/O 标准、斜率和所使用的终端，并基于这些特性为每个管脚提供一个噪声容限值。噪声容限不包括任何系统级特性，例如由于开发板阻抗不连续而引起的开发板走线串扰或反射。

当大量输出同时沿同一方向切换时，会发生接地或电源反弹。输出驱动晶体管均将电流传导至共轨。从低到高的过渡连接到 VCCO 轨，而从高到低的过渡连接到 GND 轨。产生的累积电流瞬变会在内部和外部接地电平或内部和外部 VCCO 电平之间的电感两端产生一个电压差。电感与凸块、裸片布线、封装布线和球形电感相关。因此，任何 SSO 感应的电压都会影响内部开关噪声容限，并终影响信号质量。

SSN 预测结果假设器件已焊接在 PCB 上，并且开发板采用了合理的设计实践。由于插槽引入了额外 BGA 球电感，噪声容限值不适用于安装在插槽中的器件。

管脚分配以减轻 SSO 敏感性

重要提示：在执行设计的管脚分配时，重要的是选择 I/O 管脚布局，以将强输出和/或 SSO 与敏感输入和输出（尤其是异步输入）分开。

强输出往往是 HSTL 和 SSTL 驱动的 II 类版本、PCI™ 变体以及驱动强度超过 8 mA 的任何 LVCMOS 或 LVTTL。敏感输入和输出可能具有较低的噪声容限，并且往往是高速信号或通过并联接收器终端来减小摆幅的信号。由于局部 SSO 噪声与信号彼此之间的接近程度有关，因此重要的是尝试根据封装焊球的位置分离信号。为了进一步减少 SSO 引起的潜在噪声，应将输出均分配，而不是集中在一个区域中。任一 bank 内的 SSO 应尽可能分散在整个 bank 中。SSO 应尽可能分布到多个 bank 中。

Vivado Design Suite 中的布局规划功能可以帮助完成管脚分配，从而避免 SSO 敏感性问题。通过单击“封装 (Package)”窗口中的封装管脚，会在“器件 (Device)”窗口中突出显示相应的 IOB。这些 IOB site 位置类型代表裸片焊盘，并显示裸片边缘周围的相对物理位置。通过使用布局规划工具，即可使用智能管脚布局来分离管脚的裸片焊盘。这是通过将具有强输出和 SSO 的管脚的裸片焊盘与具有敏感输入和输出的管脚的裸片焊盘分开来实现的。通过添加虚拟 GND 管脚和虚拟 VCCO 管脚，也可以大程度降低 SSO 的影响。虚拟 GND 是通过定义由逻辑 0 驱动的输出管脚来创建的，此逻辑 0 采用可用的高驱动强度并连接至开发板上的 GND。同样，虚拟 VCCO 管脚是通过定义由逻辑 1 驱动的输出管脚来创建的，此逻辑 1 采用高驱动强度并连接至开发板上的 VCCO。




第 2 章

SelectIO 接口逻辑资源

bank 简介每个 I/O bank 包含 52 个管脚，可采用适合该 bank 的单端标准进行输入、输出或双向操作。 I/O bank 可以是高量程 (HR) 或高性能 (HP) I/O bank。这些管脚中多有 48 个可以配置为 24 个差分信号管脚对，其信号标准适用于 HR I/O bank 或 HP I/O bank。在本用户指南中，与每个单端管脚关联的逻辑称为位 slice，对于 _P 管脚，差分管脚对称为主位 slice，对于 _N 管脚，称为从位 slice。

图 2-1 中显示了每个 bank 的简介。输入/输出控制块位 slice 可以使用赛灵思器件前几代中的组件原语进行编程，也可以在需要大性能的情况下使用原生 PHY 原语进行配置。本章将讨论这两种机制。

提示：原生模式设计还有其它限制。 High-Speed SelectIO 向导 (HSSIO-Wiz) 会自动设置所有必需的设置，并检查设计规则以确保设计有效。赛灵思建议将 HSSIO-Wiz 用于原生模式设计。

有两个可用的 PLL 与同一 I/O bank 中的位 slice 相关联。每个 PLL 都具有与位 slice 的控制器的专用高速时钟连接，此外还有两个额外输出，可用作为置于 I/O bank 覆盖的时钟区域中的逻辑的应用时钟。混合模式时钟管理器 (MMCM) 可用作 I/O bank 中的位 slice 控制器和置于 I/O bank 所覆盖的时钟区域中的逻辑的时钟源，但是 MMCM 也可以作为整个 FPGA 中 I/O bank 和逻辑的时钟源。


图 2-1：bank 简介




第 2 章： SelectIO 接口逻辑资源

提示：对于需要高性能和低抖动的应用，可以使用布局在 I/O bank 后面时钟区域中的 PLL。MMCM 可用于需要在多个 I/O bank 和时钟区域中进行时控的较慢应用。

如果用于需要设计的接口的 I/O bank 中不包含时钟输入，请使用以下 XDC 约束。

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets <clock_net_name>]

此约束会导致 Vivado® 工具发出警告，而不是停止并显示错误。

提示：在原生模式下， PLL 的高速时钟输出通过专用布线（无时钟缓存）连接到 BITSLICE_CONTROL.PLL_CLK 输入。因此，应始终将 PLL 放置在连接接口 I/O bank 的时钟区域中。使用 XDC 约束时，可以将输入时钟缓存布局在不同的 I/O bank 中。

当使用 MMCM 对原生模式或组件模式接口进行时控时，必须使用时钟缓存。尽管好的解决方案是将 MMCM 布局在已构造的 I/O 接口附近，但也可将 MMCM 布局到除所使用的 I/O bank 相邻的时钟区域之外的其它时钟区域中。然后，通过时钟缓存和时钟布线来分配 I/O 接口的时钟。

每个 bank 被细分为 4 个字节组，每个组包含 13 个 I/O 管脚，如图 2-1 所示。每个字节组被进一步细分为 2 个半字节组，如图 2-2 所示。三态控制位 slice 块以及高半字节控制块和低半字节控制块仅在使用原生模式时才有效，相关内容将在后续章节中进一步介绍。所有位 slice 均可用于单端或差分信号，但 BITSLICE_12 （高半字节中的 BITSLICE_6）除外，其仅用于单端信号。与位 slice 一起使用的任何单端时钟都应使用半字节的 BITSLICE_0，任何差分时钟都应使用半字节的 BITSLICE_0 （P 侧）和 BITSLICE_1 （N 侧）。其它管脚可用于需要访问全局时钟资源的时钟，如《UltraScale 架构时钟资源用户指南》 (UG572) [参照 9] 中所述。






图 2-2：字节组简介





两个中央字节组（1 和 2）各都包含支持四字节时钟 (QBC) 和全局时钟 (GC) 功能的时钟输入管脚或管脚对。 QBC 管脚可在布局到的半字节组或字节组中用作为捕获时钟输入，但它们也可以通过专用时钟基干向 I/O bank 中的所有其它半字节组和字节组提供捕获时钟。GC 管脚是可以驱动 MMCM 和/或 PLL 原语的时钟输入。其中一些具有时钟功能的输入具有双重功能 - QBC 和 GC。上字节组和下字节组各含支持专用字节时钟 (DBC) 功能的时钟输入管脚（管脚对），这些输入管脚或管脚对可用于字节组内部时控，但不能将捕获时钟驱动到 I/O bank 中的其它字节组，也不能驱动 I/O bank 中的 MMCM 或 PLL。

对于高半字节和低半字节的 BITSLICE_0，可能还适用其它限制。

注释：高位半字节的 BITSLICE_0 与字节组的 BITSLICE_6 等效。请参阅图 2-3 中的 I/O bank 示例（XCKU040FFVA1156 的 bank 44）以获取字节和半字节内的位 slice 编号的说明。

使用 RX_BITSLICE 或 RXTX_BITSLICE 时，字节间时控可能会影响 BITSLICE_0 的可用性。

• 如果在从某个字节中的半字节（源端）到另一个字节中的半字节（接收端）之间使用字节间时控 (QBC)，则接收端字节中的半字节必须始终包括 BITSLICE 0，并且其 DATA_TYPE 必须设置为 DATA。

• 对于采用“接收 (Receive)”串行模式的应用，每个半字节都必须包含 BITSLICE 0 并且其 DATA_TYPE 必须设置为 SERIAL。

如需了解更多详情，请参阅第 232 页的“原生模式下的时控”。

IDELAY/ODELAY 和 RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE 支持 TIME 模式，该模式通过连续调整对齐方式来提供更精确的延迟。将 TIME 模式用于 IDELAY/ODELAY 和原生原语时，在初始校准过程中将使用 BITSLICE_0。对于 IDELAY/ODELAY，当 RDY (IDELAYCTRL) 断言为高电平有效时，表示此初始校准过程已完成。在以下情况下，初始校准期间可能无法使用连接至 BITSLICE_0 的组件逻辑：

• TIME 模式下的 IDELAY/ODELAY• TIME 模式下的 RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE

Vivado 将发出错误消息，以指示在 BISC 操作期间，半字节内与 BITSLICE_0 相关的输入布线和逻辑将不可用。如果这些限制不影响设计，则可以通过以下约束禁用 DRC：

set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <name>]

由于 BITSLICE_0 用于 TIME 模式下的校准，因此当 IDELAY/ODELAY 处于 TIME 模式时，直到完成校准后，半字节内的所有其它位 slice 才可用。

每个 UltraScale™ FPGA I/O bank、字节和半字节都具有相同的设置。图 2-3 中显示了 XCKU040FFVA1156 FPGA 的 I/O bank 44 的管脚设置示例。所示设置可应用于整个 FPGA 系列中的所有 I/O bank。使用图 2-3 可简化管脚半字节、字节和 I/O bank 管脚分配。






图 2-3：I/O bank 示例（XCKU040FFVA1156 的 bank 44）





组件原语

简单的寄存输入和输出

位 slice 内的 SDR 输入和输出寄存是使用触发器原语与应用于触发器实例的 IOB = TRUE 约束相结合来执行的。请注意， UltraScale 和 UltraScale+ 不支持 IS_D_INVERTED，必须将其设置为 0。如果将 IS_D_INVERTED 设置为 1，则仿真结果与硬件不匹配。这可通过直接例化得出，也可由综合推断得出。适用元素包括：

• FDCE，含时钟使能和异步清零的触发器

• FDPE，含时钟使能和异步预置的触发器

• FDRE，含时钟使能和同步复位的触发器

• FDSE，含时钟使能和同步置位的触发器

IDDRE1UltraScale 器件在位 slice 中具有用于实现输入 DDR 寄存器的专用寄存器。该功能是通过例化 IDDRE1 原语来使用的。IDDRE1 原语支持下列操作模式：

• OPPOSITE_EDGE• SAME_EDGE• SAME_EDGE_PIPELINED

SAME_EDGE 和 SAME_EDGE_PIPELINED 模式允许设计师将下降沿数据传输到位 slice 内的上升沿域，从而节省了可配置逻辑块 (CLB) 和时钟资源，并提高性能。这些模式是使用 DDR_CLK_EDGE 属性实现的。以下各节详细介绍了每种操作模式。

OPPOSITE_EDGE 模式

OPPOSITE_EDGE 模式是传统的输入 DDR 解决方案，使用 ILOGIC 块中的单个输入即可完成。数据通过时钟上升沿的输出 Q1 和时钟下降沿的输出 Q2 提供给器件逻辑。这种结构类似于 7 系列 FPGA 的实现。图 2-4 显示了使用 OPPOSITE_EDGE 模式的输入 DDR 的时序图。

SAME_EDGE 模式

在 SAME_EDGE 模式下，数据在同一时钟沿上提供给器件逻辑。图 2-5 显示了使用 SAME_EDGE 模式的输入 DDR 的时序图。在时序图中，输出对 Q1 和 Q2 不再是 (0) 和 (1)。取而代之的是，提供的第一对为 Q1 (0) 和 Q2 对（无需关注），接着在下一个时钟周期上提供的是 (1) 和 (2) 对。


图 2-4：OPPOSITE_EDGE 模式下的输入 DDR 时序





SAME_EDGE_PIPELINED 模式

在 SAME_EDGE_PIPELINED 模式下，数据在同一时钟沿上提供给器件逻辑。与 SAME_EDGE 模式不同，单一时钟周期内不会分割数据对。但是，需要额外的时钟时延来消除 SAME_EDGE 模式的分割影响。图 2-6 显示了使用 SAME_EDGE_PIPELINED 模式的输入 DDR 的时序图。输出对 Q1 和 Q2 将同时提供给器件逻辑。

图 2-7 显示了 IDDRE1 原语的原理图。

IDDRE1 端口

注释：Vivado 设计工具将设计中使用的 IDDRE1 组件转换并实现为 ISERDESE3 组件。

表 2-1 列出了 IDDRE1 端口。


图 2-5：SAME_EDGE 模式下的输入 DDR 时序


图 2-6：SAME_EDGE_PIPELINED 模式下的输入 DDR 时序


图 2-7：IDDRE1 原语原理图





IDDRE1 属性

表 2-2 列出了 IDDRE1 属性。

ODDRE1UltraScale 器件在位 slice 中具有寄存器，以实现与前几代 FPGA 一样的输出 DDR 寄存器。例化 ODDRE1 原语时可以使用此功能。使用 ODDRE1 时，自动执行 DDR 多路复用。无需手动控制多路复用器选择。此控制是从时钟生成的。

ODDRE1 原语仅支持 SAME_EDGE 操作模式。SAME_EDGE 模式允许设计师在 ODDRE1 时钟的上升沿上将两个数据输入提供给 ODDRE1 原语，从而节省 CLB 和时钟资源并提高性能。三态控制也支持此模式。图 2-8 中显示了输出 DDR 的时序图。

图 2-9 显示了 ODDRE1 原语的原理图。

表 2-1：IDDRE1 端口

端口 I/O 描述

Q1、 Q2 输出 IDDRE1 寄存器输出

C 输入时钟输入管脚

CB 输入当 IS_C_INVERTED = 0 且 IS_CB_INVERTED = 0 时，时钟输入管脚反相

D 输入来自 IOB 的寄存器输入

R 输入异步复位，同步释放到 C/CB

表 2-2：IDDRE1 属性

属性值默认值类型描述

DDR_CLK_EDGE OPPOSITE_EDGE SAME_EDGESAME_EDGE_PIPELINED OPPOSITE_EDGE 字符串

设置与时钟沿相关的操作的IDDRE1 操作。

IS_C_INVERTED 0、 1 0 位当值为 1 时，设置 C 输入的局部时钟反转。

IS_CB_INVERTED 0、 1 0 位

设置 CB 输入的局部时钟反转。当 IS_CB_INVERTED = 1 时， C和 CB 必须由相同的全局时钟缓存驱动。当 IS_CB_INVERTED= 0 时， CB 必须由相同的全局时钟缓存通过反相器驱动。


图 2-8：输出 DDR 时序





注释：Vivado 设计工具将设计中使用的 ODDRE1 组件转换并实现为 OSERDESE3 组件。

ODDRE1 端口

表 2-3 列出了 ODDRE1 端口。

ODDRE1 属性

表 2-4 列出了 ODDRE1 属性。

具有串行三态的 ODDR

UltraScale 器件的 ODDRE1 解决方案同时支持单三态源（图 2-10）和串行三态源（图 2-11）。


图 2-9：ODDRE1 原语原理图

表 2-3：ODDRE1 端口

端口 I/O 描述

Q 输出 ODDRE1 寄存器输出

C 输入时钟输入管脚

D1、 D2 输入 ODDRE1 寄存器输入

SR输入

异步置位/复位。当断言 SR 有效时，Q 输出将异步置位于 SRVAL。SRVAL 将保持 4个时钟周期，然后恢复正常操作。

表 2-4：ODDRE1 属性


SRVAL 0、 1 0 位复位后 Q 输出配置的值

IS_C_INVERTED 0、 1 0 位局部信号反转

IS_D1_INVERTED 0、 1 0 位不支持注释：如果将 IS_D1_INVERTED 设置为 1，则仿真结果

将与硬件不匹配。

IS_D2_INVERTED 0、 1 0 位不支持注释：如果将 IS_D2_INVERTED 设置为 1，则仿真结果

将与硬件不匹配。

SIM_DEVICE ULTRASCALE、ULTRASCALE_PLUS、

ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2、

ULTRASCALE

ULTRASCALE 字符串用于行为仿真的器件系列。





提示：为了达到的图 2-10 中所示设计设置所需的时序约束，可能有必要将 FPGA 逻辑中的触发器定位在所使用的 ODDRE1/OSERDESE3 附近。

在单三态解决方案中，将驱动三态的触发器布局在内部逻辑中，并将 ODDRE1 布局在位 slice site 中。为了将三态触发器也布局在与 ODDRE1 相同的位 slice site 中，可以更改图 2-11 中所示的排列，以将三态 D1 和 D2 输入捆绑在一起形成公用三态。

图 2-11 显示了串行 ODDRE1 电路。两种 ODDRE1 的 SR 管脚和 C 管脚必须具有一个公用源，以允许实现软件将该电路转换为支持所需功能的单 OSERDESE3 实例。尽管首选先前讨论的电路（使用 ODDRE1 原语），但在 “OSERDESE3” 中提供了另一种方式来实现所讨论的电路。


图 2-10：具有内部逻辑触发器三态的 ODDR


图 2-11：具有 ODDR 串行三态的 ODDR





ISERDESE3ISERDESE3 元素可用于为从先前的 FPGA 系列移植的设计或不需要原生模式原语的设计执行输入解串化。 UltraScale 器件中的 ISERDESE3 是具有特定时控和逻辑功能的串并转换器，便于实现高速源同步应用。 ISERDESE3 可避免在器件逻辑中设计解串器时所遇到的额外时序复杂性。

ISERDESE3 与先前使用的工具之间存在一些差异。 ISERDESE3 没有：

• BITSLIP 输入，它可执行与 CLKDIV 同步的比特滑动操作。

• 可选的 CE 输入，它可用作由 CLKDIV 进行时控的 2:1 串并转换器。

• OFB 输入，它是 OSERDES 串行输出和该输入之间的直接连接。

• SHIFTIN 和 SHIFTOUT 管脚，这些管脚通过使用直接连接来级联 2 个 ISERDES，从而允许将解串功能扩展到 14 位。

ISERDESE3 可在 SDR 数据捕获中将传入信号按 2 或 4 位进行解串，而在 DDR 数据捕获模式中则可以按 4 或 8 位进行解串。当用于 SDR 数据捕获时，每隔一个数据输出管脚即为有效输出。例如，当使用 SDR 时钟作为 1:4 解串器时，数据宽度应设置为 8，接收到的数据取自 Q0、 Q2、 Q4 和 Q6。如需了解有关具体使用的 SerDes 输出管脚以及应用于 DATA_WIDTH 属性的值的详情，请参阅表 2-5。

提示：任一字中接收到的第一个串行位是 Q0。

通过在 FPGA 逻辑中使用其它逻辑资源，还可以实现其它解串比例和字对齐方案（请参阅《逻辑中的比特滑动应用指南》 (XAPP1208) [参照 10]）。 ISERDESE3 还包含一个较浅的八元素 FIFO，可供选择用于时钟域传输。如不使用这些 FIFO 控制信号，则应将其应连接到 GND。使用 FIFO 时，应由 FIFO_EMPTY 反相信号驱动 FIFO_RD_EN，以避免 FIFO_write 和 FIFO_read 指针每 8 个时钟周期发生重叠。如图 2-12 和图 2-13 中所示，通过 FIFO 的时延取决于 FIFO_RD_CLK。当 write 指针的更新时间相对于 FIFO_RD_CLK 较早时，通过 FIFO 的时延较短。

由于时钟布线不尽相同，因此具有 ZHOLD 补偿的 MMCM 会补偿时钟布线。为确保 MMCM 的所有时钟输出均得到适当补偿，必须使用 CLOCK_DELAY_GROUP （请参阅图 2-27）。要确保 ISERDES 在复位后正确对齐，请参阅“组件模式复位顺序”。

当时钟未得到补偿时，例如支持时钟功能的输入直接连接到时钟缓存（BUFG、 BUFGCE、 BUFGCE_DIV）时，则需要附加比特滑动逻辑。请参阅《逻辑中的比特滑动应用指南》 (XAPP1208) [参照 10]。

表 2-5：SDR 和 DDR 模式下的 ISERDESE3 输出连接

SDR 或 DDR 所需比例应用于 ISERDESE3 的 DATA_WIDTH 属性要使用的 SerDes 输出数据位

DDR 1:8 8 Q7、 Q6、 Q5、 Q4、 Q3、 Q2、 Q1 和 Q0DDR 1:4 4 Q3、 Q2、 Q1 和 Q0SDR 1:8 不适用不适用

SDR 1:4 8 Q6、 Q4、 Q2 和 Q0SDR 1:2 4 Q2、 Q0






图 2-12：DATA_WIDTH = 8 的 ISERDES FIFO 时延


图 2-13：DATA_WIDTH = 4 的 ISERDES FIFO 时延





ISERDESE3 端口

表 2-6 列出了 ISERDESE3 端口。

ISERDESE3 属性

表 2-7 列出了 ISERDESE3 属性。

表 2-6：ISERDESE3 端口

端口 I/O 类型描述

CLK 输入时钟高速时钟输入。时钟串行输入数据流。

CLK_B 输入时钟当 IS_CLK_INVERTED = 0 且 IS_CLK_B_INVERTED = 0 时，CLK 的反相版本。

CLKDIV 输入时钟低速分频时钟输入。

D 输入数据串行输入数据与 CLK/CLK_B 同步。

Q[7:0] 输出数据寄存的输出。当 FIFO_ENABLE 为 TRUE 时与 FIFO_RD_CLK 同步。

RST 输入复位异步复位。同步断言无效。

FIFO_RD_CLK 输入时钟 FIFO 读取时钟。

FIFO_RD_EN 输入启用断言有效时，启用读取 FIFO。

FIFO_EMPTY 输出断言有效时表示 FIFO 为空。

INTERNAL_DIVCLK 输出时钟保留

表 2-7：ISERDESE3 属性


DATA_WIDTH 4、 8 8 十进制定义串并转换器宽度。

FIFO_ENABLE TRUE/FALSE FALSE 字符串当该属性设置为 TRUE 时使用 FIFO；当该属性设置为 FALSE 时则绕过 FIFO。

FIFO_SYNC_MODE TRUE/FALSE FALSE 字符串

当从 FPGA 逻辑访问的 ISERDES 内部 FIFO写入时钟和 FIFO 读取时钟来自不同时钟域或公用时钟域时，设置为 FALSE。这是首选设置，因为它支持所有时钟选项。

TRUE：保留供以后使用。

IS_CLK_INVERTED 1、 0 0 位设置 CLK 输入的局部时钟反转。

IS_CLK_B_INVERTED 1、 0 0 位

为 CLK_B 输入设置局部时钟反转。当IS_CLK_B_INVERTED = 1 时，CLK 和 CLK_B必须由相同的全局时钟缓存驱动。当IS_CLK_B_INVERTED = 0 时，CLK_B 必须由与 CLK 相同的全局时钟缓存通过反相器来驱动。

IS_RST_INVERTED 1、 0 0 位当值为 1 时，设置 RST 输入的局部反转。

SIM_DEVICEULTRASCALE、

ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2

ULTRASCALE 字符串用于行为仿真的器件系列





OSERDESE3OSERDESE3 原语可用于为从先前的 FPGA 系列进行移植的设计或不需要原生模式原语的设计执行输出串行化。UltraScale 器件中的 OSERDESE3 是一个 4 或 8 位并串转换器，具有特定的时控功能，便于实现源同步应用和其它应用。如果需要其它串并转换因子，请使用 ODDRE1 原语或在内部逻辑中实现变速箱。

OSERDESE3 与先前使用的工具之间存在一些差异。以下功能在 OSERDESE3 中不可用：

• OCE 输入使能管脚，该管脚用于 OSERDES 的串行输出。

• SHIFTIN 和 SHIFTOUT 管脚，这些管脚可以使用局部专用连接来扩展 OSERDES 的串行化功能。

• OFB 输出，用于提供 OSERDES 输出与 ISERDES 输入之间的直接连接，而无需使用输入和/或输出缓存 (IOB) 和管脚。

• 并联三态和串联 TBYTE 功能。

穿过 OSERDES 的时延取决于 DATA_WIDTH 设置，如图 2-14 所示。

OSERDESE3 可以在 SDR 模式下按 2 或 4 位对传出信号进行串行化，或在 DDR 模式下按 4 或 8 位进行串行化。搭配 SDR 时控一起使用时， DATA_WIDTH 属性应设置为所需宽度的两倍，并且要传输的数据应同时应用于 2 个管脚。请参阅图 2-15。


图 2-14：OSERDES 时延





表 2-8 中显示了所有可能性以及相关的属性设置和所需的连接。

提示：在所有情况下，应用于 SerDes 输入 D0 的数据均为要发送的第一个位。

OSERDESE3 端口

表 2-9 列出了 OSERDESE3 端口。


图 2-15：在 x4 SDR 模式 (DATA_WIDTH = 8) 下使用的 OSERDES

表 2-8：SDR 和 DDR 模式下的 OSERDESE3 输出连接

SDR 或 DDR 所需比例应用于 OSERDESE3 的 DATA_WIDTH 属性连接到 SerDes 的数据位

DDR 8:1 8 D7、 D6、 D5、 D4、 D3、 D2、 D1 和 D0DDR 4:1 4 0、 0、 0、 0、 D3、 D2、 D1、 D0SDR 8:1 不适用不适用

SDR 4:1 8 D3、 D3、 D2、 D2、 D1、 D1、 D0 和 D0SDR 2:1 4 0、 0、 0、 0、 D1、 D1、 D0、 D0

表 2-9：OSERDESE3 端口

端口 I/O 描述

CLK 输入高速时钟输入

CLKDIV 输入低速分频时钟输入

D[7:0] 输入并行数据输入，用于与 CLKDIV 同步的串行化 OQ 输出数据路径输出

RST 输入异步复位。同步断言无效。

T_OUT 输出三态控制输出到 IOB

T 输入来自内部逻辑的三态输入，三态 T 到 T_OUT 组合路径。逻辑高电平表示数据处于三态，逻辑低电平表示数据未处于三态。





OSERDESE3 属性

表 2-10 列出了 OSERDESE3 属性。

IDELAYE3可以使用 IDELAYE3 原语延迟除时钟以外的任何输入信号，然后将其直接转发到器件逻辑，或者使用输入/输出互联 (IOI) 内部的单数据速率 (SDR) 时钟或双倍数据速率 (DDR) 时钟将其寄存到简单的触发器、 IDDDR 或 ISERDESE3 中。不应使用 IDELAYE3 来延迟时钟，因为 IDELAY 无法直接布线到全局时钟缓存。如必须延迟时钟，请使用 MMCM 或 PLL 生成时钟，并使用精细相移功能来延迟时钟。

IDELAYE3 原语包含有 512 抽头延迟线。请参阅 UltraScale 数据手册 [参照 2] 中的抽头分辨率。每个单独的抽头都未经校准。但在 IDELAYCTRL 组件中提供了用于校准延迟线的逻辑。 IDELAYE3 可以在 COUNT 和 TIME 两种模式下使用。

• COUNT 模式：

° 无需使用 IDELAYCTRL 组件，因为延迟线在未经校准的状态下使用，没有电压和温度补偿。

° 延迟线仅限用于对抽头进行计数，而不用于对延迟/抽头进行计数。

- DELAY_VALUE 以抽头数量来表示（0 到 511）。

° 示例：扫描串行数据流中的转换数必须以抽头数来表示，并且不能转换为以皮秒 (ps) 为单位的时间。

• TIME 模式：

° 必须使用 IDELAYCTRL 组件。

° 延迟线按请求的时间值进行校准，电压/温度补偿可确保该值不随时间而变。

表 2-10：OSERDESE3 属性


DATA_WIDTH 4、 8 8 十进制定义并串数据转换器的宽度。

INIT 1、 0 0 二进制将 OSERDESE3 触发器初始化为指定的值。

ODDR_MODE TRUE/FALSE FALSE 字符串

如图 2-11 所示，使用三态 ODDRE1 触发器使 OSERDESE3 强制进入 ODDRE1 模式。在 ODDRE1 模式下，数据连接到D[4,0]，并且时钟必须连接到 CLKDIV。建议使用 ODDRE1 原语。

OSERDES_D_BYPASS TRUE/FALSE FALSE 字符串

当为 TRUE 时， D[0] 传递到 OQ。

为 FALSE 时，在 OQ 上输出串行化的 D[0]和 D[4]。

OSERDES_T_BYPASS TRUE/FALSE FALSE 字符串

当为 TRUE 时， D[1] 传递到 T_OUT。为 FALSE 时，在 T_OUT 上输出串行化的D[1] 和 D[5]。

IS_CLK_INVERTED 1、 0 0 位当值为 1 时，设置 CLK 输入的局部时钟反转。

IS_CLKDIV_INVERTED 1、 0 0 位当值为 1 时，设置 CLKDIV 输入的局部时钟反转。

IS_RST_INVERTED 1、 0 0 位当值为 1 时，设置 RST 输入的局部反转。



ULTRASCALE 字符串用于行为仿真的器件系列。





° 对于半字节内的所有延迟， REFCLK_FREQUENCY 必须与 IDELAYCTRL 的时钟频率匹配，以确保延迟正确对齐。与原生模式混合使用时， BITSLICE_CONTROL 的 REFCLK 频率应与 REFCLK_FREQUENCY 匹配。DELAY_VALUE 以 ps 表示。

图 2-16 中显示了 IDELAYE3 原语。

IDELAYE3 端口

表 2-11 列出了 IDELAYE3 端口。


图 2-16：IDELAYE3 原语

表 2-11：IDELAYE3 端口

端口 I/O 描述

CASC_RETURN 输入由从 ODELAYE3 DATAOUT 返回的级联延迟。 CASC_RETURN 管脚是输入级联延迟，由从ODELAYE3 返回。 IDELAYE3 的 CASC_RETURN 连接到从 ODELAYE3 DATAOUT 端口。

CASC_IN 输入来自从 ODELAYE3 CASC_OUT 的级联延迟。当 IDELAYE3 在级联链中用作来自主 ODELAYE3CASC_OUT 的从输入级联延迟时，将使用 CASC_IN 管脚。

CASC_OUT 输出到级联中的 ODELAYE3 的级联延迟。从 IDELAYE3 级联到 ODELAYE3 时使用 CASC_OUT 管脚。 IDELAYE3 的 CASC_OUT 端口连接到级联中的 ODELAYE3 的 CASC_IN。

CE 输入延迟寄存器时钟的时钟使能。注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更改，以确保输出

数据不会出现毛刺。

CLK 输入

用于对 LOAD、 CE 和 INC 进行采样的时钟。

IDELAYE3 原语的所有控制输入（LOAD、CE 和 INC）都与时钟输入 (CLK) 同步。在 VARIABLE或 VAR_LOAD 中配置 IDELAYE3 时，必须将时钟连接到该端口。CLK 可以进行局部反相，并且必须由全局或区域时钟缓存提供。 IDELAYE3 的 CLK 必须与 ISERDESE3 CLKDIV 相同。





IDELAYE3 属性

表 2-12 列出了 IDELAYE3 属性。

INC 输入

递增/递减由使能信号 (CE) 控制。仅当 IDELAYE3 处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 CE 保持高电平，IDELAYE3 就会在每个 CLK 周期内递增或递减一个抽头。INC 的状态可判定 IDELAYE3 是递增还是递减：INC = 1 递增， INC = 0 递减，与 CLK 同步。如果 CE 为低电平，则通过 IDELAYE3 的延迟不会改变，与 INC 状态无关。当 CE 转换为高电平时，递增/递减操作在下一个时钟上升沿开始。当 CE 转换为低电平时，递增/递减操作在下一个时钟上升沿停止。

IDELAYE3 原语中的可编程延迟抽头卷绕到抽头的开头或结尾。当达到后的抽头延迟（抽头 512）时，后续递增功能将返回到抽头 0。递减函数也是如此 - 从 0 开始递减，直至抽头512 为止。

LOAD 输入

高电平时，从属性 DELAY_VALUE 或 CNTVALUEIN 总线加载计数器值。

在 VAR_LOAD 模式下且 UPDATE_MODE = ASYNC 时， IDELAYE3 加载端口 LOAD 将CNTVALUEIN 设置的值加载到已连接到延迟线抽头选择逻辑的寄存器中。CNTVALUEIN[8:0]上显示的值是新的抽头值。 LOAD 信号为高电平有效信号，并与输入 CLK 信号同步。在对CNTVALUEIN 总线应用新值后，请等待至少 1 个时钟周期，然后再应用 LOAD 信号。LOAD操作期间， CE 必须保持低电平。注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更改，以确保输出数据不会出现毛刺。

CNTVALUEIN[8:0] 输入CNTVALUEIN 管脚用于动态切换可加载抽头值。 CNTVALUEIN 是所需的抽头数。好在应用新值后的 1 个时钟周期后再应用 LOAD 信号。每次更改时，延迟线抽头数量的可变范围为 1 到 8 个。

CNTVALUEOUT[8:0] 输出CNTVALUEOUT 管脚用于报告当前的抽头值，并读出当前延迟中的抽头数量。仅当 EN_VTC管脚为低电平时，才应对 CNTVALUEOUT 进行采样。

DATAIN 输入DATAIN 输入由提供可供逻辑访问的延迟线的互联逻辑直接驱动。通过 DATAOUT 端口按DELAY_VALUE 设置的延迟将此数据重新驱动到互联逻辑中。DATAIN 可进行局部反相。数据无法驱动到 IOB。

IDATAIN 输入 IDATAIN 输入由其关联的 IOB 驱动。

DATAOUT 输出来自 2 个数据输入端口的延迟数据。DATAOUT 用于驱动 ILOGIC (IFD/IDDR)、ISERDESE3 和FPGA 中的逻辑。

RST 输入RST 管脚（复位）为异步输入，必须与 CLK 同步断言无效。复位 IDELAYE3 时，延迟设置为 DELAY_VALUE 属性定义的值。当与 IDELAYCTRL 一起使用时， RST 必须遵循组件模式复位序列。 IDELAYCTRL.RDY 变为高电平后， IDELAY 即可用于正常操作。

EN_VTC 输入

EN_VTC：启用电压温度补偿。

• 高：启用 IDELAYCTRL 以使延迟在 VT 上保持恒定。

• 低电平：禁用 VT 补偿。

要进行延迟线更新， EN_VTC 必须保持为低电平。 EN_VTC 为异步输入，但与 IDELAYCTRL一起使用时必须遵循组件模式复位序列。

表 2-11：IDELAYE3 端口（续）

端口 I/O 描述





表 2-12：IDELAYE3 属性

属性可能的值默认值类型描述

DELAY_SRC DATAIN IDATAIN IDATAIN 字符串如需了解更多信息，请参阅“DELAY_SRC 属性”。

CASCADENONE

MASTERSLAVE_MIDDLE

SLAVE_ENDNONE 字符串

如需了解更多信息，请参阅“CASCADE属性”。

DELAY_TYPE FIXED VAR_LOAD VARIABLE FIXED 字符串

DELAY_TYPE 属性可设置使用的延迟类型。值包括 FIXED、 VARIABLE 或VAR_LOAD。如需了解更多信息，请参阅“DELAY_TYPE 属性”。

DELAY_VALUE0 - 1250 (TIME UltraScale)

0 - 1100 (TIME UltraScale+)0 - 511 (COUNT)

0 十进制

TIME 模式：值应以 ps 为单位。

UltraScale 器件多支持 1.25 ns 的延迟。

UltraScale+ 器件多支持 1.1 ns。COUNT 模式：值应以抽头数为单位。

如需了解更多信息，请参阅“DELAY_VALUE 属性”。

REFCLK_FREQUENCY 200.0 - 800.0 300.0 含 1 个有效位数的浮点数

REFCLK_FREQUENCY 属性指定IDELAYCTRL 频率的参考时钟（以 MHz为单位）。此属性必须复制在IDELAYCTRL 组件上应用的时钟频率，除非 DELAY_FORMAT 设置为 COUNT（此时该属性可保留为默认值）。

DELAY_FORMAT TIME (1)COUNT TIME 字符串

当设置为 TIME 时，延迟等于DELAY_VALUE 中指定的值（以 ps 为单位指定）加上 Align_Delay。使用此处所设应用于 IDELAYCTRL 组件的REFCLK_FREQUENCY 进行校准。

设置为 COUNT 时，初始抽头设置将变为 DELAY_VALUE 中指定的抽头数。

这不会产生恒定的延迟，因为抽头延迟会随 PVT 而变。

如需了解更多信息，请参阅“DELAY_FORMAT 属性”。

UPDATE_MODEASYNCSYNC

MANUALASYNC 字符串

如需了解更多信息，请参阅“UPDATE_MODE 属性”。



ULTRASCALE 字符串

设置器件版本（ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1或 ULTRASCALE_PLUS_ES2）

注释：

1. 在 TIME 模式下，校准会影响半字节内位 slice 的可用性。如需了解更多信息，请参阅“bank 简介”。





DELAY_SRC 属性

根据要延迟的输入的来源设置 DELAY_SRC （图 2-17）。当输入来自 IOB 时，应将其设置为 IDATAIN。当输入来自互联逻辑时，应将其设置为 DATAIN。启用 IDELAYE3 时，会增加 1 个插入延迟，因为信号必须通过多路复用器。与该多路复用器相关的延迟即插入延迟。如果将 IDELAYE3 与 DELAY_VALUE = 0 一起使用，则数据仍然会产生插入延迟，以通过延迟元素传输。 Vivado Design Suite 时序分析中将考虑此延迟。

CASCADE 属性

如果延迟线未级联，则 CASCADE 属性设置为 NONE。当所需延迟大于 1.25 ns（对于 UltraScale+ 器件为 1.10 ns）时，将使用级联。图 2-18 中显示了延迟元件之间的连接。当使用 IDELAYE3 （或 ODELAYE3）进行级联时，延迟（和 IOB）不再适用于设计。延迟元素可以按向下方向级联到字节边界。因此，延迟的大可能长度取决于 I/O 在字节中的布局位置。

用于级联 IDELAYE3 和 ODELAYE3 的布线是专用高速布线。 IDELAYE3 或 ODELAYE3 级联的固定内部插入延迟总量是初始插入延迟与级联插入延迟的总和。此延迟按 IDELAYE3 和 ODELAYE3 级联次数而成倍增加。但是，延迟始终是固定值。


图 2-17：IDELAYE3 DELAY_SRC 原理图





如果在 DELAY_FORMAT = TIME 的情况下通过级联所得延迟大于 1.25 ns（UltraScale 器件）或 1.10 ns（UltraScale+ 器件），则同一 site 内的延迟必须相同。例如，把 1.5 ns 的延迟分割为 0.75 ns 的 IDELAYE3 和 0.75 ns 的 ODELAYE3。如果在 VAR_LOAD 模式下使用 IDELAYE3 和 ODELAYE3 进行级联，则将分别为这 2 个组件输入值。VAR_LOAD 在第 143 页的“DELAY_TYPE 属性”中讨论。

DELAY_FORMAT 属性

IDELAYE3 原语的抽头大小在 UltraScale 器件数据手册中定义为 TIDELAY_RESOLUTION [参照 2]。

如果 DELAY_FORMAT 设置为 TIME，则由 IDELAYCTRL 组件针对电压和温度对延迟线进行校准、控制和维护。

• 必须使用 IDELAYCTRL 组件。

• REFCLK_FREQUENCY 属性必须反映应用于 IDELAYCTRL 组件的时钟频率。

• 当在 VARIABLE 或 VAR_LOAD 模式下使用延迟线时，必须主动操作 EN_VTC 管脚。使用固定 (FIXED) 模式时，将 EN_VTC 管脚连接到高电平。


图 2-18：IDELAYE3 级联至 3 个从延迟





注意！在内置自校准 (BISC) 过程中，输入延迟线 (IDELAY) 用于消除串并转换过程中第一个触发器输入处的时钟到数据偏差。此过程会耗用一定数量的输入延迟线抽头，这称为 Align_Delay。当 DELAY_VALUE 设置为 0 ps 时，报告的 Align_Delay值介于 45 到 65 个抽头之间，在将寄存器接口单元 (RIU) 接口与 BITSLICE_CONTROL 一起使用时，通过 CNTVALUEOUT或 RIU_RD_DATA 读出该值。如果在输入延迟线中全部写入 0 值，或者如果写入的抽头数量小于报告的 Align_Delay 值，则会影响 BISC 插入的Align_Delay，并可能在捕获数据时引发问题。

当 DELAY_FORMAT 设置为 COUNT 时，不对延迟线进行校准，并且在电压和温度发生变化时延迟线不会保持不变。

• 因此，请勿 IDELAYCTRL 组件。

• 将 REFCLK_FREQUENCY 属性保留为默认值 (300 MHz)。• 将 EN_VTC 输入管脚连接到低电平。

° 该管脚可确保禁用 IDELAYE3 中的校准和 VT 维护逻辑。

• 延迟线必须用于表示抽头数量。

° 抽头延迟多长时间无关紧要，重要的是抽头的数量。

° 共有 512 个抽头可用。

• CNTVALUEIN/OUT[8:0] 的值表示延迟线设置为或调整到的抽头数量。

DELAY_VALUE 属性

当 DELAY_FORMAT 属性设置为 TIME 模式时， DELAY_VALUE 属性表示的单位是 ps。除 DELAY_VALUE 属性外，IDELAYE3 还具有时钟/数据对齐延迟。通过 IDELAYE3 的延迟总量为对齐延迟加上 DELAY_VALUE。

尽管在 TIME 模式下，DELAY_VALUE 仍表示以 ps 为单位的时间值，但 CNTVALUEIN[8:0] 和/或 CNTVALUEOU[8:0] 在延迟线上读取或写入的值以抽头数表示。因此，更改延迟线的时间需要进行一些计算，详见 DELAY_MODE/VAR_LOAD 段落。

当 DELAY_FORMAT 属性设置为 COUNT 模式时，DELAY_VALUE 属性表示抽头数量。由于在 COUNT 模式下没有校准或补偿，因此时钟/数据没有 Align_Delay。此时通过 IDELAYE3 的总数等于抽头数。

提示：在 COUNT 模式下使用延迟线时， EN_VTC 管脚必须断言无效（低电平）。在 TIME 模式下使用延迟线时，当 IDELAYCTRL.RDY 为低电平时， EN_VTC 管脚必须断言有效（高电平）。 RDY 变为高电平后，可以选择将其断言无效。

UPDATE_MODE 属性

如果 UPDATE_MODE 属性设置为 ASYNC，则递增或递减在 IDELAY3.CLK 时钟上执行的延迟值，且与接收到的数据无关。

如果 UPDATE_MODE 属性设置为 SYNC，则递增或递减 CLK 时钟和 DATAIN （或 IDATAIN）转换所需的延迟值，以与 DATAIN 沿同步更新延迟。此模式适用于始终定期切换的时钟或数据。

如果设置为 MANUAL，则需要 2 次 LOAD 断言有效才能使新值生效。第一次 LOAD 将 CNTVALUEIN 定义的值加载到延迟线选择寄存器中，第二次 LOAD 必须与 CE 一起断言有效，以使新值生效。这对于需要使用延迟线更新一定数量的数据通道的设计是有益的，因为当数据变为 IDLE 时可以更新所有延迟线。

注释：首选方法是 ASYNC 模式，因为延迟线仅在延迟线的 CLK 时钟上更新，而无需考虑其它信号或事件。





DELAY_TYPE 属性

FIXED 模式

设置为 FIXED 的 DELAY_TYPE 属性选择通过 IDELAYE3 原语的延迟，并由 DELAY_VALUE 和 DELAY_FORMAT 属性来判定。当 DELAY_FORMAT 设置为 TIME 时，延迟线中加载的值以 ps 为单位。当 DELAY_FORMAT 设置为 COUNT 时，延迟线中加载的延迟值为抽头数。

• 当 DELAY_FORMAT 为 TIME 时，必须将 EN_VTC 拉至高电平，以便延迟随着电压和温度的变化自动更改抽头数量，以确保延迟按请求的时间（以 ps 为单位）保持不变。

• 将 DELAY_FORMAT 设置为 COUNT 时， EN_VTC 必须为低电平。在 COUNT 模式下，延迟不针对电压和温度进行补偿。

VARIABLE 模式

将 DELAY_TYPE 属性设置为 VARIABLE 即可选择可变抽头延迟线（表 2-13）。在 VARIABLE 模式下，可使用 CE 和 INC 管脚按抽头手动递增或递减延迟线抽头（INC/DEC 每次递增或递减 1 个抽头）。通过设置 CE = 1 和 INC = 1 可递增抽头延迟，或者通过设置 CE = 1 和 INC = 0 可递减抽头延迟。递增/递减操作取决于 UPDATE_MODE 属性（请参阅图 2-19）。在延迟更改命令执行期间， EN_VTC 管脚应保持低电平，以确保停止任何自动调整。

要在使用 TIME 模式时递增/递减延迟线，请使用以下步骤（请参阅图 2-19）：

1. 断言 EN_VTC 管脚无效（低电平）。

2. 等待至少 10 个时钟周期。

3. 使用 CE 和 INC 端口来递增或递减延迟线。


5. （用于多项更新的选项）需要执行延迟线的递增或递减操作。转至步骤 3，否则继续执行步骤 6。6. 等待至少 10 个时钟周期。

7. 断言 EN_VTC 管脚有效。

在 COUNT 模式下， EN_VTC 端口始终为低电平。使用之前的 TIME 模式过程：步骤 2 至步骤 4。

表 2-13：当 DELAY_TYPE = VARIABLE 时的控制管脚(1)

EN_VTC CLK LOAD CE INC 抽头设置

1 1/0 X X X 不支持，当 LOAD、CE 和 INC 处于活动状态时，EN_VTC 必须为低电平。

0 0 X X X 不变

0 1 0 0 X 不变

0 1 0 1 1 当前值 + 1 个抽头(2)

0 1 0 1 0 当前值 + -1 个抽头(2)

0 1 0 0 0 不变

注释：

1. 表格中仅提供有效的端口组合。

2. 值取决于 UPDATE_MODE 属性。请参阅图 2-19。





VAR_LOAD 模式

当 DELAY_TYPE 属性设置为 VAR_LOAD 时，可以使用 CE 和 INC 输入或使用 CNTVALUEIN 和 LOAD 输入来更改延迟线。两种情况下都可以使用 CNTVALUEOUT 读取延迟线的当前位置。 CE 和 INC 输入根据抽头更改延迟线，而 COUNTVALUEIN/OUT 总线允许动态更改延迟线。

VAR_LOAD 方法适用于在 COUNT 和 TIME 模式下使用延迟线。

在这两种模式下，抽头数量可从 CNTVALUEOUT 总线读取，并可按需通过 CNTVALUEIN 总线或 INC 端口进行更改。

注释：使用 INC/CE 输入管脚递增或递减延迟线时，请使用 VARIABLE 模式的说明。对于 IDELAY 和 ODELAY，用于计算值以更新延迟线的 VAR_LOAD 过程不同。对于 TIME 和 COUNT 模式，用于更新延迟线的 VAR_LOAD 过程不同。

如果 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 TIME，则更新延迟线的过程如下（请参阅图 2-21）。

1. 等待 IDELAYCTRL.RDY 变为高电平。

2. 使 EN_VTC 变为低电平以修改延迟线。


4. 读取 CNTVALUEOUT[8:0] 并将该值加载到寄存器中。

5. 检查是否需要更新延迟线。

6. 计算要写入延迟线的新延迟值。

7. 将新的延迟线值放在 CNTVALUEIN[8:0] 总线上。

8. 等待 1 个时钟周期，通过脉冲将 LOAD 置于高电平并保持 1 个时钟周期。

9. 用于多项更新的选项：等待 5 个时钟周期。

10. 用于多项更新的选项：对 CNTVALUEIN 赋予新的值。

11. 用于多项更新的选项：等待 1 个时钟周期，通过脉冲将 LOAD 置于高电平并保持 1 个时钟周期。

12. 用于多项更新的选项：返回到步骤 9 以执行多项更新。


14. 将 EN_VTC 拉回高电平。

15. 返回步骤 2 以进行新的延迟线更新。

如果 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 COUNT，则更新延迟线的过程如下：

1. 对于 COUNT 模式， EN_VTC 保持低电平。



图 2-19：Variable 模式， UPDATE_MODE = ASYNC









7. （用于多项更新的选项）等待 4 个时钟周期。

8. （用于多项更新的选项）对 CNTVALUEIN 赋予新的值。

9. （用于多项更新的选项）等待 1 个时钟周期，通过脉冲将 LOAD 置于高电平并保持 1 个时钟周期。

10. （用于多项更新的选项）返回至步骤 7 以执行多项更新。

要计算将写入延迟线的新值，必须已知以下详细信息：

• 延迟线有 512 个抽头，并且对于 UltraScale 器件至少为 1250 ps，对于 UltraScale+ 器件至少为 1100 ps。• 单个抽头的延迟范围在 UltraScale 器件数据手册 [参照 2] 中指定。

在下载 FPGA 并运行 BISC 引擎之后，才会延迟线进行校准。

因此，在 FPGA 中单个抽头的实际延迟是未知的。

在 TIME 模式下：

• 设计属性中提供的初始 DELAY_VALUE 必须以 ps 为单位。

• 之后，可以通过在初始延迟设置中写入以抽头数量形式表示的值，来修改此设置。 • BISC 过程使用输入延迟线的多个抽头来消除接收器的第一个数据捕获触发器处的数据与时钟之间的插入延迟差。

此延迟称为 Align_Delay。 IDELAYE3 提供的延迟总量是 Align_Delay 与 DELAY_VALUE 的总和。

• Align_Delay 为介于 45 到 65 个抽头之间的值。平均为 50 到 54 个抽头。

• 当全部写入 0 值时或者如果写入的抽头数量小于报告的 Align_Delay 值，则调整的 Align_Delay 会受到影响。

• 输出延迟线不具有此功能，因此 ODELAY 提供的输出延迟总量等于 DELAY_VALUE，因为输出触发器先于输出延迟线执行操作，并且 BISC 不需要针对数据眼的中间运行调整。

• BISC 进程始终在后台运行以补偿电压和温度变化。

在 COUNT 模式下：

• 设计属性中提供的初始 DELAY_VALUE 必须以抽头数为单位。

• 不使用 BISC 程序，且抽头的实际延迟值不可知。

• 延迟线没有电压和温度补偿，因为不运行 BISC。• 在 COUNT 模式下，使用的延迟线必须为多有 512 个抽头的延迟。

• 测量和调整必须以抽头数为单位来计算。例如： ° 数据眼的测量以 450 个抽头来表示。

° 两个数据眼之间的抖动以 31 个抽头来表示。

当 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 COUNT 时，在裸机模式下使用延迟线，因为只有延迟线的抽头深度或数量才有重要意义（对于 UltraScale 器件，其值为 512）。

因此，这是使用 COUNT 模式的设计必须注意的唯一参数。测量数据、时钟或选通眼的值以抽头数量来表示，而不提供其表示的延迟。因此，不必计算单个抽头的延迟，并且延迟线上全部 512 个抽头都可供用户使用。

当 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 TIME 时，如果必须在延迟线中设置新的延迟时间，则必须测量 Align_Delay 并计算出单个抽头的延迟。必须使用两条输入延迟线来计算单个抽头的延迟值。

使用单端输入时，需要 2 个输入来计算单个抽头的延迟，因为在带有输入缓存 (IBUF) 的每个输入焊盘背后都有一个 IDELAYE 和一个 ISERDESE （图 2-20）。





使用差分输入时，单个数据通道输入可用于计算单个抽头的延迟。差分输入占用 2 个焊盘，因此也覆盖了 2 个 IDELAY/ISERDES。当使用正常差分输入缓存 (IBUFDS) 时，仅使用两者的偶数 ISERDES。当使用带差分输出的差分输入缓存 (IBUFDS_DIFF_OUT) 时，可以使用 2 个输入焊盘所覆盖的两个 ISERDES。这是测量单个差分数据通道的单个抽头值的解决方案（图 2-20）。

要测量 Align_Delay 并计算单个抽头的延迟，请执行以下操作：

1. 在 HDL 设计中，对于偶数位 slice，请将 DELAY_VALUE 设置为 0。2. 在 HDL 设计中，对于奇数位 slice，请将 DELAY_VALUE 设置为较大的非零值，例如 700 ps。3. 下载设计并在 FPGA 中运行时，读取两条延迟线的 CNTVALUEOUT，并将获得的抽头数量存储在一组寄存器中。

来自偶数位 slice 的抽头值为 Align_Value，来自奇数位 slice 的抽头值为延迟总量值（Align_Value + 请求的值 =Total_Value）。

4. 在此情况下，请求的延迟值为 700 ps，表示为等式 2-1：Total_Value - Align_Value = n 个抽头等式 2-1

5. 因此，单个抽头的延迟就等于等式 2-2：奇数通道 DELAY_VALUE/n 个抽头 = 单个抽头等式 2-2

6. 等式 2-3 中显示的新 CNTVALUEIN 值将用于写入抽头中所使用的一条或多条延迟线：

CNTVALUEIN = (所需的延迟/单个抽头) + Align_Value 等式 2-3

7. 使用延迟线更新过程将此新值写入延迟线。

提示：使用 IBUFDS_DIFF_OUT 时， IDELAY 和 ISERDES 均可用于捕获数据。偶数捕获差分数据通道的 p 侧，而奇数捕获 n 侧。要在 FPGA 逻辑中使用 n 侧数据，请将 ISERDES 的数据输出反转。


图 2-20：两个单端或一个差分 RX 通道





ODELAYE3任何输出信号都可以使用 ODELAYE3 原语进行延迟，此类信号可以直接从器件逻辑转发，也可以使用 SDR 或 DDR 时钟寄存在简单的触发器或 OSERDES 中。

ODELAYE3 原语（图 2-22）包含有 512 个抽头延迟线。（请参阅 UltraScale 器件数据手册 [参照 2] 中的抽头分辨率）。每个单独的抽头都未经校准。但在 IDELAYCTRL 组件中提供了用于校准延迟线的逻辑。

ODELAYE3 可以在两种模式下使用：

• COUNT 模式：

° 无需使用 IDELAYCTRL 组件，因为延迟线在未经校准的状态下使用，没有电压和温度补偿。

° 延迟线仅限用于对抽头进行计数，而不用于对延迟/抽头进行计数。

° DELAY_VALUE 以抽头数量来表示（0 到 511）。

° 示例：扫描串行数据流中的转换数必须以抽头数来表示，并且不能转换为以 ps 为单位的时间。

• TIME 模式：

° 必须使用 IDELAYCTRL 组件。

° 延迟线按请求的时间值进行校准，电压/温度补偿可确保该值不随时间而变。

° DELAY_VALUE 以 ps 表示。


图 2-21：当 DELAY_TYPE = VAR_LOAD 时更改延迟

10

X16021-100616

表 2-14：当 DELAY_TYPE = VAR_LOAD 时的控制管脚

CLK LOAD CE INC CNTVALUEIN CNTVALUEOUT 抽头设置

0 X X X X X 不变

1 1 0 X CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 1 1 X X X 不是有效的组合，在 LOAD 期间 CE必须为低电平

1 0 1 1 X 当前值 + 1 当前值 + 1(1)

1 0 1 0 X 当前值 - 1 当前值 - 1(1)

1 0 0 0 X 不变不变

注释：

1. 值取决于 UPDATE_MODE 属性。





ODELAYE3 端口

表 2-15 列出了 ODELAYE3 端口。


图 2-22：ODELAYE3 原语

表 2-15：ODELAYE3 端口

端口 I/O 描述

CASC_RETURN 输入CASC_RETURN 管脚是输出级联延迟,由从 IDELAYE3/ODELAYE3 返回。 ODELAYE3 的CASC_RETURN 连接到从 IDELAYE3 DATAOUT 端口。

CASC_IN 输入当 ODELAYE3 在级联链中用作来自 IDELAYE3 CASC_OUT 的从输入级联延迟时，将使用CASC_IN 管脚。

CASC_OUT 输出从 ODELAYE3 级联到 IDELAYE3 时使用 CASC_OUT 管脚。 ODELAYE3 的 CASC_OUT 端口连接到级联中的 IDELAYE3 的 CASC_IN。

CE 输入延迟寄存器时钟的时钟使能。

注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更改，以确保输出数据不会出现毛刺。

CLK 输入ODELAYE3 原语的所有控制输入（LOAD、 CE 和 INC）都与时钟输入 (CLK) 同步。当ODELAYE3 配置为 VARIABLE 或 VAR_LOAD 模式时，必须将时钟连接到该端口。CLK 可进行局部反相。 ODELAYE3 的 CLK 必须与 OSERDESE3 CLKDIV 或 ODDRE1 C 端口相同。

INC 输入

递增/递减由使能信号 (CE) 控制。仅当 ODELAYE3 处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 CE 保持高电平，ODELAYE3 就会在每个 CLK 周期内递增或递减 1 个抽头。INC 的状态可判定 ODELAYE3 是递增还是递减：INC = 1 递增，INC = 0 递减，与 CLK 同步。如果 CE 为低电平，则通过 ODELAYE3 的延迟不会改变，与 INC 状态无关。当 CE 转换为高电平时，递增/递减操作在下一个时钟上升沿开始。当 CE 转换为低电平时，递增/递减操作在下一个时钟上升沿停止。 ODELAYE3 原语中的可编程延迟抽头卷绕到抽头的开头或结尾。当达到后的抽头延迟（抽头 512）时，后续递增功能将返回到抽头 0。递减函数也是如此 - 从 0 开始递减，直至抽头512 为止。





ODELAYE3 属性

表 2-16 列出了 ODELAYE3 属性。

LOAD 输入

从属性 DELAY_VALUE 或总线 CNTVALUEIN 加载计数器值。在 VAR_LOAD 模式下时，ODELAYE3 LOAD 端口将 CNTVALUEIN 设置的值加载到已连接到延迟线抽头选择逻辑的寄存器中。CNTVALUEIN[8:0] 上显示的值是新的抽头值。LOAD 信号为高电平有效信号，并与输入 CLK 信号同步。在对 CNTVALUEIN 总线应用新值后，请等待至少 1 个时钟周期，然后再应用 LOAD 信号。 LOAD 操作期间， CE 必须保持低电平。

注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更改，以确保输出数据不会出现毛刺。

CNTVALUEIN[8:0] 输入CNTVALUEIN 管脚用于动态切换可加载抽头值。CNTVALUEIN 是所需的抽头数。好在应用新值后的 1 个时钟周期后再应用 LOAD 信号。每次更改时，延迟线抽头数量的可变范围为 1到 8 个。

CNTVALUEOUT[8:0] 输出CNTVALUEOUT 管脚用于报告当前的抽头值，并读出当前延迟中的抽头数量。仅当 EN_VTC为低电平时，才应对 CNTVALUEOUT 进行采样。

ODATAIN 输入 ODATAIN 输入由 ODDRE1Q 端口或 OSERDESE3 (OQ) 驱动。

DATAOUT 输出 DATAOUT 端口是 ODELAYE3 的输出端口，它连接到输出 IOB。

RST 输入RST 管脚（复位）与 CLK 同步。复位 ODELAYE3 时，延迟设置为 DELAY_VALUE 属性定义的值。当与 IDELAYCTRL 一起使用时， RST 必须遵循组件模式复位序列。 IDELAYCTRL.RDY 变为高电平后， ODELAY 即可用于正常操作。

EN_VTC 输入

EN_VTC：启用电压温度补偿。

• 高：启用 IDELAYCTRL 以使延迟在 VT 上保持恒定。

• 低电平：禁用 VT 补偿。

为了进行延迟线更新， EN_VTC 为异步输入，但必须保持低电平。当与 IDELAYCTRL 一起使用时， EN_VTC 必须遵循组件模式复位序列。

表 2-15：ODELAYE3 端口（续）

端口 I/O 描述

表 2-16：ODELAYE3 属性


CASCADE

NONEMASTER

SLAVE_MIDDLESLAVE_END

NONE 字符串如需了解更多信息，请参阅“CASCADE属性”。

DELAY_TYPEFIXED

VAR_LOADVARIABLE

FIXED 字符串

DELAY_TYPE 属性可用于设置使用的延迟类型，值为 FIXED、 VARIABLE 或VAR_LOAD。如需了解更多信息，请参阅“DELAY_TYPE 属性”。

DELAY_VALUE 0 - 1250 (TIME UltraScale)0 - 1100 (TIME UltraScale+) 0 十进制

TIME 模式：值应以 ps 为单位。UltraScale器件多支持 1.25 ns 的延迟。UltraScale+ 器件多支持 1.1 ns。COUNT 模式：值应以抽头数为单位。

如需了解更多信息，请参阅“DELAY_VALUE 属性”。





CASCADE 属性

如果延迟线未级联，则 CASCADE 属性设置为 NONE。当所需延迟大于 1.25 ns 时，将使用级联。图 2-23 中显示了延迟元件之间的连接。当使用 ODELAYE3 （或 IDELAYE3）进行级联时，延迟（和 IOB）不再适用于设计。延迟元素可以按向下方向级联到字节边界。因此，延迟的大长度取决于字节中 I/O 的布局位置。

用于级联 IDELAYE3 和 ODELAYE3 的布线是专用高速布线。 IDELAYE3 或 ODELAYE3 级联的固定内部插入延迟总量是初始插入延迟与级联插入延迟的总和。此延迟按 IDELAYE3 和 ODELAYE3 级联次数而成倍增加。但是，延迟始终是固定值。

REFCLK_FREQUENCY 200.0 - 800.0 300.0含 1 个有效位数的浮点数

REFCLK_FREQUENCY 属性指定IDELAYCTRL 频率的参考时钟（以 MHz为单位）。该属性必须复制在IDELAYCTRL 组件上应用的时钟频率，除非 DELAY_FORMAT 设置为 COUNT，此时该属性可保留为默认值。

DELAY_FORMAT TIME(1)

COUNT TIME 字符串

当设置为 TIME 时，延迟等于DELAY_VALUE 中指定的值（以 ps 为单位），并由 IDELAYCTRL 原语使用REFCLK 端口输入进行校准。

IDELAYCTRL.REFCLK 必须反映在ODELAY 属性 REFCLK_FREQUENCY 中。

设置为 COUNT 时，初始抽头设置将变为DELAY_VALUE 中指定的抽头数。

这不会产生恒定的延迟，因为抽头延迟会随 PVT 而变。在 COUNT 模式下，延迟线的抽头数量至关重要。

如需了解更多信息，请参阅“DELAY_FORMAT 属性”。

UPDATE_MODE ASYNC ASYNC 字符串如需了解更多信息，请参阅“UPDATE_MODE 属性”。




设置器件版本（ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1或 ULTRASCALE_PLUS_ES2）

注释：


表 2-16：ODELAYE3 属性（续）






DELAY_FORMAT 属性

ODELAYE3 原语的抽头大小在 UltraScale 器件数据手册中定义为 TODELAY_RESOLUTION （针对 IDELAYE3 为 TIDELAY_RESOLUTION） [参照 2]。如果 DELAY_FORMAT 设置为 TIME，则由 IDELAYCTRL 组件针对电压和温度对延迟线进行校准、控制和维护。

• 必须使用 IDELAYCTRL 组件。

• REFCLK_FREQUENCY 属性必须反映应用于 IDELAYCTRL 组件的时钟频率。

• 当在 VARIABLE 或 VAR_LOAD 模式下使用延迟线时，必须主动操作 EN_VTC 管脚。使用固定 (FIXED) 模式时，将 EN_VTC 管脚连接到高电平。

当 DELAY_FORMAT 设置为 COUNT 时，不对延迟线进行校准，并且在电压和温度发生变化时延迟线不会保持不变。因此：

• 请勿使用 IDELAYCTRL 组件。

• 将 REFCLK_FREQUENCY 属性保留为默认值 (300 MHz)。


图 2-23：ODELAYE3 级联至三个延迟





• 将 EN_VTC 输入管脚连接到低电平。

° 该管脚可确保禁用 ODELAYE3 中的校准和 VT 维护逻辑。

• 延迟线必须用于表示抽头数量。

° 抽头延迟多长时间无关紧要，重要的是抽头的数量。

° 共有 512 个抽头可用。

• CNTVALUEIN/OUT[8:0] 的值表示延迟线设置为或调整到的抽头数量。

第 152 页的“DELAY_TYPE 属性”的模式段落中提供了 DELAY_FORMAT 属性的使用方式示例。

DELAY_VALUE 属性

当 DELAY_FORMAT 属性设置为 TIME 模式时， DELAY_VALUE 属性表示以 ps 为单位的时间。与 IDELAYE3 不同，ODELAYE3 没有时钟/数据对齐延迟。因此，通过 ODELAYE3 的延迟总量为 DELAY_VALUE 的值。

在 TIME 模式下，DELAY_VALUE 表示时间（以 ps 为单位），但是 CNTVALUEIN[8:0] 和/或 CNTVALUEOU[8:0] 在延迟线上读取或写入的值以抽头数表示。因此，更改延迟线的时间需要进行一些计算，详见 DELAY_MODE/VAR_LOAD 段落。当 DELAY_FORMAT 属性设置为 COUNT 模式时， DELAY_VALUE 属性表示抽头数量。

提示：在 COUNT 模式下使用延迟线时， EN_VTC 管脚必须断言无效（低电平）。在 TIME 模式下使用延迟线时，当 IDELAYCTRL.RDY 为低电平时， EN_VTC 管脚必须断言有效（高电平）。 RDY 变为高电平后，可以选择将其断言无效。

UPDATE_MODE 属性

将此属性保留设置为 ASYNC 可递增或递减延迟值，且与接收到的数据无关。而将其设置为其它值 (SYNC) 时，延迟线将在接收到的输入数据发生更改后进行同步更新。

注意！如果在应用设计中未采取任何预防措施，则将该属性设置为 SYNC 可能会导致不良影响，例如，设计中突现数据毛刺。

DELAY_TYPE 属性

FIXED 模式

设置为 FIXED 的 DELAY_TYPE 属性选择通过 ODELAYE3 原语的延迟，并由 DELAY_VALUE 和 DELAY_FORMAT 属性来判定。当 DELAY_FORMAT 设置为 TIME 时，延迟线中加载的值以 ps 为单位。当 DELAY_FORMAT 设置为 COUNT 时，延迟线中加载的延迟值为抽头数。

• 当 DELAY_FORMAT 为 TIME 时，必须将 EN_VTC 拉至高电平，以便延迟自动随着电压和温度变化自动更改抽头数量，以确保延迟按请求的时间（以 ps 为单位）保持不变。

• 将 DELAY_FORMAT 设置为 COUNT 时，在 Count 模式下 EN_VTC 必须为低电平。这样，延迟就不会针对电压和温度进行补偿。

VARIABLE 模式

将 DELAY_TYPE 属性设置为 VARIABLE 即可选择可变抽头延迟线（表 2-13）。在 VARIABLE 模式下，可使用 CE 和 INC 管脚按抽头手动递增或递减延迟线抽头（INC/DEC 每次递增/递减 1 个抽头）。通过设置 CE = 1 和 INC = 1 可递增抽头延迟，或者通过设置 CE = 1 和 INC = 0 可递减抽头延迟。递增/递减操作取决于 UPDATE_MODE 属性（请参阅图 2-19）。在延迟更改命令执行期间， EN_VTC 管脚应保持低电平，以确保停止任何自动调整。

要在使用 TIME 模式时递增/递减延迟线，请使用以下过程（请参阅图 2-14）：

1. 断言 EN_VTC 管脚无效（低电平）。






3. 使用 CE 和 INC 端口来递增或递减延迟线。


5. （用于多项更新的选项）需要执行延迟线的递增或递减操作。转至步骤 3，否则继续执行步骤 6。6. 等待至少 10 个时钟周期。

7. 断言 EN_VTC 管脚有效。

在 COUNT 模式下使用延迟线时，EN_VTC 端口始终为低电平。请使用此 “VARIABLE 模式”章节的步骤 2 至步骤 4 中的 TIME 模式流程。

VAR_LOAD 模式


在这两种模式下，抽头数量可从 CNTVALUEOUT 总线读取，并可按需通过 CNTVALUEIN 总线或 INC 端口进行更改。

注释：对于 IDELAY 和 ODELAY，用于计算值以更新延迟线的过程不同，此过程针对 TIME 和 COUNT 模式也不同。

如果 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 TIME，则更新延迟线的过程如下（请参阅图 2-21）：

1. 等待 DELAYCTRL.RDY 变为高电平。

2. 使 EN_VTC 变为低电平以修改延迟线。





a. 将当前抽头位置 (Org_Val) 递增或递减 8 个抽头，以实现无毛刺转换。跳动高于 8 个抽头可能会导致延迟线跳动，从而导致数据毛刺。注释：此步骤所需抽头数可能需要少于 8 个。

b. 将新的延迟线值放在 CNTVALUEIN[8:0] 总线上。

c. 等待 1 个时钟周期，通过脉冲将 LOAD 置于高电平并保持 1 个时钟周期。

d. 检查是否达到新的延迟线值 (New_Val)。- 如果未达到，请等待 5 个时钟周期，然后从步骤 a 继续操作。

- 如果为 0，请继续至步骤 7。







或

a. 计算 New_Val 和 Org_Val 之差 (Dif_Val) 以及步进方向。

b. 将 INC 输入设置为高电平 (High) 或低电平 (Low) 以递增或递减延迟线。

c. 切换 CE 管脚以执行递增或递减操作。

d. 递减 Dif_Val 并检查它是否为 0。- 如果不为 0，请从步骤 a 继续。

- 如果为 0，请继续至步骤 7。7. 等待至少 10 个时钟周期。

8. 将 EN_VTC 设置为高电平以进行 VT 补偿。


如果 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 COUNT，则更新延迟线的过程如下：

1. IDELAYCTRL.RDY 变为高电平后， EN_VTC 保持为低电平。

2. 读取 CNTVALUEOUT[8:0] 并将该值加载到寄存器 (Org_Val) 中。


4. 计算要写入延迟线的新延迟值 (New_Val)，该值以抽头为单位。

a. 将当前抽头位置 (Org_Val) 递增或递减 8 个抽头，以实现无毛刺转换。跳动高于 8 个抽头可能会导致延迟线跳动，从而导致数据毛刺。注释：此步骤所需抽头数可能需要少于 8 个。



d. 检查是否达到新的延迟线值 (New_Val)。- 如果不为 0，请从步骤 4 继续。

- 如果为 0，请继续至步骤 5。

或




d. 递减 Dif_Val 并检查它是否为 0。- 如果不为 0，请从步骤 4 继续。



IDELAYCTRL如果例化了 IDELAYE3 （或 ODELAYE3）原语，则必须例化 IDELAYCTRL 模块，除非 DELAY_FORMAT 设置为 COUNT 或在原生模式设计中混用组件和原生模式（请参阅“在半字节中混用原生模式和非原生模式 I/O”）。每个半字节有 1 个 IDELAYCTRL 模块（每个 bank 8 个）。 IDELAYCTRL 模块在其区域内将在 TIME 模式下配置的各个延迟线连续校准到其设定值，以减少工艺、电压和温度 (PVT) 变化的影响。 IDELAYCTRL 模块使用系统提供的 REFCLK 校准 IDELAYE3 （和 ODELAYE3）。该 REFCLK 的频率值将应用于具有属性 (REFCLK_FREQUENCY) 的各个 IDELAYE3 （和 ODELAYE3）原语。因此，半字节中的每个延迟元素都需要将此属性设置为相同的值。图 2-25 显示了 IDELAYCTRL 模块的原理图。





提示：

1.在 TIME 模式下使用延迟线时，复位 IDELAYCTRL 组件会重新调用使用延迟线的半字节的 BISC。2.当使用的 IDELAYE3/ODELAYE3 的 EN_VTC 管脚未正确设置时， BISC 控制器永远不会将 IDELAYCTRL.RDY 管脚断言为高电平有效。

注意！在 BISC 阶段，使用并放置在标有 DBC 和/或 QBC 的 I/O 位置的 IDELAYE3、 ISERDESE3 和 IDDRE1 行不起作用。在 IDLEAYCTRL.RDY 管脚断言为高电平有效后，这些组件可用。

IDELAYCTRL 端口

表 2-17 列出了 IDELAYCTRL 端口。

组件模式复位顺序

若要正确操作组件模式原语，请遵循以下复位顺序：

应用复位

1. 对于所有已用 IDELAY 和 ODELAY， EN_VTC 均为高电平。

2. 将复位 (Reset) 断言到 PLL/MMCM，这样即可为 IDELAY 和 IDELAYCTRL 生成时钟。

3. 将复位应用到 IDELAYCTRL、 IDELAY TIME 模式、 ISERDES、 OSERDES 和 ODELAY TIME 模式。

4. 在释放复位之前，请等待短的 PLL/MMCM 复位断言有效时间。如需了解有关此时序规范的信息，请参阅 UltraScale 器件数据手册 [参照 2] 的 PLL/MMCM 部分。


图 2-25：IDELAYCTRL 模块

表 2-17：IDELAYCTRL 端口

端口 I/O 类型描述

REFCLK 输入时钟用于延迟校准的参考时钟。

RST 输入复位 IDELAYCTRL 的高电平有效异步复位。

RDY 输出数据就绪信号变为高电平时，表明受控的 IDELAYE3 和 ODELAYE3 原语已校准。

表 2-18：IDELAYCTRL 属性


SIM_DEVICE 7SERIES、 ULTRASCALE ULTRASCALE 字符串对于 UltraScale 和 UltraScale+，设置为 ULTRASCALE。





释放复位

1. 针对所有已用 IDELAY 和 ODELAY，将所有 EN_VTC 都保持为高电平 (High)。2. 按照以下顺序使 I/O 完成并退出复位状态：

a. 释放 PLL/MMCM 的复位以便为接口生成时钟。

b. 等待 PLL/MMCM 进入 LOCKED 状态。

c. 释放以下原语的复位：IDELAYCTRL、 IDELAY、 ISERDES 和 OSERDES。d. 等待直到所有已用 IDELAYCTRL 原语的 RDY 都断言为高电平有效 (High)。

现在，经过至少 64 个时钟周期的延迟，即可释放 FPGA 逻辑中的应用。

使用组件原语的时控注意事项

在“组件 (Component)”模式下，必须从全局时控驱动 ISERDES/OSERDES 组件时钟。时钟可源自以下任何全局时钟资源：

• 驱动 BUFGCE 或 BUFGCE_DIV 且支持时钟功能的 I/O• 驱动 BUFGCE 或 BUFGCE_DIV 的 MMCM• 驱动 BUFGCE/BUFGCE_DIV 的 PLL





典型组件模式使用 SerDes 接收和发送时钟拓扑结构，如图 2-26 所示。

在接收电路中，ISERDESE3 配置为启用 FIFO（属性 FIFO_ENABLE = TRUE）。在 ISERDESE3 中使用高速时钟捕获传入的串行数据，此高速时钟来自驱动 BUFGCE（连接到 ISERDESE3 CLK/CLK_B 管脚）并支持时钟功能 I/O。通过高速时钟的分频版本读输解串数据，并且分频因子与解串宽度有关（SerDes 属性 DATA_WIDTH）。例如，在 DATA_WIDTH = 8 的情况下，假设时钟是 DDR 传输，则将时钟除以 4。图 2-26 中的电路使用 BUFGCE_DIV 执行分频。分频时钟同时连接到 ISERDESE3 的 CLKDIV 和 FIFO_RD_CLK。另一种选择是使用禁用 ISERDESE3 FIFO（属性 FIFO_ENABLE = FALSE）的捕获电路。在这种布局中（此处未显示），尽管必须将 CLKDIV 信号保持在原位，但不应连接 FIFO_RD_CLK 信号。解串数据将使用内部自动生成的自动分频时钟从 ISERDESE3 输出。在这种模式下，使用 Vivado 设计工具进行的静态时序分析会显示与此内部生成的分频时钟相关的 ISERDESE3 读取时序。

图 2-26 中还显示了组件模式发射电路。并行/解串传输数据是使用必须提供给 OSERDESE3 CLKDIV 输入的分频时钟，在 OSERDESE3 数据输入端完成采样的。与 ISERDESE3 一样，可以使用 BUFGCE_DIV （如图所示）或使用 MMCM 或 PLL 生成分频时钟。串行数据是使用所提供的连接到 OSERDESE3 CLK 输入的高速时钟，从 OSERDESE3 输出的。当使用 IDDRE1 和 ODDRE1 代替 ISERDESE3 和 OSERDESE3（解串宽度为 2）时，将 CLK 输入连接到高速全局时钟。无需分频时钟。尽管在图 2-26 中并未显示，但也可以在 IOB 和 SerDes 之间的接收电路中插入 IDELAYE3，在发射电路中插入 ODELAYE3。


图 2-26：组件模式时控电路





在图 2-26 中，来自 MMCM 输出的单个时钟源通过驱动 BUFG 和 BUFGCE_DIV 来大程度减少时钟偏差。在这种情况下， Vivado 将分析时钟偏差。

注释：使用 BUFGCE_DIV 时，不能保证分频后的时钟对齐，因此，结构逻辑应由 BUFGCE_DIV 驱动。

在某些情况下，需要 MMCM 提供多个时钟输出，请参阅图 2-27。MMCM 输出会引入偏差，导致难以满足时钟偏差要求。为确保正确计算时钟偏差，请为时钟缓存定义 CLOCK_DELAY_GROUP。

set_property CLOCK_DELAY_GROUP <Clock Delay Group Name> [get_nets-of_objects [get_pins <BUFG CLKOUT1 Instance>/O] ]

set_property CLOCK_DELAY_GROUP <Clock Delay Group Name> [get_nets-of_objects [get_pins <BUFG CLKOUT2 Instance>/O] ]

在 TIME 模式下使用 IDELAY 时，应将 CLK 输入 (IDELAY) 连接到 ISERDES 的低速分频时钟 (CLKDIV)，如图 2-28 所示。ODELAY 同样如此，因此 CLK (ODELAY) 应连接到 CLKDIV (OSERDES)。

IDELAYCTRL 的参考时钟是在 TIME 模式下使用的所有 IDELAY 和 ODELAY 的参考时钟，通常是不同的时钟源。因为每个半字节都由单独的 IDELAYCTRL 控制，所以该半字节中的所有 IDELAY 和 ODELAY 都必须将 REFCLK_FREQUENCY 设置为连接到 REFCLK 的时钟频率，以确保延迟。


图 2-27：含独立时钟输出的 MMCM


图 2-28：具有 IDELAY 的 ISERDES 的时钟连接（TIME 模式）

D

CLKCLK_BCLKDIV

BUFG

BUFGCE_DIV

DATAIN DATAOUTCLK

REFCLK

IDELAYE3REFCLK_FREQUENCY = IDELAYCTRL [MHz]

IDELAYCTRL

ISERDESE3

÷ 2,4

IS_CLK_INVERTED=0IS_CLK_B_INVERTED=1

X19513-080719





使用组件模式的双向信号

bank 中的全部 52 个管脚都可以使用相同的组件原语进行双向操作。

对于具有三态支持的双向信号，其输出和三态路径可使用第 128 页的“ODDRE1”中讨论的解决方案。注意，驱动 IOBUF 的 T 输入的三态路径不支持简单的寄存输出，例如 FDCE/FDPE/FDRE/FDSE。用于三态路径的 FDCE/FDPE/FDRE/FDSE 的寄存器在内部逻辑中实现。

对于使用 OSERDES 的设计，图 2-29 显示了具有 IDELAY 和 ODELAY 的双向管脚示例。针对 IOBUF 的 T 输入，OSERDES 仅支持组合三态控制。

注释：使用双向接口时，延迟级联不可用。对于所有其它解决方案，必须使用“原生原语”。

双向支持因 I/O bank 而异。表 2-19 中列出了推荐的双向逻辑。如果无双向支持， Vivado 工具可以从其它 I/O 借用资源。


图 2-29：使用具有 ISERSDES 和 OSERDES 的 IDELAY/ODELAY 的双向信号





在半字节中混用原生模式和非原生模式 I/O如第 162 页的“RXTX_BITSLICE”中所述， BITSLICE_CONTROL 连接到半字节中的一个或多个位 slice （RX_BITSLICE/TX_BITSLICE 或 RXTX_BITSLICE），位 slice I/O 的位置由专用控制总线连接确定。

如果原生模式半字节中有未使用的 I/O 位 slice，则可在可用位置放置（混合）其它 I/O。在设计中无需特殊连接，因为 I/O 缓存以通常方式连接。在原生模式半字节中混合时，还可以使用所有 SelectIO 组件原语（IFD/OFD、IDDDR/ODDR、 IDELAY/ODELAY、 ISERDESE3/OSERDESE3）。

例如，要将 IDELAY/ODELAY （组件）放入已包含 TX_BITSLICE （原生）的半字节中，请对延迟元素使用 IODELAY_GROUP 约束和布局约束。 IDELAYCTRL 元素不得与混合组件模式 IDELAYE3/ODELAYE3 实例相关联，因为原生模式 BITSLICE_CONTROL 已配置为在半字节中执行延迟校准。要使用 Vivado Design Suite 实现混合延迟，请将 IODELAY_GROUP 约束布局到 BITSLICE_CONTROL 实例以及要在该半字节中混合的每个原语 IDELAYE3/ODELAYE3 实例上。语法如下：

set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells BITSLICE_CONTROL_INST]set_property IODELAY_GROUP MIXED_DELAY_GROUP_NAME [get_cells COMPONENT_MODE_DELAY_INST]

每个半字节都需要一个 IODELAY_GROUP，它对应于该半字节中的 BITSLICE_CONTROL 或 IDELAYCTRL。由于每个半字节仅包含一个 IDELAYCTRL 或 BITSLICE_CONTROL，因此每个半字节只能包含来自一个 IODELAY_GROUP 的 IDELAY/ODELAY。

连接到 BITSLICE_CONTROL 的 REFCLK 的频率应指定为 IDELAYE3/ODELAYE3 原语实例的 REFCLK_FREQUENCY 属性。半字节中的所有 IDELAYE3/ODELAYE3 原语必须与 REFCLK 的频率匹配，以确保正确校准 DELAY_VALUE 设置的延迟。BITSLICE_CONTROL 发出的 VTC_RDY 信号即表明已完成混合半字节中所有原生和非原生延迟的校准。

当原生和组件模式延迟不混合时，不必为 BITSLICE_CONTROL 指定 IODELAY_GROUP 约束。

表 2-19：I/O bank 提供的双向支持

输入数据路径输出数据路径三态控制 I/O bank

结构逻辑结构逻辑结构逻辑 HRIO/HDIO/HPIOIFD OFD 结构逻辑 HRIO/HDIO/HPIOIFD OFD OFD HDIOIDDRE1 ODDRE1 结构逻辑 HRIO/HPIOIDDE1 ODDRE1 ODDRE1 HRIO/HPIOISERDES3 OSERDESE3 结构逻辑 HRIO/HPIOISERDES3 OSERDESE3 OSERDESE3 不支持





图 2-30 中显示了混合模式字节示例。

以下列出了图 2-30 中所示的混合半字节 XDC 约束示例：

set_property IODELAY_GROUP UPPER_GROUP [get_cells UPPER_BITSLICE_CONTROL_INST]set_property IODELAY_GROUP UPPER_GROUP [get_cells UPPER_RXBIT_0/IDELAYE3]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_BITSLICE_CONTROL_INST]set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_RXBIT_0/IDELAYE3]


图 2-30：混合模式字节示例





set_property IODELAY_GROUP LOWER_GROUP [get_cells LOWER_TXBIT_0/ODELAYE3]set_property PACKAGE_PIN PAD12 [get_ports UPPER_RXBIT_0]set_property PACKAGE_PIN PAD11 [get_ports UPPER_TXOUT_0_N]set_property PACKAGE_PIN PAD10 [get_ports UPPER_TXOUT_0_P]…set_property PACKAGE_PIN PAD3 [get_ports LED_OUT]set_property PACKAGE_PIN PAD2 [get_ports LOWER_RX_BIT_0]set_property PACKAGE_PIN PAD1 [get_ports LOWER_TX_BIT_0]

图 2-30 显示了有关此示例的注释：

• 高半字节

° 在低位 slice 位置 0 处有一个使用焊盘 6 和 7 的传入差分选通/时钟。这是使用原生原语 RX_BITSLICE (DATA_AND_CLOCK) 捕获的。

° 在位 slice 位置 2 (RX_BITSLICE) 和位置 4 (TX_BITSLICE) 处还有另外两个原生模式原语 DATA 位 slice，每个都使用差分 I/O。

° 在焊盘 12 高位 slice 位置 6 处有一个混合的组件原语 IDELAYE3 直接驱动到内部逻辑，使用的是单端 IBUF。° XDC 约束定义了称为 UPPER_GROUP 的 IODELAY_GROUP，以对含上层 BITSLICE_CONTROL 实例的组件原语

IDELAYE3 进行分组。

° 全部 7 个 I/O 焊盘均在高半字节中使用。

• 低半字节

° 两个原生原语 TX_BITSLICES 位于 2 个高位 slice 位置 4 和 5，用于驱动位于焊盘 4 和 5 处的单端 OBUF。° 在低半字节中有两个混合的组件原语延迟，其中一个是 IDELAYE3，位于位置 1 并驱动 ISERDESE3，另一个是

OSERDESE3，位于位置 0 并驱动 ODELAYE3。° 在低半字节中还有另一个非原生 I/O。信号 LED_OUT 直接驱动 I/O，无需使用任何 I/O 逻辑元素。这是通过将

I/O 定位到正确的封装管脚来实现的。

° XDC 约束定义了 IODELAY_GROUP （称为 LOWER_GROUP），以对含下层 BITSLICE_CONTROL 实例的组件原语 ODELAYE3 和 IDELAYE3 进行分组。

° 低半字节的 6 个 I/O 焊盘中的 5 个焊盘已被使用。假设建议的 I/O 满足 SelectIO bank 组合规则，则可以通过应用适当的 PACKAGE_PIN 属性将另一个 I/O 布局在未使用的焊盘 2 中，就像 XDC 示例中对 LED_OUT 执行的操作一样。

° PLL 用于通过 PLL_CLK 专用路径为高低层 BITSLICE_CONTROL 提供主时钟。因为此时钟用作混合组件模式 IDELAYE3/ODELAYE3 原语（以及任何原生模式延迟）的 BISC 参考时钟，所以应在 REFCLK_FREQUENCY 属性上为每个组件原语延迟实例设置此时钟的频率。在此字节中，不得将任何组件原语 IDELAYCTRL 元素与组件原语延迟实例相关联。

° 来自两个 BITSLICE_CONTROL 信号的 VTC_RDY 信号表示两个半字节的 BISC 已完成，这与组件原语 IDELAYCTRL RDY 信号用于非混合组件原语半字节的功能相同。

原生原语原生原语是从中创建组件原语的基本结构。组件原语使用原生原语的特定设置来提供与以前的 FPGA 系列相同的功能。使用原生原语可构建高速运行的组件接口，并且比使用组件原语构建的接口要复杂得多。为了简化使用原生原语的接口逻辑生成过程，赛灵思开发了 High-Speed SelectIO 向导 (HSSIO-Wiz)。

RXTX_BITSLICE此基本原语可用作接收器、发射器或双向电路。此原语是生成 RX_BITSLICE 和 TX_BITSLICE 的基础。





RXTX_BITSLICE 包含输入和输出路径。输入和输出路径中包括输入和输出延迟，可以通过不断更正来实现：因 BITSLICE_CONTROL 而引发的 VT 变动、串行逻辑（用于在输出路径上实现 4:1 或 8:1 数据），以及解串逻辑（用于在输入路径上实现 1:4 或 1:8 数据）。输入路径还包括一个浅 FIFO，以允许将接收到的数据连接到通用互联逻辑中的另一个时钟域。图 2-31 中显示了 RXTX_BITSLICE 的原理图。

输入和输出延迟线路

输入和输出延迟深度分别为 512 个抽头（UltraScale 器件数据手册中以 TODELAY_RESOLUTION [参照 2] 的形式提供了 1 个抽头的延迟。延迟元素可通过 RIU 接口从 BITSLICE_CONTROL 进行控制，或则也可以直接使用 RXTX_BITSLICE 上的延迟控制信号（CLK、CE、INC、LOAD、CNTVALUEIN[8:0]、CNTVALUEOU[8:0]、RST_DLY 和 EN_VTC）从互联逻辑进行控制。

延迟线可以在 TIME 和 COUNT 这截然两种不同的模式下使用。在 TIME 模式下，初始延迟 (DELAY_VALUE) 以 ps 为单位来定义；在 COUNT 模式下，初始延迟按抽头的数量提供。使用 TIME 模式时，内置自校准 (BISC) 控制器将校准并维护延迟线。

延迟线级联

有一个在 RXTX_BITSLICE 中不可用但 RX_BITSLICE 中可用的功能，称为级联。此功能允许 TX_BITSLICE 中未使用的输出延迟线级联到 RX_BITSLICE 中的输入延迟线。由此即可通过长度加倍的延迟线将数据传输到 RX_BITSLICE 解串器寄存器。单个延迟线为 512 个抽头。将输入和输出延迟线级联能够使可用延迟的长度加倍。第 203 页的“扩展延迟控制信号”的 RX_BITSLICE 中详细讨论了此功能。

三态控制

RXTX_BITSLICE 的发射器端以及由此产生的 TX_BITSLICE 发射器端提供了两种可行方法，用于将 IOB 中的输出缓存加以三态化。这两种三态化方法可分别视为：按通道块三态化，以及串行流三态中基于单个半字节的按位三态化。

每个 RXTX_BITSLICE 以及由此导致每个 TX_BITSLICE 都有一个 T 输入。输入采用组合馈通方式将 FPGA 逻辑中生成的三态信号传输到 IOB 中输出缓存的 T 输入。之所以称之为块三态化，是因为输出缓存中的串行输出在一定的位周期内处于三态。当串行输出的三态必须出现在串行流的一个或多个指定位上时，必须使用 BITSLICE_CONTROL.TBYTE_IN[3:0]


图 2-31：RXTX_BITSLICE 原理图





输入与 TX_BITSLICE_TRI 的组合。 TX_BITSLICE_TRI 的输出被布线到 TX_BITSLICE，并通过 TX_BITSLICE 到达输出缓存的三态输入。

TX_BITSLICE_TRI 的输出是串行流，能够连接到单个半字节内的所有 TX_BITSLICE，并以此方式连接到所有三态输出缓存输入。写入 BITSLICE_CONTROL 的 TBYTE_IN 输入的 4 个位可确定串行流中出现的三态。请参阅第 211 页的“TX_BITSLICE_TRI”中有关三态的解释。

FIFO

每个 RXTX_BITSLICE 接收器以及由此导致的 RX_BITSLICE 的接收器都有一个深度为 8 的浅 FIFO。

4 位或 8 位解串数据是使用 FIFO 的位 slice 生成时钟 (FIFO_WR_CLK) 中的 FIFO_WR_CLK 域编写的。

此 FIFO 会在 FIFO_WR_CLK 的上升沿写入 4 位或 8 位解串数据。在解读了来自 FPGA 逻辑端的一些 FIFO 状态信号后，即可读取 FIFO。通过这种方式， FIFO 起到了时钟域交汇元素的作用。如需了解有关 FIFO 的更多信息，请参阅第 170 页的“FIFO 功能”。

RXTX_BITSLICE 接收器功能

接收器设置

如图 2-32 所示，接收器的设置可分为以下几个块：输入延迟元件馈送数据到一组解串器寄存器，以将并行数据写入 FIFO 和时钟生成逻辑中。

输入延迟线始终在信号输入路径中。当不需要输入延迟时，应将延迟的延迟值设置为 0。解串器寄存器分为三个阶段：1:2、 2:4 和 4:8。从此处写入 FIFO 输入。寄存器阶段和 FIFO 写入端所需的所有时钟均在时钟生成逻辑中生成，并由 BITSLICE_CONTROL 输出馈送。 BITSLICE_CONTROL 中的 BISC 控制器使用时钟来进行调整并将时钟与数据对齐。 “BITSLICE_CONTROL” 节中的“原生模式下的时控”部分对此进行了详细讨论。

假设使用数据前向时钟捕获数据：

• 前向时钟必须连接到半字节的 BITSLICE_0。这些是 QBC 或 DBC 球形输入。

• 前向时钟通过 BITSLICE_0 传递到 BITSLICE_CONTROL。• BITSLICE_CONTROL 中的时钟生成器创建必要的时钟，以捕获数据位并将其写入 FIFO。

• BITSLICE_CONTROL 还需要向其 PLL_CLK 输入应用主时钟或参考时钟。

通常，为了实现低抖动和高性能，此时钟由 I/O bank 后面区域中的两个 PLL 之一生成。PLL 的 CLKOUTPHY 输出必须连接到没有时钟缓存的 BITSLICE_CONTROL.PLL_CLK 输入。对于源同步系统，该时钟的频率等于捕获数据的比特率。


图 2-32：接收器原理图





• 解串器使用接收到的前向时钟捕获数据，并将解串后的数据写入 FIFO。

• 用于将数据写入 FIFO 的时钟可作为 FIFO_WRCLK_OUT 以供 FPGA 逻辑使用。尽管每个 RXTX_BITSLICE 都有一个 FIFO_WRCLK_OUT 管脚，但该信号仅在半字节的 BITSLICE_0 上可用。

• FIFO_WRCLK_OUT 可以代替 PLL 或 MMCM 用作 FPGA 中设计的逻辑时钟以及 FIFO 的读取时钟。为此，FIFO_WRCLK_OUT 通过 BUFG 时钟缓存进行传输。

在内部 FIFO 写入时钟的每个上升沿将数据写入 FIFO，并将其作为 FIFO_WRCLK_OUT 反映到 FPGA 逻辑。 FIFO 写入指针按从 0 到 7 递增运行，然后循环，并用新数据填充 FIFO。

以下是从 FIFO 读取已捕获和解串的数据的条件：

• 要从 FIFO 读取数据，它需要一个读取时钟 (FIFO_RD_CLK)。此时钟必须具有与 FIFO_WRCLK_OUT 时钟相同的频率，并且相位未知（同频异相）。 FIFO_WRCLK_OUT 可根据需要或按期望方式用作为 FIFO_RD_CLK。

• 从 FIFO 读取数据的第二个条件是 FIFO_RD_EN 输入为高电平。

注释：当 FIFO_RD_EN 保持为低电平时，读取指针停止。假设写入时钟继续，写入指针将继续递增，导致FIFO_EMPTY - 通常每 8 个 FIFO_WRCLK_OUT 时钟周期匹配一次。通常可观察到 8 周期行为，但不能保证。FIFO_RD_EN 电路应使用 FIFO_EMPTY 的第一次断言无效。

• 当 FIFO 写入和读取指针相等时，意味着写入和读取操作访问 FIFO 中的相同位置，并生成 FIFO_EMPTY 脉冲。该脉冲与 FIFO_RD_CLK 同步，并且需经过 2 个 FIFO_RD_CLK 周期后，才会在 RXTX_BITSLICE 的 FIFO_EMPTY 管脚上显示状态。

RXTX_BITSLICE 中 FIFO 的合法操作示例如下：

1. 将 FIFO_RD_CLK 应用于 FIFO。

2. 使用反相的 FIFO_EMPTY 信号的寄存的版本（由 FIFO_RD_CLK 操作）。 3. 使用此输出可通过 FIFO_RD_EN 输入来启用 FIFO。

以下方法可确保在将数据首次写入 FIFO 后可对其进行读取，并且 FIFO 读取指针永远不会导致 FIFO 生成空状态信号：

1. 首先，写入和读取指针为 0。2. FIFO_EMPTY 状态信号为高电平，表明 FIFO 为空。

3. 读取指针被卡住，因为 FIFO 被禁用。

4. 首次写入数据后，将生成非空情况。

5. 该状态仅在 2 个读取时钟周期后才对应用可用。这意味着写入操作比读取操作提前 2 个时钟周期运行。

6. FIFO_EMPTY 通过在 FIFO_RD_CLK 上工作的寄存器来使用，以启用需要额外 FIFO_RD_CLK 周期的 FIFO。因此，写入操作比读取操作提前 3 个时钟周期运行。

7. 只要对 FIFO 进行数据读写， FIFO_EMPTY 就不会显示为空。

有两个用例：

° 请勿操控 FIFO_RD_EN。它仅限由 FIFO_EMPTY 信号控制。

° 当应用需要忽略来自 FIFO 的数据时，请在应用中禁用捕获寄存器。

要重新启用 FIFO，请在应用 FIFO_RD_EN 之前等待 FIFO_EMPTY 产生脉冲（低 - 高 - 低）。这与从步骤 2 开始的编号列表的顺序相符。

所需频率的计算

示例 1

• 源同步 DDR 接口（数据 + 时钟）为 1250 Mb/s。° 对于接收前向时钟的位 slice， RX_DATA_TYPE = DATA_AND_CLOCK

• 在 1250 Mb/s 下得到频率为 625 MHz 的前向时钟。





° 该时钟用于捕获数据位。连续时钟可以选择用作 PLL 时钟输入。

• BITSLICE_CONTROL 需要一个 PLL_CLK 时钟，该时钟等于接收信号的数据速率。

° PLL 必须为 BITSLICE_CONTROL 提供 1250 MHz 时钟。

• 8 位接收器需要 FIFO_RD_CLK，如等式 2-4 所示：

前向时钟/ 4 = 156.25 MHz 等式 2-4

• 4 位接收器需要 FIFO_RD_CLK，如等式 2-5 所示：

前向时钟/ 2 = 312.5 MHz 等式 2-5

示例 2

• 异步接口（仅数据）为 1250 Mb/s。° RX_DATA_TYPE = SERIAL

• 时钟需要由 PLL 或 MMCM 传送。

• 要对 1250 Mb/s 的数据进行采样，需要 625 MHz 的 DDR 时钟。

° PLL/MMCM 必须向 BITSLICE_CONTROL 提供 625 MHz 时钟。

• 8 位接收器需要 FIFO_RD_CLK，如等式 2-6 所示： DDR (PLL/MMCM) 时钟/ 4 = 156.25 MHz 等式 2-6

• 4 位接收器需要 FIFO_RD_CLK，如等式 2-7 所示： DDR (PLL/MMCM) 时钟/ 2 = 312.5 MHz 等式 2-7

原生输入延迟类型用法

FIXED 模式

设置为 FIXED 的 DELAY_TYPE 属性选择通过输入延迟线的固定延迟，并由 DELAY_VALUE 和 DELAY_FORMAT 属性确定。当 DELAY_FORMAT 设置为 TIME 时，延迟线中加载的值以 ps 为单位。当 DELAY_FORMAT 设置为 COUNT 时，延迟线中加载的延迟值为抽头数。

• 当 DELAY_FORMAT 为 TIME 时，必须将 RXTX_BITSLICE.EN_VTC 拉高，以便延迟随着电压和温度的变化自动更改抽头数量，以确保延迟按请求的时间（以 ps 为单位）保持不变。

• 将 DELAY_FORMAT 设置为 COUNT 时，RXTX_BITSLICE.EN_VTC 必须为低电平。在 COUNT 模式下，延迟不针对电压和温度进行补偿。

VARIABLE 模式

将 DELAY_TYPE 属性设置为 VARIABLE 即可选择可变抽头延迟线（表 2-13）。在 VARIABLE 模式下，可使用 CE 和 INC 管脚按抽头手动递增或递减延迟线抽头（INC/DEC 每次递增或递减 1 个抽头）。通过设置 CE = 1 和 INC = 1 可递增抽头延迟，或者通过设置 CE = 1 和 INC = 0 可递减抽头延迟。递增/递减操作取决于 UPDATE_MODE 属性（请参阅图 2-33）。在延迟更改命令期间， RXTX_BITSLICE.EN_VTC 管脚应保持低电平，以确保停止任何自动调整。

要在使用 TIME 模式时递增/递减延迟线，请执行以下操作：

1. 断言 RXTX_BITSLICE.EN_VTC 管脚无效（低电平）。


3. 使用 CE 和 INC 端口可递增或递减延迟线。


5. 断言 RXTX_BITSLICE.EN_VTC 管脚有效。

在 COUNT 模式下， RXTX_BITSLICE.EN_VTC 端口始终为低电平。使用之前的 TIME 模式过程：步骤 2 至步骤 4。





有关图 2-33 的注释：

• 在时钟事件 7 的上升沿， CE 和 INC 都为高电平。当前抽头数量递增 1，因为 INC 信号在 2 个时钟周期内为高电平，而 CE 仅在 1 个周期内为高电平。 UPDATE_MODE = ASYNC。新设置以 Val_x + 1 表示。

• 在时钟事件 13 的上升沿，CE 为高电平， INC 为低电平。延迟线递减 1 个抽头。DATAOUT 再次占据了第一个加载值的位置。

• 在时钟事件 19 的上升沿， CE 和 INC 都为高电平。当前抽头数量递增 1，因为 INC 信号在两个时钟周期内为高电平，而 CE 仅在一个周期内为高电平。 UPDATE_MODE = ASYNC。新设置以 Val_x + 1 表示。

VAR_LOAD 模式

当 DELAY_TYPE 属性设置为 VAR_LOAD 时，可以使用 CE 和 INC 输入更改延迟线。或者 CNTVALUEIN、CNTVALUEOUT 和 LOAD 管脚可用于并行加载延迟线抽头选择。CE 和 INC 输入基于抽头来更改延迟线，而 COUNTVALUEIN/OUT 总线允许动态更改延迟线，这意味着将 CNTVALUEIN 输入中的值加载到延迟线中的任何抽头时，可以将一个延迟线抽头设置传递到另一个完全不同的值。


在两种模式下，都可以从 CNTVALUEOUT 总线读取抽头数量，并且如有必要，可以通过 CNTVALUEIN 总线或 INC 端口进行更改。

注释：

• 使用 INC/CE 输入管脚递增或递减延迟线时，请使用 VARIABLE 模式的说明。 • 对于 IDELAY 和 ODELAY，用于计算值以更新延迟线的 VAR_LOAD 过程不同。 • 对于 TIME 和 COUNT 模式，用于更新延迟线的 VAR_LOAD 过程不同。

当 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 TIME 时，更新延迟线的过程如下所示（请参阅图 2-21）：

表 2-20：当 DELAY_TYPE = VARIABLE 时的 RXTX_BITSLICE 控制管脚

EN_VTC CLK LOAD CE INC 抽头设置

1 1/0 X X X 不支持，当 LOAD、CE 和 INC 处于活动状态时，EN_VTC 必须为低电平。

0 0 X X X 不变

0 1 0 0 X 不变

0 1 0 1 1 当前值 + 1 个抽头(1)

0 1 0 1 0 当前值 + -1 个抽头(1)

0 1 0 0 0 不变

注释：

1. 值取决于 UPDATE_MODE 属性。请参阅图 2-33。X-Ref Target - Figure 2-33






1. BITSLICE_CONTROL.DLY_RDY 变为高电平后，必须将 BITSLICE_CONTROL.EN_VTC 拉高。

2. BITSLICE_CONTROL.VTC_RDY 变为高电平后，将 RXTX_BITSLICE.EN_VTC 设为低电平以修改延迟线。







9. 对于连续负载，请等待 5 个时钟周期，然后再返回到步骤 7。 10. 等待至少 10 个时钟周期。

11. 将 RXTX_BITSLICE.EN_VTC 重新拉高。


当 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 COUNT 时，更新延迟线的过程如下：

1. BITSLICE_CONTROL.DLY_RDY 变为高电平后， RXTX_BITSLICE.EN_VTC 保持低电平。






7. 对于连续负载，请等待 5 个时钟周期，然后返回到步骤 5。

要计算写入延迟线的新值，必须了解以下内容：

• 一个延迟线有 512 个抽头，并且至少为 1250 ps。• 单个抽头的延迟范围在 UltraScale 器件数据手册 [参照 2] 中指定。

• 配置 FPGA.bit 文件并且基于半字节的 BISC 引擎运行后，才会校准延迟线。因此，在 FPGA 中单个抽头的实际延迟是未知的。

• 在 TIME 模式下：

° 设计属性中的初始 DELAY_VALUE 必须以 ps 为单位提供。

° 之后，可以通过在初始延迟设置中写入以抽头数量形式表示的值，来修改此设置。 • BISC 过程使用输入延迟线的多个抽头来消除数据和时钟路径之间的延迟差异，然后再到达接收器的第一个数据捕

获触发器。此延迟称为 Align_Delay。完成此过程是为了让 BISC 将时钟与数据对齐。 • Align_Delay 为介于 45 到 65 个抽头之间的值。平均为 50 到 54 个抽头。

• 当全部写入 0 值时或者如果写入的抽头数量小于报告的 Align_Delay 值，则调整的 Align_Delay 会受到影响。

• 输出延迟线没有此对齐延迟。

• BISC 进程始终在后台运行以补偿电压和温度变化。

• 在 COUNT 模式下：

° 设计属性中提供的初始 DELAY_VALUE 必须以抽头数为单位。

° 不使用 BISC 程序，且抽头的实际延迟值不可知。

° 延迟线没有电压和温度补偿，因为不运行 BISC。° 必须使用至少有 512 个抽头延迟的延迟线。

° 测量和调整必须以抽头数为单位来计算。例如：





- 数据眼的测量以 450 个抽头来表示。

- 两个数据眼之间的抖动以 31 个抽头来表示。

当 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 COUNT 时，在裸机模式下使用延迟线，因为仅延迟线的抽头深度或数量才有重要意义（对于 UltraScale 器件，其值为 512）。

因此，这是使用 COUNT 模式的设计需要考虑的唯一参数。测量数据、时钟或选通眼的值以抽头数量来表示，而不提供其表示的延迟。因此，没有必要计算单个抽头的延迟以及延迟线上可供用户使用的全部 512 个抽头的延迟。

当 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 TIME 时，如果必须在延迟线中设置新的延迟时间，则必须测量 Align_Delay 并计算出单个抽头的延迟。必须使用两条输入延迟线来计算单个抽头的延迟值。

• 当使用单端输入时，需要 2 个输入来计算单个抽头的延迟，因为在带有输入缓存 (IBUF) 的每个输入焊盘后面都有一个具有输入延迟线和串并转换引擎的 RXTX_BITSLICE 或 RX_BITSLICE （图 2-34）。

• 使用差分输入时，单个数据通道输入可用于计算单个抽头的延迟。差分输入占用 2 个焊盘，因此覆盖了 2 个 RXTX_BITSLICE。当使用普通差分输入缓存 (IBUFDS) 时，仅使用两个 RXTX_BITSLICE 中的第 2 个。当使用带差分输出 (IBUFDS_DIFF_OUT) 的差分输入缓存时，可以使用 2 个输入焊盘覆盖的 2 个 RXTX_BITSLICE。这是测量单个差分数据通道的单个抽头值的解决方案（图 2-34）。

测量 Align_Delay 并使用两个 IDELAYS 过程计算 1 个抽头延迟：

1. 在 HDL 设计中，对于偶数位 slice，请将 DELAY_VALUE 设置为 0。2. 在 HDL 设计中，对于奇数位 slice，请将 DELAY_VALUE 设置为较大的非零值，例如 700 ps。3. 下载设计并在 FPGA 中运行时，读取两条延迟线的 CNTVALUEOUT，并将获得的抽头数量存储在一组寄存器中。

4. 来自偶数位 slice 的抽头值为 Align_Value，来自奇数位 slice 的抽头值则为总延迟值（Align_Value +请求的值），称为 Total_Value。

5. 在此情况下，请求的延迟值为 700 ps，表示为等式 2-8：Total_Value - Align_Value = n 个抽头等式 2-8

6. 因此，单个抽头的延迟就等于等式 2-9：奇数通道 DELAY_VALUE/n 个抽头 = 单个抽头等式 2-9

7. 等式 2-10 中显示的新 CNTVALUEIN 值将用于写入抽头中所使用的一条或多条延迟线：


图 2-34：两个单端或一个差分 RX 通道





CNTVALUEIN = (所需的延迟/单个抽头) + Align_Value 等式 2-10

8. 使用延迟线更新过程将此新值写入延迟线。

或者使用输入延迟和输出延迟来测量单个抽头延迟和 Align_Delay：

1. 在 HDL 中，将输入延迟的 DELAY_VALUE 设置为某个值，并记录该延迟 (INPUT_DELAY_CNT)。2. 在 HDL 中，将输出延迟的 DELAY_VALUE 设置为相同的值，并记录该延迟 (OUTPUT_DELAY_CNT)。3. 由于 ODELAY 不需要 Align_Delay，因此可以立即计算出每个抽头的延迟（等式 2-11）：

DELAY_VALUE/OUTPUT_DELAY_CNT = 1 个抽头 [ps/tap] 等式 2-11

4. 等式 2-12 中显示了 Align_Delay 所需的抽头数量：

INPUT_DELAY_CNT - OUTPUT_DELAY_CNT = Align_Delay [抽头数量] 等式 2-12

5. 现在可以根据需要设置 CNTVALUEIN （等式 2-13）：

CNTVALUEIN = （所需的延迟/1 个抽头） + Align_Delay 等式 2-13

提示：使用 IBUFDS_DIFF_OUT 时，两个 RXTX_BITSLICE 或 RX_BITSLICE 均可用于捕获数据。偶数位 slice 用于捕获差分数据通道的 p 侧；奇数位 slice 用于捕获 n 侧。要在 FPGA 逻辑中使用 n 侧数据，请将位 slice 的数据输出反相。

FIFO 功能

FIFO 由以下信号控制：FIFO_RD_CLK、 FIFO_RD_EN、 FIFO_EMPTY 和 FIFO_WRCLK_OUT。来自 FIFO 的数据可通过 Q[7:0] 管脚获得。控制 FIFO 行为的属性是 RX_DATA_WIDTH 和 FIFO_SYNC_MODE。表 2-22 和表 2-23 中讨论了所有这些内容。

RX_DATA_WIDTH 是对整个接收器起作用的属性。当设置为 4 时，FIFO 在管脚 Q[3:0] 处输出数据，并且在 Q5 管脚上提供一个模拟接收器串行输入的信号。如果 RX_DATA_WIDTH 为 8，则 FIFO 传递 8 位数据，并且模拟的串行数据输出不可用。仅限 RX_BITSLICE 和 RXTX_BITSLICE 才支持此 Q5 串行数据。不支持 ISERDES。

将 FIFO_SYNC_MODE 设置为 FALSE，以将 FIFO 用作时钟域交汇元素。此模式允许从接口时钟域捕获的数据成功跨越到互联逻辑时钟域。通过 FIFO 的典型时延等于 2 个时钟周期（在计算额外的 FIFO 启用周期时为 3 个），但是根据设计的不同，时延也可以是 8 个读取时钟周期。表 2-21 描述了 FIFO 的时钟和控制输入的行为。

表 2-21：FIFO 的时钟和控制输入的行为

时钟或控制输入行为

FIFO_WRCLK_OUT

该时钟可用作 FIFO 的读取时钟。捕获数据的时钟在 BITSLICE_CONTROL 和RXTX_BITSLICE 原语内部生成。这些内部生成的时钟之一，即分频后的采样时钟，是用于将数据写入 FIFO 的时钟（称为 FIFO_WR_CLK）。该时钟的副本作为位 slice 的FIFO_WRCLK_OUT 输出提供。每个位 slice 都有一个 FIFO_WRCLK_OUT 输出管脚，但是只有半字节位置 0 的位 slice 可以布线和使用此时钟。

FIFO_RD_CLK

这是用于将数据拉出 FIFO 的时钟。它需要具有与 FIFO_WR_CLK 相同的频率，但是FIFO_RD_CLK 和 FIFO_WRCLK_OUT 时钟之间无需相位关系。FIFO 读取时钟可以由同一半字节、字节或 I/O bank 中的 BITSLICE_0 的 FIFO_WRCLK_OUT 提供，也可以由 PLL 或MMCM 生成时钟提供。该时钟通过 FPGA 中的常规时钟信号线来进行布线，并且需要一个时钟缓存（BUFG、 BUFGCE 或其它）。

FIFO_RD_EN

该管脚必须为高电平才能读取 FIFO。当该输入管脚保持低电平时， FIFO 输出每 8 个FIFO_RD_CLK 周期显示一次新数据。这是因为 FIFO_RD_EN 锁定 FIFO 的读取指针，而写入指针随着接收器内部的每次写入操作而递增。当写入指针到达第 8 个指针位置时，它将循环回到位置 0 并继续。由于读取指针被锁定，因此新数据出现在位 slice 的输出管脚上。此时将检测到空情况并生成 FIFO_EMPTY 状态。





表 2-21 中描述的行为显示在图 2-35 中。

FIFO 可用于在不同接收器的 Q 管脚处对齐数据。当在 I/O bank 中将 FIFO_WRCLK_OUT 用作 FIFO_RD_CLK 时，方法是：

• 使用离接收时钟的位 slice 远的已用位 slice 的反相 FIFO_EMPTY 信号，生成 FIFO_WRCLK_OUT 并通过触发器连接到已用位 slice 的所有 FIFO_RD_EN 输入。

注释：远表示时钟基干末尾的位 slice。如图 2-36 所示，时钟到达 byte_2 的低半字节，并通过字节间和半字节间的基干传递到 byte_0 的高半字节。

• 时钟速率较高时，时序收敛可能较难以达成。可通过添加流水线解决此问题。

当存在多个时钟/选通时，方法是：

• 使用 NOR 门通过触发器组合所有已用位 slice 的 FIFO_EMPTY 信号，作为所有已用位 slice 的 FIFO_RD_EN 的输入。

• NOR 门会等待后一个 FIFO_EMPTY 转换为低电平，然后再通过触发器来触发 FIFO_RD_EN （请参阅图 2-36）。

注释：

• 为了实现静态时序，使用 FIFO_WRCLK_OUT 时，应在时序约束中指定生成时钟。例如，假设 DATA_WIDTH = 4 (RX_BITSLICE)，且名为 rx_clk_in 的端口上有一个 500 MHz 的采样时钟。此外，假设实例 rx_clock_bitslice_inst（位于半字节 0 位）具有 DATA_TYPE = DATA_AND_CLOCK (RX_BITSLICE) 属性且 SERIAL_MODE = FALSE (BITSLICE_CONTROL)。

以下 XDC 示例为 FIFO_WRCLK_OUT 管脚生成了所需的生成时钟：

create_clock -name rx_clk -period 2.000 -waveform {0.000 1.000} [get_ports rx_clk_in]

FIFO_EMPTYFIFO 为空时，此输出为高。当数据写入 FIFO 且写入点和读取点访问 FIFO 中的相同位置时，将检测到空状态并通过 FIFO_EMPTY 管脚发出信号。 FIFO 空状态在 FIFO_RD_CLK 上同步，因此需要经过 2 个 FIFO_RD_CLK 周期才能使 FIFO_EMPTY 管脚改变状态。该机制确保在正常操作中，写入指针始终在读取指针之前运行。

表 2-21：FIFO 的时钟和控制输入的行为（续）

时钟或控制输入行为


图 2-35：接收器 FIFO 的原理图视图





create_generated_clock -divide_by 2 -source [get_ports rx_clk_in] -name fifo_wrclk rx_clock_bitslice_inst/FIFO_WRCLK_OUT

• 在 BITSLICE_CONTROL.VTC_RDY 变为高电平后，好在 FPGA 中启用应用逻辑。 VTC_RDY 信号表明 I/O 接口状态为已初始化且已启动并正在运行。

• FIFO_WRCLK_OUT 时钟需要使用 BUFG 时钟缓存。即使可以将 FIFO_WRCLK_OUT 时钟直接连接到 HDL 中的 FIFO_RD_CLK 也是如此，因为 Vivado 工具会自动插入 BUFG 时钟缓存。

• 为了确保所有 RX 位 slice 开始对齐，应停止 rx_clk_in (FIFO_RD_CLK) [ （即上例中的 rx_clk_in） ]，直到断言 RX VTC_RDY 信号有效为止。

• 如果在 RX 退出复位状态时可以控制 TX，则应停止 RX 端的 CLK，直到断言 RX VTC_RDY 信号有效为止。

• 如果无法控制 TX 端，则需要在 RX 端实现一个比特滑动 (bitlip) 模块，以确保所有通道都能根据需要实现对齐。

注 1：当使用单个时钟或选通时，请在远位 slice 的 FIFO_EMPTY 路径中使用反相器进行触发，而不要使用 NOR 门。

注 2：当使用多个时钟或选通时，请使用 NOR 门将所有使用的 BITSLICES 的 FIFO_EMPTY 信号组合到触发器的路径中。


图 2-36：FIFO 作为位 slice 输出同步器（多个时钟或选通）





如图 2-37 和图 2-38 中所示，通过 FIFO 的时延取决于 FIFO_RD_CLK。当写入 (write) 指针的更新时间相对于 FIFO_RD_CLK 较早时，通过 FIFO 的时延较短。


图 2-37：RX_BITSLICE FIFO， DATA_WIDTH = 8





RXTX_BITSLICE 发射器功能

发射器设置

RXTX_BITSLICE 中的发射器具有 8 位输入并行寄存器。在 4 位模式下，仅限使用位 [3:0] 来存储逻辑数据。在内部生成的时钟上执行并行数据的捕获和 RXTX_BITSLICE 中寄存器的时控。为了创建这些时钟，RXTX_BITSLICE 的发射器端使用高速 PLL 生成的主时钟 (PLL_CLK)。请遵循针对 BITSLICE_CONTROL 原语所描述的“原生模式初始化和复位”过程进行操作。

8 位输入寄存器将多路复用降为已寄存的 4 位输入，然后降为已寄存的 2 位值。这两个数据位通过多路复用器传递，并寄存到输出延迟线中。输出延迟线连接到 IOB 中的输出缓存（图 2-39）。

RXTX_BITSLICE 具有环回属性，允许延迟线输出处的发射器输出环回到延迟线输入处的接收器。

注释：对于调试和控制应用，这是一个非常有用的选项。


图 2-38：RX_BITSLICE FIFO， DATA_WIDTH = 4





两种可能的三态都正在通过发射器进行传递（图 2-39）。选定的三态选项由 TBYTE_CTL 属性在发射器中进行设置。

• 发射器在提供给 BITSLICE_CONTROL.PLL_CLK 输入的高速时钟上进行操作。在 BITSLICE_CONTROL 原语中，时钟生成器可确保生成发射器的所有时钟。

• 好由同一时钟区域中 I/O bank 后面的两个 PLL 之一生成 PLL_CLK。当按照 “BITSLICE_CONTROL” 部分的“原生模式初始化和复位”章节操作时， FPGA 互联和内部 RXTX_BITSLICE 时钟将对齐。

• 传递给 RXTX_BITSLICE.D 输入的数据在位 slice 中被捕获，并通过 BITSLICE_CONTROL 中生成的时钟以串行方式传输到位 slice 输出。

• 此数据（8 位或 4 位宽）将以串行方式按所应用的 BITSLICE_CONTROL.PLL 时钟的速率进行发射。

• RXTX_BITSLICE 或 TX_BITSLICE 的发射器部分通常用于以串行方式发射数据位，但是当位 slice D 输入被拉至静态时，可以生成和发射任何预计的信号格式。当 D[7:0] 或 D[3:0] 输入被拉至 10101010 或 1010 时，将生成 50/50 时钟模式。

• 每个发射器中的 OUTPUT_PHASE_90 属性都有助于生成相位对齐的数据和时钟或 90 度移位的数据或时钟设置。

通过发射器的时延：

• 当 OUTPUT_PHASE_90 = FALSE 时，等式 2-14 中显示了对应 8 位数据将 8 个并行位加载到第一个串行输出位的时延（图 2-40）：

T + (13/16)T = latency 等式 2-14

其中 T 是并行负载或互联逻辑时钟的周期，等式 2-15 中显示了对应 4 位数据的公式（请参阅图 2-41）：T + (5/8)T = latency 等式 2-15

• 当 OUTPUT_PHASE_90 = TRUE 时，等式 2-16 中显示了对应 8 位数据将 8 个并行位加载到第一个串行输出位的时延（图 2-40）：

T + (14/16)T = latency 等式 2-16

其中 T 是并行负载或互联逻辑时钟的周期，等式 2-17 中显示了对应 4 位数据的公式（图 2-41）：1T + (6/8)T = latency 等式 2-17

其中 T 是并行负载或 FPGA 逻辑时钟的周期。


图 2-39：RXTX_BITSLICE 发射器原理图






图 2-40：TX_BITSLICE 时延， DATA_WIDTH = 8





对于 TX_BITSLICE，架构时钟不直接连接到 TX_BITSLICE。 PLL 和 BITSLICE_CONTROL 会创建一个分频时钟。当 DATA_WIDTH = 4 时，分频时钟会发生反相。时钟发射与数据发射是类似的操作，因此必须遵循相同的时控规则：

° 可以从半字节内的任意 RXTX_BITSLICE 中发射时钟。

° 生成时钟取决于在发射器的 D[7:0] 管脚上应用的模式。

° 例如，当应用 01010101 时，将生成频率等于 RXTX_BITSLICE.PLL_CLK 一半的 50/50 时钟。

• 假设所需输出数据速率为 1250 Mb/s，并且还必须生成一个时钟。

° 1250 Mb/s 需要 PLL 生成的 1250 MHz 高速时钟，该时钟连接到 BITSLICE_CONTROL.PLL_CLK。


图 2-41：TX_BITSLICE 时延， DATA_WIDTH = 4





原生输出延迟类型用法

FIXED 模式

设置为 FIXED 的 DELAY_TYPE 属性选择通过输出延迟线的固定延迟，并由 DELAY_VALUE 和 DELAY_FORMAT 属性确定。当 DELAY_FORMAT 设置为 TIME 时，延迟线中加载的值以 ps 为单位。当 DELAY_FORMAT 设置为 COUNT 时，延迟线中加载的延迟值为抽头数。

• 当 DELAY_FORMAT 为 TIME 时，必须将 RXTX_BITSLICE.EN_VTC 拉高，以便延迟随着电压和温度的变化自动更改抽头数量，以确保延迟按请求的时间（以 ps 为单位）保持不变。

• 将 DELAY_FORMAT 设置为 COUNT 时，在 Count 模式下 RXTX_BITSLICE.EN_VTC 必须为低电平。这样，延迟就不会针对电压和温度进行补偿。

VARIABLE 模式

将 DELAY_TYPE 属性设置为 VARIABLE 即可选择可变抽头延迟线（第 143 页的表 2-13,）。在 VARIABLE 模式下，可使用 CE 和 INC 管脚按抽头手动递增或递减延迟线抽头（INC/DEC 每次递增或递减 1 个抽头）。通过设置 CE = 1 和 INC = 1 可递增抽头延迟，或者通过设置 CE = 1 和 INC = 0 可递减抽头延迟。递增/递减操作取决于 UPDATE_MODE 属性（请参阅图 2-42）。

在延迟更改命令期间， RXTX_BITSLICE.EN_VTC 管脚应保持低电平，以确保停止任何自动调整。

注释：每个位 slice 的输入和输出延迟共享同一延迟率寄存器（请参阅表 2-52）。延迟率寄存器可确保根据参考时钟频率正确校准输入延迟。输出延迟必须与输入延迟匹配，以实现输出延迟的佳校准精度。

要在使用 TIME 模式时递增/递减延迟线，请执行以下操作：

1. 断言 RXTX_BITSLICE.EN_VTC 管脚无效（低电平）。


3. 使用 CE 和 INC 端口可递增或递减延迟线。


5. 断言 RXTX_BITSLICE.EN_VTC 管脚有效。

在 COUNT 模式下使用延迟线时， RXTX_BITSLICE.EN_VTC 端口始终为低电平。在此 VARIABLE 模式部分中，从步骤 2 到步骤 4 始终使用 TIME 模式流程。

VAR_LOAD 模式







当 DELAY_TYPE 属性设置为 VAR_LOAD 时，可以使用 CE 和 INC 输入更改延迟线，或者可以使用 CNTVALUEIN、CNTVALUEOUT 和 LOAD 管脚并行加载延迟线抽头选择。使用这些输入，每次更改时，延迟线抽头数量的可变范围为 1 到 8 个。


在这两种模式下，抽头数量可从 CNTVALUEOUT 总线读取，并可按需通过 CNTVALUEIN 总线或 CE 和 INC 端口进行更改。

注释：对于输入和输出延迟线，用于计算值以更新延迟线的过程不同。对于 TIME 和 COUNT 模式，用于计算值以更新延迟线的过程不同。

如果 DELAY_TYPE 为 VAR_LOAD 且 DELAY_FORMAT 为 TIME/COUNT，则更新延迟线的过程如下（图 2-21）：

1. BITSLICE_CONTROL.DLY_RDY 变为高电平后，必须将 BITSLICE_CONTROL.EN_VTC 拉高。

2. BITSLICE_CONTROL.VTC_RDY 变为高电平后，将 RXTX_BITSLICE.EN_VTC 设为低电平以修改延迟线。





a. 将当前抽头位置 (Org_Val) 递增或递减 8 个抽头，以实现无毛刺转换。跳动高于 8 个抽头可能会导致延迟线跳动，从而导致数据毛刺。注释：对于后一次传输，所需抽头数量可能少于 8 个。



d. 检查是否达到新的延迟线值 (New_Val)。- 如果不为 0，请从步骤 a 继续。

- 如果已达到，请从步骤 7 继续。

或




d. 递减 Dif_Val 并检查它是否为 0。- 如果不为 0，请从步骤 a 继续。


图 2-43：VAR_LOAD 模式， UPDATE_MODE = ASYNC






8. 将 RXTX_BITSLICE.EN_VTC 拉回高电平。






RXTX_BITSLICE 端口

RXTX_BITSLICE 原语显示在图 2-44 中。在此图中，黑色代表输入，灰色代表输出。表 2-22 列出了 RXTX_BITSLICE 端口。


图 2-44：RXTX_BITSLICE 原语





表 2-22 列出了 RXTX_BITSLICE 端口。

表 2-22：RXTX_BITSLICE 端口

端口功能(1) I/O 同步时钟域描述

DATAIN I/ORX 输入异步

这是来自 IOB 的输入信号。当差分输入缓存与单个输出一起使用时（例如 IBUFDS），将使用与差分对P 侧相邻的 RX_BITSLICE。如果使用具有互补输出的差分输入缓存（例如 IBUFDS_DIFF_OUT），则对 P和 N 输入都使用相邻的 RX_BITSLICE。从 IOB 传入的信号可以是数据、时钟或选通，由RX_BITSLICE 上的 DATA_TYPE 属性选择。

当配置为仅时钟或同时包含时钟和数据时， DATAIN是传入的选通/时钟，它通过 RX_BITSLICE 转发到BITSLICE_CONTROL，以创建到其它 RX_BITSLICE 的时钟，用于捕获数据。此选通/时钟位 slice 必须位于QBC 或 DBC IOB site 上，该 site 始终位于半字节中的位 slice 位置 0 处。如需了解有关详情，请参阅“BITSLICE_CONTROL”章节中的第 232 页的“原生模式下的时控”。当来自 IOB 的传入信号仅含数据时，它可以位于半字节中的任何位 slice 位置。

Q[7:0] RXFPGA 输出 FIFO_RD_CLK

来自 RX FIFO 的解串（并行）输出数据连接至互联逻辑。

如果 DATA_WIDTH = 4，Q[3:0] 会输出捕获的数据。Q[7:4] 可以保持为未连接状态，而 Q5 则表示到达DATAIN 的串行数据流。注释：对于 BITSLICE 0 和 6（高半字节 BITSLICE 0），只有在断言 DLY_RDY 有效后，才能使用从 DATAIN 到 Q5 的布

线。

如果 DATA_WIDTH = 8，则 Q[7:0] 代表捕获的 8 位串行数据，并且从 DATAIN 到 Q5 的布线不可用。

RX_RST RXFPGA 输入异步

复位接收端 (RX_BITSLICE) 逻辑、异步断言有效和同步断言无效，并且为高电平有效。断言 RST 有效时，Q 复位为 0。如需了解更多信息，请参阅“原生模式初始化和复位”。

RX_CLK RXFPGA 输入异步

用于控制 RX_LOAD、 RX_CE 和 RX_INC 的延迟线时钟。接收器逻辑中延迟线元素的所有控制输入均与时钟输入 (RX_CLK) 同步。如果在 VARIABLE 或VAR_LOAD 中配置了延迟，则必须将时钟连接到该端口。RX_CLK 可局部反相，并且必须由全局时钟缓存提供。

RX_CE RXFPGA 输入 RX_CLK 用于延迟线寄存器锁定的时钟使能。

RX_RST_DLY RXFPGA 输入

异步（同步断言为 RX_CLK 无效）

接收器逻辑中延迟线组件的复位端口。将内部延迟线复位为 RX_DELAY_VALUE 中定义的值。





RX_INC RXFPGA 输入 RX_CLK

递增/递减由使能信号 (RX_CE) 控制。仅当延迟线处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 CE 保持高电平，延迟线就会在每个时钟(RX_CLK) 周期内递增或递减 1 个抽头。RX_INC 的状态可判定延迟线是递增还是递减：RX_INC = 1 递增；RX_INC = 0 递减，与时钟 (RX_CLK) 同步。如果RX_CE 为低电平，则通过延迟线的延迟不会改变（与RX_INC 的状态无关）。

延迟线上的可编程延迟抽头将卷绕。当达到后一个抽头延迟 (RX_CNTVALUEOUT = 511) 时，后续递增函数将返回到抽头 0。递减函数也是如此：从 0 开始递减，直至抽头 511 为止。

RX_LOAD RXFPGA 输入 RX_CLK

在 VAR_LOAD 模式下且 RX_UPDATE_MODE =ASYNC 时，延迟线加载端口 RX_LOAD 会将RX_CNTVALUEIN 设置的值加载到延迟线中。RX_CNTVALUEIN[8:0] 上显示的值是新的抽头值。RX_LOAD 信号为高电平有效信号，并与输入时钟信号 (RX_CLK) 同步。在对 RX_CNTVALUEIN 总线应用新值之后，请等待至少 1 个 RX_CLK 时钟周期，然后再应用 LOAD 信号。RX_LOAD 操作期间，RX_CE 必须保持低电平。

RX_EN_VTC RXFPGA 输入异步

启用电压、温度和工艺校准/补偿。

高电平：允许 BITSLICE_CONTROL 在 VT 上保持恒定的延迟。BITSLICE_CONTROL.EN_VTC 必须为高电平(HIGH)，才能启用 VT 补偿。

低电平：禁用 VT 补偿。

使用 TIME 模式时，初始内置自校准 (BISC) 期间必须将 RX_EN_VTC 信号拉高。

使用 COUNT 模式时，必须将 RX_EN_VTC 信号拉低。

在半字节中，如果在 TIME 和 COUNT 模式下同时使用位 slice，对于在 TIME 模式下使用的位 slice，必须将 RX_EN_VTC 拉高，对于在 COUNT 模式下使用的位 slice，必须将其拉低。

RX_CNTVALUEIN[8:0] RXFPGA 输入 RX_CLK

RX_CNTVALUEIN 总线用于动态更改可加载的抽头值。RX_CNTVALUEIN 中的 9 位值是所需的抽头数。仅当 RX_EN_VTC 为低电平时，才能应用新的RX_CNTVALUEIN 值。请在应用新 RX_CNTVALUIN后的 1 个时钟周期后再应用 RX_LOAD 脉冲。

好在应用新值后的 1 个时钟周期后再应用 LOAD信号。每次更改时，延迟线抽头数量的可变范围为 1到 8 个。

RX_CNTVALUEOUT[8:0] RXFPGA 输出 RX_CLK

RX_CNTVALUEOUT 管脚用于报告当前抽头值，并读出当前延迟中的抽头数量。仅当 RX_EN_VTC 为低电平时，才应对 RX_CNTVALUEOUT 进行采样。

FIFO_RD_CLK RXFPGA 输入异步

使用 FIFO_RD_CLK 信号从 FIFO 中读取解串的接收数据。FIFO 读取时钟可以由 PLL/MMCM 生成，也可以来自 FIFO_WRCLK_OUT 输出。

如需了解更多信息，请参阅第 170 页的“FIFO 功能”。

表 2-22：RXTX_BITSLICE 端口（续）






FIFO_RD_EN RXFPGA 输入 FIFO_RD_CLK

启用从 RX FIFO 的高电平有效开始执行读取操作。当此信号为低电平时， FIFO 读取指针保持在同一位置。这样的效果是， Q 输出每 8 个时钟周期显示一次新数据。请参阅第 170 页的“FIFO 功能”。

FIFO_EMPTY RXFPGA 输出 FIFO_RD_CLK

对应此位的 FIFO 空标志。当 FIFO 写入指针和读取指针相同时，此信号即为高电平。

完成反相并寄存后，将 FIFO_EMPTY 连接到FIFO_RD_EN 以从 FIFO 获取连续数据流。

FIFO_WRCLK_OUT RXFPGA 输出

PLL_CLK （用于 SERIAL_MODE）

或 DQS_IN （用于源同步接口）

(BITSLICE_CONTROL)

该信号仅对位于半字节 BITSLICE 0 的位 slice 有效。这些用于其它位置的位 slice 的管脚在 FPGA 中没有布线。

FIFO_WRCLK_OUT 是位 slice 内部 FIFO_WR_CLK 的副本。它是数据采样时钟/选通的分频版本。该时钟将位 slice 中的解串并行数据写入 FIFO。注释：建议仅限有经验的设计师才能使用此端口。

如需了解有关其它时序约束的描述，请参阅第 170页的“FIFO 功能”。

D[7:0] TXFPGA 输入

PLL_CLK(BITSLICE_CONTROL)

来自互联逻辑的并行传入数据，可供传输。宽度由TX_DATA_WIDTH 属性确定，可以为 8 或 4。如果TX_DATA_WIDTH 为 4，则使用 D[3:0]，并且 D[7:4]应绑定到 0。

T TXFPGA 输入异步

T 用于将通过 TX_BITSLICE 的组合路径分配给输出缓存的三态管脚。

当三态控制源自互联逻辑时，必须使用 T 端口。可以将位 slice 的 T 输入的使用视为串行比特流的块三态。半字节中的每个 TX_BITSLICE 都有一个 T 输入，这意味着一个字节有 13 个 T 输入（1 个字节 = 2 个半字节）

TBYTE_IN TXFPGA 输入


TBYTE_IN 是 RXTX_BITSLICE 的 TX_BITSLICE 侧的输入，位宽为 1。使用此三态时，必须使用TX_BITSLICE_TRI 组件来对 BITSLICE_CONTROL 的TBYTE_IN[3:0] 三态总线输入进行串行化，从而能够将串行输出数据流中的各别位转变为三态。BITSLICE_CONTROL 的 TBYTE_IN[3:0] 端口经处理后将通过 BITSLICE_CONTROL 传递以连接到TX_BITSLICE_TRI。然后，TRI_OUT (TX_BITSLICE_TRI)将连接到每个 TBYTE_IN (TX_BITSLICE) 输入。逻辑高电平表示数据未处于三态，逻辑低电平表示数据处于三态。

O I/OTX 输出


来自应连接到输出缓存（或双向缓存）的TX_BITSLICE 的串行输出数据。

T_OUT I/OTX 输出

PLL_CLK （当 TBYTE_CTL 设置为

TBYTE_IN 时）

否则为异步(BITSLICE_CONTROL)

来自应连接到输出缓存（或双向缓存）的TX_BITSLICE 的三态输出。当 TBYTE_CTL 设置为 T时，输出可以是组合输出；当 TBYTE_CTL 设置为TBYTE_IN 时，输出可设为串行输出。







TX_RST TXFPGA 输入异步

复位发射端 (TX_BITSLICE)、异步断言有效和同步断言无效，并且为高电平有效。断言 RST 有效时，O 复位为 INIT 属性值。要进行确定性初始化，请遵循第 228 页的“原生模式初始化和复位”中的步骤进行操作。

TX_CLK TXFPGA 输入异步

用于对 TX_LOAD、TX_CE 和 TX_INC 进行采样的延迟线时钟。 RXTX_BITSLICE 的 TX 部分中输出延迟线元素的所有控制输入均与时钟输入 (TX_CLK) 同步。如果在 VARIABLE 或 VAR_LOAD 中配置了延迟，则必须将时钟连接到该端口。 TX_CLK 可局部反相，并且必须由全局时钟缓存提供。

TX_CE TXFPGA 输入 TX_CLK 输出延迟线寄存器时钟的时钟使能。

TX_RST_DLY TXFPGA 输入

异步

（同步断言为 TX_CLK 无效）

传输逻辑中延迟线组件的复位端口。将内部延迟线复位为 TX_DELAY_VALUE 属性中定义的值。

TX_INC TXFPGA 输入 TX_CLK

递增/递减由使能信号 (TX_CE) 控制。仅当延迟线处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 TX_CE 保持高电平，延迟线就会在每个时钟(TX_CLK) 周期内递增或递减 1 个抽头。TX_INC 的状态可判定延迟线是递增还是递减：TX_INC = 1 递增；TX_INC = 0 递减，与时钟 (TX_CLK) 同步。如果TX_CE 为低电平，则通过延迟线的延迟不会改变（与TX_INC 的状态无关）。当 TX_CE 变为高电平时，递增/递减操作在下一个时钟上升沿开始。当 TX_CE 变为低电平时，递增/递减操作在下一个时钟上升沿停止。延迟线原语中的可编程延迟抽头将卷绕。当达到后一个抽头延迟 (TX_CNTVALUEOUT = 511) 时，后续递增函数将返回到抽头 0。递减函数也是如此：从0 开始递减，直至抽头 511 为止。

TX_LOAD TXFPGA 输入 TX_CLK

在 VAR_LOAD 模式下，此输入将 TX_CNTVALUEIN设置的值加载到延迟线中，并且 TX_UPDATE_MODE= ASYNC。TX_CNTVALUEIN[8:0] 上显示的值是新的抽头值。 TX_LOAD 信号为高电平有效信号，并与输入时钟信号 (TX_CLK) 同步。 TX_LOAD 操作期间，TX_CE 必须保持低电平。

TX_EN_VTC TXFPGA 输入异步

启用电压、温度和工艺补偿。

高电平：允许 BITSLICE_CONTROL 在 VT 上保持恒定的延迟。 BITSLICE_CONTROL.EN_VTC 必须为高电平，才能启用 VT 补偿。


使用 TIME 模式时，初始 BISC 期间必须将TX_EN_VTC 信号拉高。

在 COUNT 模式下使用时，必须将 TX_EN_VTC 信号拉低。

在半字节中，如果在 COUNT 和 TIME 模式下同时使用位 slice，对于 TIME 模式下使用的位 slice，必须将TX_EN_VTC 拉高，对于 COUNT 模式下使用的位slice，必须将 TX_EN_VTC 拉低。







RXTX_BITSLICE 属性

表 2-23 列出了 RXTX_BITSLICE 属性。

TX_CNTVALUEIN[8:0] TXFPGA 输入 TX_CLK

TX_CNTVALUEIN 总线用于动态更改可加载的抽头值。TX_CNTVALUEIN 总线上的 9 位值是在 TX_LOAD之后为延迟线设置的新抽头值。请在此总线上提供该值后的至少 1 个时钟周期后再应用 TX_LOAD。每次更改时，延迟线抽头数量的可变范围为 1 到 8 个。注释：对于 VT 补偿，当使用 TX_EN_VTC 时，

RXTX_BITSLICE 仅补偿输入延迟值。需要补偿输出延迟的应用要求输入延迟与输出延迟匹配。

TX_CNTVALUEOUT[8:0] TXFPGA 输出 TX_CLK

TX_CNTVALUEOUT 管脚用于报告当前抽头值，并读出当前延迟中的抽头数量。仅当 TX_EN_VTC 为低电平时，才应对 TX_CNTVALUEOUT 进行采样。

以下 RX/TX_BIT_CTRL_OUT 和 RX/TX_BIT_CTRL_IN 管脚是 RXTX_BITSLICE （RX_BITSLICE 和/或 TX_BITSLICE）与BITSLICE_CONTROL 之间的 40 位总线连接。其中每个 40 位总线在 RXTX_BITSLICE （RX_BITSLICE、 TX_BITSLICE）、TX_BITSLICE_TRI 和 BITSLICE_CONTROL 之间双向传送数据、时钟、 RIU 和状态信号。

使用位 slice 时，必须将这些总线连接到适当的 BITSLICE_CONTROL 输入和输出总线。

示例：

使用 RXTX_BITSLICE_2 时，该 RXTX_BITSLICE 的 RX/TX_BIT_CTRL_OUT 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_IN2 总线，并且 RXTX_BITSLICE 总线的 RX/TX_BIT_CTRL_IN 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_OUT2 总线。

这些总线由 BITSLICE_CONTROL 和位 slice 之间的专用布线构成，并且不可供 FPGA 中的逻辑进行访问或使用。也不能将 ILA 或VIO 连接到这些总线，并且在仿真中查看这些总线是没有意义的，因为总线的内容和位名称并未公开。

RX_BIT_CTRL_IN[39:0] 输入不适用来自 BITSLICE_CONTROL 的输入总线

RX_BIT_CTRL_OUT[39:0] 输出不适用至 BITSLICE_CONTROL 的输出总线

TX_BIT_CTRL_IN[39:0] 输入不适用来自 BITSLICE_CONTROL 的输入总线

TX_BIT_CTRL_OUT[39:0] 输出不适用至 BITSLICE_CONTROL 的输出总线

注释：

1. I/O RX：RXTX_BITSLICE 的 RX_BITSLICE 端与 I/O 缓存之间的连接。

I/O TX：RXTX_BITSLICE 的 TX_BITSLICE 端与 I/O 缓存之间的连接。RX FPGA：RXTX_BITSLICE 的 RX_BITSLICE 端与 FPGA 逻辑之间的往来连接。

TX FPGA：RXTX_BITSLICE 的 TX_BITSLICE 端与 FPGA 逻辑之间的往来连接。



表 2-23：RXTX_BITSLICE 属性


RX_DATA_TYPE DATA DATA_AND_CLOCK SERIAL DATA 字符串

该属性用于定义 BITSLICE 正在接收的信号类型（DATA、DATA_AND_CLOCK 或 SERIAL）以及要使用的捕获时钟。

SERIAL = 接收到的数据必须由不相关的时钟（例如 SGMII）捕获。

DATA_AND_CLOCK = 接收的信号是时钟/选通或数据。此时接收时钟/选通信号的采样方式必须与接收到数据信号时的采样方式相同。

DATA = 接收到的信号包含纯数据信息。

DATA_AND_CLOCK 仅用于位于 DBC、 QBC 或 GC管脚 (bitslice_0) 上的位 slice。当接收到的信号包含纯数据信息时， DATA 可用于半字节中的所有位 slice。





RX_DATA_WIDTH 4、 8 8 十进制

注释：由于 BITSLICE_CONTROL.DIV_MODE 必须与数据

宽度匹配，因此 TX_DATA_WIDTH 和 RX_DATA_WIDTH 必须相同。

该属性用于定义串并转换器输出宽度。

这将指定传入数据在串并转换器（解串）中扩展到的宽度，并且应与相应的 BITSLICE_CONTROL 的DIV_MODE 时钟分频设置匹配，如下表所示：

RXTX_BITSLICE DATA_WIDTH

BITSLICE_CONTROL DIV_MODE

4 28 4

RX_DELAY_FORMAT TIME(1) 或 COUNT TIME 字符串

注释：为了使 BISC 正确对齐 RXTX_BITSLICE，请设置

TX_DELAY_FORMAT = RX_DELAY_FORMAT。DELAY_FORMAT 可设为 TIME 或 COUNT。当设置为 TIME 时， BISC 完成（DLY_RDY 变为高电平）后，输入延迟等于 DELAY_VALUE（以 ps 为单位指定）加上一个额外的对齐延迟(Align_Delay)。BISC 将 RX_REFCLK_FREQUENCY 属性与传入的主时钟一起使用，以确定达到请求的 TIME 值(RX_DELAY_VALUE) 所需的抽头数。该校准会考量器件中的工艺变化。

设置为 COUNT 时，RX_DELAY_VALUE 中给出的值为所需的抽头数。

RX_DELAY_TYPEFIXED

VAR_LOADVARIABLE

FIXED 字符串输入延迟线的延迟模式。如需了解更多信息，请参阅第 166 页的“原生输入延迟类型用法”。

RX_DELAY_VALUE

0 - 1250 (TIME UltraScale)

0 - 1100 (TIME UltraScale+)

0 - 511 (COUNT)

0 十进制

注释：为了使 BISC 正确对齐，请设置 RX_CLK_PHASE_P= RX_CLK_PHASE_N = SHIFT_0。TIME 模式：值应以 ps 为单位。

UltraScale 器件多支持 1.25 ns 的延迟。 UltraScale+ 器件多支持 1.1 ns。COUNT 模式：值应以抽头数为单位。为确保TX_BITSLICE 数据对齐，请将 COUNT 延迟限制为1.5 UI。如需了解更多信息，请参阅第 166 页的“原生输入延迟类型用法”。

TX_DATA_WIDTH 4、 8 8 十进制

由于 BITSLICE_CONTROL.DIV_MODE 必须与数据宽度匹配，因此 TX_DATA_WIDTH 和RX_DATA_WIDTH 必须相同。

该属性用于定义并串转换器输入宽度。TX_DATA_WIDTH = 2 x BITSLICE_CONTROL.DIV_MODE

表 2-23：RXTX_BITSLICE 属性（续）






TX_DELAY_FORMAT TIME(1) 或 COUNT TIME 字符串

注释：为了使 BISC 正确校准 RXTX_BITSLICE，请设置TX_DELAY_FORMAT =RX_DELAY_FORMAT。TX_DELAY_FORMAT 可设为 TIME 或 COUNT。设置为 TIME 时， BISC 完成（DLY_RDY 变为高电平）后，延迟等于 TX_DELAY_VALUE 中指定的延迟（以 ps 为单位）。 BISC 将 TX_REFCLK_FREQUENCY 属性与传入的主时钟一起使用，以确定达到请求的 TIME 值(TX_DELAY_VALUE) 所需的抽头数。该校准会考量器件中的工艺变化。

设置为 COUNT 时，TX_DELAY_VALUE 中给出的值为所需的抽头数。

TX_DELAY_TYPEFIXED

VAR_LOADVARIABLE

FIXED 字符串

输出延迟线的延迟模式。

如需了解更多信息，请参阅第 178 页的“原生输出延迟类型用法”。

TX_DELAY_VALUE

0 - 1250 (TIME UltraScale)

0 - 1100 (TIME UltraScale+)

0 - 511 (COUNT)

0 十进制

注释：为使 BISC 正确校准 RXTX_BITSLICE，请设置TX_DELAY_VALUE =RX_DELAY_VALUE 和 TX_OUTPUT_PHASE_90 = FALSE。TIME 模式：延迟线的期望值，以 ps 为单位。


UltraScale+ 器件多支持 1.1 ns。COUNT 模式：延迟线的期望值（以抽头数为单位）。为确保 TX_BITSLICE 数据对齐，请将 COUNT延迟限制为 1.5 UI。

RX_REFCLK_FREQUENCY 200.0 - 2400.0 300.0含 1 个有效位数的浮点数

注释：由于 BITSLICE_CONTROL 只有一个参考时钟，因此请将 TX_REFCLK_FREQUENCY 设置为

RX_REFCLK_FREQUENCY。参考时钟频率规格，以 MHz 为单位。

这是 BITSLICE_CONTROL 使用的主时钟 PLL_CLK的频率。BISC 使用此主时钟来校准任何 TIME 模式的延迟。抽头大小不取决于RX_REFCLK_FREQUENCY。抽头大小在 UltraScale器件数据手册 [参照 2] 中定义为TIDELAY_RESOLUTION。

当 RX_DELAY_FORMAT 设置为 TIME 模式时，BISC会使用 RX_REFCLK_FREQUENCY 属性以及请求的延迟 RX_DELAY_VALUE 来校准抽头数量，以提供请求的 RX_DELAY_VALUE 延迟。







TX_REFCLK_FREQUENCY 200.0 - 2400.0 300.0含 1 个有效位数的浮点数

注释：由于 BITSLICE_CONTROL 只有一个参考时钟，因

此请将 TX_REFCLK_FREQUENCY 设置为RX_REFCLK_FREQUENCY。参考时钟频率规格，以 MHz 为单位。

这是 BITSLICE_CONTROL 使用的主时钟 PLL_CLK的频率。BISC 使用此主时钟来校准任何 TIME 模式的延迟（请参阅原生模式时控/BISC 部分）。抽头大小不取决于 TX_REFCLK_FREQUENCY。抽头大小在 UltraScale 器件数据手册 [参照 2] 中定义为TIDELAY_RESOLUTION。当 TX_DELAY_FORMAT 设置为 TIME 模式时，BISC使用 TX_REFCLK_FREQUENCY 属性以及请求的延迟 TX_DELAY_VALUE 来校准抽头数量，以提供请求的延迟。

RX_UPDATE_MODE ASYNC、 SYNC 或 MANUAL ASYNC 字符串

ASYNC：这是默认的首选使用方法。

延迟值的更新与接收到的数据无关。

此模式是首选操作模式，因为它也涵盖了其它两种模式的功能。

SYNC：更新需要 DATAIN 转换以同步更新 DATAIN沿的延迟。此模式适用于始终可用并定期切换的时钟或数据。

MANUAL：需要 2 次断言 LOAD 有效才能使新值生效。第一次 LOAD 会加载由 CNTVALUEIN 定义的值，第二次 LOAD 必须通过断言 CE 有效来断言有效，这样新值才能生效。这很有用，因为您可以在数据变为空闲时更新延迟。

TX_UPDATE_MODE ASYNC、 SYNC 或 MANUAL ASYNC 字符串

ASYNC：这是默认的首选使用方法。

延迟值的更新与接收到的数据无关。

此模式是首选操作模式，因为它也涵盖了其它两种模式的功能。

SYNC：更新需要 DATAIN 转换以同步更新 DATAIN沿的延迟。此模式适用于始终可用并定期切换的时钟或数据。

MANUAL：需要 2 次断言 LOAD 有效才能使新值生效。第一次 LOAD 会加载由 CNTVALUEIN 定义的值，第二次 LOAD 必须通过断言 CE 有效来断言有效，这样新值才能生效。这很有用，因为您可以在数据变为空闲时更新延迟。

FIFO_SYNC_MODE TRUE 或 FALSE FALSE BOOLSTRING

该属性用于定义 FIFO_WRCLK_OUT 和FIFO_RD_CLK 之间关系。始终将此属性设置为FALSE。FIFO_SYNC_MODE = TRUE。保留以供将来使用。

如需了解有关这些时钟的更多信息，请参阅“BITSLICE_CONTROL”章节中的第 232 页的“原生模式下的时控”。

INIT 1'b0 或 1'b1 1'b1 二进制定义 RXTX_BITSLICE/TX_BITSLICE 的串行数据输出的初始值。







LOOPBACK TRUE 或 FALSE FALSE BOOLSTRING

FALSE：RXTX_BITSLICE 对 IOB 中的双向缓存的输入或输出具有不同的输入 (DATAIN) 和/或输出(O)。TRUE：输出 O 环回到 DATAIN。通过将输出延迟输出连接到输入延迟输入，可以在 RXTX_BITSLICE 内部实现这种环回。因此，延迟线是环回周期的一部分。

TBYTE_CTL TBYTE_IN 或 T TBYTE_IN 十进制

TBYTE_IN：BITSLICE_CONTROL.TBYTE_IN[3:0] 输入用于将三态信息传递到 T_OUT 输出。这就要求将RXTX_BITSLICE/TX_BITSLICE 与 TX_BITSLICE_TRI 一起使用。

T：T 输入用于将三态信息从逻辑传递到 T_OUT 输出。 T 要求在逻辑中生成三态信息。

TX_OUTPUT_PHASE_90 TRUE 或 FALSE FALSE 字符串

FALSE：RXTX_BITSLICE/TX_BITSLICE 的输出未发生相移。

TRUE：RXTX_BITSLICE/TX_BITSLICE 的输出发生 90度相移。

当 TX_OUTPUT_PHASE_90 = TRUE 时，RX_DELAY_VALUE/TX_DELAY_VALUE 必须设置为 0。当使用不同的发射器时，很容易观察到相移。此属性常用于将生成时钟相移 90 度到生成的数据。

ENABLE_PRE_EMPHASIS TRUE 或 FALSE FALSE 字符串

与双向 IOB 上的属性结合使用，以启用和禁用预加重。

如需了解有关预加重的描述，请参阅第 1 章中的“发射器预加重”。

IS_RX_CLK_INVERTED 1'b0 或 1'b1 1'b0 二进制

为 1 时反转 RX_CLK 信号的极性（反相）。

与 IS_RX_RST_INVERTED 属性类似，但位于RX_CLK 路径上。当 IS_RX_CLK_INVERTED = 1 时，使用反相器。当 IS_RX_CLK_INVERTED = 0 时，不使用反相器。

IS_RX_RST_DLY _INVERTED 1'b0 或 1'b1 1'b0 二进制

为 1 时反转 RX_RST_DLY 信号的极性（反相）。

与 IS_RX_RST_INVERTED 属性类似，但位于RX_RST_DLY 路径上。当 IS_RX_RST_DLY_INVERTED = 1 时，使用反相器。当 IS_RX_RST_DLY_INVERTED = 0 时，不使用反相器。

IS_RX_RST_INVERTED 1'b0 或 1'b1 1'b0 二进制

为 1 时反转 RX_RST 信号的极性（反相）。复位路径上的可选局部反相器，可以更改复位输入的极性。当 IS_RX_RST_INVERTED = 1 时，使用反相器。当 IS_RX_RST_INVERTED = 0 时，不使用反相器。

IS_TX_CLK_INVERTED 1'b0 或 1'b1 1'b0 二进制

为 1 时反转 TX_CLK 信号的极性（反相）。

此属性类似于 IS_RX_RST_INVERTED 属性，但位于TX_CLK 路径上。

当 IS_TX_CLK_INVERTED = 1 时，使用反相器。当 IS_TX_CLK_INVERTED = 0 时，不使用反相器。







IS_…_INVERTED 属性

这种格式的属性允许具有相应名称的信号进行局部反相。这意味着信号的反相发生在原生组件边界内，而不会消耗任何逻辑资源。图 2-45 中显示了此类局部反相的示例。

RX_BITSLICERX_BITSLICE 是 RXTX_BITSLICE 的接收器。 RXTX_BITSLICE 可供所有接收接口使用，除非需要 CASCADE 延迟。RX_BITSLICE 允许对位 slice 中的两条延迟线进行级联以获得较大的延迟。

像 RXTX_BITSLICE 一样， RX_BITSLICE 包含一个输入延迟，可以通过不断更正来实现因 BITSLICE_CONTROL 而引发的 VT 变动。高速捕获寄存器、解串逻辑（适用于 1:4 或者 1:8 数据）以及较浅的 FIFO 支持轻松连接至另一个时钟域。图 2-46 中显示了 RX_BITSLICE 的原理图。

注释：输入缓存不是 RX_BITSLICE 的一部分。

IS_TX_RST_DLY _INVERTED 1'b0 或 1'b1 1'b0 二进制

为 1 时反转 TX_RST_DLY 信号的极性（反相）。

与 IS_RX_RST_INVERTED 属性类似，但位于TX_RST_DLY 路径上。当 IS_TX_RST_DLY_INVERTED = 1 时，使用反相器。当 IS_TX_RST_DLY_INVERTED = 0 时，不使用反相器。

IS_TX_RST_INVERTED 1'b0 或 1'b1 1'b0 二进制

为 1 时反转 TX_RST 信号的极性（反相）。

复位路径上的可选局部反相器，可以更改复位输入的极性。当 IS_TX_RST_INVERTED = 1 时，使用反相器。当 IS_TX_RST_INVERTED = 0 时，不使用反相器。

NATIVE_ODELAY_BYPASS TRUE 或 FALSE FALSE 字符串

为 TRUE 时绕过 ODELAY。仅限 UltraScale+ FPGA：保留用于存储器接口生成器 (MIG)。为 TRUE 时绕过 ODELAY。

SIM_DEVICE

可能的值：ULTRASCALE、

ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1

或 ULTRASCALE_PLUS_ES2


设置器件版本（ULTRASCALE、ULTRASCALE_PLUS、 ULTRASCALE_PLUS_ES1 或ULTRASCALE_PLUS_ES2）

注释：

1. 在 TIME 模式下，校准将影响半字节内位 slice 的可用性。如需了解更多信息，请参阅“bank 简介”。




图 2-45：IS_RST_INVERTED 属性






图 2-46：RX_BITSLICE 原理图





图 2-47 中显示了 RX_BITSLICE 原语。在此图中，黑色代表输入，灰色代表输出。表 2-24 列出了 RXTX_BITSLICE 端口。


图 2-47：RX_BITSLICE 原语





RX_BITSLICE 功能

RX_BITSLICE 的功能在前文 “RXTX_BITSLICE 接收器功能”中已进行了深入讨论。

RX_BITSLICE 端口

表 2-24 列出了 RX_BITSLICE 端口。

表 2-24：RX_BITSLICE 端口


DATAIN I/ORX 输入异步

这是来自 IOB 的输入信号。当差分输入缓存与单个输出一起使用时（例如IBUFDS），将使用与差分对 P 侧相邻的RX_BITSLICE。如果使用具有互补输出的差分输入缓存（例如IBUFDS_DIFF_OUT），则对 P 和 N 输入都使用相邻的 RX_BITSLICE。从 IOB 传入的信号可以是数据、时钟或选通，由 RX_BITSLICE 上的 DATA_TYPE属性选择。

当配置为仅时钟或同时包含时钟和数据时，DATAIN 是传入的选通/时钟，它通过 RX_BITSLICE 转发到BITSLICE_CONTROL，以创建到其它RX_BITSLICE 的时钟，用于捕获数据。此选通/时钟位 slice 必须位于 QBC 或DBC IOB site 上，该 site 始终位于半字节中的位 slice 位置 0 处。如需了解更多信息，请参阅 “BITSLICE_CONTROL”章节中的第 232 页的“原生模式下的时控”。当来自 IOB 的传入信号仅含数据时，它可以位于半字节中的任何位 slice 位置。

Q[7:0] RXFPGA 输出 FIFO_RD_CLK

来自 RX FIFO 的解串（并行）输出数据进入互联逻辑。

如果 DATA_WIDTH = 4，Q[3:0] 会输出捕获的数据。Q[7:4] 可以保持为未连接状态，而 Q5 则表示到达 DATAIN 的串行数据流。注释：对于 BITSLICE 0 和 6 （高半字节

BITSLICE 0），只有在断言 DLY_RDY 有效后，才能使用从 DATAIN 到 Q5 的布线。

如果 DATA_WIDTH = 8，则 Q[7:0] 代表捕获的 8 位串行数据。

RST RXFPGA 输入异步

复位 RX_BITSLICE 0 逻辑、异步断言有效、同步断言无效，并且为高电平有效。断言 RST 有效时， Q 复位为 0。如需了解更多信息，请参阅第 228 页的“原生模式初始化和复位”。





CLK RXFPGA 输入异步

延迟线时钟，用于控制 LOAD、 CE 和INC。延迟线元素的所有控制输入（LOAD、 CE 和 INC）都与时钟输入(CLK) 同步。如果在 VARIABLE 或VAR_LOAD 中配置了延迟，则必须将时钟连接到该端口。CLK 可局部反相，并且必须由全局时钟缓存提供。

CE RXFPGA 输入 CLK

用于延迟线寄存器时钟的时钟使能。注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更

改，以确保输出数据不会出现毛刺。

RST_DLY RXFPGA 输入

异步（同步断言为 CLK 无效）

接收器逻辑中延迟线的复位端口。将内部延迟线复位为 DELAY_VALUE 中定义的值。

INC RXFPGA 输入 CLK

递增/递减由使能信号 (CE) 控制。仅当延迟线处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 CE 保持高电平，延迟线就会在每个时钟 (CLK) 周期内递增或递减 1 个抽头。INC 的状态可判定延迟线是递增还是递减：INC =1 递增；INC = 0 递减，与时钟 (CLK) 同步。如果 CE 为低电平，则通过延迟线的延迟不会改变（与 INC 状态无关）。当 CE 变为低电平时，递增/递减操作在下一个时钟上升沿停止。

延迟线原语中的可编程延迟抽头将卷绕。当达到后一个抽头延迟(CNTVALUEOUT = 511) 时，后续递增函数将返回到抽头 0。递减函数也是如此：从 0 开始递减，直至抽头 511 为止。

LOAD RXFPGA 输入 CLK

在 VAR_LOAD 模式下且UPDATE_MODE = ASYNC 时，延迟线加载端口 LOAD 将 CNTVALUEIN 设置的值加载到延迟线中。 CNTVALUEIN[8:0]上显示的值是新的抽头值。 LOAD 信号为高电平有效信号，并与输入时钟信号(CLK) 同步。在对 CNTVALUEIN 总线应用新值后，请等待至少 1 个时钟周期，然后再应用 LOAD 信号。LOAD 操作期间， CE 必须保持低电平。注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更改，以确保输出数据不会出现毛刺。

表 2-24：RX_BITSLICE 端口（续）






EN_VTC RXFPGA 输入异步

启用电压、温度和工艺校准/补偿。

高电平：允许 BITSLICE_CONTROL 在 VT上保持恒定的延迟。BITSLICE_CONTROL.EN_VTC 必须为高电平，才能启用 VT 补偿。


使用 TIME 模式时，初始 BISC 期间必须将 EN_VTC 信号拉高。

使用 COUNT 模式时，必须将 EN_VTC信号拉低。

在半字节中，如果在 TIME 和 COUNT模式下同时使用位 slice，对于 TIME 模式下使用的位 slice，必须将 EN_VTC 拉高，对于 COUNT 模式下使用的位slice，必须将 EN_VTC 拉低。

CNTVALUEIN[8:0] RXFPGA 输入 CLK

CNTVALUEIN 总线用于动态更改可加载的抽头值。CNTVALUEIN 的 9 位值是所需的抽头数。仅当 EN_VTC 为低电平时，才能应用新的 CNTVALUEIN 值。

好在应用新值后的 1 个时钟周期后再应用 LOAD 信号。每次更改时，延迟线抽头数量的可变范围为 1 到 8 个。

对于用作时钟/选通的 RX_BITSLICE，不支持 CNTVALUEIN。

“BITSLICE_CONTROL” 章节的第 232 页的“原生模式下的时控”中描述了如何使用 BISC 调整选通/时钟。请在提供CNTVALUEIN 后的 1 个时钟周期后再将LOAD 脉冲拉高。

CNTVALUEOUT[8:0] RXFPGA 输出 CLK

CNTVALUEOUT 管脚用于报告当前的抽头值，并读出当前延迟中的抽头数量。仅当 EN_VTC 为低电平时，才应对CNTVALUEOUT 进行采样。

FIFO_RD_CLK RXFPGA 输入异步

使用 FIFO_RD_CLK 信号从 FIFO 中读取解串的接收数据。FIFO_RD_CLK 信号必须是传入数据采样频率的分频形式。请参阅第 162 页的“RXTX_BITSLICE”中的“FIFO 功能”。

FIFO_RD_EN RXFPGA 输入 FIFO_RD_CLK

当此信号为高电平时，启用从 FIFO 的读取操作。当此信号为低电平时，FIFO读取指针保持在同一位置。这样的效果是，假设在每个时钟上连续发生写入，则 Q 输出每 8 个时钟周期显示一次新数据。

FIFO_EMPTY RXFPGA 输出 FIFO_RD_CLK

对应此位的 FIFO 空标志。当 FIFO 写入和读取指针相同时，此位断言为高电平有效。

反相并寄存后，将 FIFO_EMPTY 连接到FIFO_RD_EN 以从 FIFO 获得连续的数据流。







FIFO_WRCLK_OUT RXFPGA 输出

PLL_CLK（用于 SERIAL_MODE）或 DQS_IN （用于源同

步接口）(BITSLICE_CONTROL)

该信号仅对位于半字节 BITSLICE 0 的位slice 有效。这些用于其它位置的位 slice的管脚在 FPGA 中没有布线。

FIFO_WRCLK_OUT 是位 slice 内部FIFO_WR_CLK 的副本。它是数据采样时钟/选通的分频版本。该时钟将位 slice中的解串并行数据写入 FIFO。

建议仅限有经验的设计师才能使用此端口。

如需了解有关其它时序约束的描述，请参阅第 170 页的“FIFO 功能”。

CLK_EXT TXFPGA 输入异步

当 CASCADE = TRUE 时， CLK_EXT 和CLK 必须连接到相同的时钟源。用于对LOAD_EXT、CE_EXT 和 INC_EXT 进行采样的延迟线时钟。输出延迟线元素的所有控制输入均与时钟输入 (CLK_EXT) 同步。如果在 VARIABLE 或 VAR_LOAD 中配置了延迟，则必须将时钟连接到该端口。CLK_EXT 可局部反相，并且必须由全局时钟缓存提供。

CE_EXT TXFPGA 输入 CLK_EXT 用于级联输出延迟线寄存器时钟的时钟

使能。

RST_DLY_EXT TXFPGA 输入

异步（同步断言为 CLK 无效）

级联输出延迟线的复位端口。将内部延迟线复位为 DELAY_VALUE 属性中定义的值。

INC_EXT TXFPGA 输入 CLK_EXT

递增/递减由使能信号 (CE_EXT) 控制。仅当延迟线处于 VARIABLE 或VAR_LOAD 模式时，此接口才可用。只要 CE_EXT 保持高电平，延迟线就会在每个时钟周期 (CLK_EXT) 内递增或递减1 个抽头。 INC_EXT 的状态可判定延迟线是递增还是递减：INC_EXT = 1 递增；INC_EXT = 0 递减，与时钟(CLK_EXT) 同步。如果 CE_EXT 为低电平，则通过延迟线的延迟不会改变（与INC_EXT 状态无关）。当 CE_EXT 变为高电平时，递增/递减操作在下一个时钟上升沿开始。当 CE_EXT 变为低电平时，递增/递减操作在下一个时钟上升沿停止。

延迟线原语中的可编程延迟抽头将卷绕。当达到后一个抽头延迟(CNTVALUEOUT_EXT = 511) 时，后续递增函数将返回到抽头 0。递减函数也是如此：从 0 开始递减，直至抽头 511为止。







LOAD_EXT TXFPGA 输入 CLK_EXT

在 VAR_LOAD 模式下，此输入将CNTVALUEIN_EXT 设置的值加载到延迟线中。CNTVALUEIN_EXT [8:0] 上显示的值是新的抽头值。 LOAD_EXT 信号为高电平有效信号，并与输入时钟信号(CLK_EXT) 同步。在对CNTVALUEIN_EXT 总线应用新值后，请等待至少 1 个 CLK_EXT 时钟周期，然后再应用 LOAD_EXT 信号。LOAD_EXT 操作期间， CE_EXT 必须保持低电平。

EN_VTC_EXT TXFPGA 输入异步


高电平：允许 BITSLICE_CONTROL 在 VT上保持恒定的延迟。BITSLICE_CONTROL.EN_VTC 必须为高电平，才能启用 VT 补偿。


使用 TIME 模式时，初始 BISC 期间必须将 EN_VTC_EXT 信号拉高。

当使用 COUNT 模式时，必须将EN_VTC_EXT 信号拉低。

在半字节中，如果在 COUNT 和 TIME模式下同时使用位 slice，对于 TIME 模式下使用的位 slice，必须将EN_VTC_EXT 拉高，对于 COUNT 模式下使用的位 slice，必须将 EN_VTC_EXT拉低。

CNTVALUEIN_EXT[8:0] TXFPGA 输入 CLK_EXT

CNTVALUEIN_EXT 总线用于动态更改可加载的抽头值。CNTVALUEIN_EXT 总线上的 9 位值是在 LOAD_EXT 之后为输出延迟线设置的新抽头值。请在此总线上提供该值后的至少 1 个时钟周期后再应用 LOAD_EXT。每次更改时，延迟线抽头数量的可变范围为 1 到 8 个。

CNTVALUEOUT_EXT[8:0] TXFPGA 输出 CLK_EXT

CNTVALUEOUT_EXT 管脚用于报告当前输出延迟抽头值，并读出当前延迟中的抽头数量。仅当 EN_VTC_EXT 为低电平时，才应对 CNTVALUEOUT_EXT 进行采样。



示例：

使用 RXTX_BITSLICE_2 时，该 RXTX_BITSLICE 的 RX/TX_BIT_CTRL_OUT 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_IN2，并且 RXTX_BITSLICE 总线的 RX/TX_BIT_CTRL_IN 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_OUT2 总线。

这些总线由 BITSLICE_CONTROL 和位 slice 之间的专用布线组成，不可供逻辑访问或使用。也不能将 ILA 或 VIO 连接到这些总线，并且在仿真中查看总线是没有意义的，因为总线的内容和位名称并未公开。 RX_BIT_CTRL_IN[39:0] 输入不适用来自 BITSLICE_CONTROL 的输入总线









RX_BITSLICE 属性

表 2-25 列出了 RX_BITSLICE 属性。


注释：

1. I/O RX：RXTX_BITSLICE 的 RX_BITSLICE 端与 I/O 缓存之间的连接。

I/O TX：RXTX_BITSLICE 的 TX_BITSLICE 端与 I/O 缓存之间的连接。

RX FPGA：RXTX_BITSLICE 的 RX_BITSLICE 端与逻辑之间的往来连接。TX FPGA：RXTX_BITSLICE 的 TX_BITSLICE 端与逻辑之间的往来连接



表 2-25：RX_BITSLICE 属性


DATA_TYPEDATA

DATA_AND_CLOCKSERIAL

DATA 字符串

SERIAL = 接收到的数据必须由不相关的时钟（例如 SGMII）捕获。

DATA_AND_CLOCK = 接收的信号是时钟/选通或数据。此时接收时钟/选通信号的采样方式必须与接收到数据信号时的采样方式相同。

DATA = 接收到的信号包含纯数据信息。

DATA_AND_CLOCK 仅用于位于 DBC、QBC 或 GC 管脚 (BITSLICE_0) 上的位slice。当接收到的信号包含纯数据信息时，DATA 可用于半字节中的所有位 slice。

DATA_WIDTH 4、 8 8 十进制

该属性用于定义串并转换器输出宽度。

这将指定传入数据在串并转换器（解串）中扩展到的宽度，并且应与相应的BITSLICE_CONTROL 的 DIV_MODE 时钟分频设置匹配，如下表所示：

RX_BITSLICE DATA_WIDTH

BITSLICE_CONTROL DIV_MODE

4 28 4





DELAY_FORMAT TIME(1) 或 COUNT TIME 字符串

DELAY_FORMAT 可设为 TIME 或COUNT。当设置为 TIME 时，BISC 完成（DLY_RDY变为高电平）后，延迟等于DELAY_VALUE （以 ps 为单位指定）加上一个额外的对齐延迟 (Align_Delay)。BISC 将 REFCLK_FREQUENCY 属性与传入的主时钟一起使用，以确定当前的抽头大小，从而确定达到请求的 TIME 值(DELAY_VALUE) 所需的抽头数。该校准会考量器件中的工艺变化。当 EN_VTC为高电平时，将对延迟进行校准，以在电压和温度范围内提供请求的 TIME。设置为 COUNT 时，DELAY_VALUE 中给出的值为所需的抽头数。使用 COUNT时，必须将 EN_VTC 绑定到低电平。

DELAY_TYPEFIXED

VAR_LOADVARIABLE

FIXED 字符串输入延迟线的延迟模式。如需了解更多信息，请参阅第 166 页的“原生输入延迟类型用法”。



0 十进制

注释：为了使 BISC 正确对齐，请设置

OUTPUT_PHASE_90 = FALSE。TIME 模式：值应以 ps 为单位。


UltraScale+ 器件支持高达 1.1 ns 的延迟。

COUNT 模式：值应以抽头数为单位。

DELAY_FORMAT_EXT TIME(1) 或 COUNT TIME 字符串

DELAY_FORMAT_EXT 可设为 TIME 或COUNT。必须匹配 DELAY_FORMAT。当 CASCADE 设置为 TRUE 时，属性值应匹配 DELAY_FORMAT。设置为 COUNT 时，DELAY_VALUE 中给出的值为所需的抽头数。使用 COUNT时，必须将 EN_VTC_EXT 绑定到低电平。

DELAY_TYPE_EXTFIXED

VAR_LOADVARIABLE

FIXED 字符串扩展延迟线的延迟模式。如需了解更多信息，请参阅“扩展延迟控制信号”。

DELAY_VALUE_EXT0 - 1250 (TIME UltraScale)


0 十进制

扩展延迟的延时值。


COUNT 模式：值应以抽头数为单位。

如需了解更多信息，请参阅第 203 页的“扩展延迟控制信号”。

表 2-25：RX_BITSLICE 属性（续）







参考时钟频率规格，以 MHz 为单位。

这是 BITSLICE_CONTROL 使用的主时钟PLL_CLK 或 REFCLK 的频率。 BISC 使用此主时钟来校准任何 TIME 模式的延迟。主时钟还用于生成必要的内部时钟，以进行数据捕获或数据生成。抽头大小不取决于 REFCLK_FREQUENCY。抽头大小在 UltraScale 器件数据手册 [参照2] 中定义为 TIDELAY_RESOLUTION。 BISC 算法使用 REFCLK_FREQUENCY 属性来计算抽头大小，但不影响抽头大小。

当 DELAY_FORMAT 属性设置为 TIME时，延迟等于 DELAY_VALUE 属性中给定的值。延迟以 ps 为单位指定，并使用REFCLK_FREQUENCY 属性进行校准。REFCLK_FREQUENCY 属性与传入的参考时钟一起使用，以确定当前的抽头大小，从而确定达到请求的 TIME 所需的抽头数。使用参考时钟进行的校准可弥补器件中的工艺变化。当 EN_VTC 管脚为高电平时，将对延迟进行校准，以在电压和温度范围内提供 TIME。

UPDATE_MODE ASYNC、 SYNC 或 MANUAL ASYNC 字符串

ASYNC：这是默认的首选使用方法。延迟值的更新与接收到的数据无关。此模式是首选操作模式，因为它也涵盖了其它两种模式的功能。

SYNC：更新需要 DATAIN 转换以同步更新 DATAIN 沿的延迟。此模式适用于始终可用并定期切换的时钟或数据。

MANUAL：需要 2 次断言 LOAD 有效才能使新值生效。第一次 LOAD 会加载由CNTVALUEIN 定义的值，第二次 LOAD必须通过断言 CE 有效来断言有效，这样新值才能生效。这很有用，因为您可以在数据变为空闲时更新延迟。

UPDATE_MODE_EXT ASYNC、 SYNC 或 MANUAL ASYNC 字符串

ASYNC：这是默认的首选使用方法。延迟值的更新与接收到的数据无关。此模式是首选操作模式，因为它也涵盖了其它两种模式的功能。


MANUAL：需要 2 次断言 LOAD 有效才能使新值生效。第一次 LOAD 会加载由CNTVALUEIN 定义的值，第二次 LOAD必须通过断言 CE 有效来断言有效，这样新值才能生效。这很有用，因为您可以在数据变为空闲时更新延迟。如需了解更多信息，请参阅第 203 页的“扩展延迟控制信号”。值应与 UPDATE_MODE 值匹配。







FIFO_SYNC_MODE TRUE （保留）或 FALSE FALSE BOOLSTRING

FALSE：此属性定义 FIFO_WRCLK_OUT和 FIFO_RD_CLK 之间的关系。始终将此属性设置为 FALSE。注释： FIFO_SYNC_MODE = TRUE。保留以供

将来使用。

如需了解有关这些时钟的更多信息，请参阅 “BITSLICE_CONTROL” 章节中的第232 页的“原生模式下的时控”。

CASCADE TRUE 或 FALSE FALSE 字符串

TRUE：启用相邻 RX 和 TX 位 slice 的输入和输出延迟线的级联。当两条延迟线都级联时，可以实现 2.5 ns 的延迟。扩展延迟由 _EXT 管脚控制。

可考虑将这些属性用于级联输出延迟线，但主输入延迟属性除外。

FALSE：禁用级联，并且扩展 (_EXT) 属性可以忽略（将输入拉低，将输出保持打开状态）。

如需了解有关使用 RX_BITSLICE 进行延迟级联的更多信息，请参阅第 203 页的“扩展延迟控制信号”中的描述。注释： CASCADE = TRUE 会降低性能，在性能至关重要的情况下不应使用。

IS_CLK_INVERTED 1'b0 或 1'b1 1'b0 二进制

与 IS_RST_INVERTED 属性类似，但位于RX_CLK 路径上。当 IS_CLK_INVERTED =1 时，使用反相器。为 1 时，反转 CLK 信号的极性（反相）。

为 0 时，不使用反相器。

IS_RST_DLY _INVERTED 1'b0 或 1'b1 1'b0 二进制

与 IS_RST_INVERTED 属性类似，但位于RST_DLY 路径上。当IS_RST_DLY_INVERTED = 1 时，使用反相器。为 1 时，反转 RST_DLY 信号的极性（反相）。

为 0 时，不使用反相器。

IS_RST_INVERTED 1'b0 或 1'b1 1'b0 二进制

复位路径上的可选局部反相器，可以更改复位输入的极性。当IS_RST_INVERTED = 1 时，使用反相器。为 1 时，反转 RST 信号的极性（反相）。为 0 时，不使用反相器。

SIM_DEVICE 可能的值：ULTRASCALE、

ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1 或

ULTRASCALE_PLUS_ES2


设置器件版本（ULTRASCALE、U L T R A S C A L E _ P L U S 、ULTRASCALE_PLUS_ES1 或ULTRASCALE_PLUS_ES2）

注释：








扩展延迟控制信号

本节中介绍了有关 CE_EXT、CLK_EXT、EN_VTC_EXT、INC_EXT、RST_DLY_EXT、LOAD_EXT、CNTVALUEIN_EXT[8:0] 和 CNTVALUEOUT_EXT[8:0] 信号的更多信息。

在 RX_BITSLICE 中，输入延迟线可以与输出延迟线一起扩展。为此，必须将 CASCADE 属性设置为 TRUE。在这种情况下，必须使用扩展名为 _EXT 的所有端口。

如果 CASCADE = FALSE，则扩展名为 _EXT 的所有端口都必须接地 (GND)。

当 RX_BITSLICE 使用级联延迟（属性 CASCADE = TRUE）时，则 RX_BITSLICE 输入延迟的输出连接到 TX_BITSLICE （未使用）输出延迟线的输入。未使用的 TX_BITSLICE 中的输出延迟线的输出连接到 RX_BITSLICE 中的解串器逻辑的输入，如图 2-48 所示。这实际上使延迟线的长度加倍。两条延迟线的控制是通过每个延迟的控制端口完成的。输出延迟线的控制端口以 _EXT 扩展名命名。两条延迟线的控制端口的功能相同。

当 DELAY_TYPE 为 FIXED 时，除了 EN_VTC 和 EN_VTC_EXT 外，输入延迟线和输出延迟线（扩展或 _EXT）控制信号都可以接地 (GND)。在 TIME 模式下使用延迟线时，必须将两个管脚都绑定到 VCC 和/或对这两个管脚进行主动操作。在 COUNT 模式下使用延迟线时，两个管脚都应接地 (GND)。

当 DELAY_TYPE 为 VARIABLE 或 VAR_LOAD 时：

• 如果 DELAY_FORMAT = TIME，则级联延迟的 DELAY_VALUE_EXT 属性对应的延迟必须与主 DELAY_VALUE 属性对应的延迟相等。例如，把所需总延迟 1.5 ns 分割为 0.75 ns 的 DELAY_VALUE_EXT 和 0.75 ns 的 ELAY_VALUE。BISC 完成后，主延迟线和级联延迟线可采用不同的值。

• 在 VAR_LOAD 模式下配置时，应使用 LOAD 和 LOAD_EXT （值分别由 CNTVALUEIN 和 CNTVALUEIN_EXT 设置）为两个组件分别加载输入延迟线和扩展的输出延迟线抽头延迟值。两者可采用不同的值。


图 2-48：扩展延迟控制信号





• 在 VARIABLE 或 VAR_LOAD 模式下配置时，CE/INC 和 CE_EXT/INC_EXT 必须分别递增/递减。控制这些信号的功能要求与针对非级联模式所述的功能要求相同。

注释：CASCADE = TRUE 支持传统的设计方法，这些方法需要使用 IDELAY 来找到用于时钟布局的 UI 中心，并且 IDELAY 量多可达 2.5 ns。

建议：为了在更高的数据速率下获得更好的信号完整性和更可靠的眼图采样，我们强烈建议使用 BISC 及其 QTR 延迟来查找和保持 UI 中心，并避免使用 IDELAY 进行扫描。

注释：CASCADE = TRUE 支持传统设计，其中需要使用高达 2.5 ns 的 IDELAY。由于级联延迟和附加延迟抽头的性质，性能将下降。使用与 BISC 相关的对齐方式，并使用 PQTR/NQTR 延迟调整 (RIU) 来调整选通时钟，以获得佳性能。

TX_BITSLICETX_BITSLICE 是 RXTX_BITSLICE 的发射器功能。

由于 TX_BITSLICE 是 RXTX_BITSLICE 的发射器部分，因此它包含一个输出延迟，可以通过不断更正来实现因 BITSLICE_CONTROL 高速输出串行寄存器而引发的 VT 变动和 4:1 或 8:1 数据的串行化逻辑。图 2-49 中显示了 TX_BITSLICE 的原理图。


图 2-49：TX_BITSLICE 原理图





TX_BITSLICE 功能

TX_BITSLICE 的功能在前文第 174 页的“RXTX_BITSLICE 发射器功能”章节中已进行了深入讨论。

TX_BITSLICE 端口

表 2-26 列出了 TX_BITSLICE 端口。


图 2-50：TX_BITSLICE 原语

表 2-26：TX_BITSLICE 端口


D[7:0] TXFPGA 输入


来自互联逻辑的并行传入数据，可供传输。宽度由 DATA_WIDTH 属性确定，可以为 8 或4。如果 DATA_WIDTH 为 4，则使用 D[3:0]，并且 D[7:4] 应绑定到 0。





T TXFPGA 输入异步

T 用于将通过 TX_BITSLICE 的组合路径分配给输出缓存的三态管脚。

当三态控制源自互联逻辑时，必须使用 T 端口。可以将位 slice 的 T 输入的使用视为串行比特流的块三态。

半字节中的每个 TX_BITSLICE 都有一个 T 输入，这意味着一个字节有 13 个 T 输入（1 个字节 = 两个半字节）。

逻辑高电平表示输出缓存处于三态，逻辑低电平表示输出缓存未处于三态。高电平有效。

TBYTE_IN TXFPGA 输入


TBYTE_IN 是 RXTX_BITSLICE 的 TX_BITSLICE侧的输入，位宽为 1。使用此三态时，必须使用 TX_BITSLICE_TRI 组件来对BITSLICE_CONTROL 的 TBYTE_IN[3:0] 三态总线输入进行串行化，从而能够将串行输出数据流中的各别位转变为三态。BITSLICE_CONTROL 的 TBYTE_IN[3:0] 端口经处理后将通过 BITSLICE_CONTROL 传递以连接到 TX_BITSLICE_TRI。然后，TRI_OUT 连接到半字节中的每个 TX_BITSLICE.TBYTE_IN 输入端口。当 BITSLICE_CONTROL TBYTE_IN 为高电平时，表示输出缓存未处于三态，而逻辑低电平表示输出缓存处于三态。

RST TXFPGA 输入异步

复位发射端 (TX_BITSLICE)、异步断言有效和同步断言无效，并且为高电平有效。断言RST 有效时， O 复位为 INIT 属性值。要进行确定性初始化，请遵循第 228 页的“原生模式初始化和复位”中的步骤进行操作。

CLK TXFPGA 输入异步

延迟线时钟，用于对 LOAD、CE 和 INC 进行采样。RXTX_BITSLICE 的 TX 部分中输出延迟线元素的所有控制输入均与时钟输入 (CLK)同步。如果在 VARIABLE 或 VAR_LOAD 中配置了延迟，则必须将时钟连接到该端口。CLK可局部反相，并且必须由全局时钟缓存提供。

CE TXFPGA 输入 CLK

输出延迟线寄存器时钟的时钟使能。

注释：可能多需要 3 个时钟周期 (CLK) 后才能应用延迟。在此期间，输入数据不应更改，以确保输

出数据不会出现毛刺。

RST_DLY TXFPGA 输入

异步

（同步断言为 CLK 无效）

发射器逻辑内延迟线的复位端口。将内部延迟线复位为 DELAY_VALUE 属性中定义的值。

表 2-26：TX_BITSLICE 端口（续）






INC TXFPGA 输入 CLK

递增/递减由使能信号 (CE) 控制。仅当延迟线处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 CE 保持高电平，延迟线就会在每个时钟 (CLK) 周期内递增或递减 1 个抽头。 INC 的状态可判定延迟线是递增还是递减：INC = 1 递增；INC = 0 递减，与时钟(CLK) 同步。如果 CE 为低电平，则延迟不会改变（与 INC 状态无关）。当 CE 变为高电平时，递增/递减操作在下一个时钟上升沿开始。当 CE 变为低电平时，递增/递减操作在下一个时钟上升沿停止。

延迟线原语中的可编程延迟抽头将卷绕。当达到后一个抽头延迟 (CNTVALUEOUT =511) 时，后续递增函数将返回到抽头 0。递减函数也是如此：从 0 开始递减，直至抽头511 为止。

LOAD TXFPGA 输入 CLK

在 VAR_LOAD 模式下且 UPDATE_MODE =ASYNC 时，此输入将 CNTVALUEIN 设置的值加载到延迟线中。 CNTVALUEIN[8:0] 上显示的值是新的抽头值。 LOAD 信号为高电平有效信号，并与输入时钟信号 (CLK) 同步。在对 CNTVALUEIN 总线应用新值后，请等待至少 1 个时钟周期，然后再应用 LOAD 信号。LOAD 操作期间， CE 必须保持低电平。注释：可能多需要 3 个时钟周期 (CLK) 后才能应

用延迟。在此期间，输入数据不应更改，以确保输

出数据不会出现毛刺。

EN_VTC TXFPGA 输入异步


高电平：允许 BITSLICE_CONTROL 在 VT 上保持恒定的延迟。BITSLICE_CONTROL.EN_VTC 必须为高电平，才能启用 VT 补偿。


使用 TIME 模式时，初始内置自校准 (BISC)期间必须将 EN_VTC 信号拉高。

在 COUNT 模式下使用时，必须将 EN_VTC信号拉低。

在半字节中，如果在 COUNT 和 TIME 模式下同时使用位 slice，对于 TIME 模式下使用的位 slice，必须将 EN_VTC 拉高，对于 COUNT模式下使用的位 slice，必须将 EN_VTC 拉高或拉低。

CNTVALUEIN[8:0] TXFPGA 输入 CLK

CNTVALUEIN 总线用于动态更改可加载的抽头值。 CNTVALUEIN 总线上的 9 位值是在LOAD 之后为延迟线设置的新抽头值。请在此总线上提供该值后的至少 1 个时钟周期后再应用 LOAD。每次更改时，延迟线抽头数量的可变范围为 1 到 8 个。注释：使用通过 EN_VTC 的 VT 补偿来更改延迟

时，仅对已编程的延迟进行补偿。需要补偿更新的输出延迟的应用必须使用 RIU 接口对输入延迟进

行编程，以匹配输出延迟（请参阅表 2-48 和表2-49）。







TX_BITSLICE 属性

表 2-27 列出了 TX_BITSLICE 属性。

CNTVALUEOUT[8:0] TXFPGA 输出 CLK

CNTVALUEOUT 管脚用于报告当前抽头值，并读取当前延迟中的抽头数量。仅当EN_VTC 为低电平时，才应对CNTVALUEOUT 进行采样。

O I/OTX 输出


来自应连接到输出缓存（或双向缓存）的TX_BITSLICE 的串行输出数据。

T_OUT I/OTX 输出

PLL_CLK （当 TBYTE_CTL 设置为

TBYTE_IN 时）

否则为异步 (BITSLICE_CONTROL)

来自应连接到输出缓存（或双向缓存）的TX_BITSLICE 的三态输出。当 TBYTE_CTL 设置为 T 时，输出可以是组合输出；或者当 TBYTE_CTL 设置为 TBYTE_IN 时，可设为串行输出。



示例：

使用 RXTX_BITSLICE_2 时，该 RXTX_BITSLICE 的 RX/TX_BIT_CTRL_OUT 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_IN2 总线，并且 RXTX_BITSLICE 总线的 RX/TX_BIT_CTRL_IN 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_OUT2 总线。

这些总线由 BITSLICE_CONTROL 和位 slice 之间的专用布线组成，不可供逻辑访问或使用。也不能将 ILA 或 VIO 连接到这些总线，并且在仿真中查看这些总线是没有意义的，因为总线的内容和位名称并未公开。 RX_BIT_CTRL_IN[39:0] 输入不适用来自 BITSLICE_CONTROL 的输入总线




注释：

1. I/O RX：RXTX_BITSLICE 的 RX_BITSLICE 端与 I/O 缓存之间的连接I/O TX：RXTX_BITSLICE 的 TX_BITSLICE 端与 I/O 缓存之间的连接

RX FPGA：RXTX_BITSLICE 的 RX_BITSLICE 端与逻辑之间的往来连接TX FPGA：RXTX_BITSLICE 的 TX_BITSLICE 端与逻辑之间的往来连接



表 2-27：TX_BITSLICE 属性



该属性用于定义并串转换器输入宽度。

该值指定并串转换器对数据进行串行化所需的数据宽度。请设置DATA_WIDTH = 2 xBITSLICE_CONTROLLER.DIV_MODE。





TBYTE_CTL TBYTE_IN 或 T TBYTE_IN 字符串

TBYTE_IN：TBYTE_IN 输入用于将三态信息传递到 T_OUT 输出。它还要求 TX_BITSLICE 与 TX_BITSLICE_TRI组件一起使用。

T：T 输入用于将三态信息传递到T_OUT 输出。 T 要求在互联逻辑中生成三态信息。请参阅第 211 页的“TX_BITSLICE_TRI”中的解释。

INIT 1'b0 或 1'b1 1'b1 二进制定义 O 端口的初始值，它是TX_BITSLICE 的串行数据输出。

DELAY_TYPE FIXED VAR_LOAD VARIABLE FIXED 字符串输出延迟线的延迟模式。如需了解更多信息，请参阅第 178 页的“原生输出延迟类型用法”。



0 十进制

注释：为了使 BISC 正确对齐，请设置RX_CLK_PHASE_P = RX_CLK_PHASE_N= SHIFT_0。当 DELAY_FORMAT 设置为 TIME 模式时，所需值以 ps 为单位。 UltraScale 器件多支持 1.25 ns 的延迟。 UltraScale+ 器件多支持1.1 ns。当 DELAY_FORMAT 设置为 COUNT模式时，所需值以抽头数为单位。如需了解更多信息，请参阅第 178页的“原生输出延迟类型用法”。为确保 TX_BITSLICE 数据对齐，请将COUNT 延迟限制为 1.5 UI。


参考时钟频率规格，以 MHz 为单位。

这是配置为 BITSLICE_CONTROL 使用的 master_clock 的频率。BISC 使用它来校准任何 TIME 模式的延迟。请参阅第 232 页的“原生模式下的时控”和第 246 页的“内置自校准”。与先前 FPGA 系列相反，抽头大小不是由 REFCLK_FREQUENCY 决定的，抽头大小在 UltraScale 器件数据手册中定义为TODELAY_RESOLUTION [参照 2]， BISC使用 REFCLK_FREQUENCY 属性来校准抽头的数量，以在DELAY_FORMAT 设置为 TIME 模式时提供所请求的延迟。

OUTPUT_PHASE_90 TRUE 或 FALSE FALSE 字符串

FALSE：输出 O 未发生相移。

TRUE：输出 O 发生 90 度相移。当OUTPUT_PHASE_90 = TRUE 时，DELAY_VALUE 必须设置为 0。当使用不同的发射器时，可以观察到相移。在大多数情况下，它用于将生成时钟相移 90 度到生成的数据（生成的数据和中心对齐的时钟）。

表 2-27：TX_BITSLICE 属性（续）






DELAY_FORMAT TIME(1)COUNT TIME 字符串

DELAY_FORMAT 可设为 TIME 或COUNT。当设置为 TIME 时， BISC 完成（DLY_RDY 变为高电平）后，延迟等于 DELAY_VALUE 中指定的延迟（以 ps 为单位）。 BISC 将 REFCLK_FREQUENCY 属性与传入的主时钟一起使用，以确定达到请求的 TIME 值(DELAY_VALUE) 所需的抽头数。该校准会考量器件中的工艺变化。当EN_VTC 为高电平时，将对延迟进行校准，以在电压和温度范围内提供请求的 TIME。当 DELAY_FORMAT 设置为 COUNT时，DELAY_VALUE 中给出的值是所需的抽头数。使用 COUNT 时，必须将 EN_VTC 绑定到低电平。

UPDATE_MODE ASYNC、 SYNC 或 MANUAL ASYNC 字符串

ASYNC：这是默认的首选使用方法。延迟值的更新与被延迟的数据无关。此模式是首选操作模式，因为它涵盖了其它两种模式的功能。

SYNC：更新需要数据转换以与数据沿同步更新延迟。此模式适用于始终可用并定期切换的时钟或数据。

MANUAL：需要 2 次断言 LOAD 有效才能使新值生效。第一次 LOAD会加载由 CNTVALUEIN 定义的值，第二次 LOAD 必须通过断言 CE 有效来断言有效，这样新值才能生效。这很有用，因为您可以在数据变为空闲时更新延迟。

ENABLE_PRE_EMPHASIS TRUEFALSE FALSE 字符串

与双向 IOB 上的属性结合使用，以启用和禁用预加重。ENABLE_PRE_EMPHASIS 属性与IOB 结合使用以启用预加重。请参阅第 1 章中的“发射器预加重”。

IS_CLK_INVERTED 1'b0 或 1'b1 1'b0 二进制

与 “IS_RST_INVERTED” 属性类似，但位于 CLK 路径上。当 IS_CLK_INVERTED = 1 时，使用反相器反转 CLK 信号的极性（反相）。当 IS_CLK_INVERTED = 0 时，不使用反相器。

IS_RST_DLY_INVERTED 1'b0 或 1'b1 1'b0 二进制

与 “IS_RST_INVERTED” 属性类似，但位于 RST_DLY 路径上。当 IS_RST_DLY_INVERTED = 1 时，使用反相器反转 RST_DLY 信号的极性（反相）。当 IS_RST_DLY_INVERTED = 0 时，不使用反相器。







TX_BITSLICE_TRITX_BITSLICE _TRI 作为位 slice，在各个方面都类似于 TX_BITSLICE。作为 TX_BITSLICE，它包含一个输出延迟，可以通过不断更正来实现因 BITSLICE_CONTROL 而引发的 VT 变动、高速输出串行寄存器和 4:1 数据的串行逻辑，但是它没有用户可直接访问的并行数据输入，也没有可访问 FPGA 管脚的串行输出。此原语的输入来自 4 位 TBYTE_IN 总线的 BITSLICE_CONTROL 原语，因此该位 slice 在半字节内。图 2-51 中显示了 TX_BITSLICE_TRI 的原理图。

TX_BITSLICE_TRI 仅可用于对半字节内的位 slice 进行三态化处理。下文 “TX_BITSLICE_TRI 功能”章节说明如何在半字节的 BITSLICE_CONTROL 和 TX_BITSLICE 之间连接 TX_BITSLICE_TRI。

来自 BITSLICE_CONTROL 的 4 位已串行化，且可能延迟、传递到 TX_BITSLICE 并通过它到达 IOB 中输出缓存的三态。这种机制支持在串行输出流中对单个位进行三态化处理。图 2-54 中的波形显示了 BITSLICE_CONTROL 的 TBYTE_IN 输入与 TX_BITSLICE.O 输出以及 IOB 三态缓存之间的关系。

IS_RST_INVERTED 1'b0 或 1'b1 1'b0 二进制

复位路径上的可选局部反相器，可用于更改复位输入的极性。当 IS_RST_INVERTED = 1 时，使用反相器反转 RST 信号的极性（反相）。当 IS_RST_INVERTED = 0 时，不使用反相器。请参阅图 2-45。

NATIVE_ODELAY_BYPASS TRUE 或 FALSE FALSE 字符串仅限 UltraScale+ FPGA：保留用于存储器接口生成器 (MIG)。为 TRUE时绕过 ODELAY。

SIM_DEVICE可能的值：ULTRASCALE、


ULTRASCALE_PLUS_ES2



注释：





图 2-51：TX_BITSLICE_TR 原理图





TX_BITSLICE_TRI 功能

如前所述， TX_BITSLICE_TRI 是不含用户数据输入和串行输出的 TX_BITSLICE。因此，请按照第 174 页的“RXTX_BITSLICE 发射器功能”中的说明来了解此 TX_BITSLICE_TRI 的功能。

三态主要用于双向数据和/或时钟/选通应用。仅当 RXTX_BITSLICE/TX_BITSLICE 属性 TBYTE_CTL 设置为 TBYTE_IN 时，才能使用 TX_BITSLICE_TRI。在这种情况下， BITSLICE_CONTROL、 TX_BITSLICE_TRI 和一个或多个 TX_BITSLICE 一起工作，以便对一组串行数据输出流中的专用位进行三态化。图 2-53 中显示了原语的互联方式，图 2-54 中的波形显示了如何应用信号以对串行数据流中的位进行三态化。

• 当 TBYTE_CTL 属性设置为 TBYTE_IN 时， BITSLICE_CONTROL 原语的 TBYTE_IN[3:0] 输入可控制半字节中所有 RXTX_BITSLICE 的三态化。如图 2-55 所示， TBYTE_IN[3:0] 输入可控制所有半字节输出三态化功能（通过 TX_BITSLICE_TRI）。通过使用 TBYTEIN[3:0] 输入，可以对串行流中的单个位进行三态化处理。

• 当 TBYTE_CTL 属性设置为 T 时，不需要 TX_BITSLICE_TRI，并且可以将 TBYTE_IN[3:0] 管脚断言为低电平无效（图 2-55）。当 TBYTE_CTL 属性设置为 T 时，该 RXTX_BITSLICE 的三态化功能由互联逻辑控制。通过互联逻辑控制 RXTX_BITSLICE 的三态化意味着它以块、字或帧三态方式工作。如图 2-55 中所示，可以将 TBYTE_CTL 设置为 TBYTE_IN 和 T，以在半字节中混用 TX_BITSLICE。当半字节混用 TBYTE_IN 和 T 时，位 slice 间的串行化数据对齐无法得到保证。

图 2-53 显示了使用 TX_BITSLICE_TRI 且 TX_BITSLICE 为 T_BYTE_IN[3:0] 的情况下，连接三态控制时所需的连接。


图 2-52：TX_BITSLICE_TRI 原语






• 为便于查看，未显示时延。


图 2-53：使用 TBYTE 端口时三态路径的连接


图 2-54：使用 TBYTE (DATA_WIDTH = 8) 时三态路径的连接





• 首先， BITSLICE_CONTROL.TBYTE_IN 为 1111，输出缓存未处于三态。 OBUFT 的输出全为一 (11111111)。• 在事件 1 中，当数据输入全部为高电平时， BITSLICE_CONTROL 的 TBYTE_IN 为 1010。这会导致部分串行数据流

变为三态。从输出缓存 O 端口输出的串行流为 11ZZ11ZZ。• 在事件 2 中，并行数据输入全部为低电平， TBYTE_IN 为 1111，因此数据流未处于三态。

• 在事件 3 中，当并行输入仍为 0 时， TBYTE_IN 为 1101，因此并行字的第 4 位和第 5 位为三态。 D 输入均为逻辑低电平。输出数据为 0000ZZ00。

图 2-55 和图 2-56 中显示了 TX_BITSLICE_TRI 的时延。


图 2-55：使用 TBYTE_CTL 属性设置 TBYTE_IN 或 T


图 2-56：三态时延， DATA_WIDTH = 8





TX_BITSLICE_TRI 端口

表 2-28 列出了 TX_BITSLICE_TRI 端口。


图 2-57：三态时延， DATA_WIDTH = 4

表 2-28：TX_BITSLICE_TRI 端口描述

端口 I/O 描述

RST 输入复位三态串行逻辑、异步断言有效和同步断言无效，并且为高电平有效。断言 RST 有效时，Q 复位为 0。要进行确定性初始化，请遵循第 228 页的“原生模式初始化和复位”中的步骤进行操作。

CE 输入用于三态延迟线寄存器时钟的时钟使能。

CLK 输入

时钟输入。 TX_BITSLICE_TRI 中的 DELAY 元素的所有控制输入（LOAD、 CE 和 INC）都与此时钟输入同步。在 VARIABLE 或 VAR_LOAD 中配置 DELAY 时，必须将时钟连接到该端口。该信号可局部反相，并且必须由全局或区域时钟缓存提供。

连接到该管脚的时钟信号必须与连接到 RXTX_BITSLICE/RX_BITSLICE 的 RX_CLK 和/或CLK 的时钟信号相同。

INC 输入

递增/递减由使能信号 (CE) 控制。仅当延迟线处于 VARIABLE 或 VAR_LOAD 模式时，此接口才可用。只要 CE 保持高电平，延迟线就会在每个时钟 (CLK) 周期内递增或递减 1 个抽头。INC的状态可判定延迟线是递增还是递减：INC = 1 递增；INC = 0 递减，与时钟 (CLK)同步。

如果 CE 为低电平，则通过延迟线的延迟不会改变（与 INC 状态无关）。当 CE 变为高电平时，递增/递减操作在下一个时钟上升沿开始。当 CE 变为低电平时，递增/递减操作在下一个时钟上升沿停止。延迟线原语中的可编程延迟抽头将卷绕。当达到后一个抽头延迟 (CNTVALUEOUT =511) 时，后续递增函数将返回到抽头 0。递减函数也是如此：从 0 开始递减，直至抽头 511 为止。

LOAD 输入

在 VAR_LOAD 模式下，此输入将 CNTVALUEIN 属性设置的值加载到延迟线中。CNTVALUEIN[8:0] 上显示的值是新的抽头值。 LOAD 信号为高电平有效信号，并与输入时钟信号 (CLK) 同步。在对 CNTVALUEIN 总线应用新值后，请等待至少 1 个时钟周期，然后再应用 LOAD 信号。 LOAD 操作期间， CE 必须保持低电平。

CNTVALUEIN[8:0] 输入CNTVALUEIN 总线用于动态更改可加载的抽头值。CNTVALUEIN 的 9 位值是所需的抽头数。提供新值后的 1 个 CLK 周期后，才会将 LOAD 脉冲至高电平。仅当 EN_VTC 为低电平时，才能应用新的 CNTVALUEIN 值。





TX_BITSLICE_TRI 属性

CNTVALUEOUT[8:0] 输出CNTVALUEOUT 管脚用于报告当前抽头值。仅当 EN_VTC 为低电平时，才应对CNTVALUEOUT 进行采样。

RST_DLY 输入将延迟线抽头设置复位为 DELAY_VALUE 属性提供的值。

TX_BITSLICE_TRI 中延迟线的复位端口。

EN_VTC 输入

启用电压温度校准。

高电平：允许 BITSLICE_CONTROL 在 VT 上保持恒定的延迟。必须将BITSLICE_CONTROL.EN_VTC 保持为高电平，才能启用 VT 补偿。


使用 TIME 模式时，初始 BISC 期间必须将 EN_VTC 信号拉高。

使用 COUNT 模式时，必须将 EN_VTC 信号拉低。

BIT_CTRL_IN[39:0] 输入来自 BITSLICE_CONTROL 的输入总线。专用管脚必须直接连接在 BITSLICE_CONTROL和 TX_BITSLICE_TRI 之间，并且不得与设计中的其它管脚连接。

BIT_CTRL_OUT[39:0] 输出至 BITSLICE_CONTROL 的输出总线。专用管脚必须直接连接在 BITSLICE_CONTROL 和TX_BITSLICE_TRI 之间，并且不得与设计中的其它管脚连接。

TRI_OUT 输出三态输出 (TRI_OUT) 输出到位 slice 的 TBYTE_IN 管脚。

表 2-28：TX_BITSLICE_TRI 端口描述（续）

端口 I/O 描述

表 2-29：TX_BITSLICE_TRI 属性



该属性用于定义并串转换器输入宽度。

指定并串转换器对数据进行串行化所需的数据宽度。此值必须匹配RXTX_BITSLICE/TX_BITSLICEDATA_WIDTH。

DELAY_FORMAT TIME(1)， COUNT TIME 字符串

DELAY_FORMAT 可设为 TIME或 COUNT。当设置为 TIME 时，BISC 完成（DLY_RDY 变为高电平）后，延迟等于 DELAY_VALUE 中指定的延迟（以 ps 为单位）。 BISC 将 REFCLK_FREQUENCY属性与传入的主时钟一起使用，以确定当前的抽头大小，从而确定达到请求的 TIME 值(DELAY_VALUE) 所需的抽头数。该校准会考量器件中的工艺变化。当 EN_VTC 为高电平时，将对延迟进行校准，以在电压和温度范围内提供请求的 TIME。当 DELAY_FORMAT 设置为COUNT 时，DELAY_VALUE 中给出的值是所需的抽头数。使用 COUNT 时，必须将EN_VTC 绑定到低电平。





DELAY_TYPE FIXED、 VAR_LOAD、VARIABLE FIXED 字符串输入延迟线的延迟模式。

DELAY_VALUE0 - 1250 (TIME UltraScale)0 - 1100 (TIME UltraScale+)

0 - 511 (COUNT)0 十进制


UltraScale 器件多支持 1.25ns 的延迟。 UltraScale+ 器件多支持 1.1ns。COUNT 模式：值应以抽头数为单位。

UPDATE_MODEASYNC

MANUALSYNC

ASYNC 字符串

ASYNC：延迟值的更新与所接收的数据无关。此模式是首选操作模式，因为它涵盖了其它两种模式的功能。


MANUAL：需要 2 次断言LOAD 有效才能使新值生效。第一次 LOAD 会加载由CNTVALUEIN 定义的值，第二次 LOAD 必须通过断言 CE 有效来断言有效，这样新值才能生效。这很有用，因为您可以在数据变为空闲时更新延迟。

INIT 1’b1、 1’b0 1’b1 二进制定义 O 端口的初始值，它是TX_BITSLICE_TRI 的串行数据输出。

OUTPUT_PHASE_90 TRUE 或 FALSE FALSE 字符串

输出相位可以选择为 0 或 90度。

当 OUTPUT_PHASE_90 =TRUE 时，DELAY_VALUE 必须设置为 0。

表 2-29：TX_BITSLICE_TRI 属性（续）







参考时钟频率规格，以 MHz为单位。

参考时钟是连接到BITSLICE_CONTROL 的master_clock (PLL_CLK)。BISC使用此属性来校准任何 TIME模式的延迟。请参阅 “BITSLICE_CONTROL”章节中的第 232 页的“原生模式下的时控”和第 246 页的“内置自校准”。抽头大小不取决于REFCLK_FREQUENCY。抽头延迟范围在 UltraScale 器件数据手册中指定为TIDELAY_RESOLUTION [参照 2]。BISC 算法使用REFCLK_FREQUENCY 属性来计算请求的 DELAY_VALUE 所需的抽头数。

IS_CLK_INVERTED 1’b0， 1’b1 1’b0 二进制

指定 CLK 管脚为高电平有效还是低电平有效。

与 IS_RST_INVERTED 属性类似，但位于 CLK 路径上。当 IS_CLK_INVERTED = 1 时，使用反相器。当 IS_CLK_INVERTED = 0 时，不使用反相器。

IS_RST_DLY_INVERTED 1’b0， 1’b1 1’b0 二进制

指定复位 RST_DLY 管脚为高电平有效还是低电平有效。

与 IS_RST_INVERTED 属性类似，但位于 RST_DLY 路径上。当 IS_RST_DLY_INVERTED = 1时，使用反相器。当 IS_RST_DLY_INVERTED = 0时，不使用反相器。

IS_RST_INVERTED 1’b0， 1’b1 1’b0 二进制

指定复位 RST 管脚为高电平有效还是低电平有效。

复位路径上有一个可选局部反相器，可用于更改复位输入的极性。当 IS_RST_INVERTED = 1 时，使用反相器。当 IS_RST_INVERTED = 0 时，不使用反相器。

NATIVE_ODELAY_BYPASS TRUE 或 FALSE FALSE 字符串

仅限 UltraScale+ FPGA：保留用于存储器接口生成器(MIG)。为 TRUE 时绕过ODELAY。







BITSLICE_CONTROL数据和时钟/选通基本处理块是 RXTX_BITSLICE （RX_BITSLICE 和 TX_BITSLICE 原语派生自该组件），按管脚或管脚对使用。半字节中的 6 个或 7 个位 slice 均由 1 个 BITSLICE_CONTROL 块控制，如图 2-58 所示。7 个位 slice 构成 1 个高半字节， 6 个位 slice 构成低半字节。

BITSLICE_CONTROL 原语（图 2-59）的基本功能是执行内置自校准 (BISC)、为 RXTX_BITSLICE 中的接收器和发射器功能生成时钟、控制专用功能（例如 RX_GATING 和/或 TX_GATING）以及控制一组供先前汇总的功能使用的寄存器



ULTRASCALE_PLUS_ES2ULTRASCALE 字符串

设置器件版本（U L T R A S C A L E 、U L T R A S C A L E _ P L U S 、ULTRASCALE_PLUS_ES1 或ULTRASCALE_PLUS_ES2）

注释：





图 2-58：关于位 slice 的 BITSLICE_CONTROL





(RIU)。在后文中将对这些功能逐一单独进行讨论。管脚和属性允许对 BITSLICE_CONTROL 组件进行相当多的控制，但是，可以通过寄存器接口单元 (RIU) 获得完全控制。RIU 使 BITSLICE_CONTROL 充当处理器外设，并支持其使用一组 64 个 16 位寄存器，从而为需编程的半字节组提供对所有必需的延迟值和控制值的访问权。


图 2-59：BITSLICE_CONTROL 原语





2 个半字节可以合并为 1 个字节。 1 个字节包含 2 个 BITSLICE_CONTROL 组件，每个组件都有一个 RIU 接口。可使用 RIU_OR 组件将这 2 个 RIU 接口组合在一起。当使用 RIU_OR 原语将 2 个 BITSLICE_CONTROL 的 RIU 接口组合在一起时，互联逻辑会将其视为单个 RIU 接口。

本章后文将从以下几个方面来对 BITSLICE_CONTROL 原语进行讨论：

• 第 228 页的“原生模式初始化和复位”• 第 232 页的“原生模式下的时控”• 第 246 页的“内置自校准”• 第 249 页的“寄存器接口单元 (RIU)”

BITSLICE_CONTROL 端口

表 2-30 列出了 BITSLICE_CONTROL 端口。

表 2-30：BITSLICE_CONTROL 端口

端口 I/O 同步时钟域描述

PLL_CLK 输入异步

BITSLICE_CONTROL 的主时钟输入。将 REFCLK_SRC 属性设为 PLL_CLK。该时钟供外部 BISC 控制器使用。当 SERIAL_MODE = TRUE时，该时钟也用于数据和选通/时钟采样时钟。

该时钟必须来自承载这些管脚的 BITSLICE_CONTROL 端口所在的 I/O bank 中的两个 PLL 之一。

PLL 通过专用超低抖动布线连接到 PLL_CLK 管脚。

使用此 PLL_CLK 时钟输入或使用 REFCLK 时钟输入，但不得同时使用这两者。当使用 PLL_CLK 时，将 REFCLK 绑定到低电平。

REFCLK 输入异步

BITSLICE_CONTROL 的主时钟输入。将 REFCLK_SRC 属性设为 REFCLK。仅限 RX_BITSLICE 才支持 REFCLK。该时钟供外部 BISC 控制器使用。当 SERIAL_MODE = TRUE时，该时钟也用于数据和选通/时钟采样时钟。

该时钟可由内部逻辑中的 MMCM 生成。

与此时钟输入的连接使用时钟缓存，并通过 FPGA 中的常规时钟布线进行布线。

使用此 REFCLK 时钟输入或使用 PLL_CLK 时钟输入，但不得同时使用这两者。当使用 REFCLK 时，将 PLL_CLK 绑定到低电平。

建议使用 BITSLICE_CONTROL 的 PLL_CLK 输入。主时钟抖动非常低，因为它是由 PLL 生成的。

RST 输入异步

异步断言有效的全局复位。

好按专用复位顺序同步释放此复位。

如需了解更多信息，请参阅第 228 页的“原生模式初始化和复位”章节。

EN_VTC 输入 RIU_CLK

启用电压和温度控制与跟踪。

断言 EN_VTC 有效使 V 和 T 变化时处于 TIME 模式的延迟线的延迟保持不变。

在 DLY_RDY 变为高电平并完成 BISC 初始操作之后，必须将EN_VTC 信号拉高。

位 slice 上也有 EN_VTC 管脚。为了使 BISC 补偿 VT 上的延迟，必须将 BITSLICE.EN_VTC 保持为高电平。

DLY_RDY 输出异步状态位，指示 BISC 何时完成初始固定延迟线校准。

此管脚也由 RIU 寄存器位表示。





VTC_RDY 输出异步

此状态信号指示 BISC 何时完成基线 VT 校准和跟踪。

完成后， BISC 会根据电压和温度变化持续补偿延迟线。

断言有效后，该信号保持高电平，直到将BITSLICE_CONTROL 或其 EN_VTC 的硬件复位切换为低电平为止。

此管脚也由 RIU 寄存器位表示。在“组件 (Component)”模式下， IDELAYCTRL.RDY 信号与此管脚等效。

RIU_CLK 输入异步

RIU 接口外设的时钟。

该时钟独立于所有其它 BITSLICE_CONTROL 时钟。

该时钟可以由 MMCM 或 PLL 生成。

RIU_ADDR[5:0] 输入 RIU_CLK地址输入总线用于为寄存器接口提供寄存器地址。

该总线上的地址值可指定在下一个 RIU_CLK 周期写入或读取的配置和状态位。不使用该值时，必须对所有位都赋值 0。

RIU_WR_DATA [15:0] 输入 RIU_CLK

此输入总线用于提供数据。此总线的值将写入寄存器接口的RIU_ADDR 所选的寄存器地址。在 RIU_WR_EN 和RIU_NIBBLE_SEL 处于活动状态的周期中将显示此数据。首先将在影子寄存器中捕获此数据，随后将其写入。

RIU_VALID 将指示 RIU 端口何时准备好接受下一项写入操作。不使用该值时，所有位都必须设置为 0。

RIU_RD_DATA [15:0] 输出 RIU_CLK

该输出总线用于将 RIU 数据提供给内部逻辑。该总线的值表示由 RIU_ADDR 寻址的寄存器位。当 RIU_WR_EN 为低电平且 RIU_NIBBLE_SEL 为高电平（由 RIU 采样）时，将在下一个周期中显示数据。如需查看 RIU_RD_DATA 相关信息的完整列表，请参阅第 254 页的“寄存器定义和地址”。

RIU_VALID 输出 RIU_CLK

此信号用于指示当互联逻辑正在访问 RIU 且内部 BISC 状态机也同时在访问 RIU 寄存器时的状态。发生冲突期间（即，在 BISC 写入访问期间发生了来自互联逻辑的 RIU 写入访问）， RIU_VALID 信号将断言无效。内部逻辑写入访问仍能成功，但是仅限断言 RIU_VALID 有效后才能成功。除非无法再进行 RIU 访问（直至断言 RIU_VALID 为高电平无效为止），否则无需互联逻辑采取任何其它措施。除冲突外，RIU_VALID 在写入 RL_DLY_RNK[0, 1, 2, 3] 寄存器时也会断言有效。这些寄存器的特殊性在于 RIU 写入操作需要 2 个以上的周期才能完成对其进行更新。因此，无法对这些寄存器进行连续访问。

RIU_WR_EN 输入 RIU_CLK 此信号必须为高电平才能在 RIU 接口中写入寄存器。

RIU_NIBBLE_SEL 输入 RIU_CLK 此信号用于选择字节中的半字节 RIU。必须为高电平才能执行写入或读取操作。

PHY_RDCS0 [3:0]PHY_RDCS1 [3:0] 输入 PLL_CLK

仅供存储器接口生成器 (MIG) 使用：按列选择。PHY_WRCS0 [3:0]PHY_WRCS1 [3:0] 输出 PLL_CLK

表 2-30：BITSLICE_CONTROL 端口（续）






TBYTE_IN[3:0] 输入 PLL_CLK

半字节/字节组三态输入。

使用此输入时，必须例化 TX_BITSLICE_TRI 原语并将其连接到 TX_BIT_CTRL_OUT(IN)_TRI[39:0] 总线，并且 TX_GATING必须设置为 TRUE。此处提供的半字节将通过 BITSLICE_CONTROL 传递到TX_BITSLICE_TRI 原语，在该原语中，使用输出延迟线时将对这些位进行串行化和延迟。 TX_BITSLICE_TRI 的串行输出将传递到所有已用 TX_BITSLICE 的 TBYTE_IN 输入（单一位）。

如需了解有关此输入的更多信息，请参阅第 204 页的“TX_BITSLICE”和第 211 页的“TX_BITSLICE_TRI”章节。

PHY_RDEN[3:0] 输入 PLL_CLK 启用读取。

不使用 RX_GATING 属性时，必须绑定到 1111。DYN_DCI[6:0] 输出异步仅限 MIG 使用：由 IOB DCI 直接控制。

以下端口是相同字节的 2 个 BITSLICE_CONTROL 组件之间或 2 个字节之间的专用时钟输入和输出。通过设置属性即可启用时钟布线。如需了解有关 2 个半字节之间（半字节间）或 2 个字节之间（字节间）的时控可能性的讨论，请阅读第 232 页的“原生模式下的时控”章节。

CLK_FROM_EXT 输入异步

此字节间时钟来源为相邻字节 BITSLICE_CONTROLCLK_TO_EXT_NORTH 或 CLK_TO_EXT_SOUTH 输出。当不使用字节间时控或仅使用 CLK_TO_EXT_ 管脚时，此管脚必须拉高。

CLK_TO_EXT_NORTH 输出异步此字节间时钟目标为位于此输出上方（北部）的相邻字节BITSLICE_CONTROL 块的 CLK_FROM_EXT 输入。通过EN_CLK_TO_EXT_NORTH 属性可启用此管脚的使用。

CLK_TO_EXT_SOUTH 输出异步此字节间时钟目标为位于该输出下方（南部）的相邻字节BITSLICE_CONTROL 块的 CLK_FROM_EXT 输入。通过EN_CLK_TO_EXT_SOUTH 属性可启用此管脚的使用。

PCLK_NIBBLE_IN 输入异步

此半字节间选通/时钟来自字节中另一个 BITSLICE_CONTROL。每个字节包含 2 个半字节，每个半字节都有 1 个PCLK_NIBBLE_IN 输入。

通过 EN_OTHER_PCLK 属性启用此输入的使用。

NCLK_NIBBLE_IN 输入异步

此半字节间选通/时钟来自字节中另一个 BITSLICE_CONTROL。每个字节包含 2 个半字节，每个半字节都有 1 个NCLK_NIBBLE_IN 输入。

通过 EN_OTHER_NCLK 属性启用此输入的使用。

PCLK_NIBBLE_OUT 输出异步

此半字节间选通/时钟目标为字节中的另一个 BITSLICE_CONTROL。每个字节包含 2 个半字节，每个半字节具有 1 个PCLK_NIBBLE_OUT 输出。此信号必须连接到字节中另一个半字节的 PCLK_NIBBLE_IN 输入。

NCLK_NIBBLE_OUT 输出异步

此半字节间选通/时钟目标为字节中的另一个 BITSLICE_CONTROL。每个字节包含 2 个半字节，每个半字节具有 1 个NCLK_NIBBLE_OUT 输出。此信号必须连接到字节中另一个半字节的 NCLK_NIBBLE_IN 输入。







BITSLICE_CONTROL 属性

表 2-31 列出了 BITSLICE_CONTROL 属性。这些属性大多数在 RIU 中具有一个或多个等效寄存器位。

以下 RX/TX_BIT_CTRL_OUT 和 RX/TX_BIT_CTRL_IN 管脚是所使用的 BITSLICE_CONTROL 和 RXTX_BITSLICE、 RX_BITSLICE 或TX_BITSLICE 之间的 40 位总线连接。其中每个 40 位总线在 BITSLICE_CONTROL 和位 slice 之间传送数据、时钟、RIU 和状态信号。

当使用 RXTX_BITSLICE、RX_BITSLICE 或 TX_BITSLICE 时，这些总线必须连接到适当的 BITSLICE_CONTROL 输入和输出总线（图2-51）。示例：

使用 RX_BITSLICE_0 时， RX/TX_BIT_CTRL_OUT 必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_IN0，而 RX/TX_BIT_CTRL_IN总线必须连接到 BITSLICE_CONTROL RX/TX_BIT_CTRL_OUT0 总线。

这些总线由 BITSLICE_CONTROL 和位 slice 之间的专用布线组成。

RX_BIT_CTRL_OUTx[39:0] 输出不适用输出总线从位 slice 连接到 RX_BIT_CTRL_IN。

RX_BIT_CTRL_INx[39:0] 输入不适用输入总线从位 slice 连接到 RX_BIT_CTRL_OUT。TX_BIT_CTRL_OUTx[39:0] 输出不适用输出总线从位 slice 连接到 TX_BIT_CTRL_IN。

TX_BIT_CTRL_INx[39:0] 输入不适用输入总线从位 slice 连接到 TX_BIT_CTRL_OUT。

TX_BIT_CTRL_OUT_TRI[39:0] 输出不适用输出总线连接到 TX_BITSLICE_TRI。 TX_BIT_CTRL_IN 输入总线。

TX_BIT_CTRL_IN_TRI[39:0] 输入不适用输入总线来自 TX_BITSLICE_TRI。TX_BIT_CTRL_OUT 输出总线。



表 2-31：BITSLICE_CONTROL 属性


EN_OTHER_PCLK TRUEFALSE FALSE 字符串

启用半字节间时钟。

当设置为 TRUE 时，PCLK 来自字节中另一个BITSLICE_CONTROL。如果为某个字节中的一个BITSLICE_CONTROL 开启了此功能，则不能为同一字节中的另一个 BITSLICE_CONTROL 开启它。

EN_OTHER_NCLK TRUEFALSE FALSE 字符串

启用半字节间时钟。当设置为TRUE 时，NCLK 来自字节中另一个 BITSLICE_CONTROL。如果为某个字节中的一个BITSLICE_CONTROL 开启了此功能，则不能为同一字节中的另一个 BITSLICE_CONTROL 开启它。





SERIAL_MODE TRUEFALSE FALSE 字符串

当设置为 TRUE 时，主输入时钟PLL_CLK 或 REFCLK 以及分频的版本用作位 slice 解串器的采样时钟。设置为 FALSE 时，应用于BITSLICE_0 的时钟或选通将用作采样时钟。

当仅将数据或具有嵌入式时钟的数据应用于位 slice 时，请使用SERIAL_MODE。位 slice 的主要功能是使用从内部生成的时钟对传入的数据流进行采样，该内部时钟与数据源（例如 PLL）无关。

RX_CLK_PHASE_P SHIFT_0 SHIFT_90 SHIFT_0 字符串

将读取时钟的 P 沿相移 0 或 90度（相对于捕获的数据）。

在位周期中间，通过时钟对数据采样。当时钟和数据到达相位对齐的管脚时，请相移 90 度，否则将此属性保留为默认值。

使用 SHIFT_90 时，DELAY_VALUE (RX_BITSLICE) 或R X _ D E L A Y _ V A L U E(RXTX_BITSLICE) 必须为 0。

RX_CLK_PHASE_N SHIFT_0 SHIFT_90 SHIFT_0 字符串

将读取时钟的 N 沿相移 0 或 90度（相对于捕获的数据）。

在位周期中间，通过时钟对数据采样。当时钟和数据到达相位对齐的管脚时，请相移 90 度，否则将此属性保留为默认值。

使用 SHIFT_90 时，DELAY_VALUE (RX_BITSLICE) 或R X _ D E L A Y _ V A L U E(RXTX_BITSLICE) 必须为 0。

INV_RXCLK TRUEFALSE FALSE 字符串

将应用到 BITSLICE_0 的读取或采样 CLK 反相。

TX_GATING DISABLEENABLE DISABLE 字符串

写入时钟门控。对于对齐的传输数据， TX_GATING 必须设置为TRUE，并通过互联逻辑控制TBYTE_IN。

如需了解更多信息，请参阅第228 页的“原生模式初始化和复位”。注释： TX_GATING = ENABLE 不会停止 BITSLICE_1 和 BITSLICE_6 的时钟。

当 TX_GATING = TRUE 时，TBYTE_IN[3:0] 用于停止发射接口的时钟。

表 2-31：BITSLICE_CONTROL 属性（续）






RX_GATING DISABLE ENABLE DISABLE 字符串

启用读取选通/时钟门控。

该属性的值及其背后的机制是在选通/时钟前导期间触发门控导入。并于每个选通/时钟下降沿后立即触发门控关门，然后启用此选通/时钟。

该属性使用的门控电路仅在半字节的 BITSLICE_0 中可用，因为只能从半字节的 BITSLICE_0 位置输入选通/时钟。

设置为 TRUE 时，门控由BITSLICE_CONTROL.PHY_RDEN输入控制。

READ_IDLE_COUNT[5:0] 0 - 63 0 十进制

PHY_RDEN 断言无效后至关闭ODT 终端之前的时钟数。仅限 MIG 使用。

DIV_MODE DIV2DIV4 DIV2 字符串

确定如何对主时钟进行分频。

当使用 8 位模式（1:8 串行输入）时，设置为 DIV4。使用 4 位模式时，设置为 DIV2。FIFO_WRCLK_OUT 时钟反映了该属性的作用。

REFCLK_SRC PLLCLK、 REFCLK PLLCLK 字符串

当主时钟为 PLL_CLK 时，此属性应设置为 PLLCLK。当主时钟为 REFCLK 输入（仅限RX_BITSLICE）时，此属性必须设置为 REFCLK。

ROUNDING_FACTOR 1、2、4、8、16、32、64、128 16 十进制

BISC 的取整因子。仅限 MIG 使用。

CTRL_CLK EXTERNAL EXTERNAL 字符串定义 RIU 接口的时钟源。始终使用默认值 EXTERNAL。

EN_CLK_TO_EXT_NORTH ENABLE DISABLE DISABLE 字符串启用字节间选通/时钟转发到另一个高字节BITSLICE_CONTROL。

EN_CLK_TO_EXT_SOUTH ENABLE DISABLE DISABLE 字符串启用字节间选通/时钟转发到另一个低字节 BITSLICE_CONTROL

EN_DYN_ODLY_MODE TRUEFALSE FALSE 字符串仅限 MIG 使用。

SELF_CALIBRATE ENABLE DISABLE ENABLE 字符串

内置自校准 (BISC) 启用。设置为 ENABLE 时，BISC 在释放复位后运行初始校准。设置为 DISABLE 时，释放复位后不运行校准。

IDLY_VT_TRACK TRUEFALSE TRUE 字符串

对半字节中的所有输入延迟启用电压和温度跟踪。

ODLY_VT_TRACK TRUEFALSE TRUE 字符串

对半字节中的所有输出延迟启用电压和温度跟踪。







QDLY_VT_TRACK TRUEFALSE TRUE 字符串

对 BITSLICE_CONTROL 中的四分之一周期延迟启用电压和温度跟踪。四分之一周期延迟用于基于传入数据对时钟进行移位。

RXGATE_EXTEND TRUEFALSE FALSE 字符串仅限 MIG 使用。



ULTRASCALE_PLUS_ES2ULTRASCALE 字符串








原生模式初始化和复位

要使用原生 SelectIO 原语在 UltraScale 器件中初始化设计，必须遵循一组特定的步骤来应用或释放复位。请遵循所述步骤进行操作，以确保 PLL/MMCM、 BITSLICE_CONTROL 和位 slice 之间的所有时钟均已相位对齐且相关联，如图 2-60 所示。

在图 2-60 中， PLL.CLKOUTPHY_EN 禁用 BITSLICE_CONTROL.PLL_CLK，直到移除复位后为止。如需了解有关时钟要求的详细说明，请参阅“原生模式下的时控”。

应禁用进入 BITSLICE_CONTROL 的 PLL_CLK/REFCLK，直到所有 BITSLICE_CONTROL 和 RXTX_BITSLICE 均已复位并且其复位已被安全移除为止。这样可以确保接口完成确定性初始化。

在设计启动时或对 FPGA 中的应用进行复位后，必须使用以下顺序释放复位：

释放复位

1. 确保将 SELF_CALIBRATE 属性设置为 ENABLE。2. 在所有已用 RXTX_BITSLICE （RX_BITSLICE、 TX_BITSLICE）原语上，使 EN_VTC 信号保持为高电平。

3. BITSLICE_CONTROL 的 EN_VTC 应保持低电平。

4. 按照以下顺序使 I/O 完成并退出复位状态：

a. 释放 PLL/MMCM 的复位以便为接口生成时钟。

b. 使已用 PLL 的 CLKOUTPHYEN 保持为低电平，这会禁用到 BITSLICE_CONTROL.PLL_CLK 输入的 CLKOUTPHY 高速时钟。使用 MMCM 时，禁用提供 BITSLICE_CONTROL.REFCLK 时钟的 BUFGCE 时钟缓存。

注释：如图 2-60 所示，在复位序列期间必须禁用选通时钟。对于使用输入时钟作为选通时钟的系统，将需要比特滑动 (bitslip)。 High-Speed SelectIO 向导提供了比特滑动功能。

c. 等待 PLL/MMCM 进入 LOCKED 状态。

d. 释放以下复位信号：RXTX_BITSLICE.TX_RST_DLY、 RXTX_BITSLICE.RX_RST_DLY、 TX_BITSLICE_TRI.RST_DLY、RXTX_BITSLICE.TX_RST、 RXTX_BITSLICE.RX_RST、 TX_BITSLICE_TRI.RST 和/或 BITSLICE_CONTROL.RST。

e. 等待至少 64 个应用时钟周期（PLL/MMCM 规格）。

f. 将 PLL 的 CLKOUTPHYEN 信号拉高，这样即可启用 CLKOUTPHY 高速 PLL 输出。对于 MMCM，启用 BUFGCE以应用 BITSLICE_CONTROL.REFCLK。


图 2-60：PLL 和复位初始化序列





5. 继续执行以下复位后序列：

a. 请等待至所有已用 BITSLICE_CONTROL 原语的 DLY_RDY 全部断言为高电平有效（通过运行 BISC 控制器）为止。

b. 当所有 DLY_RDY 信号都断言为高电平有效后，请在双触发器同步器电路中使用 RIU_CLK 将已用BITSLICE_CONTROL 的 EN_VTC 拉高。

c. 请等待至 BITSLICE_CONTROL 的 BITSLICE_CONTROL.VTC_RDY 状态输出断言为高电平有效为止。此时VTC_RDY 为高电平意味着 BITSLICE_CONTROL 原语中的 BISC 控制器正在跟踪以进行电压和温度补偿。

d. 现在即可重新启动选通时钟。注释：对于在复位序列期间无法停止选通时钟的系统，或者对于具有选通噪声的系统（例如未锁定的 PLL），RX_BITSLICE 对齐可能需要比特滑动。

此时，可以释放 FPGA 逻辑中的应用。

VTC_RDY 为高电平后，额外的功能模式准则如下：

- RXTX_BITSLICE 发射器或 TX_BITSLICE 要求将 BITSLICE_CONTROL 的 TBYTE_IN[3:0] 输入拉高。使用VTC_RDY 信号和从应用时钟运行的 2 个寄存器同步器来执行此操作。

注释：如果 TBYTE_IN 总线供 FPGA 中的逻辑所使用，请确保所设计的电路允许应用上述准则。

- RXTX_BITSLICE 接收器或 RX_BITSLICE 需要将 BITSLICE_CONTROL 的 PHY_RDEN[3:0] 输入拉高。使用VTC_RDY 信号和从应用时钟运行的 2 个寄存器同步器来执行此操作。

注释：遵循第 162 页的“RXTX_BITSLICE” 的 FIFO 功能段落中描述的有关从 FIFO 读取数据的操作。

注释：对于仅发射接口，应将 PHY_RDEN[3:0] 断言为低电平无效。

串行模式接收器的其它功能准则如下：

- 串行模式接收器仅接收数据。必须通过 PLL 生成时钟 (PLL.CLKOUTPHY) 对数据进行采样。在这种情况下，必须使用附加逻辑来调整输入延迟线，以控制 RX_BITSLICE。

- 遵循第 166 页的“原生输入延迟类型用法”和第 178 页的“原生输出延迟类型用法”中的准则以正确的方式调整延迟线。

在 FPGA 中运行应用时，请执行以下步骤以便安全复位应用并支持后续正确完成初始化：

应用复位

要应用复位，请执行以下操作：

1. 断言复位至 PLL 有效。

2. 将复位应用于 RXTX_BITSLICE.TX_RST_DLY、 RXTX_BITSLICE.RX_RST_DLY、 TX_BITSLICE_TRI.RST_DLY、RXTX_BITSLICE.TX_RST、 RXTX_BITSLICE.RX_RST、 TX_BITSLICE_TRI.RST 和/或 BITSLICE_CONTROL.RST。

3. 停止选通时钟。

4. 在释放复位之前，请等待短的 PLL 复位断言有效时间。如需了解有关此时序规范的信息，请参阅 UltraScale 器件数据手册 [参照 2] 的 PLL 部分。然后按照第 228 页的“原生模式初始化和复位”中的步骤进行正确初始化。

使用多个 bank 初始化接口

当接口跨越多个 bank 时，必须修改每个 bank 的时控和初始化顺序，以确保接口正确启动。使用 High-Speed SelectIO 向导时，可以通过单独运行 HSSIO-Wiz 并选择“Enable Ports to Connect Multiple Interfaces”来自定义每个 bank。图 2-61 显示了一个跨两个 bank 的接口。其中使用应用时钟 (APP_CLK) 来将数据加载到 TX_BITSLICE 中。如图 2-61 所示，TX_BITSLICE 将来自 PLL 的专用时控用于发射时钟。专用的 PLL 时钟为 TX_BITSLICE 提供了佳性能。对于 RX_BITSLICE， APP_CLK 被指定为 FIFO_RD_CLK，以从 FIFO 读取数据。





High-Speed SelectIO 向导可以将 CLKOUT0/CLKOUT1 用于应用时钟，当使用单个 bank 时可以使用该时钟。

在具有多个 bank 接口（图 2-62）的情况下，使用单一时钟源来驱动每个 High-Speed SelectIO 向导核的 APP_CLK。因此，不应连接 CLKOUT0/CLKOUT1。

High-Speed SelectIO 向导将 RIU_CLK 用于复位状态机 (Reset State Machine)。为确保多 bank 接口对齐，应同时复位所有 bank。每个 PLL 的 LOCKED 输出应同步到 RIU_CLK 域，并通过逻辑 AND 操作连接在一起。这些更改将使状态机一起初始化。

每个 bank 都包含 1 个 RST_SEQ_DONE 状态信号。为了确定所有 bank 何时准备就绪，应该通过逻辑 AND 操作将所有接口的 RST_SEQ_DONE 连接在一起，以创建接口就绪 (INTF_RDY) 信号。对于使用 TX_BITSLICE 的设计，应将 INTF_RDY 同步到 APP_CLK 并用于控制 TBYTE_IN[3:0]。使用 High-Speed SelectIO 向导时，应将 tri_tbyte#[3:0] 输入连接到 INTF_RDY 信号。对于面向 RX_BITSLICE 的设计，仅在整个接口准备就绪且 INTF_RDY 已变为高电平后，才应使用 FIFO_RD_EN。

注释：使用离接收时钟的位 slice 远的已用位 slice 的反相 FIFO_EMPTY 信号，生成 FIFO_WRCLK_OUT 并通过触发器连接到已用位 slice 的所有 FIFO_RD_EN 输入。远表示时钟基干末尾的位 slice。请参阅“原生原语”的“FIFO 功能”章节中的解释。


图 2-61：TX_BITSLICE 应用时钟


图 2-62：多 bank 时控





使用 High-Speed SelectIO 向导时， INTF_RDY 在内部与 APP_CLK 同步。

以下是多 bank 要求的摘要。

多 bank 时控更改：

° 每个 High-Speed SelectIO 向导核的 PLL 都应从单个 MMCM 时钟源驱动，以大程度减少 PLL 之间的偏差。因此，如果要使用 3 个 bank，则 MMCM 应布局在中间的 I/O bank 中。与控制 MMCM 的输入时钟布线相比，大程度减少不同 PLL 的时钟偏差更为关键。

° 必须更新每个核的应用时钟 (APP_CLK)，以将 MMCM 时钟用于多 bank 时控。

复位状态机

° 所有 PLL 和复位状态机应同时复位。

° 来自所有 bank 的 LOCKED 输出必须合并并同步到 RIU 时钟域。由于 LOCKED 信号是由 RIU 时钟域驱动的复位状态机的输入，因此组合的多 bank LOCKED 信号也必须位于 RIU 时钟域中。

° 在启用应用 (INTF_RDY) 之前，应用必须等待所有 bank 的 RST_SEQ_DONE。该信号应同步到应用时钟域，并控制 TBYTE_IN[3:0] 用于发射应用，或控制 FIFO_RD_EN 用于接收应用。

在共享 bank 中初始化多个接口

当 bank 包含 2 个不同的接口时， bank 中使用的 BITSLICE_CONTROL 共享公共控制信号，要求同时启动原生模式初始化。每个接口可以在不同时间完成初始化序列。还必须修改 High-Speed SelectIO 向导，以确保初始化顺序的关键步骤在接口之间同步。

图 2-63 显示了使用 2 个不同接口的设计示例，这 2 个接口具有不同 RIU_CLK 连接。共享 bank 时， RIU_CLK 的变化不应超过 4 倍。例如，如果 RIU_CLK1 为 200 MHz，则 RIU_CLK2 必须至少为 50 MHz。





作为同步状态机，输入数据应使用与状态机相同的时钟。例如，2 个接口的 LOCKED (PLL) 信号必须通过 AND 操作连接在一起并重新同步到接口的 RIU_CLK 源。接口 1 应该使用 RIU_CLK1 时钟域，而接口 2 则使用 RIU_CLK2。

每个 bank 都包含 1 个 RST_SEQ_DONE 状态信号。为了确定所有 bank 何时准备就绪，应该通过逻辑 AND 操作将所有接口的 RST_SEQ_DONE 连接在一起，以创建接口就绪 (INTF_RDY) 信号。对于使用 TX_BITSLICE 的设计，应将 INTF_RDY 同步到 APP_CLK 并用于控制 TBYTE_IN[3:0]。使用 High-Speed SelectIO 向导时，应将 tri_tbyte#[3:0] 输入连接到 INTF_RDY 信号。对于面向 RX_BITSLICE 的设计，仅在整个接口准备就绪且 INTF_RDY 已变为高电平后，才应使用 FIFO_RD_EN。

注释：使用离接收时钟的位 slice 远的已用位 slice 的反相 FIFO_EMPTY 信号，生成 FIFO_WRCLK_OUT 并通过触发器连接到已用位 slice 的所有 FIFO_RD_EN 输入。远表示时钟基干末尾的位 slice。请参阅“原生原语”的“FIFO 功能”章节中的解释。

原生模式下的时控

本节介绍了时控涉及的原生 I/O 原语的管脚和属性。


图 2-63：共享 bank 中的多个接口





表 2-32：时控涉及的原生 I/O 原语的管脚和属性

管脚或属性 I/O 描述

BITSLICE_CONTROL 管脚

PLL_CLK 输入

此时钟为高速时钟，由 PLL (CLKOUTPHY) 在同一 I/O bank 中传递，并通过专用资源进行布线。通常，此时钟的频率与所需数据速率相同（例如：1 Gb/s 数据速率对应 1 GHz 时钟）。对于使用 SERIAL 模式的设计，此时钟是串行 DDR数据采样时钟，因此等于数据速率的 ½（例如，对于 1 Gb/s 的数据速率，DDR时钟为 500 MHz）。

REFCLK 输入此时钟由 MMCM 或 PLL 传递，不一定与使用 BITSLICE_CONTROL 组件的时钟位于同一个 I/O bank 中。该时钟通过 FPGA 的常规时钟布线到达BITSLICE_CONTROL，并使用 BUFG 和 BUFGCE 时钟缓存。

• PLL_CLK 或 REFCLK 被称为 BITSLICE_CONTROL 主时钟。

• 该主时钟可通过 REFCLK_SRC 属性来选择。

• 时钟源 PLL_CLK 或 REFCLK 互斥（二选一，二者不得同时使用）。

CLK_FROM_EXT 输入

此输入是字节间时控结构的一部分。它是通过 BITSLICE_CONTROL BITSLICE 结构中的专用布线进行布线的时钟，来自相邻字节中 BITSLICE_CONTROL 的 CLK_TO_EXT_NORTH 或CLK_TO_EXT_SOUTH 输出。不使用时，绑定到高电平。

CLK_TO_EXT_NORTHCLK_TO_EXT_SOUTH 输出

这是字节间时控结构的一部分。它是数据采样时钟的副本，该时钟通过专用布线资源转发到相邻字节BITSLICE_CONTROL 或 CLK_FROM_EXT 时钟输入。

PCLK_NIBBLE_INNCLK_NIBBLE_IN 输入

这些输入是半字节间时控结构的一部分，并通过专用布线资源布线到单一字节内高低半字节之间的 N(P)CLK_NIBBLE_OUT。

PCLK_NIBBLE_OUTNCLK_NIBBLE_OUT 输出

这些输出是半字节间时控结构的一部分，并通过专用布线资源布线到单一字节内高低半字节之间的 N(P)CLK_NIBBLE_IN。

BITSLICE_CONTROL 属性

REFCLK_SRC 确定使用哪个主时钟输入。

DIV_MODE确定 BITSLICE_CONTROL 中主时钟的分频因子。当使用 4 位时，设置为 DIV2。当使用 8 位时，设置为 DIV4。

SELF_CALIBRATE 确定时钟是否将根据捕获的数据进行调整并随电压和温度变化进行跟踪。

IDLY_VT_TRACKODLY_VT_TRACKQDLY_VT_TRACK

根据延迟线的类型开启或关闭 VT 跟踪。

默认情况下，这些属性处于开启状态。

RX_CLK_PHASE_NRX_CLK_PHASE_P

将内部捕获时钟相移 90 度（或不相移）。当数据和时钟相位对齐时，可以将此属性设置为 SHIFT_90。当数据和时钟相移 90 度时，请使用 SHIFT_0。

EN_CLK_TO_EXT_NORTHEN_CLK_TO_EXT_SOUTH

启用北部或南部 BITSLICE_CONTROL 组件的字节间时控。

EN_OTHER_NCLKEN_OTHER_PCLK

设置半字节间时控的方向。第 232 页的“原生模式下的时控”章节详细介绍了半字节间时控如何实现在单一字节内共享时钟或选通。





接收时控

RXTX_BITSLICE 具有 2 个不同的时钟源/选通源，由属性或 RIU 寄存器位启动以捕获数据。属性或寄存器位会影响 BITSLICE_CONTROL 原语 SERIAL_MODE = TRUE/FALSE 的功能。

• 当 SERIAL_MODE 属性设置为 TRUE 时，将使用应用的主时钟（PLL_CLK 或 REFCLK）捕获接收到的数据。该时钟是通常以一半的数据速率运行的 DDR 捕获时钟。 BITSLICE_CONTROL 中的逻辑用于重新生成主时钟并对其进行分频，以在接收器中形成所需的时钟。

• 当 SERIAL_MODE 属性设置为 FALSE 时，将使用与数据一起转发的时钟或选通来捕获接收到的数据。属性 (INV_RXCLK) 可以在此接收器时钟路径中启用反相器。 BISC 控制器将应用于 BITSLICE_CONTROL 主时钟输入的时钟用于输入延迟线校准，并且该时钟的频率必须与接收数据速率相同。

SERIAL_MODE = TRUE

如图 2-64 所示，可以在以下情况下使用此设置：

• 仅从连接的组件接收数据。

• 接收到的数据包含一个嵌入式时钟（如 SGMII 中一样），以及其它一些通常馈送到 GTH 或 GTY 高速串行收发器的协议。

• 与数据一起提供的时钟不是位时钟，而是帧或系统同步时钟。

RXTX_BITSLICE 管脚

FIFO_WRCLK_OUT 输出

这是内部 FIFO 写入时钟的副本。

此时钟的频率计算方式为数据采样时钟除以根据 DIV_MODE 属性所确定得因素。数据采样时钟可以是提供的 REFCLK 或 PLL_CLK，也可以是 BITSLICE_0 提供的时钟或选通。

FIFO_RD_CLK 输入这是由 MMCM、PLL 或其它元素提供的时钟。该时钟的频率必须具有与内部位slice FIFO 写入时钟的频率相同，但是大多数情况下两者相位不同。

RXTX_BITSLICE 属性

OUTPUT_PHASE_90设置为 TRUE 时，发射器输出将相移 90 度。当使用不同的发射器时，很容易观察到相移。

此属性常用于将生成时钟相移 90 度到生成的数据。

RX_DATA_WIDTHTX_DATA_WIDTH

此属性用于设置串并转换器和并串转换器的宽度。它必须对应于BITSLICE_CONTROL 的 DIV_MODE 属性。设置为 8 时，DIV_MODE 必须设置为 4；反之，当 DATA_WIDTH 设置为 4 时，DIV_MODE 必须设置为 2。

RX_DATA_TYPE当位 slice 接收器仅用于捕获数据时，设置为 DATA。当该时钟可以用作数据的采样时钟 (SERIAL_MODE = FALSE) 并且该时钟也同样作为数据进行采样时，设置为 DATA_AND_CLOCK （仅用于 BITSLICE_0）。当位 slice 接收数据被 PLL_CLK 捕获时，设置为 SERIAL。

RX_REFCLK_FREQUENCYTX_REFCLK_FREQUENCY

此属性必须设置为应用于 BITSLICE_CONTROL 主时钟输入（PLL_CLK 或REFCLK）的频率。

没有与位 slice 发射器相关的时钟或与时钟相关的管脚。RXTX_BITSLICE 中的发射器使用 BITSLICE_CONTROL 主时钟（PLL_CLK或 REFCLK）来发射数据。

发射数据速率等于 BITSLICE_CONTROL 主时钟频率。例如，当主时钟频率为 1000 MHz 时，发射的数据速率等于 1 Gb/s。

表 2-32：时控涉及的原生 I/O 原语的管脚和属性（续）

管脚或属性 I/O 描述





收到数据后，需要一个时钟来捕获该数据。在以上每种情况下， BITSLICE_CONTROL 主时钟（PLL_CLK 或 REFCLK）都用于捕获数据。

PLL 与 BITSLICE_CONTROL 原语之间存在专用高速低抖动连接。当使用 MMCM 时，时钟通过全局 FPGA 时钟布线进行布线，并且时钟缓存 BUFG 或 BUFGCE 必须插入导致更多抖动的时钟路径。与使用 MMCM 相比，使用 PLL 可以捕获更高的数据速率。

用于生成数据捕获时钟的 PLL 必须与接收 RXTX_BITSLICE 位于同一 I/O bank 中。在这种模式下，半字节的所有输入都可以用作数据输入。当输入数据为差分数据时，则不能使用高半字节的位 6。

时钟频率等于应该用于捕获接收到的数据的 DDR 时钟。例如，要接收 1 Gb/s 的数据流，所需主时钟频率为 500 MHz。

使用 DATA_WIDTH 和 DIV_MODE 属性的 BITSLICE_CONTROL 中的时钟生成器可确保生成用于对数据进行串并转换所需的所有时钟。

例如，捕获 8 位宽的数据需要将 DATA_WIDTH 设置为 8，将 DIV_MODE 设置为 4。捕获的数据和串并转换的数据以 master_clock/4 的速率写入 RX_BITSLICE 输出 FIFO。

每个半字节中 BITSLICE_0 的 FIFO_WRCLK_OUT 管脚均可提供一个时钟副本，用于在 FIFO 中写入 RXTX_BITSLICE 内部数据。然后，该 FIFO_WRCLK_OUT 或者从 PLL 或 MMCM 生成的相同频率的时钟即可用作 FIFO_RD_CLK。

注意！当半字节使用属性 SERIAL_MODE = TRUE 时，必须将 BITSLICE_0 例化到设计中，并且 DATA_TYPE 必须设置为SERIAL。即使在设计中未使用 BITSLICE_0，也必须将其连接到 I/O 缓存，否则 Vivado 工具会出错。对于高半字节，BITSLICE_0 与字节组的 BITSLICE_6 等效。如需了解有关字节和半字节内的位 slice 编号的说明，请参阅图 2-3。


图 2-64：串行模式下的数据采集





SERIAL_MODE = FALSE

图 2-65 显示了与各种源同步接口一起使用的设置。这些接口为数据提供相关的时钟或选通。 BITSLICE_0 接收时钟或选通用于捕获半字节、字节或整个 I/O bank 的其它 RX_BITSLICE 中的接收数据。提供给 BITSLICE_CONTROL 主时钟输入的时钟用于校准输入延迟线，其频率必须等于接收的数据速率。

这种接口需要将时钟或选通连接到半字节的 BITSLICE_0。这些管脚被标记为专用字节时钟 (DBC)、四字节时钟 (QBC) 或两用管脚 (GC/QBC)。两用 GC/QBC 时钟输入支持将将接收到的位时钟用于捕获半字节、字节或 I/O bank 其它位 slice 中的数据位，但也可用作 PLL 的时钟输入，以生成有效的 BITSLICE_CONTROL 主时钟。

当 BITSLICE_0 用作时钟输入时，半字节的其它位 slice 可用于数据捕获。用作时钟输入的 BITSLICE_0 可以像捕获数据模式一样捕获时钟。这对于设计中的多种控制功能很有用。

半字节中仅限 BITSLICE_0 可用作时钟/选通输入。当使用比半字节更多的位 slice 来捕获数据时，必须使用半字节间和/或字节间时控。凭借此方法，可以将时钟/选通转发到整个 I/O bank。例如，如果连接的器件使用单个时钟传送 16 个数据通道，则需要多个半字节/字节来捕获数据，而必须将单个 BITSLICE_0 定义为前向时钟的输入。时钟需要为所有数据通道提供半字节间和字节间时控。 BITSLICE_CONTROL 原语中的 BISC 控制器根据电压和温度的变化对提供的数据采样时钟或选通进行调整和维护。

提示：在半字节内使用的 BITSLICE_0 或通过 BITSLICE_0 连接到关联 I/O 管脚的组合信号在 FPGA 的应用中不可用，除非 BITSLICE_0 使用的半字节中的 BITSLICE_CONTROL 的 DLY_RDY 输出管脚或 IDELAYCTRL 的 RDY 输出管脚变为高电平。 BITSLICE_0 用于校准，仅在校准完成后才可用。 Vivado 工具会生成“严重警告 (Critical Warning)”，此警告可通过 XDC 约束降级：

set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <port name>]

有一个例外：在 I/O bank 中，有一个差分 QBC/GC 管脚组或两个单端 QBC/GC 管脚。当 BISC 正在运行且已连接的 BITSLICE_0 可能不可用时，这些时钟可用于向 MMCM 或 PLL 传送时钟。


图 2-65：非串行模式下的数据捕获





BITSLICE_0 中的单个接收时钟可用于捕获半字节、字节或整个 I/O bank 中的数据。假设使用高低半字节，并且时钟从低半字节传递到高半字节，则低半字节的 BITSLICE_0 可以传递输入/采样时钟，而高半字节的 BITSLICE_0 可以作为常规数据输入。

DATA_WIDTH 和 DIV_MODE 属性在 BITSLICE_CONTROL 中设置时钟生成器，以生成所有必要的时钟分频，用于执行串并转换和 RX_BITSLICE FIFO 写入操作。

接收时钟/选通通过 BITSLICE_CONTROL 传递、调整和转发，并用于捕获其它位 slice 中的接收数据。数据通过捕获时钟的分频版本 (DIV_MODE) 并行化，并写入 RX_BITSLICE FIFO。由 BITSLICE_CONTROL 传递、调整和转发的接收时钟/选通可在 RX_BITSLICE_0 中使用，以捕获时钟的镜像。该时钟数据可以在通用器件逻辑中使用。时钟的镜像以数据格式呈现给互联逻辑，并可用于任何与设计相关的功能。

要从 FIFO 读取数据，必须将时钟连接到 FIFO_RD_CLK 输入。该时钟的频率应与数据采样时钟除以 DIV_MODE 参数的结果相同。 FIFO_RD_CLK 可以由 PLL 或 MMCM 生成。用于高速 PLL_CLK 的相同 PLL 可用于生成此 FIFO_RD_CLK。

当该位 slice 用作采样时钟输入时， FIFO_RD_CLK 也可源自 BITSLICE_0 的 FIFO_WRCLK_OUT。与 FIFO_WRCLK_OUT 一起使用的 BITSLICE_0 必须与时控 FIFO 位于同一 I/O bank 中。

当 SELF_CALIBRATE 为 TRUE 时，BISC 控制器会在 BITSLICE_CONTROL 中将接收时钟调整为 90 度或 0 度，具体取决于 RX_CLK_PHASE_P 和 RX_CLK_PHASE_N 属性值。 BISC 控制器还会补偿到达 RX_BITSLICE 输入的数据和时钟延迟不匹配，但不补偿通用器件逻辑之外的延迟。BISC 控制器在 BITSLICE_CONTROL 的已应用的主时钟、PLL_CLK 或 REFCLK 输入上运行。由于主时钟与捕获数据无关，因此应将其频率速率设置为等于接收的数据速率。

BISC 还有一项附加功能，即可以连续跟踪电压和温度变化，以随着电压和温度的变化维持时钟和数据时序关系。当在数据输入路径中使用输入延迟元素时， BISC 会跟踪电压和温度补偿。

每个半字节包含 6 个（低位）或 7 个（高位）位 slice，从而导致以下可能的 I/O 数量：

一个字节将高低半字节组合在一起，从而导致以下可能的 I/O 数量：

一个 I/O bank 等于四个字节的组合，从而导致以下可能的 I/O 数量：

发射时控

发射数据时， BITSLICE_CONTROL 的主输入时钟用于将数据移出发射器（图 2-66）。此时钟的频率可确定数据的串行比特率。数据必须存在于 RXTX_BITSLICE 发射器输入端，其时钟频率为主时钟除以 DIV_MODE 和/或 DATA_WIDTH 属性设置。

单端 I/O 差分 I/O

1 个时钟输入 1 个时钟输入

5 或 6 个数据输入 2 个数据输入



12 个数据输入 5 个数据输入



多 51 个数据输入多 23 个数据输入






• 当需要 1 Gb/s 的串行数据流时，与 TX_BITSLICE 在同一 I/O bank 中的 PLL 必须在 BITSLICE_CONTROL 的 PLL_CLK 输入端提供 1 GHz 时钟。

• 当 TX_BITSLICE 以 8 位模式运行 (DATA_WIDTH = 8) 时，必须在 TX_BITSLICE 的 D 输入端显示数据，其时钟频率为 125 MHz(1 GHz/DIV_MODE = 4)。

提示：使用 OUTPUT_PHASE_90 属性可以使发射器位 slice 的串行输出发生 90 度相移。此功能通常用于生成中心对齐的接口时钟。使用 OUTPUT_PHASE_90 时，不应使用 DELAY_VALUE。

半字节间时控

每个半字节都有一个可能的时钟输入 BITSLICE_0。两个相邻的半字节可以共享这些时钟的输入之一，并可以通过合并为一个字节来增加可能的数据输入的数量（图 2-67）。

一个半字节通过专用半字节间时钟来将时钟从其 BITSLICE_0 数据传递到另一个半字节，所用专用半字节间时钟的布线方式为从 P(N)CLK_NIBBLE_OUT 布线到位于另一个半字节 P(N)CLK_NIBBLE_IN 的时钟输入。要启用这种布线方式，需在相连成为一个字节的两个半字节的 BITSLICE_CONTROL 上设置 (EN_OTHER_P(N)_CLK) 属性。


图 2-66：数据发射





以图 2-67 为例，假设将低半字节的 BITSLICE_0 设置为时钟输入 (DATA_TYPE = DATA_AND_CLOCK)，将高半字节的 BITSLICE_0 用作数据输入，则两个半字节的属性应设置如下：

高半字节

• EN_OTHER_PCLK = TRUE• EN_OTHER_NCLK = TRUE

低半字节

• EN_OTHER_PCLK = FALSE• EN_OTHER_NCLK = FALSE

时钟通过低位 BITSLICE_0 传递到 P(N)CLK_NIBBLE_OUT 并进入高半位 P(N)CLK_NIBBLE_IN 输入，以便对高半字节的位 slice 进行时控。

当将高半字节的 BITSLICE_0 用作时钟输入时，请使用高半字节的 P(N)CLK_NIBBLE_OUT 管脚和低半字节的 P(N)CLK_NIBBLE_IN 管脚将时钟传递给低半字节，并且属性应设置如下：

高半字节

• EN_OTHER_PCLK = FALSE• EN_OTHER_NCLK = FALSE

低半字节

• EN_OTHER_PCLK = TRUE• EN_OTHER_NCLK = TRUE


图 2-67：半字节间时控





注释：半字节间时钟可启用双向布线，这样两个半字节中的位 slice 即可供连接到该字节的任一时钟使用。换句话说，可以在应用到高半字节 BITSLICE_0 的时钟上捕获低半字节中的数据，而同时可以在连接到低半字节 BITSLICE_0 的时钟上捕获高半字节中的数据。

提示：在设计中使用多个半字节时，请始终连接半字节间时钟，如图 2-67 所示。当需要进行半字节间时控时，请启用或禁用属性。

字节间时控

字节间时控支持在到达一个半字节的 BITSLICE_0 的时钟与其它字节相同位置的半字节之间共享时钟（图 2-67）。输入或采样时钟的共享通过其它字节的 BITSLICE_CONTROL 组件中的 CLK_TO_EXT_NORTH(SOUTH) 输出管脚和 CLK_FROM_EXT 输入管脚完成。字节间时控可通过设置 EN_CLK_TO_EXT_NORTH(SOUTH) 属性来启动。





注释：图 2-68 和图 2-69 中并未显示高半字节的 BITSLICE_6。

半字节间时控和字节间时控可以组合使用以便为 I/O bank 中的所有位 slice 提供同一时钟（请参阅图 2-69）。


图 2-68：字节间时控





有关图 2-69 的注释。

• 假定将 byte_2 的低半字节 RX_BITSLICE_0 设置为时钟或选通输入。


图 2-69：半字节间时控与字节间时控的组合





• byte_2 的高半字节必须启用半字节间时钟。

• 由于 byte_2 的低半字节已用作为时钟输入，并且在多字节设置中已使用所有半字节，因此对于所有字节，低半字节必须向高半字节提供时钟以实现半字节间时控。

• byte_3 的低半字节的 CLK_FROM_EXT 输入将从 byte 2 的低半字节的 CLK_TO_EXT_NORTH 输出获取时钟。

• byte_2 的低字节（下）的低半字节将来自 CLK_TO_EXT_SOUTH 输出的时钟提供给 byte 1 的低半字节的 CLK_FROM_EXT 输入。

• 为了到达 byte 0 的低半字节， byte 1 的 CLK_TO_EXT_SOUTH 输出必须连接到 byte 0 的低半字节的 CLK_FROM_EXT 输入。在 byte 1 内的 CLK_FROM_EXT 与 CLK_TO_EXT_SOUTH 管脚之间发生了一次跳变。因此，所有半字节中的所有接收器都配置为从源自 byte_2 高半字节的选通的前向选通版本（通过字节间/半字节间）接收数据。

表 2-33 和表 2-34 中列出了此示例的属性设置。

对于所有半字节，必须启用半字节间时控，如表 2-34 中所列。

字节间时控注意事项

对于以下条件或类似条件，低半字节中的到达时钟必须通过字节间时钟布线传递到高字节或低字节的低半字节，然后通过半字节间时控路径在该字节中布线到高半字节，如图 2-70 所示：

• 假定 BITSLICE_CONTROL 原语中的 BISC 控制器已通过 SELF_CALIBRATE = ENABLE 开启。

• 接收时钟到达 I/O bank 的 byte_2 的低半字节 BITSLICE_0。 • 用于捕获数据的位 slice 布局在 I/O bank 的 byte_0 的高半字节中。

在下列情况下，请观察是否存在此条件：

• 对于使用字节间时控并启用 SELF_CALIBRATE 的设计，必须在接收字节间时钟的半字节中例化 BITSLICE_0。• 在上述情况下配置需要例化的 BITSLICE_0 时必须将 DATA_TYPE 属性设置为 DATA。

表 2-33：字节间时控示例的属性

字节属性类型

Byte 3EN_CLK_TO_EXT_NORTH DISABLEEN_CLK_TO_EXT_SOUTH DISABLE

Byte 2EN_CLK_TO_EXT_NORTH ENABLEEN_CLK_TO_EXT_SOUTH ENABLE

Byte 1EN_CLK_TO_EXT_NORTH DISABLEEN_CLK_TO_EXT_SOUTH ENABLE

Byte 0EN_CLK_TO_EXT_NORTH DISABLEEN_CLK_TO_EXT_SOUTH DISABLE

注释：

1. 未使用的 CLK_FROM_EXT 管脚必须绑定到高电平。

表 2-34：启用半字节间时控

半字节属性类型

高半字节EN_OTHER_NCLK TRUEEN_OTHER_PCLK TRUE

低半字节EN_OTHER_NCLK FALSEEN_OTHER_PCLK FALSE





• 例化的 BITSLICE_0 可用于数据捕获。

• 如果完全不使用例化的 BITSLICE_0，则必须将输入缓存连接到位 slice，以确保软件行为正确。

注意！具有例化 BITSLICE_0 的半字节中的所有位 slice 都用于传递来自 CLK_FROM_EXT 的时钟输入，并将CLK_FROM_EXT 输入的时钟用作数据捕获时钟。当通过半字节间时控将 CLK_FROM_EXT 布线到高半字节或低半字节时，同样如此。对于高半字节， BITSLICE_0 与字节组的 BITSLICE_6 等效。如需了解有关字节和半字节内的位 slice 编号的说明，请参阅图 2-3。





示例 1：

• 时钟到达 byte_2 的低半字节，数据输入布局在 byte_0 的高半字节中。不使用 I/O bank 中的任何其它位 slice。• 时钟必须从 byte_2 的低半字节的 CLK_TO_EXT_SOUTH （作为 byte_1 的低半字节中的直通时钟）传递并布线至

byte_0 的低半字节的 CLK_FROM_EXT。


图 2-70：带 BITSLICE_0 旁路的字节间时控





• 由于在 byte_1 的低半字节中未使用任何位 slice，因此必须在半字节的位 slice 的 0 位例化 RXTX_BITSLICE 或 RX_BITSLICE 和 BITSLICE_CONTROL。位 slice 的 0 位中的位 slice 必须配置为 DATA_TYPE = DATA。

• 除 PLL_CLK、 RIU_CLK 和输入延迟线 CLK 外，例化的位 slice 和 BITSLICE_CONTROL 不需要任何连接。

• 可能有必要在 FPGA I/O 架构中对位 slice 和 BITSLICE_CONTROL 进行定位。

• 半字节间时钟必须用于将时钟从 byte_0 的低半字节布线到高半字节。

示例 2：

• 此情况与示例 1 类似，但时钟到达 byte_2 的高半字节。

• 时钟必须从 byte_2 的高半字节的 CLK_TO_EXT_SOUTH （作为 byte_1 的高半字节中的直通时钟）传递并布线至 byte_0 的高半字节的 CLK_FROM_EXT。

• 由于在 byte_1 的高半字节中未使用任何位 slice，因此必须在半字节的位 slice 的 0 位例化 RXTX_BITSLICE 或 RX_BITSLICE 和 BITSLICE_CONTROL。

• 除 PLL_CLK、 RIU_CLK 和输入延迟线 CLK 外，例化的位 slice 和 BITSLICE_CONTROL 不需要任何连接。

• 可能有必要在 FPGA I/O 架构中对位 slice 和 BITSLICE_CONTROL 进行定位。

• 无需任何半字节间时钟，因为字节间时钟将到达 byte_0 的高半字节。

示例 3：

• 此情况与示例 1 类似，但使用了 byte_2、 byte_1 和 byte_0 的所有半字节中的所有位 slice （byte_1 的低半字节中的 BITSLICE_0 除外）。

• 半字节间时钟必须用于将时钟从 byte_2 的低半字节布线到高半字节。

• 字节间时钟必须用于将时钟从 byte_2 的低半字节的 CLK_TO_EXT_SOUTH 布线到 byte_1 的低半字节的 CLK_FROM_EXT。

• 由于未使用该半字节的 BITSLICE_0，因此必须例化一个半字节。

• BITSLICE_CONTROL 无需例化，因为半字节中的其它位 slice 已使用了 1 个 BITSLICE_CONTROL。• 半字节间时钟必须用于将时钟从 byte_1 的低半字节布线到高半字节。

• 例化的 BITSLICE_0 不需要 LOC 属性，因为 BITSLICE_CONTROL 已用于半字节中的其它位 slice。• 字节间时钟必须用于将时钟从 byte_1 的低半字节的 CLK_TO_EXT_SOUTH 布线到 byte_0 的低半字节的

CLK_FROM_EXT。• 半字节间时钟必须用于将时钟从 byte_0 的低半字节布线到高半字节。

内置自校准

内置自校准 (BISC) 块是 BITSLICE_CONTROL 组件内部的数字控制和校准块，它基于延迟锁相环 (DLL) 电路和数字延迟线相位检测器。 BISC 控制器为数字延迟线计算所需的抽头值，并随电压和温度漂移跟踪这些值。默认情况下，当例化 BITSLICE_CONTROL 原语后，只要设置正确的属性， BISC 控制器就会在调整使用的延迟线之后将 DLY 和 VTC 的状态回报给逻辑（图 2-71）。

BISC 控制器寄存器也可以通过寄存器接口单元 (RIU) 来访问。这使您可以完全控制 BISC 流程。您可启动或影响 BISC 运行并回读或更改 BISC 控制器已填充或修改的寄存器。

在初始自校准期间以及在 VT 校准期间 DLY_RDY 为高电平之后，与需校准的 TIME 延迟相连的任何位 slice 的 EN_VTC 信号都必须具有一个断言（高电平）有效的独立 EN_VTC 信号。





影响 BISC 的端口和属性

表 2-35 突出显示了 BISC 进程中涉及的 BITSLICE_CONTROL 端口和属性。


图 2-71：BISC 控制器和连接的原理图

表 2-35：BITSLICE_CONTROL BISC 进程的端口和属性

管脚 I/O 类型描述

逻辑控制

EN_VTC 输入数据启用 VT 跟踪。

状态

VTC_RDY 输出数据半字节准备进行 VT 校准

DLY_RDY 输出数据半字节延迟线校准已完成。

RIU

RIU_CLK输入时钟

来自互联逻辑的时钟。必须接入 RIU 时钟才能完成 BISC进程。

RIU_ADDR[5:0] 输入数据寄存器地址。

RIU_WR_DATA[15:0] 输入数据数据写入寄存器。

RIU_RD_DATA[15:0] 输出数据从寄存器读取数据。

RIU_VALID 输出数据此状态用于指示 BISC 是否正在访问 RIU 寄存器。

RIU_WR_EN 输入启用启用寄存器写入（高电平有效）。

RIU_NIBBLE_SEL输入数据

字节中的半字节选择。该信号必须为高电平才能对半字节执行读写操作。

属性

IDLY_VT_TRACK 启用输入延迟线 VT 跟踪。

ODLY_VT_TRACK 启用输出延迟线 VT 跟踪。

QDLY_VT_TRACK 启用从四分之一周期延迟 VT 跟踪。

ROUNDING_FACTOR 用于缩放 VT 跟踪的值。该属性具有默认值，通常无需更改。

SELF_CALIBRATE 开始自校准周期。

RIU 寄存器读取 RIU 段落。





Ult 248UG

处理直至半字节为止。完成后，DLY_RDY 状态

C 控制器在调整延迟线时会执行 3 个基本步骤。

补偿。

动 VT 跟踪。


BISC 校准步骤

在 TIME 模式下，BISC 控制器会对每个连接的位 slice 的延迟线单独进行调整。BISC 从位置 0 的位 slice 开始向上按序信号将被拉高。

设置 SELF_CALIBRATE 属性或使用 RIU CALIB_CTRL 寄存器 CALIBRATE (bit_0) 和/或 CALIBRATE_EN（bit_3:10) 时，BIS所有步骤在后续章节中均有详细说明，并显示在图 2-72 中。

当在 COUNT 模式下使用位 slice 延迟线时， BISC 校准周期会运行，但会忽略 COUNT 模式延迟线中原语的校准和 VT

在 TIME 模式下，可以使用属性（I、 O、 Q DLY_VT_TRACK）或使用 RIU CALIB_CNTRL 寄存器中的位来开启或关闭自


图 2-72：BISC 延迟校准



步骤 1：对齐

对齐是 BISC 进程的第一步，这一步是必需的，它通过消除内部偏差并补偿第一个捕获触发器的输入路径的时钟和数据插入延迟之间的内部偏差来大化位 slice 中的数据眼。

注释：BISC 并不处理 PCB （走线）延迟、封装对输入信号的影响以及输出信号纠偏。

此延迟称为 Align_Delay，在“原生延迟模式用法”段落中提供的计算中使用。此延迟通常需要 45 至 65 个输入延迟线抽头。

此步骤还负责管理可能的占空比失真 (DCD) 以及数据和捕获时钟信号的初始电压和温度校准。

步骤 2：延迟校准

此步骤用于演练每个使用的位 slice 的输入和/或输出延迟，以计算提供 DELAY_VALUE 属性请求的延迟所需的抽头数。计算所得延迟抽头数存储在 RIU 寄存器 (ODELAYxx 和 IDELAYxx) 中。对 BITSLICE_CONTROL 可用的四分之一周期延迟线 (PQTR/NQTR) 也会同样执行上述操作，以在 RX_CLK_PHASE_P(N) = SHIFT_90 时提供 90 度的等效延迟。这些值存储在 RIU PQTR 和 NQTR 寄存器中。

当通过断言 DLY_RDY 信号有效来完成所有已用位 slice 的延迟线校准机制时，BISC 控制器会向互联逻辑发出信号。

步骤 3：持续进行 VT 跟踪

当通过使用属性或 RIU 寄存器开启时， BISC 控制器将在此步骤开始对 BISC 的校准部分 VT 跟踪的后一步进行连续操作。

自动跟踪使用轮循机制，以使每个使用的延迟线保持新状态，而不会干扰或中断该位 slice 的正常操作模式。

在校准期间， BISC 可以修改或写入某些 RIU 寄存器。由 BISC 更改的寄存器值包括 TX_DATA_PHASE、 BS_DQ_EN、BS_DQS_EN、 EN_PDQS、 EN_NDQS、 INVERT_RX_CLK、 SERIAL_MODE、 TX_GATE 和 RX_GATE。

每个半字节都有其自己的 BITSLICE_CONTROL 组件，因此也有其自己的 BISC 控制器。当使用多个半字节或字节并通过半字节间或字节间时钟资源共享时钟时，每个半字节都可以校准该半字节中使用的位 slice。由于环境和配置不同，每个半字节完成相同的校准步骤所需时间可能不同。通过半字节间或字节间通信，只有在所有半字节都完成当前校准步骤之后，每个半字节才能继续进行下一个校准步骤。

注释：由于 BITSLICE_CONTROL 之间存在 DLY_RDY 连接，因此必须同时释放 bank 中所有已用 BITSLICE_CONTROL 的复位。例如，如果某个 bank 具有 2 个不同接口，则应通过单一复位来控制这 2 个接口，以确保校准完成。否则，可能会导致其中一个接口的 DLY_RDY 无法断言有效。

寄存器接口单元 (RIU)

通过使用寄存器接口单元 (RIU)，可以将 BITSLICE_CONTROL 原语转换为处理器外设块。RIU 接口是一组 64 个读/写 16 位寄存器，用作可动态访问的处理器外设接口，可对半字节的所有功能和特性进行完全控制：控制所有输入、输出、三态和所有延迟线（输入、输出和四分之一周期）、电压和温度 (VT) 跟踪、时控选项以及内置自校准 (BISC)。 RIU 接口在 BITSLICE_CONTROL 组件中的表示方式如图 2-73 中所示。





每个半字节都有自己的 BITSLICE_CONTROL，因此也有自己的 RIU 接口。2 个半字节可组成 1 个字节，因此 1 个字节可具有 2 个 RIU 接口。 RIU_OR 原语的存在可便于控制 1 个字节中的 2 个 RIU 接口。

RIU_OR 原语可将任一字节的 2 个半字节 RIU 接口组合为单个 RIU 接口。图 2-74 和表 2-36 中显示了 RIU_OR 原语及其管脚。图 2-75 中显示了使用 RIU_OR 原语将 2 个半字节 RIU 连接到 1 个单字节宽的 RIU 中的可能设置。每个 RIU 的 RIU_NIBBLE_SEL 管脚都用作 MSB 地址，以将高半字节放入高位地址空间。


图 2-73：BITSLICE_CONTROL 中的 RIU


图 2-74：RIU 原语

表 2-36：RIU_OR 端口

端口 I/O 描述

RIU_RD_DATA_UPP[15:0] 输入连接到高半字节 BITSLICE_CONTROL 的 RIU_RD_DATA。RIU_RD_DATA_LOW[15:0] 输入连接到低半字节 BITSLICE_CONTROL 的 RIU_RD_DATA。RIU_RD_VALID_UPP 输入连接到高半字节 BITSLICE_CONTROL 的 RIU_VALID。

RIU_RD_VALID_LOW 输入连接到低半字节 BITSLICE_CONTROL 的 RIU_VALID。





RIU 写入操作

断言 RIU_WR_EN、RIU_NIBBLE_SEL 和 RIU_ADDR 有效时，RIU 寄存器就会对 RIU 寄存器执行写入操作（图 2-76）。在完成 RIU_WR_EN 后的两个时钟之后，数据将被写入 RIU 寄存器。仅当 RIU_RD_VALID 为高电平时，互联逻辑才能发出 RIU 写入操作。

RIU_RD_DATA[15:0] 输出 RIU 数据总线与互联逻辑组合。

RIU_RD_VALID 输出 RIU 读取有效信号与互联逻辑组合。

表 2-37：RIU_OR 属性


SIM_DEVICEU L T R A S C A L E 、U L T R A S C A L E _ P L U S 、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2


设置器件版本

（ULTRASCALE、 ULTRASCALE_PLUS、U L T R A S C A L E _ P L U S _ E S 1 、ULTRASCALE_PLUS_ES2）

表 2-36：RIU_OR 端口

端口 I/O 描述


图 2-75：RIU_OR 组合两个 RIU 端口





写入 RIU 寄存器需要 RIU 逻辑在 BISC 访问和来自互联逻辑的访问之间进行仲裁。BISC 对 RIU 寄存器的访问始终优先于互联逻辑访问，因此，在 BISC 访问之后，才会存储并恢复互联逻辑传输事务。

RIU 读取操作

在 RIU 读取中，在 RIU_RD_DATA 总线上会根据 RIU_ADDR 和 RIU_NIBBLE_SEL 信号将来自 RIU 的数据驱出（图 2-77）。断言 RIU_NIBLE_SEL 有效后，在 RIU_RD_DATA 总线上经过 1 个时钟周期后，才会显示数据。


图 2-76：RIU 写入


图 2-77：RIU 读取





图 2-78 显示了连续的写入和读取操作。

在图 2-78 中，访问了寄存器 Nibble_Ctrl0 (0x00) 和 Nibble_Ctrl1 (0x01)。 RIU_RD_DATA 在读写周期中显示为 0x0000、0x002D 和 0x00D7，而 RIU_WR_DATA 总线的内容为 0xE739。经过 2 个时延周期后，寄存器 Nibble_Ctrl1 的内容显示为 0x0739，并且在 RIU_RD_DATA 总线上显示数据的时延为 1 个时钟周期。

RIU 端口

表 2-38 列出了寄存器接口单元端口。


图 2-78：RIU 读取修改写入

表 2-38：RIU 端口


RIU_CLK 输入时钟

来自互联逻辑的时钟。

RIU 接口外设的时钟。

该时钟独立于 BITSLICE_CONTROL 的所有其它时钟。

启用 BISC 时，需连接 RIU 时钟。

RIU_ADDR[5:0] 输入数据

寄存器地址。

地址输入总线用于为寄存器接口提供寄存器地址。

该总线上的地址值用于指定在下一个 RIU_CLK 周期写入或读取的配置位。不使用该值时，必须对所有位都赋值 0。

RIU_WR_DATA[15:0] 输入数据

数据写入寄存器。

此输入总线用于提供数据。该总线的值将被写入寄存器接口的配置单元。在 RIU_WR_EN 和 RIU_NIBBLE_SEL 处于活动状态的周期中将显示此数据。首先将在影子寄存器中捕获此数据，随后将其写入。

RIU_VALID 将指示 RIU 端口何时准备好接受下一项写入操作。不使用该值时，所有位都必须设置为 0。





寄存器定义和地址

下表提供了 RIU 寄存器定义的其它详细信息。其中许多设置用于存储器应用 (MIG)，专为保障完整性而提供。如需了解有关存储器 IP 如何使用 RIU 寄存器的信息，请参阅《UltraScale 架构 FPGA 存储器 IP LogiCORE IP 产品指南》(PG150) [参照 13]。

表 2-39 至表 2-61 列出了寄存器位的描述。

RIU_RD_DATA[15:0] 输出数据

从寄存器读取数据。

该输出总线用于提供 RIU 数据。

该总线的值表示由 RIU_ADDR 寻址的寄存器位。请参阅第 254 页的“寄存器定义和地址”。当 RIU_NIBBLE_SEL 处于活动状态且 RIU_WR_EN 为 0 时，在下一个周期中将显示数据。

不使用时，该输出总线必须保持浮动。

RIU_VALID 输出数据

此状态用于指示 BISC 是否正在访问 RIU 寄存器。

此信号用于指示当互联逻辑正在访问 RIU 且内部 BISC 状态机也同时在访问 RIU 寄存器时的状态。发生冲突期间（即，在 BISC 写入访问期间发生 RIU 写入访问），RIU_VALID 信号将断言无效。互联逻辑写入访问仍能成功，但是仅限断言 RIU_VALID 有效后才能成功。除非无法再进行 RIU 访问（直至断言 RIU_VALID 有效为止），否则无需在互联逻辑侧采取其它操作。除冲突外，在写入 RL_DLY_RNK0、 RL_DLY_RNK1、RL_DLY_RNK2 或 RL_DLY_RNK3 寄存器时，RIU_VALID 也会断言无效。这些寄存器的特殊性在于 RIU 写入操作需要 2 个以上的周期才能完成对其进行更新。因此，无法对这些寄存器进行连续访问。

RIU_WR_EN 输入启用

启用寄存器写入（高电平有效）。

该信号和 RIU_NIBBLE_SEL 必须断言为高电平有效，才能在 RIU 接口中写入寄存器。

RIU_NIBBLE_SEL 输入数据

字节中的半字节选择。

I/O bank 由 4 个字节构成。每个字节包含 2 个半字节。每个半字节都包含 1 个 BITSLICE_CONTROL 组件，用于控制该半字节的所有 RX BITSLICE 或 TX BITSLICE。该信号用于选择字节中的半字节RIU。

表 2-38：RIU 端口（续）


表 2-39：寄存器位描述 (NIBBLE_CTRL0)

NIBBLE_CTRL0 ADDR：0x00

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 1 1

访问 R/W R/W R R/W R/W R/W R/W R/W R/W R/W R/W

15:12 保留

11 DIS_DYN_MODE_RX：禁用门延迟动态模式 (MIG) 或使用 RIU 启用接收延迟线更新。如需了解详情，请参阅《UltraScale 架构 FPGA 存储器 IP LogiCORE IP 产品指南》 (PG150) [参照 13]。

10 DIS_DYN_MODE_TX：禁用输出延迟动态模式 (MIG) 或使用 RIU 启用发射延迟线更新。





9 GT_STATUS：监控相对于选通/时钟的门布局。

8 CLR_GATE：用于选通/时钟门控训练。复位门控逻辑。

7 保留

6 RXGATE_EXTEND：为 DQS_BIAS 启用前导扩展。

5 RX_GATE：启用接收选通/时钟门控。

4 TX_GATE：启用发射时钟门控。

3SERIAL_MODE：设置为 1 以启用 PLL_CLK 作为采样时钟。此模式用于串行比特流（例如 SGMI）的数据采样。

在初始 BISC 校准期间， BISC 会对该位进行操作。因此，如果使用 RIU 寄存器位而不是属性设置来选中SERIAL_MODE，则必须在 DLY_RDY 断言为高电平有效后再次设置该位。否则， PHY 将不会以串行模式运行。

2 INVERT_RX_CLK：将时钟路径从 IOB 反相为 RX_BITSLICE。这是通过读取 DQS_IN 的时钟路径。

1EN_NDQS：设置为 1 可以通过 NQTR 从延迟从另一个半字节的 DQS 门控电路传递源同步时钟 NCLK_NIBBLE_OUT。设置为 0 可通过 NQTR 从延迟从当前半字节的 DQS 门控电路传递时钟。

0EN_PDQS：设置为 1 可以通过 PQTR 从延迟从另一个半字节的 DQS 门控电路传递源同步时钟 PCLK_NIBBLE_OUT。设置为 0 可通过 PQTR 从延迟从当前半字节的 DQS 门控电路传递时钟。

表 2-39：寄存器位描述 (NIBBLE_CTRL0) （续）


位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 1 1

访问 R/W R/W R R/W R/W R/W R/W R/W R/W R/W R/W

表 2-40：寄存器位描述 (NIBBLE_CTRL1)


位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 1 1

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:12 保留

11:2

TX_DATA_PHASE：设置该值时，将输出数据相移 90 度。

[11]：主数据位 slice[10]：主时钟位 slice[9]：三态位 slice[8:2]：TX_BITSLICE

1 RX_CLK_PHASE_N：设置该值时，当任何输入时钟或选通从 I/O 进入位 slice 后，将其相移 90 度。将该位保留为 0 可使相移时钟/选通保持 0 度。

0 RX_CLK_PHASE_P：设置该值时，当任何输入时钟或选通从 I/O 进入位 slice 后，将其相移 90 度。将该位保留为 0 可使相移时钟/选通保持 0 度。





表 2-41：寄存器位描述 (CALIB_CTRL)

CALIB_CTRL ADDR：0x02

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1

访问 R R/W R/W R R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 PAUSE_RDY：VT 跟踪状态机暂停指示。

14 DIS_VTTRACK_QTR：为 PQTR/NQTR 从延迟启用或禁用自动 VT 跟踪。

13 BSC_RESET：BISC 的软件复位。

12 PHY_RDY：PHY 校准完成状态。这是 VTC_RDY 信号的 RIU 等效项。

11 FIXDLY_RDY：固定延迟校准完成状态。这是 DLY_RDY 信号的 RIU 等效项。

3:10CALIBRATE_EN：将参考时钟/PLL CLK 注入接收通道的逐比特 (per-bit) 数据路径中，以执行自校准。

CALIBRATE_EN[6:0]：按 RX_BITSLICE 执行操作。

CALIBRATE_EN(7)：主延迟。

2 DIS_VTTRACK_OBIT：启用或禁用所有输出延迟线的自动 VT 跟踪。

1 DIS_VTTRACK_IBIT：为所有输入延迟线启用或禁用自动 VT 跟踪。

0 CALIBRATE：开启或关闭自校准。

表 2-42：寄存器位描述 (BS_CTRL)

BS_CTRL ADDR：0x05

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 R R/W R/W R R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:9 IFIFO_BYPASS：绕过所选位 slice 的 FIFO，并将数据直接传递到互联逻辑。（1 = 绕过 FIFO， 0 = 使用 FIFO）。不再受支持。

8 MON_RESET：复位监视器 DLL （高电平有效）。

7 BS_RESET_TRI：复位三态位 slice （高电平有效）。

6:0 BS_RESET：复位选定的位 slice （高电平有效）。

表 2-43：寄存器位描述 (IODELAY_INC_BCAST_CTRL)

IODELAY_INC_BCAST_CTRL ADDR：0x06

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 保留

9 BCAST_SEL：广播输入或输出延迟线（1 = 输入延迟， 0 = 输出延迟）。

8 BCAST_INC：广播 INC 或 DEC （1 = INC， 0 = DEC）。7 BCAST_EN：启用将精细延迟调整广播到延迟线 [0:6] （1 = 启用， 0 = 禁用）。

6:0 BCAST_MASK_IDLY[0:6]：禁用将 INC/DEC 广播到选定的延迟线（1 = 禁用， 0 = 启用）。注释： BISC 在自校准期间会连续递增和/或递减延迟，因此在写入输入延迟线之前请务必小心。





表 2-44：寄存器位描述 (PQTR)

PQTR ADDR：0x07

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 1 1

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 INC：递增。请参阅表 2-47。14 DEC：递减。请参阅表 2-47。13 CRSE：请参阅表 2-47。

12:9 保留

8:0 PQTR：P 侧四分之一周期延迟为 0 到 511 个抽头。

表 2-45：寄存器位描述 (NQTR)

NQTR ADDR：0x08

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 1 1

访问 W W W R/W R/W R/W R/W R/W R/W R/W R/W R/W


12:9 保留

8:0 NQTR：N 侧四分之一周期延迟为 0 到 511 个抽头。

表 2-46：寄存器位描述 (MON)

MON ADDR：0x09

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 W W W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W


12:10 保留

9:0 MON：监控 0 到 1023 个抽头的延迟。

表 2-47：RIU 延迟调整（PQTR、 NQTR、 MON）

INC DEC CRSE RIU 操作

0 0 X 将 RIU_WR_DATA[8:0] 加载到延迟中。

1 1 X 将 RIU_WR_DATA[8:0] 加载到延迟中。

0 1 0 递减延迟 1 个抽头。

0 1 1 递减延迟 8 个抽头。





1 0 0 递增延迟 1 个抽头。

1 0 1 递增延迟 8 个抽头。

表 2-47：RIU 延迟调整（PQTR、 NQTR、 MON）（续）

INC DEC CRSE RIU 操作

表 2-48：寄存器位描述 (ODELAYxx)

ODELAYxx ADDR：0x0A-0x11(1)

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0

访问 W W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 INC：递增延迟。请参阅表 2-50。14 DEC：递减延迟。请参阅表 2-50。

13:9 保留

8:0 输出延迟线：抽头值介于 0 到 511 之间。对写入数据位进行精细延迟调整。可用于逐比特去歪斜或 DDR 写入均衡。

注释：

1. ADDR：0x0A 是半字节 TX_BITSLICE_TRI 中的输出延迟。 ADDR：0X0B 至 0x11 是半字节 TX_BITSLICE 中的输出延迟。

表 2-49：寄存器位描述 (IDELAYxx)

IDELAYxx ADDR：0x12-0x18

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 W W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15 INC：递增延迟。请参阅表 2-50。14 DEC：递减延迟。请参阅表 2-50。13 保留

12:9 RX_DCC：输入延迟线占空比校正。

8:0 输入延迟线：抽头值介于 0 到 511 之间。对读取数据位进行精细延迟调整。可用于逐比特去歪斜和采样时钟相关额每个数据位的布局。

表 2-50：RIU 延迟调整（IDELAY、 ODELAY）

INC DEC RIU 操作

0 0 将 RIU_WR_DATA[8:0] 加载到延迟中。

0 1 递减延迟 1 个抽头。

1 0 递增延迟 1 个抽头。

1 1 将 RIU_WR_DATA[8:0] 加载到延迟中。





表 2-51：寄存器位描述（PQTR_ALIGN、 NQTR_ALIGN、 MON_ALIGN、 IODELAY_ALIGN）

*_ALIGN ADDR：0x19-0x22

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W R/W

17:7

6:0 _ALIGN：在校准后存储对齐值。在初始校准期间（当 SELF_CALIBRATE 设置为 ENABLE 时），BISC 对该寄存器进行编程以使数据延迟与采样时钟/选通延迟匹配。

表 2-52：寄存器位描述（PQTR_RATIO、 NQTR_RATIO、 IODELAY_RATIO）

*_RATIO ADDR：0x23-0x2B

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:0 _RATIO：在校准后存储速率值。当 BISTSLICE_CONTROL 的 EN_VTC 断言为高电平有效时供 BISC 使用。 BISC 可计算电压和温度补偿的基线。

表 2-53：寄存器位描述 (WL_DLY_RNK)

WL_DLY_RNK ADDR：0x2C-0x2F

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:14 保留

13 WL_TRAIN：设置为 1 可使位 slice 进入写入均衡模式。对数据位进行三态处理，同时允许选通/时钟位驱动输出缓存。该位仅存在于地址 0x2C，而对于 0x2D、 0x2E 和 0x2F 寄存器，该位不存在。

12:9 WL_DLY_CRSE：对写入数据/选通/时钟执行相对于时钟的 1/2 PLL_CLK 周期的粗延迟调整。

8:0 WL_DLY_FINE：对写入数据/选通/时钟执行相对于时钟的精细延迟调整。

表 2-54：寄存器位描述 (RL_DLY_RNK)(2)

RL_DLY_RNK ADDR：0x30-0x33

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:13 保留

12:9 RL_DLY_CRSE：对读取选通/时钟门控进行 1/2 PLL_CLK 周期的粗延迟调整。

8:0 RL_DLY_FINE：对读取选通/时钟门控进行精细延迟调整。

注释：

2. 保留用于存储器接口生成器 (MIG)。对于使用 RL_DLY_RNK 的存储器设计， PLL 时钟源（对于连接到 BITSLICE_CONTROL 的 PLL，时钟源为

CLKIN）和 RIU_CLK (BITSLICE_CONTROL) 必须来自具有相同相移的同一 MMCM，以确保异步传输不会被破坏。





表 2-55：寄存器位描述 (RD_IDLE_COUNT)

RD_IDLE_COUNT ADDR：0x34

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W

15:6 保留

5:0 PHY_RDEN 断言无效后至在 IOB 中关闭 ODT 终端之前的时钟数（PLL_CLK/DATA_WIDTH 的频率）。

表 2-56：寄存器位描述 (RL_DLY_RATIO)

RL_DLY_RATIO ADDR：0x35

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


15:0 RL_DLY_RATIO：校准后存储 RATIO 值。供 BISC 用于选通/时钟门控和 VT 跟踪。

表 2-57：寄存器位描述 (RL_DLY_QTR)

RL_DLY_QTR ADDR：0x36

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0

访问 R/W R/W R/W R/W R/W R/W R/W R/W R/W

15:9 保留

8:0 RL_DLY_QTR：将精细延迟设置为 0 至 511 个抽头。确定 DQS/时钟的 90 度延迟。用于 DQS 门控和 VT 跟踪。

表 2-58：寄存器位描述 (DBG_WR_STATUS)

DBG_WR_STATUS ADDR：0x37

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 R R R R R R R R R R R R R R R R

15:0 DBG_WR_STATUS：写入的调试状态。





表 2-59：寄存器位描述 (DBG_RW_INDEX)

DBG_RW_INDEX ADDR：0x38

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


15:8

DBG_WR_INDEX：用于调试状态写入的多路复用器选择地址。

0x00：不写入。

0x01-0x7F：将状态写入 BISC。0x80-0xFF：将状态写入其它模块。

7:0DBG_RD_INDEX：用于读取调试状态的多路复用器选择地址。

0x00-0x7F：从 BISC 读取状态。

0x80-0xFF：从其它模块读取状态。

表 2-60：寄存器位描述 (DBG_RD_STATUS)

DBG_RD_STATUS ADDR：0x39

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

访问 R R R R R R R R R R R R R R R R

15:0 DBG_RD_STATUS：读取的调试状态。

表 2-61：寄存器位描述 (DFD_CTRL)

DFD_CTRL ADDR：0x3A

位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

默认值 0

访问 R/W

15:1 保留

0 DBG_CT_START_EN：DFD 调试计数器启动。

注释：

1. 对于从 0x3B 到 0x3F 范围内的地址，没有地址解码，也没有寄存器。

表 2-62：RIU 寄存器及其对应的属性

属性寄存器默认值描述位置比特

EN_OTHER_PCLK NIBBLE_CTRL0 FALSE

设置为 1 可通过 PQTR 从延迟从另一个半字节的选通/时钟门控电路传递源同步时钟。设置为 0 可通过 PQTR 从延迟从当前半字节的选通/时钟门控电路传递时钟。

0 EN_PDQS

EN_OTHER_NCLK NIBBLE_CTRL0 FALSE

设置为 1 可通过 NQTR 从延迟从另一个半字节的选通/时钟门控电路传递源同步时钟。设置为 0 可通过 NQTR 从延迟从当前半字节的选通/时钟门控电路传递时钟。

1 EN_NDQS





INV_RXCLK NIBBLE_CTRL0 FALSE 将时钟路径从 IOB 反相为RX_BITSLICE。 2 INVERT_RX_CLK

SERIAL_MODE NIBBLE_CTRL0 FALSE

设置为 1 可将位 slice 读取路径放入 SERIAL_MODE。此模式用于对串行数据流（例如 SGMII）进行采样。

如果通过设置 SERIAL_MODE = 1（NIBBLE_CTRL0，位 3）选择串行模式，则必须在 DLY_RDY = 1 之后重新分配 SERIAL_MODE 设置。当 DLY_RDY 断言有效时，SERIAL_MODE 设置会还原为编程设置。

3 SERIAL_MODE

TX_GATING NIBBLE_CTRL0 FALSE 禁用写入时钟路径中的时钟门控。

4 TX_GATE

RX_GATING NIBBLE_CTRL0 FALSE 禁用读取时钟路径中的时钟门控。

5 RX_GATE

RXGATE_EXTEND NIBBLE_CTRL0 FALSE 启用 BQS 偏差。 6 RXGATE_EXTENDRX_CLK_PHASE_P NIBBLE_CTRL1 SHIFT_0 对接收时钟应用 90 度的相移。 0 RX_CLK_PHASE_PRX_CLK_PHASE_N NIBBLE_CTRL1 SHIFT_0 对接收时钟应用 90 度的相移。 1 RX_CLK_PHASE_N

TX_OUTPUT_PHASE_90 NIBBLE_CTRL1 FALSE 设置为 TRUE 时，每个发射器会将输出相位延迟 90 度。

2:11 TX_DATA_PHASE

SELF_CALIBRATE CALIB_CTRL ENABLE 开启或关闭自校准 (BISC)。 0 CALIBRATEIDLY_VT_TRACK CALIB_CTRL TRUE 为输入延迟线启用 VT 跟踪。 1 DIS_VTTRACK_IBITODLY_VT_TRACK CALIB_CTRL TRUE 为输出延迟线启用 VT 跟踪。 2 DIS_VTTRACK_OBIT

表 2-62：RIU 寄存器及其对应的属性（续）

属性寄存器默认值描述位置比特




第 3 章

高密度 I/O 资源

高密度 I/O bank 简介高密度 (HD) I/O bank 属于 SelectIO 资源，旨在支持电压范围介于 1.2V 到 3.3V 之间的各种 I/O 标准。HD I/O 专为单端电压参考伪差分 I/O 标准而经过优化，支持以高 250 Mb/s 的数据率运行。此外还可对真差分输入（含外部终端）提供有限支持，以支持 LVDS 和 LVPECL 时钟输入。HD I/O 还包含接口逻辑，包括寄存器和静态延迟线，用于支持异步接口、系统同步接口和基于时钟的源同步接口。表 3-1 着重介绍了 HD I/O bank 中支持的特性。

重要提示：HD I/O bank 仅在 Zynq® UltraScale+™ 器件、Kintex® UltraScale+ 器件和部分 Virtex® UltraScale+ 器件中受支持。

表 3-1：HD I/O bank 中受支持的特性

功能特性 HD I/O bank 支持

3.3V I/O 标准 LVTTL 和 LVCMOS2.5V I/O 标准 LVCMOS 和 LVDS(1)

1.8V I/O 标准 LVCMOS、 SSTL(2)(3) 和 HSTL(2)(3)


1.35V I/O 标准 SSTL(2)(3)


LVDS 和 LVPECL 受支持的输入（含外部终端）。 (1)

VREF HD I/O bank 中支持的内部 VREF （无外部 VREF）。

大数据速率 250 Mb/s输出驱动强度控制支持

输出斜率控制支持

上拉、下拉和保持器支持

用于 SDR 和 DDR 接口的 ILOGIC 支持

用于 SDR 和 DDR 接口的 OLOGIC 支持

ZHOLD （针对 0 保持时间的静态延迟）支持

内部差分终端 (DIFF_TERM) 不支持

数控阻抗 (DCI) 和 DCI 级联不支持

ISERDES 和 OSERDES 不支持

可编程延迟（IDELAY 和 ODELAY）不支持




HD I/O bank 资源每个 HD I/O bank 均包含 24 个 I/O 管脚。定义为单端标准时， HD I/O 管脚支持输入、输出和双向操作模式。成对的 I/O 管脚可用于支持差分标准功能。对于伪差分标准（如 DIFF_SSTL15），可提供输入、输出和双向支持。真差分标准（如 LVDS_25）只能作为输入缓存来运行。

HD I/O bank 功能HD I/O bank 支持以下功能。

输出斜率控制

支持将斜率 (SLEW) 设置为快 (FAST) 和（默认值）慢 (SLOW)。 FAST 斜率设置可支持更高性能的接口，而 SLOW 斜率通常可为许多应用提供更高的信号质量。

XDC 文件中的 SLEW 属性使用以下语法：

set_property SLEW FAST|SLOW [get_ports port_name]

输出驱动强度

对于 LVCMOS 和 LVTTL 输出缓存， DRIVE 属性可用于指定负载范围，驱动程序可将此范围内的负载安全驱动到有效逻辑级别（以 mA 为单位）。表 3-2 中显示了允许的 DRIVE 属性值。

XDC 文件中的 DRIVE 属性使用以下语法：

set_property DRIVE value [get_ports port_name]

未经校准的输入终端

XDC 文件中的 ODT 属性使用以下语法：

set_property ODT RTT_48 [get_ports port_name]

即可创建图 3-1 中所示电路的戴维南 (Thevenin) 等效电路

DQS_BIAS 不支持

注释：

1. 不支持差分终端或 LVDS 输出。这些特性在相同器件内提供的高性能 I/O (HP I/O) bank 中受支持。

2. 针对 SSTL 和 HSTL 输入支持可选 50Ω 的片上输入终端。

3. SSTL、 HSTL 和 HSUL 支持传统芯片对芯片接口。不支持 DRAM 内存器件（DDR3、 DDR4、 LPDDR2 或 LPDDR3）接口。

表 3-1：HD I/O bank 中受支持的特性（续）

功能特性 HD I/O bank 支持




第 3 章：高密度 I/O 资源

未经校准的拆分 ODT 在所有电压参考 I/O 标准上均受支持。表 3-2 定义了支持配合该功能使用的具体标准。用户可编程输入终端设置是以 96Ω 上拉电阻和 96Ω 下拉电阻来实现的，可将等效 48Ω提供给 VCCO/2 终端。

内部 VREF

SSTL、HSTL 和 HSUL 标准所需的 VREF 支持是在器件内部生成的，因此无需在 PCB 上提供 VREF 供电轨，也无需为 VREF 分配封装管脚。内部生成的 VREF 由 VCCO 供电轨进行供电。

基于整个 bank 来分配 INTERNAL_VREF 约束。 XDC 文件中的 INTERNAL_VREF 属性使用以下语法：set_property INTERNAL_VREF voltage [get_iobanks bank_number]

示例 1：bank 84 的 INTERNAL_VREF 使用的是 HSTL_II (1.5V)，需 0.75V 参考电压，使用的约束如下：


示例 2：bank 65 的 INTERNAL_VREF 使用的是 HSTL_II_18 (1.8V)，需 0.9V 参考电压，使用的约束如下：


在 HD bank 中使用 INTERNAL_VREF 的规则为：

• 针对此 bank 可使用 1 个 VREF 值。

• INTERNAL_VREF 只能设置为给定 I/O 标准的额定参考电压值。

• INTERNAL_VREF 的有效设置均已列出，但必须选择为 Vcco 电平的一半。 HD I/O bank 中的有效电平为 0.60V、0.675V、 0.75V 和 0.9V。

上拉、下拉和保持器

I/O 缓存（输入、输出和双向）支持用户可编程选项，该选项支持弱上拉电阻、弱下拉电阻或弱保持器电路。


图 3-1：使用单终端的 VCCO 的输入终端





PULLTYPE 属性的可能值如下：

• NONE• PULLUP• PULLDOWN• KEEPER

在 XDC 文件中，这些属性使用以下语法：

set_property PULLTYPE value [get_ports port_name]

IBUFDISABLE

来自互联逻辑的控制信号可用于禁用输入缓存以驱动缓存原语的 IBUFDISABLE 端口。禁用输入缓存可帮助降低输入总线空闲时的功耗。

IBUF_IBUFDISABLE、 IBUFDS_IBUFDISABLE 和 IBUFDS_DIFF_OUT_IBUFDISABLE 原语均可在 HD I/O 中使用。请参阅“SelectIO 接口资源”，以获取有关这些原语的更多详细信息。

INTERMDISABLE

使用 ODT 时，如需降低功耗，可使用 INTERMDISABLE 端口来禁用 ODT 终端。 IBUF_INTERMDISABLE、IOBUF_INTERMDISABLE、 IBUFDS_DIFF_OUT_INTERMDISABLE、 IBUFDS_INTERMDISABLE 和 IOBUFDS_DIFF_OUT_INTERMDISABLE 原语均可在 HD I/O 中使用。请参阅“SelectIO 接口资源”，以获取有关这些原语的更多详细信息。

HD I/O 支持的标准可根据各种 I/O 标准来配置 SelectIO 管脚。

• 单端 I/O 标准（LVTTL 和 LVCMOS）• 电压参考 I/O 标准（SSTL、 HSTL 和 HSUL）• 伪差分 I/O 标准（差分 SSTL 和差分 HSTL）• 真差分输入（LVDS 和 LVPECL）

表 3-2 列出了 HD I/O 支持的标准及其各自的功能。

表 3-2：HD I/O 支持的标准

I/O 标准驱动功能接收器功能

DRIVE SLEW ODT

LVCMOS12(1)(2) 4、 8 和 12 SLOW 和 FAST -LVCMOS15(1)(2) 4、 8、 12 和 16 SLOW 和 FAST -LVCMOS18(1)(2) 4、 8、 12 和 16 SLOW 和 FAST -LVCMOS25(1)(2) 4、 8、 12 和 16 SLOW 和 FAST -LVCMOS33(1)(2) 4、 8、 12 和 16 SLOW 和 FAST -LVTTL(1)(2) 4、 8、 12 和 16 SLOW 和 FAST -HSUL_12(1) - SLOW 和 FAST -





HD I/O 接口逻辑HD I/O 管脚包含支持各种 I/O 接口的 I/O 接口逻辑 (IOI) 块。 HD I/O IOI 包含 OLOGIC 和 ILOGIC 块。

受支持的接口包括：

• 异步（或组合）输入和输出接口。

• IOI 和/或互联逻辑中含 SDR 寄存器的系统同步接口。受支持的触发器原语包括：

HSTL_I(1) - SLOW 和 FAST RTT_48HSTL_I_18(1) - SLOW 和 FAST RTT_48SSTL18_I(1) - SLOW 和 FAST RTT_48SSTL18_II(1) - SLOW 和 FAST RTT_48SSTL15(1) - SLOW 和 FAST RTT_48SSTL15_II(1) - SLOW 和 FAST RTT_48SSTL135(1) - SLOW 和 FAST RTT_48SSTL135_II(1) - SLOW 和 FAST RTT_48SSTL12(1) - SLOW 和 FAST RTT_48DIFF_HSTL_I(1) - SLOW 和 FAST RTT_48DIFF_HSTL_I_18(1) - SLOW 和 FAST RTT_48DIFF_SSTL18_I(1) - SLOW 和 FAST RTT_48DIFF_SSTL18_II(1) - SLOW 和 FAST RTT_48DIFF_SSTL15(1) - SLOW 和 FAST RTT_48DIFF_SSTL15_II(1) - SLOW 和 FAST RTT_48DIFF_SSTL135(1) - SLOW 和 FAST RTT_48DIFF_SSTL135_II(1) - SLOW 和 FAST RTT_48DIFF_SSTL12(1) - SLOW 和 FAST RTT_48DIFF_HSUL_12 - SLOW 和 FAST -LVPECL （仅限接收器） (1) 不适用不适用 -LVDS_25 （仅限接收器） (1)(3) 不适用不适用 -SUB_LVDS （仅限接收器） (1) 不适用不适用 -SLVS_400_25 （仅限接收器） (1) 不适用不适用 -

注释：

1. 大运行频率为 250 Mb/s。2. 对于 4mA 驱动强度，大运行频率限制为 125 Mb/s。3. 对于 LVDS_25 输入上的 VCCO bank 电压不存在具体要求，前提是 VCCO 电平足够高，并可确保管脚电压与特定 UltraScale+ 器件

数据手册 [参照 2] 内的“推荐工作条件”表中的 Vin 规格相符。

表 3-2：HD I/O 支持的标准（续）

I/O 标准驱动功能接收器功能

DRIVE SLEW ODT





° FDCE：含时钟使能和异步清除的触发器

° FDPE：含时钟使能和异步预置的触发器

° FDRE：含时钟使能和同步复位的触发器

° FDSE：含时钟使能和同步置位的触发器

• IOI 和/或互联逻辑中含 DDR 寄存器的源同步接口。受支持的原语包括 IDDRE1 和 ODDRE1。

ZHOLDILOGIC 块支持通过输入上的可选静态无补偿零保持时间 (ZHOLD) 延迟行来补偿时钟插入延迟。当时控路径直接源自于来自相同 bank 或相邻 bank 的 BUFG/BUFGCE 时， ZHOLD 功能经优化后即可补偿时钟插入延迟。除非时钟源为 MMCM/PLL 或者除非在 XDC 中设置 IOBDELAY 属性，否则默认启用 ZHOLD。

重要提示：ZHOLD 可能不适用于所有应用，因此请查询时序报告以验证对特定时控方案的影响。

DDR 输入 (IDDRE1)UltraScale 器件是 ILOGIC 块中用于实现输入 DDR 寄存器的专用寄存器。该功能是通过例化 IDDRE1 原语来使用的。IDDRE1 原语支持下列操作模式：

• 第 126 页的“OPPOSITE_EDGE 模式”• 第 126 页的“SAME_EDGE 模式”• 第 127 页的“SAME_EDGE_PIPELINED 模式”

SAME_EDGE 和 SAME_EDGE_PIPELINED 模式数据将提供到相同时钟沿上的互联逻辑中。这些模式是使用 DDR_CLK_EDGE 属性实现的。

图 2-7 显示了 IDDRE1 原语的原理图。表 2-1 列出了 IDDRE1 端口，表 2-2 列出了 IDDRE1 属性。

为确保输出寄存器强制使用 IOB 资源，请在 XDC 中使用以下语法：

set_property IOB TRUE [get_ports portname]

DDR 输出 (ODDRE1)UltraScale 器件的 OLOGIC 块中包含寄存器，用于为数据和三态控制实现输出 DDR 寄存器。当在 HD I/O 中同时使用数据和三态路径时，数据和三态控制必须同时使用（或者同时不使用）输出 DDR 寄存器。例如，如果三态控制路径上没有输出 DDR 寄存器，那么设计的数据路径上就不能使用输出 DDR 寄存器。

该功能是通过例化 ODDRE1 原语来使用的。使用 ODDRE1 时自动执行 DDR 多路复用。无需手动控制多路复用器选择。此控制是从时钟生成的。

ODDRE1 原语只有 1 个时钟输入。下降沿由输入时钟的局部反相版本来进行时控。

ODDRE1 原语仅支持 SAME_EDGE 操作模式。 SAME_EDGE 模式允许设计师在 ODDRE1 时钟的上升沿向 ODDRE1 原语提供两项数据输入，从而节省 CLB 和时钟资源并提高性能。针对三态控制支持此模式。图 2-8 显示了输出 DDR 的时序图。图 2-9 显示了 ODDRE1 原语的原理图。 HD bank 中的 ODDRE1 块与 XP bank 中的此块的差异在于， SR 管脚将立即发生取消断言，无寄存器延迟。相比于仿真， HD bank 中的 ODDRE1 提前 3 个时钟周期退出复位。表 2-3 列出了 ODDRE1 端口，表 2-4 列出了 ODDRE1 属性。

为确保输出寄存器强制使用 IOB 资源，请在 XDC 中使用以下语法。

对于数据：

set_property IOB TRUE [get_cell <cell_name>]





对于三态：

set_property IOB_TRI_REG value [get_cells <cell_name>]




附录 A

同步开关噪声分析的终端选项

终端选项Vivado® Design Suite 可为每项设计执行同步开关噪声 (SSN) 分析，并将分配给目标器件和封装中的 I/O 管脚的实际 I/O 标准和选项一并纳入考量。

对于每个输出管脚，可通过存在的相应选项来指定开发板上是否存在终端。在“片外终端 (off-chip termination)”字段中会填充对应每项 I/O 标准（如果存在）的默认终端。

表 A-1 中列出了使用 Vivado Design Suite 中的 SSN 预测器工具时，UltraScale™ 器件支持的每项 I/O 标准的所有默认终端。对于设计中的每个 I/O 管脚，可指定是使用这些终端还是不使用任何终端。

表 A-1：按 I/O 标准执行的 SSN 噪声分析的默认终端

I/O 标准驱动终端选项

BLVDS_25 - 近端序列 165Ω、近端差分 140Ω, 以及远端差分 100Ω

DIFF_HSTL_I - 远端 VTT 40Ω

DIFF_HSTL_I_12 - 远端 VTT 40Ω

DIFF_HSTL_I_DCI_12 - 远端 VTT 40Ω

DIFF_HSTL_I_18 - 远端 VTT 50Ω

DIFF_HSTL_I_DCI - 远端 VTT 40Ω

DIFF_HSTL_I_DCI_18 - 远端 VTT 50Ω

DIFF_HSTL_II - 近端 VTT 50Ω 和远端 VTT 50Ω

DIFF_HSTL_II_18 - 近端 VTT 50Ω 和远端 VTT 50Ω

DIFF_HSUL_12 - 无

DIFF_HSUL_12_DCI - 无

DIFF_POD10 - 远端 VCCO 40Ω

DIFF_POD10_DCI - 远端 VCCO 40Ω

DIFF_POD12 - 远端 VCCO 40Ω

DIFF_POD12_DCI - 远端 VCCO 40Ω

DIFF_SSTL12 - 远端 VTT 40Ω

DIFF_SSTL12_DCI - 远端 VTT 40Ω



DIFF_SSTL135_R - 远端 VTT 40Ω




附录A：同步开关噪声分析的终端选项



DIFF_SSTL15_R - 远端 VTT 50Ω

DIFF_SSTL18_I - 远端 VTT 50Ω

DIFF_SSTL18_I_DCI - 远端 VTT 50Ω

DIFF_SSTL18_II - 近端 VTT 50Ω 和远端 VTT 50Ω

HSLVDCI_15 - 无

HSLVDCI_18 - 无

HSTL_I - 远端 VTT 40Ω

HSTL_I_12 - 远端 VTT 40Ω

HSTL_I_DCI_12 - 远端 VTT 40Ω

HSTL_I_18 - 远端 VTT 50Ω

HSTL_I_DCI - 远端 VTT 40Ω

HSTL_I_DCI_18 - 远端 VTT 50Ω

HSTL_II - 近端 VTT 50Ω 和远端 VTT 50Ω

HSTL_II_18 - 近端 VTT 50Ω 和远端 VTT 50Ω

HSUL_12 - 无

HSUL_12_DCI - 无

LVCMOS12 2 无

LVCMOS12 4 无

LVCMOS12 6 无

LVCMOS12 8 无

LVCMOS12 12 远端 VTT 50Ω

LVCMOS15 2 无

LVCMOS15 4 无

LVCMOS15 6 无

LVCMOS15 8 无



LVCMOS18 2 无

LVCMOS18 4 无

LVCMOS18 6 无

LVCMOS18 8 无



LVCMOS25 4 无

表 A-1：按 I/O 标准执行的 SSN 噪声分析的默认终端（续）






LVCMOS25 8 无



LVCMOS33 4 无

LVCMOS33 8 无



LVDCI_15 - 无

LVDCI_18 - 无

LVDS - 远端差分 100Ω

LVDS_25 - 远端差分 100Ω

LVDS_25_PE - 远端差分 100Ω

LVDS_PE - 远端差分 100Ω

LVTTL 4 无

LVTTL 8 无

LVTTL 12 远端 VTT 50Ω

LVTTL 16 远端 VTT 50Ω

MINI_LVDS_25 - 远端差分 100Ω

POD10 - 远端 VCCO 40Ω

POD10_DCI - 远端 VCCO 40Ω

POD12 - 远端 VCCO 40Ω

POD12_DCI - 远端 VCCO 40Ω

PPDS_25 - 远端差分 100Ω

RSDS_25 - 远端差分 100Ω

SSTL12 - 远端 VTT 40Ω

SSTL12_DCI - 远端 VTT 40Ω



SSTL135_R - 远端 VTT 40Ω



SSTL15_R - 远端 VTT 50Ω

SSTL18_I - 远端 VTT 50Ω

SSTL18_I_DCI - 远端 VTT 50Ω

SSTL18_II - 近端 VTT 50Ω 和远端 VTT 50Ω







TMDS_33 - 远端 3.3V 50Ω

SUB_LVDS - 远端差分 100Ω







图 A-1 展示了上述每个终端的图示。

X-Ref Target - Figure A-1

图 A-1：默认终端




附录 B

附加资源与法律声明

赛灵思资源如需了解答复记录、技术文档、下载以及论坛等支持性资源，请参阅赛灵思技术支持。

解决方案中心如需了解设计周期各阶段有关器件、软件工具和 IP 等的技术支持，请参阅赛灵思解决方案中心。相关专题包括设计辅助、建议和故障排除提示等。

Documentation Navigator 与设计中心赛灵思 Documentation Navigator (DocNav) 提供了访问赛灵思文档、视频和支持资源的渠道，您可以在其中筛选搜索信息。打开 DocNav 的方法：

• 在 Vivado IDE 中，单击“Help > Documentation and Tutorials”。• 在 Windows 中，单击“Start > All Programs > Xilinx Design Tools > DocNav”。• 在 Linux 命令提示中输入 docnav。

赛灵思设计中心 (Xilinx Design Hubs) 提供了根据设计任务和其它话题整理的文档链接，您可以使用这些链接了解关键概念以及常见问题解答。要访问设计中心，请执行以下操作：

• 在 DocNav 中，单击“Design Hubs View”视图。

• 在赛灵思网站上，请参阅设计中心页面。

注释：如需了解有关 Documentation Navigator 的更多信息，请参阅赛灵思网站上的 Documentation Navigator 页面。

参考资料以下文档和链接提供了适用于本指南的补充材料：

1. UltraScale 和 UltraScale+ 产品概述：

《UltraScale 架构和产品数据手册：简介》 (DS890)

《Zynq UltraScale+ MPSoC 数据手册：简介》 (DS891)



https://china.xilinx.com/support

https://china.xilinx.com/support/solcenters.htm

https://china.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://china.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds890-ultrascale-overview.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds891-zynq-ultrascale-plus-overview.pdf


附录B：附加资源与法律声明

《Zynq UltraScale+ RFSoC 数据手册：简介》 (DS889)

2. UltraScale 和 UltraScale+ 器件数据手册：

《Kintex UltraScale FPGAs 数据手册：DC 和 AC 开关特性》 (DS892)

《Virtex UltraScale FPGA 数据手册：DC 和 AC 开关特性》 (DS893)

《Kintex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性》 (DS922)

《Virtex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性》 (DS923)

《Zynq UltraScale+ MPSoC 数据手册：DC 和 AC 开关特性》 (DS925)

《Zynq UltraScale+ RFSoC 数据手册：DC 和 AC 开关特性》 (DS926)

3. UltraScale 和 UltraScale+ 器件封装和管脚指南：

《UltraScale 和 UltraScale+ FPGA 封装和管脚产品规格》 (UG575)

《Zynq UltraScale+ 器件封装和管脚产品规格用户指南》 (UG1075)

4. 《UltraScale 架构配置用户指南》 (UG570)5. 《UltraScale 架构库指南》 (UG974)6. 《Vivado Design Suite 属性参考指南》 (UG912)7. 电子工业联盟 (Electronic Industry Alliance) JEDEC 网站，网址为：www.jedec.org

8. 《Vivado Design Suite 用户指南：系统级设计输入》 (UG895)9. 《UltraScale 架构时钟资源用户指南》 (UG572)10. 《逻辑中的比特滑动应用指南》 (XAPP1208)11. 《UltraFast 设计方法指南（适用于 Vivado Design Suite）》 (UG949)12. 《Zynq UltraScale+ MPSoC 技术参考手册》 (UG1085)13. 《UltraScale 架构 FPGA 存储器 IP LogiCORE IP 产品指南》 (PG150)

请阅读：重要法律提示本文向贵司/您所提供的信息（下称“资料”）仅在对赛灵思产品进行选择和使用时参考。在适用法律允许的大范围内：(1) 资料均按“现状”提供，且不保证不存在任何瑕疵，赛灵思在此声明对资料及其状况不作任何保证或担保，无论是明示、暗示还是法定的保证，包括但不限于对适销性、非侵权性或任何特定用途的适用性的保证；且 (2) 赛灵思对任何因资料发生的或与资料有关的（含对资料的使

用）任何损失或赔偿（包括任何直接、间接、特殊、附带或连带损失或赔偿，如数据、利润、商誉的损失或任何因第三方行为造成的

任何类型的损失或赔偿），均不承担责任，不论该等损失或者赔偿是何种类或性质，也不论是基于合同、侵权、过失或是其它责任认定原理，即便该损失或赔偿可以合理预见或赛灵思事前被告知有发生该损失或赔偿的可能。赛灵思无义务纠正资料中包含的任何错误，也

无义务对资料或产品说明书发生的更新进行通知。未经赛灵思公司的事先书面许可，贵司/您不得复制、修改、分发或公开展示本资料。部分产品受赛灵思有限保证条款的约束，请参阅赛灵思销售条款：https://china.xilinx.com/legal.htm#tos；IP 核可能受赛灵思向贵司/您签发的许可证中所包含的保证与支持条款的约束。赛灵思产品并非为故障安全保护目的而设计，也不具备此故障安全保护功能，不能用

于任何需要专门故障安全保护性能的用途。如果把赛灵思产品应用于此类特殊用途，贵司/您将自行承担风险和责任。请参阅赛灵思销售条款：https://china.xilinx.com/legal.htm#tos。关于与汽车相关用途的免责声明

如将汽车产品（部件编号中含“XA”字样）用于部署安全气囊或用于影响车辆控制的应用（“安全应用”），除非有符合 ISO 26262 汽车安

全标准的安全概念或冗余特性（“安全设计”），否则不在质保范围内。客户应在使用或分销任何包含产品的系统之前为了安全的目的全

面地测试此类系统。在未采用安全设计的条件下将产品用于安全应用的所有风险，由客户自行承担，并且仅在适用的法律法规对产品责任另有规定的情况下，适用该等法律法规的规定。

© 2013-2019 年赛灵思公司版权所有。Xilinx、赛灵思标识、Artix、ISE、Kintex、Spartan、Virtex、Vivado、Zynq 及本文提到的其它指定品牌均为赛灵思在美国及其它国家的商标。“AMBA”、“AMBA Designer”、“Arm”、“ARM1176JZ-SV”、“CoreSight”、“Cortex”、“PrimeCell”、“Mali”和“MPCore”为 Arm Limited 在欧盟及其它国家的注册商标。所有其它商标均为各自所有方所属财产。


https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds889-zynq-usp-rfsoc-overview.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://www.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=c_ds922-kintex-ultrascale-plus.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=c_ds923-virtex-ultrascale-plus.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=c_ds925-zynq-ultrascale-plus.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=c_ds926-zynq-ultrascale-plus-rfsoc.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1075-zynq-ultrascale-pkg-pinout.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug570-ultrascale-configuration.pdf

https://china.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://china.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug912-vivado-properties.pdf

https://china.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug912-vivado-properties.pdf

www.jedec.org

https://china.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug895-vivado-system-level-design-entry.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug572-ultrascale-clocking.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1208-bitslip-logic.pdf

https://china.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=c_ug949-vivado-design-methodology.pdf

https://china.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://china.xilinx.com/cgi-bin/docs/ipdoc?c=ultrascale_memory_ip;v=latest;d=pg150-ultrascale-memory-ip.pdf

https://china.xilinx.com/legal.htm#tos

https://china.xilinx.com/legal.htm#tos



ultrascale 架构 selectio 资源 - xilinx...ultrascale 架构 selectio 资源 2 ug571 (v1.12) 2019...

Documents