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Video Frame Buffer Read v2.0 および Video Frame Buffer Write v2.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG278 2017 年 10 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

Video Frame Buffer Read/Write v2.0 2

PG278 2017 年 10 月 4 日 japan.xilinx.com

目次

IP の概要

第 1章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

第 3章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

クロック、イネーブル、およびリセットに関する注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

第 5章: サンプルデザインVideo Frame Buffer Read サンプルデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Frame Buffer Write サンプルデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

第 6章: テストベンチ

付録 A: 検証、順応性、相互運用性シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

ハードウェアテスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

相互運用性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

付録 B: 移行およびアップグレードVivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

付録 C: アプリケーションソフトウェア開発ボードサポートパッケージのビルド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

前提条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG278&Title=Video%20Frame%20Buffer%20Read%20v2.0%20%26%2312362%3B%26%2312424%3B%26%2312403%3B%20Video%20Frame%20Buffer%20Write%20v2.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=2.0&docPage=2



付録 D: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

付録 E: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44




PG278 2017 年 10 月 4 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクス LogiCORE™ IP Video Frame Buffer Read および Video Frame Buffer Write コアは、メモリと AXI4-Stream ビデオプロトコルをサポートした AXI4-Stream ビデオタイプのターゲットペリフェラルの間で広帯域のダイレクトメモリアクセスを可能にします。

機能

• AXI4 準拠

• サポートされるストリーミングビデオフォーマット : RGB、 RGBA、 YUV 4:4:4、 YUVA 4:4:4、 YUV 4:2:2、YUV 4:2:0

• サポートされるメモリビデオフォーマット : RGBX8、BGRX8、 YUVX8、 YUYV8、 UYVY8、 RGBA8、BGRA8、 YUVA8、 RGBX10、 YUVX10、 Y_UV8、Y_UV8_420、 RGB8、 YUV8、 Y_UV10、 Y_UV10_420、Y8、 Y10

• プログラマブルなメモリビデオフォーマット

• ストリームインターフェイスおよびメモリインターフェイスで 8 および 10 ビットのカラーコンポーネントをサポート

• 64 x 64 から最大 8192 x 4320 までの空間解像度をサポート

• サポートされるすべてのデバイスファミリで 4K60 をサポート (1)

1. 低消費電力デバイスではパフォーマンスが低下することがあり

ます。

IP の概要

この LogiCORE™ IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™ ファミリ

UltraScale™ アーキテクチャZynq®-7000 All Programmable SoC

7 シリーズ

サポートされる

ユーザーインターフェイス

AXI4-Master、 AXI4-Lite、 AXI4-Stream(2)

リソース

Performance and Resource Utilization

(ウェブページ)Performance and Resource Utilization

(ウェブページ)

コアに含まれるもの

デザインファイルなし

サンプルデザインあり

テストベンチなし

制約ファイルザイリンクスデザイン制約ファイル (.xdc)

シミュレーションモデル

暗号化済み RTL

サポートされるソフトウェアドライバー (3)

スタンドアロンLinux DMA コントローラー

テスト済みデザインフロー (4)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよび

ライセンス』を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. 『Vivado Design Suite AXI: リファレンスガイド』 (UG1037) [参照 1] の「ビデオ IP: AXI 機能の導入」で定義されたビデオプロ

トコル。

3. スタンドアロンドライバーの詳細は、ソフトウェア開発キット (SDK) のディレクトリ (<install_directory>/SDK/<release>/data/embeddedsw/doc/xilinx_drivers.htm) を参照してください。 Linux OS およびドライバーサポートの情報は、 Xilinx Wiki ページを参

照してください。

4. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよび

ライセンス』を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=v-frmbuf-rd.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=v-frmbuf-wr.html


https://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes



https://japan.xilinx.com/support



http://wiki.xilinx.com








第 1章

概要多くのビデオアプリケーションでは、フレームレートの変更やイメージサイズの変更 (スケーリングまたはクロップ) をサポートするためにフレームバッファーを必要とします。 Video Frame Buffer Read および Video Frame Buffer Write IP コアは、 AXI4-Stream ビデオインターフェイスと AXI4 インターフェイスの間で効率的な広帯域アクセスが行えるように設計されています。

機能概要

Video Frame Buffer Read コアおよび Video Frame Buffer Write コアはそれぞれ独立した IP で、 RGB、 YUV 4:4:4、 YUV 4:2:2、 YUV 4:2:0、および Luma-Only (輝度のみ) の幅広いビデオフォーマットに対する読み出しと書き込みをサポートしています。データはビデオフォーマットに基づきパック /アンパックされます。 YUV 4:2:2 および YUV 4:2:0 ではプレーナおよびセミプレーナメモリフォーマットを利用できます。メモリビデオのフォーマット、ストライド、およびフレームバッファーアドレスは実行時にプログラム可能です。

アプリケーション

放送、業務用オーディオ/ビデオ、民生用医療機器、監視および産業用の幅広いビデオシステムに応用できます。これには、次の機能が含まれます。

• ビデオスイッチャー、フォーマットコンバーター

• ビデオコーデック

• ビデオ監視システム

• マシンビジョンシステム

• ビデオ会議端末装置

• セットトップボックス





第 1 章:概要

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

詳細は、 Video Frame Buffer の製品ページを参照してください。

その他のザイリンクス LogiCORE IP モジュールに関する情報は、ザイリンクス IP コアのページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?t=eula

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html

https://japan.xilinx.com/products/intellectual-property/v-frmbuf.html

https://japan.xilinx.com/products/intellectual-property.html






第 2章

製品仕様

規格

Video Frame Buffer Read および Video Frame Buffer Write コアは AXI4-Stream ビデオプロトコル、AXI4-Lite インターコネクトおよびメモリマップド AXI4 インターフェイス規格に準拠しています。詳細は、『Vivado Design Suite AXI: リファレンスガイド』 (UG1037) [参照 1] の「ビデオ IP: AXI 機能の導入」を参照してください。

性能

次に、 Video Frame Buffer Read および Video Frame Buffer Write コアの性能特性を示します。

最大周波数

各ターゲットデバイスの代表的なクロック周波数は次のとおりです。

• UltraScale+ デバイス (スピードグレード -1 以上): 300MHz

• Virtex®-7 および Virtex UltraScale™ デバイス (スピードグレード -2 以上): 300MHz

• Kintex®-7 および Kintex UltraScale デバイス (スピードグレード -2 以上): 300MHz

• Artix®-7 デバイス (スピードグレード -2 以上): 150MHz

達成可能な最大クロック周波数は一概には決まりません。達成可能な最大クロック周波数とリソース数は、ツールオプション、デバイスの追加ロジック、ザイリンクスツールのバージョンなど、さまざまな要素によって異なります。

リソース使用状況

性能およびリソース使用状況の詳細は、Video Frame Buffer Read Performance and Resource Utilization (ウェブページ) および Video Frame Buffer Write Performance and Resource Utilization (ウェブページ) を参照してください。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=v-frmbuf-rd.html





第 2 章:製品仕様

ポートの説明

Video Frame Buffer Read および Video Frame Buffer Write コアは、業界標準の制御/データインターフェイスを使用してほかのシステムコンポーネントと接続します。後続のセクションでは、このコアで利用できるさまざまなインターフェイスについて説明します。図 2-1 に、 Video Frame Buffer Read IP の I/O 図を示します。どちらの IP にも、次に示す 3 つの AXI インターフェイスがあります。

• AXI-Lite 制御インターフェイス (s_axi_CTRL)

• AXI4-Stream ストリーミングビデオ出力 (m_axis_video) または入力 (s_axis_video)

• メモリマップド AXI4 インターフェイス (m_axi_mm_video)

図 2-2 に、 Video Frame Buffer Write IP の I/O 図を示します。

X-Ref Target - Figure 2-1

図 2‐1: Video Frame Buffer Read IP の I/O 図


図 2‐2: Video Frame Buffer Write IP の I/O 図






共通のインターフェイス信号

表 2-1 に、 AXI4-Stream、メモリマップド AXI4 データ、または AXI4-Lite 制御インターフェイスで共有される信号、またはこれらの専用インターフェイスに属さない信号を示します。

ap_clk および ap_rst_n 信号は Write コアと Read コアで共有され、AXI4-Stream、メモリマップド AXI4 データインターフェイス、および AXI4-Lite 制御インターフェイスで共有されます。

ap_clk

AXI4-Stream、メモリマップド AXI4、および AXI4-Lite インターフェイスはコアクロック信号の ap_clk に同期する必要があります。 AXI4-Stream、メモリマップド AXI4 インターフェイス入力信号および AXI4-Lite 制御インターフェイス入力信号はすべて ap_clk の立ち上がりエッジでサンプルされます。 AXI4-Stream 出力信号はすべて ap_clk の立ち上がりエッジの後に変化します。

ap_rst_n

ap_rst_n ピンは、 AXI4-Lite、 AXI4-Stream、およびメモリマップド AXI4 インターフェイスに対するアクティブ Low 同期リセット入力です。 ap_rst_n を 0 にすると、 ap_clk の次の立ち上がりエッジでコアがリセットします。

interrupt

割り込みステータス出力バスは、独立した割り込みイネーブル/マスク、割り込みクリア、および割り込みステータスレジスタを持つ外部割り込みコントローラーと統合することにより、システムプロセッサに対する割り込みを集約できます。

AXI4‐Stream ビデオインターフェイス

Video Frame Buffer Read および Video Frame Buffer Write コアには、 AXI4-Stream ビデオ入力インターフェイス (s_axis_video) または出力インターフェイス (m_axis_video) があります。ビデオストリーミングインターフェイスはすべて『Vivado Design Suite AXI: リファレンスガイド』 (UG1037) [参照 1] の「ビデオ IP: AXI 機能の導入」で定義したインターフェイス仕様に準拠します。 AXI4-Stream ビデオインターフェイスは 1、 2、または 4PPC (pixels per clock) が可能で、 8 または 10BPC (bits per component) をサポートします。

表 2-2 ～表 2-6 に、 2PPC および 10BPC でコンフィギュレーションした場合の、 AXI4-Stream インターフェイスでサポートされるすべてのカラーフォーマットのピクセルマップを示します。 Video Frame Buffer Read および Video Frame Buffer Write コアはハードウェアコンフィギュレーションで必ず 3 コンポーネントビデオとして設定する必要があるため、 YUV 4:2:2、 YUV 4:2:0 または Luma-Only (輝度のみ) で 2 または 1 コンポーネントビデオインターフェイスの IP と接続する際には AXI4-Stream Subset Converter が必要です。

表 2‐1:共通のインターフェイス信号

信号名 I/O 幅説明

ap_clk I 1 ビデオコアクロック

ap_rst_n I 1 ビデオコアのアクティブ Low クロックイネーブル

interrupt O 1 割り込み要求ピン

表 2‐2: 2PPC、 10BPC の場合の RGB のマップ

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディング R1 B1 G1 R0 B0 G0






実行時にビデオフォーマットを YUV 4:2:0 または YUV 4:2:2 に設定した場合も、この IP は常に 3 つのビデオコンポーネントを生成します。未使用のコンポーネントは 0 に設定できます。

表 2-7 に、入力および出力 AXI4-Stream ビデオストリーミングインターフェイスの信号を示します。

表 2‐3: 2PPC、 10BPC の場合の YUV 4:4:4 のマップ

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディング V1 U1 Y1 V0 U0 Y0

表 2‐4: 2PPC、 10BPC の場合の YUV 4:2:2 のマップ

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディングゼロパディングゼロパディング V0 Y1 U0 Y0

表 2‐5: 2PPC、 10BPC の場合の YUV 4:2:0 のマップ (偶数ライン)

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディングゼロパディングゼロパディング V0 Y1 U0 Y0

表 2‐6: 2PPC、 10BPC の場合の YUV 4:2:0 のマップ (奇数ライン)

63:60 59:50 49:40 39:30 29:20 19:10 9:0

ゼロパディングゼロパディングゼロパディングゼロパディング Y1 ゼロパディング Y0

表 2‐7: AXI4‐Stream インターフェイス信号


s_axis_tdata Ifloor(((number_of_components ×

bits_per_component × pixels_per_clock) + 7) / 8) × 8

入力データ

s_axis_tready O 1 入力 Ready 信号

s_axis_tvalid O 1 入力 Valid 信号

s_axis_tdest I 1 入力データ転送先識別子

s_axis_tkeep I (s_axis_video_tdata width) / 8 TDATA の関連するバイトの内容をデータストリームの一部として処理するかどうかを示す入力バイト修飾子

s_axis_tlast I 1 入力ライン終了

s_axis_tstrb I (s_axis_video_tdata width) / 8TDATA の関連するバイトの内容をデータバイトまたは位置バイトとして処理するかどうかを示す入力バイト修飾子

s_axis_tuser I 1 入力フレーム開始

m_axis_tdata Ofloor(((number_of_components ×

bits_per_component × pixels_per_clock) + 7) / 8) × 8

出力データ

m_axis_tdest O 1 出力データ転送先識別子

m_axis_tid O 1 出力データストリーム識別子

m_axis_tkeep O (m_axis_video_tdata width) / 8 TDATA の関連するバイトの内容をデータストリームの一部として処理するかどうかを示す出力バイト修飾子

m_axis_tlast O 1 出力ライン終了

m_axis_tready I 1 出力 Ready 信号






ビデオストリーミングインターフェイスはすべて IP コアクロック速度 (ap_clk) で動作します。

メモリマップド AXI4 インターフェイス

メモリマップド AXI4 インターフェイスは ap_clk クロックドメインで動作します。これらの信号は、『Vivado Design Suite AXI: リファレンスガイド』 (UG1037) [参照 1] で定義された仕様に準拠します。表 2-8 に、 Video Frame Buffer Read および Video Frame Buffer Write コアがサポートするメモリビデオのピクセルフォーマットを示します。

m_axis_tstrb O (m_axis_video_tdata width) / 8TDATA の関連するバイトの内容をデータバイトまたは位置バイトとして処理するかどうかを示す出力バイト修飾子

m_axis_tuser O 1 出力フレーム開始

m_axis_tvalid O 1 出力 Valid 信号

表 2‐7: AXI4‐Stream インターフェイス信号 (続き)


表 2‐8: ピクセルフォーマット

ビデオフォーマット

ID 説明BPC (Bits per Component)

BPP (Bytes per Pixel)

RGBX8 10 パックド RGB 8 ピクセルあたり 4 バイト

BGRX8 27 パックド BGR 8 ピクセルあたり 4 バイト

YUVX8 11 パックド YUV 4:4:4 8 ピクセルあたり 4 バイト

YUYV8 12 パックド YUV 4:2:2 8 ピクセルあたり 2 バイト

UYVY8 28 パックド YUV 4:2:2 8 ピクセルあたり 2 バイト

RGBA8 (1) 13 アルファ付きパックド RGB 8 ピクセルあたり 4 バイト

BGRA8 (1) 26 アルファ付きパックド BGR 8 ピクセルあたり 4 バイト

YUVA8 (1) 14 アルファ付きパックド YUV 4:4:4 8 ピクセルあたり 4 バイト

RGBX10 15 パックド RGB 10 ピクセルあたり 4 バイト

YUVX10 16 パックド YUV 4:4:4 10 ピクセルあたり 4 バイト

Y_UV8 18 セミプレーナ YUV 4:2:2 8 ピクセルあたり 1 バイト (1 プレーンにつき )

Y_UV8_420 19 セミプレーナ YUV 4:2:0 8 ピクセルあたり 1 バイト (1 プレーンにつき )

RGB8 20 パックド RGB 8 ピクセルあたり 3 バイト

YUV8 21 パックド YUV 4:4:4 8 ピクセルあたり 3 バイト

Y_UV10 22 セミプレーナ YUV 4:2:2 10 3 ピクセルあたり 4 バイト (1 プレーンにつき )

Y_UV10_420 23 セミプレーナ YUV 4:2:0 10 3 ピクセルあたり 4 バイト (1 プレーンにつき )

Y8 24 パックド Luma-Only (輝度のみ) 8 ピクセルあたり 1 バイト

Y10 25 パックド Luma-Only (輝度のみ) 10 3 ピクセルあたり 4 バイト

注記:1. ピクセルごとのアルファ情報を持つメモリフォーマットは、 Video Frame Buffer Read IP でのみ利用できます。






ここからは、上記の各フォーマットで期待されるピクセルマップを表形式で説明します。

注記: RGB フォーマットは、『Vivado Design Suite AXI: リファレンスガイド』 (UG1037) [参照 1] のピクセルマップとは異なる RGB 順にメモリに格納されます。

RGBX8

パックド RGB、 8BPC。メモリ内の RGB は、次に示すように 1 ピクセルが 32 ビットで表現されます。イメージはラスター順、すなわち左上のピクセルから右下のピクセルに向かってメモリに格納する必要があります。ビット [31:24] にはピクセル情報は含まれません。

BGRX8

パックド BGR、 8BPC。メモリ内の BGR は、次に示すように 1 ピクセルが 32 ビットで表現されます。イメージはラスター順、すなわち左上のピクセルから右下のピクセルに向かってメモリに格納する必要があります。ビット [31:24] にはピクセル情報は含まれません。

YUVX8

パックド YUV 4:4:4、 8BPC。メモリ内の YUV 4:4:4 は、次に示すように 1 ピクセルが 32 ビットで表現されます。ビット [31:24] にはピクセル情報は含まれません。

YUYV8

パックド YUV 4:2:2、 8BPC。メモリ内の YUV 4:2:2 は、次に示すように 2 ピクセルが 32 ビットで表現されます。

UYVY8

パックド YUV 4:2:2、 8BPC。メモリ内の YUV 4:2:2 は、次に示すように 2 ピクセルが 32 ビットで表現されます。

31:24 23:16 15:8 7:0

X B G R

31:24 23:16 15:8 7:0

X R G B

31:24 23:16 15:8 7:0

X V U Y

31:24 23:16 15:8 7:0

V0 Y1 U0 Y0

31:24 23:16 15:8 7:0

Y1 V0 Y0 U0






RGBA8

アルファ付きパックド RGB、 8BPC。アルファ付き RGB は、次に示すように 1 ピクセルが 32 ビットで表現されます。ビット [31:24] にはアルファ情報が格納されます (0 が完全に透明、 255 が完全に不透明)。

BGRA8

アルファ付きパックド BGR、 8BPC。アルファ付き BGR は、次に示すように 1 ピクセルが 32 ビットで表現されます。ビット [31:24] にはアルファ情報が格納されます (0 が完全に透明、 255 が完全に不透明)。

YUVA8

アルファ付きパックド YUV、 8BPC。アルファ付き YUV 4:4:4 は、次に示すように 1 ピクセルが 32 ビットで表現されます。ビット [31:24] にはアルファ情報が格納されます (0 が完全に透明、 255 が完全に不透明)。

RGBX10

パックド RGB、 10BPC。 RGB は、次に示すように 1 ピクセルが 32 ビットで表現されます。ビット [31:30] にはピクセル情報は含まれません。

YUVX10

パックド YUV 4:4:4、 10BPC。 YUV 4:4:4 は、次に示すように 1 ピクセルが 32 ビットで表現されます。ビット [31:30] にはピクセル情報は含まれません。

31:24 23:16 15:8 7:0

A B G R

31:24 23:16 15:8 7:0

A R G B

31:24 23:16 15:8 7:0

A V U Y

31:30 29:20 19:10 9:0

X B G R

31:30 29:20 19:10 9:0

X V U Y






Y_UV8

セミプレーナ YUV 4:2:2、 8BPC。 Y と UV は、次に示すように別々のプレーンに格納されます。 UV プレーンは、 Y プレーンのバッファーアドレスから (ストライド x 高さ ) バイトのオフセットとする必要があります。ストライドの詳細は、付録 C の「前提条件」の「ストライド」を参照してください。

Y_UV8_420

セミプレーナ YUV 4:2:0、 8BPC。 Y と UV は、次に示すように別々のプレーンに格納されます。 UV プレーンは、 Y プレーンのバッファーアドレスから (ストライド x 高さ ) バイトのオフセットとする必要があります。ストライドの詳細は、付録 C の「前提条件」の「ストライド」を参照してください。

RGB8

パックド RGB、 8BPC。メモリ内の RGB は、次に示すように 1 ピクセルが 24 ビットで表現されます。イメージはラスター順、すなわち左上のピクセルから右下のピクセルに向かってメモリに格納する必要があります。

YUV8

パックド YUV 4:4:4、 8BPC。メモリ内の YUV 4:4:4 は、次に示すように 1 ピクセルが 24 ビットで表現されます。イメージはラスター順、すなわち左上のピクセルから右下のピクセルに向かってメモリに格納する必要があります。

31:24 23:16 15:8 7:0

Y3 Y2 Y1 Y0

31:24 23:16 15:8 7:0

V2 U2 V0 U0

31:24 23:16 15:8 7:0

Y3 Y2 Y1 Y0

31:24 23:16 15:8 7:0

V4 U4 V0 U0

23:16 15:8 7:0

B G R

23:16 15:8 7:0

V U Y






Y_UV10

セミプレーナ YUV 4:2:2、 10BPC。 3 ピクセルが 32 ビットで表現されます。ビット [31:30] にはピクセル情報は含まれません。 Y と UV は、次に示すように別々のプレーンに格納されます。 UV プレーンは、 Y プレーンのバッファーアドレスから (ストライド x 高さ ) バイトのオフセットとする必要があります。ストライドの詳細は、付録 C の「前提条件」の「ストライド」を参照してください。

Y_UV10_420

セミプレーナ YUV 4:2:0、 10BPC。 3 ピクセルが 32 ビットで表現されます。ビット [31:30] にはピクセル情報は含まれません。 Y と UV は、次に示すように別々のプレーンに格納されます。 UV プレーンは、 Y プレーンのバッファーアドレスから (ストライド x 高さ ) バイトのオフセットとする必要があります。ストライドの詳細は、付録 C の「前提条件」の「ストライド」を参照してください。

Y8

パックド Luma-Only、 8BPC。メモリ内の Luma-Only は、次に示すように 1 ピクセルが 8 ビットで表現されます。イメージはラスター順、すなわち左上のピクセルから右下のピクセルに向かってメモリに格納する必要があります。Y8 は AXI4-Stream インターフェイスでは YUV 4:4:4 として表現されます。

Y10

パックド Luma-Only、 10BPC。メモリ内の Luma-Only は、次に示すように 3 ピクセルが 32 ビットで表現されます。イメージはラスター順、すなわち左上のピクセルから右下のピクセルに向かってメモリに格納する必要があります。Y10 は AXI4-Stream インターフェイスでは YUV 4:4:4 として表現されます。

63:62 61:52 51:42 41:32 31:30 29:20 19:10 9:0

X Y5 Y4 Y3 X Y2 Y1 Y0

63:62 61:52 51:42 41:32 31:30 29:20 19:10 9:0

X V4 U4 V2 X U2 V0 U0

63:62 61:52 51:42 41:32 31:30 29:20 19:10 9:0

X Y5 Y4 Y3 X Y2 Y1 Y0

63:62 61:52 51:42 41:32 31:30 29:20 19:10 9:0

X V8 U8 V4 X U4 V0 U0

7:0

Y

31:30 29:20 19:10 9:0

X Y2 Y1 Y0






AXI4‐Lite 制御インターフェイス

AXI4-Lite インターフェイスを使用すると、コアのパラメーターを動的に制御できます。この設定は、 AXI4-Lite マスターステートマシン、エンベデッド ARM®、または MicroBlaze™ などのソフトシステムプロセッサを使用して実行できます。 Video Frame Buffer Read および Video Frame Buffer Write コアは、ソフトウェア開発キット (SDK) のドライバーによって提供される機能を使用して AXI4-Lite インターフェイス経由で制御できます。このほか、レジスタ空間に対する読み出しおよび書き込みトランザクションを実行する方法もありますが、これは上記の方法を利用できない場合のみにとどめてください。表 2-9 に、 AXI4-Lite 制御インターフェイスの信号を示します。このインターフェイスは ap_clk クロックで動作します。

表 2‐9: AXI4‐Lite 制御インターフェイス信号


s_axi_ctrl_aresetn I 1 リセット

s_axi_ctrl_aclk I 1 クロック

s_axi_ctrl_awaddr I 18 書き込みアドレス

s_axi_ctrl_awprot I 3 書き込みアドレス保護

s_axi_ctrl_awvalid I 1 書き込みアドレスの Valid 信号

s_axi_ctrl_awready O 1 書き込みアドレスの Ready 信号

s_axi_ctrl_wdata I 32 書き込みデータ

s_axi_ctrl_wstrb I 4 書き込みデータのストローブ

s_axi_ctrl_wvalid I 1 書き込みデータの Valid 信号

s_axi_ctrl_wready O 1 書き込みデータの Ready 信号

s_axi_ctrl_bresp O 2 書き込み応答

s_axi_ctrl_bvalid O 1 書き込み応答の Valid 信号

s_axi_ctrl_bready I 1 書き込み応答の Ready 信号

s_axi_ctrl_araddr I 18 読み出しアドレス

s_axi_ctrl_arprot I 3 読み出しアドレス保護

s_axi_ctrl_arvalid I 1 読み出しアドレスの Valid 信号

s_axi_ctrl_aready O 1 読み出しアドレスの Ready 信号

s_axi_ctrl_rdata O 32 読み出しデータ

s_axi_ctrl_rresp O 2 読み出しデータの応答信号

s_axi_ctrl_rvalid O 1 読み出しデータの Valid 信号

s_axi_ctrl_rready I 1 読み出しデータの Ready 信号






レジスタ空間

Video Frame Buffer Read および Video Frame Buffer Write コアには、コアの動作を動的に制御するためのレジスタがあります。どのレジスタも初期値は 0 です。

最上位レジスタ

表 2-10 に、 IP に対してグローバルに適用されるすべてのレジスタの詳細な説明を示します。

制御 (0x0000) レジスタ

このレジスタは、コアの動作を制御します。制御レジスタのビット [0] (ap_start) を使用して、ソフトウェアからコアの動作を開始します。このビットに 1 を書き込むと、コアはビデオフレームの生成を開始します。コアをフリーランニングモードに設定するには、このレジスタのビット [7] (auto_restart) を 1 に設定する必要があります。ビット [3:1] は将来のために予約されており、現在は使用しません。

表 2‐10:最上位レジスタ

アドレス (16 進数) BASEADDR+ レジスタ名

アクセスタイプ

レジスタの説明

0x0000 制御 R/W ビット [0] = ap_start (R/W/COH)(1)

ビット [1] = ap_done (R/COR)

ビット [2] = ap_idle (R)

ビット [3] = ap_ready (R)

ビット [7] = auto_restart (R/W)

その他 = 予約

0x0004 グローバル割り込みイネーブル

R/W ビット [0] = グローバル割り込みイネーブル

その他 = 予約

0x0008 IP 割り込みイネーブル R/W ビット [0] = チャネル 0 (ap_done)

ビット [1] = チャネル 1 (ap_ready)

その他 = 予約

0x000c IP 割り込みステータス R/TOW(1)ビット [0] = チャネル 0 (ap_done)

ビット [1] = チャネル 1 (ap_ready)

その他 = 予約

0x0010 幅 R/W s_axis_video または m_axis_video のストリームのアクティブな幅

0x0018 高さ R/W s_axis_video または m_axis_video のストリームのアクティブな高さ

0x0020 ストライド R/W アクティブなストライド (単位: バイト )

0x0028 メモリビデオフォーマット R/W メモリ内データのアクティブなビデオフォーマット

0x0030 プレーン 1 バッファー R/W プレーン 1 フレームバッファーの開始アドレス

0x003C プレーン 2 バッファー R/W プレーン 2 フレームバッファーの開始アドレス。セミプレーナビデオフォーマットを選択した場合のみ有効。

注記:1. COH はハンドシェイクによりクリア、 COR は読み出しによりクリア、 TOW は書き込みによりトグルという意味です。






グローバル割り込みイネーブル (0x0004) レジスタ

このレジスタは、すべての割り込みのマスター制御です。ビット [0] を使用してすべてのコア割り込みを有効/無効にします。

IP 割り込みイネーブル (0x0008) レジスタ

このレジスタは、割り込みを個別に有効/無効にします。現在利用できる割り込みソースは、 ap_done と ap_ready の 2 つです。 ap_done はフレーム処理が完了するとトリガーされます。 ap_ready はコアが次のフレーム処理を開始できる状態になるとトリガーされます。

IP 割り込みステータス (0x000C) レジスタ

このレジスタは 2 つの目的を兼ねています。割り込みが発生すると、このレジスタの対応する割り込みソースビットがセットされます。リードバックモード (Get status) では、割り込みソースを特定できます。ライトバックモード (Clear interrupt) では、要求された割り込みソースがクリアされます。

幅 (0x0010) レジスタ

幅レジスタは、 1 スキャンラインあたりのアクティブなピクセル数をエンコードします。サポートされる値は、 64 ～ [Maximum Number of Columns] (Vivado IDE の設定値) の範囲です。処理エラーを防ぐため、幅レジスタに書き込む値は、コアインスタンスでサポートされる範囲に制限してください。また、幅レジスタの値は [Samples per Clock] (Vivado IDE の設定値) の倍数とする必要があります。

高さ (0x0018) レジスタ

高さレジスタは、 1 フレームあたりのアクティブなスキャンライン数をエンコードします。サポートされる値は、64 ～ [Maximum Number of Rows] (Vivado IDE の設定値) の範囲です。処理エラーを防ぐため、高さレジスタに書き込む値は、コアインスタンスでサポートされる範囲に制限してください。

ストライド (0x0020) レジスタ

ストライドは、メモリに格納したピクセルの行間隔をバイト数で指定します。ビデオフレームをメモリに格納すると、メモリバッファー内で各ピクセル行の後にパディングバイトが追加されることがあります。パディングバイトはイメージをどのようにメモリに格納するかにのみ影響し、イメージをどのように表示するかには影響しません。

パディングバイトは、すべてのピクセル行の開始アドレスがメモリマップド AXI4 インターフェイスのデータサイズに揃うようにするために必要です。したがって、ストライド値はメモリマップド AXI4 データサイズの倍数とする必要があります。メモリマップド AXI4 インターフェイスのデータサイズは 64*[Samples per Clock] ビットで、たとえば [Samples per Clock] が 1、 2、 4 の場合はそれぞれ 64、 128、 256 ビットです。

メモリビデオフォーマット (0x0028) レジスタ

このレジスタは、コアが使用するメモリビデオフォーマットを指定します。 Vivado IDE で選択したメモリビデオフォーマットがサポートされます (表 2-8 参照)。メモリビデオフォーマットは、表 2-11 に示すように AXI4-Stream インターフェイスのデータフォーマットと互換である必要があります。 8BPC を使用するメモリフォーマットは、アップスケーリングにより 10BPC ビデオストリームへの読み出しが可能です。スケーリングは、ビットをシフトして実行します。たとえば 8 ビットで 255 は 10 ビットでは 1020 になります。同様に、 10 ビットビデオストリームはダウンスケーリングにより 8 ビットメモリビデオフォーマットへの書き込みが可能です。ただし逆は不可で、8 ビットビデオストリームデータを 10 ビットメモリビデオフォーマットに書き込んだり 10 ビットメモリビデオフォーマットから読み出したりはできません。






プレーン 1 バッファー (0x0030) およびプレーン 2 バッファー (0x003C) レジスタ

プレーン 1 バッファーレジスタは、プレーン 1 のフレームバッファーアドレスを指定します。セミプレーナフォーマット (Y_UV8、 Y_UV8_20、 Y_UV10、 Y_UV10_420) の場合、クロマ (色差) バッファーをプレーン 2 バッファーレジスタで指定します。アドレスは、メモリマップド AXI4 インターフェイスのデータサイズに揃える必要があります。メモリマップド AXI4 インターフェイスのデータサイズは 64*[Samples per Clock] ビットで、たとえば [Samples per Clock] が 1、 2、 4 の場合はそれぞれ 64、 128、 256 ビットです。

表 2‐11: メモリビデオフォーマットとストリーミングビデオフォーマットの互換性

メモリビデオフォーマット互換性のある AXI4‐Stream ビデオフォーマット

RGBX8

RGBRGBX10

RGB8

BGRX8

YUVX8

YUV 4:4:4

YUVX10

YUV8

Y8

Y10

YUYV8

YUV 4:2:2Y_UV8

Y_UV10

UYVY8

Y_UV8_420YUV 4:2:0

Y_UV10_420

RGBA8ピクセルごとのアルファ付き RGB

BGRA8

YUVA8 ピクセルごとのアルファ付き YUV 4:4:4





第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

このセクションでは、 Video Frame Buffer Read および Video Frame Buffer Write IP コアと AXI Video Direct Memory Access IP コアの違いについて説明します。

AXI Video Direct Memory Access (VDMA) は、メモリとの間で読み書きするデータのピクセルパック /アンパックを実行しません。データは、 AXIS_VIDEO_TDATA バス上のフォーマットのままメモリに書き込まれます。このため、次のような結果となります。

• 8 ビット RGB は GBR としてメモリに書き込まれます。

• 3 コンポーネントストリーミングインターフェイスでの YUV 4:2:2 は 3 番目のコンポーネントには有効なデータが含まれませんが、 3 コンポーネントとしてメモリに書き込まれます。

• YUV 4:2:0 も YUV 4:2:2 の場合と同様です。つまり、 4:2:0 は、輝度プレーンと色差プレーンを分離した場合に比べ 2 倍の帯域幅を占有します。

• 10 ビットフォーマットは、クロックあたりのピクセル数 (PPC) によってメモリへの書き込み方法が異なります。たとえば 1PPC の場合、 RGBX は次のように書き込まれます。

2PPC の場合、 RGBX は次のように書き込まれます。

AXI VDMA IP と比べると、Video Frame Buffer Read および Video Frame Buffer Write IP にはいくつかの違いや制限事項があります。次に、 Video Frame Buffer Read および Video Frame Buffer Write IP と AXI VDMA IP の主な違いをまとめます。

• Video Frame Buffer Read および Video Frame Buffer Write コアは 1 チャネル読み出しまたは 1 チャネル書き込みをサポートしていますが、これらを結合することはできません。 AXI VDMA は 1 つの IP で読み立しチャネルと書き込みチャネルを結合できます。

• このため、 Video Frame Buffer Read および Video Frame Buffer Write コアは (1 つのバッファーに対する読み出しと書き込みを防止する ) ゲンロック同期を使用しません。これはソフトウェアで実装する必要があります。

• Video Frame Buffer Read および Video Frame Buffer Write コアは現在 8 および 10BPC (bits per component) のみをサポートしています。

• Video Frame Buffer Read および Video Frame Buffer Write コアはバイト (8 ビット ) レベルへのデータ再アライメントをサポートしていません。たとえば、アドレスはメモリマップドデータ幅バイトの倍数に揃える必要があります。

31:30 29:20 19:10 9:0

X R B G

63:60 59:50 49:40 39:30 29:20 19:10 9:0

X R B G R B G





第 3 章: コアを使用するデザイン

• Video Frame Buffer Read および Video Frame Buffer Write コアは、メモリバスサイズの明示的な制御をサポートしていません。データ幅の変換が必要な場合は AXI Interconnect IP を使用する必要があります。

推奨: Video Processing Subsystem などのビデオ IP を使用する場合、メモリに対する読み出し /書き込みには Video Frame Buffer Read および Video Frame Buffer Write コアを使用することを推奨します。 Zynq UltraScale+ MPSoC デバイスでは、ビデオコーデックユニットがメモリビデオデータを正しくエンコード /デコードします。

クロック、イネーブル、およびリセットに関する注意事項

クロッキング

Video Frame Buffer Read および Video Frame Buffer Write IP のクロックドメインは 1 つです。すべてのインターフェイス (マスターおよびスレーブ AXI4-Stream ビデオインターフェイス、 AXI4-Lite インターフェイス、およびメモリマップド AXI4 インターフェイス) が ap_clk ピンをクロックソースとして使用します。

リセット

Video Frame Buffer Read および Video Frame Buffer Write IP のハードウェアリセットは、ap_rst_n ピンでのみ可能です。ソフトウェアリセットの方法はありません。コアをリセットするには、外部リセットパルスを ap_clk の 16 サイクル以上保持する必要があります。 ap_rst_n 信号は ap_clk クロックドメインに同期します。 ap_rst_n 信号は、 AXI4-Lite、 AXI4-Stream、およびメモリマップド AXI4 インターフェイスを含むコア全体をリセットします。

システムに関する注意事項

正しく動作させるには、Video Frame Buffer Read および Video Frame Buffer Write IP を実際の入力および出力イメージフレームサイズに合わせてコンフィギュレーションする必要があります。 IP を Video In to AXI4-Stream 入力および Video Timing Controller コアに接続すると、イメージビデオストリームからフレームサイズの情報を取得できます。Video Timing Controller のタイミング検出ロジックがビデオタイミング信号を収集します。システムプロセッサは、計測したフレームサイズを Video Timing Controller の AXI4-Lite 制御インターフェイス経由で読み出し、 Video Frame Buffer Read および Video Frame Buffer Write コアを含むすべてのダウンストリームコアに適切なイメージサイズをプログラムします。

Video Frame Buffer Read および Video Frame Buffer Write には十分な帯域幅を確保する必要があります。必要な帯域幅 (MB/s) は、次の式で求めます。

帯域幅 (MB/s) = fps × hight × stride 式 3‐1

fps は、 Video Frame Buffer Read および Video Frame Buffer Write の 1 秒あたりのフレーム数です。 height は高さ (ライン)、 stride はストライド値 (バイト ) です。ストライドの詳細は、付録 C の「前提条件」の「ストライド」を参照してください。

プログラムシーケンス

この IP のバッファーレジスタは動的に変更でき、変更は直ちに反映されます。幅、高さ、ストライド、またはビデオフォーマットを変更する場合、またはシステム全体を再起動する場合は、ザイリンクス IP パイプラインビデオコアのシステム出力からシステム入力の順に無効/ リセットした後、システム出力からシステム入力の順にプログラム/有効にすることを推奨します。





第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 2]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 3]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 4]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 5]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 2] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Vivado IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 3] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 4] を参照してください。

注記: この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。





第 4 章:デザインフローの手順

インターフェイス

このセクションは、生成時に Vivado Design Suite を使用して設定可能なパラメーターのクイックリファレンスを提供します。

図 4-1 と図 4-2 に、 Vivado IDE での Video Frame Buffer Read および Video Frame Buffer Write コアのカスタマイズ画面を示します。


図 4‐1: Video Frame Buffer Read コアの [Customize IP] ダイアログボックス







図 4‐2: Video Frame Buffer Write コアの [Customize IP] ダイアログボックス






全般的な設定

次に、全般的な設定項目を示します。

• [Component Name]: このコアに対して生成される出力ファイルのベース名です。最初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。

• [Samples Per Clock]: 1 クロックサイクルあたりに処理されるピクセル数を指定します。指定可能な値は 1、 2、4 です。このパラメーターで IP のスループットが決定します。指定する値が大きいほどスループットが高くなります。ただしスループットを高くすると必要なハードウェアリソースが増大します。

• [Maximum Number of Columns]: IP コアが実行時に生成できるアクティブなビデオ列/ピクセルの最大値を指定します。 [Maximum Number of Columns] の設定値より幅の小さいビデオは、コアを再生成しなくても AXI4-Lite 制御インターフェイス経由でプログラムできます。

• [Maximum Number of Rows]: IP コアが実行時に生成できるアクティブなビデオ行/ラインの最大値を指定します。 [Maximum Number of Rows] の設定値より高さの小さいビデオは、コアを再生成しなくても AXI4-Lite 制御インターフェイス経由でプログラムできます。

• [Maximum Data Width]: すべてのストリーミングインターフェイスの入力および出力サンプルのビット幅を指定します。指定可能な値は 8 および 10 ビットです。このパラメーターは、 AXI-Stream ビデオインターフェイスに接続する IP コアの [Video Component Width] と一致している必要があります。

• [Address Width]: メモリインターフェイスの AXI マスターインターフェイスアドレス幅を 32 または 64 ビットで指定します。

• [Video Formats]: サポートするメモリビデオフォーマットを選択します。ビデオフォーマットは AXI4-Lite 制御インターフェイス経由でプログラムできます。各ビデオフォーマットの詳細は、第 2 章の「メモリマップド AXI4 インターフェイス」を参照してください。

RGBA8、 BGRA8、および YUVA8 の 3 つのビデオフォーマットは、ピクセルごとのアルファ情報をサポートします。これらのビデオフォーマットは、 Video Frame Buffer Read IP でのみ利用できます。

パックドフォーマットとセミプレーナフォーマットの両方を選択できます。パックドフォーマットのみを選択した場合、必要なプレーンが 1 つで済むため、 IP のサイズが小さくなります。次に示すフォーマットはパックドフォーマットで、必要なプレーンは 1 つのみです。

° RGBX8

° BGRX8

° YUVX8

° YUYV8

° UYVY8

° RGBA8

° BGRA8

° YUVA8

° RGBX10

° YUVX10

° RGB8

° YUV8

° Y8

° Y10






次に示すフォーマットはセミプレーナフォーマットで、 2 プレーンが必要です。

° Y_UV8

° Y_UV8_420

° Y_UV10

° Y_UV10_410

ユーザーパラメーター

表 4-1 に、 Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールで表示できます。

表 4‐1: Vivado IDE のパラメーターとユーザーパラメーターの対応表

Vivado IDE のパラメーター /値ユーザーパラメーター /値デフォルト値

[Number of Video Components] NUM_VIDEO_COMPONENTS 3

[Samples per Clock] SAMPLES_PER_CLOCK 2

[Maximum Number of Columns] MAX_COLS 3840

[Maximum Number of Rows] MAX_ROWS 2160

[Maximum Data Width] MAX_DATA_WIDTH 8

[AXIMM Data Width] AXIMM_DATA_WIDTH 128

[AXIMM Address Width] AXIMM_ADDR_WIDTH 32

[Number Read/Write Outstanding] AXIMM_NUM_OUTSTANDING 16

[Transaction Burst Length] AXIMM_BURST_LENGTH 4

[Video Formats with Alpha] HAS_ALPHA 0

RGBX8 HAS_RGBX8 0

BGRX8 HAS_BGRX8 0

YUVX8 HAS_YUVX8 0

YUYV8 HAS_YUYV8 0

UYVY8 HAS_UYVY8 0

RGBA8 HAS_RGBA8 0

BGRA8 HAS_BGRA8 0

YUVA8 HAS_YUVA8 0

RGBX10 HAS_RGBX10 0

YUVX10 HAS_YUVX10 0

Y_UV8 HAS_Y_UV8 0

Y_UV8_420 HAS_Y_UV8_420 1

RGB8 HAS_RGB8 0

YUV8 HAS_YUV8 0

Y_UV10 HAS_Y_UV10 0

Y_UV10_420 HAS_Y_UV10_420 0

Y8 HAS_Y8 0






出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 3] を参照してください。

コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

このセクションは、この IP コアには適用されません。

デバイス、パッケージ、スピードグレードの選択


クロック周波数


クロック管理


クロック配置


バンク設定


トランシーバーの配置


I/O 規格と配置


Y10 HAS_Y10 0

[Maximum Number of Pixel Planes] MAX_NR_PLANES 1

表 4‐1: Vivado IDE のパラメーターとユーザーパラメーターの対応表 (続き)

Vivado IDE のパラメーター /値ユーザーパラメーター /値デフォルト値







Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 5] を参照してください。

重要: 7 シリーズまたは Zynq-7000 デバイスをターゲットにしたコアでは、 UNIFAST ライブラリはサポートされません。ザイリンクスの IP は UNISIM ライブラリでのみテストと認定が行われています。

合成およびインプリメンテーション

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 3] を参照してください。





第 5章

サンプルデザインこの章では、 Video Frame Buffer Read コアのみを含むサンプルシステムと、 Video Frame Buffer Read コアと Video Frame Buffer Write コアの両方を含むサンプルシステムの 2 つを紹介します。これらのサンプルデザインは、コアを使用した設計におけるシステムレベルの重要な事項として、次の内容を例示します。

• Video Frame Buffer Read および Video Frame Buffer Write コアをほかのコアと組み合わせた場合の代表的な使用例

• 動作中にレジスタをプログラムして Video Frame Buffer Read および Video Frame Buffer Write コアを動的に設定する方法

注記:合成可能なサンプルデザインは、ザイリンクス KC705 評価ボードでのみ利用できます。

サンプルプロジェクトを開くには、次の手順を実行します。

1. Vivado® IP カタログから Video Frame Buffer Read IP または Video Frame Buffer Write IP を選択します。

2. 選択した IP をダブルクリックするか、右クリックして表示されるメニューで [Customize IP] をクリックします。

3. [Customize IP] ダイアログボックスでビルド時のパラメーターを設定し、 [OK] をクリックします。ここで設定したパラメーターに基づいて、 Vivado IDE でサンプルデザインが生成されます。

4. [Generate Output Products] ダイアログボックスで [Generate] または [Skip] をクリックします。 [Generate] をクリックした場合、 IP の出力ファイルが生成されます (生成には少し時間がかかる )。

5. [Sources] ウィンドウで [Video Frame Buffer Read] または [Video Frame Buffer Write] を右クリックして表示されるメニューで [Open IP Example Design] をクリックします。

6. [Open IP Example Design] ダイアログボックスでサンプルプロジェクトのディレクトリを選択して [OK] をクリックします。すると、選択したディレクトリにサンプルデザインが自動的に生成されます。





第 5 章:サンプルデザイン

Video Frame Buffer Read サンプルデザイン

Video Frame Buffer Read IP に付属するサンプルデザインには、 Video Frame Buffer Read、 Video Timing Controller、および AXI4-Stream to Video Out の各ビデオ IP コアが含まれます。また、このデザインにはレジスタプログラミング用に AXI Interconnect に接続された MicroBlaze マイクロプロセッサも含まれます。 Memory Interface Generator (MIG) は DDR メモリアクセスに使用します。

MicroBlaze プロセッサはシステムの AXI マスターとして動作し、 Video Frame Buffer Read および Video Timing Controller コアを駆動します。 MicroBlaze プロセッサはまず Video Frame Buffer Read コアの高さ、幅、およびその他のレジスタを設定し、次に Video Timing Controller コアのタイミングパラメーターを設定します。

デフォルトでは、Video Frame Buffer Read コアは起動後にフリーランニングモードになります。そして ap_clk のクロックレートでビデオストリームピクセルを生成します。 Video Frame Buffer Read コアはメモリマップド AXI4 メモリインターフェイスからフレームを読み出し、データを AXI4-Stream マスターインターフェイスへ出力します。

AXI4-Stream to Video Out コアは Video Timing Controller と連携し、AXI4-Stream インターフェイスに接続してビデオソース (ビデオ同期およびブランクを含むパラレルビデオデータ ) に対するタイムドビデオプロトコルを実装します。

このサンプルデザインは、 AXI4-Stream to Video Out コアからの LOCKED 出力をチェックします。 LOCKED ポートは、出力タイミングが出力ビデオにロックしたことを示します。このサンプルデザインでビデオロックが正しく検出された場合、テストが正常に完了しています。 AXI4-Stream to Video Out の LOCKED ポートは AXI GPIO コアに接続され、 MicroBlaze が対応するレジスタをポーリングしてテストが正しく完了したかどうかを判定します。


図 5‐1: Video Frame Buffer Read サンプルデザイン






Frame Buffer Write サンプルデザイン

Video Frame Buffer Write コアには別のサンプルデザインが付属します。Video Frame Buffer Write に付属するサンプルデザインには、Video Frame Buffer Read に付属するサンプルデザインに加え、Video Frame Buffer Write コアと Video In to AXI4-Stream コアも含まれます。このサンプルデザインは Video In to AXI4-Stream コアの OVERFLOW ポートをチェックし、 Video Frame Buffer Write コアがリアルタイムに処理できず欠落しているデータがないかを確認します。Video Input to AXI4-Stream コアの OVERFLOW ポートは AXI GPIO に接続され、 MicroBlaze で監視します。

サンプルデザインの実行

合成可能なサンプルデザインには、 Vivado とザイリンクス SDK の両方のツールが必要です。サンプルデザインを実行するには、次の手順を実行します。

1. Vivado で合成、インプリメンテーションおよびビットストリーム生成を実行します。

2. 手順 1 が完了したら、 [File] → [Export] → [Export Hardware] をクリックします。ダイアログボックスで [Include bitstream] をオンにし、エクスポート先ディレクトリを選択して [OK] をクリックします。

これ以降の作業はザイリンクス SDK ツールで実行します。サンプルデザインのファイルは次の SDK ディレクトリにあります。

(/data/embeddedsw/XilinxProcessorIPLib/drivers/v_frmbuf_rd_v2_0/examples/ (/data/embeddedsw/XilinxProcessorIPLib/drivers/v_frmbuf_wr_v2_0/examples/

examples フォルダーにあるサンプルアプリケーションのデザインソースファイルは、 Vivado カタログにあるサンプルデザインと密に関連します。

付属のサンプル HDF ファイルからダウンロード可能な BIT および ELF ファイルを生成するプロセスは、v_frmbuf_rd_example.tcl および v_frmbuf_wr_example.tcl ファイルによって自動化されます。

付属の Tcl スクリプトを実行する手順は次のとおりです。

1. エクスポートしたサンプルデザインの hdf ファイルをドライバーの examples ディレクトリにコピーします。

2. ザイリンクスソフトウェアコマンドラインツール (xsct) ターミナルを起動します。

3. examples ディレクトリへ移動します。


図 5‐2: Frame Buffer Write サンプルデザイン






4. xsct で tcl ファイルを実行します。

%>source vfrmbuf_xx_example.tcl

「xx」には Video Frame Buffer Read の場合は「rd」、 Video Frame Buffer Write の場合は「wr」が入ります。

5. 次のスクリプトを実行します。

xsct%>vfrmbuf_xx_example <hdf_file_name.hdf>

この Tcl スクリプトは、次の動作を実行します。

• ワークスペースの作成

• ハードウェアプロジェクトの作成

• ボードサポートパッケージの作成

• アプリケーションプロジェクトの作成

• BSP およびアプリケーションプロジェクトのビルド

これらの処理が完了すると、必要なファイルが次の場所に生成されます。

bit file -> vfrmbuf_xx_example.sdk/vfrmbuf_xx_example_hw_platform folder elf file -> vfrmbuf_xx_example.sdk/vfrmbuf_xx_example_design/{Debug/Release} folder

次に、ソフトウェアアプリケーションを実行します。手順は次のとおりです。

重要: ソフトウェアアプリケーションを実行する前に、ハードウェアに電源が投入されていること、および Digilent 社製ケーブルまたは USB プラットフォームケーブルがホスト PC に接続されていることを確認してください。また、KC705 ボードの UART ポートに USB ケーブルが接続されていることも確認してください。

1. SDK を起動します。

2. ワークスペースを設定するダイアログボックスで vfrmbuf_xx_example.sdk フォルダーを選択します。SDK プロジェクトが自動的に開きます (ウェルカムページが表示された場合は閉じてください)。

3. [Xilinx Tools] → [Program FPGA] をクリックして、ビットストリームを FPGA にダウンロードします。 [Program FPGA] ダイアログボックスが開きます。

4. [Bitstream] に Tcl スクリプトで生成されたビットストリームファイルが表示されていることを確認し、[Program] をクリックします。

注記: プログラミングが正しく完了すると、ボードの DONE LED が緑に変わります。

5. UART 通信にはハイパーターミナルや PuTTY などのターミナルプログラムが必要です。プログラムを起動し、適切なポートを選択し、ボーレートを 115200 に設定してシリアルポート接続を確立します。

6. [Project_Explorer] パネルでアプリケーション vfrmbuf_xx_example_design を選択して右クリックします。

7. [Run As] → [Launch on Hardware (GDB)] をクリックします。

8. [Binaries and Qualifier] をクリックし、 [OK] をクリックします。

サンプルデザインのテスト結果がターミナルプログラムに表示されます。

詳細は、 japan.xilinx.com/tools/sdk.htm を参照してください。

ボード上で実行した場合の内容は、 examples フォルダーの readme.txt に記載されています。テストしたビデオ入力は 4Kp60、 4Kp30、 1080p および 720p です。


https://japan.xilinx.com/tools/sdk.htm




第 6章

テストベンチこの IP コアリリースではテストベンチは含まれていません。





付録 A

検証、順応性、相互運用性この付録では、この IP コアが設計どおりプロトコル仕様に適合していることをどのような方法で検証したかについて記載します。


Video Frame Buffer Read および Video Frame Buffer Write コアは、Vivado® HLS (高位合成) で非常に柔軟なパラメーター指定が可能なテストベンチを用いてテストされています。実施したテストには次が含まれます。

• レジスタアクセス

• 複数のデータフレームの処理

• IP スループットおよびピクセルデータ幅の変更

• AXI4-Stream およびメモリマップド AXI4 インターフェイスを使用した Video Frame Buffer Read および Video Frame Buffer Write コアのテスト

• 各種フレームサイズのテスト

• パラメーター設定の変更

ハードウェアテスト

Video Frame Buffer Read および Video Frame Buffer Write コアは、さまざまなパラメーターを設定してザイリンクスで検証しています。このコア用に開発したテストデザインには、 MicroBlaze™ プロセッサ、 AXI4-Lite インターコネクト、およびその他の各種ペリフェラルが搭載されています。 MicroBlaze プロセッサは次の機能を実行します。

• テストしたビデオ解像度に応じたビデオクロックのプログラミング

• 解像度の異なる複数のビデオ IP コアのコンフィギュレーション

• テストの開始

• テストの合否ステータスおよび検出されたエラーの報告

相互運用性

このコアのスレーブ (入力) およびマスター (出力) AXI4-Stream インターフェイスは、 RGB、 YUV 4:4:4、 YUV 4:2:2、または YUV 4:2:0 ビデオデータを生成する任意のコアと直接接続できます。





付録 B

移行およびアップグレードこの付録では、最新版 IP コアへのアップグレードについて説明します。

Vivado Design Suite でのアップグレード

このセクションでは、コアバージョン間でのユーザーロジックまたはポートの変更点について説明します。

v1.0 から v2.0 への変更点

パラメーターの変更点

新規パラメーター : HAS_ALPHA、 HAS_RGBA8、 HAS_BGRA8、 HAS_YUVA8。 Video Frame Buffer Read IP は、ピクセルごとのアルファ情報を新たにサポートしています。メモリフォーマット RGBA8、 BGRA8、および YUVA8 で利用できるストリーミングビデオフォーマットに、アルファ付き RGB とアルファ付き YUV 4:4:4 の 2 つが追加されました。

新規パラメーター : HAS_BGRX8、 HAS_UYVY8。 Video Frame Buffer Read IP と Video Frame Buffer Write IP の両方に、新しいメモリビデオフォーマットとして BGRX8 と UYVY8 が追加されました。

新規パラメーター : AXIMM_ADDR_WIDTH。メモリインターフェイスで 32 ビットおよび 64 ビットアドレス指定がサポートされるようになりました。

ポートの変更点

ポートの変更点はありません。

その他の変更点

セミプレーナフォーマットには 2 つのバッファーが用意されます。 IP v1.0 では、クロマ (色差) バッファーのアドレスはフレームサイズとストライドに基づいて自動的に設定されていました。 IP v2.0 では、クロマバッファーアドレスをレジスタで指定する必要があります。





付録 C

アプリケーションソフトウェア開発SDK をインストールすると、Video Frame Buffer Read および Video Frame Buffer Write コアのベアメタルドライバーもインストールされます。このドライバーは階層型アーキテクチャを採用しており、レイヤー 1 は基本的なレジスタ peek/poke 機能を提供します。このレイヤーを利用するには、ユーザーにはレジスタマップおよびコアの内部動作に関する知識が求められます。これに対し、レイヤー 2 はローレベルの詳細を抽象化しており、 Video Frame Buffer Read/Video Frame Buffer Write コアの機能を使いやすいインターフェイスで利用できます。コアとの通信には、常にレイヤー 2 API を使用することを推奨します。

ボードサポートパッケージのビルド

ボードサポートパッケージをビルドすると、Video Frame Buffer Read および Video Frame Buffer Write ドライバーは必要な依存ファイル、すなわちビデオ共通ドライバーを取り込みます。このドライバーには、色フォーマット、色深度、フレームレートなどビデオに関する情報のエニュメレーションが含まれます。また、 Video Frame Buffer Read および Video Frame Buffer Write ドライバーで使用されるビデオストリームおよびタイミングを表現する基本的なデータタイプも定義します。これはすべてのザイリンクスビデオドライバーで共通です。

ビルド実行中、 Video Frame Buffer Read および Video Frame Buffer Write ドライバーは提供されたハードウェアデザインファイルから Video Frame Buffer Read および Video Frame Buffer Write コアのハードウェアコンフィギュレーション設定を抽出します。

前提条件

コアをプログラムする際には、いくつかの要件を満たしておく必要があります。

• このコアにはデータ再アライメントエンジンは含まれません。したがって、レジスタに書き込む前にアプリケーションソフトウェアでメモリアドレスの境界を揃える必要があります。アライメントの要件は次のとおりです。これにより、開始アドレスがメモリインターフェイスの幅に揃います。

開始アドレスのアライメント要件: (8 * クロックあたりのピクセル数) バイト

• ストライド値 (バイト ) は上記のようにアライメントし、すべてのピクセル行の開始アドレスがメモリ境界に揃うようにする必要があります。幅 (ピクセル) からストライドを求めるには、次の式を使用します。

ストライド (バイト ) (幅 × 1 ピクセルあたりのバイト数); 式 C‐1

1 ピクセルあたりのバイト数はメモリビデオフォーマットにより異なります。詳細は、第 2 章の「メモリマップド AXI4 インターフェイス」を参照してください。

注記:すべてのピクセル行の開始アドレスがメモリマップドインターフェイスのデータサイズに揃うようにするために、パディングバイトが必要になることがあります (式にが用いられているのはそのため)。

• 幅は、このコアの Vivado IDE で選択した [Pixels per Clock] の倍数とする必要があります。





付録 C: アプリケーションソフトウェア開発

動作モード

Video Frame Buffer Read および Video Frame Buffer Write コアは 2 つの動作モードをサポートしています。

• 同期モード

割り込みがトリガーされると、コアの割り込みサービスルーチン (ISR) は現在のフレーム処理が完了しているかどうかを確認した後、ユーザープログラマブルな任意のコールバック関数を追加で呼び出します。このコールバック関数で、次のフレームに対するレジスタ設定 (次にどのバッファーアドレスを読み出すか) をプログラムします。

たとえば、フレームの処理が完了すると Video Frame Buffer Write IP は ap_done で割り込みをトリガーします。この時点でコールバック関数が実行され、新しいバッファーアドレスがプログラムされます。コールバック関数を実行後、コアは動作を再開し、次のフレームが処理されます。

• 非同期モード

非同期モードでは、次のフレームに対するレジスタ設定は割り込みを待たずにプログラムされます。

たとえば Video Frame Buffer Write IP がフレーム処理を完了すると割り込みを発行します。この時点で、フレーム処理中の Video Frame Buffer Read IP にバッファーアドレスが渡されます。 Video Frame Buffer Read IP のバッファーアドレスは非同期にプログラムされます。Video Frame Buffer Read IP が現在のフレームの処理を完了すると、新しくプログラムされたバッファーアドレスが有効になり、 Video Frame Buffer Read IP によって次のフレームが処理されます。

使用法

Video Frame Buffer Read/Video Frame Buffer Write コアのドライバーをアプリケーションに統合して使用するには、次の手順を実行します。

注記: ここでは、 Video Frame Buffer Read コアを例に説明します。

1. フレームバッファーインスタンスオブジェクト定義を含むドライバーヘッダーファイル xv_frmbufrd_l2.h をインクルードします。

2. Video Frame Buffer Read または Video Frame Buffer Write コアのインスタンスを宣言します。

XV_FrmbufRd_l2 FrmbufRd;

3. 電源投入時にフレームバッファーインスタンスを初期化します。

int XVFrmbufRd_Initialize(XV_FrmbufRd_l2 *InstancePtr, u16 DeviceId);

この関数はハードウェアコンフィギュレーションにアクセスし、コアを電源投入時のデフォルト状態に初期化します。

4. アプリケーションは ISR をシステム割り込みコントローラーに登録し、アプリケーションコールバック関数を設定する必要があります。この関数は、フレーム完了 IRQ がトリガーされると Video Frame Buffer Read または Video Frame Buffer Write ドライバーによって呼び出されます。

° コア ISR ルーチン XVFrmbufRd_InterruptHandler または XVFrmbufWr_InterruptHandler をシステム割り込みコントローラーに登録します。

° 割り込みコンテキスト内で呼び出されるアプリケーションコールバック関数を登録します。これは API XVFrmbufRd_SetCallback または XVFrmbufWr_SetCallback を使用して実行できます。

5. 必要に応じて、アプリケーションレベルのコールバック関数を作成します。ここで実行するアクションとしては、たとえば次のフレームデータを読み出すバッファーアドレスの更新などの動作があります。これにより、アプリケーションはメモリ内のフレーム更新を画面上にレンダリングできるようになります。





付録 C: アプリケーションソフトウェア開発

6. コアをコンフィギュレーションするための関数を作成します。ここでは、たとえば次のようなイベントシーケンスを実行します。

a. ビデオ属性を設定する。

void XVFrmbufRd_SetMemFormat(XV_FrmbufRd_l2 *InstancePtr,u32 StrideInBytes,XVidC_ColorFormat MemFmtconst XVidC_VideoStream *StrmIn);

b. フレームバッファーのベースアドレスを設定する。

int XVFrmbufRd_SetBufferAddr(XV_FrmbufRd_l2 *InstancePtr,UINTPTR Addr);

セミプレーナフォーマットの場合、プレーン 2 のバッファーベースアドレスを設定する。

int XVFrmbufRd_SetChromaBufferAddr(XV_FrmbufRd_l2 *InstancePtr, UINTPTR Addr);

c. 割り込みを有効にする。

void XVFrmbufRd_InterruptEnable(XV_FrmbufRd_l2 *InstancePtr);

d. コアの動作を開始する。

void XVFrmbufRd_Start(XV_FrmbufRd_l2 *InstancePtr);

また、 Video Frame Buffer Read コアのデバッグ用に、コアのステートを取得するデバッグ API も利用できます。

void XVFrmbufRd_DbgReportStatus(XV_FrmbufRd_l2 *InstancePtr);

注記:

a. 動作中は解像度を変更できません。マスター入力ストリームまたは出力ストリームの解像度を動作中に変更する場合は、アプリケーションで ap_rst_n をトグルしてVideo Frame Buffer Read および Video Frame Buffer Write IP をリセットし、新しい解像度をリコンフィギュレーションする必要があります。リセット後、すべてのレジスタは 0 にクリアされます。

b. Video Frame Buffer Read および Video Frame Buffer Write コアをコンフィギュレーションする際、ドライバーはフレームサイズ、ストライド、およびメモリビデオフォーマットが有効であることを確認します。これら設定のいずれかが有効でない場合、アクションは適用されず、 API はエラーコードを返します。アプリケーションコードですべての API から返されたステータスをチェックし、必要なアクションが正しく完了していない場合は是正アクションを実行します。





付録 D

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

Video Frame Buffer Read および Video Frame Buffer Write を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは Video Frame Buffer Read および Video Frame Buffer Write に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

Video Frame Buffer Read に関するマスターアンサー :

AR: 68764

Video Frame Buffer Write に関するマスターアンサー :

AR: 68765






https://japan.xilinx.com/support/download.html


https://japan.xilinx.com/support/answers/668764.html

https://japan.xilinx.com/support/answers/68765.html




付録 D:デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

デバッグツール

Video Frame Buffer Read および Video Frame Buffer Write デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 7] を参照してください。







付録 D:デバッグ

ハードウェアデバッグ

ハードウェアの問題は、リンク立ち上げ時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado のデバッグ機能は、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado のデバッグ機能でプローブすることで、個々の問題をデバッグできます。

一般的なチェック

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後のタイミングシミュレーションで正しく動作しているかを確認します。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、 PCB の問題である可能性があります。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• デザインで MMCM を使用している場合、 locked ポートをモニターして、すべての MMCM がロックしていることを確認します。

• Video Frame Buffer Read コアから出力されるストリーミングデータの色が適切でない場合、メモリビデオフォーマットレジスタをチェックして、メモリで使用しているビデオフォーマットがレジスタに正しくプログラムされているかどうかを確認してください。また、各メモリビデオフォーマットには対応するストリーミングビデオフォーマットがあります。たとえば、メモリフォーマット RGB8 は RGB ストリーミングデータを出力します。システムで使用するストリーミングビデオフォーマットが正しく設定されていることを確認してください。

• Video Frame Buffer Write コアによってメモリに書き込まれたデータのフォーマットが適切でない場合は、メモリビデオフォーマットレジスタをチェックして、メモリで使用しているビデオフォーマットがレジスタに正しくプログラムされているかどうかを確認してください。





付録 E

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) を使用するとザイリンクスの資料、ビデオ、およびサポートリソースにアクセスして情報をフィルター、検索できます。 Xilinx Documentation Navigator を開くには、次のいずれかを実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられており、これらを参照することでキーコンセプトを学び、よくある質問を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: Documentation Navigator の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: Xilinx Documentation Navigator からは、日本語版は参照できません。ウェブサイトのデザインハブページの一部は翻訳されており、日本語版が提供されている場合はそのリンクも追加されています。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav




付録 E: その他のリソースおよび法的通知

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。日本語版のバージョンは、英語版より古い場合があります。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite: AXI リファレンスガイド』 (UG1037: 英語版、日本語版)

2. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

3. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

4. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

6. 『ISE から Vivado Design Suite への移行ガイド』 (UG911: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 10 月 4 日 2.0 新しいビデオフォーマットを追加。セミプレーナフォーマット用に 2 つ目のバッファーを追加。メモリインターフェイスで 64 ビットアドレス指定のサポートを追加。

2017 年 4 月 5 日 1.0 初版


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug1037-vivado-axi-reference-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=j_ug1037-vivado-axi-reference-guide.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf




付録 E: その他のリソースおよび法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2017 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれる

その他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有

者に帰属します。

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入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。


https://japan.xilinx.com/legal.htm#tos

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mailto:[email protected]


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