vivado design suite · 2019-10-11 · 2014 年 11 月 19 日. 2014.4 . 第 2 章: にip...

Vivado Design Suite

ユーザーガイド

IP インテグレーターを使用した IP サブシ

ステムの設計

UG994 (v2014.4) 2014 年 11 月 19 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン変更点

2014 年 11 月 19 日 2014.4 第 2 章にIP インテグレーターの割り込み処理を追加

第 6 章にILA または VIO デバッグコアへの I/O ポートの接続を追加

第 8 章の export_hardware コマンドを write_sysdef コマンドに置き換え.

2014 年 10 月 16 日 2014.3 リンクの付け忘れを修正

2014 年 10 月 14 日 2014.3 少量の編集的なアップデート

2014 年 10 月 1 日 2014.3 メモリマップの作成を追加、内容の並び替え、少量の編集的な変更

2014 年 6 月 4 日 2014.2 「SDK へのハードウェア定義のエクスポート」に関する情報をアップデート

2014 年 5 月 7 日 2014.1 「プロジェクト内で IP インテグレーターデザインを作成する Tcl スクリプトの使

用」および「IP インテグレーターでのボードフローの使用」という 2 つの章を追

加法的通知を付録 B に移動

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目次

改訂履歴 ............................................................................................................................................. 2

IP サブシステムの設計 .............................................................................................................. 6 第 1 章

概要 .................................................................................................................................................... 6

IP ブロックデザインの作成 ......................................................................................................... 7 第 2 章

概要 .................................................................................................................................................... 7

プロジェクトの作成 ................................................................................................................................. 7

IP インテグレーターを使用した設計 .......................................................................................................... 9

接続 ...................................................................................................................................................17

デザインキャンバスでの並べ替え ............................................................................................................37

デザインルールチェックの実行 ..............................................................................................................41

メモリマップの作成 ..................................................................................................................42 第 3 章

概要 ...................................................................................................................................................42

IP インテグレーターの [Address Editor] タブ..............................................................................................42

ブロックデザインの処理 ...........................................................................................................54 第 4 章

概要 ...................................................................................................................................................54

出力ファイルの生成 ..............................................................................................................................54

ブロックデザインの最上位デザインへの統合 .............................................................................................55

プロジェクト外でのブロックデザインの作成 ................................................................................................57

ブロックデザインのパッケージ ................................................................................................................61

ハードウェア定義の SDK へのエクスポート ................................................................................................61

ELF ファイルのエンベデッドデザインへの追加および関連付け ....................................................................63

ブロックデザインを独立階層 (OOC) モジュールとして設定 ..........................................................................70

IP インテグレーターのパラメーター伝搬 .......................................................................................74 第 5 章

概要 ...................................................................................................................................................74

バスインターフェイス .............................................................................................................................75

パラメーター伝搬の方法 ........................................................................................................................80

カスタマイズ GUI のパラメーター .............................................................................................................81

パラメーター不一致の例 ........................................................................................................................83

IP インテグレーターを使用した IP サブシステムの設計japan.xilinx.com 3

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ILA を使用した IP インテグレーターデザインのデバッグ ................................................................85 第 6 章

概要 ...................................................................................................................................................85

IP インテグレーターの HDL インスタンシエーションフローの使用 ...................................................................85

IP インテグレーターのネットリスト挿入フローの使用 .....................................................................................91

ターゲットハードウェアへの接続 ........................................................................................................... 101

Tcl スクリプトを使用したプロジェクト内でのブロックデザインの作成 ....................................................... 107 第 7 章

概要 ................................................................................................................................................. 107

Vivado IDE GUI でのデザイン作成 ........................................................................................................ 107

Tcl ファイルへの Vivado プロジェクト情報の保存 ...................................................................................... 108

IP インテグレーターでの非プロジェクトモードの使用 ................................................................... 110 第 8 章

概要 ................................................................................................................................................. 110

非プロジェクトモードのフロー作成 ......................................................................................................... 110

新規リリースでのデザインのアップデート .................................................................................... 113 第 9 章

概要 ................................................................................................................................................. 113

プロジェクトモードでのブロックデザインのアップグレード .......................................................................... 113

非プロジェクトモードでのブロックデザインのアップグレード ....................................................................... 120

IP インテグレーターデザインのバージョン管理 ........................................................................... 121 第 10 章

概要 ................................................................................................................................................. 121

バージョン管理のためにチェックインする必要のあるデザインファイル .......................................................... 122

ブロックデザインの別のプロジェクトでの使用 .......................................................................................... 123

既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート ........................................................... 123

サードパーティ合成ツールの使用 ............................................................................................... 127 第 11 章

概要 ................................................................................................................................................. 127

ブロックデザインのデザインチェックポイント (DCP) の作成 ...................................................................... 127

ブロックデザインの Verilog または VHDL スタブファイルの作成 .................................................................. 128

Synplify プロジェクトでの HDL または EDIF ネットリストの作成 .................................................................... 129

Vivado での合成後のプロジェクトの作成とインプリメント ............................................................................. 130

最上位制約の追加 .............................................................................................................................. 132

ELF ファイルの追加 ............................................................................................................................ 132

デザインのインプリメント ....................................................................................................................... 133

IP インテグレーターでのボードフローの使用 .............................................................................. 134 第 12 章

概要 ................................................................................................................................................. 134

ターゲットボードの選択 ....................................................................................................................... 134


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ボードフローを使用するためのブロックデザインの作成 ............................................................................ 136

ブロックデザインでの接続の完了 .......................................................................................................... 141

付録 A その他のリソース ...................................................................................................................... 143

ザイリンクスリソース............................................................................................................................. 143

ソリューションセンター ......................................................................................................................... 143

参考資料 .......................................................................................................................................... 143

付録 B 法的通知 ................................................................................................................................. 145

法的通知 .......................................................................................................................................... 145


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IP サブシステムの設計第 1 章

概要 FPGA の集積度が増加し、より複雑になり、スケジュールが短くなるにつれ、サードパーティ IP およびデザインの再利用

が必須になってきています。ザイリンクスでは、こういった設計および再利用に関する問題を支援するため、Vivado® Des

ign Suite 内に Vivado IP インテグレーターという高度な機能を提供しています。

Vivado IP インテグレーター機能を使用すると、Vivado IP カタログからの IP をデザインキャンバス上でインスタンシ

エートおよびインターコネクトして、複雑なデザインを作成できます。デザインは、IP インテグレーターキャンバスの GUI

を使用してインタラクティブに作成できるほか、Tcl プログラミングインターフェイスを使用しても作成できます。デザイン

は通常インターフェイスレベルで構築できますが (生産性向上のため)、ポートレベルでも操作できます (デザイン操作

の精度向上のため)。

インターフェイスとは、よくあるファンクションを共有する信号のグループのことです。たとえば、AXI4-Lite マスターには

接続するために必要な信号と複数のバスが多く含まれます。各信号またはバスが IP シンボル上で個別に表示されると、

シンボルは複雑に見えます。これらの信号およびバスをインターフェイスにまとめると、次のような利点があります。まず、

IP インテグレーターまたは Tcl コマンドで単一の接続を実行すると、マスターからスレーブへの接続が作成されます。ま

た、この接続のグラフィック表示が単純に単一接続となります。また、特定のインターフェイスを検出するデザインルール

チェック (DRC) が実行され、すべての信号が問題なく接続されているかどうかが確認されます。

IP インテグレーターを使用すると、自動化サービスの Tcl 機能が提供されるので、パラメーター伝搬などのシステムデ

ザインタスクが IP ごとまたはアプリケーションドメインごとに最適化できます。IP インテグレーターではダイナミックなラン

タイム DRC を実行することで、IP インテグレーターデザインの IP 間の接続が互換性を持ち、IP 自体が適切にコンフィ

ギュレーションされるようになっています。


IP ブロックデザインの作成第 2 章

概要本章では、IP インテグレーターの基本的な操作およびその機能について説明します。

プロジェクトの作成

デザイン全体は IP インテグレーターを使用して作成できます。デザインには通常 HDL、IP および IP インテグ

レーターブロックデザインが含まれます。このセクションでは、新しい IP インテグレーターベースのデザインの作

成方法の概要を示します。

次の図に示すように、まず Vivado® IDE の GUI で [Create New Project] をクリックして、新規プロジェクトを作成します。

次のウィザードで VHDL または Verilog デザインファイル、カスタム IP、その他の種類のデザインソースファイル

を追加します。

図 1 : 新規プロジェクトの作成


IP ブロックデザインの作成

次の図に示すように、ターゲットデバイスまたはザイリンクスターゲットボードを選択することもできます。Vivado で

は、複数バージョンのザイリンクスターゲットボードがサポートされますので、ターゲットボードは注意して選択して

ください。

図 2 : 新規プロジェクトのターゲットデバイスの選択

注記 : 次のコマンドを使用すると同じ操作が実行できます。この文書の Tcl コマンド例では、< > はユーザーデ

ザイン特有のパラメーターを囲んだものであることを意味します。< > シンボル自体は、コマンド文字列には含め

ないでください。

これは、Tcl コマンドでは次のように実行できます。

create_project xx <your_directory>/xx -part xc7k325tffg900-2 set_property board_part Xilinx.com:kc705:part0:1.0 [current_project] set_property target_language VHDL [current_project]


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IP インテグレーターを使用した設計 Flow Navigator の [IP Integrator] の下の [Create Block Design] をクリックし、新規ブロックデザインを作成します。

図 3 : ブロックデザインの作成

これは、Tcl コマンドでは次のようになります。

create_bd_design “<your_design_name>”

IP インテグレーターでの図のサイズ変更

デザインを作成すると、デザインを作成するためのキャンバスが表示されます。このキャンバスの大きさは、Vivado IDE

の GUI で画面の大きさを変えると必要なだけ変更できます。図の右上の [Float Window] ボタンをクリックすると、図を別

の画面に移動できます。図の左上の [Diagram] タブをダブルクリックすると、図のサイズを拡大することもできます。タブ

をもう 1 度ダブルクリックすると、表示がデフォルトレイアウトに戻ります。

レイヤーの変更

レイヤーを表示するには、図の画面の左上のアイコン (図の赤丸部分) をクリックします。[Attributes]、[Nets]、[Interface

Connections] チェックボックスをオン/オフにすると、属性、ネット、インターフェイス接続などの表示/非表示を切り替え

ることができます。


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図 4 : IP インテグレーターのキャンバスの情報の表示/非表示

ウィンドウ背景色の変更

図の背景色は、デフォルトの白から変更することができます。次の図に示すように、図の左上の [Block Design Options]

の [Colors] をクリックすると、色を変更できます。


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図 5 : IP インテグレーターの背景色の変更

IP インテグレーター図に表示されるほとんどすべてのオブジェクトは、色を変更できます。たとえば、背景色を上記のよう

に 240,240,240 に変更すると、明るい灰色にできます。[Block Design Options] を非表示にするには、右上の X ボタン

をクリックするか、[Block Design Options] ボタンをもう 1 回クリックします。

マウスストロークと左ボタンパネルの使用

[Zoom Fit] : 右下から左上へ

[Zoom In] : 右上から左下へ

[Zoom Out] : 左下から右上へ

[Zoom Area] : 左上から右下へ


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キャンバス左側のツールバーメニューを使用すると、特定のコマンドを実行できます。

図 6 : IP インテグレーターのボタン

デザインキャンバスへの IP モジュールの追加

IP モジュールは次の方法で図へ追加できます。

1. 図を右クリックし、[Add IP] をクリックします。検索可能な IP カタログが開きます。

図 7 : Vivado IP カタログの起動

ブロックデザインオプション

拡大縮小

画面に合わせて表示

エリアの選択

選択されたオブジェクトの最大表示

選択されたオブジェクトの表示の自動調整

IP の追加

外部指定ブロックのカスタマイズデザインの検証

レイアウトの再生成

検索

配線の最適化

インターフェイス接続のみの表示


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カタログの一番上の検索フィルターに IP 名の最初の何文字かを入力すると、それに一致する IP モジュールのみが表

示されます。

ヒント : 名前、バージョン、ステータス、ライセンス、ベンダー (VLNV) などの IP に関するさまざまなフィールドは

IP カタログのヘッダー列を右クリックして、該当するフィールドを選択するとオン/オフにできます。

図 8 : IP カタログの検索フィルターの使用

2. 1 つの IP を追加するには、その IP 名をクリックしてキーボードの Enter キーを押すか、IP 名をダブルクリックします。

3. 複数の IP をブロックデザインに追加するには、必要な IP を Ctrl キーを押しながらクリックしていき、Enter キーを

押します。

図 9 : 複数 IP の同時追加

4. IP は、キャンバス左側の [Add IP] ボタンをクリックしても追加できます。


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図 10 : [Add IP] ボタンによる IP の追加

IP は、IP インテグレーターのキャンバスの上にある [Add IP] リンクをクリックしても追加できます。

図 11 : [Add IP] リンクによる IP の追加

IP は、IP カタログで IP をクリックしてキャンバス上にドラッグアンドドロップして追加することもできます。

IP は、[Add IP] コマンドを実行したときのカーソル位置の近くに配置されます。

Flow Navigator の Vivado IP カタログのエントリも表示および使用できます。デュアルモニターを使用している場合は、I

P カタログを別のモニターで開くことができます。シングルモニターを使用している場合は、IP カタログをフロートさせて、

図から離すことができます。メイン IP カタログから IP を追加する場合は、IP カタログから IP を選択して図にドラッグア

ンドドロップします。

注意 : IP カタログで IP をダブルクリックすると Vivado プロジェクトには追加されますが、ブロックデザインには

追加されません。

IP インテグレーターの階層 IP

IP カタログの IP の中には最上位ブロックデザイン内に子ブロックデザインが含まれる階層状のものがあり、親ブロック

の論理的構成が表示されます。これらの階層ブロックは、ブロックの内容を確認することはできても、階層を編集すること


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はできません。子ブロックデザインは変更できません。変更は、IP の [Re-customize IP] ダイアログボックスでのみ可能

です。

たとえば、AXI Ethernet Subsystem は階層 IP です。この IP は、ほかの IP と同様、IP カタログから IP を検索して選択

するとインスタンシエートできます。

図 12 : ブロックデザインへの階層 IP の追加

IP がブロックデザインにインスタンシエートされたら、それをダブルクリックして再カスタマイズします。これにより、IP の

パラメーターがコンフィギュレーションできる [Re-customize IP] ダイアログボックスが開きます。

図 13 : 階層 IP のパラメーター設定

AXI Ethernet Subsystem IP の子ブロックデザインは、右クリックで [View Block Design] をクリックすると表示できます。


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図 14 : 階層 IP に含まれる子ブロックデザインの表示

これにより、子レベルのブロックデザインを表示するブロックデザインウィンドウが開きます。このブロックデザインは、

直接編集することはできません。


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図 15 : 階層 IP に含まれる子ブロックデザイン

ヒント :子ブロックデザインを開いたまま IP を再カスタマイズすると、子ブロックデザインのウィンドウは閉じま

す。

接続 IP インテグレーターでデザインを作成したら、図にブロックを追加して、必要に応じてブロックをコンフィギュレーションし

て、インターフェイスレベルの接続または単純なネット接続を実行して、インターフェイスまたは単純なポートを追加しま

す。IP インテグレーターでの接続は、シンプルです。カーソルを IP ブロックのインターフェイスまたはピンコネクタの近く

に移動すると、カーソルの形が鉛筆形に変わります。IP ブロックのインターフェイスまたはピンコネクタをクリックして、マ

ウスボタンを押したまま接続先のブロックまでドラッグします。

次の図に示すように、インターフェイスレベルの接続の場合、もっとわかりやすい接続ボックスで表示されます。

ブロックの + マークをクリックすると、そのインターフェイスが展開され、関連する信号およびバスが表示されます。


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図 16 : シンボルの接続ボックス

信号レベルまたはバスレベルの接続は、シンボル上の細い接続線で表示されます。バスは、接続目的に各信号と同じ

ように処理されます。次の図に示すように、接続をする際には、接続が可能であることを示す緑のチェックマークが接続

先に表示されます。

図 17 : シンボル上の信号接続またはバス接続

次の図に示すように、信号がインターフェイスとしてグループになっている場合は、各信号またはバスの接続をする前に

インターフェイスをまず展開する必要があります。


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図 18 : 接続前のインターフェイスの展開

信号およびインターフェイスを外部 I/O ポートに接続するには、次の 3 つの方法があります。

• [Make External]

• [Create Port]

• [Create Interface Port]

1. 次の図に示すように、信号またはインターフェイスを外部ポートに接続するには、まずピン、バス、またはインターフェ

イスの接続を選択し、右クリックで [Make External] をクリックします。または、Ctrl キーを押しつつ複数のピンを選択

してから [Make External] を実行すると、1 度にすべてのピンを外部へ接続できます。


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図 19 : 外部への接続

このコマンドは、IP のピンをブロックデザインの I/O ポートに接続するために使用します。IP インテグレーターでは、単

純に IP のポートが外部 I/O に接続されます。

2. 2 つ目の接続方法は、次の図のように右クリックしてから [Create Port] をクリックする方法です。この機能は、クロッ

ク、リセット、uart_txd などの個別の信号を接続する際に使用します。[Create Port] を使用すると、入力/出力、ビット

幅、およびタイプなどの指定をより詳細に制御できます。クロックの場合は、入力周波数も指定できます。


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図 20 : ポートの作成

[Create Port] ダイアログボックスでポート名、方向 (入力、出力、双方向など)、タイプ (クロック、リセット、データ、ク

ロックイネーブルまたはカスタムタイプなど) を指定します。[Create Vector] フィールドをオンにして適切なビット幅

を選択すると、ビットベクターも作成できます。タイプをクロックに選択する場合は、クロックの周波数も指定できます。

図 21 : [Create Port] ダイアログボックス

3. 外部に接続する 3 つ目の方法は、次の図のように右クリックしてから [Create Interface Port] をクリックする方法です。


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図 22 : インターフェイスポートの作成

このコマンドは、よく使用されるファンクションを共有する信号をグループにしたインターフェイスピンにポートを作成する

ために使用されます。たとえば、上記の図の LMB_M と LMB_SI_0 はインターフェイスピンです。このコマンドを使用する

と、インターフェイスタイプおよびモード (マスター/スレーブ) の指定をより詳細に制御できます。

[Create Interface Port] ダイアログボックスでは、インターフェイス名、ベンダー、ライブラリ、名前およびバージョン (VL

NM) フィールドを指定したり、MASTER または SLAVE などのモードフィールドを指定できます。

図 23 : [Create Interface Port] ダイアログボックス

外部ポートをダブルクリックすると、そのプロパティを表示したり、変更したりできます。この場合、ポートはクロック入力

ソースなので、それに関するプロパティ (周波数、位相、クロックドメイン、バスインターフェイス、関連するクロックイ

ネーブル、関連するリセット、関連する非同期リセットなど) が表示されます。


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図 24 : クロックポートのプロパティのカスタマイズ

AXI インターフェイスでポートをダブルクリックすると、次のようなダイアログボックスが表示されます。

図 25 :aximm のポートプロパティのカスタマイズ


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IP インテグレーターの割り込み処理

Vivado Design Suite IP インテグレーターツールの割り込み処理は、使用されるプロセッサによって異なります。Zynq®

プロセッサの場合、Zynq プロセッサ内の Generic Interrupt Controller ブロックで割り込みが処理されます。MicroBlazeT

M プロセッサの場合、割り込みの管理には AXI Interrupt Controller IP を使用する必要があります。使用されるプロセッ

サに関係なく、Concat IP を使用して割り込みピンをまとめて駆動する必要があります。

図 26 : Concat IP を使用して AXI Interrupt Controller の割り込み入力を駆動

Concat IP の入力はさまざまな割り込みソースで駆動されます。このため、Concat IP は適切な数の入力ポートをサポー

トするようにコンフィギュレーションする必要があります。図 27 に示すように、[Number of Ports] フィールドは割り込み

ソース数に設定する必要があります。出力 (Dout) の幅は通常パラメーター伝搬中に自動的に設定されます。


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図 27 : Concat IP の [Re-customize IP] ダイアログボックス

AXI Interrupt Controller の複数のパラメーターはコンフィギュレーション可能です。図 28 は、AXI Interrupt Controller

の [Basic] タブから設定可能なパラメーターを示しています。

• [Number of Peripheral Interrupts] は、ユーザーは設定できず、パラメーター伝搬中に自動的に設定されます。

この値は、Concat IP の入力を駆動する割り込みソースの数によって決まります。

• [Fast Interrupt Mode] は、低レイテンシの割り込みが必要な場合に設定できます。

• [Peripheral Interrupts Type] は [Auto] に設定されていますが、[Auto] から [Manual] に変更するとユーザーが

上書きできるようになります。マニュアルモードにすると、これらのフィールドに値を直接指定できます。

• [Processor Interrupt Type] フィールドでは [Interrupt type] と、その [Interrupt type] によって [Edge type] か

[Level type] のタイプが指定できます。たとえば、[Interrupt type] を [Edge Interrupt] にすると、[Edge type] が

選択でき、[Interrupt type] を [Level Interrupt] にすると、[Level type] が選択できます。ユーザーは割り込み

ソースがエッジトリガーなのかレベルトリガーなのかを選択できます。この後、エッジトリガーの場合は割り込み

が立ち上がりエッジなのか立ち下がりエッジなのかを、レベルトリガーの場合は割り込みがアクティブ High なの

かアクティブ Low なのかを指定することもできます。IP インテグレーターでは、この値は通常接続された割り込

み信号から自動的に決定されますが、必要であれば手動で設定できます。


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注意 :Interrupt Controller に連結する際には、Concat IP の割り込み入力はすべて同じタイプ (たとえばエッジ

/レベルトリガー、立ち上がり/立ち下がりまたはアクティブ High/アクティブ Low など) にする必要があります。

図 28 : AXI Interrupt Controller の [Basic] タブのパラメーター


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図 29 : Interrupt Controller の [Advanced] タブ

図 29 は、AXI Interrupt Controller の [Advanced] タブのパラメーターを示しています。これらのパラメーターの詳細に

ついては、『LogiCORE IP AXI Interrupt Controller 製品ガイド』 (PG099) を参照してください。

ここで特に注意したいのは、[Asynchronous Clocks] オプションです。AXI Interrupt Controller では、デザインの割り込

みソースが同じクロックドメインからのものであるのか、別のクロックドメインからのものであるのかが決定されます。割り

込みが別のクロックドメインから駆動されたものである場合は、[Enable Asynchronous Clock operation] が自動的にオン

になります。この場合、同期レジスタのカスケードが割り込みソースに追加されます。

ヒント :この自動設定は、[Auto] を [Manual] に切り替えて手動で設定することもできます。

IP インテグレーターの設計アシスタンス

IP インテグレーターには、基本的なマイクロプロセッサシステムの統合を支援するために、さまざまなブロック間の内部

接続や外部インターフェイスへの接続を自動的に実行するブロックオートメーションやコネクションオートメーションと

いった設計アシスタンス (Designer Assistance) と呼ばれる機能があります。ブロックオートメーション機能は、Zynq プロ


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セッシングシステム 7、MicroBlaze プロセッサなどのエンベデッドプロセッサ、またはイーサネットなどのその他の階層 I

P が IP インテグレーターのブロックデザインにインスタンシエートされる場合に提供されます。デザインキャンバスのバ

ナーにある [Run Block Automation] のリンクをクリックすると、単純な MicroBlaze システムができます。

図 30 : [Run Block Automation] のリンク

[Run Block Automation] ダイアログボックスでは、マイクロプロセッサシステムに必要な基本的な機能に関する入力が

できます。

図 31 : [Run Block Automation] ダイアログボックス


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必要なオプションを指定したら、次の図のようにブロックオートメーション機能により基本的なシステムが自動的に作成さ

れます。

図 32 : ブロックオートメーションで作成された MicroBlaze システム

この場合、MicroBlaze デバッグモジュール、ローカルメモリバスを含む microblaze_1_local_memory という階層ブロック、

ローカルメモリバスコントローラー、およびブロックメモリジェネレーター、Clocking Wizard、AXI インターコネクトおよ

び AXI 割り込みコントローラーなどを含む MicroBlaze システムが作成されます。

デザインはこの段階ではまだ外部 I/O ポートに接続されていないので、上記の図のように、IP インテグレーターには

キャンバスの薄い緑のバナー部分ににコネクションオートメーション機能が提供されます。[Run Connection Automatio

n] をクリックすると、インターフェイスおよびポートを外部 I/O ポートに接続するためのアシスタンス機能が実行されます。

図 33 に示すように、[Run Connection Automation] ダイアログボックスには、コネクションオートメーション機能でサ

ポートされるポートおよびインターフェイス、使用可能なオートメーションの簡単な説明、各オートメーションで使用できる

オプションなどが表示されます。


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図 33 : コネクションオートメーションを使用可能なポートおよびインターフェイスのリスト

ザイリンクスのターゲットリファレンスプラットフォームまたは評価ボードの場合、ターゲットボードで使用される FPGA ピ

ンが認識されるので、その情報に基づいて IP インテグレーターのコネクションオートメーション機能はデザイン内の

ポートをボード上の外部ポートに接続します。IP インテグレーターは、この後最適な物理制約および該当する I/O ポー

トに必要なその他の I/O 制約を作成します。

図 32 に示す MicroBlaze システムデザインの場合、Processor System Reset IP を外部リセットポートに接続し、Clocki

ng Wizard を外部クロックソースと外部リセットに接続する必要があります。適切なオプションを選択すると、クロックポー

トとリセットポートをターゲットボードの最適なソースに接続できます。

図 34 : [Run Connection Automation] 機能

この場合、KC705 ターゲットボードに既存のリセットピンを選択するか、カスタムリセットピンを指定します。指定したら、

そのリセットピンを Proc Sys Rst IP の ext_reset_in ピンに接続します。


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図 35 : ボードリセットピンへのリセットピンの接続

設計アシスタンス機能では、IP インテグレーターでの開発が常にモニターされます。

たとえば、AXI GPIO IP をデザインにインスタンシエートすると、デザインキャンバスの上部のバナーに [Run Connectio

n Automation] のリンクが表示されるようになります。これで [Run Connection Automation] をクリックすると、AXI インター

コネクトを介して新しく追加された AXI GPIO の S_AXI ポートを MicroBlaze プロセッサに接続できます。同様に、GPIO

インターフェイスはターゲットボードにある複数インターフェイスの 1 つに接続できます。

図 36 : コネクションオートメーションを使用した潜在的な接続の表示

この場合、6 つの選択肢が表示されます。GPIO インターフェイスポートは、4 ビットの Dip Switch、7 ビットの LCD、8

ビットの LED、5 ビットのプッシュボタン、ボードの Rotary Switch、カスタムインターフェイスのいずれかに接続できます。

いずれかを選択すると、GPIO ポートがボードの既存の接続に接続されます。

オートメーションで S_AXI を選択すると、GPIO のスレーブ AXI ポートを MicroBlaze マスターに接続できることが示され

ます。デザインにマスターが複数含まれる場合は、いずれかを選択できます。GPIO の S_AXI インターフェイスなどのス

レーブインターフェイスに対し、クロック接続を指定することもできます。


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図 37 : S_AXI スレーブインターフェイスの MicroBlaze マスターへの接続

[Run Connection Automation] ダイアログボックスで [OK] をクリックすると、接続が実行され、次の図のようにハイライト

されます。

図 38 : マスター/スレーブ接続

Streaming Interface を Memory Mapped Interface に接続したい上級ユーザー用にさらに高度な設計アシスタンスも提

供されています。この場合、IP インテグレーターでは必要な下位コンポーネントがインスタンシエートされ、それらが正し

く接続されて、この機能がインプリメントされます。この機能の詳細は、『Vivado Design Suite ユーザーガイド : エンベ

デッドハードウェアデザイン』 (UG898) を参照してください。


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug898-vivado-embedded-design.pdf



[Signals] ビューを使用した接続

IP インテグレーターの [Signals] ビューを使用すると、クロックおよびリセットへの接続が簡単にできます。ブロックデザイ

ンを開いたら、次の図のような [Signals] ビューが開き、[Clocks] および [Resets] タブにデザインに存在するクロック信号

およびリセット信号がそれぞれ表示されます。

図 39 : IP インテグレーターの [Signals] ビュー

どちらかのタブをクリックすると、デザインに含まれるクロックまたはリセットがすべて表示されます。

[Clocks] タブには、クロックドメイン名に基づいてクロックがリストされます。上記の図では、クロックドメインの名前は des

ign_1_clk_wiz_1_0_clk_out1 で、周波数 100MHz のクロック出力 clk_out1 が異なる IP の複数のクロック入力を起動してい

ます。

[Unconnected Clocks] フォルダーからクロックを選択すると、ブロックデザインで該当するクロックポートがハイライトされ

ます。選択したクロックを右クリックすると、図 40 のように複数のオプションが表示されます。この場合、設計アシスタンス

([Run Connection Automation] コマンド) が、Clocking Wizard の CLK_IN1_D 入力インターフェイスをボードのクロック

ピンに接続するために使用できます。[Make Connection] オプションをクリックし、デザインの既存クロックソースへ入力

を接続することもできます。最後に、[Make Connection] オプションをクリックして外部ポートにピンを接続できます。

コンテキストを図に切り替えたり、デザイン検証を実行したりといったその他のオプションもあります。


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図 40 : [Signals] ビューを使用した接続

[Make Connection] をクリックすると、有効な接続が可能なのかどうかを示すダイアログボックスが開きます。

図 41 :[Make Connection] ダイアログボックス

適切なクロックソースを選択すると、そのクロックソースと該当するポート/ピン間が接続されます。

[Resets] ビューを使用しても、同様に接続できます。[Signals] ビューの [Clocks] および [Resets] タブを使用すると、視

覚的にデザイン内のクロックの管理および接続できます。

[Make Connection] を使用したポートおよびピンの接続

ポートまたはピンを選択してから、右クリックして [Make Connection] をクリックすると、未接続のポートまたはピンへの接

続ができます。


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図 42 : 接続

ピンへの有効な接続がある場合は、[Make Connection] ダイアログボックスに接続できる可能性のあるソースすべて表

示されます。このダイアログボックスからは、適切なソースを選択してポート/ピンを駆動できます。

図 43 : [Make Connection] オプションを使用した接続


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[Start Connection Mode] を使用した接続

1 つのピンをクリックしてペンのアイコンが表示されたときにドラッグアンドドロップすると、複数の接続を 1 度に実行で

きます。

図 44 : [Start Connection Mode] を使用した接続

上記の図の AXI BRAM Controller の s_axi_aclk ピンへ接続してから、[Start Connection Mode] を使用すると、AXI IIC

の s_axi_aclk ピンへの接続が提案されます。この方法を使用すると、同じソースピンから複数の異なるデスティネーショ

ンに 1 度に接続できます。

ブロックデザイン外部への AXI IP のインターフェイス

AXI マスターがブロックデザインの外部にあることがあります。これらの外部マスターは、通常 AXI Interconnect コアを

使用してブロックデザインに接続されます。AXI Interconnect コアのポートを external に指定すると、アドレスエディ

ターが使用できるようになり、メモリマップができるようになります。

たとえば、次のブロックデザインを見てみてください。

図 45 : ブロックデザインに接続される外部 AXI マスターを含むサンプルデザイン


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AXI Interconnect コアの AXI インターフェイスが external に設定されると、[Address Editor] タブが使用できるようになり、

ブロックデザインのスレーブすべてのメモリマップが通常どおりに実行できます。

デザインキャンバスでの並べ替えキャンバス上の IP ブロックは、ブロックデザインとブロック間の接続を見やすくするために並べ替えることができます。完

了した図または作業中の図を並べ替えるには、[Regenerate Layout] ボタンをクリックします。

ブロックをクリックしてドラッグしたり、矢印キーを使用すると、ブロックを手動で移動することもできます。図では、ブロック

を移動する際、濃い灰色の縦のバーで示される特定の列位置にだけ移動できます。ブロックを移動する際に図に表示

されるグリッドを使用すると、ブロックおよびピンを揃えやすくなります。

ブロックを手動で配置して、[Optimize Routing] をクリックすると、[Regenerate Layout] をクリックした場合と異なり、ブ

ロックの配置が保持されたまま、さまざまなブロックへの配線のみが修正されます。つまり、[Optimize Routing] を使用す

ると、異なるブロックの位置が接触しないようにしたままで、さまざまなブロックを接続するネットのみを修正できます。

インターフェイスレベルの接続のみの表示

ブロックデザインに存在するインターフェイス間の接続のみを表示するには、ブロックデザインのツールバーから [Show

interface connections only] をクリックします。これにより、インターフェイスレベルの接続のみが表示され、その他す

べてのブロックデザインの接続が非表示になります。

図 46 : インターフェイス接続のみの表示

[Show interface connections only] をもう 1 度クリックすると、ブロックデザインの接続がすべて元の表示に戻ります。

階層の作成

次の図に示すように、Ctrl を押しながらクリックして必要な IP ブロックを選択し、右クリックで [Create Hierarchy] をクリッ

クすると、階層ブロックを作成できます。IP インテグレーターで選択したブロックを含む新しいレベルの階層が作成されま

す。


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図 47 : 階層ブロックデザインの作成

複数の階層レベルを作成できます。空のレベルの階層を作成しておいて、後で既存の IP ブロックをその空の階層ブ

ロックにドラッグすることもできます。

階層は、ブロックの左上の + マークをクリックすると展開できます。図の階層レベルは、IP インテグレーターの左上のエ

クスプローラータイプのパス情報を使用すると確認できます。

[Create Hierarchy] をクリックすると、次の図のように [Create Hierarchy] ダイアログボックスが表示され、新しい階層名

を指定できます。

図 48 : [Create Hierarchy] ダイアログボックス

これにより、1 つのブロックの下に選択した IP ブロックのグループができます。階層の + マークをクリックすると、その下

のコンポーネントを表示できます。- マークをクリックすると、元のグループ表示に戻ります。


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図 49 : 2 つのブロックを 1 つのブロックに統合

階層へのピンおよびインターフェイスの追加

前述のように、空の階層を作成し、IP のブロックを階層下に移動するよりも前に、その階層でピンインターフェイスを定

義できます。

IP インテグレーターキャンバスで右クリックして、IP ブロックが選択されていない状態で [Create Hierarchy] をクリックし

ます。[Create Hierarchy] ダイアログボックスでは、階層の名前を指定します。空の階層が作成されたら、ブロックデザ

インは次の図のようになります。

図 50 : 空の階層の作成

Tcl コンソールに次のコマンドを入力すると、この階層にピンを追加できます。

create_bd_pin -dir I -type rst /hier_0/rst

上記のコマンドでは、rst タイプの reset という名前の入力ピンが階層に追加されます。同様のコマンドを使用してその

他のピンを追加できます。同様に、次のTcl コマンドを使用すると、クロックピンを階層に追加できます。

create_bd_pin -dir I -type clk /hier_0/clock

次の Tcl コマンドを使用すると、インターフェイスを階層に追加できます。まず、次のコマンドを使用して、インターフェイ

スが追加される階層にブロックデザインインスタンスを設定します。

current_bd_instance /hier_0

この後、次のコマンドを使用してインターフェイスを作成します。

create_bd_intf_pin -mode Master -vlnv xilinx.com:interface:gpio_rtl:1.0 gpio

正しいタイプのインターフェイスは、上記のコマンドを使用する前に作成されていると仮定されます。上記のコマンドを実

行すると、階層は次の図のようになります。


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図 51 : 階層内でのピンの作成

適切なピンインターフェイスが作成されたら、この階層ブロック内に別のブロックをドロップでき、これらの IP から外部ピ

ンインターフェイスへのピン接続が実行できます。

図 52 : 階層のピンインターフェイスへの IP の接続

コピーと貼り付け

図内でブロックをコピーして貼り付けるには、Ctrl + C および Ctrl + V を使用できます。これにより、カスタマイズされた I

P ブロックをすばやくコピーできたり、IP を新しい階層ブロックにコピーしたりできます。


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デザインルールチェックの実行 IP インテグレーターでは、デザインがまとめられる際にリアルタイムで基本的なデザインルールチェックが実行されます

が、デザイン作成中に何らかの問題が発生する可能性があります。たとえば、クロックピンの周波数が正しく設定されて

いないことがあります。次の図の [Validate Design] をクリックすると、全体的なデザインチェックを実行できます。

図 53 : デザインの検証

これは、IP インテグレーター上のツールバーの [Validate Design] をクリックしても実行できます ( )。デザインに警告ま

たはエラーがない場合、[Validate Design] を実行後に次の図のようなメッセージが表示されます。

図 54 : 検証に問題がなかったことを示すメッセージ


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メモリマップの作成第 3 章

概要マスターインターフェイスはアドレス空間 (または address_space オブジェクト) と呼ばれる割り当てられたメモリ範囲コン

テナーを参照し、スレーブインターフェイスは、メモリマップと呼ばれるリクエストされたメモリ範囲コンテナーを参照しま

す。メモリマップは通常それらを参照するスレーブインターフェイスピンに基づいて命名されます。たとえば、S_AXI イ

ンターフェイスは S_AXI メモリマップを参照します (必須ではありません)。また、アドレス空間名はその使用方法に基づ

いて命名されることがよくあります。たとえば、MicroBlaze にはデータアドレス空間と命令アドレス空間があります。

各スレーブインターフェイスピンのメモリマップには、アドレスセグメント (slave_segment オブジェクト) が含まれます。こ

れらのアドレスセグメントは、そのスレーブのアドレスデコードウィンドウに該当します。たとえば、通常 AXI4-Lite ス

レーブにはアドレス範囲を示すアドレスセグメントが 1 つだけ含まれますが、ブリッジのように、スレーブの中には複数の

アドレスセグメントが含まれたり、各アドレスデコードウィンドウのアドレス範囲が含まれるものがあります。

スレーブセグメントがマスターアドレス空間にマップされる場合、マスターアドレスセグメントオブジェクト (master_addr

ess_segment) が作成され、スレーブのアドレスセグメントがマスターへマップされます。Vivado IP インテグレーターでは、

デザインのすべてのスレーブに対してアドレスが自動的に割り当てられますが、[Address Editor] タブを使用すると、アド

レスを手動で割り当てることもできます。

ヒント : [Address Editor] タブはバスマスターとして機能する IP ブロック (次の図の場合、MicroBlaze プロセッ

サ) または外部バスマスター (IP インテグレーター外部) が図に含まれている場合にのみ表示されます。

デザインキャンバス上部の [Address Editor] タブをクリックします。[Address Editor] タブでは、スレーブのアドレスセグ

メントが表示され、マスターのアドレス空間にマップすることができます。

アドレスを生成せずに IP インテグレーターブロックデザインから RTL を生成した場合、この段階でアドレスが自動的

に割り当てられるようにするかどうかを尋ねるメッセージが表示されます。

アドレスは、[Offset Address] および [Range] 列に値を入力すると、手動で設定することもできます。

プロセッサなどのマスターは、デバイスレジスタを介してペリフェラルデバイスと通信します。ペリフェラルデバイスはそ

れぞれマスターの全体的なメモリ空間内にメモリブロックを割り当てます。IP インテグレーターは業界標準の IP-XACT

データフォーマットに従って、エンドポイントのマスターおよびスレーブのメモリ要件および機能をキャプチャします。

IP インテグレーターには、これらのメモリ範囲をさまざまなペリフェラルのマスター/スレーブインターフェイスに割り当て

るために [Address Editor] タブが含まれます。マスターおよびスレーブインターフェイスはそれぞれ特定のメモリオブ

ジェクトを参照します。

IP インテグレーターの [Address Editor] タブ IP インテグレーターの [Address Editor] タブは、マスターからメモリ範囲をペリフェラルに割り当てるために使用されます。

[Address Editor] タブは、MicroBlaze や Zynq プロセッサなどのアドレス空間を持つマスターがキャンバスにインスタンシ

エートされると表示されるようになります。


メモリマップの作成

図 55 : [Address Editor] タブ

ペリフェラルがインスタンシエートされて、コネクションオートメーション機能を使用してブロックデザインのキャンバスで

プロセッサに接続されると、[Address Editor] でそのペリフェラルに対して該当するメモリ割り当てが入力されます。

図 56 : [Address Editor] タブのペリフェラルのメモリマップ

次は、[Address Editor] タブに含まれるさまざまな列の説明です。

[Cell] : マスターとそれに接続されるすべてのペリフェラルの説明が含まれます。ツリーは、[Expand All] アイコンを

クリックするか、+ 記号をクリックして展開できます。図 56 の例では、マスターのインスタンス名は microblaze_0 で、デー

タおよび命令アドレス空間をアドレス指定しています。

ペリフェラルの microblaze_0_local_memory/dlmb_bram_if_cntlr および microblaze_0_local_memory/ilmb_bram_if_cntlr はそれぞれデー

タおよび命令アドレス空間にそれぞれマップされ、残りのペリフェラルはデータアドレス空間からのみアクセスされます。

[Slave Interface] : ペリフェラルインスタンスのスレーブインターフェイスピンの名前がリストされます。たとえば、図 57

に示すように、ペリフェラルインスタンスの microblaze_0_local_memory/dlmb_bram_if_cntlr および microblaze_0_local_me

mory/ilmb_bram_if_cntlr にはそれぞれ SLMB と呼ばれるインターフェイスがあります。.


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図 57 : [Slave Interface] にリストされるインスタンス名

[Base Name] : スレーブセグメントの名前を指定します。通常は、Mem (メモリ) と Reg (レジスタ) の 2 種類の名前が付き

ます。これは、図 58 のような複数のメモリインスタンシエーションを含むデザインで確認できます。

図 58 : ブロックデザインへの複数のメモリインスタンシエーション

これらは、図 59 に示すように [Address Editor] タブの [Base Name] 列で指定されます。


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図 59 : 複数のメモリのインスタンシエーションに指定されるベース名

[Offset Address] : アドレスブロックの開始からのオフセットを示します。たとえば、図 59 に示す例では、データアドレス

空間および命令アドレス空間のアドレス指定可能な範囲はそれぞれ 4G です。アドレス空間は 0x00000000 から開始さ

れて 0xFFFFFFFF で終了します。このアドレス空間内では、axi_uartlite_0 がオフセット 0x40600000 で開始される範囲

にアドレス指定でき、axi_gpio_0 がオフセット 0x40000000 から開始される範囲にアドレス指定できます。このフィールドは、

マスターのアドレス空間にスレーブがマップされると自動的に生成されますが、ユーザーが変更することもできます。

[Offset Address] および [Range] フィールドは互いに独立していますが、[Offset Address] フィールドは [Range] フィー

ルドと揃える必要があります。たとえば、[Range] フィールドが 2N の場合、開始オフセットの LSB (最小位ビット) に少なく

とも N 個 0 が必要です。たとえば、スレーブセグメントの範囲が 64K (つまり 216) の場合、オフセットアドレスは 0xXXX

X0000 (下 4 桁が 0) の形式にする必要があります。つまり、最下位の 16 ビットは 0 である必要があります。このフィー

ルドが正しく設定されていないと、次のようなエラーメッセージが表示されます。

図 60 : 揃っていないオフセットアドレスの例


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図 60 では、ユーザーが LSB に 12 ビット分 0 のみ (下 3 桁が 0) でオフセットを設定してしまっています。この場合、4K

(つまり 212) の範囲しか指定されたオフセットアドレスでは使用できません。このため、アドレスが揃っていないことを示す

メッセージが表示されます。このメッセージは、次のオフセットアドレスは現在のメモリマップに基づいて設定できること

も示しています。

[Range] : 特定のスレーブのアドレスブロックの範囲合計を指定します。このフィールドは通常 IP の component.xml

ファイルのパラメーターに基づいて生成されます。これは、ドロップダウンメニューをクリックして適切な値を選択すると変

更することもできます。[Offset Address] フィールドの説明にあるように、[Range] と [Offset Address] フィールドは互いに

独立しており、[Range] フィールドの 2N は [Offset Address] フィールドの LSB の N と揃っている必要があります。[Rang

e] フィールドがこの数を超えるように設定されていると、次のようなメッセージが表示されます。

図 61 : [Range] フィールドが正しく設定されていないことを示す例

図 61 では、ユーザーが 0xXXXX0000 の形式 (16 LSB のみを使用したオフセット) のオフセットに対して [Range] フィー

ルドを 128K (つまり 217) に設定しようとしています。128K の範囲に対応するには、アドレスの形式が少なくとも0xXXX20

000 (開始オフセットの LSB が少なくとも 17 ビット) である必要があります。

[High Address] : [Offset Address] および [Range] の値に基づいて自動的に調整されます。これは、特定の割り当てら

れたセグメントでは最後のアドレス指定可能なアドレスになります。

[Address Editor] タブを使用したメモリマップ

メモリブロックの割り当ては、ブロックデザインでスレーブインターフェイスがマスターインターフェイスに接続されると

自動的に実行されますが、[Address Editor] タブで手動で割り当てることもできます。


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アドレスの自動割り当て

すべてのスレーブセグメントを 1 度にマップするには、図 62 に示すように、[Address Editor] タブ内で右クリックして [A

uto Assign Address] をクリックするか、ブロックデザインツールバーの [Auto Assign] アイコンをクリックします。

図 62 : アドレスの自動割り当て

これにより、図 63 に示すように、すべてのスレーブセグメントがマップされます。

図 63 : アドレスブロックの自動割り当て後のメモリマップ

スレーブセグメントがマップされると、その他の複数のオプションが表示されるようになります。


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図 64 : [Address Editor] タブのオプション

マップされたアドレスセグメントを右クリックすると、図 64 のように使用可能なさまざまなオプションが表示されます。

[Address Segment Properties] オプション

[Address Segment Properties] をクリックすると、[Address Segment Properties] ビューにアドレスセグメントの詳細が表

示されます。

図 65 :[Address Segment Properties] ビュー

[Name] フィールドには、自動的に割り当てられたマスターセグメントの名前が表示されます。この名前は、必要であれ

ば変更できます。[Full Name] フィールドにはマップされたスレーブセグメントの名前が表示されます。このフィールドは

編集できません。[Slave Interface] フィールドには、そのスレーブセグメントを参照するペリフェラルのスレーブインター

フェイスが表示されます。

[Unmap Segment] オプション

マップされたアドレスセグメントは、右クリックして [Unmap Segment] をクリックすると、そのマップを解除できます。マップ

を解除されたアドレスセグメントは、図 66 のように [Unmapped Slaves] フォルダーに表示されるようになります。右クリッ

クして [Assign Address] をクリックすると、選択したアドレスのみがマップされ、[Auto Assign Address] をクリックすると、

マップされたアドレスセグメントすべてが割り当てられます。


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図 66 :アドレスセグメントのマップとその解除

[Exclude Segment] オプション

[Exclude Segment] (セグメントの除外) をクリックすると、マップされたセグメントを該当するマスターに対してアドレス指定

できなくなります。これは、通常複数のマスターがデザインに含まれていて、どのマスターがどのスレーブにアクセスする

か指定する場合に使用します。詳細は、「スパース接続」セクションを参照してください。

[Group by Master Interfaces] オプション

[Group by Master Interfaces] をクリックすると、アドレス空間に含まれるマスターセグメントがマスターインターフェイス

別にグループにまとめられ、マスターからアクセスされるようになります。たとえば、次のブロックデザインの MicroBlaze

にはデータアドレス空間内に 3 つのアドレスセグメントにアクセスするマスターインターフェイス (DLMB、ILMB、およ

び M_AXI_DP) が含まれます。


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図 67 : マスターインターフェイスごとのグループ分け

[Group by Master Interfaces] をクリックすると、マスターインターフェイスのツリーの下の表のさまざまなアドレスセグメン

トが並べ替えられます。

図 68 : マスターインターフェイスの下にアドレスセグメントのグループを表示した [Address Editor] タブ


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スパース接続

複数のマスターデザインで、すべてのマスターまたは特定のマスターのみからアクセスされる可能性のあるスレーブを

指定することができます。IP インテグレーターのメモリマップのこの機能は、スパース接続と呼ばれます。

マスターのメモリマップからのアドレスセグメントの除外

図 69 : 複数のマスターおよびスレーブの例

図 69 では、同じインターコネクトを介して 2 つのマスター (Master_1 および Master_2) が 2 つのスレーブ (Slave_1 およ

び Slave_2) にアクセスしています。この場合、[Address Editor] タブは次のようになります。

図 70 : 複数のマスターのメモリマップを表示した [Address Editor] タブ

この場合、たとえば Master_1 は Slave_2 にのみアクセスする必要があり、Master_2 は Slave_1 と Slave_2 の両方にアク

セスする必要があります。Master_1 のメモリマップから Slave_1 を除外するには、M00_AXI を右クリックして [Exclude Se

gment] をクリックします。


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図 71 : マスターのメモリマップからのアドレスセグメントの除外

これにより、次の図のように [Excluded Address Segments] フォルダーの下に表示されるセグメントが除隊されます。

図 72 : [Address Editor] タブに表示された [Excluded Address Segment] フォルダー

マップされたスレーブとマップされていないスレーブの両方を除外することができます。除外されたマスターセグメントは

まだアドレス空間内の範囲を占めたままになりますが、マスターからはアクセスできないことに注意してください。マスター

アドレス空間内のスレーブを除外した後、ユーザーが除外されたスレーブと重複するアドレスに別のスレーブを手動で

配置しようとすると、検証中にエラーになります。


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アドレスセグメントの含有

図 73 に示すように、右クリックで [Include Segment] をクリックすると、除外されたセグメントはマスターに追加し戻すこと

ができます。

図 73 : 除外されたセグメントをマスターのメモリマップへ再び含有

よく表示される関連するクリティカル警告およびエラー

1. [BD 41-971] "Segment <name of segment> mapped into <address space> at Offset[ Range ] overlaps with <name o

f segment> mapped at Offset [ Range].

このメッセージは、通常検証中に表示されます。各ペリフェラルは、アドレス空間内の重複していないメモリの範囲にマッ

プする必要があります。

2. [BD 41-1356] Address block <name of slave segment> is not mapped into <name of address space>. Please use Ad

dress Editor to either map or exclude it.

このメッセージは、通常検証中に表示されます。スレーブがマスターにアクセスできる状態であれば、マスターのアドレス

空間にマップするか、そこから除外する必要があります。

3. [BD 41-1353] <name of slave segment> is mapped at disjoint segments in master <name of address space> at <me

mory range> and in master <name of address space> at <memory range>. It is illegal to have the same peripheral m

apped to different addresses within the same network.Peripherals must either be mapped to the same offset in all

masters, or into addresses that are apertures of each other or to contiguous addresses that can be combined into

a single address with a range that is a power of 2.

このメッセージは、通常検証中に表示されます。インターコネクトセットを介して接続されたスレーブの同じセットにアクセ

スするマスターセットとして定義されるネットワーク内では、すべてのマスターアドレス空間または一番大きなアドレス範

囲内の空き部分または一部の中の各スレーブを同じアドレスにマップする必要があります。


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ブロックデザインの処理第 4 章

概要 IP を含むブロックデザインは外部へ接続して、検証します。ブロックデザインの処理をすると、最上位デザインでブロッ

クデザインを使用、またはブロックデザインを最上位デザインとして、シミュレーション、合成、およびインプリメンテー

ションするために必要な出力ファイルを生成できます。

出力ファイルの生成ブロックデザインを終了してデザインを検証したら、出力ファイルを生成する必要があります。これは、すべての IP の

ソースファイルと適切な制約が生成され、Vivado の [Sources] ビューから使用できるようになってから実行します。プロ

ジェクト作成時に選択したターゲット言語によって、適切なファイルが生成されます。特定の IP のソースファイルが指定

したターゲット言語で生成できない場合、Tcl コンソールにそれを示すメッセージが表示されます。出力ファイルを生成

するには、次の図のように Vivado の [Sources] ビューでブロックデザインを右クリックし、[Generate Output Products]

をクリックします。

図 74 : 出力ファイルの生成

または、Flow Navigator の [IP Integrator] の下の [Generate Block Design] をクリックしても出力ファイルを生成できます。


ブロックデザインの処理

図 75 : ブロックデザインの生成

出力ファイルを生成すると、ブロックデザインの最上位ネットリストも生成されます。ネットリストは、[Project Settings] の

[Target language] 設定に基づいて VHDL または Verilog のいずれかで生成されます。

ブロックデザインの最上位デザインへの統合 IP インテグレーターのブロックデザインは、それより上位のデザインレベルに統合したり、デザイン階層の最上位レベ

ルにしたりできます。IP インテグレーターデザインを上位のデザインに統合するには、単にそのデザインを最上位 HDL

ファイルにインスタンシエートします。

Vivado IDE の [Sources] ビューでブロックデザインを右クリックして、[Create HDL Wrapper] をクリックしても、上位にブ

ロックデザインをインスタンシエートできます。これにより、IP インテグレーターサブシステム用の最上位 HDL ファイル

が生成されます。

図 76 : HDL ラッパーの作成


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[Create HDL Wrapper] をクリックすると、2 つの選択肢が表示されます。1 つ目は、ラッパーファイルをユーザーが編集

できるようにするオプションで、ラッパーファイルを手動で編集する場合は、これをオンにします。ブロックデザインがデ

ザイン階層全体の下位に含まれることがよくあります。このオプションは、そのような場合に使用できます。これでラッパー

ファイルのその他のデザインコンポーネントをインスタンシエートできるようになります。このファイルは、ブロックデザイ

ンの I/O インターフェイスを変更するたびにアップデートするようにしてください。この方法で作成されたラッパーファイ

ルは、<project_name>.srcs/sources_1/imports/hdl ディレクトリに含まれます。

2 つ目は、Vivado ツールで最上位ラッパーファイルが作成および管理されるようにするオプションで、プロジェクトに含

まれるデザインコンポーネントがそのブロックデザインだけの場合や、ラッパーファイルが編集されないようにする場合

に、オンにしてください。この場合、ラッパーファイルは出力ファイルが生成されるたびにアップデートされます。この方

法で作成されたラッパーファイルは、<project_name>.srcs/sources_1/bd/<bd_name>/hdl ディレクトリに含まれます。

図 77 : [Create HDL Wrapper] ダイアログボックス

これで、デザインはエラボレーション、合成、インプリメンテーションできるようになりました。

IP インテグレーターでの I/O バッファーインスタンシエーション

ラッパーを生成すると、IP インテグレーターは外部接続にされた I/O インターフェイスを検索します。外部接続にした I/

O インターフェイスが見つかれば、そのインターフェイスのポートマップが今度は検索されます。<name>_I、<name>_O、

<name>_T のパターンと一致する 3 つのポートが見つかったら、I/O がインスタンシエートされ、これらの信号が正しく接

続されます。これらのポートが見つからない場合、I/O バッファーは挿入されません。また、次のような条件の場合も I./

O バッファーは挿入されません。

1. _I、_O、_T ポートが外部接続されるか、別の IP に接続されて手動で接続される場合

2. インターフェイスに BUFFER_TYPE と呼ばれるパラメーターが付いて、NONE に設定されている場合

ブロックデザインに I/O バッファーをインスタンシエートする場合、IP カタログから Utility Differential IO Buffer IP を使

用する必要があります。この IP は、次の図のように種類の異なる I/O バッファーとしてコンフィギュレーションできます。


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図 78 : Utility Differential IO Buffer

プロジェクト外でのブロックデザインの作成ブロックデザインは、プロジェクトディレクトリの内部でも外部でも作成できます。プロジェクト外でブロックデザインを作

成するのは、非プロジェクトモードでブロックデザインを使用したり、チームベースの環境でそれを使用したりする場合

などがよくあります。

プロジェクト外でブロックデザインを作成するには、Flow Navigator の IP インテグレーターのドロップダウンリストから

[Create Block Design] をクリックします。[Create Block Design] ダイアログボックスが開きます。[Create Block Design]

ダイアログボックスでは、ブロックデザイン名とディレクトリを指定できます。[Directory] フィールドのデフォルト値は <Lo

cal to Project> ですが、[Directory] フィールドをクリックして [Choose Location] をクリックすると、上書きできます。


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図 79 : [Create Block Design] ダイアログボックス

ブロックデザインを作成するディレクトリを選択したら、[OK] をクリックします。通常のプロジェクトベースフローのように

ブロックデザインを処理します。ブロックデザインディレクトリ全体が選択したディレクトリにそれぞれの下位構造を含め

て作成されます。このブロックデザインを別のプロジェクトから開いたり、別のユーザーが開けるようにするには、bd ディ

レクトリ構造全体をそのまま維持しておく必要があります。

ブロックデザインは [Specify source set] フィールドのドロップダウンメニューから [Design Sources] または [Simulation

Sources] を選択して作成することもできます。

プロジェクト外へのブロックデザインの追加

プロジェクト外またはリモートディレクトリで作成されたブロックデザインは、既存の Vivado プロジェクトに追加できます。

リモートブロックデザインを追加するには、Flow Navigator の [Project Manager] の下の [Add Sources] をクリックします。

または、[Sources] ビューで右クリックし、[Add Sources] をクリックしても追加できます。Add Sources ウィザードで [Add E

xisting Block Design Sources] をオンにし、[Next] をクリックします。


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図 80 : Add Sources ウィザード

[Add Existing Block Design Sources] ページで [Add Files] をクリックします。[Add Sources File] ダイアログボックスで

追加するブロックデザインを選択します。


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図 81 : ブロックデザインソースの追加

[Add Existing Block Design Sources] ページで [Finish] をクリックします。

図 82 : ブロックデザインソースを追加するウィザードの最後のページ


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リモートブロックデザインが独立階層モジュール (アウトオブコンテキスト) として設定されている場合は、このブロック

のデザインチェックポイント (DCP) ファイルもプロジェクトに追加されます。ブロックデザインの DCP ファイルを参照す

る場合は、上記の図のようにブロックデザインを追加する必要があります。

注意 : リモートディレクトリからブロックデザインを追加する際には、ほかのユーザーが同時にブロックデザイン

を編集しないようにしてください。リモートブロックデザインをローカルのプロジェクトにコピーしておくと、この問

題は回避できます。

ブロックデザインのパッケージ IP インテグレーターデザインを作成し、インプリメントしてターゲットハードウェアでテストした後、そのデザインをパッ

ケージにして、別のデザインで再利用可能な IP に変換しておくことができます。デザインをパッケージにすると、それが

IP に変換されて、IP カタログから使用できるようになります。その IP は別のデザインの一部としてインスタンシエートでき

ます。

Vivado には、カスタム IP でインターフェイス定義として作成して再利用できるカスタムインターフェイスを作成する機能

もあります。ブロックデザインのパッケージの詳細については、『Vivado Design Suite ユーザーガイド : カスタム IP の

作成およびパッケージ』 (UG1118) を参照してください。

ハードウェア定義の SDK へのエクスポートビットストリームの作成前にソフトウェア開発を開始する場合は、デザイン生成後にハードウェア定義を SDK にエクス

ポートできます。これにより、デザインに使用される IP を理解するために SDK で必要とされる XML ファイルがエクス

ポートされるほか、プロセッサの全体像からメモリマップもエクスポートされます。ビットストリームが生成されてデザインが

エクスポートされたら、デバイスがダウンロードできるようになり、ソフトウェアがプロセッサ上で実行できるようになります。

ブロックデザインの出力ファイルが生成されたら、ハードウェアをSDK にエクスポートするための関連情報すべてを含む

アーカイブが作成されます。このアーカイブは <top_level_design_name>.hwdef という名前で、<project_name>.runs/synth_1 の

ような合成ディレクトリに含まれます。

Zynq プロセッサベースデザインの場合、このアーカイブには次のファイルが含まれます。

• ps7_init.c

• ps7_init.h

• ps_init.html

• ps7_init.tcl

• hwdef.xml

• <bd_name>.hwh

MicroBlaze ベースのデザインの場合、このアーカイブには、次のファイルが含まれます。

• hwdef.xml

• <bd_name>.hwh


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug1118-vivado-creating-packaging-ip.pdf;a=CreatingandPackagingCustomIPinIPIntegrator



デザインがインプリメントされてビットストリームが生成されると、<top_level_design_name>.sysdef という新しいアーカイブが

作成されます。

Zynq プロセッサベースのデザインの場合、この sysdef アーカイブには、次のファイルが含まれます。

• ps7_init.c

• ps7_init.h

• ps_init.html

• ps7_init.tcl

• sysdef.xml

• <bd_name>.hwh

• <top_level_design_name>.bit

• <top_level_design_name>.bmm

MicroBlaze ベースのデザインの場合、このアーカイブには、次のファイルが含まれます。

• <bd_name>.hwh

• <top_level_design_name>.bit

• <top_level_design_name>.bmm

• sysdef.xml

ハードウェアをエクスポートすると、単に sysdef ファイルがユーザーの指定したディレクトリにコピーされます。

1. メニューから [File] → [Export] → [Export Hardware] をクリックして、[Export Hardware] ダイアログボックスを開き

ます。

図 83 : ハードウェア定義のエクスポート

上記の図には、いくつかのチェックボックスがあります。[Include bitstream] チェックボックスをオンにすると、ビットス

トリームが SDK へエクスポートされるデータの一部として含まれます。[Export to] フィールドは、ユーザーが指定し

ます。通常のプロジェクトベースのフローでは、デフォルトの <Local to Project> のままにしておきます。

プロジェクトベースのフローの場合、ハードウェアは次のディレクトリにエクスポートされます。


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project_name/project_name.sdk

2. ハードウェアがエクスポートされた後に SDK を起動するには、[File] → [Launch SDK] をクリックします。[Launch SD

K] ダイアログボックスが表示されます。

図 84 : [Launch SDK] ページ

通常のプロジェクトベースのフローでは、[Exported location] および [Workspace] のどちらのフィールドもデフォル

トのオプションの <Local to Project> のままにしておきます。ハードウェアをエクスポートする際に別のディレクトリを

選択した場合、[Exported location] フィールドにはその特定のディレクトリが設定されます。[Workspace] フィールド

は、必要に応じて設定できます。

SDK が起動されると、そのエクスポートしたハードウェア定義を使用してカスタムアプリケーションプロジェクトを作

成できます。SDK では、ターゲットハードウェアに合わせて必要なドライバーおよびボードサポートパッケージが作

成されます。

ELF ファイルのエンベデッドデザインへの追加および関連付け MicroBlaze のようなマイクロプロセッサベースのデザインの場合、SDK (またはその他のソフトウェア開発ツール) で生

成される ELF ファイルをインポートして、Vivado IDE のブロックデザインと関連付けることができます。この後、ELF の

内容を含むビットストリームが Vivado IDE から作成され、ターゲットハードウェアで実行できます。エンベデッドオブ

ジェクトへ ELF ファイルを追加するには、2 つの方法があります。

ELF ファイルの追加とエンベデッドプロセッサとの関連付け

1. このタスクは、[Sources] ビューの [Design Sources] を右クリックして [Add Sources] をクリックすると簡単に実行でき

ます。デザインソースは Flow Navigator の [Project Manager] の下の [Add Sources] をクリックしても追加できます。

2. [Add Sources] ダイアログボックスが開きます。[Add or Create Design Sources] がデフォルトで選択されます。この

オプションを選択すると、ELF ファイルとシミュレーションソースが追加されます。シミュレーション目的のみに ELF

ファイルを追加する場合は、[Add or Create Simulation Sources] をオンにします。[Next] をクリックします。

3. [Add or Create Design Sources] ページで [Add Files] をクリックします。


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図 85 : Add Sources ウィザード

4. [Add Source Files] ダイアログボックスが開きます。ELF ファイルを選択して、[OK] をクリックします。

図 86 : [Add Source Files] ダイアログボックス

5. [Add Sources] ダイアログボックスの [Add or Create Design Sources] ページには、プロジェクトへ追加された ELF

ファイルが表示されます。[Copy sources into project] をオンにして ELF ファイルをプロジェクトにコピーすることもで


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きます。元の ELF ファイルファイルで作業する場合はチェックボックスをオフにしておきます。この後、[Finish] をク

リックします。

6. [Sources] ビューの ELF フォルダーに追加した ELF ファイルが表示されるようになります。

図 87 : ELF ファイルを含む [Sources] ビュー

7. 次にその ELF ファイルをマイクロプロセッサデザインと関連付けます。これには、[Sources] ビューでブロックデザイ

ンを右クリックし、[Associate ELF Files] をクリックします。


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図 88 : [Associate ELF Files] コマンド

8. 合成およびシミュレーション用に ELF ファイルを関連付けることができます。該当する参照アイコン ([Design Source

s] または [Simulation Sources] の下) をクリックして、新しく追加した ELF ファイルを参照します。


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図 89 : ELF ファイルとマイクロプロセッサの関連付け

[Select ELF Files] ダイアログボックスが開きます。ファイルをハイライトして、[OK] をクリックします。

図 90 : 関連付ける ELF ファイルのハイライト

[Associated ELF File] 列に ELF ファイルが生成されたのを確認したら、[OK] をクリックします。


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図 91 : ELF ファイルの確認

ELF ファイルのの追加および関連付けを一度に実行する方法

ELF ファイルの追加と関連付けを一気に実行するには、次の手順に従ってください。

1. [Sources] ビューでブロックデザインを右クリックし、[Associate ELF Files] をクリックします。

2. [Associate ELF Files] ダイアログボックスで、[Design Sources] または [Simulation Sources] の下のプロセッサイン

スタンスの参照ボタンをクリックします。

図 92 : [Associate ELF Files] ダイアログボックスを使用した ELF ファイルの追加と関連付け

3. [Associate ELF Files] ダイアログボックスが開いたら、[Add Files] をクリックします。


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図 93 : ELF ファイルを追加するための [Add Files] ボタン

4. [Add Source Files] ダイアログボックスで E:F ファイルのあるフォルダーを指定します。ファイルを選択し、[OK] をク

リックします。

図 94 : ELF ファイルのあるディレクトリの指定

5. [Associate ELF File] ダイアログボックスに戻って、新しく追加した ELF ファイルを選択して [OK] をクリックします。

図 95 : 新規追加した ELF ファイルの関連付け

6. [Associate ELF Files] ダイアログボックスで新しい ELF ファイルがプロセッサインスタンスフィールドに表示された

ことを確認し、[OK] をクリックします。


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図 96 : 新規追加したファイルがプロセッサインスタンスに関連付けられたことを確認

プロジェクトに ELF ファイルを追加すると、Vivado Design Suite はブロック RAM 情報 (MMI ファイル) と ELF ファイ

ルの内容がデバイスビットストリーム (BIT) に自動的に統合されます。

これは、UpdateMEM ユーティリティを使用して手動で実行することもできます。詳細は、『Vivado Design Suite ユー

ザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898) のこの内容を参照してください。

ブロックデザインを独立階層 (OOC) モジュールとして設定階層デザインフローを使用すると、デザインを小さな管理可能なブロックにパーティション分割して個別に処理すること

ができます。Vivado Design Suite では、パーティション分割されたモジュールを残りのデザインとは関係なく、独立したア

ウトオブコンテキスト (OOC) でインプリメントできます。IP インテグレーターでは、ブロックデザインを合成可能な独立階

層 (OOC) モジュールとして設定でき、デザインチェックポイントファイルが作成されます。このようなブロックデザインは、

より大きな Vivado デザインの一部として使用される場合、デザインのほかの部分が変更されるたびに合成し直する必要

はないので、ランタイムが大幅に改善します。

注意 : 独立階層 (OOC) モジュールはブロックデザイン全体に対してのみイネーブルにできます。ブロックデザ

インに含まれる IP を個別に選択して、それらを独立階層 (OOC) モジュールとして設定することはできません。

ブロックデザインを独立階層 (OOC) モジュールとして設定するには、ブロックを選択し、右クリックで [Set as Out-of-C

ontext Module] を選択します。


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug898-vivado-embedded-design.pdf;a=UsingUpdateMEMToMergeBITMMIBMMAndELFFiles



図 97 : ブロックデザインを独立階層 (OOC) モジュールとして設定

[Out-of-Context Settings] ダイアログボックスが開いて、ブロックデザインに対するデザインチェックポイント (.dcp)

ファイルが作成されることが示されます。[Preview] ページのチェックボックスを確認します。

図 98 : [Set as Out-of-Context Module] ダイアログボックス

OOC 機能がブロックデザインでイネーブルになっている場合は、[Sources] ビューのブロックデザインの横のチェック

ボックスが図のようにハイライトされます。

図 99 : ブロックデザインが OOC モジュールとして設定されたかどうかの確認


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これで、Flow Navigator から [Run Synthesis] を選択すると、ブロックデザインを合成できるようになります。合成を開始

すると、[Design Runs] ビューで独立階層 (OOC) モジュールの進捗状況が確認できます。

図 100 : 独立階層 (OOC) フローの [Design Runs] ビュー

合成 run が終了したら、合成されたネットリストとブロックデザインに必要な制約すべてを含めたアーカイブファイルで

あるデザインチェックポイントファイル (DCP) が作成されます。この DCP ファイルは、design_1_synth_1 run を右クリック

して [Open Run Directory] を選択すると開くことのできる合成 run ディレクトリに含まれます。


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run ディレクトリが Windows エクスプローラーで開きます。

図 101 : DCP ファイルを含む OOC モジュールの run ディレクトリ

ブロックデザインが合成済みネットリストとしてほかのデザインに追加する場合は、この DCP ファイルをブロックデザイ

ンがインスタンシエートされるプロジェクトに追加できます。これには、プロジェクトにブロックデザインを追加することをお

勧めします。ブロックデザインを追加すると、DCP ファイルも追加されます。


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IP インテグレーターのパラメー第 5 章ター伝搬

概要パラメーター伝搬は、IP インテグレーターで使用可能な最も優れた機能の 1 つです。この機能では、IP がデザインでど

のように接続されているかに基づいて、パラメーターが自動的にアップデートされます。IP が特定の伝搬規則を使用し

てパッケージされると、IP インテグレーターがこれらの規則を図の生成に合わせて実行します。たとえば、次の図では、I

P0 のデータバス幅が 64 ビットで、その後に IP1 と IP2 が追加されて接続されています。この場合、IP2 のデフォルトの

データバス幅は 32 ビットです。パラメーター伝搬規則が実行されると、IP2 のバス幅が異なっていることがユーザーに

通知されます。IP2 のデータバス幅はパラメーターの変更を介して変更できる場合は、IP インテグレーターで自動的に

IP2 がアップデートされます。IP がその接続に基づいてプロパティを同じ値にアップデートできない場合は、デザインに

潜在的な問題があることを示すエラーメッセージが表示されます。これは単純な例ですが、パラメーター伝搬機能をよく

示しています。パラメーター伝搬で修正されたり、識別されるようなエラータイプは、シミュレーションまで検出されないこ

とがよくあります。

図 102 : パラメーター伝搬の概念

IP0 IP1 IP2

ユーザー指定の

幅 = 64

デフォルト幅 = 32

が伝搬された値

にアップデート

伝搬後は

入力幅 = 64


IP インテグレーターのパラメーター伝搬

バスインターフェイスバスインターフェイスは、よくあるファンクションを共有する信号のグループで、たとえば、AXI4-Lite マスターには接続

するために必要な信号と複数のバスが多く含まれます。IP インテグレーターの重要な機能の 1 つに、バスインターフェ

イスの論理グループを 1 つの IP から別の IP に、または IP から IP インテグレーターデザインのバウンダリまたは FPG

A I/O バウンダリに接続する機能があります。信号がバスインターフェイスとしてパッケージされないと、IP シンボルが極

端に長く、使用できない下位ポートのリストが表示されてしまい、1 つずつ接続するのが困難になります。

信号のリストは、バスインターフェイスの概念を使用すると、そのインターフェイスタイプの IP-XACT 抽象定義ファイル

の定義のとおり、物理ポート (IP の RTL またはネットリストから使用可能) を論理ポートにマップする構成ポートマップで

IP-XACT グループに分類されます。

よく使用される内部バスインターフェイス

よく使用されるバスインターフェイスには、AXI4、AXI4Lite および AXI-Stream などの AXI 仕様に従うものがあります。

AXIMM インターフェイスには、3 つのサブセットすべて (AXI4、AXI3、および AXI4Lite) が含まれます。その他のイン

ターフェイスには、BRAM が含まれます。

I/O バスインターフェイス

I/O ポートに向かう信号セットをグループにするバスインターフェイスの中には、I/O インターフェイスと呼ばれるものが

あります。たとえば、UART、I2C、SPI、イーサネット、PCIe、DDR などがそうです。

特別な信号

さまざまな IP に広く使用される標準的な信号は次の 5 つで、インターフェイスは、次のとおりです。

• クロック

• リセット

• 割り込み

• クロックイネーブル

• データ (AXI インターフェイスを含まない加算器/減算器、乗算器などの従来からある演算 IP)

これらの信号については、次のセクションでそれぞれ説明します。


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クロック

クロックインターフェイスには、それに関連する次のようなパラメーターを含めることができます。これらのパラメーターは、

デザイン生成プロセスで使用され、IP がデザイン内の別の IP と一緒に使用される際には必ず必要です。

• ASSOCIATED_BUSIF : リストには、このクロック周波数で実行されるバスインターフェイスの名前が含まれます。

このパラメーターでは、コロン (:) で分けられたストリングが値として認識されます。バウンダリのすべてのインター

フェイス信号がこのクロックレートで実行されない場合、このフィールドは空白のままになります。

• ASSOCIATED_RESET : このリストには、リセットコンテナーインターフェイスの名前ではなく、リセットポートの

名前が値として含まれます。このパラメーターでは、コロン (:) で分けられたストリングが値として認識されます。

デザインにリセットが含まれない場合、このフィールドは空白のままになります。

• ASSOCIATED_CLKEN : このリストには、コンテナインターフェイスの名前ではなく、クロックイネーブルポート

の名前が値として含まれます。このパラメーターでは、コロン (:) で分けられたストリングが値として認識されます。

デザインにクロックイネーブル信号が含まれない場合、このフィールドは空白のままになります。

• FREQ_HZ : このパラメーターには、クロックが正の整数形式で実行される周波数がヘルツで表示されます。この

パラメーターは、すべての出力クロックに対してのみ指定する必要があります。

• PHASE : このパラメーターには、クロックが実行される位相が表示されます。デフォルト値は 0 です。有効な値

は 0 ～ 360 です。PHASE を決まった方法で指定できない場合は、FREQ_HZ のアップデートと同様、bd.tcl で

アップデートする必要があります。

• CLK_DOMAIN : このパラメーターは、ストリング ID です。 IP インテグレーターでは、デフォルトですべてのク

ロックが独立していると仮定され、一意の ID がすべてのクロック出力に割り当てられます。これは、IP インテグ

レーターで自動的に割り当てられます。同じドメインに複数の出力クロックがある場合は、IP で管理されます。

クロックネットのプロパティを確認するには、ソースクロックポートまたはピンを選択して、そのオブジェクトのプロパティ

を解析してください。

図 103 : IP インテグレーターでのクロックプロパティの解析


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図 104 : クロックプロパティ

これらのプロパティは、次の Tcl コマンドを入力してもレポートできます。

report_property [get_bd_intf_ports sys_diff_clock]

図 105 : Tcl コマンドを使用したクロックプロパティのレポート

ポートまたはピンをダブルクリックして、選択したオブジェクトのカスタマイズダイアログボックスを表示することもできます。


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リセット

このコンテナバスインターフェイスには、次のパラメーターも含める必要があります。

• POLARITY : このパラメーターの有効な値は、ACTIVE_HIGH または ACTIVE_LOW で、デフォルトは ACTIVE

_LOW です。

クロックネットのプロパティを確認するには、リセットポートまたはピンを選択して、そのオブジェクトのプロパティを解析し

てください。

図 106 : リセット信号

図 107 : リセットプロパティ


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report_property [get_bd_ports reset]

図 108 : Tcl コマンドを使用したリセットプロパティのレポート

割り込み

このバスインターフェイスには、次のパラメーターが含まれます。

• SENSITIVITY : このパラメーターの有効な値は、LEVEL_HIGH、LEVEL_LOW、EDGE_RISING、および EDGE_

FALLING で、デフォルトは LEVEL_HIGH です。

割り込みピンのプロパティを確認するには、次の図のようにピンを選択して、プロパティビューを確認します。

図 109 : 割り込みプロパティ


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report_property [get_bd_pins /axi_uartlite_0/interrupt]

図 110 : 割り込みプロパティのレポート

クロックイネーブル

クロックイネーブルに関連付けられたパラメーターは、REQ_HZ と PHASE の 2 つです。

パラメーター伝搬の方法 IP インテグレーターでは、[Validate Design] を実行するようにすると、パラメーター伝搬が実行されます。これには、次の

いずれかを実行します。

• Vivado® IDE ツールバーの [Validate Design] をクリックします。

• デザインキャンバスのツールバーの [Validate Design] をクリックします。

• Vivado のメニューから[Tools] → [Validate Design] をクリックします。

• 次のコマンドを使用してください。validate_bd_design

この Tcl コマンドを実行すると、IP インスタンスのコンフィギュレーションとそれに接続されるその他のインスタンスのコン

フィギュレーションが同期されます。コンフィギュレーションの同期は、バスインターフェイスパラメーターで実行されます。

IP インテグレーターのパラメーター伝搬は、主にインターフェイスパラメーターの割り当て強度の概念に従って実行され

ます。インターフェイスパラメーターの強度には、USER、CONSTANT、PROPAGATED または DEFAULT を指定できま

す。ツールがパラメーター同士を比較する際は、常に強度の強いパラメーターが強度の弱いパラメーターにコピーされ

ます。


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カスタマイズ GUI のパラメーター非プロジェクトモードの場合、IP のユーザーパラメーターはすべてユーザーが設定する必要がありますが、IP インテグ

レーターを使用する場合、パラメーター伝搬で自動アップデートされたユーザーパラメーターは IP をカスタマイズする

ダイアログボックスでは淡色表示になります。淡色表示は、IP のそのパラメーターをユーザーが直接設定するべきでは

なく、自動的にツールで入力されることを意味します。

自動入力される値が最適な値でないことがあります。このような場合、これらの伝搬された値を上書きできることがありま

す。

パラメーター伝搬には、次の 4 つのようなタイプがあります。

• 自動的に計算されるパラメーター : IP インテグレーターで自動的に計算されるパラメーターで、上書きすること

はできません。たとえば、次の図の [Ext Reset Logic Level] パラメーターは淡色表示になっており、その横に

(Auto) と記述されています。これは、ユーザーが値を変更できないことを意味します。

図 111 : 自動計算済みパラメーター

• 上書き可能なパラメーター : 自動的に計算済みのパラメーターは上書きできます。たとえば、次の LMB BRAM

Controller コアの [SLMB Address Decode Mask] は変更できます。スライダーボタンの上にカーソルを置くと、


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このパラメーターはシステムで管理されていますが、ボタンを [Auto] から [Manual] に切り替えると、変更が可能

であることが表示されます。

図 112 : 上書きするパラメーター

• ユーザーの設定可能なパラメーター : ユーザーにしか設定できないパラメーターで、ユーザーが設定するべき

ものです。

図 113 : ユーザーのコンフィギュレーション可能なパラメーター

• 定数 : 誰も設定できないパラメーターです。


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パラメーター不一致の例次は、クロックピンの FREQ_HZ ピンのパラメーター不一致の例です。この例では、周波数が S01_AXI ポートと AXI Int

erconnect コアの S_AXI インターフェイス間で違っています。このエラーはデザインが検証されると表示されます。

図 114 : ポートとインターフェイスピン間の FREQ_HZ プロパティの不一致

S01_AXI ポートの周波数は、プロパティビューに表示されるように 500MHz ですが、AXI Interconnect の S01_AXI イン

ターフェイスの周波数は 50MHz に設定されています。

このタイプのエラーは、プロパティで周波数を変更するか、S01_AXI ポートをダブルクリックしてカスタマイズダイアログ

ボックスの [Frequency] フィールドで正しい周波数を設定すると修正できます。


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図 115 : プロパティビューでのポートの周波数の変更

周波数を変更したら、デザインを検証し直して、エラーがないようにします。


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ILA を使用した IP インテグレー第 6 章ターデザインのデバッグ

概要インシステムデバッグを使用すると、ターゲットハードウェアのデザインをリアルタイムにデバッグできます。これは、デザ

インを完了させるための基本的な手順です。シミュレータでは再現するのがかなり難しい場合が常にあります。このため、

問題を FPGA でデバッグする必要があります。この手順では、特別なデバッグハードウェアを使用してデザインに機能

を配置して、デザインを監視および制御できるようにします。デバッグプロセスが終了したら、この機能または特別な

ハードウェアを削除して、パフォーマンスを向上させて、ロジックを削減させることができます。

IP インテグレーターでは、デザインをデバッグする機能が提供されています。これについては、次のセクションで説明し

ます。ここでは、HDL インスタンシエーションフローおよびネットリスト挿入フローの 2 つのフローについて説明します。

プリファレンスとデバッグするネット/信号のタイプによってフローを選択してください。たとえば、MicroBlaze または Zynq

プロセッサのクロストリガー機能を使用してハードウェア/ソフトウェア協調検証を実行する場合は、HDL インスタンシ

エーションフローを使用でき、I/O ポートおよび内部ネットを解析する場合は、ネットリスト挿入を使用できます。ほとんど

の場合、どちらのフローも組み合わせて使用してデザインをデバッグします。

IP インテグレーターの HDL インスタンシエーションフローの使用 IP インテグレーターデザインでは Integrated Logic Analyzer (ILA) をインスタンシエートして、プローブする IlA への

ネットを接続できます。ILA は次の手順でインスタンシエートできます。

1. ブロックデザインキャンバスで右クリックして、[Add IP] をクリックします。

図 116 : [Add IP] コンテキストメニュー

2. IP カタログで ILA を検索フィールドに入力し、ILA コアをダブルクリックし、IP インテグレーターキャンバスにそれを

インスタンシエートします。これで、ILA コアが IP インテグレーターキャンバス上にインスタンシエートされます。


ILA を使用した IP インテグレーターデザインのデバッグ

図 117 : ILA コアのインスタンシエート

3. ILA コアをダブルクリックしてコンフィギュレーションし直します。[Re-customize IP] ダイアログボックスが開きます。


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図 118 : ILA コアを含む [Re-customize IP] ダイアログボックス

[General Options] タブには、デフォルトオプションの [AXI] が [Monitor Type] に表示されます。AXI インターフェイス

全体を監視する場合は、ここは変更しません。AXI インターフェイス以外の信号を監視する場合は、[Monitor Type] に

[Native] を選択します。必要に応じて、[Data Depth] およびその他のフィールドも変更できます。詳細は、次の資料を参

照してください。『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

注意 : ILA を使用して監視できる AXI インターフェイスは 1 つだけです。[C Num Monitor Slots] の値は変更し

ないでください。デバッグに複数の AXI インターフェイスが必要な場合は、必要に応じて複数の ILA コアをイン

スタンシエートします。

[Monitor Type] を [Native] に設定する場合、[Number of Probes] を必要な値に設定できます。この値は、監視する必

要のある信号数に設定する必要があります。

図 119 : [Monitor Type] を [Native] に設定

上記の図では、[General Options] タブでプローブ数が 2 に設定されています。[Probe_Ports] タブの下には 2 つの

ポートが表示されています。これらのポートの幅は必要な値に設定できます。たとえば、32 ビットバスを監視する場合、

Probe 0 の [Probe Width] は 32 に設定します。ILA がコンフィギュレーションされたら、その変更が IP インテグレーター

キャンバス上に反映されます。


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug908-vivado-programming-debugging.pdf



図 120 : [Re-customize IP] ダイアログボックスでの変更後の ILA コア

4. IILA が必要に応じてコンフィギュレーションされると、IP インテグレーターのキャンバス上で ILA のピンへの接続が

できるようになります。

図 121 : AXI および AXI 以外の信号への ILA のインスタンシエート

注意 : デバッグする必要のある I/O ポートへピンが接続されたら、[Mark Debug] を使用してデバッグするネット

をマークします。これについては、次のセクションで説明します。

5. この後、合成、インプリメンテーション、ビットストリームの生成へ進みます。


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ILA または VIO デバッグコアへの I/O ポートの接続

ブロックデザインの I/O ポートをデバッグ用にプローブする必要のあることがよくあります。I/O ポートがインターフェイス

ポートの一部の場合、これらのインターフェイスポートまたはピンを ILA または VIO コアに接続する際に注意が必要で

す。

ここでは例として、KC705 ボードの MicroBlaze デザインを取り上げます。このデザインには、KC705 ボードの 8 ビット L

ED インターフェイスと 4 ビット DIP スイッチの両方を使用してコンフィギュレーションされた GPIO が含まれます。

図 122 : ブロックデザインの I/O インターフェイスの監視

これらの I/O インターフェイスを監視するには、GPIO インターフェイスピンを展開表示して、インターフェイスピンを構

成するピンを確認します。上記の図に示すように、GPIO インターフェイスには gpio_io_o[7:0] という 8 ビット出力ピンが

含まれ、GPIO2 インターフェイスには gpio2_io_i[3:0] という 4 ビット入力ピンが含まれます。

これらのピンを監視するには、外部接続にしておく必要があります。言い換えると、インターフェイスピンに含まれるピン

を外部ポートに接続する必要があります。これには、そのピンを右クリックして [Make External] をクリックします。

図 123 : I/O ピンへの I/O ポートの接続

次の図では、GPIO を構成するピンと GPIO2 インターフェイスピンがブロックデザインの外部ポートに接続されているこ

とが確認できます。


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図 124 : インターフェイス内のピンに接続された外部ポート

注意 : 入力ピンまたは出力ピンを外部ポートに接続してインターフェイスの I/O ピンを外部接続にする際には、

最上位インターフェイスピンと I/O ポート間の接続は削除しないようにしてください。図 125 に示すように、既存

の最上位インターフェイスピンは該当するインターフェイスに外部接続されたままにします。この場合、次のよう

な警告メッセージが表示されます。

WARNING:[BD 41-1306] The connection to interface pin /axi_gpio_0/gpio2_io_i is being overridden by the use

r.This pin will not be connected as a part of interface connection GPIO2

次にインターフェイスピンを ILA デバッグコアにインターフェイスピンを接続します。

[Add IP] コマンドを使用して ILA コアをデザインにインスタンシエートし、Native または AXI モードのいずれかをサポー

トするようにコンフィギュレーションします。この例の場合、AXI インターフェイスを監視していないので、Native モードを

サポートするように ILA をコンフィギュレーションします。また、ILA コアの 2 つのプローブ (8 ビット幅と 4 ビット幅) をコ

ンフィギュレーションする必要もあります。

ILA プローブを適切な入力/出力ピンに接続し、ILA クロックを I/O ピンと同じクロックドメインに接続します。

図 125 : ILA プローブを監視する必要のある入力/出力ピンに接続

図 125 は、GPIO インターフェイスピンの内部ポートに接続された ILA プローブピンを示しています。


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IP インテグレーターのネットリスト挿入フローの使用このフローでは、ブロックデザインで解析するネットをマークします。ブロックデザインでデバッグするネットをマークして

おくと、コード記述中およびフロー後半でデバッグをオン/オフにする際に、デバッグ信号の識別をさらに細かく制御でき

ます。

ブロックデザインでのデバッグするネットのマーク

1. ブロックデザインでデバッグするネットをマークするには、そのネットを右クリックし、[Mark Debug] をクリックします。

図 126 : デバッグのためのネットのマーク

ネットをデバッグ用にマークすると、ブロックデザインのそのネットの一番上に小さなバグアイコンが表示されるようになり

ます。バグアイコンは、[Design Hierarchy] ビューのデバッグされるネットにも表示されます。

図 127 : デバッグ用にマークされたネットの識別


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ヒント : デバッグするネットを複数マークするには、それらのネットを一緒に選択して右クリックし、[Mark Debug]

をクリックします。

2. 出力ファイルは、Flow Navigator の [Generate Block Design] をクリックするか、ブロックデザインを [Sources]

ビューで右クリックして [Generate Output Products] をクリックすると生成できます。

図 128 : [Generate Output Products] :

3. [Generate Output Products] ダイアログボックスで [Generate] をクリックします。

図 129 : [Generate Output Products] ダイアログボックス

4. デバッグするネットをマークすると、そのネットに MARK_DEBUG 属性が付きます。これは、生成される最上位 HDL

ファイルで確認できます。この属性が付いていると、Vivado® ツールでそのネットが最適化されたり、名前が変更され

たりしなくなります。


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図 130 : 生成された HDL ファイルでの MARK_DEBUG 属性

デザインの合成と ILA コアの挿入

1. 次は、Flow Navigator の [Synthesis] の下の [Run Synthesis] をクリックしてデザインを合成します。

2. 合成が終了したら、[Synthesis Completed] ダイアログボックスが表示されます。ネットリストを開く [Open Synthesized

Design] をオンにして、[OK] をクリックします。

3. [Schematic] ビューと [Debug] ビューが開きます。GUI の一番下に [Debug] ビューが開いていない場合は、メニュー

から [Windows] → [Debug] をクリックして開くことができます。

図 131 : Vivado IDE の [Schematic] および [Debug] ビュー

4. デバッグ用にマークしたネットはすべて [Debug] ビューの [Unassigned Debug Nets] フォルダーの下に表示されま

す。これらのネットは、Integrated Logic Analyzer のプローブに接続する必要があります。次は、ILA コアを挿入し、

これらの割り当てられていないネットを ILA のプローブに接続する手順です。[Debug] ビューのツールバーの [Set u

p Debug] をクリックします。または、メニューから [Tools] → [Set up Debug] をクリックします。


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図 132 : [Set up Debug] ボタン

5. Set up Debug ウィザードが開きます。[Next] をクリックします。

図 133 : [Set up Debug] ダイアログボックス

6. [Specify Nets to Debug] ページが表示されます。このページでは、デバッグするネットの一部またはすべてを選択で

きます。すべての信号は ILA の同じクロックに関連付けられる必要があります。クロックドメインの関連付けがツール

によって検出できなかった場合は、[Clock Domain] 列で [undefined] と指定されているネットすべてを選択して、手

動でクロックドメインに関連付ける必要があります。

注意 : デバッグするインターフェイスすべてをマークする必要はありますが、目的がデバイスリソース使用量の確

認の場合は、デバッグコアを設定する際、デバッグに必要ないネットは除外できます。


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図 134 : デバッグするネットの一部またはすべての選択

[Clock Domain] 列で [undefined] になっている信号にクロックドメインを関連付けるには、該当するネットすべてを選択

して、右クリックで [Select Clock Domain] をクリックします。

ヒント : 各クロックドメインで 1 つの ILA が [Set up Debug] ウィザードで推論されます。


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図 135 : [Select Clock Domain] コマンド

7. [Select Clock Domain] ダイアログボックスで該当するネットのクロックを選択し、[OK] をクリックします。


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図 136 : [Select Clock Domain] ダイアログボックス

8. [Specify Nets to Debug] ページで [Next] をクリックします。


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図 137 : [Specify Nets to Debug] ページ

9. [ILA (Integrated Logic Analyzer) General Options] ページで、データをトリガーおよびキャプチャするためのオプ

ションを選択したら、[Next] をクリックします。

図 138 : ILA でのトリガーおよびキャプチャモードの設定


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アドバンストリガー機能を使用すると、トリガーメカニズムをさらに制御できます。[Enable advanced trigger mode] をオン

にすると、ランタイム時にコンフィギュレーション可能なトリガーステートマシン言語をイネーブルにできます。各ステート

を分岐するには 3 つの方法があり、ステートマシンの一部として使用可能なステートは 16 あります。アドバンストリガー

機能の一部として、4 つのカウンターと 4 つのプログラマブルカウンターが使用可能で、アナライザーで表示可能です。

キャプチャ制御機能を使用すると、基本的なデータキャプチャだけでなく、条件にあったデータのみをキャプチャするこ

とができます。これにより、不必要な BRAM スペースが使用されることがなくなり、効率的なソリューションが提供されます。

[Set up Debug Summary] ページですべての情報が正しいことを確認したら、[Finish] をクリックします。

図 139 : [Set up Debug Summary] ページ

ILA コアが挿入された後の [Debug] ビューは次のようになります。すべてのバス (およびシングルビットのネット) が別の

プローブに割り当てられていることがわかります。プローブ情報には、その特定のプローブに割り当てられた信号の数も

表示されます。たとえば、次の図の場合、probe0 には 32 個の信号 (microblaze_1_axi_periph_m02_axi_WDATA の 32

ビット) が割り当てられています。


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図 140 : ILA コアが挿入された後の [Debug] ビュー

10. これで、デザインをインプリメントしてビットストリームを生成する準備が整いました。Flow Navigator の [Program and

Debug] の下の [Generate Bitstream] をクリックします。

11. ILA コアを挿入することでネットリストに変更を加えたので、ビットストリームを生成する前にデザインを保存するかどう

か尋ねるダイアログボックスが表示されます。

図 141 : ILA コア挿入後に変更された制約の保存

この段階でデザインを保存して、アクティブな制約ファイルがある場合はそれに適切な制約が書き込まれるようにするか、

新しい制約ファイルを作成します。次の図のように、制約ファイルには、合成済みネットリストに ILA コアを挿入するため

に使用されたすべてのコマンドが含まれます。


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図 142 : ILA コア挿入の XDC 制約

プロジェクトを保存する利点は、デバッグ用にマークされた信号が元のブロックデザインに残ったままになり、合成後に

手動で ILA コアを挿入する必要がないことです (これらの制約により処理されるので)。このため、この後デザイン変更を

繰り返しても、手動でコアを挿入する必要はありません。

デバッグ用ネットをさらに追加する場合 (またはデバッグ用のネットのマークを解除する場合) は、合成済みネットリストを

開いて、Set up Debug ウィザードで適切な変更を加える必要があります。

コアの挿入後にプロジェクトを保存しなかった場合は、制約ファイルにそれらの制約は含まれないので、この後デザイン

変更を繰り返す際に合成済みネットリストに ILA コアを手動で挿入する必要があります。

ターゲットハードウェアへの接続 1. ビットストリームが生成されると、[Bitstream Generation Completed] ダイアログボックスが開きます。[Open Hardware

Manager] をオンにして、[OK] をクリックします。

図 143 : [Bitstream Generation Completed] ダイアログボックス

2. [Hardware Manager] ウィンドウの [Open target] リンクをクリックします。


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図 144 : [Open target] リンク

3. 表示される 3 つのオプションの中から適切なものを選択します。[Auto Connect] をクリックすると、マシンのローカル

に接続されたターゲットボードに接続しようとします。[Recent Targets] をクリックすると、接続可能な最近開いたター

ゲットのリストが表示されます。[Open New Target] をクリックすると、ローカルまたはリモートマシンに接続されている

可能性のあるターゲットハードウェアに接続するためのダイアログボックスが表示されます。

図 145 : ターゲットボードへの接続

4. [Open New Target] をクリックすると、[Open New Hardware Target] ダイアログボックスが開きます。次に、[Hardwar

e Sever Settings] ページで [Local Server] に接続するか [Remote Server] に設定するかを指定します。

図 146 : ハードウェアサーバーへの接続

注記 : 接続速度によって、10 ～ 15 秒程度かかります。

5. リモートサーバーに接続する場合は、[Host name] および [Port] を指定します。[Next] をクリックします。ハードウェ

アサーバーの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照してく

ださい。


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6. hw_server に接続されるターゲットが複数ある場合は、[Select Hardware Target] ページに複数のエントリが表示され

ます。この例の場合、1 つしかターゲットはないので、次の図のように表示されます。[Next] をクリックします。

図 147 : ハードウェアターゲットの選択

7. 次の [Open Hardware Target Summary] ページで [Finish] をクリックします。


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図 148 : [Open Hardware Target Summary] ページ

8. ハードウェアへの接続が完了するまで待ちます。ハードウェアの接続中は次のようなダイアログボックスが表示され

ます。

ハードウェアターゲットへ接続されると、次のようなダイアログボックスが表示されます。[Debug] ビューの [Hardwar

e] タブには、ハードウェアターゲットと JTAG チェーンで検出された XC7K325T デバイスが表示されます。

図 149 : ターゲットおよびデバイスを表示する [Hardware] ビュー

9. 次に、前に作成した .bit ビットストリームファイルを使用して XC7K325T デバイスをプログラムします。次のように X

C7K325T デバイスを右クリックし、[Program Device] をクリックします。


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図 150 : [Program Device] コマンド

10. [Program Device] ダイアログボックスで正しい BIT ファイルが表示されているかどうか確認します。また、[Debug Pr

obes file] フィールドで正しいプローブファイルを指定して [Program] ボタン () をクリックしてデバイスをプログラムし

ます。

図 151 : ダウンロードするビットストリームファイルの選択

注記 : プログラムが終了するのを待ちます。これには、数分かかります。

[Debug] ビューの [Hardware] タブで ILA コアが検出されることを確認します。

図 152 :検出された ILA コア


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Integrated Logic Analyzer の画面が表示されます。

図 153 :Vivado の Integrated Logic Analyzer のウィンドウ

プログラムおよびデバッグの詳細については、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG

908) を参照してください。


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Tcl スクリプトを使用したプロジェク第 7 章ト内でのブロックデザインの作成

概要通常は、Vivado IDE の GUI 環境のプロジェクトベースフローで新しいデザインを作成します。最初のデザインを作成

したら、GUI のスクリプトフローまたはバッチモードを使用してデザインを作成し直すことができます。本章では、ブロッ

クデザインのスクリプトフローを作成する方法について説明します。

Vivado IDE GUI でのデザイン作成本書の第 2 章の手順に示すように、Vivado IDE GUI でプロジェクトと新しいブロックデザインを作成します。ブロックデ

ザインが完了したら、キャンバスには次の図のようにデザインが含まれます。

図 154 : ブロックデザインキャンバス

ブロックデザインが開いた状態で、Tcl コンソールに次のコマンドを入力します。

write_bd_tcl <path to file/filename>

これにより、ブロックデザインを作成し直すために呼び出すことができる Tcl ファイルが作成されます。この Tcl ファイル

には、それが作成された Vivado ツールのバージョンに関する情報が埋め込まれているので、別の Vivado Design Suite

リリースでこのファイルを使用しないでください。Tcl ファイルには、ブロックデザインに含まれるすべての IP と、それらの

コンフィギュレーションおよび接続に関する情報も含まれます。

注意 : write_bd_tcl で生成されたスクリプトは、それが作成されたりリースでのみ使用できます。スクリプトを作成し

た Vivado Design Suite のバージョンが違う場合は、使用できません。


Tcl スクリプトを使用したプロジェクト内でのブロックデザインの作成

Tcl ファイルへの Vivado プロジェクト情報の保存プロジェクト設定全体は、write_project_tcl コマンドを使用すると保存できます。

write_project_tcl <path to file/filename>

ブロック図を含む Vivado プロジェクトの場合、write_project_tcl コマンドから生成された Tcl ファイルは次のようになりま

す。

図 155 : write_project_tcl コマンドを使用して生成された Tcl ファイルからのコード

上記の Tcl ファイルのハイライト部分では、ブロックデザインファイル (.bd) が明示的に読み込まれています。ブロック

デザインを作成し直さず、既に作成されたブロック図を読み込むだけの場合は、上記のコード行を変更する必要はあり

ませんが、ブロックデザインを作成し直す必要があることもあります。この目的の場合、write_project_tcl コマンドを使用

して生成された Tcl ファイルは、次のように変更できます。


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Tcl スクリプトを使用したプロジェクト内でのブロックデザインの作成

図 156 : 出力ファイルを使用してブロックデザインを作成し直す Tcl ファイルのコード部分

上記のコード部分に示すように、write_project_tcl ファイルからの Tcl ファイルを変更して、write_bd_tcl コマンドを使用し

て作成された出力ファイルを読み込むようにします。これにより、ブロックデザインは Tcl ファイルが実行されるたびに作

成し直されます。


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IP インテグレーターでの非プロ第 8 章ジェクトモードの使用

概要非プロジェクトモードは、デザインデータを自身で管理したり、デザインステートをトラックするユーザー向けです。この

フローの場合、Vivado® ツールはさまざまなソースファイルを読み込んで、メモリ内でフロー全体を実行してデザインを

コンパイルします。インプリメンテーションプロセス段階では、ユーザースクリプトに基づいてさまざまなレポートを生成

することができます。ただし、このモードでは、ソースファイルおよび run 管理、ソースファイルへのクロスプローブ、デ

ザインステートのレポートなどのプロジェクトベースの機能は使用できません。ソースファイルがディスクでアップデート

されるたびに、それを認識して、デザインを読み込み直す必要があります。非プロジェクトモードでは、デフォルトではレ

ポートや中間ファイルは作成されませんが、Tcl コマンドを使用して、ユーザースクリプトでレポートの作成を制御できる

ようにする必要があります。

非プロジェクトモードのフロー作成 Vivado ツールは、Tcl コンソールに次のコマンドを入力すると、通常のプロジェクトモードではなく、Tcl モードで起動で

きます。このモードでは、Tcl スクリプトを作成して、次のコマンドでそれを Vivado プロンプトから読み込むことをお勧めし

ます。

Vivado% vivado -mode tcl

非プロジェクトモードの場合、インメモリでプロジェクトを作成して、プロジェクトオプションを次のように設定します。

create_project -in_memory -part xc7k325tffg900-2

set_property target_language VHDL [current_project]

set_property board_part xilinx.com:kc705:part0:0.9 [current_project]

set_property default_lib work [current_project]

非プロジェクトモードの場合、ディスクに保存されるプロジェクトファイルはなく、インメモリの Vivado プロジェクトが作成

されます。ブロックデザインのデバイス/パーツ/ターゲット言語はブロックデザインソースの一部として格納されません。このため、create_project –in_memory コマンドを指定して、read_bd コマンドを実行する前に必要なパーツ設定を定義しておくことを

お勧めします。

プロジェクトが作成されたら、ブロックデザインのソースファイルをプロジェクトに追加できます。

ソースファイルは、次のいずれかの方法で追加できます。たとえば、プロジェクトモードで作成した既存のブロックデザ

インがあり、そのブロックデザインのディレクトリ構造全体が変更されていないと仮定した場合、次のように read_bd tcl コ

マンドを使用してブロックデザインを追加できます。

Vivado% read_bd <absolute path to the bd file>


IP インテグレーターでの非プロジェクトモードの使用

注意 : プロジェクト設定 (ボード、パーツ、ユーザーレポジトリ) は .bd ファイルが作成された元のプロジェクト

のプロジェクト設定と同じである必要があります。同じにしないと、ブロックデザイン内の IP がロックされます。

ブロックデザインが問題なく追加されたら、最上位 RTL ファイルと最上位 XDC 制約を追加する必要があります。

Vivado% read_verilog <top-level>.v

Vivado% read_xdc <top-level>.xdc

.bd ソースは直接合成できないので、下記のコマンドを使用して最上位の HDL ラッパーファイルを作成することもでき

ます。

Vivado% make_wrapper -files [<path to bd>/<bd instance name>.bd] –top

add_files -norecurse <path to bd>/< bd instance name >_wrapper.vhd

update_compile_order -fileset sources_1

これにより、最上位 HDL ファイルが作成され、ソースリストに追加されます。

ブロックデザインを独立階層 (OOC) モジュールとして設定する必要がある場合は、次のコマンドを使用してブロックデ

ザインの合成済みデザインチェックポイント (.dcp) を生成します。

create_fileset -blockset -define_from <block_design_name> <block_design_name>

reset_run <block_design_name>_synth_1 -from_step synth_design

MicroBlaze ベースのデザインの場合、I-LMB をブートループまたはユーザー自身の実行ファイル (ELF 形式) を使用

して生成する必要があります。この後、ELF ファイルを追加し、MicroBlaze インスタンスに関連付けます。これは、次のコ

マンドで実行できます。

vivado% add_files <ELF file Targeted to BRAM with .elf extension>

vivado% set_property MEMDATA.ADDR_MAP_CELLS {<bd instance name>/microblaze_0} [get_files <BRAM Targeted ELF File

>]

デザインに複数レベルの階層がある場合は、正しい階層を指定してください。この後、通常の合成、配置配線段階を実

行し、デザインをインプリメントします。合成段階 (synth_design) では、ターゲットパーツをデフォルトターゲットパーツと

して指定する必要があり、このターゲットパーツが必要なものと同じではないことがあります。

synth_design -top <path to top level wrapper file> -part <part>

opt_design

place_design

route_design write_bitstream top

非プロジェクトモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) を参照してく

ださい。

インプリメントされたハードウェアシステムを SDK にエクスポートするには、次のコマンドを使用します。

write_sysdef -hwdef "C:/Data/ug940/lab1/zynq_design.hwdef" \

-bitfile "<project_name>/<project_name>.runs/impl_1/zynq_design.bit" \

-meminfo "<project_name>/<project_name>.runs/impl_1/zynq_design.bmm" \

-file "C:/Data/ug940/lab1/zynq_design.sysdef"

write_sysdef または write_hwdef コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を

参照してください。


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug835-vivado-tcl-commands.pdf


IP インテグレーターでの非プロジェクトモードの使用


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新規リリースでのデザインのアッ第 9 章プデート

概要 Vivado® Design Suite を最新バージョンにアップグレードした場合は、IP インテグレーターで作成したブロックデザイン

もアップグレードする必要があります。IP のバージョン番号はリリースごとに変わります。IP インテグレーターがブロック

デザインに含まれる IP が古いバージョンであると認識した場合は、ブロックデザイン内のその IP がロックされます。古

いバージョンのブロックデザインまたはそれに含まれる IP を保持する場合は、キャンバス上のブロックデザインを変更

したり、出力ファイルを検証したり、リセットしたり、出力ファイルを生成し直したりはしないでください。このような場合、前

のリリースからのデザインデータは変更するべきではありません。前のリリースからのブロックデザインは、そのままの状

態で合成およびインプリメントすることはできます。

ブロックデザインは最新バージョンの IP を含めてアップグレードし、必要なデザイン変更を加えてから、デザインを検証

してターゲットを生成することをお勧めします。

次のいずれかの方法でアップグレードできます。

1. プロジェクトモードフローで Vivado IDE の GUI を使用する

2. 非プロジェクトモードフローで Tcl スクリプトを使用する

どちらの方法についてもこの章で説明します。

プロジェクトモードでのブロックデザインのアップグレード 1. 最新の Vivado Design Suite を起動します。

2. Vivado IDE のメインページで [Open Project] をクリックし、前バージョンの Vivado で作成されたデザインを指定し

ます。

3. [Older Project Version] ダイアログボックスが開きます。デフォルトでは [Automatically upgrade for the current vers

ion] がオンになっています。この [Automatically upgrade for the current version] をオンにすると、前のバージョン

からのデザインがアップグレードされますが、その前に別の名前でプロジェクトを保存しておくことをお勧めします。こ

れには、[Open project in read-only mode] をオンにして [OK] をクリックします。


新規リリースでのデザインのアップデート

図 157 : 読み出し専用モードでプロジェクトを開くオプション

4. [Project is Read-Only] ダイアログボックスが開きます。[Save Project As] をクリックします。

図 158 : [Save Project As] ダイアログボックス

5. [Save Project As] ダイアログボックスが開いたらプロジェクト名を入力して、[OK] をクリックします。

図 159 : プロジェクト名の指定


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6. [Project Upgraded] ダイアログボックスが開き、デザインで使用される IP が変更されたので、アップデートする必要

があることが示されます。

図 160 : [Project Upgraded] ダイアログボックス

7. [Report IP Status] をクリックします。

または、メニューから [Tools] → [Report] → [Report IP Status] をクリックします。

8. デザイン内の IP で主なバージョン変更があった場合は、次のようなメッセージが表示されます。[OK] をクリックしま

す。

図 161 : IP ステータス結果のレポート

[IP Status] ビューでさまざまな列を確認し、IP ステータスレポートに慣れておいてください。+ マークをクリックしてブロッ

クデザインを展開し、ブロックデザイン内の IP コアの変更点を確認してください。ブロックデザイン内の一部の IP だけ

を選択してアップグレードし、残りは古いバージョンのままにしておくということはできません。


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図 162 : IP ステータスレポート

[IP Status] ビューの一番上には、デザインのサマリが表示されます。ここには、現バージョンにデザインをアップグレード

にするためにいくつの変更が必要だったかがレポートされます。レポートされる変更は、[Major Changes]、[Minor Chang

es]、[Revision Changes]、およびその他の変更点です。これらの変更は、[IP Status] 列にもレポートされます。

[Major Changes] : IP にメジャーなバージョン変更 (例 : バージョン 2.0 から 3.0) があったことを示します。このタイプの

変更は、アップグレード用に自動的に選択されることはありません。アップグレードされるようにするには、そのブロックデ

ザインの [Upgrade] 列をオフにしてから、もう 1 度オンにします。

[Minor Changes] : IP にマイナーなバージョン変更 (例 : バージョン 3.0 から 3.1) があったことを示します。

[Revision Changes] : IP にリビジョン変更があったことを示します。たとえば、IP の現バージョンが 5.0 でアップグレード

バージョンが 5.0 (Rev. 1) になる場合などです。

[Change Log] 列の [More info] リンクをクリックすると、変更の詳細が確認できます。

図 163 : [More info] をクリックして表示される変更履歴

[Recommendation] 列には、IP をアップグレードするように選択する前に理解しておくべき変更点が記述されます。

9. 変更点とデザインへの影響を理解したら、[Upgrade Selected] をクリックします。

10. [Upgrade IP] ダイアログボックスが開き、アップグレードをするかどうか尋ねるメッセージが表示されます。

11. [OK] をクリックします。

12. アップグレードプロセスが終了したら、注意する必要のある重要な問題を示す [Critical Messages] ダイアログボッ

クスが開きます。


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図 164 : [Critical Messages] ダイアログボックス

13. アップグレード後に表示されるクリティカル警告およびその他のメッセージを確認してください。[OK] をクリックします。

14. デザインに複数の図が含まれる場合、[IP Status] ビューには次の図のようにすべての図の IP のステータスが表示

されます。

図 165 : 複数の図を含む場合の [IP Status] ビュー

[Upgrade Selected] をクリックすると、すべてのブロック図がデザインでアップデートされます (ブロック図がアップグ

レードするように選択されている場合)。

デザインルールチェックの実行

ツールバーの [Validate Design] をクリックします。


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図 166 : デザインの検証

ブロックデザインツールバーで [Validate Design] アイコンをクリックすることもできます。

出力ファイルの再生成

1. Vivado の [Sources] ビューでブロック図を右クリックし、[Generate Output Products] をクリックします。

図 167 : [Generate Output Products] :

または、Flow Navigator の [IP Integrator] の下の [Generate Block Design] をクリックしても出力ファイルを生成でき

ます。


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図 168 : [Generate Output Products] ダイアログボックス

2. [Generate Output Products] ダイアログボックスで [Generate] をクリックします。

HDL ラッパーの作成/変更

前のバージョンでデザインの HDL ラッパーファイルを作成した場合は、デザイン変更に合わせてそれを作成し直す必

要があります。Vivado ツールで最上位ラッパーが作成および管理されるオプションを選択した場合、ラッパーファイル

はブロックデザインの生成時または前のセクションで定義された出力ファイルの生成時にアップデートされます。HDL

ラッパーファイルを手動で変更する場合は、その HDL ラッパーに必要なアップデートを手動で実行する必要がありま

す。

1. Vivado の [Sources] ビューでブロック図を右クリックし、[Create HDL Wrapper] をクリックします。

図 169 : HDL ラッパーの作成

2. [Create HDL Wrapper] ダイアログボックスが開きます。この段階では、編集可能なラッパーファイルを作成するか、

Vivado ツールで自動的にラッパーファイルが作成されるようにするかの 2 つの選択肢があります。[OK] をクリックし

ます。


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図 170 : [Create HDL Wrapper] ダイアログボックス

これでデザインの合成、インプリメント、ビットストリーム生成ができるようになります。

非プロジェクトモードでのブロックデザインのアップグレード非プロジェクトモードフローを使用した前のリリースからの既存プロジェクトを開き、ブロックデザインを現バージョンの

Vivado にアップグレードすることができます。次のスクリプトをガイドラインとして使用し、ブロック図に含まれる IP をアッ

プグレードしてください。

# Open an existing project from a previous Vivado release

open_project <path_to_project>/project_name.xpr

update_compile_order –fileset sim_1

# Open the block diagram

read_bd {<path_to_bd>/bd_name.bd}

# Make the block diagram current

current_bd_design bd_name.bd

# Upgrade IP

upgrade_bd_cells [get_bd_cells –hierarchical * ]

# Reset output products

reset_target {synthesis simulation implementation} [get_files <path_to_project>/project_name.srcs/sources_1/bd/bd_name/bd_n

ame.bd]

# Generate output products

generate_target {synthesis simulation implementation} [get_files <path_to_project>/project_name/project_name.srcs/sources_1/

bd/bd_name/bd_name.bd]

# Create HDL Wrapper (if needed)

make_wrapper -files [get_files <path_to_project>/project_name/project_name.srcs/sources_1/bd/bd_name/bd_name.bd] –top

# Overwrite any existing HDL wrapper from before

import_files -force -norecurse <path_to_project>/project_name/project_name.srcs/sources_1/bd/bd_name/hdl/bd_name_wrappe

r.v

update_compile_order -fileset sources_1

# Continue through implementation

…


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IP インテグレーターデザインの第 10 章バージョン管理

概要本章では、プロジェクトモードおよび非プロジェクトモード両方の IP インテグレーターベースのブロックデザインに

バージョン管理システムを使用する方法について説明します。Vivado® IDE の IP インテグレーターは、複雑な IP サブ

システムデザインを作成するための優れたツールです。デザインが複雑になるほど、異なるデザインバージョンを把握

することで、プロジェクトが管理でき、チームデザイン環境での協力がしやすくなります。

プロジェクトには複数のデザインソースおよびコンフィギュレーションファイルが含まれることがありますが、こプロジェクト

を作成し直してインプリメンテーション結果を生成し直すのにバージョン管理が必要なのは一部のファイルのみです。こ

れらのファイルの中でブロックデザインに該当するものは、次のとおりです。

• IP-XACT コアファイル (.xci、.mem、.coe)

• ブロック図ファイル (.bd)

• エンベデッドサブシステムおよびファイル (.elf、bmm)

• ザイリンクスデザイン制約ファイル (.xdc)

• Vivado シミュレータおよび Vivado Integrated Logic Analyzer コンフィギュレーションファイル (.wcfg) を含むコ

ンフィギュレーションファイル

• RTL ファイル (ユーザーにより管理される場合のブロックデザインのラッパー : .vhd、.v)

Vivado Design Suite では、特定のバージョン管理システムはサポートされておらず、どのバージョン管理システムとも連

動するように設計されています。Vivado デザインをバージョン制御に適した状態にするため、Vivado Design Suite には

次の機能が含まれています。

• ファイルが修正された場合にのみタイムスタンプをアップデート。これにより、プロジェクトを開いてもそのタイムス

タンプは変更されません。

• ASCII ベースのプロジェクトファイルをサポート

• 詳細な Tcl スクリプト機能をサポート


IP インテグレーターデザインのバージョン管理

バージョン管理のためにチェックインする必要のあるデザイン

ファイルブロックデザインには、GUI 環境でグラフィックを使用して作成された複数の IP が含まれます。プロジェクトモードフ

ローのブロックデザインのディレクトリ構造は、次の図のようになります。

図 171 : Vivado プロジェクトのディレクトリ構造


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図 171 では、それぞれのフォルダーは次を意味します。

• project_1 : Vivado プロジェクトフォルダー (project_1 はプロジェクトの名前)

• project_1.srcs : プロジェクト特有のファイルを含むソースフォルダー

• sources_1 : bd も含めたすべてのソースファイルを含むフォルダー

• bd : ブロックデザイン特有のデータを含有。各ブロックデザインに対して下位ディレクトリを複数含むことがあり

ます。

• design_1 : design_1 というブロックデザインのデータを含むフォルダー。プロジェクトにブロックデザインが複数

古くまれる場合は、複数のフォルダーがここに表示されます。

• hdl : 最上位 HDL ファイルおよびラッパーファイルを含むフォルダー

• ip : ブロックデザインの各 IP に対する下位フォルダーを含有

• ui : ブロックデザインの GUI (IP インテグレーターのキャンパス) データを含むフォルダー

ヒント : ディレクトリ構造全体を含め、bd フォルダーに含まれるすべてのファイルをバージョン管理下に置くことを

お勧めします。

ブロックデザインの別のプロジェクトでの使用 IP インテグレーターには、別のプロジェクトで作成したブロックデザインを再利用して、ほかのプロジェクトにインポート

する機能があります。これには、ブロックデザインがプロジェクトベースフローで作成されている必要があります。この際、

デザインは DRC 違反がなく、問題なく合成 (場合によってはインプリメント) ができた状態にしておく必要があります。ブ

ロックデザインに問題がなければ、bd ディレクトリとその下のディレクトリすべてを除き、すべて Vivado プロジェクトから

削除できます。こうすることで、ブロックデザインに含まれる IP すべてのデータを含め、すべてのブロックデザインデー

タを別の Vivado プロジェクトにインポートできます。

既存ブロックデザインの別の Vivado IDE プロジェクトへのイン

ポートブロックデザインがプロジェクトベースのフローで作成され、bd フォルダーとその下のフォルダーすべてを含むディレク

トリ構造が使用できる状態になっていれば、そのブロックデザインを別の Vivado プロジェクトで開くことができます。ただ

し、この場合、既存のブロックデザインがインポートされる新しいプロジェクト設定は、そのブロックデザインが作成され

た元のプロジェクト設定と同じにする必要があります。プロジェクトのターゲットデバイスが異なっていると (同じファミリ内

でのデバイスも含む)、IP がロックされるので、デザインを生成し直す必要があります。このような場合、デザインのビヘイ

ビアーは元のブロックデザインと異なってしまうことがあります。


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1. 既存のブロックデザインをインポートするには、[Sources] ビューでデザインを右クリックし、[Add Sources] をクリック

します。

図 172 : 新しい Vivado プロジェクトへのソースの追加

2. [Add Sources] ダイアログボックスが開きます。[Add Existing Block Design Sources] をオンにします。[Next] をクリッ

クします。

図 173 : 既存のブロックデザインの追加


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3. [Add Sources] ダイアログボックスで [Add Files] をクリックします。

図 174 : [Add Files] をクリックして既存のブロックのデザインファイルを指定

4. [Add Source Files] ダイアログボックスでブロックデザインの含まれる bd フォルダーを指定し、.bd ファイルを選択し

たら、[OK] をクリックします。

図 175 : ブロックデザインを含むフォルダーの指定


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5. [Finish] をクリックすると、既存のブロックデザインが追加されます。

図 176 : 既存ブロックのデザインソースのプロジェクトへの追加

[Sources] ビューの [Design Sources] の下にインポートしたブロックデザインが表示されます。

図 177 : [Sources] ビューのインポートされたブロックデザイン

6. ブロックデザインをダブルクリックして開きます。

ブロックデザインで使用される IP はアップグレードし、ブロックデザインを検証し、ラッパーを生成し、デザインを合

成およびインプリメントする必要があることがあります。これらについては、すべて本資料のその他のセクションで説

明されています。


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サードパーティ合成ツールの使用第 11 章

概要サードパーティ合成ツールをデザインフローの一部として使用する必要のあることもあります。このような場合、ブロック

デザインをブラックボックスとして最上位ユーザーデザインに統合する必要があります。この後、残りのデザインをサー

ドパーティ合成ツールで合成して、HDL または EDIF ネットリストを書き出し、合成後のプロジェクトを Vivado 環境にイ

ンプリメントします。

本章では、ブロックデザインのブラックボックスをサードパーティ合成ツールで合成するために必要な手順を示します。

フローはどのサードパーティ合成ツールにも該当しますが、本章では Synplify Pro 合成ツールを使用して説明します。

ブロックデザインのデザインチェックポイント (DCP) の作成デザインチェックポイントは、ブロックデザインを独立階層モジュール (アウトオブコンテキスト (OOC) モジュール) とし

て設定すると、作成できます。これには、[Sources] ビューでブロックデザインを右クリックして [Out-of-Context Setting

s] をクリックします。

図 178 :ブロックデザインを Out-of-Context モジュールとして設定

[Out-of-Context Settings] ダイアログボックスで独立階層 (アウトオブコンテキスト) モジュールとして設定する必要の

あるブロックデザインの横のチェックボックスをオンにします。


サードパーティ合成ツールの使用

図 179 : [Out-of-Context Settings] ダイアログボックス

ブロックデザインが OOC モジュールとして設定されると、[Sources] ビューでそのブロックデザインに四角形のアイコン

が付きます。[Design Runs] ビューにも、ブロックデザインの OOC モジュールの run が表示されます。

次に、ブロックデザインのデザインチェックポイントファイルを作成するデザインを合成します。これは、次のディレクトリ

に含まれます。

<path_to_design>\<project_name>\<project_name>.runs\<block_design_name>_synth_1

デザインチェックポイントを使用すると、デザインの現在の状態のスナップショットを撮ることができます。現在のネットリス

ト、制約、およびインプリメンテーション結果が、デザインチェックポイントに保存されます。デザインチェックポイントを使

用すると、次が実行できます。

• 必要であればデザインを復元

• デザイン解析を実行

• 制約を定義

• デザインフローに従って処理

ブロックデザインの Verilog または VHDL スタブファイルの作成チェックポイントが作成されたら、最上位 HDL ファイルにインスタンシエート可能なスタブファイルを作成して、ブロック

デザインをブラックボックスとして参照します。まず合成済みデザインを最初に開いて、次のコマンドを使用して HDL ス

タブファイルを作成します。

write_verilog -mode synth_stub <path_to_file>/<file_name>

write_vhdl -mode synth_stub <path_to_file>/<file_name>

注意 : write_verilog/write_vhdl コマンドが実行できるようにするには、合成済みデザインを開いておく必要があり

ます。

次の図は、スタブファイルの例を示しています。


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図 180 : スタブファイルの例

Synplify プロジェクトでの HDL または EDIF ネットリストの作成 Synplify プロジェクトを作成して、ブロックデザインの最上位 HDL ラッパーファイルと共にブラックボックススタブファ

イル (Vivado で作成) をインスタンシエートします。ブロックデザインが Synplify でブラックボックスとして処理されます。

プロジェクトが合成されると、プロジェクトの HDL または EDIF ネットリストを書き出すことができます。


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Vivado での合成後のプロジェクトの作成とインプリメント次は、Vivado IDE で合成後のプロジェクトを作成します。これには、Vivado で新規プロジェクトを作成する際に [Project

Type] ページで [Post-synthesis Project] をオンにします。

プロジェクトを作成したら、[Design Sources] を右クリックして [Add Sources] をクリックし、ブロックデザインのネットリスト

ファイルおよび DCP ファイルをプロジェクトに追加します。

図 181 : Synplify からの HDL ネットリストおよび DCP ファイルのプロジェクトへの追加

[Add Sources] ダイアログボックスではデフォルトで [Add Design Sources] がオンになっています。[Next] をクリックしま

す。

[Add Design Sources] ページで [Add Files] をクリックします。

図 182 : [Add Design Sources] ページ

フォルダーを参照してネットリストファイルを選択します。[OK] をクリックします。


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図 183 : ネットリストを含むフォルダーの参照

上記の手順を繰り返して DCP ファイルを追加し、[Finish] をクリックします。

図 184 : ネットリストファイルと DCP ファイルのプロジェクトへの追加


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最上位制約の追加デザインのインプリメンテーション前に、プロジェクトに必要な制約を追加しておく必要があります。DCP ファイルには、ブ

ロックデザインに対する制約ファイルも含まれます。ただし、ブロックデザインの階層を変更した場合は、その階層パス

が範囲内に含まれるように制約ファイルを変更する必要があります。

制約ファイルは、[Sources] ビューで [Design Sources] を右クリックして、ネットリストおよび DCP ファイルと同じようにプロ

ジェクトに追加できます。[Add Sources] ダイアログボックスで [Add or Create Constraints] をオンにします。

ELF ファイルの追加ブロックデザインにそれに関連付けられた ELF ファイルが含まれる場合は、ELF ファイルを Vivado プロジェクトに追加

する必要がありまあす。合成後のプロジェクトの場合、Vivado IDE GUI を介して ELF ファイルを追加することはできませ

ん。ただし、次の Tcl コマンドを使用すると、ELF ファイルを追加して、エンベデッドオブジェクトに関連付けることができ

ます。

add_files <path_to_elf_file>/<file_name>.elf

追加された ELF ファイルは、[Sources] ビューに表示されます。

図 185 : プロジェクトに ELF ファイルが追加されたかどうかの確認

ELF ファイルがプロジェクトに追加されたら、次のコマンドを使用してエンベデッドオブジェクトに関連付けることができま

す。

set_property SCOPED_TO_CELLS { <processor_instance> } \

[get_files -all -of_objects [get_fileset sources_1] \

<path_to_elf_file>/<file_name>.elf]

GUI の場合は、[Sources] ビューで ELF ファイルをクリックして [Source File Properties] ビューで ADDR_MAP_CELLS

フィールドを編集します。


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図 186 : [Source File Properties] ビューでの ADDR_MAP_CELLS フィールドの指定

デザインのインプリメント次は、デザインをインプリメントしてビットストリームを生成できます。


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IP インテグレーターでのボード第 12 章フローの使用

概要 Vivado Design Suite では、ボードが認識されます。ツールでは、ターゲットボードに含まれるさまざまなインターフェイス

が認識されるので、IP をカスタマイズして、特定ボードインターフェイスに接続されるように IP をコンフィギュレーション

できます。現在のところ複数の 7 シリーズボードがサポートされています。 UltraScaleTM パーツを含むボードも今後サ

ポートされる予定です。Avnet のようなサードパーティベンダーからのその他のボードも使用できるようになりました。

IP インテグレーターには、[Board] ビューという別のタブにボードに対するすべてのインターフェイスが表示されます。こ

のタブを使用して必要なインターフェイスを選択し、IP インテグレーターで提供されるデザインアシスタンスを使用する

と、簡単にデザインを選択したボードインターフェイスに接続できます。I/O 制約はすべて自動的にこのフローの一部と

して生成されます。

ターゲットボードの選択プロジェクトが Vivado 環境で作成された場合は、[New Project] ダイアログボックスの [Default Part] ページからター

ゲットボードを選択できます。


IP インテグレーターでのボードフローの使用

図 187 : ターゲットボードの選択

使用可能なボードのリストは、ベンダー、表示名、ボードリビジョンに基づいてフィルターできます。

図 188 : 使用可能なボードのフィルターリスト

[Board Rev] ではボードのリビジョンに基づいてフィルターできます。[Board Rev] を [All] に設定すると、Vivado でサ

ポートされるすべてのボードのリビジョンが表示されます。同様に、[Board Rev] を [Latest] に設定すると、ターゲット

ボードの最新リビジョンのみが表示されます。使用可能なリソースおよび動作状況など、さまざまな情報も表に含まれま

す。

ボードを選択すると、そのボード用に定義されたインターフェイスが使用されて、コンフィギュレーションされます。


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ボードフローを使用するためのブロックデザインの作成ボードフローの利点は、IP インテグレーターを使用するとよくわかります。Flow Navigator で [IP Integrator] → [Create

Block Design] をクリックして、新しいブロックデザインを開始します。デザインキャンバスが開いたら、[Board] ビューが

次のように表示されます。

図 189 : [Board] ビュー

このビューには、評価ボード (前の図の場合は KC705) で可能性のあるインターフェイスすべてがリストされます。これら

のインターフェイスの 1 つをクリックすると、IP をブロックデザインのキャンバスにすばやくインスタンシエートできます。

ボードインターフェイスを使用する最初の方法は、[Board] ビューからインターフェイスを選択して、それをブロックデザ

インのキャンバスにドラッグする方法です。これにより、そのインターフェイスに接続可能な IP がインスタンシエートされ、

そのインターフェイス用にコンフィギュレーションされます。この後、その IP のインターフェイスピンが I/O ポートに接続

されます。


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図 190 : ブロックデザインキャンバスへのインターフェイスのドラッグアンドドロップ

ターゲットボードでインターフェイスを使用する 2 つ目の方法は、[Unconnected Interfaces] フォルダーから ddr3_sdram

インターフェイスをダブルクリックします。[Connect Board Part Interface] ダイアログボックスが表示されます。

図 191 : [Connect Board Part Interface] ダイアログボックス

mig_ddr_interface を選択し、[OK] をクリックします。


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図 192 : インターフェイスに接続可能な IP リストを表示する IP カタログ

IP が図のキャンバス上に配置され、I/O ポートを介してインターフェイスに接続されます。IP はそのインターフェイスに

接続するためにすべてコンフィギュレーションされます。

図 193 : キャンバス上のインターフェイスにインスタンシエート、コンフィギュレーション、接続された IP

インターフェイスが接続されると、その特定のインターフェイスが [Board] ビューに色付きの丸で示されるようになります。

図 194 : インターフェイスに接続後の [Board] ビュー


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インターフェイスは、[Auto Connect] オプションを使用しても接続できます。これには、インターフェイスを右クリックして、

[Auto Connect] をクリックします。

図 195 : ボードインターフェイスに接続するための [Preferred Connection] オプションの使用

GPIO IP がインスタンシエートされ、GPIO インターフェイスが I/O ポートに接続されたことがわかります。

図 196 : [Preferred Connection] オプションを使用した IP のインスタンシエート

dip_switches_4bits のような別のインターフェイスが選択されたら、ボードフローでは GPIO が既にデザインにインスタン

シエートされていることが認識されるので、GPIO の 2 つ目のチャネルが再利用されます。


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図 197 : 既にインスタンシエート済みの IP を共有可能なインターフェイスの接続

既にインスタンシエート済みの GPIO がコンフィギュレーションし直され、次の図のように GPIO の 2 つ目のチャネルが

使用されます。

図 198 : 2 つ目のチャネルを使用するようにコンフィギュレーションされた GPIO IP

linear_flash または spi_flash などの外部メモリインターフェイスが選択される場合、それらの 1 つが使用されると、これら

のインターフェイスの 1 つしかこのボードでは使用できないので、それ以外のインターフェイスが使用できない状態にな

ります。この場合、bd キャンバスの spi_flash のようなその他のインターフェイスにドラッグすると、次のメッセージが表示さ

れます。

図 199 : 自動接続に関する警告メッセージ


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ブロックデザインでの接続の完了必要なインターフェイスがデザインで使用されるようになったら、次はプロセッサ (プロセッサベースのデザインの場合)

または AXI インターコネクト (エンベデッド以外のデザインの場合) をインスタンシエートして、デザインを終了します。

これには、キャンバス上で右クリックして [Add IP] をクリックします。IP カタログで、たとえば MicroBlaze プロセッサを選

択します。

図 200 :プロセッサをインスタンシエートしてデザインを終了

プロセッサがインスタンシエートされると、デザインアシスタンスが使用できるようになります。

図 201 :デザインアシスタンスを使用して接続を終了

[Run Block Automation] をクリックし、基本的なプロセッササブシステムをコンフィギュレーションします。プロセッササブ

システムが作成され、ブロックメモリコントローラー、ブロックメモリジェネレーター、およびデバッグモジュールなどのよ

く使用される IP が含まれます。これで [Run Connection Automation] をクリックすると、コネクションオートメーション機

能を使用してデザインの残りの IP を MicroBlaze プロセッサに接続できるようになります。


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図 202 : コネクションオートメーションを実行した接続の終了

ここから残りのプロセスは、第 2 章 IP ブロックデザインの作成で説明する IP インテグレーターでの設計に必要なプロセ

スと同じです。


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付録 A その他のリソース

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してくださ

い。

http://japan.xilinx.com/support

ザイリンクス資料で使用されている技術用語については、次のザイリンクス用語集を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンターデバイス、ツール、IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザイ

ンアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

参考資料

Vivado® Design Suite の資料

(japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm)

Vivado Design Suite ユーザーガイド

『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)

『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897)

『Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898)

『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

http://japan.xilinx.com/support/

http://japan.xilinx.com/company/terms.htm

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug895-vivado-system-level-design-entry.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug893-vivado-ide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug897-vivado-sysgen-user.pdf


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug902-vivado-high-level-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug903-vivado-using-constraints.pdf



付録 A その他のリソース

Vivado Design Suite チュートリアル

『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888)

『Vivado Design Suite チュートリアル : IP を使用した設計』 (UG896)

『Vivado Design Suite チュートリアル : エンベデッドハードウェアデザイン』 (UG940)

『Vivado Design Suite チュートリアル : 制約の使用』 (UG945)

『Vivado Design Suite チュートリアル : プログラムおよびデバッグ』 (UG936)

Vivado Design Suite ビデオチュートリアル (japan.xilinx.com/training/vivado/index.htm)

その他の Vivado Design Suite 関連の資料

『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

『AXI リファレンスガイド』 (UG761)

『Zynq-7000 All Programmable SoC PCB デザインおよびピン配置ガイド』 (UG933)

『Zynq-7000 All Programmable SoC ソフトウェア開発ガイド』 (UG821) を参照してください。

『UltraFast 設計手法 (Vivado Design Suite 用)』 (UG949)

UltraFast エンベデッドデザイン設計手法ガイド (UG1046)

その他の Vivado Design Suite 関連の資料

(japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm)


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug888-vivado-design-flows-overview-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug939-vivado-designing-with-ip-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug940-vivado-tutorial-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug945-vivado-using-constraints-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug936-vivado-tutorial-programming-debugging.pdf

http://japan.xilinx.com/training/vivado/index.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.4;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug761_axi_reference_guide.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;v=Zynq-7000

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;v=Zynq-7000

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug949-vivado-design-methodology.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug1046-ultrafast-design-methodology-guide.pdf

http://japan.xilinx.com/support/documentation/dt_vivado_vivado2014-1.htm


付録 B 法的通知

法的通知 The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by a

pplicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED,

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erms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and support terms contained in a license issued

to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and l

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