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Vivado Design Suite チュートリアルIP インテグレーターを使用した IP サブシステムの設計UG995 (v2019.1) 2019 年 6 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

https://www.xilinx.com

https://japan.xilinx.com/bin/public/docSeeAllVersions?productType=DesignTools&documentId=UG995

改訂履歴次の表に、この文書の改訂履歴を示します。

セクション改訂内容2019 年 6 月 4 日バージョン 2019.1

資料全体 2019.1 リリース用にアップデート。

改訂履歴

UG995 (v2019.1) 2019 年 6 月 4 日 japan.xilinx.comIP インテグレーターを使用した IP サブシステムの設計 2

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Tutorials&docId=UG995&Title=Vivado%20Design%20Suite%20%26%2312481%3B%26%2312517%3B%26%2312540%3B%26%2312488%3B%26%2312522%3B%26%2312450%3B%26%2312523%3B%3A%20IP%20%26%2312452%3B%26%2312531%3B%26%2312486%3B%26%2312464%3B%26%2312524%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20IP%20%26%2312469%3B%26%2312502%3B%26%2312471%3B%26%2312473%3B%26%2312486%3B%26%2312512%3B%26%2312398%3B%26%2335373%3B%26%2335336%3B&releaseVersion=2019.1&docPage=2

目次改訂履歴..........................................................................................................................................................................2

第 1 章: IP サブシステムのデザイン.......................................................................................................... 4概要..................................................................................................................................................................................4チュートリアルデザインの概要.................................................................................................................................... 4チュートリアルデザインファイルの場所.................................................................................................................... 5ハードウェアおよびソフトウェア要件..........................................................................................................................5

第 2 章: 演習 1: IP インテグレーターを使用した IP サブシステムの設計..................... 6手順 1: プロジェクトの作成........................................................................................................................................... 6手順 2: IP インテグレーターデザインの作成............................................................................................................... 9手順 3: 外部接続作成.................................................................................................................................................... 12手順 4: IP のカスタマイズ............................................................................................................................................ 19手順 5: コネクションオートメーションの実行.......................................................................................................... 23手順 6: Concat および Constant ブロックを使用した信号管理................................................................................ 27手順 7: [Address Editor] ウィンドウの使用................................................................................................................32手順 8: デザインの検証................................................................................................................................................ 33手順 9: 最上位デザインの作成およびインプリメンテーション................................................................................. 34まとめ............................................................................................................................................................................ 39

付録 A: その他のリソースおよび法的通知.......................................................................................... 40ザイリンクスリソース................................................................................................................................................. 40Documentation Navigator およびデザインハブ...................................................................................................... 40参考資料........................................................................................................................................................................ 40お読みください: 重要な法的通知.................................................................................................................................41




第 1 章

IP サブシステムのデザイン概要

重要: このチュートリアルでは、Kintex®-7 ファミリのデバイスを使用します。デバイスファミリがインストールされていない場合は、Vivado® ツールをアップデートする必要があります。デザインツールまたはデバイスの追加の詳細は、『Vivado Design Suite ユーザーガイド: リリースノート、インストールおよびライセンス』 (UG973: 英語版、日本語版) を参照してください。ザイリンクス Vivado® Design Suite IP インテグレーターを使用すると、Vivado IP カタログコアから IP を追加し、デザインキャンバス上でインスタンシエートおよび接続して複雑なデザインを作成できます。デザインは、IP インテグレーターのデザインキャンバス GUI を使用してインタラクティブに作成できるほか、Tcl プログラミングインターフェイスを使用しても作成できます。デザインは通常、生産性を高めるため AXI インターフェイスレベルで構築されますが、デザインを細かく制御するにはポートレベルで調整することも可能です。このチュートリアルでは、IP インテグレーターを使用して、基本的な IP サブシステムデザインを構築する手順を順を追って説明します。最終的には、複数の IP を IP インテグレーターでインスタンシエートし、それらを接続して 1つの IP サブシステムデザインを作成しますが、このチュートリアルでは、まず IP インテグレーターの GUI を使用し、デザインにデザインルールチェック (DRC) を実行し、Vivado Design Suite で最上位デザインへデザインを統合します。それから最後に、デザインの合成およびインプリメンテーションを実行し、ビットストリームを生成します。ビデオ: Vivado Design Suite での IP インテグレーターの使用方法については、Vivado IP インテグレーターを使用したデザインをご覧ください。

チュートリアルデザインの概要このチュートリアルは、プロセッサベースではない 1 つの単純な IP インテグレーターデザインを使用します。このデザインには、複数のペリフェラル IP コアと、外部オンボードプロセッサに接続する AXI Interconnect コアが含まれています。ターゲットデバイスは Kintex-7 の xc7k325 です。チュートリアルを時間内に完了させ、データサイズを最小限に抑えるため、このチュートリアルではハードウェア要件が最小限の小型デザインが使用されています。ヒント: このチュートリアルデザインでは xc7k325 Kintex-7 がターゲットになっていますが、xc7a35 Artix®-7 デバイスなど、Vivado Design Suite の WebPACK バージョン用の別のパーツを選択することも可能です。どちらのデバイスを使用しても、チュートリアル結果は同じようになります。

第 1 章: IP サブシステムのデザイン


https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+install+guide

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+install+guide


https://japan.xilinx.com/video/hardware/designing-with-vivado-ip-integrator.html

https://japan.xilinx.com/video/hardware/designing-with-vivado-ip-integrator.html



チュートリアルデザインファイルの場所1. ザイリンクスウェブサイトからリファレンスデザインファイルをダウンロードします。2. top_ipi.xdc という名前のファイルをディレクトリに抽出します。このチュートリアルでは、ファイルを抽出

するディレクトリは <Extract_Dir> と記述されます。

ハードウェアおよびソフトウェア要件Vivado Design Suite のシステムとソフトウェア要件については、『Vivado Design Suite ユーザーガイド: リリースノート、インストールおよびライセンス』 (UG973: 英語版、日本語版) を参照してください。

第 1 章: IP サブシステムのデザイン


https://japan.xilinx.com/registration/sign-in.html?oamProtectedResource=wh%3Dwww.xilinx.com%20wu%3D%2Fmember%2Fforms%2Fdownload%2Fdesign-license.html%3Fcid%3D00729358-bf23-43a0-8653-b50a710da7fd%26filename%3Dug995-vivado-ip-subsystems-tutorial.zip%20wo%3D1%20rh%3Dhttps%3A%2F%2Fwww.xilinx.com%20ru%3D%252Fmember%252Fforms%252Fdownload%252Fdesign-license.html%20rq%3Dcid%253D00729358-bf23-43a0-8653-b50a710da7fd%2526filename%253Dug995-vivado-ip-subsystems-tutorial.zip

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+install+guide




第 2 章

演習 1: IP インテグレーターを使用したIP サブシステムの設計手順 1: プロジェクトの作成

1. Vivado® 統合設計環境 (IDE) を開きます。• Linux の場合は、Vivado チュートリアルデザインファイルのあるディレクトリに cd <Extract_Dir>/

Vivado_Tutorial で移動します。「Vivado」と入力して、Vivado Design Suite を起動します。• Windows の場合は、[スタート] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2019.x] をクリックして、Vivado Design Suite を起動します。または、Windows デスクトップにある [Vivado 2019.x] デスクトップアイコンをダブルクリックして VivadoIDE を起動します。

Vivado IDE の Getting Started ページには、次のように、既存プロジェクトを開いたり、プロジェクト作成や資料確認のためのリンクがあります。

注記: 使用しているコンピューターによっては、Vivado Design Suite がインストールされていても、[スタート] →[Xilinx Design Tools] とは表示されない可能性があります。

2. [Quick Start] で、[Create Project] をクリックします。3. New Project ウィザードが開きます。[Next] をクリックして、次に進みます。

第 2 章: 演習 1: IP インテグレーターを使用した IP サブシステムの設計




4. 次の図のように、[Project Name] で次のオプションを設定します。a. [Project name] フィールドに「project_ipi」と入力します。b. [Project location] にプロジェクトディレクトリ (<project_directory>) を入力します。

5. [Create project subdirectory] チェックボックスがオンになっていることを確認し、[Next] をクリックします。6. 次の図のように、[Project Type] で [RTL Project] をクリックし、[Next] をクリックします。





[Do not specify sources at this time] がオフになっていることを確認します。オンにした場合、次に示すその他のオプションは [Default Part] ページまで表示されません。

7. [Add Sources] ダイアログボックスでは次を設定します。a. [Target language] を [VHDL] または [Verilog] に設定します。b. [Simulator Language] を [Mixed] に設定します。

8. [Next] をクリックします。サブシステムデザインを作成するには、Vivado IP インテグレーターのデザインキャンバスを使用して後でソースを追加します。

9. [Add Constraints] ダイアログボックスで [Next] をクリックします。10. 次の図のように、[Default Part] ダイアログボックスでは次を設定します。

a. [Parts] をクリックします。b. [Family] で [Kintex-7] を選択します。c. [Speed] を [-2] に設定します。





11. 表にリストされているパーツの中から [xc7k325tffg900-2] を選択し、[Next] をクリックします。12. [New Project Summary] ダイアログボックスでプロジェクトサマリを確認します。13. [Finish] をクリックし、プロジェクトを作成します。新規プロジェクトが Vivado IDE で開きます。

手順 2: IP インテグレーターデザインの作成1. Flow Navigator で [Create Block Design] をクリックします。次の図のように [Create Block Design] ダイアログボックスが開きます。





2. [Create Block Design] ダイアログボックスで次のように設定します。a. [Design name] に「subsystem_1」と入力します。b. [Directory] を [<Local to Project>] に設定します。c. [Specify source set] を [Design Sources] に設定します。

3. [OK] をクリックします。Vivado IP インテグレーターにデバイスキャンバスが表示されます。このキャンバスで IP コアを統合させながら、複雑なサブシステムデザインをすばやく作成していきます。

4. ブロックデザインキャンバスの [Add IP] ボタンをクリックします。または、デザインキャンバスで右クリックし、コンテキストメニューから [Add IP] を選択します。

ヒント: IP カタログの横に [IP Details] を開くには、IP カタログウィンドウの下部に表示されるように、Ctrl-Q キーを押します。このウィンドウには、IP カタログで現在選択されている IP の詳細が表示されます。5. IP カタログの [Search] フィールドに「spi」と入力して、AXI Quad SPI を検索します。

6. [AXI Quad SPI] をクリックし、Enter キーを押します。または、IP カタログでこの IP をダブルクリックします。IP は、IP カタログから IP をブロックデザインキャンバスにドラッグアンドドロップしても追加できます。この場合、IP を検索して選択してから、ブロックデザインキャンバスにドラッグアンドドロップします。





AXI Quad SPI コアが IP インテグレーターのデザインキャンバスにインスタンシエートされます。

7. IP インテグレーターのデザインキャンバスを右クリックし、コンテキストメニューから [Add IP] をクリックします。

8. IP カタログの [Search] フィールドに「IIC」と入力します。9. [AXI IIC] をダブルクリックするか、Enter キーを押して、この IP をインスタンシエートします。10. [Add IP] コマンドを使用して、次の IP コアをインスタンシエートします。

• AXI UART Lite

• AXI Block RAM (BRAM) Controller

• AXI Interrupt Controller (INTC)

• AXI Interconnect

IP インテグレーターのキャンバスは次のようになるはずです。キャンバスに配置されるブロックの位置は相対的なので、この図とは若干異なる可能性があります。





手順 3: 外部接続作成ここまでで、オンボードプロセッサなどの外部マスターを介してアクセスできる AXI スレーブを複数インスタンシエートしました。これらのスレーブを制御する外部マスターに接続するには、AXI Interconnect の S00_AXI インターフェイスピンを外部ポートに接続します。インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が含まれます。これらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェイスが識別できるようになり、1 つの手順で自動的に複数の接続が実行されます。インターフェイスピンおよびポートの詳細は、『Vivado Design Suite ユーザーガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版) を参照してください。1. AXI Interconnect の S00_AXI インターフェイスピンを右クリックし、コンテキストメニューから [Create

Interface Port] をクリックします。



https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf



次の図のように [Create Interface Port] ダイアログボックスが開きます。





2. デフォルト設定のまま、[OK] をクリックします。これで、Vivado IP インテグレーターにより、外部 S00_AXI インターフェイスポートがサブシステムデザインに追加され、AXI Interconnect コアの S00_AXI インターフェイスピンにこのポートが自動的に接続されます。AXI Interconnect で、[Create Port] コマンドを使用して、外部ポートにクロックおよびリセットピンを接続します。これらはインターフェイスピンではないので、インターフェイスポートに接続する必要がありません。

3. 次の図のように、AXI Interconnect の ACLK ピンを右クリックし、[Create Port] をクリックします。





4. [Create Port] ダイアログボックスで [Frequency (MHz)] を 200 に設定し、それ以外の設定はデフォルト値のままにします。

5. [OK] をクリックします。





6. AXI Interconnect の ARESETN ピンを右クリックし、[Create Port] をクリックします。次の図のように [Create Port] ダイアログボックスが開きます。

7. [Polarity] を [Active Low] に設定します。8. デフォルト設定のまま、[OK] をクリックします。





重要: IP インテグレーターでは、ブロックデザインに入力される外部リセットはクロックに非同期のリセットとして処理されます。デザインのタイミングを満たしやすくするには、IP サブシステムのクロックドメインと外部リセットを常に同期化させる必要があります。リセットと同期化させるには、プロセッサシステムリセットブロック (proc_sys_reset) を使用できます。プロセッシングシステムリセットはソフト IP で、入力で数多くのリセットコンディションを処理し、出力で適切なシステムリセット信号を生成します。ただし、クロックおよびリセットがブロックデザインの外部入力で、リセット信号がクロックに外部で同期する場合は、関連クロックをリセットに関連付ける必要があります。この場合、プロセッシングシステムリセットブロックは不要です。

9. [ACLK] ポートをダブルクリックして、[Customize Port] ダイアログボックスを開きます。10. クロックは通常はバスインターフェイスに関連付けられています。このケースでは、このクロックピンを

S00_AXI インターフェイスに関連付けることができます。[Associated Busif] フィールドで「S00_AXI」と入力します。

11. [Associated Reset] フィールドを ARESETN に設定します。12. [OK] をクリックします。ダイアログボックスは次の図のようになります。

これで、AXI クロックおよびリセットネットを、AXI Interconnect の残りのマスターおよびスレーブのクロックおよびリセットに接続できます。

13. カーソルを AXI Interconnect の S00_ACLK ピンの上にかざします。注記: カーソルの形が鉛筆に変わり、そのピンから接続が可能であることが示されます。ここでマウスのボタンを押し、S00_ACLK ピンの接続を開始します。

14. 次の図に示すように、S00_ACLK ピンから ACLK ポートまで、カーソルをドラッグします。





ヒント: 接続するときは、マウスのボタンを押したまま S00_ACLK ピンから ACLK ポートまでカーソルをドラッグする必要があります。接続ワイヤをドラッグすると、ACLK ポートに緑色のチェックマークが表示されますが、これは接続が有効であることを示しています。Vivado IP インテグレーターでは、ピンとポートをインタラクティブに接続するときに、サブシステムデザイン内の可能な接続ポイントがすべてハイライトされます。

15. マウスのボタンを放すと、次の図のように、Vivado IP インテグレーターで、S00_ACLK ピンが ACLK ポートに接

続されます。16. 上記の手順を繰り返し、M00_ACLK および M01_ACLK を ACLK ポートに接続します。

AXI Interconnect への接続は、次の図のようになっているはずです。

同様に、ARESETN ポートにすべてのマスターおよびスレーブのリセットピンを接続します。17. 次の図に示すように、S00_ARESETN ピンをクリックし、マウスのボタンを押したまま ARESETN ポートまで、カーソルをドラッグします。





18. マウスのボタンを放して接続します。19. 上記の手順を繰り返して、AXI Interconnect の M00_ARESETN および M01_ARESETN ピンを ARESETN ポートに

接続します。

手順 4: IP のカスタマイズ1. [AXI Interconnect] コアをダブルクリックして、次の図のように [Re-Customize IP] ダイアログボックスを開きます。





2. [Top Level Settings] タブで [Number of Master Interfaces] のプルダウンメニューから 5 を選択します。3. それ以外の設定はすべてデフォルトのままにし、[OK] をクリックします。次の図のように、Vivado IP インテグレーターで、AXI Interconnect が再カスタマイズされ、マスターインターフェイスの数が 5 に変更され、これらの新しいマスターインターフェイスをサポートするのに必要なクロックおよびリセットが追加されます。





4. すべての新しいクロックを ACLK ポートに、新しいリセットを ARESETN ポートに接続します。これで、AXI Interconnect に 5 つのスレーブ IP コアを接続できます。

5. AXI BRAM Controller の S_AXI インターフェイスを AXI Interconnect の M00_AXI インターフェイスに接続します。





6. AXI BRAM Controller の s_axi_aclk および s_axi_aresetn ピンを ACLK および ARESETN ポートに接続します。次の図のように接続してください。

7. 同じ手順を繰り返して、デザイン内の残りのスレーブ IP コアを AXI Interconnect に接続します。ヒント: IP スレーブの S_AXI インターフェイスピンと AXI Interconnect の M_AXI インターフェイスピンの間の接続はどんな順序でもかまいません。8. バナー上部にあるメニューの [Regenerate Layout] をクリックします。

IP インテグレーターのデザインキャンバスは、次の図のようになるはずです。





この時点で、IP インテグレーターのサブシステムデザインを保存します。9. メインメニューから [File] → [Save Block Design] をクリックします。

手順 5: コネクションオートメーションの実行この時点で、サブシステムデザインを外部接続する必要のある出力インターフェイスピンがまだいくつかあります。たとえば、次のようなピンです。• AXI UART Lite の UART インターフェイス• AXI Quad SPI の SPI_0 インターフェイス• AXI IIC の IIC インターフェイスまた、AXI BRAM Controller が Block Memory Generator に接続されていない点に留意してください。IP インテグレーターには、一部の接続を自動化するため、設計アシスタンス機能があります。現在のサブシステムデザインの場合、コネクションオートメーションを使用して、UART、SPI、IIC インターフェイスを外部ポートに接続できます。設計アシスタンス機能を使用して、Block Memory Generator を BRAM Controller に接続することもできます。





1. デザインキャンバス上部にあるバナーの [Run Connection Automation] リンクをクリックします。

[Run Connection Automation] ダイアログボックスが開きます。2. 次の図に示すように、[All Automation (10 out of 10 selected)] を選択します。これで、自動接続するためのすべての外部インターフェイスおよび BRAM Controller が選択されます。

3. 次の図のように、インターフェイスを選択し、ツールで実行されるオートメーションの詳細および選択されたインターフェイスの接続に必要なオプションを確認します。





4. [OK] をクリックします。5. 次の図のように、すべての外部インターフェイスは I/O ポートに接続され、BRAM Controller は Block Memory

Generator に接続されます。

6. 新しく追加した spi_rtl_0 ポートを右クリックし、[External Interface Properties] コマンドをクリックします。必要であれば、[External Interface Properties] ウィンドウで、ポート名を変更できます。Vivado IP インテグレーターの機能を使用すると、コネクションオートメーションを実行したときにポート名が自動的に割り当てられます。今のところはポート名を spi_rtl_0 のままにしておきます。

7. AXI Quad SPI の ext_spi_clk ピンを右クリックし、[Create Port] をクリックします。次の図に示す [Create Port] ダイアログボックスが開きます。





8. まだ設定されていない場合は、[Frequency (MHz)] を 100 に設定し、[OK] をクリックします。9. [Regenerate Layout] ボタンをクリックし、サブシステムデザインを再描画します。最適化されたデザインレイアウトは次の図のようになるはずです。





手順 6: Concat および Constant ブロックを使用した信号管理

ここでは、個々の割り込み信号を 1 つのバスに連結させるため、さまざまな IP スレーブの割り込み信号をザイリンクスの Concat ブロックを介して割り込みコントローラーに接続します。Concat ブロックは、複数の入力を 1 つのバス出力にまとめるための汎用ブロックです。割り込みコントローラーの入力にはバスが必要なので、異なる AXI スレーブコアからの個々の割り込み信号を 1 つのバスにまとめる必要があります。1. デザインキャンバスを右クリックし、コンテキストメニューから [Add IP] をクリックします。2. [Search] フィールドに「concat」と入力して、ザイリンクス Concat ブロックを検索し、このコアをダブルクリックします。次の図のように、ザイリンクス Concat コアが IP インテグレーターのデザインキャンバスにインスタンシエートされます。





3. [Concat] ブロックを右クリックし、[Customize Block] をクリックします。次の図に示すように [Re-customize IP] ダイアログボックスが開きます。

4. [Number of Ports] を 4 に変更し、[In0 Width] フィールドでマウスをクリックし、この変更を反映させます。新しく設定した入力ポートの数を反映させるため、ダイアログボックスがアップデートされます。さまざまなスレーブ IP ブロックの割り込みポートを割り込みコントローラーに接続するには、ポートが 3 つ必要です。4 番目のポートは、Constant ブロックを使用して信号を High または Low に接続するために使用します。

5. [OK] をクリックします。割り込みバスを作成するため、Concat ブロックに AXI スレーブの割り込み信号を接続します。

ヒント: バスから信号を引き出すには、CONCAT ブロックではなく、スライスブロックを使用します。6. カーソルを AXI UART Lite の interrupt ピンの上にかざします。注記: カーソルの形が鉛筆に変わり、そのピンから接続が可能であることが示されます。

7. 次の図のように interrupt ピンから Concat ブロックの input ピンまで、カーソルをドラッグします。接続ワイヤをドラッグすると、入力ポートに緑色のチェックマークが表示され、接続が有効であることを示します。

8. マウスのボタンを放すと、次の図のように、Vivado IP インテグレーターで選択したピンが接続されます。





9. 同じ方法で、Concat ブロックの入力ピンに AXI IIC ブロックと AXI Quad SPI ブロックの割り込みピンを接続します。

この時点で、割り込み信号は Concat ブロックに接続されていますが、入力ピンが 1 つ接続されずに残っています。このブロックを再カスタマイズして、必要な数の入力のみを含めることができますが、このチュートリアルでは、Constant ブロックを使用して、この余分の入力を接続します。

10. デザインキャンバスで右クリックし、[Add IP] をクリックします。IP カタログが開きます。

11. [Search] フィールドに「cons」と入力して、ザイリンクス Constant ブロックを検索し、このコアをダブルクリックします。ザイリンクスの Constant ブロックがサブシステムデザインにインスタンシエートされます。

12. このブロックは Concat ブロックの近くに配置したほうがよいので移動させます。13. Constant ブロックの出力ピンから、カーソルをクリックしてドラッグし、Concat ブロックの未接続の 4 番目の入力ピンに接続します。接続ワイヤをドラッグすると、入力ピンに緑色のチェックマークが表示され、接続が有効であることを示します。

14. マウスのボタンを放すと、次の図のように、Vivado IP インテグレーターで選択したピンが接続されます。さまざまな AXI スレーブの割り込みピンをダブルクリックすると、これらのピンがデフォルトでアクティブ Highになっていること、または立ち上がりエッジでトリガーされるようになっていることが確認できます。このケースでは、不要な割り込みを防ぐため、Concat ブロックの 4 番目の入力の接続に Constant ブロックを使用する必要があります。





15. [Constant] ブロックをダブルクリックし、再カスタマイズします。次の図に示すように [Re-customize IP] ダイアログボックスが開きます。

16. [Const Val] フィールドに 0 と入力し、[OK] をクリックします。

Concat ブロックの 4 番目の入力はもうフロート状態ではありません。これで、Concat ブロックで連結させた割り込み信号を割り込みコントローラーに接続できます。

17. Concat ブロックの出力ピン dout[3:0] をクリックし、マウスをドラッグし、Interrupt Controller ブロックのintr[0:0] ピンに接続します。

18. [Regenerate Layout] ボタンをクリックし、サブシステムデザインを再描画します。最適化されたデザインレイアウトは次の図のようになるはずです。





注記: 割り込みコントローラーの割り込み信号の 1 ビットのバス幅が、Concat ブロックの 4 ビットの信号幅と異なっています。Vivado ツールでは、検証中にこれが自動修正されます。

ヒント: 割り込みコントローラーブロックをインスタンシエートする場合、割り込みポートはデフォルトで 1 ビットになっています。デザイン検証中、パラメーター伝搬により、出力信号の幅は Concat ブロックから割り込みコントローラーの入力信号に渡され、割り込みコントローラーのポート幅が自動的に変更されます。19. 割り込みコントローラーの [interrupt] ピンを右クリックし、コンテキストメニューから [Make External] をクリックします。これで、IP サブシステムデザインの外にある出力ポート (たとえばプロセッサ) に割り込み出力ピンが接続されます。割り込みコントローラーの割り込みにはすべて、Concat ブロックに接続された順序に基づいて決められた優先順位があります。割り込みバスのビット 0 が最優先されます。割り込みポートが High またはアクティブになると、どのスレーブが割り込みを引き起こしているのかがプロセッサにより判断されます。複数の割り込みがある場合は、優先順位に従って処理されます。

20. メインメニューから [File] → [Save Block Design] をクリックします。





手順 7: [Address Editor] ウィンドウの使用さまざまなメモリマップドのマスターおよびスレーブインターフェイスがありますが、IP インテグレーターでは、業界標準の IP-XACT データフォーマットに従って、エンドポイントのマスターおよびスレーブのメモリ要件および機能を取り込みます。このセクションでは、IP インテグレーターモデルによるメモリマップドスレーブの情報処理方法の概要を説明します。マスターインターフェイスにはアドレス空間、または address_space オブジェクトがあります。スレーブインターフェイスには、関連付けられているマスターのアドレス空間にスレーブをマップするためのメモリマップと呼ばれるaddress_space コンテナーがあります。通常は、これらのメモリマップの名前は、S_AXI など、スレーブインターフェイスピンと同じ名前が付けられます (必ず同じにする必要はありません)。各スレーブインターフェイスピンのメモリマップには、アドレスセグメントまたは address_segment オブジェクトが含まれます。これらのアドレスセグメントは、そのスレーブのアドレスデコードウィンドウに対応します。通常AXI4-Lite スレーブインターフェイスには、アドレス範囲を表すアドレスセグメントが 1 つしかありません。ブリッジのように、スレーブの中には複数のアドレスセグメントが含まれているもの、または各アドレスデコードウィンドウに複数のアドレスが含まれるものがあります。スレーブをマスターアドレス空間にマップすると、マスターの address_segment オブジェクトが作成され、スレーブのアドレスセグメントがマスターにマップされます。Vivado IP インテグレーターでは、デザインのすべてのスレーブに対してアドレスを自動的に割り当てることができますが、[Address Editor] ウィンドウを使用してアドレスを手動で割り当てることもできます。[Address Editor] ウィンドウにはスレーブのアドレスセグメントが表示され、それらをマスターのアドレス空間にマップできます。ヒント: サブシステムデザインにバスマスターとして機能する IP ブロックが含まれている場合は、[Address Editor]ウィンドウのみが表示されます。このチュートリアルデザインでは、AXI Intetconnect を介して接続している外部プロセッサがバスマスターです。1. [Address Editor] ウィンドウをクリックし、デザイン内のすべてのスレーブのメモリマップを表示します。注記: [Address Editor] ウィンドウが表示されていない場合は、メインメニューから [Window] → [Address Editor]コマンドをクリックして、このウィンドウを開きます。

2. [Address Editor] ウィンドウの中で右クリックし、[Auto Assign Address] をクリックします。このコマンドにより、スレーブアドレスセグメントがマスターアドレス空間にマップされるので、マスターにアドレスセグメントが作成されます。自動生成されたアドレスは、対応する列をクリックし、値を変更すれば、後で変更できます。





または、デザインキャンバス上部の [Auto Assign Address] ボタンをクリックし、アドレスを自動的に割り当てます。[Auto Assign Address] ダイアログボックスが表示されます。

3. [OK] をクリックします。[Address Editor] ウィンドウは次の図のようになっているはずです。

4. AXI BRAM Controller コアのアドレスセグメントのサイズを変更します。[Range] 列をクリックし、ドロップダウンリストから [64K] を選択します。

5. IP インテグレーターのデザインキャンバスに戻るには、[Diagram] ウィンドウをクリックします。

手順 8: デザインの検証1. IP インテグレーターデザインキャンバス上部のメニューで [Validate Design] ボタンをクリックして、IP サ

ブシステムのデザインルールチェック (DRC) を実行します。[Validate Design] ダイアログボックスが開き、エラーもなく検証が完了するはずです。

2. [OK] をクリックします。3. Interrupt Controller ブロックの割り込みバス幅を確認します。

次の図に示すように、このバス幅は、Concat ブロックからのバス信号の幅に一致している点に留意してください。パラメーターが伝搬されると、必要に応じて、サブシステムを介してバス幅が伝搬されます。





この時点で、IP インテグレーターのサブシステムデザインをもう一度保存します。4. メインメニューから [File] → [Save Block Design] コマンドをクリックします。

手順 9: 最上位デザインの作成およびインプリメンテーション

IP サブシステムデザインが完了し検証されたので、次は、最上位の HDL デザインに含める必要があります。サブシステムデザインは最上位デザインにモジュールまたはブロックとして含めることができますし、最上位デザインの唯一のブロックにすることも可能です。どちらの場合も、サブシステムデザインの HDL ファイルを生成する必要があります。1. [Sources] ウィンドウで最上位のサブシステムデザイン [subsystem_1] を右クリックし、[Generate Output

Products] をクリックします。このコマンドにより、サブシステムデザインで使用されている IP コアのソース、および関連制約ファイルが生成されます。





次の図に示すように、[Generate Output Products] ダイアログボックスが開き、サブシステムデザインに関連付けられているさまざまな出力ファイルが再生成されます。Vivado IP インテグレーターでは、ブロックデザインの合成方法を選択できます。[Synthesis Options] には次の 3つのオプションがあります。• [Globals]: ブロックデザインをアウトオブコンテキストブロックとしてではなく、最上位プロジェクトの一部として合成します。

• [Out of context per IP]: ブロックデザインの各 IP を個別に、アウトオブコンテキストのブロックデザインまたは最上位デザインとして合成します。こうすると、各 IP が不必要に合成されるのを防ぐことができますが、アップデートするときは、各 IP をアップデートして再合成する必要があります。

• [Out-of-context per Block Design]: 一度にブロックデザイン全体を合成しますが、グローバルデザインまたは最上位デザインからはアウトオブコンテキストで合成されます。こうすると、最上位デザイン合成時にブロックデザインが不必要に合成されるのを防ぐことができますが、その中に含まれる IP がアップデートされると、ブロックデザインをアップデートし、再合成する必要があります。

2. デフォルト設定の [Out of context per IP] をそのまま使用します。3. [Generate] をクリックして、すべての出力ファイルの生成します。または、Flow Navigator で、IP インテグレーターのドロップダウンリストの下にある [Generate Block Design] をクリックします。[Generate Output Products] ダイアログボックスが開くので、生成する出力ファイルを確認します。

4. [OK] をクリックします。





5. 次の [Design Runs] ウィンドウに示すように、デザイン内の各 IP のアウトオブコンテキスト (OOC) run が実行されます。OOC run が完了するまで数分かかる場合があります。

6. [Sources] ウィンドウで OOC run が完了したら、最上位のサブシステムデザイン [subsystem_1] を右クリックし、[Create HDL Wrapper] をクリックします。

[Create HDL Wrapper] ダイアログボックスが開きますが、ここには 2 つのオプションがあります。• [Copy generated wrapper to allow user edits]:

ラッパーファイルを変更する場合は、このオプションを選択します。ブロックデザインは、プロジェクト全体のサブセットであることが一般的です。そのような場合は、ラッパーファイルを変更して、そのラッパーでほかのデザインコンポーネントをインスタンシエートする必要があります。ブロックデザインの I/O インターフェイスが何らかの方法で変更になると、その変更を反映させるため、ラッパーファイルを手動でアップデートする必要があります。この方法で作成されたラッパーファイルは、<project_name>.srcs/sources_1/imports/hdl ディレクトリに書き込まれます。





• [Let Vivado manage wrapper and auto-update]: Vivado IDE で必要に応じてラッパーファイルを生成およびアップデートする必要がある場合は、このオプションを選択します。この方法で作成されたラッパーファイルは、ブロックデザインの出力ファイルが生成されるたびに、最新の変更を反映させるために、自動的にアップデートされます。ラッパーファイルは、<project_name>.srcs/sources_1/bd/<bd_name>/hdl ディレクトリに保存されます。

7. 次の図のように、デフォルトのオプションである [Let Vivado manage wrapper and auto-update] を選択します。

8. [OK] をクリックします。Vivado IDE で、subsystem_1 ブロックデザインの最上位 HDL ラッパーが作成され、デザインソースに追加されます。最上位 HDL ソースがプロジェクトに追加されたので、次は、インプリメンテーションの前に、プロジェクトにデザイン制約を追加する必要があります。

9. Flow Navigator で [Add Sources] をクリックします。10. [Add or Create Constraints] オプションを選択し、[Next] をクリックします。

次の図に示すように、[Add Sources] ダイアログボックスが表示されます。

11. [Add or Create Constraints] ダイアログボックスでをクリックします。[Add Files] を選択するか、[AddFiles] ボタンをクリックします。





[Add Constraints Files] ダイアログボックスが開きます。12. <Extract_Dir> ディレクトリにある [top_ipi.xdc] ファイルを選択し、[OK] をクリックします。13. [Add or Create Constraints] ダイアログボックスで、[Copy constraints files into project] がオンになっていることをクリックします。

14. [Finish] をクリックし、制約をプロジェクトに追加します。これで最上位デザインの合成、インプリメンテーション、ビットストリーム生成が実行できるようになります。

15. Flow Navigator で [Generate Bitstream] をクリックします。1 回のクリックで、合成、インプリメンテーション、ビットストリーム生成に必要な手順がすべて実行されます。次の図のように [No Implementation Results Available] ダイアログボックスが開きます。

16. [Yes] をクリックします。17. [Launch Runs] ダイアログボックスでは、run 実行のためのさまざまなオプションを指定できます。18. [OK] をクリックします。





19. Vivado Design Suite でビットストリームが生成されると、次の図のように、[Bitstream Generation Completed] ダイアログボックスが開きます。

20. [OK] をクリックします。21. [Timing] ウィンドウが次のようになっていることをチェックし、デザインでタイミングが満たされていることを

確認します。

ヒント: タイミングサマリには、デザインのプライマリ入力および出力ポートの入力および出力遅延がないことに関連した警告もレポートされます。その場合は、set_input_delay および set_ouptut_delay コマンドを使用して、デザイン制約としてこれらの遅延を追加できます。入力および出力遅延の設定の詳細は、『Vivado Design Suiteユーザーガイド: 制約の使用』 (UG903: 英語版、日本語版) のこのセクションを参照してください。

まとめこのチュートリアルでは、一般的なペリフェラルおよびローカルメモリコアをインスタンシエートし、AXIInterconnect を介してそれらを接続しながら、単純な IP インテグレーターサブシステムデザインを作成しました。完成したサブシステムデザインを最上位 HDL デザインに追加して、Vivado Design Suite でインプリメンテーションできる状態にしました。このチュートリアルでは、Vivado IP インテグレーターのさまざまな機能を実際に使用し、その基本を理解しました。



https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug903-vivado-using-constraints.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug903-vivado-using-constraints.pdf

https://japan.xilinx.com/support/documentation/sw_manuals/xilinx2018_3/ug903-vivado-using-constraints.pdf#nameddest=xConstrainingIODelay



付録 A

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参考資料このガイドの補足情報は、次の資料を参照してください。1. 『Vivado Design Suite ユーザーガイド: リリースノート、インストールおよびライセンス』 (UG973)

付録 A: その他のリソースおよび法的通知


https://japan.xilinx.com/support

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.1;t=vivado+install+guide



2. 『Vivado Design Suite ユーザーガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

3. 『Vivado Design Suite ユーザーガイド: 制約の使用』 (UG903)

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、(1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する) ものとします。また、(2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

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付録 A: その他のリソースおよび法的通知




https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.1;d=ug903-vivado-using-constraints.pdf

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