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Vivado Design Suite ユーザーガイド

高位合成

UG902 (v2015.3) 2015 年 9 月 30 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2015 年 9 月 30 日 2015.3 第 1 章「高位合成」 : 「新規合成プロジェクトの作成」に GCC ウェブサイトのリンクを追加、 SystemC デザインのテストベンチヘッダーファイルに関する注記を追加、「RTL の検証」に開始間隔の計算に関する情報を追加、表 1-3 に DCP ファイルの HDL ラッパーに関する情報を追加、「半精度浮動小数点データ型」を追加、表 1-16 の sqrt にハーフデータタイプを追加、「AXI4-Lite インターフェイスでのクロックおよびリセットの制御」を追加、「AXI4 マスターインターフェイス」 ,をアップデート、「AXI4 インターフェイスのアドレスオフセットの制御」、「DATAFLOW 最適化の制限」のコード例をアップデート、表 1-28に新しいコアを追加、表 1-29 に ROM_nP_BRAM および ROM_nP_LUTRAM に関する情報を追加、「ハードウェアコアの制御」の 3 段パイプライン乗算器のコード例をアップデート、「C/RTL 協調シミュレーションの使用」の [Dump Trace] オプションをアップデート、「RTL シミュレーションの解析」を追加、「C/RTL 協調シミュレーションのデバッグ」を追加、表 1-33 に DCP ファイルの HDL ラッパーに関する情報を追加第 2 章「高位合成の C ライブラリ」 : 「メモリウィンドウバッファー」のコード例をアップデート、「線形代数関数の最適化」を追加

第 3 章「高位合成コーディングスタイル」 : 「配列」のコード例をアップデート、「float および double 型」に『Vivado HLS を使用した浮動小数点デザイン』 (XAPP599) のリンクを追加

第 4 章「高位合成リファレンスガイド」 : 「cosim_design」から port_hier 設定を削除、「set_directive_interface」に -bundle オプションを追加、「ブロックレベル I/O プロトコル」をアップデート、「ポートレベル I/O プロトコル」をアップデート、「hls::CornerHarris」の説明をアップデート

図 1-13、、図 1-14、図 1-45、図 4-6、図 4-7、図 4-8、図 4-9、図 4-10、図 4-11、図 4-12、図 4-13、および図 4-14 をアップデート

高位合成 japan.xilinx.com 2UG902 (v2015.3) 2015 年 9 月 30 日

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG902&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20%26%2339640%3B%26%2320301%3B%26%2321512%3B%26%2325104%3B%20%28UG902%29&releaseVersion=2015.3&docPage=2

2015 年 4 月 1 日 2015.1 ガイド全体で OpenCL™ C 合成およびシミュレーションへのリファレンスを追加し、SystemC シミュレーションへのリファレンスを削除第 1 章「高位合成」 : OpenCL C に関する情報を「Vivado HLS の理解」に追加、「OpenCLAPI C カーネル合成」を追加、「新規合成プロジェクトの作成」に C 階層に関する注記を追加、「C 合成結果の解析」に SSI テクノロジーデバイスに関する情報を追加、「最適化指示の適用」をアップデート、「サンプルデザインおよび参考資料」をアップデート、「パイプライン演算」のコード例をアップデート、「下位関数の合成」のコード例をアップデート、「DSP 関数」を追加、表 1-21 に DDS IP 情報を追加、「インターフェイス合成および OpenCLAPI C」を追加、「インターフェイスの指定」をアップデート、「手動のインターフェイス設定」をアップデート、「C ドライバーファイル」に例を追加、「AXI4 マスターインターフェイス」をアップデート、「64 ビットアドレス機能のある AXI4 インターフェイスを作成」を追加、「SSI テクノロジーデバイスを使用したインターフェイスの管理」を追加、 updateddefault to onehot in 「RTL 出力」のデフォルトを onehot にアップデート、「ループの自動パイプライン」に config_compile pipeline_loops オプションに関する注記を追加、「DATAFLOW 最適化の制限」をアップデート、表 1-27 をアップデート、表 1-29 をアップデート、「論理演算式の最適化」をアップデート、「RTL シミュレータのサポート」をアップデート、「C/RTL 協調シミュレーションの使用」に [Compiled Library Location] を追加第 2 章「高位合成の C ライブラリ」 : 「任意精度固定小数点データ型」をアップデート、「HLS math ライブラリの精度」をアップデート、表 2-17 をアップデート、表 2-18 に DDSIP 情報を追加、「FFT のランタイムコンフィギュレーションとランタイムステータス」へmax_nfft およびオーバーフローステータスに関する注記を追加、 filter_type に hilbert_filterを含めるように表 2-22 をアップデート、「DDS IP ライブラリ」を追加、「HLS DSP ライブラリ」を追加.第 3 章「高位合成コーディングスタイル」 : 「OpenCL API C テストベンチ」を追加、「任意精度データ型」を追加、「union」のサポートされない項目のリストをアップデート第 4 章「高位合成リファレンスガイド」 : 「set_directive_interface」をアップデート、「HLS線形代数関数」から hls_ from 関数名を削除、「cholesky_inverse」をアップデート、「qr_inverse」をアップデート、「HLS DSP ライブラリ関数」を追加、「定数 ( リテラル) からの初期化および代入」のコード例をアップデート、「三項演算子」を追加、「範囲選択」のコード例をアップデート

図 1-4、、図 1-7、図 1-10、図 1-13、図 1-24、図 1-25、図 1-26、図 1-31、図 1-36、図 1-77、図 1-83、および図 4-7 をアップデート

日付バージョン改訂内容



目次

第 1章 : 高位合成C ベースの FPGA デザインの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6Vivado HLS の理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11Vivado HLS の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18Vivado HLS UltraFast 設計手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64インターフェイスの管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131デザイン最適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168RTL 検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211RTL デザインのエクスポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

第 2章 : 高位合成の C ライブラリVivado HLS の C ライブラリの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227任意精度データ型ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227HLS ストリームライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241hls_math ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247HLS ビデオライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255HLS IP ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268HLS 線形代数ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287HLS DSP ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

第 3章 : 高位合成コーディングスタイルコーディングスタイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305サポートされない C コンストラクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305C テストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318ループ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319配列 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328データ型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335C++ クラスおよびテンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360アサート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367SystemC の合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

第 4章 : 高位合成リファレンスガイドコマンドリファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390GUI リファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447インターフェイス合成リファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451AXI4-Lite スレーブの C ドライバーのリファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466HLS ビデオ関数ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479HLS 線形代数関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529HLS DSP ライブラリ関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536C の任意精度型. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551



C++ の任意精度型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562C++ の任意精度固定小数点型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577SystemC 型と Vivado HLS 型の比較. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

付録 A : その他のソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604



第 1章

高位合成

C ベースの FPGA デザインの概要ザイリンクスの Vivado® HLS (高位合成) ツールでは、 C 仕様がレジスタトランスファーレベル (RTL) インプリメンテーションに変換され、ザイリンクスのフィールドプログラマブルゲートアレイ (FPGA) に合成されます。 C 仕様は C、 C++、 SystemC、または Open Computing Language (OpenCL™) API C カーネルで記述できます。 FPGA では従来のプロセッサよりもパフォーマンス、コスト、消費電力に優れた大規模な並列アーキテクチャが提供されます。本章では、高位合成の概要について説明します。

注記 : FPGA アーキテクチャおよび Vivado HLS の基本的な概念については、『Vivado 高位合成を使用した FPGA デザインの概要』 (UG998) [参照 1] を参照してください。

高位合成の利点

ハードウェアドメインとソフトウェアドメインをつなぐ役割のある高位合成を使用すると、次のような利点があります。

• ハードウェア設計者にとっては生産性の改善

ハードウェア設計者は高い抽象度で記述しても、高パフォーマンスのハードウェアを作成できます。

• ソフトウェア設計者にとってはシステムパフォーマンスの改善

ソフトウェア開発者は、新しいコンパイルターゲット (FPGA) でアルゴリズム内の計算が集中しているパーツを加速できます。

高位合成設計手法を使用すると、次が実行できます。

• C レベルでアルゴリズムを開発

開発時間がかかるレベル (インプリメンテーションの詳細から抽出) で記述

• C レベルで検証

デザインの演算が正しいかどうかを従来のハードウェア記述言語よりもすばやく検証

• 最適化指示子を使用して C 合成プロセスを制御

特定の高パフォーマンスハードウェアインプリメンテーションを作成

• 最適化指示子を使用して C ソースコードから複数のインプリメンテーションを作成

設計空間から最適なインプリメンテーションが見つけやすくなる

• 可読でポータブルな C ソースコードを作成

C ソースを別の FPGA デバイスにターゲット変更したり、新しいプロジェクトに取り込むことができます。



第 1 章 : 高位合成

高位合成の基礎

高位合成には、次の段階が含まれます。

• スケジュール

各クロックサイクルでどの演算が実行されるかは、次に基づいて決まります。

° クロックサイクルの長さまたはクロック周波数

° 演算が終了するまでにかかる時間 (ターゲットデバイスで定義)

° ユーザー別の最適化指示子

クロック周期が長い場合や、より高速な FPGA がターゲットの場合、 1 つのクロックサイクル内でより多くの演算が終了できるので、すべての演算が 1 クロックで終了することもあります。反対に、クロック周期が短い場合やターゲットデバイスの速度が遅い場合は、高位合成で自動的に演算がより多くのクロックサイクルで終了するようにスケジュールされます。また、演算の中にはマルチサイクルリソースとしてインプリメントする必要のあるものもあります。

• バインド

どのハードウェアリソースがスケジュールされた各演算をインプリメントするのかを決定します。最適なソリューションをインプリメントするため、高位合成ではターゲットデバイスに関する情報が使用されます。

• 制御ロジックの抽出

制御ロジックを抽出して、 RTL デザインで演算を順序付ける有限ステートマシン (FSM) を作成します。

高位合成では、 C コードが次のように合成されます。

• 最上位関数の引数は RTL の I/O ポートに合成

• C 関数は RTL 階層のブロックに合成

C コードに下位関数の階層が 1 つ含まれる場合、最終的な RTL デザインには、元の C 関数の階層と 1:1 で対応するモジュールまたはエンティティの階層が含まれます。関数のすべてのインスタンスが同じ RTL インプリメンテーションまたはブロックを使用します。

• C 関数のループはデフォルトで閉じた状態で維持

ループが閉じられている場合、合成ではループの反復 1 回分のロジックが作成され、 RTL デザインでシーケンス内のループの反復ごとにこのロジックが実行されるようになります。最適化指示子を使用すると、ループを展開できるので、反復が並列で実行されるようにできます。

• C コードの配列は最終的な FPGA デザインではブロック RAM に合成

配列が最上位関数インターフェイスにある場合は、高位合成でその配列がデザイン外のブロック RAM にアクセスするためのポートとしてインプリメントされるようになります。

高位合成では、デフォルトビヘイビアー、制約および指定された最適化指示子に基づいて最適なインプリメンテーションが作成されます。最適化指示子を使用すると、内部ロジックと I/O ポートのデフォルトビヘイビアーを変更および制御できるので、同じ C コードからさまざまなハードウェアインプリメンテーションを生成できます。

デザインが要件を満たしているかどうか判断するには、高位合成で生成された合成レポートのパフォーマンスメトリクスを確認してください。レポートを解析すると、最適化指示子を使用してインプリメンテーションをさらに改良できます。合成レポートには、次のパフォーマンスメトリクスに関する情報が含まれます。

• エリア : ルックアップテーブル (LUT)、レジスタ、ブロック RAM、 DSP48 など、 FPGA で使用可能なリソースに基づいたデザインをインプリメントするのに必要なハードウェアリソースの量

• レイテンシ : 関数がすべての出力値を計算するのに必要なクロックサイクル数

• 開始間隔 (II) : 関数が新しい入力データを受け入れ可能になるまでのクロック数




• ループの反復レイテンシ : ループの 1 反復を完了するのにかかるクロックサイクル数

• ループ開始間隔 : ループの次の反復がデータを処理し始めるまでのクロックサイクル数

• ループレイテンシ : ループのすべての反復を実行するサイクル数

スケジュールおよびバインドの例

次の図は、このコード例のスケジュール段階およびバインド段階を示しています。

int foo(char x, char a, char b, char c) {char y;y = x*a+b+c;return y

}

この例のスケジュール段階では、高位合成で次の演算が各クロックサイクル中に発生するようにスケジュールされます。

• 1 つ目のクロックサイクル : 乗算と 1 回目の加算

• 2 つ目のクロックサイクル : 2 回目の加算と出力生成

注記 :図の 1 つ目と 2 つ目のクロックっサイクル間の正方形は、内部レジスタが変数を格納したことを示しています。この例の場合、高位合成では、加算の出力が 1 クロックサイクルでレジスタに入力されることのみを必要とします。1 つ目のサイクルでは x、 a、 b データポートが読み込まれ、 2 つ目のサイクルでは c データポートが読み込まれて、出力 y が生成されます。

X-Ref Target - Figure 1-1

図 1‐1 : スケジュールおよびバインドの例




最終的なハードウェアインプリメンテーションでは、高位合成で最上位関数への引数が I/O (入力および出力) ポートとしてインプリメントされます。この例の場合、引数は単純なデータポートです。各入力変数は char 型なので、入力データポートはすべて 8 ビット幅です。return 関数は 32 ビットの int データ型で、出力データポートは 32 ビット幅です。

重要 : ハードウェアに C コードをインプリメントする利点は、すべての演算がより少ないクロック数で終了する点にあります。この例の場合、演算は 2 クロックサイクルだけで終了します。 CPU では、このような単純なコード例でも、終了するのにさらに多くのクロックサイクルがかかります。

この例の最初のバインド段階では、高位合成で組み合わせ乗算器を使用して乗算演算 (Mul) がインプリメントされて、組み合わせ加減算器を使用して両方の加算演算 (AddSub) がインプリメントされます。

最後のバインド段階では、高位合成で DSP48 を使用して乗算器と加算演算の 1 つがインプリメントされます。DSP48リソースは、 FPGA アーキテクチャで使用可能な計算ブロックで、高パフォーマンスと効率的なインプリメンテーションのバランスを理想的な状態にします。

制御ロジックの抽出と I/O ポートインプリメンテーション

次の図は、次のコード例の制御ロジックの抽出と I/O ポートのインプリメンテーションを示しています。

void foo(int in[3], char a, char b, char c, int out[3]) {int x,y;for(int i = 0; i < 3; i++) {x = in[i]; y = a*x + b + c; out[i] = y;

}}

このコード例では、前の例と同じ演算が実行されていますが、演算が for-loop 内で実行され、関数引数のうちの 2 つが配列である点が異なります。この結果、 for-loop 内のロジックはコードがスケジュールされたときに 3 回実行され


図 1‐2 :制御ロジックの抽出と I/O ポートインプリメンテーション




ます。高位合成では C コードから自動的に制御ロジックが抽出され、 RTL デザインで有限ステートマシン (FSM) が作成されて、これらの演算が順番付けられます。最終的な RTL デザインでは、最上位関数の引数がポートとしてインプリメントされます。 char 型のスカラー変数は標準の 8 ビットデータバスポートにどのようにマップされます。in および out などの配列引数には、データコレクション全体が含まれます。

高位合成では、配列はブロック RAM にデフォルトで合成されますが、 FIFO、分散 RAM、および個別レジスタなど、その他のオプションに合成することもできます。配列を最上位関数で引数として使用すると、高位合成ではブロックRAM が最上位関数の外部にあると仮定され、デザイン外部のブロック RAM にアクセスするために自動的にポート (データポート、アドレスポート、および必要なチップイネーブル信号または書き込みイネーブル信号) が作成されます。

FSM ではデータをレジスタに格納するタイミングおよび I/O 制御信号のステートが制御されます。FSM は C0 ステートで開始され、次のクロックで C1 ステートになり、その後、 C2 ステート、 C3 ステートになります。これは、 C1 (および C2、 C3) をあと 2 回反復してから、 C0 ステートに戻ります。

注記 : これは、 C コードの for-loop の制御構造とかなり類似しています。ステートの全体の順番は、 C0、 {C1, C2,C3}、 {C1, C2, C3}、 {C1, C2, C3} で、最後に C0 に戻ります。

b と c の加算は 1 回だけ必要なので、高位合成では、この演算が for-loop 外に移動され、 C0 ステートに戻されます。その加算結果が、 C3 ステートになるたびに再利用されます。

デザインは in からのデータを読み込んで、 x に格納します。 FSM は最初のエレメントのアドレスを C1 に生成します。また、 C1 ステートでは、 C1、 C2、 C3 ステートを何度反復する必要があるのかを記録するために、加算器がインクリメントします。 C2 ステートでは、ブロック RAM が in のデータを戻して、変数 x として格納します。

高位合成は、 a ポートからのデータとその他の値を読み込んで計算を実行して、最初の y 出力を生成します。 FSM はこの値をブロック外に格納するために正しいアドレスと制御信号を生成します。この後、デザインが C1 ステートに戻って、配列/ブロック RAM の in から次の値を読み込みます。このプロセスは、すべての出力が書き出されるまで続きます。この後、デザインは C0 ステートに戻って b および c の次の値を読み込んで、プロセスを最初から再開します。

パフォーマンスメトリクスの例

次の図は、「制御ロジックの抽出と I/O ポートインプリメンテーション」のコードの実行 (各クロックサイクルのステート、読み込み、計算、書き込みなど) をサイクルごとに示したものです。




この例の場合、パフォーマンスは次のようになります。

• レイテンシ : すべての値を出力するのに 9 クロックサイクル分かかっています。

注記 :出力が配列の場合、レイテンシは配列の最後の出力値に合わせて計測されます。

• 開始間隔 (II) : II は 10 ですので、関数が新しい入力読み込みセットを開始してから入力データの次のセットのプロセスを開始するまでに 10 クロックサイクルかかっています。

注記 : 1 つの関数がすべて実行されるのにかかる時間は、 1 トランザクションと呼ばれます。この例の場合、関数が次のトランザクション用のデータを受信できるまでに 11 クロックサイクルかかります。

• ループの反復レイテンシ : 各ループ反復のレイテンシは 3 クロックサイクルです。

• ループ II : 間隔は 3 です。

• ループレイテンシ : レイテンシは 9 クロックサイクルです。

Vivado HLS の理解ザイリンクス Vivado HLS ツールは、 C 関数をハードウェアシステムに統合可能な IP ブロックに合成します。 VivadoHLS は残りのザイリンクスデザインツールに統合されており、包括的な言語サポートと C アルゴリズムに対して最適なインプリメンテーションを作成する機能が提供されています。

Vivado HLS デザインフローは、次のようになります。


図 1‐3 : レイテンシと開始間隔の例




1. C アルゴリズムをコンパイル、実行 (シミュレーション) およびデバッグ

注記 :高位合成では、コンパイル済み C プログラムの実行が「C シミュレーション」と呼ばれます。 C アルゴリズムを実行すると、そのアルゴリズムが正しく機能するかどうかを検証する関数がシミュレーションされます。

2. C アルゴリズムを RTL シミュレーションに合成 (オプションでユーザーの最適化指示子を使用可能)

3. 包括的なレポートを生成してデザインを解析

4. プッシュボタンフローを使用して RTL インプリメンテーションを検証

5. RTL インプリメンテーションを選択した IP フォーマットにパッケージ

入力および出力

次は、 Vivado HLS への入力です。

• C、 C++、 SystemC、または OpenCL API C カーネルで記述される C 関数

これは Vivado HLS への主な入力です。この関数には、下位関数の階層を含めることができます。

• 制約

制約は必須で、クロック周期、クロックのばらつき、 FPGA ターゲットなどが含まれます。指定しない場合、クロックのばらつきはデフォルトでクロック周期の 12.5% に設定されます。

• 指示子

指示子はオプションで、合成プロセスで特定のビヘイビアーまたは最適化がインプリメントされるようになります。

• C テストベンチおよびその他の関連ファイル

Vivado HLS では、C テストベンチを使用して、合成前に C 関数がシミュレーションされ、C/RTL 協調シミュレーションで RTL 出力が検証されます。

C 入力ファイル、指示子、および制約は Vivado のグラフィカルユーザーインターフェイス (GUI) を使用して VivadoHLS プロジェクトにインタラクティブに追加できるほか、コマンドプロンプトで Tcl コマンドを入力しても追加できます。また、 Tcl ファイルを作成してバッチモードでコマンドを実行することもできます。

次は、 Vivado HLS からの出力です。

• ハードウェア記述言語 (HDL) 形式の RTL インプリメンテーションファイル

これは Vivado HLS からの主な出力です。Vivado 合成を使用すると、RTL をゲートレベルのインプリメンテーションおよび FPGA ビットストリームファイルに合成できます。RTL は、次の業界標準フォーマットで使用できます。

° VHDL (IEEE 1076-2000)

° Verilog (IEEE 1364-2001)

Vivado HLS はインプリメンテーションファイルを IP ブロックとしてパッケージにし、ザイリンクスデザインフローのその他のツールで使用できるようにします。論理合成を使用すると、パッケージした IP を FPGA ビットストリームに合成できます。

• レポートファイル

この出力は、合成、 C/RTL シミュレーションおよび IP パッケージの後に生成されます。




次の図は、 Vivado HLS の入力および出力ファイルの概要を示しています。

テストベンチ、言語サポート、 C ライブラリC プログラムではどれでも、最上位関数が main() と呼ばれます。 Vivado HLS デザインフローでは、 main() の下のレベルの関数を合成で最上位関数として指定できます。最上位関数 main() は合成できません。次はその他の規則です。

• 合成で最上位関数として選択できる関数は 1 つだけです。

• 最上位関数より下の階層にある関数も合成されます。

• 最上位関数の下の階層にない階層を合成する場合は、 1 つの最上位関数に統合しないと合成できません。

• OpenCL API C カーネルの検証フローには、 Vivado HLS フローでの特別な処理が必要です。詳細は、第 3 章の「OpenCL API C テストベンチ」を参照してください。

テストベンチ

Vivado HLS デザインフローを使用する場合、論理的に正しくない C 関数を合成して、インプリメンテーションの詳細を解析して関数が予想通りに実行されない原因とつきとめるのに、時間がかかってしまいます。生産性を改善するには、合成前にテストベンチを使用して C 関数が正しく機能するかどうかを検証しておく必要があります。

C テストベンチには、 main() 関数と最上位関数の階層にない下位関数がすべて含まれます。これらの関数では、合成用に関数へスティミュラスを提供し、その出力を消費することで、合成の最上位関数が正しく機能しているかどうかが検証されます。


図 1‐4 : Vivado HLS のデザインフロー




Vivado HLS ではこのテストベンチを使用して、 C シミュレーションがコンパイルされて実行されます。コンパイルプロセス中に [Launch Debugger] オプションを選択すると、完全な C デバッグ環境を開いて C シミュレーションを解析できます。テストベンチの詳細は、第 3 章の「C テストベンチ」を参照してください。

推奨 : Vivado HLS では、 C テストベンチを使用して、合成前に C 関数をシミュレーションして、 RTL 出力を自動的に検証するので、テストベンチを使用することを強くお勧めします。

言語サポート

Vivado HLS では、 C コンパイル/シミュレーションに次の規格がサポートされています。

• ANSI-C (GCC 4.6)

• C++ (G++ 4.6)

• OpenCL API (1.0 エンベデッドプロファイル)

• SystemC (IEEE 1666-2006、バージョン 2.2)

C、 C++、および SystemC 言語コンストラクト

Vivado HLS では多くの C、 C++、 SystemC 言語コンストラクトと、 float および double 型も含めた各言語のすべてのネイティブデータ型がサポートされていますが、次のような一部のコンストラクトでは、合成がサポートされません。

• ダイナミックメモリアロケーション

FPGA には固定されたリソースセットがあり、ダイナミックな作成とメモリリソースの解放はサポートされません。

• オペレーティングシステム (OS) 操作

FPGA を行き来するすべてのデータは、入力ポートから読み込まれるか、出力ポートに書き出されます。ファイルの読み出し /書き込みのような OS 操作または時間や日付のような OS クエリーはサポートされませんが、これらの操作はC テストベンチで実行され、そのデータが関数引数として関数に渡されて合成されます。

サポートされる C コンストラクトとサポートされない C コンストラクトの詳細および主なコンストラクトの例については、第 3 章「高位合成コーディングスタイル」を参照してください。

OpenCL API C 言語コンストラクト

Vivado HLS では、OpenCL API C 言語コンストラクトと OpenCL API C 1.0 エンベデッドプロファイルからのビルトイン関数がサポートされます。

C ライブラリ

C ライブラリには、 FPGA へのインプリメンテーション用に最適化された関数およびコンストラクトが含まれます。これらのライブラリを使用すると、高度な結果の品質 (QoR) を達成しやすくなり、最終出力がリソースを最適に使用した高パフォーマンスデザインになります。ライブラリは C、 C++、 OpenCL API C または SystemC で提供されているので、 C 関数に組み込んで、合成前に論理的に問題ないかどうかをシミュレーションで検証することができます。

Vivado HLS からは、標準 C 言語を拡張するために次の C ライブラリが提供されています。

• 任意精度データ型

• 数学演算

• ビデオ関数

• FFT (Fast Fourier Transform) および FIR (Finite Impulse Response) を含むザイリンクス IP ファンクション

• シフトレジスタ LUT (SRL) リソースを最大限に使用できるようにする FPGA リソースファンクション




Vivado HLS で提供される C ライブラリの詳細については、第 2 章「高位合成の C ライブラリ」を参照してください。

C ライブラリの例

C ライブラリを使用すると、標準 C 型を使用するよりも高度な QoR が達成できますが、標準 C 型は、 8 ビット境界(8、 16、 32、 64 ビット ) に基づいています。ハードウェアプラットフォームをターゲットにする際は、特定のデータ幅のデータ型を使用した方が効率的なことがよくあります。

たとえば、通信プロトコル用のフィルター関数を含むデザインがデータ送信要件を満たすのに 10 ビットの入力データと 18 ビットの出力データを必要とする場合、標準 C データ型を使用すると、入力データが少なくとも 16 ビット、出力データが少なくとも 32 ビット必要です。最終的なハードウェアでは、これにより入力と出力間に必要としていたよりも大きなデータ幅のデータパスが作成されるので、リソースがより多く使用され、遅延も長くなり (32 ビットx 32 ビットの乗算は 18 ビット x 18 ビットの乗算よりも長くかかるので)、終了するのにさらに多くのクロックサイクルが必要になります。

このデザインで任意精度データ型を使用すると、合成前に C コードで正確なビットサイズを指定でき、アップデートされた C コードをシミュレーションできるので、合成よりも前に C シミュレーションで出力の質を検証できます。任意精度データ型は C および C++ 用に提供されているので、 1 ～ 1024 ビットまでの幅のデータ型を記述できます。たとえば、最大 32768 ビットまでのいくつかの C++ 型を記述できます。任意精度データ型に関する詳細は、「効率的なハードウェアのためのデータ型」を参照してください。

注記 : Vivado HLS では内部ロジックが最適化され、出力ポートにファンアウトしないデータビットおよびロジックが削除されるので、任意精度型は関数の境界でのみ必要となります。

合成、最適化、解析

Vivado HLS はプロジェクトベースで、プロジェクトにはそれぞれ 1 セットの C コードが含まれ、複数のソリューションを含めることができます。ソリューションによって、異なる制約および最適化指示子を含めることができます。Vivado HLS の GUI では、各ソリューションの結果を解析および比較できます。

次は、 Vivado HLS デザインプロセスの合成、最適化、解析段階を示しています。

1. 最初のソリューションでプロジェクトを作成

2. C シミュレーションがエラーなく実行されるかどうかを検証

3. 合成を実行して結果セットを取得

4. 結果の解析

結果を解析したら、異なる制約および最適化指示子でプロジェクトのソリューションを新しく作成して、その新規ソリューションを合成できます。このプロセスは、デザインが必要なパフォーマンス特性になるまで繰り返すことができます。複数のソリューションを使用することで、前の結果を保持したまま開発を進めることができます。

最適化

Vivado HLS を使用すると、次を含むさまざまな最適化指示子をデザインに適用できます。

• タスクがパイプライン処理される (現在のタスクが終了する前に次のタスクが開始できる ) ように指定

• 関数、ループ、および領域の完了するまでのレイテンシを指定

• 使用されるリソースの数を制限

• コードから継承または暗示された依存度を上書きし、指定した操作を許可。たとえば、ビデオストリームなど、初期データ値を削除または無視できる場合、パフォーマンスが改善できるのであれば、メモリの書き込み前の読み出しが可能になります。

• I/O プロトコルを選択すると、最終的なデザインを同じ I/O プロトコルのほかのハードウェアブロックに接続可能




注記 : Vivado HLS では、下位関数で使用される I/O プロトコルが自動的に決定されます。ポートにレジスタが付いているかどうかを指定するために、これらのポートを制御することはできません。 I/O インターフェイスの詳細については、「インターフェイスの管理」を参照してください。

Vivado HLS の GUI を使用すると、最適化指示子をソースコードに直接配置できます。または、 Tcl コマンドを使用して最適化指示子を適用することもできます。さまざまな最適化の詳細は、「デザイン最適化」を参照してください。

推奨 : 最適化指示子をデザインに適用する前に「Vivado HLS UltraFast 設計手法」を確認することをお勧めします。

解析

合成が終了すると、Vivado HLS がインプリメンテーションのパフォーマンスを理解しやすくするための合成レポートを自動的に作成します。 Vivado HLS の GUI の [Analyze] 表示の [Performance] タブからは、結果をインタラクティブに解析できます。次の図は、「制御ロジックの抽出と I/O ポートインプリメンテーション」の [Performance] タブを示しています。

[Performance] タブには、各ステートの詳細が表示されます。

• C0 : 最初のステートには、 a、 b、 c ポートの読み込み操作と加算演算が含まれます。• C1 および C2 : デザインがループに入り、ループのインクリメントカウンターと終了条件がチェックされます。

この後、デザインがデータを 2 クロックサイクルを必要とする変数 x に読み込みます。デザインはブロック RAMにアクセスするので、 2 クロックサイクル (1 クロックサイクルでアドレス、次のクロックサイクルでデータ読み込み) が必要です。

• C3 : デザインが計算を実行して y ポートへ出力を書き出します。この後、ループが開始地点に戻ります。

OpenCL API C カーネル合成

重要 : OpenCL API C カーネルの場合、Vivado HLS はワークグループ全体のロジックを常に合成します。標準の VivadoHLS インターフェイス指示子を OpenCL API C カーネルに適用することはできません。

次の OpenCL API C カーネルコードはベクトル加法デザインを記述したもので、 2 つの配列のデータの和が 3 つ目の配列に表示されます。ワークグループの必要なサイズは 16 なので、有効な結果を出すにはこのカーネルを最低 16 回実行する必要があります。


図 1‐5 : Vivado HLS の解析例




#include

// For VHLS OpenCL C kernels, the full work group is synthesized__kernel void __attribute__ ((reqd_work_group_size(16, 1, 1)))vadd(__global int* a, __global int* b, __global int* c){ int idx = get_global_id(0); c[idx] = a[idx] + b[idx];}

Vivado HLS は、次を実行するハードウェアにこのデザインを合成します。

• インターフェイス a および b から 16 回読み出し• 出力インターフェイス c へ 16 回の加算および 16 回の書き込み

RTL 検証C テストベンチをプロジェクトに追加すると、それを RTL の機能が元の C と同じかどうかを検証するために使用できます。 C テストベンチでは、最上位関数からの出力を合成用に検証し、 RTL が論理的に同じである場合は、最上位関数 main() に 0 を戻します。 Vivado HLS では、この戻り値を C シミュレーションと C/RTL 協調シミュレーションの両方で使用して、結果が正しいかどうか決定します。 C テストベンチが 0 以外の値を戻す場合、シミュレーションがエラーになったことがレポートされます。

重要 : 出力データが正しく、有効であったとしても、テストベンチが main() 関数に 0 を戻さなければ、 Vivado HLSではシミュレーションエラーとしてレポートされます。

ヒント : テストベンチ例については、「サンプルデザインおよび参考資料」を参照してください。

Vivado HLS では、 C/RTL 協調シミュレーションを実行する構造が自動的に作成され、サポートされる次のいずれかの RTL シミュレータを使用してシミュレーションが実行されます。

• Vivado Simulator (XSim)

• ModelSim シミュレータ

• VCS

• NCSim

• ISE Simulator (ISim)

• Riviera

シミュレーションに Verilog または VHDL HDL を選択した場合、 Vivado HLS では指定した HDL シミュレータが使用されます。ザイリンクスデザインツールには、 Vivado シミュレータと ISE シミュレータが含まれています。サードパーティ HDL シミュレータには、そのサードパーティベンダーからライセンスが必要です。 VCS、 NCSim およびRiviera HDL シミュレータは Linux OS でのみサポートされます。詳細は、「C/RTL 協調シミュレーションの使用」を参照してください。

RTL のエクスポートVivado HLS を使用すると、 RTL をエクスポートして、次のザイリンクス IP 形式のいずれかで最終的な RTL 出力ファイルを IP としてパッケージできます。

• Vivado IP カタログ




Vivado Design Suite の Vivado IP カタログにインポート

• System Generator for DSP (Vivado Design Suite エディション)

Vivado Design Suite 用に System Generator for DSP にインポート

• System Generator for DSP (ISE® Design Suite エディション)

ISE Design Suite 用に System Generator for DSP にインポート

• ザイリンクスエンベデッド開発キット (EDK) の Pcore

Xilinx Platform Studio (XPS) にインポート

• Synthesized Checkpoint (.dcp)

Vivado Design Suite チェックポイントをインポートするのと同じ方法で Vivado Design Suite に直接インポート

注記 :合成済みチェックポイント形式を使用すると、論理合成が開始され、 RTL インプリメンテーションがゲートレベルインプリメンテーションにコンパイルされ、 IP パッケージに含まれます。

合成済みチェックポイント以外のすべての IP 形式に対しては、オプションで Vivado HLS 内からロジック合成を実行して、 RTL 合成の結果を評価できます。このオプションの手順により、 IP パッケージのハンドオフ前に Vivado HLSで提供されるタイミングおよびエリアの概算が確認できます。このゲートレベルの結果は、パッケージされた IP には含まれません。

注記 : Vivado HLS では、各 FOGA ごとのビルトインライブラリに基づいてタイミングおよびエリアリソースが概算されます。論理合成を使用して RTL をゲートレベルのインプリメンテーションにコンパイルし、FPGA でそのゲートの物理的配置とゲート間の内部接続の配線を実行した場合は、追加で最適化がされて Vivado HLS の概算が変わってしまうこともあります。

詳細は、「RTL デザインのエクスポート」を参照してください。

Vivado HLS の使用Windows プラットフォームで　Vivado HLS を起動するには、デスクトップで [Vivado HLS] アイコンをダブルクリックします。

Linux で Vivado HLS を起動するには (または Vivado HLS コマンドプロンプトから起動するには)、コマンドプロンプトで次のコマンドを実行します。

$ vivado_hls

Vivado HLS の GUI が次の図のように開きます。


図 1‐6 : Vivado HLS の GUI アイコン




[Quick Start] フィールドからは、次のタスクを実行できます。

• [Create New Project] : プロジェクト設定ウィザードが起動します。

• [Open Project] : 既存プロジェクトを選択するか、最近使用したプロジェクトのリストから選択します。

• [Open Example Project] : Vivado HLS のサンプル例を開きます。これらの例の詳細については、「サンプルデザインおよび参考資料」を参照してください。

[Documentation] からは、次のタスクを実行できます。

• [Tutorials] : 『Vivado Design Suite チュートリアル : 高位合成』 (UG871) [参照 2] が開きます。チュートリアルの例の詳細については、「サンプルデザインおよび参考資料」を参照してください。

• [User Guide] : 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902) が開きます。

• [Release Note Guide] : 最新のソフトウェアバージョンの『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 3]が開きます。

Vivado HLS を使用する主なコマンドボタンは、ツールバーに含まれます。現在実行可能なコマンド以外は、淡色表示されます。たとえば、合成は C/RTL 協調シミュレーションが実行されるよりも前に実行される必要がありますので、 C/RTL 協調シミュレーションツールバーボタンは、合成が終了するまで淡色表示のままになります。


図 1‐7 : Vivado HLS の GUI のウェルカムページ




図の「Project Management」 (プロジェクト管理) 部分のボタンを左から右に向かって説明します。

• [Create New Project] : 新規プロジェクトウィザードを開きます。

• [Project Settings] : 現在のプロジェクト設定を変更できます。

• [New Solution] : 新規ソリューションを作成するダイアログボックスを開きます。

• [Solution Settings] : 現在のソリューション設定を変更できます。

ツールバーの次の「Operation」 (ツール操作) 部分のボタンについて、左から右に向かって説明します。

• [Index C Source] : C ソースのアノテーションを更新します。

• [Run C Simulation] : [C Simulation] ダイアログボックスが開きます。

• [C Synthesis] : Vivado HLS で C ソースコードを開始します。

• [Run C/RTL Cosimulation] : RTL 出力を検証します。

• [Export RTL] : RTL を指定した IP 出力フォーマットでパッケージします。

ツールバーの次の「Analysis」 (デザイン解析) 部分のボタンについて、左から右に向かって説明します。

• [Open Report] : C 合成レポートを開くか、ほかのレポートを開くためのドロップダウンリストを開きます。

• [Compare Reports] : さまざまなソリューションからのレポートを比較できます。

ツールバーの各ボタンには、それに対応するメニューコマンドがあります。また、 Vivado HLS の GUI には、次の 3つの表示方法があります。表示方法を選択すると、ビューが自動的に選択したタスクに合った表示に自動的に切り替わります。

• [Debug] : C デバッガーが開きます。

• [Synthesis] : 合成を実行するためのデフォルトの表示です。

• [Analysis] : 合成後にデザインを詳細に解析するために使用します。この表示には、合成レポートよりも詳細な情報が含まれます。

表示は、ボタンでいつでも切り替えることができます。

本章の残りの部分では、 Vivado HLS の使用方法について説明します。説明するトピックは次のとおりです。

• Vivado HLS 合成レポートの作成方法

• C コードのシミュレーションおよびデバッグ方法

• デザインの合成、新しいソリューションの作成、最適化の追加方法

• デザイン解析の実行方法

• RTL 出力の検証およびパッケージ方法


図 1‐8 : Vivado HLS のツールバー




• Vivado HLS Tcl コマンドおよびバッチモードの使用方法

最後に、デザインサンプル、チュートリアル、その他のリソースを示します。

新規合成プロジェクトの作成

新規プロジェクトを作成するには、図 1-7 にある最初に表示されるページにある [Create New Project] をクリックするか、メニューコマンドから [File] → [New Project] をクリックします。これで、図 1-9 にあるプロジェクトウィザードが開き、次の設定ができます。

• [Project name] : プロジェクト名を指定します。この名前は、プロジェクトが保存されるディレクトリ名としても使用されます。

• [Location] : プロジェクトを保存するディレクトリを指定します。

注意 : Windows OS にはパスの長さに 260 文字の字数制限があり、Vivado ツールがその影響を受けることがあります。この問題を回避するには、プロジェクトの作成、 IP プロジェクトまたは Manage IP プロジェクトの定義、ブロックデザインの作成をする際に、できるだけ短い名前とディレクトリ名を使用するようにしてください。

[Next] をクリックして次のページに進むと、プロジェクトの C ソースを追加するページ (図 1-10) が表示されます。


図 1‐9 : プロジェクト仕様




• [Top Function] : 合成する最上位関数の名前を指定します。始めに C ファイルを追加する場合は、 [Browse] ボタンを使用して、 C 階層を確認してから、合成する最上位関数を選択します。ソースファイルを追加するまで[Browse] ボタンは淡色表示されたままです。

注記 : プロジェクトが SystemC として指定される場合は、Vivado HLS で自動的に最上位関数が認識されるので、この手順は必要ありません。

[Add Files] をクリックし、ソースコードファイルをプロジェクトに追加します。

重要 : ヘッダーファイル (拡張子は .h) は [Add Files] ボタンまたはそれに対応する Tcl コマンドの add_files を使用して追加しないようにしてください。

Vivado HLS では、次のディレクトリが検索パスに自動的に追加されます。

• 作業ディレクトリ

注記 :作業ディレクトリには、 Vivado HLS のプロジェクトディレクトリが含まれます。

• プロジェクトに追加する C ファイルを含むディレクトリすべて

これらのディレクトリに含まれるヘッダーファイルは自動的にプロジェクトに追加されます。その他すべてのヘッダーファイルへのパスは、 [Edit CFLAGS] ボタンで指定する必要があります。

[Edit CFLAGS] をクリックすると、C コードをコンパイルするために必要な C コンパイラフラグオプションを指定できます。これらのコンパイラフラグオプションは、 gcc または g++ で使用されるものと同じです。次の例のように、C コンパイラフラグには、ヘッダーファイルへのパス名、マクロ仕様、およびコンパイラ指示子が含まれます。

• -I/project/source/headers : 関連するヘッダーファイルへの検索パスを指定します。

注記 :相対パスの名前は、プロジェクトディレクトリではなく、作業ディレクトリに関連して指定する必要があります。

• -DMACRO_1 : コンパイル中に MACRO_1 を定義します。

• -fnested-functions : ネストされた関数を含むデザインに必要な指示子を定義します。

ヒント : サポートされる [Edit CFLAGS] オプションのすべてのリストについては、GCC (GNU Compiler Collection) ウェブサイトの Option Summary ページ (gcc.gnu.org/onlinedocs/gcc/Option-Summary.html) を参照してください。


gcc.gnu.org/onlinedocs/gcc/Option-Summary.htmlgcc.gnu.org/onlinedocs/gcc/Option-Summary.htmlhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG902&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20%26%2339640%3B%26%2320301%3B%26%2321512%3B%26%2325104%3B%20%28UG902%29&releaseVersion=2015.3&docPage=22


ウィザードの次のページでは、テストベンチに関連するファイルをプロジェクトに追加します。

注記 : SystemC デザインでヘッダーファイルがデザインファイルではなくテストベンチに関連付けられる場合、[AddFiles] ボタンを使用してヘッダーファイルをプロジェクトに追加する必要があります。

Vivado HLS に含まれるほとんどのサンプルデザインの場合、テストベンチはデザインとは別のファイルになっています。テストベンチと合成する関数を別ファイルにしておくと、シミュレーションと合成のプロセスを分離できます。テストベンチが合成される関数と同じファイル内に含まれる場合、次の手順で示すように、ソースファイルとしてテストベンチファイルを追加する必要があります。


図 1‐10 : プロジェクトのソースファイル




C ソースファイルと同様に、 [Add Files] をクリックして C テストベンチを追加し、 [Edit CFLAGS] をクリックして Cコンパイラオプションを含めます。

C ソースファイルと共に、テストベンチで読み込まれるすべてのファイルをプロジェクトに追加する必要があります。図 1-11 の例では、テストベンチで入力スティミュラスを供給する in.dat ファイルと、予測される結果を読み込むout.golden.dat ファイルが使用されます。テストベンチがこれらのファイルにアクセスするので、これらもプロジェクトに追加する必要があります。

テストベンチファイルがディレクトリにある場合は、個々のファイルではなく、 [Add Folders] ボタンでディレクトリ全体を追加できます。

C テストベンチがない場合は、ここで何も入力する必要はありません。[Next] をクリックすると、最初のソリューションの詳細を入力するウィザードの最後のページが表示されます。

推奨 : テストベンチを使用することを強くお勧めします。テストベンチをプロジェクトに追加する理由に関する重要な生産性情報については、「テストベンチ : 生産性向上には必須」を参照してください。


図 1‐11 : プロジェクトのテストベンチファイル




新規プロジェクトウィザードの最後の画面では、最初のソリューションの詳細を指定できます。

• [Solutioin Name] : デフォルトではソリューション名に「solution1」が指定されますが、変更できます。

• [Clock Period] : ns または MHz (例 : 150MHz) を付けて指定した周波数の単位でクロック周波数を指定します。

• [Uncertainty] :合成で使用されるクロック周期は、クロック周期からクロックのばらつきを引いた値になります。Vivado HLS では、内部モデルを使用して、各 FPGA の操作の遅延が概算されます。 [Uncertainty] に入力するクロックのばらつきの値は、 RTL 合成、配置配線によるネット遅延の増加を考慮するためのマージンを ns で指定できます。ナノ秒 (ns) またはパーセント (%) で指定しない場合、クロックのばらつきはクロック周期の 12.5% に設定されます。

• [Part] : 適切なパーツをクリックして選択します。


図 1‐12 :最初のソリューションの設定




RTL ツールオプションは [auto]、 [ISE]、または [Vivado] に設定できます。 ISE および Vivado Design Suite の RTL 合成ツールでは、浮動小数点コアに異なるモデルが使用されます。この設定により、ターゲット合成ツールに対して正しい浮動小数点コアが使用されます。デフォルトの [auto] 設定を使用すると、 Vivado HLS は Vivado Design Suite で 7 シリーズデバイス、 Zynq®-7000 All Programmable (AP) SoC、および UltraScale™ デバイスの RTL 合成が実行され、 ISEDesign Suite でその他すべてのデバイスが合成されると仮定します。これに当てはまらない場合、 RTL 合成ツールを設定してください。

ターゲットにする FPGA を選択します。デバイスリストに表示されるデバイス数は、フィルターを使用すると削減できます。ターゲットがボードの場合、左上でボードを選択すると、デバイスリストがサポートされるボードのリストに変わります (Vivado HLS では自動的に正しいターゲットデバイスが選択されます)。

[Finish] をクリックすると、次の図のようにプロジェクトが開きます。


図 1‐13 :パーツ選択




Vivado HLS のグラフィカルユーザーインターフェイスには、次の 4 つのエリアが含まれます。

• 左側のエクスプローラーエリアでは、プロジェクト階層を表示できます。この階層はディスクのプロジェクトディレクトリと同じです。

• 真ん中の情報エリアには、ファイルが表示されます。ファイルはエクスプローラーエリアでダブルクリックすると開きます。

• 右側の補足エリアには、情報エリアで開いたファイルに関する情報が表示されます。

• 下部のコンソールエリアには、 Vivado HLS を実行したときの出力が表示されます。

C コードのシミュレーションVivado HLS フローでの検証には、大きく分けて 2 つのプロセスが含まれます。

• C プログラムが正しく必要な機能をインプリメントするかどうかを確認するための合成前の検証

• RTL が正しいかどうか確認する合成後の検証

どちらのプロセスも「シミュレーション」で、それぞれ「C シミュレーション」と「C/RTL 協調シミュレーション」と呼ばれます。

合成前に、合成する関数を C シミュレーションを使用したテストベンチで検証する必要があります。 C テストベンチには、最上位関数の main() と合成される関数が含まれます。その他の関数が含まれることもあります。理想的なテストベンチには、次のような特徴があります。

• テストベンチにはセルフチェック機能があり、合成される関数からの結果が正しいかどうかが検証されます。

• 結果が正しければ、テストベンチが main() に値 0 を戻します。正しくない場合は、 0 以外の値が戻されるはずです。


図 1‐14 : Vivado HLS での新規プロジェクトの GUI




Vivado HLS は OpenCL API C カーネルを合成します。 OpenCL API C カーネルをシミュレートするには、標準 C テストベンチを使用する必要があります。 OpenCL API C ホストコードを C テストベンチとして使用することはできません。テストベンチの詳細は、第 3 章の「C テストベンチ」を参照してください。

[Run C Simulation] ツールバーボタンをクリックすると、 [C Simulation] ダイアログボックスが開きます。

ダイアログボックスでオプションを選択しなければ、C コードがコンパイルされて、 C シミュレーションが自動的に実行されます。結果は次の図のようになります。 C コードが問題なくシミュレーションされたら、 [Console] ウィンドウに次のようなメッセージが表示されます。テストベンチは使用された printf コマンドをすべてコンソールにエコーし、「Test Passed!」というメッセージを表示します。


図 1‐15 : [C Simulation] ダイアログボックス




[C Simulation Dialog] ダイアログボックスのオプションは、次のとおりです。

• [Launch Debugger] : C コードがコンパイルされ、画面が自動的にデバッグモードの表示になります。デバッグ表示から、左上の [Synthesis] 表示ボタンをクリックすると、合成モードに表示が戻ります。

• [Build Only] : C コードがコンパイルされますが、シミュレーションは実行されません。 C シミュレーションを実行する詳細については、「C シミュレーションの出力確認」を参照してください。

• [Clean Build] : コードをコンパイルする前に、既存の実行ファイルとオブジェクトファイルがプロジェクトから削除されます。

• [Optimized Compile] : デフォルトでは、デザインはデバッグ情報を含めてコンパイルされ、コンパイルがデバッグモード表示で解析されるようにできます。このオプションでは、デザインをコンパイルする際により高いレベルの最適化エフォートが使用されますが、デバッガーで必要とされるすべての情報は削除されます。これにより、コンパイル時間は増加する可能性がありますが、シミュレーション実行時間は削減されます。

[Launch Debugger] を選択すると、表示がデバッグ用に切り替わってデバッグ環境が開きます。これは、すべての機能を備えた C デバッグ環境です。ステップボタン (次の図の赤で囲った部分) を使用すると、コードを 1 行ずつ移動でき、ブレークポイントを設定したり、変数の値が直接表示したりできます。


図 1‐16 : C デザインのコンパイル結果




ヒント : [Synthesis] ボタンをクリックすると、標準の合成表示に戻ります。


図 1‐17 : C デバッグ環境




C シミュレーションの出力確認

C シミュレーションが終了したら、 solution フォルダー内に csim フォルダーが作成されます。 .

csim/build フォルダーは、 C シミュレーションに関するすべてのファイルの主要ディレクトリです。

• テストベンチで読み込まれるすべてのファイルがこのフォルダーにコピーされます。

• C 実行ファイルの csim.exe が作成され、このフォルダー内で実行されます。• テストベンチで書き出されるすべてのファイルがこのフォルダーで作成されます。

[C Simulation] ダイアログボックスで [Build Only] をオンにすると、このフォルダー内に csim.exe ファイルが作成されますが、ファイルは実行されません。コマンドシェルからこのファイルを実行すると、 C シミュレーションが手動で実行できます。 Windows の場合は、 Vivado HLS コマンドシェルを [スタート ] メニューから使用します。

csim/report フォルダーには、 C シミュレーションのログファイルが含まれます。

この後の Vivado HLS デザインフローの手順は、合成の実行です。


図 1‐18 : C シミュレーションの出力フ

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