vivado design suite - xilinx...step#3: run placement and logic optimization, report utilization and...

Vivado Design Suite チュートリアル

デザインフローの概要

UG888 (v2018.2) 2018 年 6 月 6 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

UG888 (v2019.2) 2019 年 10 月 30 日

このチュートリアルは 2018.1 で検証されており、それ以降のリリースでは手順が多少異なる場合あり。

https://japan.xilinx.com/bin/public/docSeeAllVersions?productType=DesignTools&documentId=UG888

デザインフローの概要 japan.xilinx.com 2 UG888 (v2018.2) 2018 年 6 月 6 日

改訂履歴次の表に、この文書の改訂履歴を示します。

セクション改訂内容

2018 年 6 月 6 日、バージョン 2018.2

全体的なアップデート編集上の更新のみ。技術内容の変更なし。

2018 年 4 月 4 日、バージョン 2018.1

全体的なアップデートメニューコマンドをアップデート。

UG888 (v2019.2) 2019 年 10 月 30 日

2019/10/30: Vivado® Design Suite 2019.2 リリース。2018.2 から内容の変更なし。

https://japan.xilinx.com/

https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Tutorials&docId=UG888&Title=Vivado%20Deisgn%20Suite%20%26%2312481%3B%26%2312517%3B%26%2312540%3B%26%2312488%3B%26%2312522%3B%26%2312450%3B%26%2312523%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2019.2&docPage=2


目次改訂履歴 ................................................................................................................................................................................................. 2

Vivado デザインフローの概要 .................................................................................................................................................................... 5

概要 ......................................................................................................................................................................................................... 5

プロジェクトモードと非プロジェクトモード .............................................................................................................................................. 5

チュートリアルデザインの概要 ............................................................................................................................................................... 7

ハードウェアおよびソフトウェア要件 ....................................................................................................................................................... 7

チュートリアルデザインファイルの準備 ................................................................................................................................................. 7

演習 1: 非プロジェクトデザインフローの使用 ............................................................................................................................................ 8

概要 ......................................................................................................................................................................................................... 8

手順 1: サンプルスクリプトの生成 .......................................................................................................................................................... 8

手順 2: サンプルデザインで Vivado を開始.......................................................................................................................................... 9

手順 3: デザインの合成 ........................................................................................................................................................................ 10

手順 4: Vivado IDE の起動 .................................................................................................................................................................. 10

手順 5: タイミング制約の定義および I/O プランニング ........................................................................................................................ 12

手順 6: 変更した制約のエクスポート .................................................................................................................................................... 15

手順 7: デザインのインプリメンテーション ............................................................................................................................................. 16

手順 8: デザインチェックポイントを開く ................................................................................................................................................ 16

手順 9: インプリメンテーション結果の解析 ........................................................................................................................................... 17

手順 10: Vivado ツールの終了 ............................................................................................................................................................. 19

演習 2: プロジェクトデザインフローの使用 .............................................................................................................................................. 20

概要 ....................................................................................................................................................................................................... 20

手順 1: プロジェクトの作成 .................................................................................................................................................................... 20

手順 2: [Sources] ウィンドウおよびテキストエディターの使用 ............................................................................................................. 27

手順 3: RTL デザインのエラボレーション ............................................................................................................................................. 30

手順 4: IP カタログの使用 ..................................................................................................................................................................... 31

手順 5: ビヘイビアーシミュレーションの実行 ....................................................................................................................................... 32

手順 6: デザイン run 設定の確認 ......................................................................................................................................................... 33

手順 7: デザインの合成およびインプリメンテーション .......................................................................................................................... 35

手順 8: 合成済みデザインの解析 ........................................................................................................................................................ 37

手順 9: インプリメント済みデザインの解析 ........................................................................................................................................... 40

手順 10: ビットストリームファイルの生成 .............................................................................................................................................. 42

まとめ ..................................................................................................................................................................................................... 43

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Vivado デザインフローの概要


法的通知……………. ............................................................................................................................................................................... 44

お読みください: 重要な法的通知 ......................................................................................................................................................... 44

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重要: このチュートリアルでは、Kintex®-7 ファミリのデバイスを使用する必要があります。このデバイスがインストールされていな

い場合は、Vivado ツールのインストールをアップデートする必要があります。デザインツールまたはデバイスの追加の詳細は、

『Vivado Design Suite ユーザーガイド: リリースノート、インストール、およびライセンス』 (UG973) を参照してください。

概要このチュートリアルでは、ザイリンクス Vivado® 統合設計環境 (IDE) での使用に推奨される使用モデルおよびデザインフローについて

説明します。小型のサンプルデザインを使用して、後で説明する 2 つのデザインフローで RTL からビットストリーム生成まで実行しなが

ら、その基本手順を説明します。どちらのフローでも、Vivado IDE またはバッチ Tcl スクリプトを使用できます。Vivado の Tcl API を使用

すると、デザインの設定および実行だけでなく、解析とデバッグも柔軟に実行できます。

ビデオ: Vivado Design Suite のデザインフローを学ぶには、QuickTake ビデオ: Vivado デザインフローの概要および Vivado IDE 入門も参考になります。

トレーニング: この資料に含まれるコンセプトを説明するさまざまなトレーニングコースおよび QuickTake ビデオがザイリンクスか

ら提供されています。次のリンクから関連するコースを参照してください。

Vivado Design Suite を使用した FPGA の設計 1

Vivado Design Suite を使用した FPGA の設計 2

プロジェクトモードと非プロジェクトモードデザインフロープロセスやデザインデータがデザインツールで自動管理されるのを好むユーザーもいれば、デザインソースやプロセス

を手動管理することを好むユーザーもいます。Vivado Design Suite では、デザインソースファイルの管理、さまざまな合成およびインプ

リメンテーション run の結果の保存、デザインフローでのプロジェクトステータスの確認のため、プロジェクトファイル (.xpr) およびディ

レクトリ構造が使用されます。デザインデータ、プロセス、およびステータスを自動管理するには、プロジェクトインフラストラクチャが必要

です。このため、このフローは「プロジェクトモード」と呼ばれます。

一方、ソースファイルをコンパイルするように FPGA デザインプロセスを実行する場合は、単にソースファイルをコンパイルし、デザイン

をインプリメントし、その結果をレポートします。このコンパイルスタイルのフローは、「非プロジェクトモード」と呼ばれます。Vivado Design Suite では、この両方の使用モデルを簡単に使用できます。

どちらのフローでも、デザインのコンパイルおよび管理にはプロジェクト構造が使用されます。大きな違いは、非プロジェクトモードではメ

モリ内でデザイン全体が処理され、ファイルはディスクには書き込まれません。一方、プロジェクトモードでは、デザインソース、結果、プ

ロジェクト設定およびステータスの管理目的で、ディスクにプロジェクトディレクトリが作成され維持されます。

次のセクションで、プロジェクトモードおよび非プロジェクトモードの概要を説明します。各モードの機能および利点については、

『Vivado Design Suite ユーザーガイド: デザインフローの概要』 (UG892) を参照してください。

UG888 (v2019.2) 2019 年 10 月 30 日


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;t=vivado+release+notes

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/vivado-design-flows-overview.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/getting-started-with-the-vivado-ide.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/getting-started-with-the-vivado-ide.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=designing-fpgas-vivado-design-suite-1.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=designing-fpgas-vivado-design-suite-2.html

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug892-vivado-design-flows-overview.pdf




非プロジェクトモードこの使用モデルはスクリプトベースで、Vivado ツールでデザインデータを管理したり、デザインステートを確認したりすることはできませ

ん。フロー全体がメモリ内で実行され、Vivado ツールはさまざまなソースファイルを読み込んだり、デザインをコンパイルしたりするのに

使用されます。インプリメンテーションプロセスのどの段階でも、さまざまなレポートを生成し、デザインルールチェックを実行し、デザイ

ンチェックポイントを生成できます。フロー全体を通し、デザインを解析したりネットリスト/制約を変更したりするため、Vivado IDE でインメ

モリのデザインや保存されているデザインチェックポイントを開くことができます。ただし、非プロジェクトモードでは、IDE でソースファイ

ルを変更することはできません。また、このモードでは、ソースファイルおよび run の管理、ソースファイルへのクロスプローブ、デザインステートのレポートなど、プロジェクトベースの機能は利用できません。ソースファイルは変更されるたびにディスクでアップデートされる

ので、変更があったことを把握し、デザインを読み込み直す必要があります。

非プロジェクトモードでは、デフォルトでレポートや中間ファイルは作成されません。レポートやデザインチェックポイントの作成は、Tcl コマンドを使用して指示する必要があります。

プロジェクトモードこの使用モデルでは、Vivado ツールでデザインプロセス全体が管理され、ソースファイル、制約、結果の管理、統合 IP デザイン、ソー

スファイルへのクロスプローブなどの機能があります。プロジェクトモードでは、Vivado ツールでプロジェクトディレクトリが作成され、ソー

スファイル、IP データ、合成およびインプリメンテーション run の結果、関連レポートが管理されます。Vivado Design Suite では、ソースファイルのステータス、コンフィギュレーション、デザインステートが管理およびレポートされます。複数の run を作成および設定し、さまざ

まな制約やコマンドオプションを検討できます。Vivado IDE では、インプリメンテーション結果を RTL ソースファイルにクロスプローブで

きます。また、Tcl コマンドを使用してフロー全体をスクリプトにし、必要なときに Vivado IDE で開くこともできます。

Tcl コマンドの使用 Tcl コマンドおよびスクリプト化の使用方法は、使用するデザインフローによって異なります。非プロジェクトモードを使用する場合、ソー

スファイルは read_verilog、read_vhdl、read_edif, read_ip、および read_xdc コマンドを使用して読み込みます。

Vivado Design Suite により、合成、シミュレーション、インプリメンテーションに渡すためのインメモリのデザインデータベースが作成されま

す。一方、プロジェクトモードを使用する場合は、ソースファイルの管理およびデザインステータスの確認に必要なプロジェクトのインフラ

ストラクチャを作成するため、create_project、add_files、import_files、および add_directories を使用します。バッチフローの synth_design、opt_design、place_design、route_design、および write_bitstream の個々コマンドを、す

べてを網羅する launch_runs というコマンドに置き換えます。launch_runs コマンドでは、個々のコマンドと共に、デフォルトのレ

ポートを生成して run ステータスを確認するコマンドが実行されます。このように、プロジェクトモードの Tcl 実行スクリプトは、非プロジェ

クトモードとは異なります。このチュートリアルでは、プロジェクトモードおよび非プロジェクトモードだけでなく、VIvado IDE について説

明します。

このチュートリアルで説明されている解析機能の多くは、ほかのチュートリアルで詳しく説明されています。すべてのコマンドやコマンドオプションがこのチュートリアルですべて使用されるわけではありません。Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレ

ンスガイド』 (UG835) を参照してください。

このチュートリアルには演習が 2 つありますが、個別に実行できます。

演習 1: 非プロジェクトデザインフローの使用

bft デザインをインプリメントするための run スクリプト例を順を追って説明します。

各段階でさまざまなレポートを表示します。

vivado.log ファイルを確認します。

デザインチェックポイントを生成します。

合成後に Vivado IDE を開き、タイミング制約の定義および I/O プランニングを確認し、制約をアップデートする方法を説明します。

タイミング、消費電力、リソース使用率、および配線を解析するため、インプリメント済みのデザインチェックポイントを開きます。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf




演習 2: プロジェクトベースデザインフローの使用

新しいプロジェクトを作成します。

Vivado IDE で bft デザインをインプリメントする方法を説明します。

各段階でさまざまなレポートを表示します。

合成済みデザインを開き、タイミング制約定義、I/O プランニング、デザイン解析を確認します。

タイミング、消費電力、リソース使用率、配線、およびクロスプローブを解析するため、インプリメント済みのデザインを開きます。

チュートリアルデザインの概要このチュートリアルを通して使用するサンプルデザインは、bft と呼ばれる小型のデザインです。bft デザインには、VHDL および Verilog ソースファイルが複数含まれ、XDC 制約ファイルが 1 つあります。

このデザインは、xc7k70T デバイスをターゲットにしています。最小限のハードウェア要件でチュートリアルを実行し、短時間でチュートリ

アルを完成させ、データサイズを最小限を抑えることができるよう、小型のデザインが使用されます。

ハードウェアおよびソフトウェア要件このチュートリアルを実行するには、Vivado Design Suite 2018.1 以降のバージョンをインストールしておく必要があります。Vivado Design Suite でサポートされる x86 および x86-64 プロセッサアーキテクチャの OS、

システムおよびソフトウェア要件は、『Vivado Design Suite ユーザーガイド: リリースノート、インストール、およびライセンス』 (UG973) を参照してください。

チュートリアルデザインファイルの準備このチュートリアルのファイルは、次の Vivado Design Suite のサンプルディレクトリにあります。

<Vivado_install_area>/Vivado/<version>/examples/Vivado_Tutorial

または、提供されている ZIP ファイルを解凍して、ローカルディレクトリにチュートリアルファイルを出力したり、ファイルを元の状態に復元

したりできます。

ZIP ファイルの内容をソフトウェアインストールディレクトリから書き込可能なディレクトリに解凍します。

<Vivado_install_area>/Vivado/<version>/examples/Vivado_Tutorial.zip

解凍された Vivado_Tutorial ディレクトリは、このチュートリアルでは <Extract_Dir> と表記されます。

注記: このチュートリアルを進めながらチュートリアルデザインデータを変更していきます。このチュートリアルを始めるたびに、元の Vivado_Tutorial ディレクトリを新たにコピーして、それを使用してください。

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概要この演習では、非プロジェクトモードおよび関連 Tcl コマンドを中心に説明します。

手順 1: サンプルスクリプトの生成 1. テキストエディターでサンプルデザイン <Extract_Dir>/Vivado_Tutorial/create_bft_kintex7_batch.tcl を開

き、各段階を確認します。

STEP#0: Define output directory location. STEP#1: Setup design sources and constraints. STEP#2: Run synthesis, report utilization and timing estimates, write checkpoint design. STEP#3: Run placement and logic optimization, report utilization and timing estimates, write checkpoint design. STEP#4: Run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out. STEP#5: Generate a bitstream.

多くの Tcl コマンドがコメントアウトされています。これらを 1 つずつ手動で実行します。

2. サンプルスクリプトを開いたままにしておきます。このチュートリアルの後半で、これをコピーして貼り付けます。

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手順 2: サンプルデザインで Vivado を開始

Linux の場合 1. 演習ファイルが保存されているディレクトリに移動します。

cd <Extract_Dir>/Vivado_Tutorial

2. Vivado® Design Suite の Tcl シェルを起動し、チュートリアルデザインを作成するため Tcl スクリプトを実行します。

vivado -mode tcl -source create_bft_kintex7_batch.tcl

Windows の場合 1. Vivado Design Suite の Tcl シェルを起動:します。

[スタート] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado <version>] → [Vivado <version>] → [Tcl Shell]

注記: [スタート] メニューに表示される Vivado Design Suite のインストールは、[Xilinx Design Tools] とは異なる可能性があります。

2. Tcl シェルで、演習ファイルが保存されているディレクトリに移動します。

Vivado% cd <Extract_Dir>/Vivado_Tutorial

3. チュートリアルデザインを作成するため、Tcl スクリプトを読み込みます。

Vivado% source create_bft_kintex7_batch.tcl

読み込んだスクリプトが完了すると、Vivado Design Suite Tcl シェルに Tcl プロンプト「Vivado%」が表示されます。

図 1: Vivado の起動および Tcl スクリプトの読み込み

Tcl プロンプトで追加の Tcl コマンドを入力できます。

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手順 3: デザインの合成 1. create_bft_kintex7_batch.tcl スクリプトから synth_design コマンドをコピーして Tcl シェルに貼り付け、合成が完了

するのを待ちます。マウスを右クリックしてポップアップメニューを使用して Tcl シェルに貼り付けることもできます。

synth_design -top bft

注記: サンプルスクリプトのコマンドはコメントです。コメント文の冒頭には「#」記号が付いていますが、この記号はコピーしないでくだ

さい。コピーすると、コメントとして処理されてしまいます。

2. スクロールダウンして合成レポートを確認します。

3. Vivado Tcl プロンプトが再び表示されたら、合成の後に続く write_checkpoint、report_timing_summary、report_power, report_clock_interaction、report_high_fanout_nets コマンドをコピーして貼り付けます。

write_checkpoint -force $outputDir/post_synth report_timing_summary -file $outputDir/post_synth_timing_summary.rpt report_power -file $outputDir/post_synth_power.rpt report_clock_interaction -delay_type min_max -file \ $outputDir/post_synth_clock_interaction.rpt report_high_fanout_nets -fanout_greater_than 200 -max_nets 50 -file \ $outputDir/post_synth_high_fanout_nets.rpt

4. 別のウィンドウを開き、出力ディレクトリに生成されたファイルを確認します。Windows の場合は、ファイルブラウザーを使用した方が

簡単かもしれません。

<Extract_Dir>/Vivado_Tutorial/Tutorial_Created_Data/bft_output

5. テキストエディターを使用して、生成されたさまざまなレポートファイル (*.rpt) を開きます。

手順 4: Vivado IDE の起動 Vivado プロジェクトはディスク上に作成されていませんが、インメモリデザインをツールで使用できるので、Tcl シェルから Vivado IDE を起動してそのデザインを開きます。

非プロジェクトモードでは、デザインプロセスのさまざまな段階で Vivado IDE を使用できます。現在のネットリストおよび制約が IDE のメ

モリに読み込まれ、解析および変更が可能になります。ロジックおよび制約の変更はすべてメモリに保存され、ダウンストリームツールに

渡されます。これは、ファイルの保存および再読み込みが必要な ISE ツールとは非常に異なります。

start_gui コマンドを使用して IDE を開きます。

Vivado% start_gui

Vivado IDE には、デザイン可視化機能や、さまざまな設定を検討する機能があります。Vivado IDE から、デザインに対してさらに解析を

実行したり、制約を変更したりできます。

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図 2: Vivado IDE - 非プロジェクトモード

ヒント: GUI を停止して Vivado Design Suite Tcl シェルに戻るには、stop_gui コマンドを使用します。Vivado IDE から [File] → [Exit] コマンドを使用すると、Vivado ツールが完全に終了します。

非プロジェクトモードではプロジェクトがないので、Vivado IDE ではソースファイルおよび run は管理されません。実質的には現

在のインメモリデザインが解析されます。Vivado の Flow Navigator やプロジェクトベースのコマンドも、非プロジェクトモードでは

使用できません。

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手順 5: タイミング制約の定義および I/O プランニング通常はインプリメンテーション前に、デザインのタイミング制約および物理制約を定義する必要があります。制約ファイルから制約を Vivado ツールに読み込んだり、Vivado IDE を使用してインタラクティブに制約を入力したりできます。

タイミング制約の定義 1. [Window] → [Timing Constraints] をクリックして、次の図に示す [Timing Constraints] ウィンドウを開きます。

図 3: タイミング制約の定義

[TIming Constraints] ウィンドウの左側に、制約がタイプ別にツリー形式で表示されます。この階層を利用して、定義する必要のある

タイミング制約を選択できます。

[TIming Constraints] ウィンドウの右側に、wbClk および bftClk という 2 つのクロック制約が表形式で示されています。現在定義

されている制約の値は、直接この表で変更できます。

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2. 図 3 に示すように、[TIming Constraints] ウィンドウの左側にある階層で、[Clocks] の下にある [Create Clock] をダブルクリック

します。

注記: 必要に応じ [+] をクリックして [Clocks] カテゴリを展開表示します。

次の図に示すように、クロック制約を定義するための Create Clock ウィザードが開きます。[Command] には Tcl コマンドラインで実

行される XDC コマンドが表示されます。

この時点では、タイミング制約は作成または変更しません。

図 4: [Create Clock] ダイアログボックス

3. [Cancel] をクリックします。

4. ウィンドウ右上の [X] をクリックして、[Timing Constraints] ウィンドウを閉じます。

Vivado Design Suite には、デザイン解析および制約割り当てのためのさまざまな機能があります。これらの機能はここでは説明しな

いので、ほかのチュートリアルを参照してください。[Tools] メニューから、これらの機能を自由に試してみてください。

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I/O プランニング Vivado には、I/O ピン割り当てを実行および検証する機能があります。詳細は、I/O プランニングのチュートリアルで説明されています。

1. レイアウトセレクターのプルダウンリストから [I/O Planning] を選択し、図 5 のに示すように [I/O Planning] レイアウトを開きます。

2. [Package] ウィンドウがアクティブになっていない場合は、アクティブにします。

注記: [Package] ウィンドウが開いていない場合は、メインメニューから [Windows] → [Package] をクリックして開きます。

図 5: [I/O Planning] レイアウトを開く

5. [Package] ウィンドウのパッケージピン内でオレンジ色のブロックとして表示されている I/O ポート

をダブルクリックして選択します。

6. 選択した I/O ポートを同じ I/O バンクの別のピンサイトにドラッグします。

7. [I/O Ports] ウィンドウでポート名およびパッケージピンサイトの列を確認します。

8. [I/O Port Properties] ウィンドウに表示されているデータを確認します。このウィンドウの一番下にあ

る各タブをクリックします。

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9. 移動したポートの名前とサイトを覚えておきます。

必要であれば、それらの情報を記録しておきます。インプリメンテーション後に XDC ファイルで配置されたポートの LOC 制約を検

索します。

手順 6: 変更した制約のエクスポート変更した制約は後で使用するため出力できます。また、最新の変更内容を含むデザインチェックポイントを保存することもできます。デザ

インチェックポイントはこのチュートリアルの後の手順で確認します。

重要: Vivado Design Suite では、NCF/UCF フォーマットはサポートされません。既存の UCF 制約は XDC フォーマットに

変換しておく必要があります。詳細は、『ISE から Vivado Design Suite への移行ガイド』 (UG911) を参照してください。

1. 新しい I/O LOC 制約の値を含む変更後の XDC 制約ファイルを出力するには、[Export Constraints] コマンドを使用します。

[File] → [Export] → [Export Constraints]

次の図に示す [Export Constraints] ダイアログボックスが表示されるので、作成するファイル名を指定します。

図 6: [Export Constraints] ダイアログボックス

2. ファイルの名前およびディレクトリを入力し、[OK] をクリックします。

3. [File] → [Text Editor] → [Open File] をクリックし、テキストエディターで制約ファイルを開きます。

4. 新たにエクスポートした制約ファイルを選択し、[OK] をクリックします。

5. 先ほど変更した I/O ポートの配置が含まれていることを確認します。

ヒント: どの ASCII ファイルでもテキストエディターで開くことができます。Tcl スクリプトおよび制約ファイルの編集や、

レポートの表示に便利です。テキストエディターで Verilog、VHDL、XDC、Tcl などのファイルタイプを開くと、キー

ワードやコメントがハイライトされます。

6. IDE のウィンドウの下部にある [Tcl Console] ウィンドウをクリックし、「stop_gui」と入力します。

Vivado IDE が閉じ、Tcl シェルの Tcl プロンプトに戻ります。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug911-vivado-migration.pdf




手順 7: デザインのインプリメンテーション 1. create_bft_kintex7_batch.tcl スクリプトを開くか、スクリプトウィンドウを前面に移動させます。

2. opt_design から write_bitstream までの Tcl コマンドを、順番を変えずに 1 つずつコピーして貼り付けます。

opt_design place_design phys_opt_design write_checkpoint -force $outputDir/post_place report_timing_summary -file $outputDir/post_place_timing_summary.rpt route_design write_checkpoint -force $outputDir/post_route report_timing_summary -file $outputDir/post_route_timing_summary.rpt report_timing -sort_by group -max_paths 100 -path_type summary -file \ $outputDir/post_route_timing.rpt report_clock_utilization -file $outputDir/clock_util.rpt report_utilization -file $outputDir/post_route_util.rpt report_power -file $outputDir/post_route_power.rpt report_drc -file $outputDir/post_imp_drc.rpt write_verilog -force $outputDir/bft_impl_netlist.v write_xdc -no_fixed_only -force $outputDir/bft_impl.xdc write_bitstream -force $outputDir/bft.bit

3. 各コマンドを確認し、コマンドを実行したときにさまざまなメッセージが表示されることを確認します。

4. create_bft_kintex7_batch.tcl スクリプトを開いているテキストエディターを閉じます。

5. 出力ディレクトリに生成されたファイルを確認します。

<Extract_Dir>/Vivado_Tutorial/Tutorial_Created_Data/bft_output

6. テキストエディターを使用して、生成されたさまざまなレポートファイル (*.rpt) を開きます。

7. bft_impl.xdc ファイルを開きます。

8. 先ほど変更した I/O ポート制約を使用してデザインがインプリメントされたことを検証します。

手順 8: デザインチェックポイントを開く Vivado IDE で、保存したデザインチェックポイントを開くことができます。このデザインのスナップショットは、合成、インプリメンテーショ

ン、解析用に Vivado IDE または Tcl シェルで開くことができます。

1. 「start_gui」と入力して、Vivado IDE をもう一度開きます。

インメモリのアクティブデザインが IDE に読み込まれます。

現在のインメモリデザインを閉じ、インプリメント済みのデザインチェックポイントを読み込みます。

2. インプリメント済みのデザインチェックポイントを開きます。

3. チェックポイントファイルを選択するには、[File] → [Checkpoint] → [Open] をクリックします。

<Extract_Dir>/Vivado_Tutorial/Tutorial_Created_Data/bft_output/ post_route.dcp

4. プロンプトが表示されたら、[Close Without Saving] をクリックして、現在のインメモリデザインを閉じます。

これで、配置配線済みのデザインチェックポイントを使用して、IDE の可視化機能や解析機能を使用できます。

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手順 9: インプリメンテーション結果の解析 Vivado には、さまざまな視点からデザインおよびデバイスのデータを解析する機能が豊富に備わっています。消費電力、タイミング、リ

ソース使用率、クロックなどを確認するための標準レポートを生成できます。Tcl API を使用すると、Vivado ツールでのカスタムレポート

機能をさらに拡張できます。

1. [Device] ウィンドウのタブをクリックして、前面に表示させます。

2. report_timing_summary コマンドを実行してタイミングデータを解析します。

[Reports] → [Timing] → [Report Timing Summary]

3. [Report Timing Summary] ダイアログボックスで [OK] をクリックし、デフォルトオプションを受け入れます。

4. [Timing Summary] ウィンドウの情報を確認します。このウィンドウの左側のペインでさまざまなカテゴリを選択し、表示されるデータを

確認します。

5. report_timing コマンドを実行してタイミング解析を実行します。

[Reports] → [Timing] → [Report Timing]

6. [Report Timing] ダイアログボックスで [OK] をクリックし、デフォルトオプションを受け入れます。

7. [Timing Checks – Setup] ウィンドウで [bftClk] を非展開にします。

8. [Setup] エリアの [wbClk] の下にリストされている最初のパスを選択します。

9. [Path Properties] を最大化またはフロートさせ、パスの詳細を確認します。[Device] ウィンドウが選択され表示されていることを確認し

ます。

図 7: [Path Properties] ウィンドウのフロート

10. [Restore] ボタンまたは [Dock] ボタンをクリックして、[Path Properties] ウィンドウを元の位置に戻します。

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11. [Timing – Report Timing] ウィンドウで右クリックしてポップアップメニューから [Schematic] をクリックし、選択したパスの [Schmatic] ウィンドウを開きます。

注記: F4 キーを押しても [Schmatic] ウィンドウを開くことができます。

12. セル、ピン、ワイヤなどの回路図オブジェクトをダブルクリックして回路図の接続を拡大表示し、デザイン階層を上下に移動します。

13. [Schmatic] ウィンドウを閉じます。または、[Device] タブをクリックして、[Device] ウィンドウを前面に表示します。

14. [Device] ウィンドウで、デバイス配線の詳細を表示するための [Routing Resources] ボタンがオンになっていることを確認しま

す。パスをもう一度選択する必要があることもあります。

[Device] ウィンドウに選択したパスが表示され、その配線がハイライトされていることを確認します。

図 8: デバイス配線の表示

15. [Device] ウィンドウのツールバーメニューで [Auto-fit Selection] ボタンをクリックし、Vivado IDE で選択したオブジェクトが自動

的に拡大表示されるように設定します。

16. [Timing Results] ウィンドウからで追加のパスをいくつか選択します。

17. [Device] ウィンドウで選択したパスの配線を確認します。

18. [Reports] メインメニューをクリックし、利用可能な解析機能を確認します。

19. [Report Power]、[Report Clock Interaction]、[Report Clock Networks]、[Report Utilization] など、利用可能な解析コマンドの一部を

実行します。

これらのデザイン解析機能の多くは、ほかの Vivado チュートリアルで説明されています。

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手順 10: Vivado ツールの終了 Vivado ツールでは、vivado.log というログファイルおよび vivado.jou というジャーナルファイルが Vivado を起動したディレクトリ

に作成されます。ログファイルには、デザインセッション中に実行された Tcl コマンド、およびコマンドを実行した結果ツールから返され

たメッセージが記録されます。ジャーナルファイルには、セッション中に実行された Tcl コマンドが記録されるので、このファイルを基に新

しい Tcl スクリプトを作成できます。

Vivado IDE を終了します。

1. [Tcl Console] ウィンドウで次のコマンドを入力します。

stop_gui

2. Vivado を終了します。

Vivado% exit

3. Windows でシェルウィンドウを閉じます。

4. Vivado ログファイル (vivado.log) を確認します。

Windows の場合は、ファイルブラウザーを使用した方が簡単にログファイルを検索して開くことができるかもしれません。Vivado のログファイルおよびジャーナルファイルが保存されるのは、Vivado ツールが起動されたディレクトリですが、Windows のデスクトップアイコンで別のディレクトリを設定することも可能です。この作業は演習 2 で学びます。

ここでは、次のディレクトリにあるログファイルを見つけます。

<Extract_Dir>/Vivado_Tutorial/vivado.log

注記: vivado.log および vivado.jou は、%APPDATA%\Xilinx\Vivado、または /home ディレクトリに保存される場

合もあります。

ログファイルに、Vivado セッション中に実行された Tcl コマンドの履歴および結果がすべて記録されていることを確認します。

5. Vivado ジャーナルファイル (vivado.jou) を確認します。

Windows の場合は、ファイルブラウザーを使用した方が簡単かもしれません。次のディレクトリにあるジャーナルファイルを見

つけます。

6. <Extract_Dir>/Vivado_Tutorial/vivado.jou

ジャーナルファイルには、Vivado セッション中に実行された Tcl コマンドのみが記録され、ログファイルに記録されるような詳細は

含まれていません。ジャーナルファイルは、以前のデザインセッションから Tcl スクリプトを作成する場合に便利です。その方法は

次の演習で説明します。

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演習 2: プロジェクトデザインフローの使用

概要この演習では、プロジェクトの作成、ソースファイルの管理、デザインの解析、制約の定義、合成およびインプリメンテーションの run 管理

を実行するプロジェクトモードの機能について学びます。

Vivado® IDE を起動して、サンプルデザインを使用し、FPGA デザインフロー全体を説明します。その後、IDE の主な機能をいくつか説

明します。これらの機能の多くは、ほかのチュートリアルで詳しく説明されています。最後に、デザインプロジェクトをインプリメントするた

めのバッチ run スクリプトを作成し、Tcl スクリプトの実行と Vivado IDE での作業を簡単に切り替えられることを説明します。

手順 1: プロジェクトの作成

Vivado の起動

Linux の場合 1. 演習ファイルが保存されているディレクトリに移動します。

cd <Extract_Dir>/Vivado_Tutorial

2. Vivado IDE を起動します。

vivado

Windows の場合 1. デスクトップアイコンをクリックして Vivado ツールを起動する前に、vivado.log および vivado.jou ファイルを書き込むディレ

クトリを指定します。

2. [Vivado <version>] デスクトップアイコンを右クリックし、[プロパティ] をクリックします。

3. 図 9 に示すように、[ショートカット] タブの下にある [作業フォルダー] の値を解凍された Vivado チュートリアルディレクトリに設定し

ます。

<Extract_Dir>/Vivado_Tutorial/

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4. [OK] をクリックしてダイアログボックスを閉じます。

図 9: [作業ディレクトリ] の設定

5. [Vivado <version>] デスクトップアイコンをダブルクリックし、Vivado IDE を起動します。

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新規プロジェクトの作成 1. Vivado が開いたら、[Getting Started] ページで [Create Project] をクリックします。

2. New Project ウィザードで [Next] をクリックします。

3. プロジェクト名およびディレクトリを指定します。

a. [Project name]: project_bft

b. [Project Location]: <Extract_Dir>/Vivado_Tutorial/Tutorial_Created_Data

4. [Next] をクリックします。

図 10: 新規プロジェクトの作成

5. [Project Type] ページで [RTL Project] をオンにし、[Next] をクリックします。

6. ボタンをクリックし、[Add Files] をクリックします。

a. <Extract_Dir>/Vivado_Tutorial/Sources/hdl/ を開きます。

b. Ctrl キーを押しながら次のファイルをクリックして選択します。

async_fifo.v、bft.vhdl、bft_tb.v、FifoBuffer.v

c. [OK] をクリックしてファイルブラウザーを閉じます。

7. ボタンをクリックし、[Add Directories] をクリックします。

a. <Extract_Dir>/Vivado_Tutorial/Sources/hdl/bftLib ディレクトリを選択します。

b. [Select] をクリックします。

8. 図 11 に示すように bft_tb.v ファイルの [HDL Sources For] 列をクリックし、[Synthesis & Simulation] を [Simulation only] に変更

します。

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図 11: RTL ソースの追加

9. 次の図に示すように bftLib ファイルの [Library] 列をクリックし、[xil_defaultlib] (または work) から [bftLib] に変更し

ます。

10. [Copy sources into project] および [Add sources from subdirectories] のチェックボックスをオンにします。

11. [Target language] を [Verilog] に設定し、Vivado 合成で生成されるネットリストの言語を定義します。

12. [Simulator language] を [Verilog] に設定し、ロジックシミュレータに必要な言語を定義します。

13. [Next] をクリックします。

14. [Add Constraints] ページで [Add Files] をクリックします。

15. 次のファイルを選択します。

<Extract_Dir>/Vivado_Tutorial/Sources/bft_full_kintex7.xdc

16. [OK] をクリックしてファイルブラウザーを閉じます。

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17. [Copy constraints files into project] チェックボックスをオンにします。

図 12: 制約ファイルの追加

18. [Next] をクリックして [Default Part] ページに進みます。

19. [Default Part] ページで [Family] をクリックしし、[Kintex-7] を選択します。

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20. リストの一番上までスクロールして [xc7k70tfbg484-2] パーツを選択し、[Next] をクリックします。

図 13: デフォルトパーツの選択

21. [Finish] をクリックし、[New Project Summary] ページを閉じます。プロジェクトが作成されます。

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Vivado IDE のデフォルトレイアウトで project_bft が開きます。

図 14: Vivado IDE でのプロジェクト BFT

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手順 2: [Sources] ウィンドウおよびテキストエディターの使用 Vivado ツールでは、Verilog、VHDL、EDIF、NGC フォーマットのコア、SDC、XDC、DCP デザインチェックポイント、Tcl 制約ファイル、

およびシミュレーションテストベンチなど、さまざまなデザインソースを追加できます。これらのファイルは、[Sources] ウィンドウの下部にあ

るタブ ([Hierarchy]、[Libraries]、または [Compile Order]) を使用して、さまざまな方法で保存できます。

重要: Vivado Design Suite では、UltraScale™ デバイスに対して NGC フォーマットのファイルはサポートされていません。

Vivado Design Suite で IP を再生成し、ネイティブ出力ファイルを使用することをお勧めします。NGC ファイルは NGC2EDIF コマンドで EDIF に変換してインポートすることもできますが、今後は XST で生成された NGC フォーマットではなくネイティブ Vivado IP を使用することをお勧めします。

Vivado IDE には、RTL ソース、制約ファイル、Tcl スクリプトを作成および開発するため、コンテキストが認識されるテキストエディターが

含まれています。また、サードパーティのテキストエディターを使用するよう、Vivado IDE を設定することも可能です。Vivado の設定方法

は、『Vivado Design Suite ユーザーガイド: Vivado IDE の使用』 (UG893) を参照してください。

[Sources] ウィンドウおよびプロジェクトサマリの確認 1. [Project Summary] の情報を確認します。デザインフローを進めていくにつれ、より詳細な情報が表示されます。

2. [Sources] ウィンドウを確認し、[Design Sources]、[Constraints] および [Simulation Sources] フォルダーを展開します。

図 15: ソースの表示

[Design Sources] フォルダーは、VHDL および Verilog ソースファイル、ライブラリを管理するのに便利です。デフォルトでは、

[Hierarchy] タブが表示されます。

3. [Sources] ウィンドウで [Libraries] タブおよび [Compile Order] タブをクリックし、それぞれにソースがどのように表示されるかを確認し

ます。

4. [Libraries] タブでは、ソースファイルがファイルタイプ別にまとめられています。[Compile Order] タブでは、ファイルが合成される順

に並べられています。

5. ほかのフォルダーも展開し、デザインソースの情報を確認します。

6. [Hierarchy] タブをクリックします。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug893-vivado-ide.pdf




テキストエディターの確認 1. [Sources] ウィンドウで VHDL ソースを 1 つ選択します。

2. マウスを右クリックして表示されるポップアップメニューのコマンドを確認します。

3. [Open File] をクリックしてファイルを開き、テキストエディターでスクロールバーを使用してその内容を確認します。

[Sources] ウィンドウでソースファイルをダブルクリックして、テキストエディターでファイルを開くこともできます。

図 16: コンテキストが認識されるテキストエディター

テキストエディターには、RTL コードのキーワードやコメントが色分け表示されます。予約語の表示フォントや文字の色は、[Tools] → [Settings] コマンドを使用して設定できます。詳細は、『Vivado Design Suite ユーザーガイド: Vivado IDE の使用』 (UG893) を参

照してください。

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4. テキストエディターにカーソルを置き、右クリックして [Find in Files] をクリックします。[Replace in Files] コマンドもあります。

さまざまな検索オプションを設定できる [Find in Files] ダイアログボックスが開きます。

図 17: [Find in Files] ダイアログボックスの使用

5. [Find what] フィールドに「clk」と入力し、[Find] をクリックします。

[Find in Files] ウィンドウが Vivado IDE 下部のメッセージエリアに表示されます。

図 18: [Find in Files] ウィンドウに表示される検索結果

6. [Find in Files] ウィンドウに表示されたファイルの 1 つを展開し、そのファイルに含まれている clk のいずれか 1 つを選択します。

テキストエディターに選択したファイルが開き、選択した clk の箇所が表示されます。

7. [Find in Files] ウィンドウを閉じます。

8. 開いているテキストエディターのウィンドウを閉じます。

次の手順では、合成を実行する前に、デザインコンフィギュレーションおよび解析機能の一部を説明します。

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手順 3: RTL デザインのエラボレーション Vivado IDE には、RTL 解析および IP カスタマイズの環境があります。また、RTL デザインでパフォーマンスまたは消費電力の改善方法

を検討するため、複数の RTL デザインルールチェック (DRC) があります。

1. Flow Navigator で [Open Elaborated Design] をクリックし、デザインをエラボレートします。

ヒント: 現在の設定ではネットリストエラボレーションに時間がかかることを知らせるダイアログボックスが表示されます。

[OK] をクリックして作業を続けるか、または [Cancel] をクリックしてプロジェクトに戻り、Flow Navigator からアクセスで

きる [Elaboration Settings] を変更します。

図 19: [Elaborate Design] ダイアログボックス

2. メインツールバーのレイアウトセレクターで [Default Layout] が選択されていることを確認します。

エラボレート済みのデザインを開くと、[RTL Netlist]、[Schematic]、[Graphical Hierarchy] などの解析ビューを利用できます。ある

ビューで選択すると、その選択内容が別のビューでもハイライトされる機能があり、RTL をデバッグおよび最適化しやすくなります。

3. [RTL Netlist] ウィンドウでロジック階層を確認し、[Schematic] ウィンドウで回路図を確認します。

回路図でセルをダブルクリックするか、または [Schematic] ウィンドウのポップアップメニューから [Expand Cone] や [Expand/Collapse] などのコマンドを使用すると、そのセルの階層にプッシュできます。[Schematic] ウィンドウの使用方法は、『Vivado Design Suite ユーザーガイド: Vivado IDE の使用』 (UG893) を参照してください。

4. [Schematic] ウィンドウでロジックインスタンスのいずれか 1 つを選択し、右クリックして [Go to Source] または [Go to Definition] コマ

ンドをクリックします。

テキストエディターで、選択したセルの RTL ソースファイルが開き、先ほど選択したロジックインスタンスがハイライトされます。[Go to Definition] コマンドをクリックした場合は、モジュール定義を含む RTL ソースファイルが開きます。[Go to Source] をクリックした場

合は、選択したセルのインスタンスが含まれた RTL ソースファイルが開きます。

5. Vivado IDE 下部の [Messages] ウィンドウをクリックし、メッセージを確認します。

6. このウィンドウのツールバーにある [Collapse All] ボタンをクリックします。

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7. [Elaborated Design] の下にある [synth_design -rtl -name rtl_1] を展開し、メッセージを表示します。

図 20 [Messages] ウィンドウ

メッセージ文のリンクをクリックすると、そのメッセージに関連付けられている RTL ソースファイルが開きます。

8. リンクの 1 つをクリックします。テキストエディターに RTL ソースファイルが開き、関連している行がハイライトされています。

9. テキストエディターを閉じます。

10. [Elaborated Design] ウィンドウのバナーの右端にある [X] をクリックしてこのウィンドウを閉じ、[OK] をクリックします。

手順 4: IP カタログの使用ザイリンクス IP カタログには Vivado IP コンフィギュレーションおよび生成の機能があります。このカタログはさまざまな方法で並べ替えた

り検索したりできます。IP をカスタマイズ、生成、インスタンシエートできます。

1. Flow Navigator で [Project Manager] の下にある [IP Catalog] をクリックします。

2. IP カタログで、さまざまなカテゴリや IP フィルター機能を確認します。

3. [Group by] ボタンをクリックし、選択肢 ([Taxonomy] および [Repository]) を確認します。

4. [Basic Elements] フォルダーを展開します。

5. [DSP48 Macro] をダブルクリックします。

[Customize IP] ダイアログボックスが Vivado Design Suite 内に直接開きます。このダイアログボックスで、IP をカスタマイズおよび設

定できます。IP の設定およびインプリメンテーションについては、『Vivado Design Suite ユーザーガイド: IP を使用した設計』 (UG896) および『Vivado Design Suite チュートリアル: IP を使用した設計』 (UG939) を参照してください。

6. [Cancel] をクリックし、現在のデザインに IP を追加せずに [Customize IP] ダイアログボックスを閉じます。

7. ウィンドウ右上の [X] をクリックして、IP カタログを閉じます。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug939-vivado-designing-with-ip-tutorial.pdf




手順 5: ビヘイビアーシミュレーションの実行 Vivado IDE には Vivado シミュレータが統合されており、プロジェクトにシミュレーションソースを追加および管理できます。また、シミュ

レーションオプションを設定し、シミュレーションソースのセットを作成および管理できます。さらに、RTL ソースで合成前にビヘイビアーシミュレーションを実行できます。

1. Flow Navigator で [Project Manager] → [Settings] をクリックします。

[Settings] ダイアログボックスが、左上に [Project Settings]、その下に [Tool Settings] が表示された状態で開きます。

図 21: シミュレーション設定

2. [Simulation] ページの設定を確認し、[Cancel] をクリックしてダイアログボックスを閉じます。

3. Flow Navigator で [Run Simulation] をクリックし、サブメニューから [Run Behavioral Simulation] をクリックします。

4. シミュレーション環境を確認します。

シミュレーションの詳細は、『Vivado Design Suite ユーザーガイド: ロジックシミュレーション』 (UG900) および『Vivado Design Suite チュートリアル: ロジックシミュレーション』 (UG937) を参照してください。

5. [Behavioral Simulation] のバナーの [X] をクリックして、シミュレーションを閉じます。

6. [OK] をクリックして [Simulation] ウィンドウを閉じます。変更を保存するかどうかを尋ねるダイアログボックスが表示された場合は、

[No] をクリックします。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug937-vivado-design-suite-simulation-tutorial.pdf




手順 6: デザイン run 設定の確認演習 1 で使用した非プロジェクトモードと、今使用しているプロジェクトモードの主な違いの 1 つは、合成およびインプリメンテーションの

デザイン run のサポートです。非プロジェクトモードでは、デザイン run はサポートされていません。

デザイン run は、合成およびインプリメンテーションプロセスのさまざまな段階で使用可能な多数のオプションを設定して保存する手段

です。これらのオプションを設定し、それを今後の run で使用できるようストラテジとして保存できます。また、各段階の前後に実行する Tcl.pre および Tcl.post スクリプトを定義して、レポートを生成できます。

合成およびインプリメンテーション run を実行する前に、run の設定およびストラテジを確認します。

1. Flow Navigator で [Project Manager] → [Settings] をクリックします。

[Settings] ダイアログボックスが開きます。

図 22: 合成設定

2. [Project Settings] の下にある [Synthesis] をクリックします。

[Synthesis] ページには、Vivado 合成を設定するためのオプションが多数あります。これらのオプションの詳細は、『Vivado Design Suite ユーザーガイド: 合成』 (UG901) を参照してください。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug901-vivado-synthesis.pdf




3. 合成オプションを確認したら、[Settings] ダイアログボックスの左ペインで [Implementation] をクリックしします。図 23 に示すページ

が開きます。

インプリメンテーション設定のオプションが表示されます。インプリメンテーション run に使用可能なオプションを確認できます。これら

のオプションの詳細は、『Vivado Design Suite ユーザーガイド: インプリメンテーション』 (UG904) を参照してください。

図 23: インプリメンテーション設定

4. [Cancel] をクリックして [Settings] ダイアログボックスを閉じます。

これで Vivado 合成およびインプリメンテーションを実行する準備が整いました。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug904-vivado-implementation.pdf




手順 7: デザインの合成およびインプリメンテーション合成およびインプリメンテーション run のオプションを設定したら、次を実行できます。

[Run Synthesis] コマンドを使用して、合成のみを実行します。

[Run Implementation] コマンドを使用して、合成が実行されていない場合は合成を実行してから、インプリメンテーションを実

行します。

[Generate Bitstream] コマンドを使用し、実行されていない場合は合成およびインプリメンテーションを実行してから、ザイリンクスデバイスをプログラムするためのビットストリームを生成します。

図 24: run の起動

このチュートリアルでは、これらの段階を 1 つずつ実行します。

1. Flow Navigator で [Run Synthesis] をクリックします。

2. [OK] をクリックして、デフォルトのオプションで合成を実行し、タスクが完了するのを待ちます。

Vivado IDE の右上にあるバーに、run の進捗状況が示されます。Vivado でほかの作業ができるように、バックグラウンドプロセスと

して合成エンジンが起動します。合成プロセスがバックグラウンドで実行している間、Vivado IDE のウィンドウを開いたり、レポートを

生成したり、デザインを評価したりできます。IDE 下部の [Log] ウィンドウに合成ログが表示されます。このログは [Reports] ウィンドウ

からも確認できます。

合成が完了すると、[Synthesis Completed] ダイアログボックスが開き、次の段階を選択するオプションが表示されます。

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図 25: 合成の完了

3. [Run Implementation] をオンにし、[OK] をクリックします。

4. [OK] をクリックしてデフォルトのオプションでインプリメンテーションを実行し、タスクが完了するのを待ちます。

インプリメンテーションプロセスが開始し、初期化が実行された後にバックグラウンドモードになります。

このチュートリアルの次の手順では、インプリメンテーションが完了するのを待っている間に、合成済みデザインのデザイン解析の実

行方法説明します。

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手順 8: 合成済みデザインの解析合成済みデザインを開くと、デザインの解析、タイミング制約の定義、I/O プランニング、フロアプラン、デバッグコアの挿入を実行できま

す。これらの機能はほかのチュートリアルで説明されていますが、ここでも簡単に説明します。

1. インプリメンテーションが実行している間に、Flow Navigator で [Open Synthesized Design] をクリックし、デザインが読み込まれるの

を待ちます。

Vivado IDE で合成済みデザインが開くと、インプリメンテーションがバックグラウンドで引き続き実行されているのがわかります。合成

済みデザインを確認している間にインプリメンテーションは完了し、[Implementation Completed] ダイアログボックスが開いて、次の

段階を選択するオプションが表示されます。

図 26: インプリメンテーションの完了

2. 何もせずに [Cancel] をクリックします。

注記: 合成済みデザインは開いたままです。合成済みデザインの機能を確認した後、インプリメント済みデザインを開きます。

3. メインツールバーのレイアウトセレクターで [Default Layout] が選択されていることを確認します。

4. Vivado IDE 下部の [Reports] ウィンドウをクリックします。

[Reports] ウィンドウが開いていない場合は、[Windows] → [Reports] をクリックします。

5. [Vivado Synthesis Report] をダブルクリックし、レポートを確認します。

6. [Utilization Report] をダブルクリックし、レポートを確認します。

7. レポートを確認し終えたら、[Close all reports] をクリックします。

8. Vivado IDE 下部の [Messages] ウィンドウをクリックします。

[Messages] ウィンドウが開いていない場合は、[Windows] → [Messages] をクリックします。

[Messages] ウィンドウのバナーにはフィルターがあり、エラー、クリティカル警告、警告、情報、ステータスメッセージの表示/非表示を

切り替えることができます。

9. [Collapse All] ボタンをクリックしてすべてのメッセージを非展開にします。

10. 合成メッセージを展開します。

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11. 合成メッセージをスクロールして確認すると、ソースファイル内の特定の行へのリンクがあります。そのリンクの 1 つをクリックすると、

テキストエディターにソースファイルが開き、関連する行がハイライトされます。

図 27: ソースファイルにリンクされている合成メッセージ

12. Flow Navigator で [Synthesized Design] → [Report Timing Summary] をクリックします。

[Report Timing Summary] ダイアログボックスが開きます。このダイアログボックスのさまざまなフィールドおよびオプションを確認し

ます。

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13. [OK] をクリックし、デフォルトのオプションで実行します。

[Timing Summary Results] ウィンドウが開きます。

図 28: タイミングサマリレポート

14. インプリメンテーション前のタイミング見積もりを示すタイミングサマリを確認します。[Timing Summary Results] ウィンドウの左側に表

示されているレポートのカテゴリをいくつかクリックし、表示される情報を確認します。

15. Flow Navigator で [Report Power] をクリックします。

[Report Power] ダイアログボックスが開きます。このダイアログボックスのさまざまなフィールドおよびオプションを確認します。

16. [OK] をクリックし、デフォルトのオプションで実行します。

[Power Results] ウィンドウが開きます。インプリメンテーション前の消費電力見積もりを示す [Power Results] ウィンドウを確認します。

図 29 に示すように、レポートの特定の部分にマウスを置くと、ツールヒントに詳細が表示されます。

17. [Power Results] ウィンドウの左側に表示されているレポートのカテゴリをいくつかクリックし、表示される情報を確認します。

図 29: 消費電力レポート

18. [Timing Summary Results] ウィンドウ、[Power Results] ウィンドウを閉じます。開いているテキストエディターのウィンドウがあれば、そ

れも閉じます。

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手順 9: インプリメント済みデザインの解析 Vivado IDE はインタラクティブな環境で、インメモリデザインのデザイン制約およびネットリストを編集できます。デザインを保存すると、

制約の変更が元の XDC ファイルに書き込まれます。または、元の制約を変更せずに、変更した制約を新しい別の制約ファイルに保存

することもできます。このように Vivado IDE には柔軟性があるため、元のソースファイルを変更せずに、フロアプランも含め、さまざまなタ

イミング制約および物理制約を検討できます。

インプリメント済みデザインを開く 1. Flow Navigator デザインで [Open Implemented Design] をクリックします。

2. プロンプトが表示されたら、[Yes] をクリックして合成済みデザインを閉じ、[Don't Save] をクリックします。

[Device] ウィンドウにインプリメント済みデザインが表示されます。

3. Vivado IDE 下部の [Reports] ウィンドウをクリックします。

[Reports] ウィンドウが開いていない場合は、[Windows] → [Reports] をクリックします。[Place Design] および [Route Design] を選

択し、いくつかのレポートを確認します。確認が終わったら、各レポートを閉じます。

4. IDE 下部の [Messages] ウィンドウをクリックします。

[Messages] ウィンドウが開いていない場合は、[Windows] → [Messages] をクリックします。

5. [Collapse All] ボタンをクリックしてすべてのメッセージを非展開にします。

6. [Implementation] フォルダーを展開します。

7. [Design Initialization]、[Opt_Design]、[Place_Design]、[Route_Design] からのメッセージを確認します。

配線の解析

デザインを配置配線した後、すべてのタイミング制約が満たされていることを確認するため、タイミングレポートを生成できます。[Timing Report] ウィンドウでタイミングパスを選択し、[Device] ウィンドウで配線済みのパスを確認します。タイミングに問題がある場合は、RTL ソースファイルまたはデザイン制約で問題を修正できます。

1. [Device] ウィンドウで [Routing Resources] ボタンをクリックし、デバイス配線を表示します。

[Device] ウィンドウに配線済みの接続が表示されます。配線のエレメントを表示するにはデバイスを拡大表示し、配線全体を確認す

るには縮小表示します。

2. [Device] ウィンドウのツールバーメニューで [Auto-fit Selection] ボタンをクリックし、選択したオブジェクトが自動的に拡大表示

され、中央に配置されるようにします。

3. [Timing] ウィンドウの左側で、次のようにクリックします。

[Intra-Clock Paths] → [wbClk] → [HOLD]

4. [Timing Summary Report] ウィンドウの右側の表でタイミングパスのいずれかをクリックすると、[Device] ウィンドウでそのパスがハイラ

イトされます。[Timing Summary] ウィンドウでさまざまなタイミングパスを選択し、パスの配線を確認します。

5. [Timing Summary Results] ウィンドウの左側で、[Intra-Clock Paths] → [wbClk] → [SETUP] とクリックします。

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6. [Timing Summary Results] ウィンドウの右側の表でタイミングパスのいずれかをクリックすると、[Device] ウィンドウでそのパスがハイ

ライトされます。[Timing Summary Results] ウィンドウでさまざまなタイミングパスを選択し、パスの配線を確認します。

図 30: タイミングパスの配線の確認

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手順 10: ビットストリームファイルの生成すべての I/O ポートに IOSTANDARD 制約を定義し、LOC 制約を割り当ててデザインにロジックを配置したら、ビットストリームを生成で

きます。ビットストリーム生成を起動する前に、このコマンドの設定を確認します。

1. Flow Navigator の [Project Manager] の下の [Settings] をクリックします。

[Settings] ダイアログボックスが開きます。

図 31: ビットストリームの設定

2. [Bitstream] ページを選択します。

3. ここで、write_bitstream コマンドのオプションを設定できます。これらのオプションの詳細は、『Vivado Design Suite ユーザーガイド: プログラムおよびデバッグ』 (UG908) を参照してください。

4. [Cancel] をクリックして [Settings] ダイアログボックスを閉じます。

5. Flow Navigator で [Program and Debug] → [Generate Bitstream] をクリックします。

6. [OK] をクリックして、デフォルトのオプションでビットストリームを生成し、タスクが完了するのを待ちます。

7. ビットストリームを生成したら、[Bitstream Generation Completed] ダイアログボックスで [OK] をクリックし、レポートを表示します。

UG888 (v2019.2) 2019 年 10 月 30 日


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug908-vivado-programming-debugging.pdf




まとめこれでこのチュートリアルは終了です。このチュートリアルを終了すると、次ができるようになります。

プロジェクトモードおよび非プロジェクトモードの使用。

Vivado IDE での RTL プロジェクトの作成。

Vivado 合成、シミュレーション、インプリメンテーションツールの設定および実行。

合成済みデザインへの制約の適用。

タイミングおよび消費電力のレポート生成。

デバイスエディターでの配線結果の確認。

ビットストリームファイルの生成。

Vivado Design Suite Tcl シェルと Vivado IDE との切り替え。

UG888 (v2019.2) 2019 年 10 月 30 日




法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、

(1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問

わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する) ものとします。ま

た、(2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害につい

ても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる

種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につ

いて助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様

のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、ま

たは公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、https://japan.xilinx.com/legal.htm#tos で見られ

るザイリンクスの販売条件を参照してください。IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことにな

ります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図され

たりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

https://www.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる) は、ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機能 (「セーフティ

設計」) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション (「セーフティアプリケーション」) における使用は保証

されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前に安全を目的として十分なテストを行うものとしま

す。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則

にのみ従うものとします。

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ランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それぞれの保有者に帰属します。

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バック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で入力可能です。いただきましたご意見を参考に早

急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

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