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ML7304-0X2

[IP-TEL 版（FW コード:83）] ユーザーズマニュアル

VoIP Processor

発行日 2007 年 12 月 3 日

FJUL7304-0X2IPFULL-F83-01

ML7304-0X2 ユーザーズマニュアル

目次

目次-1

目次

第1章概要

1. 概要...........................................................................................................................................................................................................1-1

1.1 特長 ........................................................................................................................................................................................................1-1

1.2 機能ブロック構成..............................................................................................................................................................................1-5

1.2.1ブロック図......................................................................................................................................................................................1-5

1.3 端子 ........................................................................................................................................................................................................1-6

1.3.1 端子配置図.....................................................................................................................................................................................1-6

1.3.2 端子一覧.........................................................................................................................................................................................1-7

1.3.3 端子説明.......................................................................................................................................................................................1-13

1.3.4 端子の状態...................................................................................................................................................................................1-20

1.3.5 端子の構造と処理.....................................................................................................................................................................1-21

第2章 CPU

2 CPU.........................................................................................................................................................................................................2-1

2.1 概要.................................................................................................................................................................................................2-1

2.2 CPUの動作状態 ..............................................................................................................................................................................2-1

2.2.1 状態の遷移..................................................................................................................................................................................2-1

2.3 アドレス空間....................................................................................................................................................................................2-1

2.4 メモリフォーマット.......................................................................................................................................................................2-1

2.5 命令長.................................................................................................................................................................................................2-2

2.6 データタイプ....................................................................................................................................................................................2-2

2.7 動作モード........................................................................................................................................................................................2-2

2.8 レジスタ.............................................................................................................................................................................................2-3

2.8.1 ARM状態でのレジスタセット............................................................................................................................................2-3

2.8.2 Thumb状態でのレジスタセット..........................................................................................................................................2-5

2.8.3 ARM状態とThumb状態のレジスタの関係 ....................................................................................................................2-5

2.8.4 Thumb状態での上位レジスタに対するアクセス...........................................................................................................2-6

2.9 プログラムステータスレジスタ.................................................................................................................................................2-7

2.9.1 条件コードフラグ.....................................................................................................................................................................2-7

2.9.2 制御ビット..................................................................................................................................................................................2-7

2.9.3 予約ビット..................................................................................................................................................................................2-8

2.10 命令セットの特長.........................................................................................................................................................................2-9

2.10.1 ARM命令セット.....................................................................................................................................................................2-9

2.10.2 Thumb命令セット..................................................................................................................................................................2-9

2.11 アドレッシングモード..............................................................................................................................................................2-10

2.11.1 ロード/ストア命令................................................................................................................................................................2-10

2.11.2 ロード/ストアマルチプル...................................................................................................................................................2-10

2.12 例外 .................................................................................................................................................................................................2-11

2.12.1 例外開始時の動作.................................................................................................................................................................2-11

2.12.2 例外終了時の動作.................................................................................................................................................................2-11

2.12.3 例外の開始/終了の要約.......................................................................................................................................................2-12

2.12.4 FIQ.............................................................................................................................................................................................2-12

ML7304-0Ｘ2 ユーザーズマニュアル

目次

目次-2

2.12.5 IRQ.............................................................................................................................................................................................2-12

2.12.6 アボート...................................................................................................................................................................................2-13

2.12.7 ソフトウェア割り込み........................................................................................................................................................2-13

2.12.8 未定義命令..............................................................................................................................................................................2-13

2.12.9 例外ベクタ..............................................................................................................................................................................2-14

2.12.10 例外の優先順位...................................................................................................................................................................2-14

2.13 リセット.........................................................................................................................................................................................2-14

第3章アドレスマップ

3 アドレスマップ.....................................................................................................................................................................................3-1

3.1 概要........................................................................................................................................................................................................3-1

3.1.1 端子一覧.........................................................................................................................................................................................3-1

3.1.2 レジスタ一覧................................................................................................................................................................................3-1

3.1.3 アドレスマップ............................................................................................................................................................................3-2

3.2レジスタ説明.......................................................................................................................................................................................3-3

3.2.1 リマップ制御レジスタ（RMPCON） ..................................................................................................................................3-3

第4章モード設定

4 モード設定..............................................................................................................................................................................................4-1

4.1 概要......................................................................................................................................................................................................4-1

4.1.1 端子一覧.......................................................................................................................................................................................4-1

4.2 モード設定端子................................................................................................................................................................................4-1

4.2.1 TEST[4:0]端子..........................................................................................................................................................................4-1

4.2.2 PDIN端子、PPEN端子...........................................................................................................................................................4-1

4.2.3 BSIZ端子.....................................................................................................................................................................................4-1

第5章クロック制御

5 クロック制御.........................................................................................................................................................................................5-1

5.1 概要........................................................................................................................................................................................................5-1

5.1.1 構成..................................................................................................................................................................................................5-1

5.1.2 端子一覧.......................................................................................................................................................................................5-3

5.1.3 レジスタ一覧..............................................................................................................................................................................5-4

5.1.4 PLLのクロック周波数設定.................................................................................................................................................5-4

5.2 レジスタ説明....................................................................................................................................................................................5-5

5.2.1 クロック制御レジスタ1（CGBCNT1）............................................................................................................................5-5

5.2.2 クロック制御レジスタ2（CGBCNT2）............................................................................................................................5-6

5.3 発振回路接続....................................................................................................................................................................................5-7

5.3.1 接続構成例..................................................................................................................................................................................5-7


目次

目次-3

第6章リセット制御

6 リセット制御.........................................................................................................................................................................................6-1

6.1 概要........................................................................................................................................................................................................6-1

6.1.1 端子一覧.........................................................................................................................................................................................6-1

6.1.2 レジスタ一覧................................................................................................................................................................................6-1

6.2 レジスタ説明......................................................................................................................................................................................6-2

6.2.1 ソフトウェアリセット制御レジスタ（SRESET）...........................................................................................................6-2

6.2.2 ウォッチドックタイマ制御レジスタ（WDTCONT） ....................................................................................................6-3

6.2.3 ウォッチドックタイマ下位カウントレジスタ（WDTLCD）......................................................................................6-4

6.2.4 ウォッチドックタイマ上位カウントレジスタ（WDTUCD）......................................................................................6-4

6.3 リセットシーケンス.........................................................................................................................................................................6-5

第7章消費電力制御

7 消費電力制御.........................................................................................................................................................................................7-1

7.1 概要........................................................................................................................................................................................................7-1

7.1.1 レジスタ一覧................................................................................................................................................................................7-1

7.2 レジスタ説明......................................................................................................................................................................................7-2

7.2.1 機能単位クロック制御レジスタ0（CLKSTP0）..............................................................................................................7-2

7.2.2 機能単位クロック制御レジスタ1（CLKSTP1）..............................................................................................................7-3

7.3 機能説明...............................................................................................................................................................................................7-4

7.3.1 機能概要.........................................................................................................................................................................................7-4

第8章割り込みコントローラ

8 割り込みコントローラ .....................................................................................................................................................................8-1

8.1 概要......................................................................................................................................................................................................8-1

8.1.1 構成................................................................................................................................................................................................8-2

8.1.2 端子一覧.......................................................................................................................................................................................8-3

8.1.3 レジスタ一覧..............................................................................................................................................................................8-3

8.2 割り込み要因....................................................................................................................................................................................8-4

8.2.1 外部FIQ割り込み.....................................................................................................................................................................8-4

8.2.2 外部割り込み..............................................................................................................................................................................8-4

8.2.3 内部割り込み..............................................................................................................................................................................8-4

8.2.4 割り込み要因一覧.....................................................................................................................................................................8-5

8.3 割り込みレベル................................................................................................................................................................................8-6

8.4 レジスタ説明....................................................................................................................................................................................8-7

8.4.1 IRQレジスタ（IRQ） .............................................................................................................................................................8-7

8.4.2 IRQソフトレジスタ（IRQS）..............................................................................................................................................8-8

8.4.3 FIQレジスタ（FIQ）...............................................................................................................................................................8-9

8.4.4 FIQRAWレジスタ（FIQRAW）.......................................................................................................................................8-10

8.4.5 FIQイネーブルレジスタ（FIQEN） ................................................................................................................................8-11

8.4.6 IRQ番号レジスタ（IRN）...................................................................................................................................................8-12

8.4.7 現 IRQレベルレジスタ（CIL）.........................................................................................................................................8-13


目次

目次-4

8.4.8 IRQレベル制御レジスタ0（ILC0） ................................................................................................................................8-14

8.4.9 IRQレベル制御レジスタ1（ILC1） ................................................................................................................................8-15

8.4.10 現 IRQレベルクリアレジスタ（CILCL）....................................................................................................................8-16

8.4.11 現 IRQレベルエンコードレジスタ（CILE）..............................................................................................................8-17

8.4.12 EXIRQサイズレジスタ（EXIRS）.................................................................................................................................8-18

8.4.13 EXIRQクリアレジスタ（EXIRCL） .............................................................................................................................8-19

8.4.14 EXIRQレジスタ（EXIRQ）.............................................................................................................................................8-20

8.4.15 EXIRQ検出モード設定レジスタ（EXIDM）.............................................................................................................8-22

8.4.16 EXIRQレベル制御レジスタ（EXILC）........................................................................................................................8-23

8.4.17 EXIRQステータスレジスタ（EXIRQS）.....................................................................................................................8-24

8.4.18 EXFIQレジスタ（EXFIQ）..............................................................................................................................................8-25

8.4.19 EXFIQ検出モード設定レジスタ（EXFIDM）...........................................................................................................8-27

8.4.20 割り込み要因と設定レジスタの対応..............................................................................................................................8-28

8.5 動作説明...........................................................................................................................................................................................8-29

8.5.1 外部FIQ割り込み...................................................................................................................................................................8-29

8.5.2 外部割り込みおよび内部割り込み....................................................................................................................................8-30

8.5.3 リエントラント割り込み制御.............................................................................................................................................8-31

8.5.4 割り込みに関する注意事項 .................................................................................................................................................8-32

8.5.5 エラー・レスポンスの生成 .................................................................................................................................................8-33

第9章キャッシュメモリ

9 キャッシュメモリ.................................................................................................................................................................................9-1

9.1 概要........................................................................................................................................................................................................9-1

9.1.1 構成..................................................................................................................................................................................................9-1

9.1.2 制御レジスタ一覧.......................................................................................................................................................................9-2

9.2 制御レジスタ説明.............................................................................................................................................................................9-2

9.2.1 キャッシュコントロールレジスタ（CON）......................................................................................................................9-2

9.2.2 キャッシャブルレジスタ（CACHE）................................................................................................................................9-4

9.2.3 FLUSHレジスタ（FLUSH）................................................................................................................................................9-5

9.3 動作説明...............................................................................................................................................................................................9-6

9.3.1 キャッシュメモリの初期化......................................................................................................................................................9-6

9.3.2 キャッシュの有効/無効設定.....................................................................................................................................................9-6

9.3.3 動作説明.........................................................................................................................................................................................9-6

9.3.4 Lock機能 .....................................................................................................................................................................................9-7

9.3.5 Loadモード ....................................................................................................................................................................................9-7

9.3.6 初期化機能.....................................................................................................................................................................................9-7

9.4 使用上の注意事項.............................................................................................................................................................................9-8

9.4.1 リマップを行う上での注意事項.............................................................................................................................................9-8

9.5 使用設定例...........................................................................................................................................................................................9-9

9.5.1 キャッシュメモリの初期化例.................................................................................................................................................9-9

9.5.2 データ書き戻しを必要とするキャッシュメモリのFlush実行例 ................................................................................9-9

9.5.3 Lockの設定手順例..................................................................................................................................................................9-10


目次

目次-5

第10 章外部メモリコントローラ

10 外部メモリコントローラ.............................................................................................................................................................10-1

10.1 概要 .................................................................................................................................................................................................10-1

10.1.1 端子一覧...................................................................................................................................................................................10-1

10.1.2 レジスタ一覧..........................................................................................................................................................................10-2

10.2 レジスタ説明................................................................................................................................................................................10-3

10.2.1 バス幅コントロールレジスタ（BWC）........................................................................................................................10-3

10.2.2 外部ROMアクセスコントロールレジスタ（ROMAC） .......................................................................................10-5

10.2.3 外部SRAMアクセスコントロールレジスタ（RAMAC）.....................................................................................10-6

10.2.4 外部 IOバンク0/1 アクセスコントロールレジスタ（IO01AC） ........................................................................10-7

10.2.5 DRAMバス幅コントロールレジスタ（DBWC） .....................................................................................................10-8

10.2.6 DRAMコントロールレジスタ（DRMC）...................................................................................................................10-9

10.2.7 DRAM特性パラメータコントロールレジスタ（DRPC）................................................................................... 10-11

10.2.8 SDRAMモードレジスタ（SDMD）........................................................................................................................... 10-12

10.2.9 DRAMコマンドレジスタ（DCMD）......................................................................................................................... 10-13

10.2.10 DRAMリフレッシュサイクルコントロールレジスタ0（RFSH0）.............................................................. 10-14

10.2.11 DRAMリフレッシュサイクルコントロールレジスタ1（RFSH1）.............................................................. 10-15

10.2.12 SDRAMパワーダウンコントロールレジスタ（PDWC）................................................................................. 10-17

10.3 メモリアクセス制御の説明.................................................................................................................................................. 10-18

10.3.1 バス幅.................................................................................................................................................................................... 10-18

10.3.2 ROM/SRAMの制御方法.................................................................................................................................................. 10-18

10.3.3 IOバンクの制御方法........................................................................................................................................................ 10-19

10.3.4 DRAMの制御方法............................................................................................................................................................ 10-19

10.3.5 参考パラメータ.................................................................................................................................................................. 10-23

10.4 アクセスタイミング................................................................................................................................................................ 10-26

10.4.1 外部デバイスへのアクセス............................................................................................................................................ 10-26

10.5 外部メモリとの接続例........................................................................................................................................................... 10-40

10.5.1 ROMの接続 ........................................................................................................................................................................ 10-41

10.5.2 SRAMの接続...................................................................................................................................................................... 10-43

10.5.3 EDO DRAMの接続........................................................................................................................................................... 10-45

10.5.4 SDRAMの接続................................................................................................................................................................... 10-47

第11 章 Ether MAC

11.Ether MAC............................................................................................................................................................................................11-1

11.1 概要....................................................................................................................................................................................................11-1

11.1.1 特長..............................................................................................................................................................................................11-1

11.1.2 制限事項.....................................................................................................................................................................................11-1

11.1.3 構成..............................................................................................................................................................................................11-2

11.1.4 端子一覧.....................................................................................................................................................................................11-3

11.2 アドレスマッピング.....................................................................................................................................................................11-4

11.2.1 アドレスマッピング...............................................................................................................................................................11-4

11.2.2レジスタ説明.............................................................................................................................................................................11-5

11.3 レジスタ説明..................................................................................................................................................................................11-7

11.3.1 MACコア部 ...........................................................................................................................................................................11-7


目次

目次-6

11.3.1.1 MACコンフィグレーションレジスタ(MC).............................................................................................................11-7

11.3.1.2 PCSコンフィグレーションレジスタ(PC).................................................................................................................11-8

11.3.1.3 ステーションアドレスロジックレジスタ(STL).....................................................................................................11-9

11.3.1.4 インターパケットギャップ1レジスタ(IPGT) .................................................................................................... 11-10

11.3.1.5 インターパケットギャップ2レジスタ(IPGR).................................................................................................... 11-11

11.3.1.6 ノーマルコリジョンウィンドウレジスタ(CLRT) .............................................................................................. 11-13

11.3.1.7 ジャバカウンタレジスタ(JBCT) .............................................................................................................................. 11-14

11.3.1.8 ロスオブキャリアカウンタレジスタ(DTLC)....................................................................................................... 11-15

11.3.1.9 割込みステータスレジスタ(IRST)........................................................................................................................... 11-16

11.3.1.10 割込み要因イネーブルレジスタ(IREN)............................................................................................................... 11-17

11.3.1.11 割込み通知マスクレジスタ(IRM).......................................................................................................................... 11-18

11.3.1.12 MIIMコマンドレジスタ(MCMD) .......................................................................................................................... 11-19

11.3.1.13 MIIMアドレスレジスタ(MADR)........................................................................................................................... 11-19

11.3.1.14 MIIMライトデータレジスタ(MWTD).................................................................................................................. 11-20

11.3.1.15 MIIMリードデータレジスタ(MRDD) .................................................................................................................. 11-20

11.3.1.16 MIIMインディケートレジスタ(MIND)................................................................................................................ 11-21

11.3.1.17 アドレスフィルタレジスタ(ADFL) ...................................................................................................................... 11-22

11.3.1.18 ステーションアドレスレジスタ1<第1MACアドレス> (SA1)................................................................... 11-23



11.3.1.21 ハッシュテーブル1(HT1)........................................................................................................................................ 11-25

11.3.1.22 ハッシュテーブル2(HT2)........................................................................................................................................ 11-26

11.3.1.23 ハッシュテーブル3(HT3)........................................................................................................................................ 11-26

11.3.1.24 ハッシュテーブル4(HT4)........................................................................................................................................ 11-27

11.3.1.25 ステーションアドレスレジスタ1<第2MACアドレス>(SB1) .................................................................... 11-28

11.3.1.26 ステーションアドレスレジスタ2<第2MACアドレス> (SB2) ................................................................... 11-28

11.3.1.27 ステーションアドレスレジスタ3<第2MACアドレス> (SB3) ................................................................... 11-29

11.3.1.28 FIFOバスインタフェースコンフィグレーションレジスタ(FBIC).............................................................. 11-30

11.3.1.29 ステータスペンディングレジスタ(SP)................................................................................................................ 11-31

11.3.1.30 ステータスペンディングスレッショルドレジスタ(SPT) .............................................................................. 11-31

11.3.1.31 送信ステータスレジスタ(TRSD)........................................................................................................................... 11-32

11.3.1.32 送信ステータス通知イネーブルレジスタ(TXSTEN) ...................................................................................... 11-33

11.3.1.33 FIFO蓄積量(FIFNT).................................................................................................................................................... 11-34

11.3.1.37 受信フレームドロップカウンタレジスタ (DFRAME)................................................................................... 11-34

11.3.1.38 送信FIFO制御レジスタ（TFCD_REG）........................................................................................................... 11-35

11.3.1.39 送信FIFOデータレジスタ(TFLD_REG)............................................................................................................. 11-35

11.3.1.42 macinfレジスタ(MACINF_REG)............................................................................................................................. 11-36

11.3.2 フィルタリング部................................................................................................................................................................ 11-37

11.3.2.1 VLANタイプフィルタリング設定レジスタ(VF) ................................................................................................ 11-37

11.3.2.2 Etherタイプフィルタリング設定レジスタ(ETF) ................................................................................................. 11-38

11.3.2.3 透過Etherタイプ設定0レジスタ(PET0)............................................................................................................... 11-40








目次

目次-7

11.3.2.10 透過Etherタイプ設定7レジスタ(PET7) ............................................................................................................ 11-43

11.3.2.11 ロングパケット閾値レジスタ（LPT）................................................................................................................ 11-44

11.3.2.12 受信割込みレジスタ(RI)........................................................................................................................................... 11-44

11.3.2.13 受信パケット長レジスタ(RPL) .............................................................................................................................. 11-45

11.3.2.15 パケット廃棄イネーブル設定レジスタ(PDE).................................................................................................... 11-46

11.3.2.16 パケット廃棄カウントレジスタ(PDC)................................................................................................................. 11-46

11.3.2.17 パケット廃棄カウント0レジスタ(PDC0).......................................................................................................... 11-47




11.3.2.21 ahbb初期化レジスタ(AHBBI).................................................................................................................................. 11-49

11.3.2.23 フロー制御設定レジスタ(FLC) .............................................................................................................................. 11-50

11.3.2.24 フロー制御ステータスレジスタ(FLCST)............................................................................................................ 11-52

11.3.2.25 手動送信PAUSEフレーム設定レジスタ(MTPF)............................................................................................. 11-53

11.3.2.26 自動送信PAUSEフレーム設定レジスタ(ATPF).............................................................................................. 11-53

11.3.2.27 PAUSEフレーム送信回数設定レジスタ(PFTNUM)......................................................................................... 11-54

11.3.2.29 PAUSEフレーム送信ステータスレジスタ(PFTXST)....................................................................................... 11-55

11.3.2.30 PAUSEフレーム送信ステータスマスクレジスタ(PFSMSK)........................................................................ 11-56

11.3.2.31 PAUSEフレーム送信割込みステータスレジスタ(PFSIST) ........................................................................... 11-57

11.3.2.32 PIOフレーム送信要求レジスタ(SNDPIO)........................................................................................................... 11-58

11.3.2.35 割込み要因ステータスレジスタ(INTST)............................................................................................................. 11-59

11.3.2.36 割込み要因イネーブルスレジスタ(INTEN) ....................................................................................................... 11-61

11.3.2.37 割込み要因マスクレジスタ(INTMSK)................................................................................................................. 11-62

11.4 動作説明........................................................................................................................................................................................ 11-63

11.4.1 MAC動作............................................................................................................................................................................. 11-63

11.4.1.1 初期設定 .......................................................................................................................................................................... 11-63

11.4.1.2 パケット送信.................................................................................................................................................................. 11-69

11.4.1.3 送信エラー処理............................................................................................................................................................. 11-71

11.4.1.4 パケット受信.................................................................................................................................................................. 11-72

11.4.1.5 JAB発生時の処理.......................................................................................................................................................... 11-75

11.4.2 フロー制御............................................................................................................................................................................. 11-76

11.4.2.1 PAUSEフレームの手動送信...................................................................................................................................... 11-76

11.4.2.2 PAUSEフレームの自動送信...................................................................................................................................... 11-76

11.4.2.3 PAUSEフレームの受信(送信フロー制御) ............................................................................................................. 11-79

11.4.2.4 割込み要因とステータス............................................................................................................................................ 11-80

11.4.2.5 PIOフレーム送信........................................................................................................................................................... 11-81

11.4.2.6 PAUSEフレームの構成............................................................................................................................................... 11-82

11.4.3 PHY LINKステータスの制御フロー.............................................................................................................................. 11-83

11.4.4 macinfレジスタのLINKビット変更の処理フロー.................................................................................................... 11-84


目次

目次-8

第12 章 GPIO

12. GPIO.....................................................................................................................................................................................................12-1

12.1概要.....................................................................................................................................................................................................12-1

12.1.2端子一覧......................................................................................................................................................................................12-2

12.1.3レジスタ一覧.............................................................................................................................................................................12-4

12.2レジスタ説明...................................................................................................................................................................................12-4

12.2.1ポート出力レジスタ（GPPOA,GPPOB,GPPOC,GPPOD,GPPOE,GPPOF,GPPOG）...........................................12-5

12.2.2ポート入力レジスタ（GPPIA,GPPIB,GPPIC,GPPID,GPPIE,GPPIF,GPPIG）.........................................................12-6

12.2.3ポートモードレジスタ（GPPMA,GPPMB,GPPMC,GPPMD,GPPME,GPPMF,GPPMG）.................................12-7

12.2.4ポート機能選択レジスタ（GPCTLA,GPCTLB,GPCTLC,GPCTLD,GPCTLE,GPCTLF,GPCTLG）...............12-8

12.2.5ポート機能選択レジスタ2（GPCTLC2）.......................................................................................................................12-9

12.3動作説明......................................................................................................................................................................................... 12-10

第13 章タイマ

13. タイマ..................................................................................................................................................................................................13-1

13.1概要.....................................................................................................................................................................................................13-1

13.1.1構成...............................................................................................................................................................................................13-1

13.1.2レジスタ一覧.............................................................................................................................................................................13-3

13.2レジスタ説明...................................................................................................................................................................................13-4

13.2.1タイマコントロールレジスタ0（TMCON0）...............................................................................................................13-4

13.2.2タイマコントロールレジスタ1...........................................................................................................................................13-4

13.2.3タイマコントロールレジスタ2...........................................................................................................................................13-5

13.2.4タイマコントロールレジスタ3...........................................................................................................................................13-6

13.2.5タイマイネーブルレジスタ0/1/2/3（TMEN0/1/2/3） ...................................................................................................13-7

13.2.6タイマリロードレジスタ0/1/2/3（TMRLR0/1/2/3）.....................................................................................................13-8

13.2.7タイマカウンタ0/1/2/3（TMC0/1/2/3）.............................................................................................................................13-9

13.2.8オーバーフローレジスタ0/1/2/3（TMOVF0/1/2/3）.................................................................................................. 13-10

13.3動作説明......................................................................................................................................................................................... 13-11

第14 章 PWM

14 PWM機能...........................................................................................................................................................................................14-1

14.1概要.....................................................................................................................................................................................................14-1

14.1.1ブロック図 .................................................................................................................................................................................14-1

14.1.2端子一覧......................................................................................................................................................................................14-2

14.1.3制御レジスタ.............................................................................................................................................................................14-2

14.2 制御レジスタの説明.....................................................................................................................................................................14-3

14.2.1 PWM レジスタ（PWR）......................................................................................................................................................14-3

14.2.2 PWM 周期レジスタ（PWCY）..........................................................................................................................................14-3

14.2.3 PWM カウンタ（PWC）......................................................................................................................................................14-3

14.2.4 PWM コントロールレジスタ（PWCON）...................................................................................................................14-4

14.2.5 PWM 割り込みステータスレジスタ（PWINTSTS ）..............................................................................................14-5


目次

目次-9

14.2.6 PWM関連レジスタの設定例 ...............................................................................................................................................14-6

14.3 PWMの動作....................................................................................................................................................................................14-7

14.3.1 PWM の動作.............................................................................................................................................................................14-7

第15 章 I2C

15 I2C..........................................................................................................................................................................................................15-1

15.1 概要....................................................................................................................................................................................................15-1

15.1.1 構成..............................................................................................................................................................................................15-1

15.1.2 端子一覧.....................................................................................................................................................................................15-2

15.1.3 レジスタ一覧............................................................................................................................................................................15-2

15.2 レジスタの説明..............................................................................................................................................................................15-3

15.2.1 I2Cコントロールレジスタ（I2CCON）...........................................................................................................................15-3

15.2.2 I2Cスレーブアドレス･モード設定レジスタ（I2CSAD）..........................................................................................15-5

15.2.3 I2C転送速度設定レジスタ（I2CCLR）............................................................................................................................15-6

15.2.4 I2Cステータスレジスタ（I2CSR）...................................................................................................................................15-7

15.2.5 I2C割り込み要求レジスタ（I2CIR）................................................................................................................................15-8

15.2.6 I2C割り込みマスクレジスタ（I2CIMR） .......................................................................................................................15-9

15.2.7 I2C送受信データレジスタ（I2CDR）........................................................................................................................... 15-10

15.2.8 I2Cバス転送速度設定カウンタ（I2CBC）................................................................................................................... 15-11

15.3 動作説明........................................................................................................................................................................................ 15-12

15.3.1 送信動作（マスタ→スレーブ1バイト転送、7bitアドレスモード時）............................................................ 15-12

15.3.2 受信動作（スレーブ→マスタ 1バイト転送、7bitアドレスモード時） ........................................................ 15-13

17.3.3 送信動作（マスタ→スレーブ2バイト以上転送、7bitアドレスモード時）................................................... 15-14

15.3.4 受信動作（スレーブ→マスタ2バイト以上転送、7bitアドレスモード時）................................................... 15-15

15.3.5 再スタートシーケンス送出動作...................................................................................................................................... 15-16

15.3.6 スタートバイト送出動作................................................................................................................................................... 15-17

15.3.7 7bitアドレスモードと10bitアドレスモード............................................................................................................ 15-18

第16 章 SIO

16 SIO........................................................................................................................................................................................................16-1

16.1 概要....................................................................................................................................................................................................16-1

16.1.1 端子一覧.....................................................................................................................................................................................16-2

16.1.2 制御レジスタ一覧...................................................................................................................................................................16-2

16.2 制御レジスタの説明.....................................................................................................................................................................16-3

16.2.1 送受信バッファレジスタ（SIOBUF）...........................................................................................................................16-3

16.2.2 SIOステータスレジスタ（SIOSTA）............................................................................................................................16-4

16.2.3 SIOコントロールレジスタ（SIOCON）......................................................................................................................16-6

16.2.4 ボーレートコントロールレジスタ（SIOBCN）.........................................................................................................16-8

16.2.5 ボーレートタイマレジスタ（SIOBT）..........................................................................................................................16-9

16.2.6 SIOテストコントロールレジスタ（SIOTCN）....................................................................................................... 16-10

16.3 動作説明........................................................................................................................................................................................ 16-11

16.3.1データ送信 .............................................................................................................................................................................. 16-11

16.3.2 データ受信............................................................................................................................................................................. 16-11

16.3.3 ボーレート生成..................................................................................................................................................................... 16-12


目次

目次-10

16.3.4 受信割り込み......................................................................................................................................................................... 16-13

16.3.5 送信割り込み......................................................................................................................................................................... 16-13

16.3.6 ループバック機能................................................................................................................................................................ 16-13

16.3.7 消費電力関連動作へのSIOの対応................................................................................................................................. 16-13

16.4 使用上の注意............................................................................................................................................................................... 16-14

第17 章 CODEC インタフェース

17 CODECインタフェース..............................................................................................................................................................17-1

17.1 概要....................................................................................................................................................................................................17-1

17.1.1 端子一覧.....................................................................................................................................................................................17-3

17.1.2 制御レジスタ一覧...................................................................................................................................................................17-5

17.1.3.1 DSPコントロールレジスタ...........................................................................................................................................17-5

17.1.3.2 DSP汎用ポート制御レジスタ ......................................................................................................................................17-5

17.1.3.3 ダウンロード制御レジスタ関連.................................................................................................................................17-5

17.1.3.4 システム制御レジスタ...................................................................................................................................................17-6

17.2制御レジスタ説明..........................................................................................................................................................................17-7

17.2.1 DSPコントロールレジスタ関連.........................................................................................................................................17-7

17.2.1.1 DSPコントロールレジスタ0～79（CR0～CR79）...............................................................................................17-7

17.2.2 DSP汎用ポート制御レジスタ関連.....................................................................................................................................17-8

17.2.2.1 DSP汎用ポート入出力選択レジスタ（DSPPM）..................................................................................................17-8

17.2.2.2 DSP汎用ポート入出力データレジスタ（DSPPD）........................................................................................... 17-10

17.2.2.3 DSP汎用ポート機能選択レジスタ（DSPPF）..................................................................................................... 17-11

17.2.3 ダウンロードレジスタ関連 .............................................................................................................................................. 17-12

17.2.3.1 ダウンロード制御レジスタ0（DLCR0）............................................................................................................. 17-12



17.2.4 システム制御レジスタ関連 .............................................................................................................................................. 17-15

17.2.4.1 ソフトパワーダウン制御レジスタ（SPCON）................................................................................................... 17-15

17.2.4.2 PCM イネーブル制御レジスタ（PCMENR） ..................................................................................................... 17-16

17.2.4.3 AFE_CH0イネーブルレジスタ（WCODECEN0）......................................................................................... 17-18

17.2.4.4 AFE_CH0制御レジスタ（WCODECCON0）................................................................................................... 17-20

17.2.4.5 AFE_CH1イネーブルレジスタ（WCODECEN1）......................................................................................... 17-21

17.2.4.6 AFE_CH1制御レジスタ（WCODECCON1）................................................................................................... 17-23

17.2.4.7 PCMクロック選択レジスタ0（PCMCKCON0）............................................................................................... 17-24

17.2.4.8 PCMクロック選択レジスタ1（PCMCKCON1）............................................................................................... 17-24

17.2.4.9 割り込み発生通知レジスタ（INTB）.................................................................................................................... 17-25

17.2.4.10 PCM同期形式選択レジスタ（FRMSYNCR）............................................................................................... 17-25

17.2.4.11 PCM Port A入力タイムスロット選択レジスタ（PPA0_ITS,PPA1_ITS）.............................................. 17-26

17.2.4.12 PCM Port B入力タイムスロット選択レジスタ（PPB0_ITS,PPB1_ITS）............................................... 17-27

17.2.4.13 PCM Port A出力タイムスロット選択レジスタ（PPA0_OTS,PPA1_OTS,PPA2_OTS） ....................... 17-28

17.2.4.14 PCM Port B出力タイムスロット選択レジスタ（PPB0_OTS,PPB1_OTS）.............................................. 17-30

17.2.4.15 FIFO制御レジスタ1（FIFOCONR1）................................................................................................................. 17-32

17.2.4.16 FIFO制御レジスタ2（FIFOCONR2）................................................................................................................. 17-33

17.2.4.17 LSIコード表示レジスタ（LSICODE）................................................................................................................ 17-33

17.3 機能説明........................................................................................................................................................................................ 17-34


目次

目次-11

17.3.1 送受信バッファ制御方法................................................................................................................................................... 17-34

17.3.1.1 概要................................................................................................................................................................................... 17-34

17.3.1.2 送信、受信バッファについて................................................................................................................................... 17-34

17.3.1.3 送信、受信バッファサイズ....................................................................................................................................... 17-34

17.3.1.4 送信、受信バッファ構成............................................................................................................................................ 17-35

17.3.1.5 データ格納フォーマット............................................................................................................................................ 17-35

17.3.1.6 送信、受信バッファアクセス方法.......................................................................................................................... 17-38

17.3.1.7 送信、受信バッファ制御方法................................................................................................................................... 17-39

17.3.2 PCM制御方法........................................................................................................................................................................ 17-54

17.3.2.1 概要................................................................................................................................................................................... 17-54

17.3.2.2 構成................................................................................................................................................................................. 17-54

17.3.2.3 PCMタイムスロット構成 ....................................................................................................................................... 17-55

17.3.2.4 PCM入力制御.............................................................................................................................................................. 17-56

17.3.2.5 PCM出力制御.............................................................................................................................................................. 17-56

17.3.2.6 PCM出力端子モード................................................................................................................................................ 17-57

17.3.2.7 SYNC、BCLK................................................................................................................................................................. 17-57

17.3.2.8 PCMデータ透過モード............................................................................................................................................... 17-58

17.3.3 汎用入出力ポート制御方法 .............................................................................................................................................. 17-62

17.3.4 DSPファームウェアダウンロード方法......................................................................................................................... 17-63

17.3.4.1 概要................................................................................................................................................................................... 17-63

17.3.4.2 ダウンロード制御フロー............................................................................................................................................ 17-63

17.3.5 割り込み通知機能................................................................................................................................................................ 17-67

17.4 DSPファームウェア仕様.......................................................................................................................................................... 17-68

17.4.1 概要........................................................................................................................................................................................... 17-68

17.4.2 シグナルフロー..................................................................................................................................................................... 17-69

17.4.3 DSPコントロールレジスタ説明...................................................................................................................................... 17-71

17.4.4 内部データメモリアクセス、制御方法 ........................................................................................................................ 17-98

17.4.5 内部データメモリ説明.....................................................................................................................................................17-100

17.5 ご使用上の注意.........................................................................................................................................................................17-142

第18 章 DES/3DES

18 DES/3DES ............................................................................................................................................................................................18-1

18.1 概要....................................................................................................................................................................................................18-1

18.1.1 構成..............................................................................................................................................................................................18-1

18.1.2 レジスタ一覧............................................................................................................................................................................18-2

18.2 レジスタ説明..................................................................................................................................................................................18-3

18.2.1 DES演算制御レジスタ（DESCTRL）..............................................................................................................................18-3

18.2.2 DES演算モードレジスタ（DESMODE）........................................................................................................................18-5

18.2.3 DES演算データレジスタ0（DESDATA0）...................................................................................................................18-7

18.2.4 DES演算データレジスタ1（DESDATA1）...................................................................................................................18-7

18.2.5 DES鍵保持レジスタ0（DESKEY0）...............................................................................................................................18-8




18.2.9 DES鍵保持レジスタ4（DESKEY4）............................................................................................................................ 18-10


目次

目次-12

18.2.10 DES鍵保持レジスタ5（DESKEY5）.......................................................................................................................... 18-10

18.2.11 DES初期化ベクタレジスタ0（DESIV0）................................................................................................................. 18-11

18.2.12 DES初期化ベクタレジスタ1（DESIV1）................................................................................................................. 18-11

18.3 動作説明........................................................................................................................................................................................ 18-12

18.3.1 DES演算処理動作................................................................................................................................................................. 18-12

18.3.2 3DES演算処理動作.............................................................................................................................................................. 18-13

第19 章 AES

19 AES........................................................................................................................................................................................................19-1

19.1 概要....................................................................................................................................................................................................19-1

19.1.1 構成..............................................................................................................................................................................................19-1

内部レジスタbit，バスbit対応.......................................................................................................................................................19-2

19.2 機能詳細...........................................................................................................................................................................................19-3

19.2.1対応暗号鍵サイズ....................................................................................................................................................................19-3

19.2.2 対応動作モード........................................................................................................................................................................19-3

19.2.3動作サイクル.............................................................................................................................................................................19-3

19.3レジスタ詳細...................................................................................................................................................................................19-4

19.3.1レジスタマップ.........................................................................................................................................................................19-4

19.3.2 Flag及びControlレジスタbit詳細 .....................................................................................................................................19-5

19.3.2.1 Flag_Reg...............................................................................................................................................................................19-5

19.3.2.2 Control_Reg..........................................................................................................................................................................19-5

19.4 AES関連データ及びレジスタ関連...........................................................................................................................................19-6

19.4.1 FIPS-197のappendix A,B,Cの内容（概要）....................................................................................................................19-6

19.4.1.1 暗号鍵／復号鍵変換処理...............................................................................................................................................19-6

19.4.1.2 暗号化処理（ECBモード処理）................................................................................................................................19-6

19.4.1.3 復号化処理（ECBモード処理）................................................................................................................................19-7

19.4.2 レジスタ内容............................................................................................................................................................................19-8

19.4.2.1 暗号鍵／復号鍵変換処理...............................................................................................................................................19-8

19.4.2.2 暗号化処理（ECBモード処理）............................................................................................................................. 19-10

19.4.2.3 復号化処理（ECBモード処理）............................................................................................................................. 19-11

19.5 処理手順........................................................................................................................................................................................ 19-12

19.5.1 Decrypt鍵変換（Encrypt鍵からDecrypt鍵を作成） ................................................................................................. 19-12

19.5.2 ECB_encypher演算（ECBモードで暗号化処理を実行）........................................................................................ 19-12

19.5.3 ECB_decypher演算（ECBモードで復号化処理を実行）........................................................................................ 19-12

第20 章 JTAG

20 JTAG......................................................................................................................................................................................................20-1

20.1 概要....................................................................................................................................................................................................20-1

20.1.1 端子一覧.....................................................................................................................................................................................20-1

20.2 オンボードデバッグ機能............................................................................................................................................................20-2

20.2.1 必要条件.....................................................................................................................................................................................20-2

20.2.2 接続..............................................................................................................................................................................................20-3


目次

目次-13

第21 章電気的特性

21 電気的特性.......................................................................................................................................................................................21-1

21.1 絶対最大定格................................................................................................................................................................................21-1

21.2 動作範囲.........................................................................................................................................................................................21-2

21.3 直流特性.........................................................................................................................................................................................21-3

21.4 交流特性.........................................................................................................................................................................................21-4

21.4.1 電源ON/OFF、リセットタイミング（推奨条件）......................................................................................................21-4

21.4.2外部ROMインタフェース...................................................................................................................................................21-5

21.4.3 外部RAMインタフェース................................................................................................................................................21-7

21.4.4 外部 IOインタフェース......................................................................................................................................................21-9

21.4.5 外部SDRAMインタフェース....................................................................................................................................... 21-11

21.4.6 外部EDO-DRAMインタフェース................................................................................................................................. 21-13

21.4.7 MIIインタフェース.............................................................................................................................................................. 21-15

21.4.8 PCMインタフェース........................................................................................................................................................... 21-16

21.4.9 I2Cインタフェース.............................................................................................................................................................. 21-18

21.5 CODEC特性.............................................................................................................................................................................. 21-19

21.5.1 アナログインタフェース................................................................................................................................................... 21-19

21.5.2 交流特性 Speech CODEC = G.711(μ-law)モード時................................................................................................... 21-20

21.5.3 交流特性 Speech CODEC = G.722モード時 ................................................................................................................ 21-21

21.5.4 交流特性（ゲイン設定） Speech CODEC = G.711(μ-law)モード時.................................................................... 21-23

21.5.5 交流特性（トーン出力） Speech CODEC = G.711(μ-law)モード時.................................................................... 21-23

21.5.6 交流特性（エコーキャンセラ） Speech CODEC = G.711(μ-law)モード時 ...................................................... 21-23

付録

A. パッケージ寸法図 .........................................................................................................................................................................付録-1

改版履歴

改版履歴.....................................................................................................................................................................................................改-1

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ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、種々の要因で故障することもあり得ま

す。

ラピスセミコンダクタ製品が故障した際、その影響により人身事故、火災損害等が起こらないようご使用機器で

のディレーティング、冗長設計、延焼防止、フェイルセーフ等の安全確保をお願いします。定格を超えたご使用

や使用上の注意書が守られていない場合、いかなる責任もラピスセミコンダクタは負うものではありません。

極めて高度な信頼性が要求され、その製品の故障や誤動作が直接人命を脅かしあるいは人体に危害を及ぼ

すおそれのある機器・装置・システム（医療機器、輸送機器、航空宇宙機、原子力制御、燃料制御、各種安全

装置など）へのご使用を意図して設計・製造されたものではありません。上記特定用途に使用された場合、いか

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はじめに

本ユーザーズマニュアルでは、主に VoIP プロセッサ（ML7304-0X2）の IP-TEL モードに対応したハードウェア、及びDSPファームウェア（FWコード:83※）に関する内容が記載されています。

本書のほかに以下に示すマニュアルが用意されておりますので、必要に応じてあわ

せてお読み下さい。

■ ARM アーキテクチャリファレンスマニュアル＊ ARM 命令セットアーキテクチャの説明 ■ ARM7TDMI データシート＊ ARM7TDMI の命令セットの説明＊ ARM7TDMI の動作の説明

※FW コード:83 に関して主に IP 電話機（IP-TEL）への適用を想定した機能が実現されており、Speech CODEC 符

号化形式として G.711（u-law/A-law）、G.729.A、G.722 の選択が可能な DSP ファームウェ

アです。本ユーザーズマニュアルでは、DSP ファームウェアコード 83 のバージョン Ver.02に対応した仕様が記載されています。詳細は第 17 章 CODEC インタフェースを参照くだ

さい。 ※商品名に関して本 LSI の商品名はアナログインタフェースの特性保証内容、及び Speech CODEC 符号

化形式として G.722 の選択可否によって、ML7304-002（広帯域非対応）、あるいは

ML7304-022（広帯域対応）の 2 通りがあります。正式商品名につきましては、ローム営業

窓口までお問い合わせ下さい。

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・ARM7TDMI, AMBA, Multi-ICE は、ARM 社又はその関連会社の英国及びその他の国における登録商標です。・µPLAT は、ラピスセミコンダクタ株式会社の登録商標です。・その他の名称については、一般に各開発メーカーの商標又は登録商標です。

第 1 章概要


第 1 章概要

1-1

1. 概要

1.1 特長

本 LSI は、ARM 社が開発した RISC 方式の 32 ビット CPU ARM7TDMITM をコアとして、16 ビットタイマ、各種

シリアルポート、汎用入出力ポート等の周辺機能に加え、各種符号化形式に対応した音声信号処理を行う

VoIP CODEC インタフェース、イーサネット MAC コントローラを搭載しており、主に VoIP 向けの電話機やアダ

プタ向けに最適なプロセッサです。以下に特長を示します。

●CPU － RISC 方式 32 ビット CPU（ARM7TDMI）－ 8KB のユニファイドキャッシュ内蔵－リトルエンディアンフォーマット－動作周波数 67.584MHz －命令体系：高密度な 32 ビット長命令とそのサブセットである高オブジェクト効率の 16 ビ

ット長命令を混在実行可能－汎用レジスタ：32 ビット×31 本－バレルシフタ内蔵（1 命令で ALU とバレルシフトのオペレーションを実行可能）－乗算器（32 ビット×8 ビット）を内蔵－デバッグ機能（JTAG インタフェース）を内蔵 ●外部メモリコントローラ－空間毎にプログラマブルなアクセスタイミング設定－ ROM（FLASH）アクセス機能・1 バンク×16MB の ROM 空間をサポート・8、16、32 ビットデバイスをサポート（ブート時のバス幅は 8、16 ビットから選択可）・フラッシュメモリをサポート・ページアクセス対応

－ SRAM アクセス機能・1 バンク×16MB の SRAM 空間・8、16、32 ビットデバイスをサポート・非同期 SRAM をサポート

－外部 I/O アクセス機能・2 バンクの I/O 空間・8、16、32 ビットデバイスをサポート・RE/WE パルス、データオフタイミング設定可能

－ SDRAM アクセス機能・SDRAM 最大容量 128MB(32 ビット構成時) ・16、32 ビットデバイスをサポート・ＣＢＲオートリフレッシュ、セルフリフレッシュをサポート・CPU と同クロック動作

－ EDO-DRAM アクセス機能・8、16、32 ビットデバイスをサポート


第 1 章概要

1-2

●割り込みコントローラ－ FIQ：1 要因 (外部要因) － IRQ：19 要因 (内部要因：15 要因、外部要因：4 要因) － LSI 外部割込み: 5 要因－割り込み優先レベルは要因ごとに優先順位を 7 レベル設定可能

●タイマ－ 16 ビットシステムタイマ×1ch － 16 ビットオートリロードタイマ×3ch －オーバーフローにより割り込み発生－チャネル毎に別クロック選択可能 ●ウォッチドッグタイマ－ 23 ビットタイマ－最大時間は 2 秒－オーバーフローによりシステムリセット発生 ●リセット機能－パワーオンリセット－ソフトウェアリセット

●入出力ポート－8 ビット×6CH 、6 ビット×1CH（二次/三次機能割り当て有り）－ビット単位で入力/出力設定可能 ●SIO －非同期シリアルインタフェース－全二重調歩同期式－ボーレートジェネレータ内蔵 ●I2C バスコントローラ－通信モード：マスタ・トランスミッタ / マスタ・レシーバ（スレーブ機能なし）－シングル・マスタ・バスのみサポート(アービトレーションなし、クロック同期認識不可) －通信速度：100kbps（Standard-mode）/400kbps（Fast-mode）－アドレッシングフォーマット：7bit/10bit －データバッファ：1byte（1 段）－データ転送順：MSB ファースト ●PWM －分解能 16 ビット PWM ×2CH


第 1 章概要

1-3

●Ethernet MAC コントローラ－IEEE802.3 準拠 10/100Mbps Ethernet MAC コントローラ ×1 ポート－MII(Medium Independent Interface)に対応した PHY LSI との接続が可能－全二重/半二重モード対応－IEEE802.3x 準拠フロー制御(PAUSE フレームの送信/受信)に対応－3 つのフィルタリング機能搭載(MAC アドレスフィルタリング、VLAN タグフィルタリング、

プロトコルタイプフィルタリング) －送受信独立したバッファを搭載 (送信:約 2KB、受信:約 2KB＋4KB) ●VoIP CODEC －Speech CODEC

・ITU-T G.711(64kbps)u-law、A-law/G.729A(8kbps)/G.722(64,56,48kbps)選択可能・ITU-T G.711 AppendixⅠ準拠 PLC（Packet Loss Concealment）機能サポート・LAPIS Semiconductor 独自方式 G.722 用 PLC 機能サポート ※G.722 の選択は”ML7304-022”向けの内容であり、“ML7304-002”を使用されている場合の設

定は禁止です。－エコーキャンセラハンドセット用エコーキャンセラ（20ms の遅延に対応）

音響エコーキャンセラ(128ms の遅延に対応) 回線エコーキャンセラ(16ms の遅延に対応)

－トーン生成機能－通話録音用信号生成機能－端末側インタフェース

アナログインタフェース、または PCM インタフェース選択可能－回線側インタフェース

PCM インタフェース、FIFO インタフェース選択可能－16 ビットタイマ－PCM データ透過モード－3 者通話機能 ● アナログインタフェース－広帯域(16k サンプリング) CODEC 2ch 搭載－ch 毎に出力アンプ 1 系統搭載－ch 毎に入力アンプ 1 系統搭載 (0dB 入力 or +22dB 入力の選択可能) ● PCM インタフェース－インタフェース数:2Port 搭載－符号化形式: G.711(64kbps) u-law / A-law、16bit Linear 選択可能－シリアル伝送レート:64KHz～2.048MHz －タイムスロットアサイメント: Port 毎で最大 32 スロット対応 ( BCLK: 2.048MHz の場合) －入力タイムスロット選択:PortA（任意の 2 スロット）、PortB（任意の２スロット）－出力タイムスロット選択:PortA（任意の 3 スロット）、PortB（任意の２スロット）


第 1 章概要

1-4

●DES/3DES －FIPS PUB 46 に準拠(DES) －ANSI X9.52-1998 に準拠(Triple DES) －DES：鍵長 56 ビット/パリティ込み 64 ビット－Triple DES：鍵長 112 ビット/パリティ込み 128 ビット (EDE) ：鍵長 168 ビット/パリティ込み 192 ビット－処理モード：ECB (Electronic Code Book) ：CBC (Cipher Block Chaining) ※CFB (Cipher FeedBack), OFB (Output FeedBack)モードはサポートしていません。 ●AES －暗号鍵，復号鍵変換動作－ECB での暗号化－ECB での復号化－暗号鍵は 128,192,256bit の 3 種類に対応

●マスタークロック－ 12.288MHz (水晶振動子／外部入力) ●動作保証温度－20℃～＋60℃ ●電源電圧－ IO 電圧 3.0V～3.6V －アナログ電圧 3.0V～3.6V ●パッケージ－208 ピンプラスチック QFP (QFP208-P-2828-0.50-BK4)


第 1 章概要

1-5

1.2 機能ブロック構成

1.2.1 ブロック図

図 1- 1 ブロック図

TDITDOnTRSTTMSTCK

5

PIOC[3] / EXINT[3]/SIO_RXDPIOC[2:0] / EXINT[2:0]

PIOC[4] / EXFIQ

5

PIOC[7] / SIO_TXDPIOC[3] / EXINT[3]/SIO_RXD

XA[23:0]XD[31:16]XD[15:00]XROMCS_NXRAMCS_NXIOCS0_NXIOCS1_NXOE_NXWE_N

APB Bus

µPLAT-7D CPU

（ARM7TDMI）

AHB Bridge

CacheController

UnifiedCache8KB TIC

ExternalMemory controller

APBBridge

INTRC

SystemTimer

SIOSystemControl

AMBA AHB Bus

AMBA APB Bus

Timer3ch

Reset / WDT

SDRAMcontroller

APLL_CPU

DEFSLV

ARBITER

Processor Bus

OSC12.288MHz

XIXO

RESET_NRESETO_N

AHBDecode

TXD[3:0]TXEN、TXERRXD[3:0]MDIO、MDC

12

XBS[3:0]_NXSDCS_N /XCAS[3]_NXSDCKE/XCAS[2]_NXDQM[3:2]XDQM[1:0]/XCAS[1:0]_NXRAS_NXCAS_N XSDCLK

PIOA[7:0]PIOB[7:0]PIOC[7:0]PIOD[7:0]PIOE[7:0]PIOF[7:0]PIOG[5:0]

55GPIO

PIOG[5] / SDAPIOG[4] / SCL

2I2C

PIOC[5]/PWMOUT0PIOC[6] /PWMOUT1

2PWM16bit × 2ch

76

DEFSLV

ExpINTRC

EthernetMAC

APLL_DSPCGB

APBBridge

VoIP CODEC

PIOB[3:0]/DSP_PIO[3:0]

PIOA[2]/PCMIAPIOA[6]/PCMIB

PIOA[3]/PCMOAPIOA[7]/PCMOB

6

LNIN0,RDIN0,MIC0LNIN1,RDIN1,MIC1

6

LNON0LNON1

2

4

VCOM

PIOB[7:4]/DSP_PIO[7:4]

TXCLKRXCLKRXER、RXDVCRS、COLLINK

7

BSIZPPENPDIN

TEST[4:0]VDDIO[9:0]

DGND[11:0]

Power

VBGVDDCOR

AVDD[1:0]AGND[1:0]

Regulator

CBGCONTROL

PCM I/F2ch

AD 2ch

DA2ch

BridgeDSPCore

DSP_PIO FIFO Ctrl

RAM

DownLoader

DSP_CR

SCU

PIOA[0]/SYNCPIOA[1]/BCLK

DES/3DES

AES


第 1 章概要

1-6

1.3 端子

1.3.1 端子配置図

208 ピンプラスチック QFP

PIOG[5]

PIOG[4]

PIOG[3]

PIOG[2]

PIOG[1]

PIOG[0]

MDIO

MDC

TXEN

TXD3

TXD2

TXD1

TXD0

TXER

DGND[7]

VDDCORE[

7]

VDDIO[7]

TXCLK

RXER

RXCLK

RXDV

RXD3

RXD2

RXD1

RXD0

LINK

COL

CRS

XA23

XA22

XA21

XA20

XA19

XA18

XA17

XA16

XA15

XA14

XA13

XA12

DGND[6]

VDDCORE[

6]

VDDIO[6]

XA11

XA10

XA09

XA08

XA07

XA06

XA05

XA04

XA03

156

155

154

153

152

151

150

149

148

147

146

145

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

VDDIO[8] 157 104 XA02VDDCORE[8] 158 103 XA01

DGND[8] 159 102 XA00N.C. 160 101 DGND[5]

LNIN0 161 100 VDDCORE[5]RDIN0 162 99 VDDIO[5]N.C. 163 98 XD15MIC0 164 97 XD14N.C. 165 96 XD13VCOM 166 95 XD12N.C. 167 94 XD11

AVDD[0] 168 93 XD10N.C. 169 92 XD09

LNON0 170 91 XD08N.C. 171 90 XD07

AGND[0] 172 89 XD06AGND[1] 173 88 XD05

N.C. 174 87 XD04LNON1 175 86 XD03N.C. 176 85 DGND[4]

AVDD[1] 177 84 VDDCORE[4]N.C. 178 83 VDDIO[4]MIC1 179 82 XD02N.C. 180 81 XD01

RDIN1 181 80 XD00LNIN1 182 79 XDQM3N.C. 183 78 XDQM2

TEST0 184 77 XDQM1/XCAS1_TEST1 185 76 XDQM0/XCAS0_TEST2 186 75 XCAS_NTEST3 187 74 XRAS_NTEST4 188 73 XSDCS_N/XCA

RESET_N 189 72 XSDCKE/XCASBSIZ 190 71 XSDCLKPPEN 191 70 DGND[3]

RESETO_N 192 69 VDDCORE[3]TDO 193 68 VDDIO[3]TCK 194 67 XWE_NTDI 195 66 XOE_NTMS 196 65 XBS3_N

nTRST 197 64 XBS2_NDGND[10] 198 63 XBS1_N

XI 199 62 XBS0_NXO 200 61 XRAMCS_N

DGND[11] 201 60 XROMCS_NN.C. 202 59 XIOCS1_NN.C. 203 58 XIOCS0_NVBG 204 57 PIOF[7]

PDIN 205 56 PIOF[6]VDDIO[9] 206 55 DGND[2]

VDDCORE[9] 207 54 VDDCORE[2]DGND[9] 208 53 VDDIO[2]

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52

PIOB[0]

PIOB[1]

PIOB[2]

PIOB[3]

PIOB[4]

PIOB[5]

PIOB[6]

PIOB[7]

PIOA[0]

PIOA[1]

PIOA[2]

PIOA[3]

PIOA[4]

PIOA[5]

PIOA[6]

PIOA[7]

PIOD[0]

PIOD[1]

VDDIO[0]

VDDCORE[0

]DG

ND[0]

PIOD[2]

PIOD[3]

PIOD[4]

PIOD[5]

PIOD[6]

PIOD[7]

PIOC[0]

PIOC[1]

PIOC[2]

PIOC[3]

PIOC[4]

PIOC[5]

PIOC[6]

PIOC[7]

VDDIO[1]

VDDCORE[1

]DG

ND[1]

PIOE[0]

PIOE[1]

PIOE[2]

PIOE[3]

PIOE[4]

PIOE[5]

PIOE[6]

PIOE[7]

PIOF[0]

PIOF[1]

PIOF[2]

PIOF[3]

PIOF[4]

PIOF[5]

ML7304


第 1 章概要

1-7

1.3.2 端子一覧

一次機能二次機能三次機能 QFP

番号端子名 I/O 機能端子名 I/O 機能端子名 I/O

1 PIOB[0] I/O 汎用ポート DSP_PIO[0]

／DPI

I/O DSP 用汎用ポート／

ダイヤルパルス入力

― ―

2 PIOB[1] I/O 汎用ポート DSP_PIO[1] I/O DSP 用汎用ポート ― ―

3 PIOB[2] I/O 汎用ポート DSP_PIO[2]

／DPO

I/O DSP 用汎用ポート／

ダイヤルパルス出力

― ―






9 PIOA[0] I/O 汎用ポート SYNC I/O PCM8KHz 同期信号 ― ―

10 PIOA[1] I/O 汎用ポート BCLK I/O PCM シフトクロック ― ―

11 PIOA[2] I/O 汎用ポート PCMIA I PCM 信号入力(PortA) ― ―

12 PIOA[3] I/O 汎用ポート PCMOA O PCM 信号出力(PortA) ― ―

13 PIOA[4] I/O 汎用ポート ― ― ― ― ―

14 PIOA[5] I/O 汎用ポート ― ― ― ― ―

15 PIOA[6] I/O 汎用ポート PCMIB I PCM 信号入力(PortB) ― ―

16 PIOA[7] I/O 汎用ポート PCMOB O PCM 信号出力(PortB) ― ―

17 PIOD[0] I/O 汎用ポート PIOD[0] O 汎用ポート(OD 出力) ― ―


19 VDDIO0 ― IO 用電源 ― ― ― ― ―

20 VDDCOR

E0

― CORE 用電源 ― ― ― ― ―

21 DGND0 ― デジタルグランド ― ― ― ― ―







28 PIOC[0] I/O 汎用ポート EXINT0 I 外部割込み 0 ― ―



31 PIOC[3] I/O 汎用ポート EXINT3 I 外部割込み 3 SIO_RXD I

32 PIOC[4] I/O 汎用ポート EXFIQ I 外部 FIQ 割り込み ― ―

33 PIOC[5] I/O 汎用ポート PWMOUT0 O PWM 出力 ― ―

34 PIOC[6] I/O 汎用ポート PWMOUT1 O PWM 出力 ― ―

35 PIOC[7] I/O 汎用ポート SIO_TXD O SIO 送信信号 ― ―

36 VDDIO1 ― IO 用電源 ― ― ― ― ―

37 VDDCOR

E1

― CORE 用電源 ― ― ― ― ―



第 1 章概要

1-8



39 PIOE[0] I/O 汎用ポート XD16 I/O 外部データバス ― ―








47 PIOF[0] I/O 汎用ポート XD24 I/O 外部データバス ― ―






53 VDDIO2 ― IO 用電源 ― ― ― ― ―

54 VDDCOR

E2

― CORE 用電源 ― ― ― ― ―




58 XIOCS0_

N

O IO バンク 0

チップセレクト

― ― ― ― ―

59 XIOCS1_

N

O IO バンク 1


― ― ― ― ―

60 XROMCS

_N

O ROM バンク


― ― ― ― ―

61 XRAMCS

_N

O RAM バンク


― ― ― ― ―

62 XBS0_N O バイトセレクト 0 ― ― ― ― ―

63 XBS1_N O バイトセレクト 1 ― ― ― ― ―

64 XBS2_N O バイトセレクト 2 ― ― ― ― ―

65 XBS3_N O バイトセレクト 3 ― ― ― ― ―

66 XOE_N O アウトプットイネーブル ― ― ― ― ―

67 XWE_N O ライトイネーブル ― ― ― ― ―

68 VDDIO3 ― IO 用電源 ― ― ― ― ―

69 VDDCOR

E3

― CORE 用電源 ― ― ― ― ―


71 XSDCLK O SDRAM 用クロック ― ― ― ― ―

72 XSDCKE/

XCAS2_N

O SDRAM 用クロックイネー

ブル/EDO-DRAM 用カラ

ムアドレスストローブ

― ― ― ― ―

73 XSDCS_

N/XCAS3

_N

O SDRAM 用チップセレクト

/EDO-DRAM 用カラムア

ドレスストローブ

― ― ― ― ―

74 XRAS_N O ローアドレスストローブ ― ― ― ― ―


第 1 章概要

1-9



(SDRAM/EDO-DRAM)

75 XCAS_N O カラムアドレスストローブ

(SDRAM)

― ― ― ― ―

76 XDQM0/

XCAS0_N

O SDRAM 用データマスク



― ― ― ― ―

77 XDQM1/

XCAS1_N

O SDRAM 用データマスク



― ― ― ― ―

78 XDQM2 O SDRAM 用データマスク ― ― ― ― ―

79 XDQM3 O SDRAM 用データマスク ― ― ― ― ―

80 XD00 I/O 外部データバス ― ― ― ― ―

81 XD01 I/O 外部データバス ― ― ― ― ―

82 XD02 I/O 外部データバス ― ― ― ― ―

83 VDDIO4 ― IO 用電源 ― ― ― ― ―

84 VDDCOR

E4

― CORE 用電源 ― ― ― ― ―


86 XD03 I/O 外部データバス ― ― ― ― ―

87 XD04 I/O 外部データバス ― ― ― ― ―

88 XD05 I/O 外部データバス ― ― ― ― ―

89 XD06 I/O 外部データバス ― ― ― ― ―

90 XD07 I/O 外部データバス ― ― ― ― ―

91 XD08 I/O 外部データバス ― ― ― ― ―

92 XD09 I/O 外部データバス ― ― ― ― ―

93 XD10 I/O 外部データバス ― ― ― ― ―

94 XD11 I/O 外部データバス ― ― ― ― ―

95 XD12 I/O 外部データバス ― ― ― ― ―

96 XD13 I/O 外部データバス ― ― ― ― ―

97 XD14 I/O 外部データバス ― ― ― ― ―

98 XD15 I/O 外部データバス ― ― ― ― ―

99 VDDIO5 ― IO 用電源 ― ― ― ― ―

100 VDDCOR

E5

― CORE 用電源 ― ― ― ― ―


102 XA00 O 外部アドレスバス ― ― ― ― ―

103 XA01 O 外部アドレスバス ― ― ― ― ―

104 XA02 O 外部アドレスバス ― ― ― ― ―

105 XA03 O 外部アドレスバス ― ― ― ― ―

106 XA04 O 外部アドレスバス ― ― ― ― ―

107 XA05 O 外部アドレスバス ― ― ― ― ―

108 XA06 O 外部アドレスバス ― ― ― ― ―

109 XA07 O 外部アドレスバス ― ― ― ― ―

110 XA08 O 外部アドレスバス ― ― ― ― ―

111 XA09 O 外部アドレスバス ― ― ― ― ―

112 XA10 O 外部アドレスバス ― ― ― ― ―


第 1 章概要

1-10



113 XA11 O 外部アドレスバス ― ― ― ― ―

114 VDDIO6 ― IO 用電源 ― ― ― ― ―

115 VDDCOR

E6

― CORE 用電源 ― ― ― ― ―


117 XA12 O 外部アドレスバス ― ― ― ― ―

118 XA13 O 外部アドレスバス ― ― ― ― ―

119 XA14 O 外部アドレスバス ― ― ― ― ―

120 XA15 O 外部アドレスバス ― ― ― ― ―

121 XA16 O 外部アドレスバス ― ― ― ― ―

122 XA17 O 外部アドレスバス ― ― ― ― ―

123 XA18 O 外部アドレスバス ― ― ― ― ―

124 XA19 O 外部アドレスバス ― ― ― ― ―

125 XA20 O 外部アドレスバス ― ― ― ― ―

126 XA21 O 外部アドレスバス ― ― ― ― ―

127 XA22 O 外部アドレスバス ― ― ― ― ―

128 XA23 O 外部アドレスバス ― ― ― ― ―

129 CRS I MII キャリアセンス入力 ― ― ― ― ―

130 COL I MII コリジョン入力 ― ― ― ― ―

131 LINK I PHY LINK 信号 ― ― ― ― ―

132 RXD0 I MII 受信データ ― ― ― ― ―




136 RXDV I MII 受信有効 ― ― ― ― ―

137 RXCLK I MII 受信クロック ― ― ― ― ―

138 RXER I MII 受信エラー ― ― ― ― ―

139 TXCLK I MII 送信クロック ― ― ― ― ―

140 VDDIO7 ― IO 用電源 ― ― ― ― ―

141 VDDCOR

E7

― CORE 用電源 ― ― ― ― ―


143 TXER O MII 送信エラー ― ― ― ― ―

144 TXD0 O MII 送信データ ― ― ― ― ―




148 TXEN O MII 送信イネーブル ― ― ― ― ―

149 MDC O MII マネージメントクロック ― ― ― ― ―

150 MDIO I/O MII マネージメントデータ ― ― ― ― ―

151 PIOG[0] I/O 汎用ポート ― ― ― ― ―

152 PIOG[1] I/O 汎用ポート ― ― ― ― ―

153 PIOG[2] I/O 汎用ポート ― ― ― ― ―

154 PIOG[3] I/O 汎用ポート ― ― ― ― ―

155 PIOG[4] I/O 汎用ポート SCL O I2C クロック ― ―


第 1 章概要

1-11



156 PIOG[5] I/O 汎用ポート SDA I/O I2C データ ― ―

157 VDDIO8 ― IO 用電源 ― ― ― ― ―

158 VDDCOR

E8

― CORE 用電源 ― ― ― ― ―


160 N.C ― 未使用端子 ― ― ― ― ―

161 LNIN0 I アナログ入力(CH0) ― ― ― ― ―

162 RDIN0 I アナログ入力(CH0) ― ― ― ― ―

163 N.C ― 未使用端子 ― ― ― ― ―

164 MIC0 I アナログ入力(CH0) ― ― ― ― ―

165 N.C ― 未使用端子 ― ― ― ― ―

166 VCOM O アナログ基準電圧 ― ― ― ― ―

167 N.C ― 未使用端子 ― ― ― ― ―

168 AVDD0 ― アナログ電源 ― ― ― ― ―

169 N.C ― 未使用端子 ― ― ― ― ―

170 LNON0 O アナログ出力(CH0) ― ― ― ― ―

171 N.C ― 未使用端子 ― ― ― ― ―

172 AGND0 ― アナロググランド ― ― ― ― ―

173 AGND1 ― アナロググランド ― ― ― ― ―

174 N.C ― 未使用端子 ― ― ― ― ―

175 LNON1 O アナログ出力(CH1) ― ― ― ― ―

176 N.C ― 未使用端子 ― ― ― ― ―

177 AVDD1 ― アナログ電源 ― ― ― ― ―

178 N.C ― 未使用端子 ― ― ― ― ―

179 MIC1 I アナログ入力 (CH1) ― ― ― ― ―

180 N.C ― 未使用端子 ― ― ― ― ―

181 RDIN1 I アナログ入力 (CH1) ― ― ― ― ―

182 LNIN1 I アナログ入力 (CH1) ― ― ― ― ―

183 N.C ― 未使用端子 ― ― ― ― ―

184 TEST0 I テストモード設定 ― ― ― ― ―





189 RESET_N I リセット入力 ― ― ― ― ―

190 BSIZ I ブートバス幅選択 ― ― ― ― ―

191 PPEN I テストモード設定 ― ― ― ― ―

192 RESETO_

N

O リセット出力 ― ― ― ― ―

193 TDO O JTAG データ出力 ― ― ― ― ―

194 TCK I JTAG クロック ― ― ― ― ―

195 TDI I JTAG データ入力 ― ― ― ― ―

196 TMS I JTAG モード設定 ― ― ― ― ―

197 nTRST I JTAG リセット ― ― ― ― ―

198 DGND10 ― デジタルグランド ― ― ― ― ―


第 1 章概要

1-12



199 XI I 水晶振動子接続/クロック

入力

― ― ― ― ―

200 XO O 水晶振動子接続 ― ― ― ― ―

201 DGND11 ― デジタルグランド ― ― ― ― ―

202 N.C ― 未使用端子 ― ― ― ― ―

203 N.C ― 未使用端子 ― ― ― ― ―

204 VBG O バンドギャップ出力 ― ― ― ― ―

205 PDIN I テストモード設定 ― ― ― ― ―

206 VDDIO9 ― IO 用電源 ― ― ― ― ―

207 VDDCOR

E9

― CORE 用電源 ― ― ― ― ―



第 1 章概要

1-13

1.3.3 端子説明

端子名 I/O 説明

一次

二次

三次

論理

システム

XI I 水晶振動子接続端子/クロック入力端子

水晶振動子を接続する場合、XI と XO に接続します。12.288MHz の振動子をサ

ポートしています。システムリセット時には発振を停止します。システムリセット後

に発振起動し、発振安定待ち時間（約 20ms）経過後に LSI 内部のリセット状態が

解除されます。なお、直接 12.288MHz のクロックを入力することも可能です。

水晶振動子の接続構成は第 5 章クロック制御をご参照ください。

－－

XO O 水晶振動子接続端子

水晶振動子を使用しない場合は、この端子はオープンにしてください。－－

RESET_N I システムリセット入力端子

リセットに関しては第 6 章リセット制御をご参照ください。－負

RESETO_N O リセット出力端子、LSI 内部システムリセット信号を出力したもので、発振安定待ち

等の LSI 内部安定待ち時間として、システムリセット解除から約 20ms 間 Low レ

ベルを継続します。リセットに関しては第 6 章リセット制御をご参照ください。

－負

Debug サポート（周辺回路構成例は第 18 章 JTAG を参照下さい）

TCK I デバッグ時に使用する端子です。通常使用時は”0”を入力してください。－－

TMS I デバッグ時に使用する端子です。通常使用時は”1”を入力してください。－正

nTRST I デバッグ時に使用する端子です。通常使用時は”0”を入力してください。－負

TDI I デバッグ時に使用する端子です。通常使用時は”1”を入力してください。－正

TDO O デバッグ時に使用する端子です。通常使用時はオープンにしてください。－正

汎用入出力ポート

PIOA[7:0] IO 汎用入出力ポート A。二次機能を持つので、二次機能を使用する場合、汎用ポー

トとして使用できません。一次正

PIOB[7:0] IO 汎用入出力ポート B。二次機能を持つので、二次機能を使用する場合、汎用ポー


PIOC[7:0] IO 汎用入出力ポート C。二次機能を持つので、二次機能を使用する場合、汎用ポー


PIOD[7:0] IO 汎用入出力ポート D。二次機能を持つので、二次機能を使用する場合、汎用ポー


PIOE[7:0] IO 汎用入出力ポート E。二次機能を持つので、二次機能を使用する場合、汎用ポー


PIOF[7:0] IO 汎用入出力ポート F。二次機能を持つので、二次機能を使用する場合、汎用ポー


PIOG[5:0] IO 汎用入出力ポート G。一次正


第 1 章概要

1-14


一次

二次

三次

論理

外部バス

XA[23:00] O 外部 RAM、外部 ROM、外部 IO、外部 DRAM 接続バスのアドレス出力端子－正

XD[31:16] IO 外部 RAM、外部 ROM、外部 IO、外部 DRAM 接続バスのデータ入出力端子

入出力端子ですのでプルアップ抵抗を接続してください。

リセット直後は一次機能 PIOE[7:0]、PIOF[7:0]の設定になっています。

二次正

XD[15:00] IO 外部 RAM、外部 ROM、外部 IO、外部 DRAM 接続バスのデータ入出力端子

入出力端子ですのでプルアップ抵抗を接続してください。－正

外部バス制御信号

XROMCS_N O ROM バンクチップセレクト出力端子－負

XRAMCS_N O SRAM バンクチップセレクト出力端子－負

XIOCS0_N O IO バンク 0 チップセレクト出力端子－負

XIOCS1_N O IO バンク 1 チップセレクト出力端子－負

XOE_N O アウトプットイネーブル/リードイネーブル出力端子－負

XWE_N O ライトイネーブル出力端子－負

XBS[3:0]_N O 外部デバイス用バイトセレクト出力端子

XBS3_N は XD[31:24]を、XBS2_N は XD[23:16]

XBS1_N は XD[15:08]を、XBS0_N は XD[07:00]をセレクト

－負

外部バス制御信号（SDRAM/EDO-DRAM）

XRAS_N

O SDRAM/EDO-DRAM 用ローアドレスストローブ信号出力端子－負

XCAS_N O SDRAM 用カラムアドレスストローブ信号出力端子－負

XSDCLK O SDRAM 用クロック出力端子（内部の HCLK と同じ周波数となります）－－

XSDCKE

／XCAS2_N

O SDRAM 接続時：

SDRAM 用クロックイネーブル出力端子

EDO-DRAM 接続時：

EDO-DRAM 用カラムアドレスストローブ信号出力端子 2 (XD[23:16])

－正/負

XSDCS_N

／XCAS3_N


SDRAM 用チップセレクト出力端子



－負

XDQM[3:2] O SDRAM 用データマスク信号出力端子

XDQM3 は XD[31:24]、XDQM2 は XD[23:16]のデータマスク信号－正

XDQM1

/XCAS1_N


SDRAM 用データマスク信号出力端子 (XD[15:8])



－正/負

XDQM0

/XCAS0_N


SDRAM 用データマスク信号出力端子(XD[7:0])


EDO-DRAM 用カラムアドレスストローブ信号出力端子 0 （XD[7:0]））

－正/負


第 1 章概要

1-15


一次

二次

三次

論理

Ether MAC

TXCLK I MII 送信クロック入力－－

TXD[3:0] O MII 送信データ－－

TXEN O MII 送信イネーブル信号出力－正

TXER O MII 送信エラー信号出力－正

RXCLK I MII 受信クロック入力－－

RXD[3:0] I MII 受信データ－－

RXDV I MII 受信データ有効信号入力－正

RXER I MII 受信エラー信号入力－正

CRS I MII キャリアセンス信号入力－正

COL I MII コリジョン信号入力－正

MDC O MII マネージメントデータクロック－－

MDIO IO MII マネージメントデータ入出力－－

LINK I PHY-LSI LINK 信号入力－－

割り込み信号

EXFIQ I 外部 FIQ 割込み信号

リセット直後は一次機能 PIOC[4]の設定になっています。二次

EXINT[3:0] I 外部割り込み信号 0～3

リセット直後は一次機能 PIOC[3:0]の設定になっています。二次

SIO

SIO_TXD O SIO の送信データ出力

リセット直後は一次機能 PIOC[7]の設定になっています。二次正

SIO_RXD I SIO の受信データ入力

リセット直後は一次機能 PIOC[3]の設定になっています。三次正

I2C

SDA IO I2C データ

2 次機能設定時はオープンドレインの機能で動作しますので、外部にプルアップ抵

抗を接続してください。リセット直後は一次機能 PIOG[5]の設定になっています。

二次－

SCL O I2C クロック


抗を接続してください。リセット直後は一次機能 PIOG[4]の設定になっています。

二次－

PWM

PWMOUT0 O PWM 出力 0

リセット直後は一次機能 PIOC[5]の設定になっています。二次－

PWMOUT1 O PWM 出力１

リセット直後は一次機能 PIOC[6]の設定になっています。二次－


第 1 章概要

1-16


一次

二次

三次

論理

DSP 汎用入出力ポート

DSP_PIO[0]

／DPI

IO DSP 用汎用入出力ポート[0]、ダイヤルパルス検出機能を使用する場合、その入

力用端子として使用されますので、汎用ポートとしては使用できません。

リセット直後は一次機能 PIOB[0]の設定になっています。

二次正

DSP_PIO[1] IO DSP 用汎用入出力ポート[1]

リセット直後は一次機能 PIOB[1]の設定になっています。二次正

DSP_PIO[2]

／DPO

IO DSP 用汎用入出力ポート[2]、DSP 汎用ポート機能選択レジスタ（DSPPF）への

設定によりダイヤルパルス出力用端子として割り当て可能です。


二次正

DSP_PIO[3] IO DSP 用汎用入出力ポート[3]

リセット直後は一次機能 PIOB[3]の設定になっています。二次正

DSP_PIO[7:4] IO DSP 用汎用入出力ポート[7:4]

リセット直後は一次機能 PIOB[7:4]の設定になっています。二次正

PCM I/F

SYNC IO 8KHz 同期信号入出力端子。

入出力の切替は、PCM クロック選択レジスタ 0（PCMCKCON0）で行うことが可能

です。初期状態では入力設定になっていますので DSP リセット解除前に BCLK と

同期した 8KHz のクロックを常時入力してください。なお、出力設定で使用する場

合には、DSP リセット解除前に PCMCKCON0 への設定を出力設定にしてくださ

い。リセット直後は一次機能 PIOA[0]の設定になっています。なお、PCM インタ

フェースを使用しない場合には、 PCM クロック選択レジスタ 0（PCMCKCON0）を”1”（内部発生）に設定してください。

二次－

BCLK IO PCM シフトクロック入出力端子。

入出力の切替は、PCM クロック選択レジスタ 0（PCMCKCON0）で行うことが可能

です。初期状態では入力設定になっていますので DSP リセット解除前に常時

64KHz～2.048MHz のクロックを入力してください。なお、出力設定で使用する場

合には、DSP リセット解除前に PCMCKCON0 への設定を出力設定にしてくださ

い。出力時は 2.048MHz クロックが出力されます。リセット直後は一次機能

PIOA[1]の設定になっています。なお、PCM インタフェースを使用しない場合

には、PCM クロック選択レジスタ 0（PCMCKCON0）を”1”（内部発生）に

設定してください。

二次－


第 1 章概要

1-17


一次

二次

三次

論理

PCM I/F（続き）

PCMIA I PCM PortA の PCM 信号入力端子。BCLK の立ち下がりでシフトされ MSB から

入力されます。リセット直後は一次機能 PIOA[2]の設定になっています。二次正

PCMOA O PCM PortA の PCM 信号出力端子。


抗を接続してください。プルアップ電圧として IO 用電源(VDDIO)よりも大きな電圧

は使用しないでください。

BCLK、SYNC の立ち上がりと同期して PCM 信号が出力されます。PCMOA から

の出力は選択されたタイムスロット位置の区間のみデータを出力し、それ以外の

区間はハイインピーダンスとなります。リセット直後は一次機能 PIOA[3]の設定に

なっています。

二次正

PCMIB I PCM PortB の PCM 信号入力端子。BCLK の立ち下がりでシフトされ MSB から

入力されます。リセット直後は一次機能 PIOA[6]の設定になっています。二次正

PCMOB O PCM PortB の PCM 信号出力端子。


抗を接続してください。プルアップ電圧として IO 用電源(VDDIO)よりも大きな電圧

は使用しないでください。

BCLK、SYNC の立ち上がりと同期して PCM 信号が出力されます。PCMOB から

の出力は選択されたタイムスロット位置の区間のみデータを出力し、それ以外の

区間はハイインピーダンスとなります。リセット直後は一次機能 PIOA[7]の設定に

なっています。

二次正


第 1 章概要

1-18


一次

二次

三次

論理

Analog I/F

LNIN0 I CH0 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。－－

RDIN0 I CH0 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。－－

MIC0 I CH0 側アナログ入力端子(+22dB)、AC カップリングした信号を入力してくださ

い。また、入力した信号は内部で+22dB されます。－－

LNON0 O CH0 側アナログ出力端子、10kΩの負荷を駆動することが出来ます。帯域外ノイ

ズが気になる場合には、外付けにフィルタを挿入してください－－

LNIN1 I CH1 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。－－

RDIN1 I CH1 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。－－

MIC1 I CH1 側アナログ入力端子 (+22dB)、AC カップリングした信号を入力してくださ

い。また、入力した信号は内部で+22dB されます。－－

LNON1 O CH1 側アナログ出力端子、10kΩの負荷を駆動することが出来ます。帯域外ノイ

ズが気になる場合には、外付けにフィルタを挿入してください－－

VCOM O アナログ基準電圧（CH0/CH1 共通）、AVDD/2 の電圧が出力されます。

AGND 端子との間にバイパスコンデンサ 10uF（アルミ電解タイプ、あるいはセラミ

ックタイプ）と 0.1uF（セラミックタイプ）を並列に入れて下さい。

－－

MODE

TEST[4:0] I テスト用入力端子。通常使用時には”0”を入力して使用してください。－正

BSIZ I ブートバス幅選択端子（“0”：8bit 幅、”1”：16bit 幅）－－

PPEN I テスト用入力端子。通常使用時には”0”を入力して使用してください。－正

PDIN I テスト用入力端子。通常使用時には”0”を入力して使用してください。－正

電源

VDDCORE

[9:0]

－内蔵レギュレータ CORE 電源電圧出力端子(約 1.6V)

グランド端子との間に適切なバイパスコンデンサを接続してください。なお、

VDDCORE[9]とグランド端子との間には 10uF（セラミック、タンタルコンデンサ）と

並列に 0.1uF 程度（セラミックタイプ）のコンデンサを接続してください。

VREGOUT[8:0]端子とグランド端子との間にも 0.1uF 程度（セラミックタイプ）のコ

ンデンサを接続することを推奨致します。

－－

VDDIO[9:0] － IO 用ディジタル電源端子(約 3.3V)

VDDIO[9:0]と AVDD[1:0]は LSI 近傍で接続し、グランド端子との間に適切なバイ

パスコンデンサを接続してください。

－

－

DGND[11:0]

－ディジタルグランド端子

DGND[11:0]と AGND[1:0]は LSI 近傍で接続してください。－

－

AVDD[1:0] －アナログ電源端子(約 3.3V)

VDDIO[9:0]と AVDD[1:0]は LSI 近傍で接続し、グランド端子との間に適切なバイ

パスコンデンサを接続してください。

－

－

AGND[1:0] －アナロググランド端子

DGND[11:0]と AGND[1:0]は LSI 近傍で接続してください。－

－

VBG －内蔵レギュレータバンドギャップ基準電圧出力端子。内部基準電圧安定のため、

VBG 端子とグランド端子との間に 150pF の積層セラミックコンデンサを接続して

下さい。

－－


第 1 章概要

1-19


一次

二次

三次

論理

未使用端子

N.C －未使用端子です。OPEN でご使用ください。

－－


第 1 章概要

1-20

1.3.4 端子の状態

本 LSI のリセット中の出力端子（入出力端子を含む）の状態を表 1- 1に示します。

表 1- 1 リセット中の出力端子（入出力端子を含む）の状態端子名リセット時

XO L レベル

RESETO_N L レベル

PIOA[7:0] ,PIOB[7:0],PIOC[7:0]

PIOD[7:0],PIOE[7:0],PIOF[7:0] 、

PIOG[5:0]

ハイ・インピーダンス

XA[23:00] L レベル

XD[15:00] ハイ・インピーダンス

XROMCS_N, XRAMCS_N, XIOCS0_N,

XIOCS1_N, XOE_N, XWE_N

XBS[3:0]_N

H レベル

XRAS_N, XCAS_N,

XSDCS_N/XCAS3_N,

XSDCKE/XCAS2_N,

XDQM[1:0]/XCAS[1:0]_N

XDQM[3:2]

H レベル

XSDCLK L レベル

TXD[3:0], TXEN, TXER, MDC L レベル

MDIO ハイ・インピーダンス

LNON0,LNON1 ハイ・インピーダンス

VCOM ハイ・インピーダンス

TDO ハイ・インピーダンス


第 1 章概要

1-21

1.3.5 端子の構造と処理

●端子の構造本 LSI のディジタル端子構造を簡略化した形で表 1- 2に示します。

表 1- 2 端子構造タイプ TCK、TMS、nTRST、TDI

TXCLK、RXCLK、RXD[3:0]、RXDV、RXER

CRS、COL、LINK

I

ノーマル入力端子

入力端子

RESET_N、TEST[4:0]、BSIZ、PPEN I Schmitt

シュミット入力端子

XROMCS_N、XRAMCS_N

XIOCS[1:0]_N、XOE_N、XWE_N、XBS[3:0]_N

XRAS_N、XCAS_N、XSDCLK、

XSDCKE/XCAS2_N、XDQM[1:0]/XCAS[1:0]_N

XSDCS_N/XCAS3_N、TXD[3:0]、TXEN、

TXER、MDC、RESETO_N

O

ノーマル出力端子

出力端子

TDO

OutputEnable

O

トライステート出力端子

PIOC[7:0]、PIOD[7:0],PIOE[7:0],PIOF[7:0]

PIOG[5:0]

XD[15:00]、MDIO、XA[23:00]

OutputEnable

O

I

ノーマル入出力端子

入出力端子

PIOA[7:0]、PIOB[7:0]

OutputEnable

O

I Schmitt

5V トレラント入出力端子


第 1 章概要

1-22

●未使用端子の処理本 LSI の未使用端子の処理を表 1- 3に示します。

表 1- 3 未使用端子の処理端子名端子処理

TCK、nTRST “0” 端子に Low レベルの信号を入力してください

TMS、TDI “1” 端子に High レベルの信号を入力してください

TDO オープンで使用してください。

TEST[4:0]、PDIN、PPEN “0” 端子に Low レベルの信号を入力してください

XO 水晶振動子を接続しない場合：オープンで使用してください。

PIOA[7:0] ,PIOB[7:0],PIOC[7:0]

PIOD[7:0],PIOE[7:0],PIOF[7:0],PIOG[5:0]

入力設定時：“0”、または”1”

端子に Low レベル、または High レベルの信号を入力してください

XA[23:00] オープンでご使用ください。

XD[15:00] “1” 端子に High レベルの信号を入力してください

XRAMCS_N, XIOCS0_N, XIOCS1_N

XWE_N, XBS[3:0]_N

オープンでご使用ください。

XRAS_N, XCAS_N, XSDCLK,

XSDCKE/XCAS2_N

XSDCS_N/XCAS3_N, XDQM[3:2],

XDQM[1:0]/XCAS[1:0]_N

オープンでご使用ください。

TXCLK, RXCLK, RXD[3:0], RXDV, RXER

CRS, COL, MDIO, LINK

“0”、または”1”

端子に Low レベル、または High レベルの信号を入力してください

TXD[3:0], TXEN, TXER, MDC オープンでご使用ください。

LNIN0,LNIN1,MIC0,MIC1 オープンでご使用ください。

LNON0,LNON1 オープンでご使用ください。

N.C オープンでご使用ください。

第 2 章 CPU


第 2 章 CPU

2-1

2 CPU

2.1 概要

本 LSI は、ARM 社が開発した RISC 方式の 32 ビット CPU ARM7TDMI を CPU として用いています。

ARM7TDMI は、32 ビット長の命令セット（ARM 命令）を実行する ARM 状態と ARM 命令のサブセットとなっ

ている 16 ビット長の命令セット（Thumb 命令）を実行する Thumb 状態の 2 つの動作状態があります。必要に

応じて 2 つの動作状態を遷移してプログラムを実行することができます。

2.2 CPU の動作状態

CPU は ARM 状態または Thumb 状態のどちらかで動作することができます。この 2 つの状態間の遷移によって CPU の動作モードやレジスタの内容が影響を受けることはありません。

ARM 状態: 32 ビットのワード境界に置かれた ARM 命令を実行します。 Thumb 状態: 16 ビットのハーフワード境界に置かれた Thumb 命令を実行します。

2.2.1 状態の遷移

CPU の動作状態は、以下の 2 つの場合に遷移します。

･ BX 命令の実行 BX 命令の実行により、プログラムで ARM 状態･Thumb 状態間を遷移できます。

･例外の受付または復帰 CPU が例外を受け付けると、ARM 状態に遷移します。例外が Thumb 状態で受け付けられた場

合、例外の受付により ARM 状態に遷移し、例外からの復帰により Thumb 状態に自動的に遷

移します。

2.3 アドレス空間

本 LSI は 32 ビットのアドレス指定による 4G バイトのフラットなアドレス空間を持っています。アドレス空間は命

令とデータの区別のない単一の空間として扱うことができます。

2.4 メモリフォーマット

メモリはゼロから順番に番号をつけたバイトの集合として扱われます。バイト 0 からバイト 3 は 1 番目のワード、

バイト 4 からバイト 7 は 2 番目のワードというようにワードデータがストアされます。メモリ中のワードはリトルエン

ディアンフォーマットで扱われます。

上位アドレス 31 24 23 16 15 8 7 0 ワードアドレス

11 10 9 8 8

7 6 5 4 4

3 2 1 0 0

下位アドレス

･最下位バイトは下位アドレスに置かれます。･ワードは最下位バイトのバイトアドレスで指定されます。

図 2-1 ワード内バイトのリトルエンディアンアドレス

【注意】

CPU のアーキテクチャではビッグエンディアンあるいはリトルエンディアンのいずれかを選択してメモリ中のワードを扱

うことができますが、本 LSI ではリトルエンディアンに固定されています。


第 2 章 CPU

2-2

2.5 命令長

命令は 32 ビット長（ARM 状態）または 16 ビット長（Thumb 状態）です。

2.6 データタイプ

バイト（8 ビット），ハーフワード（16 ビット）およびワード（32 ビット）のデータタイプがサポートされています。ワー

ドは 4 バイト境界に配置され、ハーフワードは 2 バイトの境界に配置されなければなりません。 2.7 動作モード

CPU は、７つの動作モードをサポートしています。

User mode (usr): 通常のプログラム実行状態。 FIQ mode (fiq): 高速割り込み処理用に使用。 IRQ mode (irq): 汎用割り込み処理用に使用。 Supervisor mode (svc): オペレーティングシステム用のプロテクトモード。 Abort mode (abt): データまたは命令プリフェッチ･アボート処理用に使用。 System mode (sys): オペレーティングシステム用の特権ユーザモード Undefined mode (und): 未定義命令例外処理用に使用。

モードの変更はソフトウェアで行うか、割り込みまたは例外処理によって行われます。ほとんどのアプリケーションプログラムはユーザモードで実行します。非ユーザモードすなわち特権モードには

割り込みまたは例外を処理するため、あるいは保護されたリソースにアクセスするときに移行します。


第 2 章 CPU

2-3

2.8 レジスタ

CPU には、31 個の汎用 32 ビットレジスタ、および 6 個のステータスレジスタがありますが、これらのレジスタは一

度に全部を参照することはできません。 CPU の動作状態および動作モードによって、どのレジスタがプログラ

ムに利用できるかが決まります。

2.8.1 ARM 状態でのレジスタセット

ARM 状態では、16 個の汎用レジスタと 1 あるいは 2 個のステータスレジスタを常時参照することができます。

特権（非ユーザ）モードではモード固有のレジスタバンクに切り換わります。図 2-2 に各モードによって使用でき

るレジスタセットを示します。バンクレジスタは、網掛けした三角形で示されます。 ARM 状態でのレジスタセットには 16 個のダイレクトアクセスが可能なレジスタ R0～R15 が含まれます。 R15を除くこれらのレジスタは汎用レジスタです。さらに、ステータス情報を保存するための 17 番目のレジスタがあり

ます。

・レジスタ 14: サブルーチンリンクレジスタとして使用できます。これはリンク付き分岐（BL）命令を実行

するときに R15 のコピーを受け取ります。その他の場合は汎用レジスタとして扱われます。

該当するバンクレジスタ R14_svc，R14_irq，R14_fiq, R14_abt および R14_und は、割り込みや

例外が発生した場合、あるいはリンク付き分岐命令を割り込みルーチンまたは例外ルーチン内

で実行するとき R15 の戻り値を保持するのに使用します。

・レジスタ 15: プログラムカウンタ（PC）です。ARM 状態では R15 のビット[1:0]はゼロとなり、ビット[31:2]が PC として使用されます。 Thumb 状態ではビット[0]はゼロとなりビット[31:1]が PC として

使用されます。

・レジスタ 16: CPSR（カレントプログラムステータスレジスタ）です。これには条件コードフラグおよび現

在の動作モードを示すモードビットが含まれます。 FIQ モードには R8～14(R8_fiq～R14_fiq)にマップされた 7 つのバンクレジスタがあります。ARM 状態の場合、

多くのFIQハンドラはレジスタを退避する必要はありません。User，IRQ，Supervisor，Abort, Undefined，の各モ

ードには R13 および R14 にマップされた 2 つのバンクレジスタがあり、各モードはプライベートスタックポインタ

とリンクレジスタを持つことができます。


第 2 章 CPU

2-4

R0R1R2R3R4R5R6R7R8R9R10R11R12R13R14

R15(PC)

R8_fiqR9_fiq

R10_fiqR11_fiq

R12_fiq

R13_fiqR14_fiq R14_svc R14_irq R14_und

R15(PC) R15(PC) R15(PC) R15(PC)

R0R1R2R3R4R5R6R7

R0R1R2R3R4R5R6R7

R0R1R2R3R4R5R6R7

R0R1R2R3R4R5R6R7

R8R9R10R11R12

R13_svc

R8R9R10R11R12

R13_irq

R8R9R10R11R12

R13_und

CPSR CPSR CPSR CPSR CPSRSPSR_fiq SPSR_svc SPSR_irq SPSR_und

ARM 状態での汎用レジスタとプログラムカウンタ

ARM 状態でのプログラムステータスレジスタ

= バンクレジスタ

System & User FIQ Supervisor IRQ Undefined

R14_abt

R15(PC)

R0R1R2R3R4R5R6R7R8R9R10R11R12

R13_abt

CPSRSPSR_abt

Abort

図 2-2 ARM 状態でのレジスタ構成


第 2 章 CPU

2-5

2.8.2 Thumb 状態でのレジスタセット

Thumb 状態でのレジスタセットは、ARM 状態でのレジスタセットのサブセットとなっています。プログラマは、8つの汎用レジスタ R0～R7 とプログラムカウンタ（PC），スタックポインタレジスタ（SP），リンクレジスタ（LR）およ

び CPSR に対して直接アクセスできます。各特権モードに対してバンク構成のスタックポインタ，リンクレジスタ, 保存プログラムステータスレジスタ(SPSR)があります。Thumb 状態でのレジスタ構成を図 2-3 に示します。

R0R1R2R3R4R5R6R7SPLRPC

SP_fiqLR_fiq

PC

R0R1R2R3R4R5R6R7

R0R1R2R3R4R5R6R7

R0R1R2R3R4R5R6R7

R0R1R2R3R4R5R6R7

PC PC PC

CPSR CPSR CPSR CPSR CPSRSPSR_fiq SPSR_svc SPSR_irq SPSR_und

Thumb 状態でのプログラムステータスレジスタ

= バンクレジスタ

System & User FIQ Supervisor IRQ Undefined

SP_svcLR_svc

SP_irq

LR_irqSP_undLR_und

R0R1R2R3R4R5R6R7

PC

CPSRSPSR_abt

Abort

SP_abtLR_abt

Thumb 状態での汎用レジスタとプログラムカウンタ

図 2-3 Thumb 状態でのレジスタ構成

2.8.3 ARM 状態と Thumb 状態のレジスタの関係

Thumb 状態と ARM 状態のレジスタには次のような関係があります。・ Thumb 状態の R0～R7 と ARM 状態の R0～R7 は同一のレジスタです。・ Thumb 状態の CPSR および SPSR と ARM 状態の CPSR および SPSR は同一のレジスタです。・ Thumb 状態の SP は ARM 状態の R13 に対応します。・ Thumb 状態の LR は ARM 状態の R14 に対応します。・ Thumb 状態のプログラムカウンタは ARM 状態のプログラムカウンタ（R15）に対応します。

この関係を図 2-4 に示します。


第 2 章 CPU

2-6

R0

R1

R2

R3

R4

R5

R6

R7

プログラムカウンタ (PC)

リンクレジスタ (LR)スタックポインタ (SP)

R0

R1

R2

R3

R4

R5

R6

R7

R8

R9

R10

R11

R12

プログラムカウンタ (R15)リンクレジスタ (R14)

スタックポインタ (R13)

CPSR

SPSRCPSR

SPSR

Thumb 状態 ARM 状態

下位レジスタ

上位レジスタ

図 2-4 Thumb 状態レジスタの ARM 状態レジスタに対するマッピング

2.8.4 Thumb 状態での上位レジスタに対するアクセス

Thumb 状態の場合、レジスタ R8～R15（上位レジスタ）は標準レジスタセットの一部ではありません。しかし、ア

センブリ言語を使用して、これらのレジスタに対して限定されたアクセスを行い、高速の一時記憶として利用で

きます。値はR0～R7(下位レジスタ)のいずれかのレジスタから上位レジスタに対して、また上位レジスタから下位レジス

タに対して特殊形式の MOV 命令を用いて転送することができます。上位レジスタの値は、CMP 命令および ADD 命令によって下位レジスタの値と比較しあるいは加算することが

できます。


第 2 章 CPU

2-7

2.9 プログラムステータスレジスタ

CPU には、カレントプログラムステータスレジスタ(CPSR)、および例外ハンドラが使用する 5 つの保存プログラ

ムステータスレジスタ（SPSR）が内蔵されています。これらのレジスタには以下の機能があります。

・最後に実行した ALU 演算に関する情報の保持・割り込みの許可および禁止の制御・ CPU の動作モードの設定

プログラムステータスレジスタのビット配置を図 2-5 に示します。

N

31

Z

30

C

29

V

28 27 26 25 24 23 8 7

I

6

F

5

T

4

M4

3

M3

2

M2

1

M1

0

M0

条件コード・フラグ

モードビット

状態ビット

FIQ ディセーブル

IRQ ディセーブル

オーバフロー

キャリー/ボロー/拡張

ゼロ

負/以下

(予約）制御ビット

図 2-5 プログラムステータスレジスタフォーマット

2.9.1 条件コードフラグ

N,Z,C,V ビットは条件コードフラグです。これらのフラグは算術演算と論理演算の結果により変更され、命令を

実行すべきかどうかを判断するためにテストされます。 ARM 状態ではすべての命令が条件付きで実行されま

す。Thumb 状態では分岐命令だけが条件付きで実行されます。

2.9.2 制御ビット

PSR の下位 8 ビット(I,F,T および M[4:0])は、一括して制御ビットと呼ばれます。これらのビットは例外が発生す

ると変化します。CPU が特権モードで動作している場合、ソフトウェアでも操作できます。

・ T ビット: このビットは動作状態を指定します。このビットをセットすると、CPU は Thumb 状態で実行

され、クリアされていると ARM 状態で実行されます。ソフトウェアは CPSR の T ビットの状態を変えてはならないことに注意してください。もし変

えると CPU は予測できない状態になる場合があります。

・割り込み禁止ビット: I ビットおよび F ビットは割り込み禁止ビットです。これらをセットするとそれぞれ IRQ 割り

込みと FIQ 割り込みを禁止します。

・モードビット: M4,M3,M2,M1,M0 ビット（M[4:0]）はモードビットです。これらのビットは、表 2-1 に示すよ

うに CPU の動作モードを決定します。モードビットのすべての組み合わせによって有効な動

作モードが決まるとは限りません。明記されている組み合わせだけを使用してください。モードビット M[4:0]に不正な値をプログラムすると CPU は予測できない状態になるので注意

してください。


第 2 章 CPU

2-8

表 2-1 PSR モードビット値

M[4:0] モード Thumb 状態のレジスタ ARM 状態のレジスタ

10000 User R7..R0,

LR, SP,

PC, CPSR

R14..R0,

PC, CPSR

10001 FIQ R7..R0,

LR_fiq, SP_fiq,

PC, CPSR, SPSR_fiq

R7..R0,

R14_fiq..R8_fiq,

PC, CPSR, SPSR_fiq

10010 IRQ R7..R0,

LR_irq, SP_irq,

PC, CPSR, SPSR_irq

R12..R0,

R14_irq..R13_irq,

PC, CPSR, SPSR_irq

10011 Supervisor R7..R0,

LR_svc,SP_svc,

PC, CPSR, SPSR_svc

R12..R0,

R14_svc..R13_svc,

PC, CPSR, SPSR_svc

10011 Abort R7..R0,

LR_abt,SP_abt,

PC, CPSR, SPSR_abt

R12..R0,

R14_abt..R13_abt,

PC, CPSR, SPSR_abt

11011 Undefined R7..R0,

LR_und, SP_und,

PC, CPSR, SPSR_und

R12..R0,

R14_und..R13_und,

PC,CPSR

11111 System R7..R0,

LR, SP,

PC, CPSR

R14..R0,

PC,CPSR

2.9.3 予約ビット

PSR の残りのビットは予約されています。PSR のフラグまたは制御ビットを変更する場合、これらの未使用ビット

が変更されないよう注意してください。


第 2 章 CPU

2-9

2.10 命令セットの特長

本 CPU には、32 ビット長の ARM 命令セットと 16 ビット長の Thumb 命令セットの 2 種類があります。

2.10.1 ARM 命令セット

ARM 命令セットは、以下の 6 つの主な命令タイプに分けることができます。・分岐命令・データ処理命令・ステータスレジスタ転送命令・ロード/ストア命令・コプロセッサ命令・例外生成命令

ほとんどのデータ処理命令と、1種類のコプロセッサ命令は、その結果値に基づいて、CPSR内の4つの条件コ

ードフラグ（負、ゼロ、キャリー、オーバーフロー）を更新することがあります。ほとんどすべての ARM 命令が 4 ビットの条件フィールドを含んでいます。このうちの 1 種類は、その命令が無

条件で実行されることを示します。他の場合は、命令の条件付き実行を指定します。条件コードフラグが、命令の実行開始時において対応する

条件が真であることを示している場合、その命令は正常に実行されます。それ以外の場合は、命令は何も行い

ません。使用可能な条件は 14 あり、以下を行うことができます。・同等および不等テスト・符号付きおよび符号なし演算の<、<=、>、>=の不等式テスト・各条件コードフラグの単独テスト

2.10.2 Thumb 命令セット

Thumb 命令セットは 16 ビットに再エンコードした ARM 命令セットのサブセットです。Thumb は、16 ビットまたは

これよりも狭いメモリデータバスを使用するシステムのパフォーマンスを向上させ、ARM よりもコードサイズを小

さくできるように設計されています。 Thumb の場合も ARM アーキテクチャの基本モデルは変わりません。単にアクセスが制限されているのみです。

Thumb データ処理命令はすべて 32 ビット処理を行い、データアクセス命令と命令フェッチは、32 ビットアドレス

を生成します。プロセッサが Thumb 命令を実行する場合は、R0～R7 の 8 個の汎用レジスタを使用できます。これらのレジスタ

は、ARM 命令の実行時に使用される R0～R7 と同じレジスタです。いくつかの Thumb 命令は、プログラムカウ

ンタ（ARM レジスタ 15）、リンクレジスタ（ARM レジスタ 14）並びにスタックポインタ（ARM レジスタ 13）にもアク

セスします。これ以外の命令では、上位レジスタ R8～R15 へのアクセスが制限されます。 R15 が読み出されるとき、ビット[0]はゼロを、ビット[31:1]は PC を保持しています。R15 が書き込まれるときは、

ビット[0]が無視され、ビット[31:1]が PC に書き込まれます。 Thumb には CPSR または SPSR のいずれかに直接アクセスする命令はありません（ARM 命令セットに含まれる

MSR および MRS 命令ではこれが可能です）。


第 2 章 CPU

2-10

2.11 アドレッシングモード

本 CPU には、メモリアクセスのために豊富なアドレッシングモードがあります。

2.11.1 ロード/ストア命令

ロード/ストア命令には 3 つの基本アドレッシングモードがあり、どのモードにおいてもロード/ストア命令によって

指定されたベースレジスタとオフセットが使用されます。

･オフセットアドレッシングモード：ベースレジスタ値にオフセットの加算または減算を行うことによってメモリアドレスが生成

されます。･プリインデクスアドレッシングモード：

オフセットアドレッシングモードと同じ方法でメモリアドレスが生成されます。その後、メモ

リアドレスがベースレジスタに書き戻されます。･ポストインデクスアドレッシングモード

ベースレジスタの値がメモリアドレスとなります。その後、ベースアドレス値にオフセットが

加算または減算され、その結果がベースレジスタに書き戻されます。どの場合においても、オフセット値には、即値またはインデクスレジスタの値のどちらかを使用できます。インデ

クスレジスタの値はベースレジスタへの加算または減算に先立ってシフト演算によりスケーリングを行うことがで

きます。

2.11.2 ロード/ストアマルチプル

ロードマルチプル命令は、メモリから汎用レジスタのサブセット（または必要に応じて全部）をロードします。ストアマルチプル命令は、汎用レジスタのサブセット（または必要に応じて全部）をメモリにストアします。以下の 4 つのアドレッシングモードがあります。

・ IA (Increment After) 転送を行った後、ベースレジスタの値をインクリメントします。

・ IB (Increment Before) ベースレジスタの値をインクリメント後、転送を行います。

・ DA (Decrement After) 転送を行った後、ベースレジスタの値をデクリメントします。

・ DB (Decrement Before) ベースレジスタの値をデクリメント後、転送を行います。


第 2 章 CPU

2-11

2.12 例外

周辺から割り込みを処理する場合などプログラムの通常の流れを一時的に中断する必要がある場合、例外が

発生します。例外を処理する前に現在の CPU の状態を保存して、ハンドラルーチンの終了時に本来のプログ

ラムを再開できるようにしなければなりません。同時に複数の例外が生じることもあります。同時発生の場合、例外は決まった順序で処理されます。2.12.9. 例

外の優先順位を参照してください。

2.12.1 例外開始時の動作

例外処理の際、以下の動作を行います。

1. 次の命令のアドレスを該当するリンクレジスタに保存します。例外がARM状態で発生した場合は、次の命令のアドレスはリンクレジスタにコピーされます。

（例外の種類により現在の PC 値+4 または PC 値+8 となります。詳細は表 2-2 例外の開始/終了を参照してください。）例外が Thumb 状態で発生した場合は、例外からの復帰時にプログラムが正しい番地から再開

するようにオフセットがつけられた PC 値がリンクレジスタに書き込まれます。これは例外ハ

ンドラが、どの状態から例外が発生したかを判断する必要がないことを意味します。例えば、

SWI の場合、SWI が ARM,Thumb どちらの状態で実行されたかに関係なく MOVS PC,R14_svcを実行することにより常に SWI 命令の次の命令に戻ります。

2. CPSR を該当する SPSR にコピーします。 3. CPSR のモードビットを例外に対応する値にします。 4. 該当する例外ベクタから次の命令をフェッチするように PC を設定します。

また、多重例外が発生しシステムの制御が不可能になることを回避するために、割り込み禁止フラグがセットさ

れます。例外発生時、CPU が Thumb 状態の場合は、PC に例外ベクタアドレスがロードされるときに自動的に ARM 状

態に切り替わります。

2.12.2 例外終了時の動作

例外終了時、例外ハンドラは以下の動作を行います。 1. 必要なオフセット分だけマイナスしリンクレジスタの内容 PC に移動します。（オフセットは

例外のタイプにより異なります。） 2. SPSR を CPSR へコピーバックします。 3. 割り込み禁止フラグが例外開始時にセットされている場合、それらをクリアします。

【注意】

CPSR を SPSR から復帰すると T ビットが例外開始直前に保持していた値に設定されますので改めて Thumb 状態に

戻す必要はありません。


第 2 章 CPU

2-12

2.12.3 例外の開始/終了の要約

例外開始時に、該当する R14 に保存された PC 値と例外ハンドラを終了するための復帰命令を表 2-2 に示しま

す。

表 2-2: 例外の開始/終了

前の状態

ARM Thumb

復帰命令

R14_x R14_x

注

BL MOV PC , R14 PC+4 PC+2 1

SWI MOVS PC , R14_svc PC+4 PC+2 1

UDEF MOVS PC , R14_und PC+4 PC+2 1

FIQ SUBS PC , R14_fiq , #4 PC+4 PC+4 2

IRQ SUBS PC , R14_irq , #4 PC+4 PC+4 2

PABT SUBS PC , R14_abt, #4 PC+4 PC+4 1

DABT SUBS PC , R14_abt, #8 PC+8 PC+8 3

RESET NA - - 4

注: 1. PC は、BL/SWI/未定義命令およびプリフェッチ・アボートを発生した命令のアドレスです。

2. PC は、FIQ または IRQ が優先されたため実行できなかった命令のアドレスです。

3. PC は、データ・アボートを発生したロードまたはストア命令のアドレスです。

4. リセット時、R14_svc には不定値が保存されます。

2.12.4 FIQ

FIQ（高速割り込み要求）例外は、データ転送またはチャネル処理をサポートするように設定されています。

ARM 状態では十分なプライベートレジスタを備えているのでレジスタを退避する必要はありません。（したがっ

てコンテキストスイッチングのオーバーヘッドを小にします。）例外が ARM 状態と Thumb 状態のどちらで発生したかに関係なく、FIQ ハンドラは次の命令を実行して割り込

みを終了しなければなりません。 SUBS PC , R14_fiq , #4

FIQ は CPSR の F フラグをセットすることにより禁止することができます。（しかし、これは User モードでは不可能

なため注意してください。）

2.12.5 IRQ

IRQ(割り込み要求)例外は、通常の割り込みとして使用されます。IRQ は FIQ より優先順位が低く、FIQ シーケ

ンスが始まるときにマスクされます。IRQ は CPSR の I ビットをセットすることによって随時禁止することができま

す。ただし、これは特権(非 User)モードだけで実行できます。例外が ARM 状態と Thumb 状態のどちらで発生したかに関係なく、IRQ ハンドラは次の命令を実行して割り込

みを終了しなければなりません。 SUBS PC , R14_irq , #4


第 2 章 CPU

2-13

2.12.6 アボート

アボートは、現在のメモリアクセスが完了できない場合に発生します。CPUはメモリ・アクセス・サイクル時にアボ

ート例外を検出します。アボートには 2 つのタイプがあります。

・プリフェッチ・アボート：命令プリフェッチ時に発生します。・データ・アボート：データアクセス時に発生します。

プリフェッチ・アボートが発生する場合、プリフェッチした命令は無効であるとマークされますが、例外は命令が

パイプラインの先頭に到達するまで処理されません。命令がパイプラインにある間に分岐が生じるなどの理由

により命令が実行されない場合、アボートは発生しません。データ・アボートが発生する場合、取るべき処置は命令のタイプによって異なります。

1. 単一データ転送命令（LDR、STR）では書き戻しが設定されている場合、ベースレジスタを書

き戻します。アボート・ハンドラはこのことに注意する必要があります。 2. スワップ命令（SWP）はまったく実行されなかったものとしてアボートされます。 3. ブロック・データ転送命令（LDM、STM）は完了します。書き戻しを設定している場合、ベ

ースレジスタは更新されます。命令がベースレジスタをデータで上書きするように設定されて

いる場合（転送リストにベースレジスタがある場合）、上書きは回避されます。アボートが検

出された後は、すべてのレジスタの上書きは回避されます。このことは特に、LDM 命令がア

ボートされても R15（常に転送対象の最後のレジスタ）は、保存されることを意味します。アボートの原因を解消したら、ハンドラは状態（ARM または Thumb）には関係なく以下の命令を実行しなけれ

ばなりません。・プリフェッチ・アボートに対して、SUBS PC, R14_abt, #4 ・データ・アボートに対して、SUBS PC, R14_abt, #8

これは PC および CPSR をともに復帰し、アボートされた命令を再実行します。

2.12.7 ソフトウェア割り込み

ソフトウェア割り込み（SWI）は、CPU を Supervisor モードに設定し、通常は特別のスーパーバイザ機能を要求

するために使用します。SWI ハンドラは、状態（ARM または Thumb）とは無関係に次の命令を実行することに

よって復帰しなければなりません。 MOV PC , R14_svc

これにより PC と CPSR は復帰し、SWI の次の命令に戻ります。

2.12.8 未定義命令

CPU は処理できない命令を実行しようとすると、未定義命令トラップを発生します。この機構はソフトウェアエ

ミュレーションによって Thumb または ARM 命令を拡張するために使用できます。実行に失敗した命令をエミュレートした後、トラップハンドラは状態（ARM または Thumb）には関係なく次の命

令をしなければなりません。 MOVS PC , R14_und

これにより CPSR は復帰し未定義命令の次の命令に戻ります。


第 2 章 CPU

2-14

2.12.9 例外ベクタ

表 2-3 に例外ベクタのアドレスを示します。

表 2-3 例外ベクタ

アドレス例外開始モード

0x0000_0000 リセット Supervisor

0x0000_0004 未定義命令 Undefined

0x0000_0008 ソフトウェア割り込み Supervisor

0x0000_000C アボート（プリフェッチ） Abort

0x0000_0010 アボート（データ） Abort

0x0000_0014 予約予約

0x0000_0018 IRQ IRQ

0x0000_001C FIQ FIQ

2.12.10 例外の優先順位

同時に複数の例外が発生する場合、決められた優先順位システムによって例外を処理する順序が決まりま

す。

高順位： 1. リセット 2. データ・アボート 3. FIQ 4. IRQ 5. プリフェッチ・アボート

低順位： 6. 未定義命令、ソフトウェア割込みすべての例外が同時に発生することはありません。未定義命令とソフトウェア割込みは、それぞれ命令の特定の（ノンオーバラップの）デコードに対応しています

ので同時に例外が発生することはありません。 FIQ が許可されていて（すなわち CPSR の F フラグはクリアされている）、FIQ と同時にデータ・アボートが発生

する場合、ARM7TDMI はデータ・アボート・ハンドラに移行しその後ただちに FIQ ベクタの処理に移行します。

FIQ からの通常の復帰によってデータ・アボート・ハンドラは実行を再開します。転送エラーを確実に検出する

ためにデータ・アボートの優先順位を FIQ より高く設定しています。この例外への移行に必要な時間は、FIQ処理が開始されるまでの待ち時間に追加しなければなりません。

2.13 リセット

CPU はシステムリセット後に以下の動作を行います。

1. PC と CPSR の現在値を R14_svc および SPSR_svc にコピーすることにより R14_svc および

SPSR_svc を上書きします。退避した PC および SPSR の値は不定です。 2. M[4:0]を 10011（Supervisor モード）に設定し、CPSR の I ビットと F ビットをセットし CPSR

の T ビットをクリアします。 3. 0x00 番地から次の命令をフェッチするように PC を設定します。 4. ARM 状態で実行を再開します。

第 3 章アドレスマップ



3-1

3 アドレスマップ

3.1 概要

本 LSI は４G バイトのアドレス空間を持っています。４G バイトのアドレス空間は、128Ｍバイトを１バンクとして 32バンクで構成されます。 BSIZ 端子の状態により、ブートデバイスのバス幅を 16bit もしくは 8bit のいずれかに設定することが可能です。各種メモリバンクをバンク0(アドレス：0x0000_0000～0x07FF_FFFF)に再割付けできます。詳細は、3.2.1 項を参

照して下さい。3.1.3 項に ML7304 のアドレスマップを示します。

3.1.1 端子一覧

端子名端子レベル外部 ROM バス幅の初期状態

1 16bit 幅 BSIZ

0 8bit 幅

3.1.2 レジスタ一覧

アドレス名称略称 R/W サイズ初期値

0xB800_0010 リマップ制御レジスタ RMPCON R/W 32 0x0000_0000



3-2

3.1.3 アドレスマップ

【注意】

マップ中のリザーブド領域へのアクセスはしないでください。アクセス時は動作を保証しません。

Bank AddressFFFF_FFFFFC00_0000F800_0000F400_0000 外部I/O 1F000_0000 外部I/O 0

E800_0000

E000_0000

D800_0000

D000_0000 C000_0000

C800_0000 B800_2020B800_2000 SIO制御レジスタ

C000_0000 B800_1020 リザーブドB800_1000 システムタイマ制御レジスタ

B800_0000 B800_0020 リザーブドB800_0000 システム制御レジスタ

B000_0000 B7F0_0000 タイマ制御レジスタB7E0_0000 リセット制御レジスタ

A800_0000 B7D0_0000 PWM(CH1)制御レジスタB7C0_0000 PWM(CH0)制御レジスタ

A000_0000 B7B0_0000 リザーブドB7A0_0000 GPIO制御レジスタ

9800_0000 B790_0000 リザーブドB780_0000 I2C制御レジスタ

9000_0000 B770_0000 リザーブドB760_0000 POWER制御レジスタ

8800_0000 B750_0000 リザーブドB740_0000 DES/3DES制御レジスタ

8000_0000 B730_00007830_0000 AHB標準 I/O B720_00007800_0000 uPLAT内 I/O B710_0000

B700_0000 AES制御レジスタ7000_0000

B000_00006800_0000

8000_00006000_0000 7C00_0000 リザーブド

7BF0_0000 外部割込み制御レジスタ5800_0000

5000_0000

4800_00007830_0000

4000_0000 7820_0000 キャッシュ制御レジスタ7818_0000 外部DRAM制御レジスタ

3800_0000 7810_0000 外部メモリ制御レジスタ7800_0030 リザーブド

3000_0000 7800_0000 割込み制御レジスタ

2800_00007001_0000

2000_0000 7000_0000 Ether MAC制御レジスタ

1800_0000

1000_0000

0800_0000Remappable ROM/RAM

0000_0000

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

9

8

10

11

4

5

6

7

リザーブド

外部SRAM

外部DRAM

uPLAT内 APB I/O

外部ROM

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

0

1

2

3

12

13

14

16

15

17

18

31

30

28

29

リザーブド

VoIP CODEC制御レジスタ19

20

APB標準 I/O

リザーブド

21

22

23

24

リザーブド

27

26

25

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

リザーブド

AHB標準 I/O

リザーブド

リザーブド

Ext

erna

lA

PB

AH

BP

roce

ssor

Bank8

Bank9

Bank10

Bank11

Bank12

Bank13

Bank14

Bank15

Bank16

Bank17

Bank18

Bank19

Bank20

Bank21

Bank22

Bank23

Bank24

Bank25

Bank26

Bank27

Bank28

Bank29

Bank30

Bank31

Bank7

Bank6

Bank5

Bank4

Bank3

Bank2

Bank1

Bank0



3-3

3.2 レジスタ説明

3.2.1 リマップ制御レジスタ（RMPCON）

RMPCON レジスタは、BANK0 に対し、ブート後に外部メモリ（ROM/DRAM/SRAM）のリマップ制御を行うレジ

スタです。また、ライトプロテクト機能により、0x0000_003C をライトした後、各設定値のライトが可能になります。

これにより、プログラムによる誤書き込みからリマップ制御の動作を保護します。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RMPCON －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* RMPM[3:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス： 0xB800_0010 アクセス：R/W アクセスサイズ：32 ビット【注意】

*: 将来の拡張用の予約ビットです。リード時は”0”が読み出され、ライト時は無視されます。

将来の拡張を考慮し、リード時は"0"を期待せず、ライト時は”0”書き込みで使用することを推奨します。

[ビットの説明]

RMPM[3:0] （ビット 0～3）

RMPM[3:0]

3 2 1 0 BANK0 BANK25 BANK26 BANK24

0 x x x 外部 ROM

1 0 0 0 外部 SRAM

1 0 0 1 外部 SDRAM

外部 ROM 外部 SRAM 外部 SDRAM

1 0 1 0

1 0 1 1

1 1 x x

使用不可

・バンク 0(0x0000_0000～0x07FF_FFFF)へのリマップ制御は、バンク 0 以外で実施し、実際にリマップが切

替わってから、バンク 0 にアクセスしてください。例えば、外部ROMでブート時（バンク0でアクセス）にリマップ制御をするときは、RMPM[3:0]を設定する前

に、外部 ROM の物理アドレス(0xC800_0000～0xCFFF_FFFF)にジャンプし、RMPM[3:0]を設定してリマッ

プ切替えを行った後、バンク 0 に戻るようにしてください。バンク 0 ではリマップ選択したデバイスがアクセスさ

れるようになります。 RMPCON レジスタに設定してから Bank0 が切り替るまでに悪 4 クロック（hclk クロック）時間がかかります

ので設定直後に Bank0 をアクセスする場合は、設定後に RMPCON レジスタに対するダミーリードを 1 回行っ

てから Bank0 をアクセスすることを推奨します。

第 4 章モード設定


第 4 章モード設定

4-1

4 モード設定

4.1 概要

本 LSI には各種動作モードを設定する為のモード設定端子が用意されています。全てのモード設定端子は、

電源投入時に印加レベルを決定し以後の変更は行わないで下さい。

4.1.1 端子一覧

端子名入出力機能

TEST[4:0] I テスト用入力端子、通常使用時には”0”を入力して使用してください。

BSIZ I ブートバス幅選択端子（“0”：8bit 幅、”1”：16bit 幅）

PDIN I テスト用入力端子、通常使用時には”0”を入力して使用してください。

PPEN I テスト用入力端子、通常使用時には”0”を入力して使用してください。

4.2 モード設定端子

4.2.1 TEST[4:0]端子

LSI テスト用入力端子です。通常使用時には”0”を入力して使用してください。

4.2.2 PDIN 端子、PPEN 端子

LSI テスト用入力端子です。通常使用時には”0”を入力して使用してください。”1”を入力して使用した場合の

動作は保証いたしません。

4.2.3 BSIZ 端子

BSIZ 端子で、ブート時のバス幅を選択します。

BSIZ 説明

“0” 8bit 幅

“1” 16bit 幅

第 5 章クロック制御



5-1

5 クロック制御

5.1 概要

本LSI のクロック制御に関して記載します。

5.1.1 構成

図 5-1 にクロック構成図を示します。



5-2

図 5-1 クロック構成図



5-3

5.1.2 端子一覧


XI I 水晶振動子接続端子／クロック入力端子 (12.288MHz)

XO O 水晶振動子接続端子



5-4



0xB800_0018 クロック制御レジスタ 1 CGBCNT1 32 R/W 0x0000_0000

0xB800_001C クロック制御レジスタ 2 CGBCNT2 32 R/W 0x0000_0000

5.1.4 PLL のクロック周波数設定

本LSI には 2 つの APLL 回路（APLL_CPU、APLL_DSP）が内蔵されています。

APLL_CPU では、XI 端子に入力されたマスタークロック(12.288MHz)から CPU および CPU インターフェイス部などへ

内部クロック（67.584MHz）を生成します。APLL_DSP では XI 端子に入力されたマスタークロック(12.288MHz)から DSP

動作用クロックを生成します。



5-5


5.2.1 クロック制御レジスタ 1（CGBCNT1）

クロック制御レジスタ 1（CGBCNT1）は、システムタイマ(TM0)の動作クロックを選択するためのレジスタです。

CGBCNT1 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CGBCNT1 – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

– * – * – * – * – * – * – * – * SIO

CLK

– * – * – * – * T0CLK[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB800_0018

アクセス：R/W

アクセスサイズ：32ビット

【注意】

*:将来の拡張用の予約ビットです。ビット 8～31 は、リード時は”0”が読み出され、ライト時は無視されます。ビット 3

～6 は、“1”を書き込むと”1”が読み出され、”0”を書き込むと”0”が読み出されますが、”1”を書き込んでも動作上何も

しません。

【注意】

誤書込み保護を解除するために、本レジスタに対して書き込みを行う場合は、直前に“0x0000_003C”を書き込ん

だ後、該当値を書き込んでください。


T0CLK[2:0] （ビット2～0）

システムタイマ(TM0)の動作クロックを選択します。

T0CLK2 T0CLK1 T0CLK0 説明

0 0 0 CCLK／1

0 0 1 CCLK／2

0 1 0 CCLK／4

0 1 1 CCLK／8

1 0 0 CCLK／16

1 0 1

1 1 X

CCLK／32

【注意】

・システムタイマ(TM0)動作中にクロックの設定を変更しないでください。



5-6

SIOCLK （ビット7）

SIOボーレート用クロックの供給源を選択します。説明

0 HCLK が SIO ボーレート用クロックとなります。

1 MCK が SIO ボーレート用クロックとなります。

【注意】

・ SIO 動作中（通信中）に SIOCLK の設定変更は行わないで下さい。

5.2.2 クロック制御レジスタ 2（CGBCNT2）

クロック制御レジスタ 2（CGBCNT2）は、APLL_DSP の逓倍数を制御するためのレジスタです。

CGBCNT2 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CGNCNT2 – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

– * – * – * – * – * – * – * – * – * – * – * – * – * DPLLDIV2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB800_001C

アクセス：R/W


【注意】

*:将来の拡張用の予約ビットです。ビット 8～31 は、リード時は”0”が読み出され、ライト時は無視されます。ビット 3

～7 は、“1”を書き込むと”1”が読み出され、”0”を書き込むと”0”が読み出されますが、”1”を書き込んでも動作上何も

しません。

【注意】

誤書込み保護を解除するために、本レジスタに対して書き込みを行う場合は、直前に“0x0000_003C”を書き込ん

だ後、該当値を書き込んでください。


DPLLDIV[2:0]（ビット0～2）

APLL_DPUの逓倍数を設定します。必ずDSPリセット状態で110bの設定を行なってください。

設定手順につきましては、20.3.4 DSPファームウェアダウンロード方法を参照下さい。



5-7

5.3 発振回路接続

5.3.1 接続構成例

発振回路接続構成例を図 5-2に示します。

X’tal

大真空社

AT-49

12.288MHz

Cg

2pF

Cd

2pF

Rf

1MΩ

XI

XO

ML7304

図 5-2 発振回路接続構成例

(注意)

上記の水晶振動子、容量値、抵抗値は1構成例です。基板レイアウト、ご使用になる水晶によって、適正な容量値、抵

抗値は異なります。容量値、抵抗値は水晶振動子メーカにマッチング評価を依頼し十分ご評価の上ご決定ください。

第 6 章リセット制御



6-1

6 リセット制御

6.1 概要

本 LSI のリセット機能には、パワーオンリセット、ウォッチドッグタイマのオーバーフローによるリセット、及びソフトウェア

リセットの 3 つがあります。

(1) パワーオンリセット

本 LSI に内蔵されたパワーオンリセット回路では、リセット信号(RESET_N)が”0”→”1”になったのを検

出すると、LSI内部が初期状態にて安定するまでの間(約20mS)、リセット状態を保持させます。

(2) ウォッチドッグタイマのオーバーフローによるリセット

ウォッチドックタイマは、システム運用中におけるプログラム暴走を監視します。

ウォッチドックタイマは、マスタクロック（12.288MHz）を1/4した3.072MHzをカウント用クロックと

し、6144000 カウントでオーバーフローします。ウォッチドックタイマカウントレジスタ（WDTUCD、

WDTLCD）への初期値を書き込むことで、ウォッチドックタイマを短くすることができます。なお、初

期設定の場合2秒でオーバーフローします。

オーバーフローした場合、リセット信号（約20mS間のLowパルス）が出力されます。オーバーフロー

するまでにレジスタにクリア要求を書き込むことで、タイマはリスタートされます。リスタート時には

レジスタに書き込まれたクリア要求はハードにてクリアされます。ウォッチドックタイマはリセット解

除状態では停止しており、レジスタにスタート要求を書き込むことにより、起動されます。なお、スタ

ート要求は１回のみ有効です。

(3) ソフトウェアリセット

ソフトウェハリセットは、プログラムがソフトウェアリセット制御レジスタにリセット要求を書き込む

ことにより、リセット信号（約20mS間のLowパルス）を出力します。

6.1.1 端子一覧


RESET_N I システムリセット入力

RESETO_N O リセット出力



0xB7E0_0004 ソフトウェアリセット制御レジスタ SRESET /W 16 0x0001

0xB7E0_0000 ウォッチドックタイマ制御レジスタ WDTCONT /W 16 0x0001

0xB7E0_0008 ウォッチドックタイマ下位カウントレジスタ WDTLCD R/W 16 0x0000

0xB7E0_000C ウォッチドックタイマ上位カウントレジスタ WDTUCD R/W 16 0x0000



6-2


6.2.1 ソフトウェアリセット制御レジスタ（SRESET）

プログラムがソフトウェア制御レジスタ(SRESET)にリセット要求を書き込むことにより、リセット信号（約20mS間のLowパ

ルス）を出力します。ソフトウェアリセット制御レジスタ(SRESET)はプログラムによりライトのみ可能です。

システムリセット時、SRESET は 0x0001 になります。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

SRESET －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* SRST

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

アドレス：0xB7E00004

アクセス： /W


【注意】

*: 将来の拡張用の予約ビットです。初期値からの変更は禁止です。


SRST （ビット0）

本ビットを”0”に設定することで、ソフトウェアリセット要求を発生させます。

SRST 説明

0 ソフトウェアリセット要求

1 ソフトウェアリセット要求なし



6-3

6.2.2 ウォッチドックタイマ制御レジスタ（WDTCONT）

ウォッチドックタイマ制御レジスタ(WDTCONT)では、ウォッチドックタイマの起動、初期化制御の設定します。

ウォッチドックタイマはリセット解除状態では停止しており STA ビットを”1”にすることにより、起動されます。なお、起動

要求は１回のみ有効です。オーバーフローするまでに CLR ビットに”0”を書き込むことで、ウォッチドックタイマはリスタ

ートされます。リスタート時には CLR ビットは自動的に”1”にクリアされます。

ウォッチドックタイマ制御レジスタ(WDTCONT)はプログラムによりライトのみ可能です。

システムリセット時、WDTCONT は 0x0001 になります。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WDTCONT －* －* －* －* －* －* －* －* －* －* －* －* －* －* STA CLR

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1


アクセス： /W


【注意】



STA （ビット1）

ウォッチドックタイマの起動要求

STA 説明

0 ウォッチドックタイマ起動要求なし

1 ウォッチドックタイマ起動要求

CLR （ビット0）

ウォッチドックタイマの初期化要求

CLR 説明

0 ウォッチドックタイマ初期化要求

1 ウォッチドックタイマ初期化要求なし



6-4

6.2.3 ウォッチドックタイマ下位カウントレジスタ（WDTLCD）

ウォッチドックタイマは 23 ビットから構成され、下位 16 ビットのカウンタ値がウォッチドックタイマ下位カウントレジスタ

(WDTLCD)に格納されます。ウォッチドックタイマカウントレジスタ(WDTUCD、WDTLCD)へ初期値を書き込むことで

ウォッチドックタイマを短くすることができます。初期値から変更しない場合、6144000 カウント(約 2 秒)でオーバーフロ

ーします。ウォッチドックタイマ下位カウントレジスタ(WDTLCD)はプログラムによりリード/ライト可能です。システムリセ

ット時、WDTLCD は 0x0000 になります。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WDTUCD WDTLCD[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


アクセス：R/W


6.2.4 ウォッチドックタイマ上位カウントレジスタ（WDTUCD）

ウォッチドックタイマは 23 ビットから構成され、上位 7 ビットのカウンタ値がウォッチドックタイマ上位カウントレジスタ

(WDTUCD)に格納されます。ウォッチドックタイマカウントレジスタ(WDTUCD、WDTLCD)へ初期値を書き込むことで

ウォッチドックタイマを短くすることができます。初期値から変更しない場合、6144000 カウント(約 2 秒)でオーバーフロ

ーします。ウォッチドックタイマ上位カウントレジスタ(WDTUCD)はプログラムによりリード/ライト可能です。システムリセ

ット時、WDTUCD は 0x0000 になります。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WDTUCD －* －* －* －* －* －* －* －* －* WDTUCD[6:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB7E0000C

アクセス：R/W


【注意】




6-5

6.3 リセットシーケンス

図6-1 に電源投入時におけるリセット入力信号のタイミングを示します。

VDDIO

AVDD

RESET_N

RESETO_N

XO

1ms 以上

Target電圧

VDDIO/AVDD 供給電源安定後、

1mS 以上リセット状態を継続してください

約 20ms

発振安定待ち等のLSI内部安定時間として、

約 20ms 間リセット状態が保持されます。

図6-1 リセット信号のタイミング

第 7 章消費電力制御



7-1

7 消費電力制御

7.1 概要

本 LSI は消費電力削減のため、機能ブロック単位でのクロック停止を制御する機能単位クロック制御をソフトウ

ェアにより制御できます。これらのクロック制御を適切に行う事により、ＬＳＩの省電力化が可能です。



0xB760_0000 機能単位クロック制御レジスタ 0 CLKSTP0 R/W 32 0x0000_0000

0xB800_0004 機能単位クロック制御レジスタ 1 CLKSTP1 R/W 32 0x0000_0000



7-2


7.2.1 機能単位クロック制御レジスタ 0（CLKSTP0）

CLKSTP0 レジスタは、機能ブロック単位でクロックの制御を行うレジスタです。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

CLKSTP0 －* －* －* －* －* －* －* －* －* －* BCKCTL[5:4] －* BCKCTL[2]

－* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：0xB760_0000 アクセス：R/W アクセスサイズ：32 ビット【注意】


将来の拡張を考慮し、リード時は"0"を期待せず、ライト時は”0”書き込みで使用することを推奨します。 [ビットの説明]

BCKCTL[2]（ビット 2） I2C へのクロックを制御します。I2C を使用しない場合、本ビットを"1"を書き込む事により、

消費電力を低減できます。

BCKCTL[2] 説明

0 I2C へのクロックを供給する

1 I2C へのクロックを停止する

BCKCTL[4]（ビット 4）

PWM へのクロックを制御します。PWM を使用しない場合、本ビットを"1"を書き込む事によ

り、消費電力を低減できます。

BCKCTL[4] 説明

0 PWM へのクロックを供給する

1 PWM へのクロックを停止する

BCKCTL[5]（ビット 5）

Ether MAC へのクロックを制御します。Ether MAC を使用しない場合、本ビットを"1"を書き込

む事により、消費電力を低減できます。

BCKCTL[5] 説明

0 Ether MAC へのクロックを供給する

1 Ether MAC へのクロックを停止する

【注意】上記ビットは該当モジュール機能を使用しない場合に設定変更可能です。該当モジュールの動作中に

おける設定変更は禁止です。



7-3

7.2.2 機能単位クロック制御レジスタ 1（CLKSTP1）

CLKSTP1 レジスタはμPLAT-7D 内の機能ブロック単位のクロック制御を行うレジスタです。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CLKSTP1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* TIC SIO

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：0xB800_0004 アクセス：R/W アクセスサイズ：32 ビット【注意】



【注意】誤書込み保護を解除するために、本レジスタに対して書き込みを行う場合は、直前に“0x0000_003C”

を書き込んだ後、該当値を書き込んでください。


SIO（ビット 0） SIO のクロックの制御を行います。SIO を使用しない場合、本ビットを"1"を書き込む事により、


SIO 説明

0 SIO へのクロックを供給する

1 SIO へのクロックを停止する

TIC（ビット 1）

TIC のクロックの制御を行います。TIC は、LSI 検査用の回路です。”1”を書き込む事により、


TIC 説明

0 TIC へのクロックを供給する

1 TIC へのクロックを停止する



7-4

7.3 機能説明

7.3.1 機能概要

機能単位クロック制御レジスタ 0（CLKSTP0）、機能単位クロック制御レジスタ 1（CLKSTP1）の設定により、本

LSI の機能ブロック毎にクロックの供給/停止を制御できます。機能ブロック毎にクロックの供給/停止を制御する

ことにより、本 LSI の消費電力の最適化が可能となります。クロック供給を停止した状態でブロックへアクセスを

行った場合、その機能は正常に動作しません。図 7-1に機能ブロック毎のクロック供給制御の概要図を示しま

す。

TIC

クロック供給

SIO クロック供給

PWM クロック供給

I2C クロック供給

TIC クロック停止

SIO クロック停止

PWM クロック停止

I2C クロック停止

･････････

･････････

･機能単位クロック制御レジスタ 0（CLKSTP0）･機能単位クロック制御レジスタ 1（CLKSTP1）により機能ブロック毎にクロック供給を設定

図 7-1 機能ブロック毎のクロック供給制御

第 8 章割り込みコントローラ



8-1

8 割り込みコントローラ

8.1 概要

本 LSI の割り込みコントローラは、μPLAT-7D に内蔵された割り込みコントローラ(INTRC)と拡張用の割り込み

コントローラ(EXINTRC)から構成されます。割り込みコントローラでは、高速割り込み（FIQ）入力と割り込み（IRQ）入力に対し、マスク制御や優先順位制御

を行い、CPU に対し FIQ 例外要求や IRQ 例外要求を行います。下記は割り込みコントローラの主要な特徴です。

特長高速割り込み(FIQ) 1 要因割り込み(IRQ) 19 要因 FIQ、IRQ 割り込みに対する割り込みマスク IRQ 割り込み要因毎の割り込み優先レベルを 8 レベル(割り込みマスクを含む)まで設定可能 IRQ 割り込みに対し、優先順位判定し、CPU へ IRQ 例外要求発生 IRQ 割り込みに対し、現在処理中の割り込みレベル以下の割り込み受付禁止機能割り込みセンスモード

IRQ0－IRQ15、FIQ ：レベルセンス IRQ16－IRQ31 ：レベルセンス／エッジセンス(立ち上がり/立ち下がり)選択可



8-2

8.1.1 構成

図 8- 1に割り込みコントローラの構成を示します。

割り込みコントローラ

INTRC

nIR[15:0]

EXTINR[6:0]

EXTLVL[2:0]

nFIQ

nIRQ

nIR[31:16]

EXINT0,

EXINT1,

EXINT2,

EXINT3

EXFIQ

AHB BUS

IRQS

ILC0, ILC1

CILCL

CIL

CILE

IRN

IRL

IRQ

受け

付け

FIQ

受け

付け

IRQ 発行

FIQ 発行

優先判定

FIQRW

FIQEN

FIQ

IRQ

EXIDM

EXILC

EXIRQS

EXIRCL

EXIRQ

IRS

EXINTRC

EXFIDM

EXFIQ nEXFIQ

図 8- 1 割り込みコントローラの構成



8-3

8.1.2 端子一覧


EXINT0 I 外部割り込み信号 0

リセット直後は一次機能 PIOC[0]の設定になっています。







EXFIQ I 外部 FIQ 割込み信号




0x7800_0000 IRQ レジスタ IRQ R 32 0x0000_0000

0x7800_0004 IRQ ソフトレジスタ IRQS R/W 32 0x0000_0000

0x7800_0008 FIQ レジスタ FIQ R 32 0x0000_0000

0x7800_000C FIQRAW レジスタ FIQRAW R 32 EXFIQ 入力に依存

0x7800_0010 FIQ イネーブルレジスタ FIQEN R/W 32 0x0000_0000

0x7800_0014 IRQ 番号レジスタ IRN R 32 0x0000_0000

0x7800_0018 現 IRQ レベルレジスタ CIL R/W 32 0x0000_0000

0x7800_001C （Reserved）

0x7800_0020 IRQ レベル制御レジスタ 0 ILC0 R/W 32 0x0000_0000

0x7800_0024 IRQ レベル制御レジスタ 1 ILC1 R/W 32 0x0000_0000

0x7800_0028 現 IRQ レベルクリアレジスタ CILCL W 32 不定

0x7800_002C 現 IRQ レベルエンコードレジスタ CILE R 32 0x0000_0000

0x7BF0_0000 EXIRQ サイズレジスタ EXIRS R 32 0x0000_001F

0x7BF0_0004 EXIRQ クリアレジスタ EXIRCL W 32 －

0x7BF0_0010 EXIRQ レジスタ EXIRQ R/W 32 0x0000_0000

0x7BF0_0014 EXIRQ 検出モード設定レジスタ EXIDM R/W 32 0x0000_0000

0x7BF0_0018 EXIRQ レベル制御レジスタ EXILC R/W 32 0x0000_0000

0x7BF0_001C EXIRQ ステータスレジスタ EXIRQS R/W 32 0x0000_0000

0x7BF0_0080 EXFIQ レジスタ EXFIQ R/W 32 0x0000_0000

0x7BF0_0084 EXFIQ 検出モード設定レジスタ EXFIDM R/W 32 0x0000_0000



8-4

8.2 割り込み要因

8.2.1 外部 FIQ 割り込み

外部 FIQ 割り込みは、通常 1 個の、時間にクリティカルなソースに対して割り当てられる優先度の高い割り込み

です。外部 FIQ 割り込みは、拡張割り込みコントローラの EXFIDM レジスタに設定された検出モード(レベル検

出、エッジ検出)に応じた EXFIQ 端子への割り込み要求信号発生時に検出されます。要求が発生し、FIQEN レジスタでマスクされていないとき、FIQ 例外処理の要求を発生します。

8.2.2 外部割り込み

EXINT3~0 の 4 本の端子から割り込みを入力することができ、拡張割り込みコントローラの EXIDM レジスタによ

り検出モード（エッジ/レベル検出、およびエッジ極性変更）の設定が可能です。 EXINT3～0 のレベル検出はローレベル検出のみサポートしています。

8.2.3 内部割り込み

内部割り込みには、以下の割り込みがあります。システム・タイマ（TM0）拡張タイマ（TM1/TM2/TM3）ソフト IRQ SIO I2C PWM（チャネル 0／チャネル 1） Ether MAC（受信／送信／ステータス） VoIP CODEC（受信／送信／ステータス）



8-5

8.2.4 割り込み要因一覧

割り込み要因番号割り込み要因備考

nFIQ EXFIQ レベル／エッジ検出

nIR0 システムタイマ(TM0)

nIR1 拡張タイマ(TM1)


nIR3 －

nIR4 PWM CH0

nIR5 PWM CH1


nIR7 －

nIR8 ソフト

nIR9 －

nIR10 SIO

nIR11 －

nIR12 I2C

nIR13 Ether MAC（ステータス）

nIR14 Ether MAC（送信）

nIR15 Ether MAC（受信）

nIR16 VoIP CODEC（送信：FR0B）

nIR17 －

nIR18 EXINT3 レベル／エッジ検出

nIR19 －

nIR20 VoIP CODEC（受信：FR1B）

nIR21 －

nIR22 －

nIR23 －

nIR24 VoIP CODEC（ステータス:INTB）

nIR25 －


nIR27 －


nIR29 －


nIR31



8-6

8.3 割り込みレベル

各割り込み要因に対して割り込みレベルを設定することができます。割り込みレベル設定値が高いほど，割り

込みの優先度が高くなります。割り込みレベル設定値が 0 のとき割り込みはマスクされます。

割り込みレベルと優先度割り込みレベル

設定値

優先度

7 高

低

0 割り込みマスク



8-7


本レジスタ説明は、アドレスの記載方法にオフセット値表記を用いています。絶対アドレスは、各モジュールの

ベースアドレス+オフセットアドレスで計算されます。・ベースアドレス値：INT Base = 0x7800_0000、EXINT Base = 0x7BF0_0000

8.4.1 IRQ レジスタ（IRQ）

IRQ レジスタは IRQ 割り込み要求信号 nIR[15:0]に対し、マスクされていない割り込み要求の有無を示すレジス

タです。ビット番号がそれぞれ割り込み番号に対応しています。 IRQ レジスタはプログラムによりリード動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IRQ －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

IRQ[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：INT Base + 0x00 アクセス：R アクセスサイズ：32 ビット【注意】

*: 将来の拡張用の予約ビットです。リード時は”0”が読み出されます。

将来の拡張を考慮し、リード時は"0"を期待せず使用することを推奨します。


IRQ[15:0] （ビット 0～15）マスクされていない割り込み要求の有無を示します。

IRQ[15:0] 説明

0 割り込み要求無し

1 割り込み要求有り

割り込み番号を N としたとき、IRQ 入力信号 nIR[N]、割り込み番号 N に対応する割り込みレベル設定値、IRQレジスタのビット N の関係は以下の表のようになります。

IRQ 入力信号：nIR[N] 割り込みレベル設定値 IRQ レジスタ：IRQ[N]

X 0 0

1 1 以上 0

0 1 以上 1

【注意】

割り込みレベルは、ILC0～1 レジスタに設定します。



8-8

8.4.2 IRQ ソフトレジスタ（IRQS）

IRQS レジスタは、IRQS ビットに“1”をライトすることにより、ソフト IRQ 割り込み要求信号を発生させるレジスタで

す。これは割り込み要求信号 nIR[8]に“0”を入力したのと同等の働きをします。つまり、ILC1 レジスタに設定し

たレベルの IRQ 割り込みを発生させます。IRQS ビットに“0”をライトすることで割り込み要求を解除します。 IRQS レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IRQS －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* IRQS －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：INT Base + 0x04 アクセス：R/W アクセスサイズ：32 ビット【注意】




IRQS （ビット 1）ソフトウェア割り込み要求信号を発生/解除します。

IRQS 説明

0 ソフトウェア割り込み要求を解除

1 ソフトウェア割り込み要求を発生



8-9

8.4.3 FIQ レジスタ（FIQ）

FIQ レジスタは、FIQ 例外要求発行の有無を示すレジスタです。 FIQ レジスタはプログラムによりリード動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FIQ －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* FIQ





FIQ （ビット 0） FIQ 例外要求発行の有無を示します。

FIQ 説明

0 FIQ 例外要求無し

1 FIQ 例外要求有り

FIQRAW レジスタの FIQRAW[bit0]、FIQEN レジスタの FIQEN[bit0]の状態により、FIQ レジスタの FIQ[bit0]は以下の表のようになります。

FIQRAW[bit0] FIQEN[bit0] FIQ[bit0]

X（don’t care） 0 0

0 X（don’t care） 0

1 1 1



8-10

8.4.4 FIQRAW レジスタ（FIQRAW）

FIQRAW レジスタは FIQ 割り込み入力信号の状態を示すレジスタです。このレジスタの状態は、FIQEN レジス

タの FIQEN[bit0]に影響されません。FIQRAW レジスタはプログラムによりリード動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FIQRAW －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* FIQRAW

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 *1 アドレス：INT Base + 0x0C アクセス：R アクセスサイズ：32 ビット【注意】



*1 初期値は nEXFIQ の状態に依存します。


FIQRAW （ビット 0） FIQ 割り込み入力信号の状態を示します。

FIQRAW 説明

0 FIQ 割り込み要求無し（EXFIQ=”H”）

1 FIQ 割り込み要求有り（EXFIQ=”L”）



8-11

8.4.5 FIQ イネーブルレジスタ（FIQEN）

FIQEN レジスタは FIQ 割り込み要求を許可/マスクするレジスタです。 FIQEN レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FIQEN －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* FIQEN





FIQEN （ビット 0） FIQ 割り込み入力信号の許可/マスクを制御します。

FIQEN 説明

0 FIQ 割り込み要求マスク

1 FIQ 割り込み要求許可



8-12

8.4.6 IRQ 番号レジスタ（IRN）

IRN レジスタは、IRQ 要求出力時、最優先の割り込み要因番号を示すレジスタです。 IRN レジスタを読み出したとき、この割り込みの割り込みレベルに対応する CIL レジスタのビット位置に“1”がセ

ットされます。これにより割り込み優先判定回路が動作して、このレベル以下の割り込みの通知が保留されるた

め、IRN レジスタは 0x0000_0000 になります。その後、より優先度の高い割り込みが発生したときに、その割り込み番号が IRN レジスタにセットされ、CPU に

対し IRQ 例外要求が出力されます。 IRN レジスタはプログラムによりリード動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IRN －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* IRN[6:0]





IRN[6:0] （ビット 0～6）優先の割り込み要因番号を示します。

割り込み要因番号と、それに対応する割り込み要因については「8.2.4 割り込み要因一覧」

をご参照ください。



8-13

8.4.7 現 IRQ レベルレジスタ（CIL）

CIL レジスタは、IRN レジスタをリードし、CPU に割り込み番号が通知された割り込みのレベルを示すレジスタで

す。CIL レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CIL －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* CIL[7:1] －*





CIL[7:1] （ビット 1～7） “1”がセットされているビット位置に対応するレベルの割り込み処理を実行中であること

を示します。複数のビット位置に”1”がセットされている場合は、多重割り込み処理を実行

中であることを示しています。

CIL[7] CIL[6] CIL[5] CIL[4] CIL[3] CIL[2] CIL[1]

割り込みレベル 7







CIL[7:1]のいずれかのビットに“1”がセットされているとき、最上位の“1”ビットの位置が示す割り込みレベル以

下の割り込みの通知が保留されます。

セット条件： IRN レジスタを読み出したとき、その割り込みの割り込みレベルに対応する

CIL レジスタのビット位置に“1”がセットされます。クリア条件： CIL[N]に“1”をライトすると、CIL[N]=“0”となります。または CILCL レジスタにライトすると、CIL レジスタの上位の“1”ビット

のみクリアされます。割り込み処理終了時、CIL レジスタへのライトまたは CILCL レジスタへのライトのいずれかを 1 回だけ実行し、

CIL レジスタの最上位の“1”ビットをクリアしてください。（必須）

例． CIL[7:1] = 0010100 （レベル 3 とレベル 5 の多重割込み処理中、レベル 5 以下の割込み受付け禁止）

← CIL[7:1] = 0000100 （レベル 5 の割込みマスク解除、レベル 3 の割込みマスク継続）

CIL = 0x0000_0020 ライトまたは CILCL レジスタライト（ライトデータは任意）



8-14

8.4.8 IRQ レベル制御レジスタ 0（ILC0）

ILC0 レジスタは、IRQ 割り込み nIR[7:0]の要因ごとの割り込みレベルを設定するレジスタです。 ILC0 レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ILC0 －* －* －* －* －* ILR6[2:0] －* －* －* －* －* ILR4[2:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* ILR1[2:0] －* ILR0[2:0]





ILR0[2:0] （ビット 0～2） ILR1[2:0] （ビット 4～6） ILR4[2:0] （ビット 16～18） ILR6[2:0] （ビット 24～26）

IRQ 割り込み nIR[7:0]の要因ごとの割り込みレベルを設定します。

ILR**

2 1 0

割り込みレベル

1 1 1 7（高）

1 1 0

1 0 1

1 0 0

0 1 1

0 1 0

0 0 1 1（低）

0 0 0 割り込みマスク

割り込み要因と割り込みレベルとの対応は以下の表のようになります。

nIR[0] ILR0[2:0] ILC0[2:0]

nIR[1]

nIR[2]

nIR[3]

ILR1[2:0] ILC0[6:4]

nIR[4]

nIR[5]

ILR4[2:0] ILC0[18:16]

nIR[6]

nIR[7]

ILR6[2:0] ILC0[26:24]



8-15

8.4.9 IRQ レベル制御レジスタ 1（ILC1）

ILC1 レジスタは、IRQ 割り込み nIR[15:8]の要因ごとの割り込みレベルを設定するレジスタです。 ILC1 レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ILC1 －* ILR15[2:0] －* ILR14[2:0] －* ILR13[2:0] －* ILR12[2:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* ILR11[2:0] －* ILR10[2:0] －* ILR9[2:0] －* ILR8[2:0]




ILR8[2:0] (ビット 0～2)、ILR9[2:0](ビット 4～6)、ILR10[2:0](ビット 8～10) ILR11[2:0](ビット 12～14)、ILR12[2:0](ビット 16～18)、ILR13[2:0](ビット 20～22) ILR14[2:0](ビット 24～26)、 ILR15[2:0](ビット 28～30)

IRQ 割り込み nIR[15:8]の要因ごとの割り込みレベルを設定します。

ILR8～15

2 1 0

割り込みレベル

1 1 1 7（高）

1 1 0

1 0 1

1 0 0

0 1 1

0 1 0

0 0 1 1（低）


割り込み要因と割り込みレベルとの対応は以下の表のようになります。

nIR[8] ILR8[2:0] ILC1[2:0]

nIR[9] ILR9[2:0] ILC1[6:4]

nIR[10] ILR10[2:0] ILC1[10:8]

nIR[11] ILR11[2:0] ILC1[14:12]

nIR[12] ILR12[2:0] ILC1[18:16]

nIR[13] ILR13[2:0] ILC1[22:20]

nIR[14] ILR14[2:0] ILC1[26:24]

nIR[15] ILR15[2:0] ILC1[30:28]



8-16

8.4.10 現 IRQ レベルクリアレジスタ（CILCL）

CILCL レジスタにライトを実行すると、CIL レジスタの最も MSB 側で”１”がセットされているビットのみクリアされ

ます。ライトデータの値は何でもかまいません。これにより、現在処理中の割り込みレベル以下の割り込みの通

知の保留が解除されます。CILCL レジスタはプログラムによりライト動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CILCL don’t care

－－－－－－－－－－－－－－－－

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

don’t care

－－－－－－－－－－－－－－－－

アドレス：INT Base + 0x28 アクセス：W アクセスサイズ：32 ビット【注意】

割り込み処理終了時、本レジスタへのライトまたは CIL レジスタへのライトのいずれかを 1 回だけ実行し、CIL レジスタ

の最も MSB 側で”１”がセットされているビットのみクリアしてください。

例． CIL[7:1] = 0010100 （レベル 3 とレベル 5 の多重割込み処理中） ←CILCL レジスタライト（ライトデータは任意） CIL[7:1] = 0000100 （レベル 5 の割込みマスク解除、レベル 3 の割込みマスク継続）



8-17

8.4.11 現 IRQ レベルエンコードレジスタ（CILE）

CILE レジスタは、CIL レジスタのもっとも MSB 側で”１”がセットされているビット位置が示す割り込みレベルをバ

イナリ値で示すレジスタです。CILE レジスタはプログラムによりリード動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CILE －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* CILE[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：INT Base + 0x2C アクセス：R アクセスサイズ：32 ビット【注意】


将来の拡張を考慮し、リード時は"0"を期待せず、使用することを推奨します。

[ビットの説明] CILE[2:0] （ビット 0～2）

CIL レジスタのもっとも MSB 側で“1”がセットされているビット位置が示す割り込みレベ

ルをバイナリ値で示します。

CIL[7:1] CILE[2:0] 割り込みレベル

0000000 000 割り込み中でない

0000001 001 1

000001X 010 2

00001XX 011 3

0001XXX 100 4

001XXXX 101 5

01XXXXX 110 6

1XXXXXX 111 7

【注意】IRN レジスタリード，CIL レジスタライト，CILCL レジスタライトの直後のサイクルでのリードは禁止します。最小限 1 サイクルのインターバルを取ってください。



8-18

8.4.12 EXIRQ サイズレジスタ（EXIRS）

EXIRS レジスタは拡張割り込みコントローラ(EXINTRC)で扱う割り込み番号の最大値を示すレジスタであり、本

LSI ではその値は 0x0000_001F で固定です。EXIRS レジスタはプログラムによりリード動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXIRS －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* 0 0 0 1 1 1 1 1

0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 アドレス：EXINT Base + 0x00 アクセス：R アクセスサイズ：32 ビット【注意】


将来の拡張を考慮し、リード時は"0"を期待しないで使用することを推奨します。



8-19

8.4.13 EXIRQ クリアレジスタ（EXIRCL）

EXIRCL レジスタは、指定した割り込み番号の割り込み検出モードがエッジ検出モードのとき、該当する

EXIRQ レジスタ、及び EXIRQ ステータスレジスタ(EXIRQS)の該当ビットを”0”クリアするレジスタです。指定し

た割り込み番号の割り込み検出モードがレベル検出モードのときは、何の動作もしません。これらは、EXIRQ レ

ジスタの該当ビットに”1”を書き込むのと同等です。EXIRCL レジスタはプログラムによりライト動作のみ可能で

す。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXIRCL －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

－－－－－－－－－－－－－－－－

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* IRCL[4:0]

－－－－－－－－－－－－－－－－

アドレス：EXINT Base + 0x04 アクセス：W アクセスサイズ：32 ビット【注意】

*: 将来の拡張用の予約ビットです。ライト時は”0”書き込みで使用してください。


IRCL[4:0] （ビット 4～0）割り込み検出モードがエッジ検出モードのとき、ライトデータで指定した割り込み番号に

該当する EXIRQ レジスタ、及び EXIRQS レジスタの該当ビットを”0”クリアするレジスタ

です。



8-20

8.4.14 EXIRQ レジスタ（EXIRQ）

EXIRQ レジスタは、リードすると有効な割り込み要求の有無を示し、割り込み検出モードがエッジ検出モードの

場合、”1”ライトすると該当する割り込み要求ビットを”0”クリアします。割り込み検出モードがレベル検出モードに設定されているビットに対するライト動作は、何も影響を及ぼしませ

ん。EXIRQ レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXIRQ －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

IRQ[31:16]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：EXINT Base + 0x10 アクセス：R/W アクセスサイズ：32 ビット【注意】




IRQ[31:16] （ビット 0～15）リード時：各ビットに対応する割込み要因からの有効な割り込み要求の有無を示します。

IRQ[31:16] 説明



ライト時：割り込み検出モードがエッジ検出モードの場合、対応するビットに 1 を書き込むと、

対応するビットは”0”にクリアされ、割り込み要求も消失します。レベル検出モード時は、当レジスタへのライトは何も影響を及ぼしません（EXIRCL レジ

スタへのライトにも影響されません）。

IRQ[31:16] 説明

0 何もしない

1 割り込み要求ビットをクリアする(EXIRQ、EXIRQS レジスタの該当ビットクリア)



8-21

IRQ[31:16]ビットのセット/クリア条件：・割り込み検出モードがレベル検出モードの場合

EXIRQ レジスタの各ビットのセット/クリア条件を以下の表に示します。（各ビットは独

立しています）表中の「割り込み要求信号」は、内部ペリフェラルあるいは、外部割込

み端子からの割り込み要求信号です。表中の「IRQ レベル設定値」は、EXILC レジスタに設定される割り込みレベルの値です。

割り込み要求信号

ローレベル

検出モード

EXIRQ レベル設定値

（EXILC）

EXIRQ ステータス

レジスタ

（EXIRQS）

EXIRQ

レジスタ

（EXIRQ）

“H” － “0” “0”

“L” 0 “1” “0”

“L” 7～1 “1” “1”

注：EXIRQ ステータスレジスタ(EXIRQS)は、EXIRQ レベル設定値に関わらず、割り込み要求信号の有無を表しま

す。レベル検出モード時は該当レジスタライトには影響されません。(EXIRCL レジスタライトにも影響されません)

・割り込み検出モードがエッジ検出モードでの場合 EXIRQ レジスタの各ビットのセット/クリア条件を以下の表に示します。（各ビットは独

立しています）

イベント割り込みエッジ

検出極性 IRQ レベル

設定値

EXIRQ ステータ

スレジスタ

（EXIRQS）

EXIRQ

レジスタ

（EXIRQ）

EXIRQ レジスタに“1”をライト－－ “0” “0”

EXIRCL レジスタに該当割り込み

番号をライト－－ “0” “0”

－ “0” “0”

0 “1” “0”

割り込み要求信号 ”L”→”H”

（立ち上り検出モード設定時）立ち上り

7～1 “1” “1”

－ “0” “0”

0 “1” “0”

割り込み要求信号 ”H”→”L”

（立ち下り検出モード設定時）立ち下り

7～1 “1” “1”

注：EXIRQ ステータスレジスタは、EXIRQ レベル設定値に関わらず、割り込み要求信号の設定された有効エッジ検

出でセット、EXIRQ レジスタの該当ビットに”1”ライトまたは EXIRCL レジスタに該当割り込み番号ライトでクリアされ

ます。EXIRQ レジスタライト時、クリア対象以外のビットには”0”をライトしてください。上記イベント発生時以外は

EXIRQ ステータスレジスタの状態を保持します。 EXIRQ ステータスレジスタが”1”の時、EXIRQ レベル設定値を 0 から 1 以上に変更した場合、EXIRQ レジスタは”1”に変化します。また、EXIRQ レジスタが”1”の時、EXIRQ レベル設定値を 0 に変更した場合、EXIRQ レジスタは”0”に変化しますが、EXIRQ ステータスレジスタは”1”の状態を保持します。



8-22

8.4.15 EXIRQ 検出モード設定レジスタ（EXIDM）

EXIDM レジスタは、EXIRQ の検出モードと割り込みの極性を設定するレジスタです。検出モードは、負論理のレベル検出モードとエッジ検出モードの設定が可能です。 EXIDM レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXIDM －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

IDMP

30

IDM

30

IDMP

28

IDM

28

IDMP

26

IDM

26

IDMP

24

IDM

24

IDMP

22

IDM

22

IDMP

20

IDM

20

IDMP

18

IDM

18

IDMP

16

IDM

16


1. エッジ検出モードで使用する場合モード設定後、EXIRCL あるいは EXIRQ へのライトを行い、エッジ検出回路の

初期化を行ってください。その後マスク解除を行ってください。



IDMn IDMPn:

IDMｎ IDMPｎ割り込み検出モード割り込み検出の極性

0 ”L”レベル検出 0

1

レベル検出

設定禁止

0 立ち下りエッジ検出 1

1

エッジ検出

立ち上りエッジ検出

割り込み検出モードは 2 つずつの要因ごとに設定します。

割り込み要因割り込み検出モード割り込み要因割り込み検出モード

IRQ16 IRQ24

IRQ17

IDM16

IDMP16 IRQ25

IDM24

IDMP24

IRQ18 IRQ26

IRQ19

IDM18

IDMP18 IRQ27

IDM26

IDMP26

IRQ20 IRQ28

IRQ21

IDM20

IDMP20 IRQ29

IDM28

IDMP28

IRQ22 IRQ30

IRQ23

IDM22

IDMP22 IRQ31

IDM30

IDMP30



8-23

8.4.16 EXIRQ レベル制御レジスタ（EXILC）

EXILC レジスタは、IRQ 割り込みの優先レベルを設定するレジスタです。 EXILC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXILC －* ILC30 －* ILC28 －* ILC26 －* ILC24

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* ILC22 －* ILC20 －* ILC18 －* ILC16

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：EXINT Base + 0x18 アクセス：R/W アクセスサイズ：32 ビット【注意】




ILC16(bit 0～2), ILC18(bit 4～6), ILC20(bit 8～10), ILC22(bit 12～14), ILC24(bit 16～18), ILC26(bit 20～22), ILC28(bit 24～26), ILC30(bit 28～30) IRQ 割り込みの優先レベルを設定します。

ILC**

2 1 0

割り込み優先レベル

1 1 1 7（優先度：高）

1 1 0

1 0 1

1 0 0

0 1 1

0 1 0

0 0 1 1（優先度：低）


割り込み検出レベルは 2 つずつの要因ごとに設定します。

割り込み要因割り込み優先レベル割り込み要因割り込み優先レベル

IRQ16 IRQ24

IRQ17

ILC16

IRQ25

ILC24

IRQ18 IRQ26

IRQ19

ILC18

IRQ27

ILC26

IRQ20 IRQ28

IRQ21

ILC20

IRQ29

ILC28

IRQ22 IRQ30

IRQ23

ILC22

IRQ31

ILC30



8-24

8.4.17 EXIRQ ステータスレジスタ（EXIRQS）

EXIRQS レジスタは、リードすると(EXIRQ レベル設定値に関わらず)割り込み要求の有無を示し、割り込み検

出モードがエッジ検出モードの場合、”1”ライトすると該当ビットを”0”クリアします。割り込み検出モードがレベ

ル検出モードに設定されているビットに対するライト動作は、何も影響を及ぼしません。 EXIRQS レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXIRQS －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

IRQS[31:16]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：EXINT Base + 0x1F アクセス：R/W アクセスサイズ：32 ビット【注意】




IRQS[31:16] （ビット 0～15）リード時：(EXIRQ レベル設定値に関わらず)各ビットに対応する割込み要因からの割り込み要

求の有無を示します。 IRQS[31:16] 説明



ライト時：割り込み検出モードがエッジ検出モードの場合、対応するビットに 1 を書き込むと、

対応するビットは”0”にクリアされます。レベル検出モード時は、当レジスタへのライトは

何も影響を及ぼしません。

IRQS[31:16] 説明

0 何もしない

1 割り込み要求ビットをクリアする(EXIRQS レジスタの該当ビットクリア)



8-25

8.4.18 EXFIQ レジスタ（EXFIQ）

EXFIQ レジスタは、リードすると有効な FIQ 割り込み要求の有無を示し、割り込み検出モードがエッジ検出モー

ドの場合、”1”ライトすると該当する割り込み要求ビットを”0”クリアします。割り込み検出モードがレベル検出モードに設定されているビットに対するライト動作は、何も影響を及ぼしませ

ん。EXFIQ レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXIFQ －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

EX

FIQ





EXFIQ （ビット 0）リード時：

FIQ 割り込み要求の有無を示します。

説明



ライト時：割り込み検出モードがエッジ検出モードの場合、割り込み検出ビットをクリアします。

説明

0 何もしない

1 割り込み要求ビットをクリアする



8-26

EXFIQ ビットのセット/クリア条件：

割り込み検出モードがレベル検出モードの場合

割り込み要求信号

ローレベル

検出モード

ハイレベル

検出モード

EXFIQ レジスタ

（EXFIQ）

“H” “L” “0”

“L” “H” “1”

割り込み検出モードがエッジ検出モードでの場合

イベント割り込みエッジ検出

極性 EXIRQ

レジスタ

（EXIRQ）

EXFIQ レジスタに“1”をライト－ “0”

割り込み要求信号 ”H”→”L”

（立ち下り検出モード設定時）

立ち下り “1”

割り込み要求信号 ”L”→”H”

（立ち上り検出モード設定時）

立ち上り “1”

注：EXFIQ レジスタは、割り込み要求信号の設定されたエッジ検出でセット、EXFIQ レジスタの該当ビットに”1”ライトで

クリアされます。EXFIQ レジスタライト時、クリア対象外のビットには”0”をライトしてください。上記イベント発生時以外

は EXFIQ レジスタは状態を保持します。



8-27

8.4.19 EXFIQ 検出モード設定レジスタ（EXFIDM）

EXFIDM レジスタは、EXFIQ の検出モードと割り込みの極性を設定するレジスタです。検出モードは、負論理または正論理のレベル検出モードとエッジ検出モードの設定が可能です。 EXFIDM レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

EXFIDM －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －*

EXF

IDMP

EXF

IDM




EXFIDM、EXFIDMP（ビット 0、1）

EXFIDM EXFIDMP 割り込み検出モード割り込み検出の極性

0 ”L”レベル検出 0

1

レベル検出

”H”レベル検出

0 立ち下りエッジ検出 1

1

エッジ検出

立ち上りエッジ検出



8-28

8.4.20 割り込み要因と設定レジスタの対応

割込み要因と設定レジスタの対応を下表に示します。

割り込みレベル割り込み検出モード割り込み要因番号

割り込み要因

レジスタビットレジスタビット

nFIQ EXFIQ ― ― EXFIDM

EXFIDM

EXFIDMP

nIR0 システムタイマ(TM0) ILR0



nIR3 －

ILC0 ILR1

― ―

nIR4 PWM CH0

nIR5 PWM CH1 ILR4


nIR7 －

ILC0

ILR6

nIR8 ソフト ILR8

nIR9 － ILR9

nIR10 SIO ILR10

nIR11 － ILR11

nIR12 I2C ILR12

nIR13 Ether MAC（ステータス） ILR13

nIR14 Ether MAC（送信） ILR14

nIR15 Ether MAC（受信）

ILC1

ILR15

― ―

nIR16 CODEC（FR0B）

nIR17 － ILC16

IDM16

IDMP16

nIR18 EXINT3

nIR19 － ILC18

IDM18

IDMP18

nIR20 CODEC（FR1B）

nIR21 － ILC20

IDM20

IDMP20

nIR22 －

nIR23 － ILC22

IDM22

IDMP22

nIR24 CODEC（INTB）

nIR25 － ILC24

IDM24

IDMP24

nIR26 EXINT0

nIR27 － ILC26

IDM26

IDMP26

nIR28 EXINT1

nIR29 － ILC28

IDM28

IDMP28

nIR30 EXINT2

nIR31

EXILC

ILC30

EXIDM

IDM30

IDMP30



8-29

8.5 動作説明

8.5.1 外部 FIQ 割り込み

FIQ 割込みは、通常 1 個の、時間的にクリティカルな割込み要求に対して割り当てられる優先度の高い割込み

で、割込み要求が発生し、FIQ イネーブルレジスタ(FIQEN)でマスクされていないとき、CPU に対して FIQ 例外

要求（nFIQ）を行います。

ＦＩＱ外部割り込みシーケンス

(0) FIQ 割り込み検出モードの設定 EXFIDM レジスタにより、検出モード（立ち上りエッジ、立ち下りエッジ、ハイレベル、ロー

レベル検出）の設定を行ないます。 (1) FIQ 割り込みマスク解除

INTRC の FIQEN レジスタの bit0(FIQEN)を“1”にセットし、その後、CPU の CPSR レジスタ

bit6（F フラグ）を“0”クリアすると FIQ 割込みのマスクが解除されます。 (2) 割り込みの発生

nEXFIQ が n-assert され、FIQ 割り込み要求が発生すると、FIQRAW レジスタの bit0 に“1”がセ

ットされます。 (3) CPU への例外要求

FIQレジスタの bit0がセットされ、同時に nFIQ信号を通知してCPUに FIQ例外を要求します。

HCLK

EXFIQ

nEXFIQ

FIQRAW.0

FIQEN.0

FIQ.0

nFIQ

(注)Low レベル検出モードの場合

(4) CPU の例外受付け CPU は例外受付け可能な状態（CPSR の F フラグによりマスクされていない状態）であれば、

FIQ 例外処理モードに移行します。 CPU は例外エントリ命令に続く命令アドレスを r14_fiq に保存し、CPSR の古い値を SPSR_fiqに保存します。CPU は CPSR の bit6（F フラグ）および bit7（I フラグ）を“1”にセットし、

FIQ 例外と IRQ 例外の受付けを禁止します。

(5) 割り込み処理 FIQ ハンドラは、割り込み処理終了前に、FIQ 割り込みの要求元に、FIQ 割り込み要求を解除

しなければなりません。 (6) 割り込みからの復帰

FIQ ハンドラの後で割り込みからの復帰命令を実行することにより、r14_fiq、および SPSR_fiqに退避してあった、命令アドレス、および CPSR の値を復帰させます。

【注意】 CPU の FIQ 例外処理モード動作の詳細については、ARM7TDMI の DataSheet をご参照ください。



8-30

8.5.2 外部割り込みおよび内部割り込み

IRQ 割り込みは、FIQ 割り込みより優先度の低い、通常の割り込みに使用します。割り込みコントローラは、複数の割り込み要求から優先順位を判定し、現在処理中の割り込みレベルと比較し

て優先度の高い割り込み要求があれば、CPU に対し IRQ 例外処理の要求（nIRQ）を行います。ソフトウェアでは、要因に対応する割込み処理ベクタのテーブルを用意しておき、割り込みコントローラ内のレ

ジスタを読み出して割込み要因を判定し、処理アドレスを決定しなくてはなりません。 CPU は、IRQ 多重割込みをサポートしていないため、IRQ 多重割込みのためのレジスタ退避・復旧は、ソフトウ

ェアで実行しなくてはなりません。拡張割り込みコントローラ(EXINTRC)は、割り込み要求の発生した割り込み番号 16 以上の割り込み要因に対

し優先度の判定を行い、最優先割り込みの割り込み番号(EXTINR[6:0])と割り込みレベル(EXTLVL[2:0])をINTRC に通知します。INTRC では IRQ 割り込み入力（nIR[15:0]）と拡張割り込みとをあわせて優先度判定を

行います。

割り込み優先順位制御方法の説明

1. 割り込みレベルの大きな方が優先されます。 2. 同一割込みレベル内では IRQ 例外受付けの早いものが優先されます。ただし IRQ 例外受付け

ペンディング中(IRN レジスタリードまで)は同一割込みレベル内の割込み番号の大きな方が優

先されます。

ＩＲＱ割り込みシーケンス

0.割り込み検出モードの設定（ソフトウェア） EXINTRC の EXIDM レジスタにより、割り込み要因番号 IRQ[31:16]に対する検出モード（立ち

上りエッジ、立ち下りエッジ、ローレベル検出）の設定を行ないます。割り込み要因番号

IRQ[15:0]の検出モードはローレベル検出となります。 1.割り込みレベル設定と割り込みマスクの解除（ソフトウェア）

INTRC の ILC0 レジスタ，ILC1 レジスタ、及び EXINTRC の EXILC レジスタにより割込み要

因毎の割込みレベルを設定します。割込みレベルを 0 に設定すると、その割込み要因はマスク

されます。次に、CPU の CPSR レジスタ bit7(I フラグ)を“0”クリアすると IRQ 例外のマスクが解除され

ます。 2. 割り込みの発生（ハードウェア）

割り込み要求が発生すると、割り込みコントローラに通知されます。 3.CPU への例外要求（ハードウェア）

割込み要求のうち、CIL レジスタ(および CILE レジスタ)に保持されている現割込みレベルより

高いレベルの割込み要求があれば、nIRQ 信号を n-assert して、CPU に IRQ 例外要求を行いま

す。このとき、割込み要求のうち、も高い割込みレベルを検出し、その割込みレベルを IRLレジスタにセットします。さらに、も高いレベルの割込み要求のうち、も大きな割込み番

号を検出し、IRN レジスタにセットします。CIL レジスタ(および CILE レジスタ)に保持されて

いる現割込みレベルより高いレベルの割込み要求がなければ、IRQ 例外処理要求は発生せず、

IRL レジスタおよび IRN レジスタは“0”となります。 4. CPU の例外受付け（ハードウェア）

CPU は例外受付け可能な状態（CPSR の I フラグによりマスクされていない状態）であれば、

IRQ 例外処理モードに移行します。 CPU は例外エントリ命令に続く命令アドレスを r14_irq に保存し、CPSR の旧い値を SPSR_irqに保存します。CPU は CPSR のビット 7（I フラグ）を“1”にセットし、IRQ 例外の受付けを

禁止します。 5. 割り込み処理（ソフトウェア＆ハードウェア）

(ⅰ) ソフトウェア：IRQ ハンドラは IRN レジスタを読み出して割り込み番号を獲得し、獲得し

た割り込み番号に対応する割り込み処理を実行します。



8-31

(ⅱ) ハードウェア：割り込みコントローラは IRN レジスタが読み出されると、その割り込みレ

ベルに対応する CIL レジスタの該当ビットを“1”にセットします。CIL レジスタがセットさ

れると、その割り込みレベル以下の割り込み要求がマスクされ、CPU に対する nIRQ 信号

を停止し、割り込みレベルのバイナリデータが CILE レジスタにセットされます。 (ⅲ) ソフトウェア：IRQ ハンドラは INTRC の CILE レジスタを読み出し、割込みレベルを獲得

します。多重割込み可とする場合、次の処理を行います。割込みレベルが 6 以下のときは、より高いレベルの割込みが発生した場合に優先して処理

するために、リンクレジスタ(R14_irq)と SPSR_irq を退避させ、CPSR の I フラグを“0”に

リセットして IRQ 例外の受付けをイネーブルにします。 (ⅳ) ソフトウェア：IRQ ハンドラは、割り込み処理終了前に、IRQ 割り込みの要求元の IRQ 割

り込み要求の解除しなければなりません。検出モードをエッジ検出に設定した要因につい

ては、EXIRQ レジスタの該当ビットへの”1”ライト、あるいは EXIRCL レジスタへの該当

する割り込み番号のライトにより、割り込み要求のクリアを行います。 6. 割り込みからの復帰（ソフトウェア）

(ⅰ) 処理中の割込み要求レベルが 6 以下のときは、CPU の CPSR の I フラグを“1”にセットし

て IRQ 例外の受付けを禁止し、退避していたリンクレジスタ(R14_irq)と SPSR_irq を元に

戻します。 (ⅱ) CILCL レジスタライトを実行し、処理した割り込みの割り込みレベルに対応した CIL のビ

ットを“0”にクリアします。（ライトデータは任意） (ⅲ) 割り込みからの復旧処理を実行します。

【注意】

CPU の IRQ 例外処理モード動作の詳細については、ARM7TDMI の DataSheet をご参照ください。

8.5.3 リエントラント割り込み制御

リエントラント割り込み制御とは、現在処理中の割り込みレベルより高い割り込み要求があった場合、現在処理

中の割り込み処理を中断して、割り込みレベルの高い割り込み要求の処理を行うものです。リエントラント割り込み制御では、IRQ ハンドラは IRQ 例外の受付け時に上書きされるリンクレジスタ（R14_irq）と

保存プログラムステータスレジスタ（SPSR_irq）を退避させ、カレントプログラムステータスレジスタ（CPSR）の I ビ

ットをクリアして IRQ 例外の受付けをイネーブルにします。さらに、IRQ ハンドラ内でサブルーチンを使用する場合は、割り込みレベルの高い割り込み要求受付けにより、

IRQ モードのリンクレジスタ R14_irq に退避されたサブルーチンの戻りアドレスが上書きされることを防ぐため、

IRQ モードからシステムモードに遷移させます。システムモードは、ユーザモードと同じレジスタバンクを使用し

ますが、ステータスレジスタなどには IRQ モードと同じようにアクセスできます。なお、システムモードで IRQ ハ

ンドラを実行するときは、システムモード（ユーザモード）のリンクレジスタとハンドラで使用するレジスタを保存す

る必要があります。リエントラント割り込み制御を行う IRQ ハンドラの処理手順を以下に示します。

1. R14_irq、SPSR_irq、必要な作業レジスタを保存する。 2. IRN をリードする。 3. システムモードに切り替えて、IRQ を許可する。 4. システムモード（ユーザモード）のリンクレジスタと必要な作業レジスタを保存する。 5. IRQ ハンドラの本体を実行する。 6. システムモード（ユーザモード）のレジスタを復帰させる。 7. IRQ を禁止し、IRQ モードに切り替える。 8. CIL レジスタをクリアする。 9. 作業レジスタ、SPSR_irq、R14_irq を復帰させる。 10. IRQ から戻る。



8-32

8.5.4 割り込みに関する注意事項

IRN の読み出し IRN レジスタはリード動作によりクリアされます。

不正割り込みに関する注意事項 INTRCは IRQ信号をレベル信号として扱います。そのため IRQ信号がアサートされCPUが IRQ例外を受付けた時点から、IRQ ハンドラ内での IRN レジスタ読み出しによる割込み番号の獲得

が行われるより前の間に、その IRQ 信号がデアサートされた場合、INTRC は正しい割込み番

号を決めることができません。このような割込みを不正割込みと呼びます。不正割込みが

INTRC に入力された場合、IRQ ハンドラにより IRN レジスタが読み出されると“0x0000_0000”が読み出され、CIL レジスタの内容は変化しません。正しく割込みが入力された場合は IRN = 0x0000_0000 は割込み要因番号“0”である TIMER からの割込みであることを示しますが、不

正割込みが入力された場合はどの割込みからの入力であっても IRN = 0x0000_0000 となるため、

割込み要因を判別することができません。不正割込みは、以下のようにハードウェアによる割込みの発生とソフトウェアによる割込みク

リアあるいは割込みレベル変更とのタイミングのすれ違いにより発生する可能性があります。・発生した割込みの割込みレベルを、現割込みレベルより低くした場合、あるいは"0"（マス

ク状態）にした場合。（INTRC の ILC0，ILC1 レジスタへの書込み）・発生した割込みの割込み要求がクリアされた場合。（ペリフェラルへの割込みクリア）これらは IRQ ハンドラおよび初期設定ルーチン以外で割込みクリア（一時的なマスク動作を含

む）あるいは割込みレベルの変更をするようなプログラム（多重割込みハンドラを含む）の場

合に発生する可能性があります。そのため、この不正割込みの発生を回避するために、割込み

クリア（一時的なマスク動作を含む）あるいは割込みレベルの変更は CPU の IRQ 例外マスク

状態（CPSR の I フラグが“1”の状態）で行ってください。また、不正割込みが発生しているかどうかは TIMER の TMOVF レジスタの OVF ビットを確認

することにより判別することができます。IRN = 0x0000_0000 の場合に OVF = 0 であれば不正

割込みが発生しています。



8-33

割り込み例外要求

割り込み要因番号読み出し

不正割り込み

割り込み要因番号＝0

System Timer 割り込み

Yes

Yes

No

No要因番号に対する処理

System Timer割り込み処理

割り込み処理からの

復帰

8.5.5 エラー・レスポンスの生成

割り込みコントローラ（INTRC）に割り当てられている空間で、0x7800_0030～0x780F_FFFF に対してアクセスを

行うと、データアボート例外が発生します。なお、拡張割り込みコントローラ(INTRC)の実装空間で、レジスタ未実装空間へのアクセスに対しては正常応

答し、0x0000_0000 が読み出されます。

第 9 章キャッシュメモリ



9-1

9 キャッシュメモリ

9.1 概要

本 LSI は、8KB の Unified（命令/データ共用）キャッシュメモリを内蔵しています。キャッシュコントローラは

ARM プロセッサからのアクセスに対して Hit/Miss 判定を行い、必要に応じて実際のメモリに対してアクセス動

作を行います。特長

・ 8KB のメモリ容量を持つ、命令/データ共用のキャッシュメモリ・ 4 Way set-associative、Write Back、Non Blocking cache 方式・ 16Byte のブロックサイズ・ 128MB の Bank 単位にキャッシュの有効/無効設定可能・ Way 単位でキャッシュメモリの Lock 設定が可能（割込み処理等の高速処理プログラムをキャッシュメモリ内に留めておくことが可能）

・ソフトウェアによる Flush 制御

9.1.1 構成

図 9-1にキャッシュメモリの構成を示します。

図 9-1 キャッシュメモリの構成図

DataRAM way0 (SRAM 512x32)

TagRAM way0 (SRAM 128x23)







キャッシュ

コントローラ

ARM プロセッサ（ ARM7TDMI ）

CON

CACHE FLUSH

AHB バスキャッシュブロック

AHBブリッジ



9-2

9.1.2 制御レジスタ一覧


0x7820_0004 キャッシュコントロールレジスタ CON R/W 32 0ｘ0000_0000

0x7820_0008 キャッシャブルレジスタ CACHE R/W 32 0ｘ0000_0000

0x7820_001C FLUSH レジスタ FLUSH W 32 不定

9.2 制御レジスタ説明


ベースアドレス+オフセットアドレスで計算されます。・キャッシュメモリコントローラのベースアドレス値：CACH Base = 0x7820_0000

9.2.1 キャッシュコントロールレジスタ（CON）

キャッシュコントロールレジスタ(CON)はキャッシュメモリの Lock 機能制御を行うためのレジスタです。キャッシュメモリは 4 つの Way（格納場所）から構成されていますが、LCK[1:0]ビットの設定によって Way 単位

でキャッシュメモリの内容を Lock することができます。また、BNK[1:0]ビットおよび F ビットの設定を用いることに

より、Lock する Way に命令/データを Load することができます。 Lock 機能を使用しない場合は、このレジスタに“0x0000_0000”を設定して使用してください。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CON －* －* BNK[1:0] F LCK[1:0] －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：CACH Base + 0x04 アクセス：R/W アクセスサイズ：32 ビット

【注意】




・LCK Lock するキャッシュメモリの Way を選択します。

LCK[1:0] Way3 Way2 Way1 Way0 動作

“00”

“01”

“10”

“11”

Cache

Cache

Cache

Cache

Cache

Cache

Cache

Locked

Cache

Cache

Locked

Locked

Cache

Locked

Locked

Locked

Lock された Way なし

Way0 を Lock

Way0,1 を Lock

Way0,1,2 を Lock

注） Lock されている Way は FLUSH レジスタにより Flush を行っても初期化されません。



9-3

・F キャッシュメモリを Load モードに設定します。 F=0 の設定の場合は、通常のキャッシュ動作になります。詳細は、9.3 章を参照下さい。 F=1 に設定された場合、キャッシュメモリへの格納はすべて強制的に BNK[1:0]で選択された Way に対し

て行われます。また、その場合、すべての命令フェッチアクセスは Non-cacheable アクセスになります。

一方、すべてのデータアクセスについては通常通り、キャッシャブルレジスタの設定（Cacheable / Non-cacheable）に従って動作します。

F 説明

0 通常のキャッシュ動作に設定(default)

1 キャッシュメモリを Load モード動作に設定。

・BNK[1:0]

キャッシュメモリに Load する Way を選択します。この設定は F=1 の場合に有効になります。

BNK[1:0] 説明

00 Way0 選択

01 Way1 選択

10 Way2 選択

11 Way3 選択



9-4

9.2.2 キャッシャブルレジスタ（CACHE）

キャッシャブルレジスタ(CACHE)は各 Bank のキャッシュの有効/無効を設定するためのレジスタです。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CACHE －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* C0

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

C31 C30 C29 C28 C27 C26 C25 C24 C15 C14 C13 C12 C11 C10 C9 C8

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CACH Base + 0x08 アクセス：R/W アクセスサイズ：32 ビット

【注意】

“－*”は予約ビットです。常に“０”を書き込んで下さい。

“１”の書き込みを行った場合は、動作は保証されません。

[ビット説明] ・C24、C25、C26、C0

キャッシャブルレジスタによって、Bank 毎にキャッシュの有効/無効が設定できます。各ビッ

トは、次のバンクの有効/無効を設定します。 C24：Bank24、C25：Bank25、C26：Bank26、C0：Bank0

Cｎ説明

0 該当する Bank をキャッシュ無効に設定する。

1 該当する Bank をキャッシュ有効に設定する。

（ｎ： 24、25、26、0）

・C8、C9、C10、C11、C12、C13、C14、C15、C27、C28、C29、C30、C31 “0”固定です。ライト時は”0”書き込みして下さい。“１”の書き込みを行った場合は、動作は

保証されません。



9-5

9.2.3 FLUSH レジスタ（FLUSH）

FLUSH レジスタは、キャッシュメモリの初期化を行うためのレジスタです。FLUSH レジスタに書き込み（値は任

意）を行うことによりキャッシュメモリを初期化します。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FLUSH Don't care

リセット時 x x x x x x x x x x x x x x x x

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Don't care

リセット時 x x x x x x x x x x x x x x x x

アドレス：CACH Base + 0x1C アクセス：W アクセスサイズ：32 ビット


FLUSH レジスタに書き込み（値は任意）を行うことによりキャッシュメモリを初期化（Flush）します。

注）

・Lock された Way に対しては、キャッシュメモリ初期化は行われません。

・キャッシュメモリ初期化時に Write Back 動作は行いませんので、キャッシュメモリ内のデータを実際のメ

モリに書き戻す必要がある場合は、別途ソフト手順により書き戻す必要があります。（9.5.2 項参照）

・キャッシュメモリの初期化が完了するまでは ARM プロセッサが待たされますので、FLUSH レジスタへの

書き込み命令の命令サイクル数は約 128 サイクルになります。そのためソフトウェア処理時間がクリティカ

ルとなる部分ではキャッシュメモリの初期化を行わないでください。



9-6

9.3 動作説明

9.3.1 キャッシュメモリの初期化

本キャッシュコントローラは使用前にキャッシュメモリを初期化する必要があります。初期化を行わずにキャッシ

ュの有効設定を行った場合、メモリに対するリード/ライトが正しい値にならない場合があります。

9.3.2 キャッシュの有効/無効設定

本 LSI では ARM プロセッサの全メモリ空間（4GB）を 128MB ごとに区切って Bank と呼んでいます。 Bank は Bank0 から Bank31 の計 32 Bank から構成されています。（3 章「アドレスマップ」参照） CACHE レジ

スタの設定でキャッシュの有効/無効を Bank 単位で設定することができます。キャッシュを有効に設定できる

Bank はキャッシュの対象となるメモリ空間（Cacheable Memory Area）の Bank（Bank0、24～26）です。

9.3.3 動作説明

・Cache Hit 動作 Read Hit：ARM プロセッサからのリードアクセスが Cache Hit した場合、キャッシュメモリから ARM

プロセッサにデータが返されます。 Write Hit：ARM プロセッサからのライトアクセスが Cache Hit した場合、キャッシュメモリに対し

て書き込みが行われます。

・Cache Miss 動作 Read Miss：ARM プロセッサからのリードアクセスが Cache Miss した場合、Cache コントローラは

AHB バスアクセスを行いメインメモリから 1 Block 分（16 Byte）のデータをリードし、キャッ

シュメモリに格納すると共に ARM プロセッサにデータを返します。 Write Miss：ARM プロセッサからのライトアクセスが Cache Miss した場合、Cache コントローラは

AHB バスアクセスを行いメインメモリから 1 Block 分（16 Byte）のデータをリードし、キャッ

シュメモリに格納すると共に ARM プロセッサからのライトデータも格納します。・Replacement 動作

Cache Miss 時にキャッシュメモリ内のデータ格納場所に空きがない場合、最近使われることのなかったデー

タ格納場所 1 Block 分（16 Byte）は、新しく必要なデータで上書きされます。上書きされるデータが更新済みであれば、キャッシュメモリコントローラは Write Back 動作を行って格納場

所を空けた後、上記 Cache Miss 動作を行います。これを Replacement 動作と呼びます。

・Non-cacheable Access 動作 Cache 無効設定された Bank のアドレスにアクセスした場合、ARM プロセッサが行ったアクセスに対して

Cache コントローラは Hit/Miss 判定を行うことなく常に実際のメモリに対してアクセス動作を行います。このよ

うなアクセス動作を Non-cacheable Access と呼びます。



9-7

9.3.4 Lock 機能

Lock とはキャッシュメモリの内容を以下のようにキャッシュメモリ内に留めておくことです。・Cache Hit した場合は、通常の Cache Hit 動作を行います。・Cache Miss した場合は、Lock されていない Way に対して Cache Miss 動作を行うことによって Lock されている方の内容はキャッシュメモリ内に留めておきます。

キャッシュメモリには一般的に、命令およびデータへの平均アクセス時間を短縮する働きがある一方で、瞬間

的に見ると最悪の場合でのアクセス時間をかえって長引かせるという性質があります。これは、Cache Read Miss が発生した場合に 1 Block 分のリードアクセスが発生する、あるいは、Cache Write Missが発生した場合に

Write Back 動作によるライトアクセスが発生する場合など、ソフトウェアでは意図しないアクセスが発生するため

です。ある種の割込み処理のように非常にタイミングクリティカルなプログラムの場合は、この瞬間的なアクセス時間増

加が問題になる可能性があります。この問題を緩和するために Lock 機能を用います。 Lock 機能はキャッシュメモリの一部を Lock 状態にすることにより、その部分に入っている命令およびデータを

キャッシュメモリ内に留めて置くようにする機能です。このように Lock された命令やデータは常に Cache Hit しますので常に高速にアクセスすることができるようにな

ります。キャッシュメモリの Lock はキャッシュコントロールレジスタを用いて行います。キャッシュメモリは４つの Way（格納場所）に分けられていますが、LCK ビットの設定によって Way 単位でキャッ

シュメモリの内容を Lock することができます。また、BNK[1:0], F ビットを用いることにより、Lock する Way に命

令/データを Load することができます。

【注意】

・ Load 対象とした Way が Lock されていた場合は、Load 動作が優先されます。

（例：BNK=”00”,F=”1”,LCK=”01”の場合、Lock 対象 Way(Way0)と Load 対象 Way(Way0)が同じ Wayとなります）

・ Way3 は Lock できないことに注意してください。

9.3.5 Load モード

Load モードは、メインメモリのデータをアクセスする事によって、そのデータをキャッシュメモリの指定された Way に格納す

るモードです。すべての命令フェッチアクセスは Non-cacheable アクセスになります。一方、すべてのデータアクセスについては通常通り、

キャッシャブルレジスタの設定（Cacheable / Non-cacheable）に従って動作します。キャッシュメモリへの格納は、F ビットの設定により、すべて強制的に BNK[1:0]で選択された Way に対して行われます。キャッシュコントロールレジスタ（CON）の BNK[1:0], F ビットを設定する事により、Lock する Way にデータを

Load することができます。Load されたデータは、命令／データとして扱う事ができます。

9.3.6 初期化機能

Flush 機能はキャッシュメモリ内の管理情報を初期化する機能です。FLUSH レジスタに書き込みを行うことによ

りキャッシュメモリが Flush されます。その Flush によりキャッシュメモリは初期化されますのでキャッシュメモリ内

には命令/データが存在しない状態になります。キャッシュメモリの Flush 時には Write Back 動作は行いません

ので、キャッシュメモリ内に存在している最新の命令/データは実際のメモリに書き戻されることなく初期化されま

す。また、本 LSI ではリセット時にキャッシュメモリの初期化（Flush）を行いませんので、ソフトウェアによって Flush を

行ってください。（「設定例」を参照してください。）



9-8

9.4 使用上の注意事項

9.4.1 リマップを行う上での注意事項

リマップを行った Bank でリマップ後の Bank に対しキャッシュを有効にした後は、リマップ元の Bank はアクセス

しないで下さい。例えば、キャッシュ無効に設定している Bank26 の外部ＳＲＡＭを Bank0 にリマップし、その

Bank0 をキャッシュ有効に設定した後はリマップ元の Bank26 に対するアクセスはしないで下さい。これは、

Bank0 アクセス時はキャッシュメモリが用いられるためメモリ内容(キャッシュメモリ内)は随時最新データになりま

すが、Bank26 の方はその最新データがまだ反映されずに古いデータのままの場合があるためです。リマップすることにより複数の Bank に同一のメモリが見える状態でキャッシュを有効に設定する場合は、必ず片

方のみをキャッシュ有効とし、もう片方はキャッシュ無効に設定してください。そして必ずキャッシュ有効に設定

した Bank の方をアクセスするようにしてください。そうしないと上記に述べたようにメモリ内容の不一致が発生す

る場合があります。



9-9

9.5 使用設定例

9.5.1 キャッシュメモリの初期化例

本キャッシュコントローラは使用前に以下の手順でキャッシュメモリを初期化する必要があります。初期化を行

わずにキャッシュの有効設定を行った場合、メモリに対するリード/ライトが正しい値にならない場合があります。１） CACHE レジスタに 0x0000_0000 を書き込み、全ての Bank を Cache 無効に設定する。２） CON レジスタに 0x0000_0000 を書き込み、全 Way の Lock を無効に設定する。３） FLUSH レジスタに書き込みを行い（値は任意）キャッシュメモリを初期化する。

（注：キャッシュメモリの初期化時に Write Back 動作は行いません。FLUSH レジスタへの書き込み命令の

命令サイクル数は約 128 サイクルになります。）

9.5.2 データ書き戻しを必要とするキャッシュメモリの Flush 実行例

キャッシュメモリ内のデータの書き戻しが必要な場合は、別途ソフト手順により書き戻す必要があります。

手順例

1) 8KB の連続するアドレスのダミーデータをキャッシュ有効空間に確保してください。 (例：アドレス下位 13bit が 0x0000–0x1FFC となる 8KB 分のダミーデータとして Bank26 に確保

する) 2) キャッシャブルレジスタの設定によりダミーデータが格納されている Bank を Cache 有効に設

定します。 3) キャッシュコントロールレジスタの設定により Way0 を Load モードに設定後、2KB ダミーデ

ータリードを実行してください。 (例：アドレス下位 13bit が 0x0000 – 0x07fc となる 2KB 分のダミーデータをデータリードする

ことにより、Way0 内のデータのうち Write Back の必要なデータがメインメモリに Write Backされます。)

4) 同様にキャッシュコントロールレジスタの設定を Way1,Way2,Way3 に対して Load 設定し、か

つ別の 2KB のダミーデータをリードして下さい。 (ダミーデータのデータリードにより、すべての Write Back を行います。)



9-10

9.5.3 Lock の設定手順例

命令コード(連続、2048Byte 以下)を Cache 内に Lock する手順例(Way0 に固定する場合の例)を以下に示しま

す。

(1) キャッシャブルレジスタのうち、Lock 対象の命令コードが格納されている Bank に該当するビ

ットを Cache 有効にしてください。 (2) キャッシュコントロールレジスタを F=”1”,BNK=”00”(Way0)に設定してください。 (3) 命令コードが格納されているアドレスに対してデータリードを実行してください。これにより

Lock 対象の命令コードが Way0 に Load されます。（16Byte 単位にてリードされる為、データリードの開始アドレスおよび終了アドレス前後のデ

ータを含め 2KByte 以下となるようにしてください。例：データリードの開始アドレスが

0xC800_000C となる場合、Load されるアドレスは 0xC800_0000 からになります。） (4) (3)のデータリードが完了した後、キャッシュコントロールレジスタの F=”0”,LCK=”01”に設定

することで、対象の命令コードが Way0 に Lock されます。命令コード(連続、2049Byte 以上、4096Byte 以下)を Cache 内に Lock する手順例(Way0 および Way1 に固定

する場合の例)を以下に示します。


ットを Cache 有効にしてください。 (2) キャッシュコントロールレジスタを F=”1”,BNK=”00”(Way0)に設定してください。 (3) 命令コードが格納されているアドレスのうち、最初の 2KByte 分に相当するアドレスに対してデ

ータリードを実行してください。これにより Lock 対象の命令コードがWay0 に Load されます。（16Byte 単位にてリードされる為、データリードの開始アドレスおよび終了アドレス前後のデ

ータを含め 2KByte となるようにしてください。例：データリードの開始アドレスが

0xC800_000C となる場合、Load されるアドレスは 0xC800_0000 からになります。） (4) (3)のデータリードが完了した後、キャッシュコントロールレジスタを F=”1”,BNK=”01” (Way1)

に設定してください。 (5) 命令コードが格納されているアドレスに対してデータリード(残りの命令コードに相当するア

ドレス)を実行してください。これにより Lock 対象の残りの命令コードが Way1 に Load され

ます。（16Byte 単位にてリードされる為、データリードの開始アドレスおよび終了アドレス前後のデ



することで、対象の命令コードが Way0 および Way1 に Lock されます。命令コード(連続、4097Byte 以上、6144Byte 以下)を Cache 内に Lock する手順例(Way0,Way1 および Way2に固定する場合の例)を以下に示します。


ットを Cache 有効にしてください。 (2) キャッシュコントロールレジスタを F=”1”,BNK=”00”(Way0)に設定してください。



9-11

(3) 命令コードが格納されているアドレスのうち、最初の 2Kbyte 分に相当するアドレスに対してデ

ータリードを実行してください。これにより Lock 対象の命令コードがWay0 に Load されます。（16Byte 単位にてリードされる為、データリードの開始アドレスおよび終了アドレス前後のデ


0xC800_000C となる場合、Load されるアドレスは 0xC800_0000 からになります。） (4) (3)のデータリードが完了した後、キャッシュコントロールレジスタを F=”1”, BNK=”01” (Way1)

に設定してください。 (5) 命令コードが格納されているアドレスのうち、次の 2Kbyte 分に相当するアドレスに対してデー

タリードを実行してください。これにより Lock 対象の命令コードが Way1 に Load されます。（16Byte 単位にてリードされる為、データリードの開始アドレスおよび終了アドレス前後のデ


0xC800_080C となる場合、Load されるアドレスは 0xC800_0800 からになります。） (6) (5)のデータリードが完了した後、キャッシュコントロールレジスタを F=”1”, BNK=”10” (Way2)

に設定してください。 (7) 命令コードが格納されているアドレスに対してデータリード(残りの命令コードに相当するア

ドレス)を実行してください。これにより Lock 対象の残りの命令コードが Way2 に Load され

ます。（16Byte 単位にてリードされる為、データリードの開始アドレスおよび終了アドレス前後のデ



することで、対象の全ての命令コードが Way0,Way1 および Way2 に Lock されます。

注意： Load モード時に行ったデータリードはすべて Load 対象となります。従って上記 Lock 手順を実行する

際、Lock 対象以外のデータが Load されるのを防ぐ為、以下に注意して下さい。上記 Lock 手順を実行するための命令コードが格納されている Bank の Cache 有効ビットを”0”に設定

するか、もしくは Lock 手順を実行するための命令コードがすべて命令フェッチのみで構成される(デー

タアクセスが無い)ようにプログラムを作成してください。

第 10 章外部メモリコントローラ



10-1

10 外部メモリコントローラ

10.1 概要

本 LSI は、外部に DRAM、ROM、SRAM、IO などを接続するためのコントローラを内蔵しています。対応しているデバイスには、以下の種類があります。

非同期タイプの ROM 非同期タイプの SRAM Flash メモリ IO デバイス SDRAM EDO-DRAM

10.1.1 端子一覧

以下に、各デバイスとの接続について、端子の使用形態を示します。

端子名入出力機能備考

XA[23:00] O 外部 RAM、外部 ROM、外部 IO、外部 DRAM 接続バスのアドレス出力

端子

XD[31:16] I/O 外部 RAM、外部 ROM、外部 IO、外部 DRAM 接続バスのデータ入出

力端子、入出力端子ですのでプルアップ抵抗を接続してください。

リセット直後は 1 次機能 PIOE[7:0]、PIOF[7:0]の設定になっています。

XD[15:00] I/O 外部 RAM、外部 ROM、外部 IO、外部 DRAM 接続バスのデータ入出

力端子、入出力端子ですのでプルアップ抵抗を接続してください。

XROMCS_N O ROM バンクチップセレクト出力端子

XRAMCS_N O SRAM バンクチップセレクト出力端子

XIOCS[0]_N O IO バンク 0 チップセレクト出力端子

XIOCS[1]_N O IO バンク 1 チップセレクト出力端子

XOE_N O アウトプットイネーブル/リードイネーブル出力端子

XWE_N O ライトイネーブル出力端子

XBS[3:0]_N O 外部デバイス用バイトセレクト出力端子



XSDCS_N／

XCAS3_N

O SDRAM 用チップセレクト出力端子／

EDO-DRAM 用カラムアドレスストローブ信号出力端子 3（XD[31:24]）

XSDCLK O SDRAM 用クロック出力端子（内部の HCLK と同じ周波数となります）

XSDCKE／

XCAS2_N

O SDRAM 用クロックイネーブル出力端子／

EDO-DRAM 用カラムアドレスストローブ信号出力端子 2（XD[23:16]）

XCAS_N O SDRAM 用カラムアドレスストローブ信号出力端子

XRAS_N O SDRAM/EDO-DRAM 用ローアドレスストローブ信号出力端子

XDQM[3:2] O SDRAM 用データマスク信号出力端子

XDQM3 は XD[31:24]、XDQM2 は XD[23:16]のデータマスク信号

XDQM[1]/XCAS[1]_N O SDRAM 接続時：

SDRAM 用データマスク信号出力端子 (XD[15:8])



XDQM[0]/XCAS[0]_N O SDRAM 接続時：

SDRAM 用データマスク信号出力端子(XD[7:0])


EDO-DRAM 用カラムアドレスストローブ信号出力端子 0 （XD[7:0]））



10-2



0x7810_0000 バス幅コントロールレジスタ BWC R/W 32 ※1

0x7810_0004 外部 ROM アクセスコントロールレジスタ ROMAC R/W 32 0x0000_0007

0x7810_0008 外部 SRAM アクセスコントロールレジスタ RAMAC R/W 32 0x0000_0007

0x7810_000C 外部 IO バンク 0/1 アクセスコントロールレジスタ IO01AC R/W 32 0x0000_0007

0x7818_0000 DRAM バス幅コントロールレジスタ DBWC R/W 32 0x0000_0000

0x7818_0004 DRAM コントロールレジスタ DRMC R/W 32 0x0000_0000

0x7818_0008 DRAM 特性パラメータコントロールレジスタ DRPC R/W 32 0x0000_0000

0x7818_000C SDRAM モードレジスタ SDMD R/W 32 0x0000_0001

0x7818_0010 DRAM コマンドレジスタ DCMD R/W 32 0x0000_0000

0x7818_0014 DRAM リフレッシュサイクルコントロールレジスタ 0 RFSH0 R/W 32 0x0000_0000

0x7818_0018 SDRAM パワーダウンコントロールレジスタ PDWC W 32 0x0000_0003

0x7818_001C DRAM リフレッシュサイクルコントロールレジスタ 1 RFSH1 R/W 32 0x0000_0000

※1：BSIZ 端子が”1”で 0x0000_0008 に、BSIZ 端子が”0”で 0x0000_0004 になります。



10-3



ベースアドレス+オフセットアドレスで計算されます。・外部メモリコントローラのベースアドレス値：EXTMC Base = 0x7810_0000

10.2.1 バス幅コントロールレジスタ（BWC）

BWC レジスタは、各バンクの外部データバス幅を設定するレジスタです。 BWC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

BWC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* IO01BW [1:0]

RAMBW [1:0]

ROMBW [1:0] －* －*

0 0 0 0 0 0 0 0 0 0 0 0 ※1 ※1 0 0

アドレス：EXTMC Base + 0x00 アクセス：R/W アクセスサイズ：32 ビット【注意】 “－*”は予約ビットです。常に“０”を書き込んで下さい。 “１”の書き込みを行った場合は、動作は保証されません。 ※1： ROMBW[1:0]の初期値は、BSIZ 端子の設定により決まります。BSIZ 端子が”1”で ROMBW[1:0]の初

期値は 10b に、BSIZ 端子が”0”で ROMBW[1:0]の初期値は 01b になります。 [ビットの説明]

ROMBW[1:0] （ビット 2～3） ROM 領域のバス幅を設定します。

ROMBW[1:0]

3 2

説明

0 0 未実装（ROM領域ディセーブル。CPUからのアクセスに対しアボート例外を発生させま

す。）

0 1 8 ビット幅

1 0 16 ビット幅

1 1 32 ビット幅



10-4

RAMBW[1:0] （ビット 4～5） SRAM 領域のバス幅を設定します。

RAMBW[1:0]

5 4

説明

0 0 未実装（SRAM 領域ディセーブル。CPU からのアクセスに対しアボート例外を発生させ

ます。）

0 1 8 ビット幅

1 0 16 ビット幅

1 1 32 ビット幅

IO01BW[1:0] （ビット 6～7） IO バンク 0/1 の領域のバス幅を設定します。

IO01BW[1:0]

7 6

説明

0 0 未実装（IO バンク 0/1 の領域ディセーブル。CPU からのアクセスに対しアボート例外を発

生させます。）

0 1 8 ビット幅

1 0 16 ビット幅

1 1 32 ビット幅



10-5

10.2.2 外部 ROM アクセスコントロールレジスタ（ROMAC）

ROMAC レジスタは、ROM へのアクセスタイミングを制御するためのレジスタです。 ROMAC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ROMAC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －*ROMBRST －* ROMTYPE[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

アドレス：EXTMC Base + 0x04 アクセス：R/W アクセスサイズ：32 ビット【注意】




ROMTYPE[2:0] （ビット 0～2） ROM へのアクセスタイミングを設定します。

ROMTYPE[2:0] クロック数

2 1 0 アドレスセ

ットアップ OE/WE

パルス幅リードオフ

タイムバースト

タイム

備考

0 0 0 1 1 1 1

0 0 1 1 2 2 2

0 1 0 1 3 3 3

0 1 1 1 5 3 3

1 0 0 2 8 4 5

1 0 1 2 10 5 6

1 1 0 2 13 6 7

1 1 1 2 16 7 9

ROMBRST （ビット 4） ROM アクセスのページモードの設定

ROMBRST 説明

0 ページモードオフ

1 ページモードオン



10-6

10.2.3 外部 SRAM アクセスコントロールレジスタ（RAMAC）

RAMAC レジスタは、SRAM へのアクセスタイミングを制御するためのレジスタです。 RAMAC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RAMAC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －*

RAMBRST

－* RAMTYPE[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

アドレス：EXTMC Base + 0x08 アクセス：R/W アクセスサイズ：32 ビット【注意】


“１”の書き込みを行った場合は、動作は保証されません。 [ビットの説明]

RAMTYPE[2:0] （ビット 0～2） SRAM へのアクセスタイミングを設定します。

RAMTYPE[2:0] クロック数

2 1 0 アドレスセ

ットアップ OE/WE パルス幅

リードオフ

タイムバースト

タイム

備考

0 0 0 1 1 1 1

0 0 1 1 2 2 2

0 1 0 1 3 3 3

0 1 1 1 5 3 3

1 0 0 2 8 4 5

1 0 1 2 10 5 6

1 1 0 2 13 6 7

1 1 1 2 16 7 9

RAMBRST （ビット 4） SRAM アクセスのページモードの設定

RAMBRST 説明

0 ページモードオフ

1 ページモードオン



10-7

10.2.4 外部 IO バンク 0/1 アクセスコントロールレジスタ（IO01AC）

IO01AC レジスタは、IO バンク 0/1 の領域へのアクセスタイミングを制御するためのレジスタです。 IO01AC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IO01AC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* IO01TYPE[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

アドレス：EXTMC Base + 0x0C アクセス：R/W アクセスサイズ：32 ビット【注意】




IO01TYPE[2:0] （ビット 0～2） IO バンク 0/1 領域へのアクセスタイミングを設定します。

IO01TYPE[2:0] クロック数

2 1 0 アドレスセット

アップ OE/W E パルス幅

リードオフタイム

備考

0 0 0 1 1 1

0 0 1 1 4 3

0 1 0 1 6 4

0 1 1 2 8 5

1 0 0 2 12 7

1 0 1 2 16 8

1 1 0 3 20 9

1 1 1 4 24 11



10-8

10.2.5 DRAM バス幅コントロールレジスタ（DBWC）

DBWC レジスタは、DRAM が使用する外部メモリバスのデータバス幅を設定するレジスタです。 DBWC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DBWC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －*

BWDRAM[1:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：EXTMC Base + 0x8_0000 アクセス：R/W アクセスサイズ：32 ビット【注意】



1. 本レジスタはSDRAMクロック出力XSDCLKの制御に関与しません。 [ビットの説明]

BWDRAM （ビット 0～1） DRAM が使用する外部メモリバスのデータバス幅を設定します。

BWDRAM[1:0]

1 0

説明

0 0 未実装（DRAM 空間へのアクセスはエラー応答）

0 1 8 ビット幅（EDO-DRAM 接続時のみ使用可能）

1 0 16 ビット幅

1 1 32 ビット幅



10-9

10.2.6 DRAM コントロールレジスタ（DRMC）

DRMC レジスタは、DRAM の種類やカラムアドレス長などを設定するレジスタです。 DRMC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DRMC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* RFRSH PDWN －* PRELAT －* ARCH AMUX[1:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




AMUX[1:0] （ビット 0～1）アドレスマルチプレクスの設定を行います。

AMUX[1:0] 説明

1 0 Column 長 RAS アドレス CAS アドレス

0 0 8bit A[23:8] A[7:0]

0 1 9bit A[23:9] A[8:0]

1 0 10bit A[23:10] A[9:0]

1 1 （予約：設定禁止）

ARCH （ビット 2）

DRAM のタイプを設定します。

ARCH 説明

0 SDRAM

1 EDO-DRAM（XSDCLK 出力停止（L レベル））

PRELAT （ビット 4）

SDRAM のリード時のプリチャージレイテンシを設定します。

PRELAT 説明

0 2 クロック固定

1 CAS レイテンシと同一設定



10-10

PDWN （ビット 6） SDRAM のパワーダウンモードへの自動移行を設定します。パワーオンリセット後、SDRAM 初期化シーケンスを実行するまでは SDRAM をパワーダウン

モードに移行させないでください。

PDWN 説明

0 自動移行禁止

1 自動移行許可

RFRSH （ビット 7）

分散 CBR リフレッシュの実行を制御します。

RFRSH 説明

0 分散 CBR リフレッシュ停止

1 分散 CBR リフレッシュ実行



10-11

10.2.7 DRAM 特性パラメータコントロールレジスタ（DRPC）

DRPC レジスタは、DRAM の特性パラメータ（アクセスタイミングパラメータ）を設定するレジスタです。 DRPC レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DRPC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* DRAMSPEC[3:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




DRAMSPEC[3:0] （ビット 0～3） DRAM の特性パラメータ（アクセスタイミングパラメータ）を設定します。

DRAMSPEC[3:0] SDRAM 使用時

（クロック数）

EDO-DRAM 使用時

（クロック数）

3 2 1 0 tRCD tRAS tRP tDPL

(tWR)

tRAH

tCAS

tRCD tCAC

tOEZ

tRP tRAS

0 0 0 0 1 2 1 1 1 2 1 1 4 高速低周波数

0 0 0 1 1 3 1 1 1 2 1 2 4

0 0 1 0 2 3 2 1 1 3 1 2 5

0 0 1 1 2 4 2 1 1 3 1 3 5

0 1 0 0 2 4 2 2 1 3 2 3 5

0 1 0 1 2 5 2 1 1 4 2 4 6

0 1 1 0 2 5 2 2 1 5 2 5 7

0 1 1 1 2 5 3 1 2 4 2 4 7

1 0 0 0 3 5 3 2 2 5 2 5 8

1 0 0 1 3 6 3 2 2 6 2 6 9

1 0 1 0 （予約） 3 8 3 7 12 低速高周波数

1 0 1 1 （予約）（予約）

1 1 0 0 （予約）（予約）

1 1 0 1 （予約）（予約）

1 1 1 0 （予約）（予約）

1 1 1 1 （予約）（予約）

【注意】

“（予約）”の値を設定しないでください。設定した場合の動作は保証されません。

各パラメータ（tRCD、tRASなど）を、動作クロックから各タイミングパラメータを算出し、使用するDRAMのデータシート

をご参照の上、DRAMの規格を満足するように設定してください。



10-12

10.2.8 SDRAM モードレジスタ（SDMD）

SDMD レジスタは、SDRAM の CAS レイテンシを設定するためのレジスタです。 SDMD レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SDMD －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* MODEWR －* －* －* －* －* －* LTMODE

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

アドレス：EXTMC Base + 0x8_000C アクセス：R/W アクセスサイズ：32 ビット【注意】



1. MODEWR=1 として本レジスタにライトした場合のみ、SDRAMモード設定サイクルが実行されます。またリード時、

MODEWRは常に”0”が読み出されます。

2. 本レジスタを設定する前に、必ずDBWCレジスタにデータバス幅を設定してください。 [ビットの説明]

LTMODE （ビット 0） SDRAM の CAS レイテンシを設定します。

LTMODE 説明

0 2 クロック

1 3 クロック

MODEWR （ビット 7）

モード設定を実行します。MODEWR ビットの読み出しは常にゼロとなります。

MODEWR 説明

0 設定動作無効

1 設定動作実行

発行される設定サイクルは、以下の通りです。

A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

OPECODE LTMODE WT BL

＊Axx は SDRAM への入力アドレス信号です。

フィールド機能設定値意味

OPCODE モードオプション 00000 Burst Read & Burst Write

LTMODE CAS レイテンシ 010

011

2 クロック

3 クロック

WT ラップタイプ 0 Sequential (Wrap Around)

BL バースト長 011 バースト長 8

注: LTMODE以外の設定値は固定です。



10-13

10.2.9 DRAM コマンドレジスタ（DCMD）

DCMD レジスタは、DRAM のコマンドを実行するためのレジスタです。本レジスタのライトにより、SDRAM の場合、指定されたコマンドが実行されます。また、EDO-DRAM の場合、

該当するアクセスが実行されます。 DCMD レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DCMD －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* DRCMD[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




DRCMD[2:0] （ビット 0～2） DRAM コマンドを実行します。

DRCMD[2:0]

2 1 0

SDRAM 使用時 EDO-DRAM 使用時

0 0 0 No Operation No Operation

0 0 1 （予約）（予約）

0 1 0 （予約）（予約）

0 1 1 （予約）（予約）

1 0 0 PALL（SDRAM 全バンクプリチャージ） EDO-DRAM プリチャージ

1 0 1 REF（SDRAM CBR リフレッシュ） EDO-DRAM CBR リフレッシュ

1 1 0 SELF（SDRAM セルフリフレッシュ開始） EDO-DRAM セルフリフレッシュ開始

1 1 1 SREX（SDRAM セルフリフレッシュ終了） EDO-DRAM セルフリフレッシュ終了

【注意】

1. “（予約）”の設定値をライトしないでください。ライトした場合の動作は保証しません。

2. セルフリフレッシュモード時、セルフリフレッシュ終了以外のコマンドの動作は保証しません。

3. SDRAMクロックXSDCLKの出力は以下のようになります。

(1) EDO-DRAMモード時（DRMC ARCHレジスタ=1）は停止(Lレベル)

(2) SELFコマンドにより停止（Lレベル）

(3) SREXコマンドにより再開

4. 指定されたコマンドの実行が終了するまで、本レジスタへのアクセスは終了が待たされます。



10-14

10.2.10 DRAM リフレッシュサイクルコントロールレジスタ 0（RFSH0）

RFSH0 レジスタは、DRAM のリフレッシュ周期を設定するレジスタです。 RFSH1 レジスタで設定された周期の 2 倍でリフレッシュを行うか、等倍でリフレッシュを行うかを設定します。 RFSH0 レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RFSH0 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* RCCON

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




1. 未実装（DBWC=0）の状態でこのレジスタへライトした場合、DRAMコントローラの動作を保証しません。 [ビットの説明]

RCCON （ビット 0） DRAM のリフレッシュ周期を設定します。

RCCON 説明

0 RFSH1 レジスタで生成されるクロックの 2 倍周期でのリフレッシュ

1 RFSH1 レジスタで生成されるクロックの等倍周期でのリフレッシュ



10-15

10.2.11 DRAM リフレッシュサイクルコントロールレジスタ 1（RFSH1）

RFSH1 レジスタは、DRAM のリフレッシュ周期を設定するレジスタです。本レジスタで、HCLK からの分周比を設定します。 RFSH1 レジスタはプログラムによりリード/ライト可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RFSH1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* RFSEL1[12:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：EXTMC Base + 0x8_001C アクセス：R/W アクセスサイズ：32 ビット【注意】



RFSEL1[12:0] （ビット 0～12） DRAM のリフレッシュ周期（HCLK からの分周比）を設定します。リフレッシュクロック周期の計算式は以下の通りです。

リフレッシュクロック周期 = HCLK / RFSEL1[12:0]

【注意】

RFSH1 レジスタ設定(DRAMのリフレッシュ周期設定)は、HCLKの分周値を設定する前に行って下さい。



10-16

RFSEL1 の設定値と HCLK との関係は以下の表のようになります。（下表は、RCCON=1 の場合の設定例です） RFSEL1 の設定値は、この表に示す範囲内（0x000A～0x09C4）で設定してください。また、生成するクロックの周波数は、32kHz あるいは 64kHz 以上になるように設定してください。

HCLK(MHz) 67.584

0x0840 RFSEL1 設定値

2112

リフレッシュ

周波数[kHz]

32.00

HCLK(MHz) 67.584

0x0420 RFSEL1 設定値

1056

リフレッシュ

周波数[kHz]

64.00



10-17

10.2.12 SDRAM パワーダウンコントロールレジスタ（PDWC）

PDWC レジスタは、SDRAM のパワーダウンモードへの移行条件を設定するレジスタです。 PDWC レジスタはプログラムによりライト動作のみ可能です。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDWC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* PDCNT[3:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1

アドレス：EXTMC Base + 0x8_0018 アクセス：W アクセスサイズ：32 ビット【注意】



PDCNT （ビット 0～3） DRAM のパワーダウンモードへの移行条件を設定します。

PDCNT

3 2 1 0

説明

0 0 0 0 アイドルステートが 1 サイクル以上連続した場合にパワーダウンモードへ移行


















10-18

10.3 メモリアクセス制御の説明

10.3.1 バス幅

外部 ROM、外部 SRAM、外部 IO バンク 0～1 の領域は BWC レジスタでデータバス幅、あるいはメモリの未実

装を設定できます。また、SDRAM、EDO-DRAM は DBWC レジスタによってデータバス幅、あるいはメモリの未

実装を設定できます。リセット時の初期値は ROM 領域の設定を除いて、すべて未実装状態になっています。 ROM 領域の初期値は、BSIZ 端子の設定によって、16 ビット、または 8 ビット接続となります。各領域と設定可能なバス幅は以下の通りです。設定不可能なバス幅に設定した場合の動作は保証しません。

バス幅領域

8bit 16bit 32bit

ROM ○ ○ ○

RAM ○ ○ ○

IO0、IO1 ○ ○ ○

SDRAM × ○ ○

EDO-DRAM ○ ○ ○

バス幅とアクセスするデータのサイズが異なった場合、バス幅に従ってアクセスを行います。たとえば、バス幅が 16 ビットの外部メモリに対し、32 ビットサイズのリードを行った場合、まずデータの LSB16 ビ

ットに対してアクセスを行い、続いて MSB16 ビットをアクセスすることにより、32 ビットのアクセスを実現します。こ

のため、1 回のワードアクセスに対して、XOE_N 信号または XWE_N 信号が 2 回出力されることになります。

10.3.2 ROM/SRAM の制御方法

1. ROM 領域のバス幅は BSIZ 端子が”1”の場合 16 ビット、”0”の場合 8 ビットになります。 1. SRAM を実装して使用する場合 BWC レジスタで、SRAM のバス幅を設定します。 2. ROMAC レジスタまたは RAMAC レジスタにて、XOE_N/XWE_N パルス幅等のアクセスタイミ

ングを設定します。



10-19

10.3.3 IO バンクの制御方法

1. IO バンク 0/1/を実装して使用する場合 BWC レジスタで、IO バンクのバス幅を設定します。 2. IO01AC レジスタにて、XOE_N/XWE_N パルス幅等のアクセスタイミングを設定します。

10.3.4 DRAM の制御方法

10.3.4.1 DRAM の初期化

DRAM は電源投入後初期化が必要です。以下のシーケンスを参考に、使用する DRAM で必要な初期

化シーケンスを行ってください。

1. リセット解除後 200μs 以上待ってください。 DRAM としてはリセット解除後にではなく電源投入後に 200μs の待機時間があれば充分なの

ですが、プログラムで確実に待機時間を確保するために、リセット後 200μs 待つようにしてく

ださい。 2. DBWC レジスタに、外部メモリバスのデータバス幅を設定してください。 3. DRMC レジスタに、アドレスマルチプレクス、SDRAM/EDO-DRAM の選択、SDRAM のプリチ

ャージレイテンシを設定してください。ここでは必ず"分散 CBR リフレッシュは停止"、"パワ

ーダウンモードへの自動移行禁止"に設定してください。 4. DRPC レジスタに、DRAM の特性パラメータを設定してください。 5. RFSH、RFGC レジスタに、DRAM のリフレッシュ周期を設定してください。 6. PDWC レジスタに、DRAM のパワーダウンモードへの移行条件を設定してください。

この設定は SDRAM 使用時に有効ですが、EDO-DRAM 使用時に本レジスタに設定を行っても

DRAM 及び DRAMC の動作には影響はありません。 7. DCMD レジスタに、0x00000004 を書き込み全バンクプリチャージを設定してください。

SDRAM に対し全バンクプリチャージコマンドが発行されます。この設定は SDRAM 使用時に

有効ですが、EDO-DRAM 使用時に本レジスタに設定を行っても DRAM 及び DRAMC の動作に

は影響はありません。 8. DCMD レジスタに、0x00000005 を書き込み CBR を行ってください。これを 8 回実施してくだ

さい。DRAM に対し CBR(Cas Before Refresh)が 8 回実行されます。 9. SDMD レジスタに、SDRAM の CAS レイテンシを設定してください(SDRAM 使用時)。

SDRAM に対しモードレジスタ設定サイクルが発行されます。この設定は SDRAM 使用時に有

効ですが、EDO-DRAM 使用時に本レジスタに設定を行っても DRAM 及び DRAMC の動作には

影響はありません。 10. DRMC レジスタに、分散 CBR リフレッシュの実行、パワーダウンモードの自動移行禁止/許可

を設定してください。この時、アドレスマルチプレクス、SDRAM/EDO-DRAM の選択、SDRAMのプリチャージレイテンシの設定値として、3.項で設定した値を設定して下さい。



10-20

10.3.4.2 アドレス出力とバス幅

アドレス出力（XA）と DRAM アドレス端子（A[*]）の対応

AMUX[1:0]=00

カラム長 8bit *2

AMUX[1:0]=01


AMUX[1:0]=10


バス幅設定と DRAM アドレス端

子（A[*]）の接続関係 *1 LSI 端子

Row Column Row Column Row Column 32bit 16bit 8bit

XA[23] 0 0 0 0 0 0 A[21] A[22] A[23]

XA[22] 0 0 0 0 0 0 A[20] A[21] A[22]

XA[21] 0 0 0 0 0 0 A[19] A[20] A[21]

XA[20] 0 0 0 0 0 0 A[18] A[19] A[20]

XA[19] 0 0 0 0 0 0 A[17] A[18] A[19]

XA[18] Ha[26] Ha[26]*5 0 0 0 0 A[16] A[17] A[18]

XA[17] Ha[25] Ha[25]*5 Ha[26] Ha[26]*5 0 0 A[15] A[16] A[17]

XA[16] Ha[24] Ha[24]*5 Ha[25] Ha[25]*5 Ha[26] Ha[26]*5 A[14] A[15] A[16]




XA[12] Ha[20] Ha[20]*3 Ha[21] Ha[21]*3 Ha[22] Ha[22]*3 A[10]*3 A[11] A[12]

XA[11] Ha[19] Ha[11]*4 Ha[20] ha[11]*4 Ha[21] Ha[11]*4 A[9] A[10]*4 A[11]

XA[10] Ha[18] Ha[10] Ha[19] Ha[10] Ha[20] Ha[10] A[8] A[9] A[10]









XA[1] Ha[9] Ha[1] Ha[10] Ha[1] Ha[11] Ha[1] N.C. A[0] A[1]

XA[0] Ha[8] Ha[0] Ha[9] Ha[0] Ha[10] Ha[0] N.C. N.C. A[0]

【注意】

* HaはHost Addressの略です。プログラムで使用するアドレスを示しています。

*1: DBWCレジスタのBWDRAMビットにより指定されたデータバス幅に応じてXA[*]信号とDRAMアドレス端子A[*]の接続が定まります。カラム長は接続には関係しません。8 ビットバス幅時、SDRAMは使用できません。

*2: DRMCレジスタのAMUXビットにより指定されたカラム長に応じてRow/ColumnアドレスをXA端子にマルチプレク

ス出力します。カラム長 8～10 ビットのDRAMに対応します。カラム長 11 ビット以上のDRAMは使用できません。

*3: SDRAMモード:バス幅 32 ビット時、SDRAMのオートプリチャージ指定ビットとなります。Column出力時

（READ/WRITEコマンド実行時）にノンオートプリチャージを指定する為ゼロを出力します。

EDO-DRAMモード: Column出力時、Columnアドレスを出力します。

*4: SDRAMモード: バス幅 16 ビット時、SDRAMのオートプリチャージ指定ビットとなります。Column出力時

（READ/WRITEコマンド実行時）にノンオートプリチャージを指定するためゼロを出力します。 EDO-DRAMモード: Column出力時、Columnアドレスを出力します。

*5: SDRAMのACT/READ/WRITEコマンド実行時にバンクアドレスを与えるため、XA[18:12]部にRow/Column出力

時に同一の値を出力します。



10-21

10.3.4.3 CBR リフレッシュ

DRAM コントローラは周期的に分散 CBR（CAS Before RAS）リフレッシュを実行することができます。その制御

は以下のレジスタで行います。停止/実行の指示：DRMC レジスタの RFRSH ビット分散リフレッシュ周期の指定：RFSH0 レジスタ、および RFSH1 レジスタ DCMDレジスタにCBRリフレッシュコマンドを書き込むことにより、任意のタイミングでCBR

リフレッシュを実行することが可能です。

10.3.4.4 セルフリフレッシュ

1. セルフリフレッシュモードは、クロック停止や低速周波数クロック動作などのシステムにおけ

るパワーマネジメント動作時に通常の CBR リフレッシュでは DRAM の内容を保持できない場

合に使用します。 2. DCMD レジスタの DRCMD ビットの設定により DRAM セルフリフレッシュモードへ移行/復帰

します。 3. SDRAM を使用している場合、SDRAM セルフリフレッシュ開始／終了コマンド（SELF／SREX

コマンド）により SDRAM クロック（XSDCLK）をそれぞれ停止（L レベル）／再開します。 4. セルフリフレッシュモード時、セルフリフレッシュ終了コマンド以外の DCMD レジスタアクセ

スによる DRAM アクセスを実行した場合、動作を保証しません。 5. セルフリフレッシュモード時、SDMD アクセスによる SDRAM モード設定を行った場合、動作

を保証しません。

10.3.4.5 SDRAM コマンド

DRAM コントローラは以下の SDRAM コマンドのみ出力します。

XSDCKE Address コマンド略号

n-1 n

XS

DC

S_N

XR

AS

_N

XC

AS

_N

XW

E_N

XD

QM

A11 A10 A9-0

モードレジスタ設定 MRS H H L L L L H オペコード

CBR(オート)リフレッシュ REF H H L L L H H X X X

セルフリフレッシュ開始 SELF H L L L L H H X X X

セルフリフレッシュ終了 SREX L H H H H H H X X X

全バンクプリチャージ PALL H H L L H L H X H X

バンクアクティブ ACT H H L L H H H BA RA RA

ライト *2 WRIT H H L H L L L BA L CA

リード *2 READ H H L H L H L BA L CA

デバイス非選択 DESL H H H H H H H X X X

パワーダウン *1 PDWN H L H H H H H X X X

パワーダウン状態 *1 － L L H H H H H X X X

セルフリフレッシュ継続 *1 － L L L L L Ｈ H X X X

H: Highレベル、L: Lowレベル、x: HighレベルまたはLowレベル（Don’t care）

BA: バンクアドレス、RA: Rowアドレス、CA: Columnアドレス【注意】

*1: 説明の利便のため定義した疑似コマンド。

*2: 不要なバイトレーンのDQM値はH（マスク状態）となります。



10-22

10.3.4.6 SDRAM パワーダウンモード

低消費電力化のため、リフレッシュを含む DRAM アクセス要求がないとき、DRAM コントローラは XSDCKE デ

アサートにより SDRAM をパワーダウンモードに移行させることができます。

移行条件 DRAM 空間アクセス要求(エラー応答の場合も含む)がない*1 かつ

DRAM レジスタ空間アクセス要求がないかつ

分散 CBR リフレッシュの実行要求がないかつ

PDWC に設定されたアイドル期間を経過

復帰条件移行条件の１つでも満たされなくなったとき。

ペナルティ復帰－＞メモリアクセスの際のオーバーヘッド: 3 クロック

信号出力 SDRAM クロック信号（XSDCLK）: 出力停止（L レベル固定）

クロックイネーブル信号（XSDCKE）: ディスエーブル（L レベル固定）

注意パワーオンリセット後、SDRAM の初期化シーケンスを実行するまで、SDRAM パワーダウンモード

に移行させないでください。

EDO-DRAM モード時、パワーダウンモード相当の動作は行われません。

*1:AHB IDLE トランスファによる DRAM 空間アクセス要求はパワーダウンモード移行/復帰条件に関係しません。



10-23

10.3.5 参考パラメータ

DRPC レジスタの DRAMSPEC ビットで指定される DRAM パラメータは次の動作周波数とデバイス速度の組み

合わせに適合します。

SDRAM EDO-DRAM (tRAC [ns]) 動作周波数 [MHz] PC133 PC125 PC100 PC83 PC66 50 60 70 80 100

100 ○ ○ ○ × × ○ ○ ○ ○ ○

66.7 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

60.0 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

33.4 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

30.0 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

16.7 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

15.0 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

8.4 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

7.5 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○

○：サポート可能、×：サポート不可

DRAM パラメータ（tRAS, tRCD, tRP など）の値の組み合わせの番号により、DRAM パラメータ値を指定します

（DRPC レジスタの DRAMSPEC の表をご参照ください）。tRAS, tRCD, tRP などの各パラメータを個別に指定で

きません。



10-24

SDRAM パラメータと動作周波数例

メモリパラメータ [ns]

16.7MHz 時の

サイクル数

33.3MHz 時の

サイクル数

66.7MHz 時の

サイクル数

100MHz 時の

サイクル数

タイプ

PCxx

tRC

D

tRA

S

tRP

tDP

L

tRC

D

tRA

S

tRP

tDP

L

tRC

D

tRA

S

tRP

tDP

L

tRC

D

tRA

S

tRP

tDP

L

tRC

D

tRA

S

tRP

tDP

L

133 15 45 15 10 1 2 1 1 1 2 1 1 1 3 1 1 2 5 2 1

133 20 45 20 10 1 2 1 1 1 2 1 1 2 3 2 1 2 5 2 1

133 20 45 20 15 1 2 1 1 1 2 1 1 2 3 2 1 2 5 2 2

125 20 48 20 8 1 2 1 1 1 2 1 1 2 4 2 1 2 5 2 1

125 20 48 20 10 1 2 1 1 1 2 1 1 2 4 2 1 2 5 2 1

125 20 50 30 8 1 2 1 1 1 2 1 1 2 4 2 1 2 5 3 1

125 24 48 24 10 1 2 1 1 1 2 1 1 2 4 2 1 3 5 3 1

100 20 50 20 10 1 2 1 1 1 2 1 1 2 4 2 1 2 5 2 1

100 20 50 20 15 1 2 1 1 1 2 1 1 2 4 2 1 2 5 2 2

100 20 50 20 20 1 2 1 1 1 2 1 1 2 4 2 2 2 5 2 2

100 30 50 30 15 1 2 1 1 1 2 1 1 2 4 2 1 3 5 3 2

100 30 60 30 10 1 2 1 1 1 2 1 1 2 4 2 1 3 6 3 1

100 30 60 30 15 1 2 1 1 1 2 1 1 2 4 2 1 3 6 3 2

83 35 70 45 24 1 2 1 1 2 3 2 1 3 5 3 2 - - - -

66 30 60 30 15 1 2 1 1 1 2 1 1 2 4 2 1 - - - -

66 30 70 30 15 1 2 1 1 1 3 1 1 2 5 2 1 - - - -

【注意】

DRAMコントローラはtRC = tRAS + tRP として動作します。 tRC > tRAS + tRP であるSDRAMを使用する場合、

tRCを考慮してSDRAMアクセスパラメータを選択してください。



10-25

EDO-DRAM パラメータと動作周波数例

メモリパラメータ [ns]

16.7MHz 時のサイ

クル数 33.3MHz 時のサイ

クル数 66.7MHz 時の

サイクル数

100MHz 時の

サイクル数

tRAC

(ns)

tRA

H

tCA

StR

CD

tCA

C

tOE

ZtR

P

tRA

H

tCA

StR

CD

tCA

C

tOE

ZtR

P

tRA

H

tCA

StR

CD

tCA

C

tOE

ZtR

P

tRA

H

tCA

StR

CD

tCA

C

tOE

ZtR

P

tRA

H

tCA

StR

CD

tCA

C

tOE

ZtR

P

50 7 37 13 30 1 2 1 1 1 2 1 1 1 3 1 2 1 4 2 3

50 8 35 15 30 1 2 1 1 1 2 1 1 1 3 1 2 1 4 2 3

50 8 37 13 30 1 2 1 1 1 2 1 1 1 3 1 2 1 4 2 3

50 10 36 20 40 1 2 1 1 1 2 1 2 1 3 2 3 1 4 2 4

50 15 45 15 40 1 2 1 1 1 2 1 2 1 3 2 3 2 5 2 4

60 10 40 20 40 1 2 1 1 1 2 1 2 1 3 2 3 1 4 2 4

60 10 45 15 40 1 2 1 1 1 2 1 2 1 3 1 3 1 5 2 4

60 20 50 20 50 1 2 1 1 1 2 1 2 2 4 2 4 2 5 2 5

70 10 50 20 40 1 2 1 1 1 2 1 2 1 4 2 3 1 5 2 4

70 10 50 20 50 1 2 1 1 1 2 1 2 1 4 2 4 1 5 2 5

70 13 50 20 50 1 2 1 1 1 2 1 2 1 4 2 4 2 5 2 5

70 20 60 20 60 1 2 1 1 1 2 1 2 2 4 2 4 2 6 2 6

80 10 60 15 60 1 2 1 1 1 2 1 2 1 4 1 4 1 6 2 6

100 25 75 25 70 1 2 1 2 1 3 1 3 2 5 2 5 3 8 3 7



10-26

10.4 アクセスタイミング

10.4.1 外部デバイスへのアクセス

(1) 外部 ROM へのアクセス各種 ROM に対応するためにアクセスタイミングの設定ができます。設定可能なタイミングパラメータを下表およ

び図 10-1～図 10-4に示します。(アクセスタイミングは ROMAC レジスタの ROMTYPE[2:0]ビットの設定値で

決定されます。デフォルトの設定値は、ROMTYPE[2:0]=111 です。) （1）アドレスセットアップ（2） OE/WE パルス幅（3）リードオフタイミング（XOE_N デアサートからの ROM 出力フローティング遅延時間を待つ期間）（4）バーストタイミング (ページ内のアドレスが確定してから有効なデータをサンプルするまでの期間) 表の数値は、クロック数を示します。

ROMTYPE[2:0] (1) (2) (3) (4) 備考

000 1 1 1 1 高速 ROM 使用時の設定

001 1 2 2 2

010 1 3 3 3

011 1 5 3 3

100 2 8 4 5

101 2 10 5 6

110 2 13 6 7

111 2 16 7 9 低速 ROM 使用時の設定

XROMCS_N

XBS[3:0]_N

XOE_N

XWE_N

XA[23:00]

XD[31:00]

(1) (2) (3) (1) (2)

1hclk

1hclk

Valid

Valid

Valid

Valid

図 10-1 外部 ROM リードサイクルとライトサイクル



10-27

(3)(2)(1)

XROMCS_N 1hclk

(1) (2)

XA[23:00]

XBS[3:0]_N

Valid Valid

Valid Valid

XOE_N

XD[31:00]

図 10-2 外部 ROM 連続リードサイクル（＊1）

(2)(1)

XROMCS_N

1hclk(1) (2)1hclk

XA[23:00]

XBS[3:0]_N Valid

Valid Valid

Valid

XWE_N

XD[31:00]

図 10-3 外部 ROM 連続ライトサイクル（＊1）＊1：以下のアクセスの場合は、連続サイクルになります。（図 10-2、図 10-32 回連続の場合です）

・ROM 領域バス幅で設定されたバス幅より大きいサイズでのアクセス・Cache Miss Hit アクセス



10-28

XROMCS_N

XBS[3:0]_N

XOE_N

XWE_N

XA[23:00]

XD[31:00]

(1) (2) (4) (4) (4) (3)

1hclk

Valid Valid Valid Valid


図 10-4 外部 ROM ページリードサイクル（＊2）

＊2：ROMAC レジスタの ROMBRST=”1”でかつ以下の外部 ROM へのリードアクセスの場合、ページリード

サイクルになります。（図 10-4は 4 回のページアドレスが出力された場合です）

・ROM 領域バス幅で設定されたバス幅より大きいサイズでのアクセス (SINGLE,INCR,INCR4/8/16,WRAP4/8/16)

ページアドレスはリードアクセス毎に出力され、ページアドレスの開始アドレスとページ境界によってペー

ジアドレス（最大 4 回）が出力されます。1 回のページリードサイクルによりリードアクセスが完了しない場

合、ページリードサイクルが連続して行なわれ、ページリードサイクル間のアドレスホールド時間は 0 クロ

ック（XOE_N がデアサートされると同時に XA[23:00]が変化）となります。



10-29

(2) 外部 RAM へのアクセス各種 SRAM に対応するためにアクセスタイミングの設定ができます。設定可能なタイミングパラメータを下表お

よびタイムチャートに示します。(アクセスタイミングは RAMAC レジスタの RAMTYPE[2:0]ビットの設定値で決

定されます。デフォルトの設定値は、RAMTYPE[2:0]=111 です。) （1）アドレスセットアップ（2） OE/WE パルス幅（3）リードオフタイミング（XOE_N デアサートからの SRAM 出力フローティング遅延時間を待つ期間）（4）バーストタイミング（ページ内のアドレスが確定してから有効なデータをサンプルするまでの期間）

表の数値は、クロック数を示します。

RAMTYPE[2:0] (1) (2) (3) (4) 備考

000 1 1 1 1 高速 SRAM 使用時の設定

001 1 2 2 2

010 1 3 3 3

011 1 5 3 3

100 2 8 4 5

101 2 10 5 6

110 2 13 6 7

111 2 16 7 9 低速 SRAM 使用時の設定

XRAMCS_N

XBS[3:0]_N

XOE_N

XWE_N

XA[23:00]

XD[31:00]

(1) (2) (3) (1) (2)

1clk

1clk

Valid

Valid

Valid

Valid

図 10-5 外部 RAM リードサイクルとライトサイクル



10-30

(3)(2)(1)

XRAMCS_N 1hclk

(1) (2)

XA[23:00]

XBS[3:0]_N

Valid Valid

Valid Valid

XOE_N

XD[31:00]

図 10-6 外部 RAM 連続リードサイクル（＊3）

(2)(1)

XRAMCS_N

1hclk(1) (2)1hclk

XA[23:00]

XBS[3:0]_N Valid

Valid Valid

Valid

XWE_N

XD[31:00]

図 10-7 外部 RAM 連続ライトサイクル（＊3）

＊3：以下のアクセスの場合は、連続サイクルになります。（図 10-6、図 10-7は 2 回連続の場合です）・RAM 領域バス幅で設定されたバス幅より大きいサイズでのアクセス・Cache Miss Hit アクセス



10-31

XRAMCS_N

XBS[3:0]_N

XOE_N

XWE_N

XA[23:00]

XD[31:00]

(1) (2) (4) (4) (4) (3)

1hclk



図 10-8 外部 RAM ページリードサイクル（＊4）

＊4：RAMAC レジスタの RAMBRST=”1”でかつ以下の外部 RAM へのリードアクセスの場合、ページ

リードサイクルになります。（図 10-8は 4 回のページアドレスが出力された場合の図です）

・RAM 領域バス幅で設定されたバス幅より大きいサイズでのアクセス (SINGLE,INCR,INCR4/8/16,WRAP4/8/16)

ページアドレスはリードアクセス毎に出力され、ページアドレスの開始アドレスとページ境界によっ

てページアドレス（最大4回）が出力されます。1回のページリードサイクルによりリードアクセスが

完了しない場合、ページリードサイクルが連続して行なわれ、ページリードサイクル間のアドレス

ホールド時間は 0 クロック（XOE_N がデアサートされると同時に XA[23:00]が変化）となります。



10-32

(3) 外部 I/O へのアクセス各種 IO に対応するためにアクセスタイミングの設定ができます。設定可能なタイミングパラメータを下表および

タイムチャートに示します。(アクセスタイミングは IO01AC レジスタの IO01TYPE[2:0]ビットの設定値で決定され

ます。デフォルトの設定値は、IO01TYPE[2:0]=111 です。) （1）アドレスセットアップ（2） OE/WE パルス幅（3）リードオフタイミング（XOE_N デアサートからの I/O 出力フローティング遅延時間を待つ期間）

表の数値は、クロック数を示します。

IO01TYPE[2:0] (1) (2) (3) 備考

000 1 1 1 高速 I/O デバイス使用時の設定

001 1 4 3

010 1 6 4

011 2 8 5

100 2 12 7

101 2 16 8

110 3 20 9

111 4 24 11 低速 I/O デバイス使用時の設定

1hclk (2) (1)(3)(2)(1)

XIOCS_N

XBS[3:0]_N

1hclk

XOE_N

XWE_N

XA[23:00]

XD[31:00]

1hclkValid Valid

Valid Valid

図 10-9 外部 IO リードサイクルとライトサイクル



10-33

(3)(2)(1)

XIOCS_N

XBS[3:0]_N

XOE_N

XWE_N

XA[23:00]

XD[31:00]

1hclk

アドレスホールド 1clk

Valid

Valid

図 10-10 外部 IO リードサイクル（アドレスホールド有効サイクル） ARM プロセッサからの IO リード時：

BWC レジスタの IO01BW[1:0]ビットで設定した IO 領域バス幅（8bit/16bit）以下のデータサイズでリードアク

セスを行った場合は 1 クロック分のアドレスホールド時間が確保できます。一方、IO 領域バス幅より大きいデ

ータサイズでリードアクセスを行った場合は連続リードアクセスになるためアドレスホールド時間は 0 クロック

（XOE_N がデアサートされると同時に XA[23:00]が変化）になります。

アクセスマスタリードアクセス時の

データサイズ IO 領域バス幅

アドレスホールド時間（クロック）

8/16 16 1 ARM 32 16 0

プロセッサ 8 8 1 16/32 8 0



10-34

(3)(2)(1)

XIOCS_N 1hclk

(1) (2)

XA[23:00]

XBS[3:0]_N

Valid Valid

Valid Valid

XOE_N

XD[31:00]

図 10-11 外部 IO 連続リードサイクル（＊5）

(2)(1)

XIOCS_N

1clk (1) (2)1clk 1clk1clk

XA[23:00]

XBS[3:0]_N

Valid

Valid

Valid

Valid

XWE_N

XD[31:00]

図 10-12 外部 IO 連続ライトサイクル（＊5）

＊5：IO 領域バス幅で設定されたバス幅より大きいサイズでのアクセスの場合は、連続サイクルになりま

す。（図 10-11、図 10-12は 2 回連続の場合です）



10-35

(3) EDO-DRAM のアクセス

XA[23:0]

XRAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XWE_N

XOE_N

XD[15:0] D(A)

CAS(A) CAS(A+2)RAS(A)

D(A+2)

図 10- 1 EDO-DRAM ワードリード

XA[23:0]

XRAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XWE_N

XOE_N

XD[15:0] D(A)

CAS(A+2)CAS(A)RAS(A)

D(A+2)

図 10- 2 EDO-DRAM ワードライト

XA[23:0]

XRAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XWE_N

XOE_N

XD[15:0]

RAS(A) CAS(A)

D(A)

図 10- 3 EDO-DRAM ハーフワードリード



10-36

XA[23:0]

RAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XWE_N

XOE_N

XD[15:0]

CAS(A)RAS(A)

D(A)

図 10- 4 EDO-DRAM ハーフワードライト

XA[23:0]

XRAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XWE_N

XOE_N

XD[15:0]

CAS(A)RAS(A)

D(A)

図 10- 5 EDO-DRAM バイトリード(LSB)

XA[23:0]

RAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XWE_N

XOE_N

XD[15:0]

CAS(A)RAS(A)

D(A)

図 10- 6 EDO-DRAM バイトライト(LSB)



10-37

(4) SDRAM のアクセス

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XD[15:0]

図 10- 7 SDRAM ワードリード

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XD[15:0]

図 10- 8 SDRAM ワードライト



10-38

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XD[15:0]

図 10- 9 SDRAM ハーフワードリード

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XD[15:0]

図 10- 10 SDRAM ハーフワードライト



10-39

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XD[15:0]

図 10- 11 SDRAM バイトリード（LSB）

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XD[15:0]

図 10- 12 SDRAM バイトライト（LSB）



10-40

10.5 外部メモリとの接続例

以下に各デバイスとの接続例を示します。実際のデバイスを接続する際は、信号名等の相違があるため、デバイスのデータシートも併せてご覧ください。接続するデバイス数が多くなる場合は、ドライブ能力、負荷容量等を考慮し、バッファ素子等を利用してくださ

い。また、XD[31:00]には、プルアップ抵抗を入れてください。

IO

Bank

端子名入

出

力

機能 ROM SRAM

0 1

SDRAM EDO-

DRAM

XA[23:00] O 外部アドレスバス ○ ○ ○ ○ ○

XD[31:00] I/O 外部データバス ○ ○ ○ ○ ○

XROMCS_N O 外部 ROM チップセレクト ○

XRAMCS_N O 外部 RAM チップセレクト ○

XIOCS[0]_N O IO バンク 0 チップセレクト ○

XIOCS[1]_N O IO バンク 1 チップセレクト ○

XOE_N O アウトプットイネーブル ○ ○ ○ ○

XWE_N O ライトイネーブル ○*1 ○*1 ○*1 ○ ○

XBS[3:0]_N O 外部メモリバイトセレクト ○*1 ○*1 ○*1

XSDCS_N/

XCAS3_N

O SDRAM チップセレクト

/EDO-DRAM のカラムアド

レスストローブ

○ ○

XSDCLK O SDRAM へのクロック ○

XSDCKE/

XCAS2_N

O SDRAM へのクロックイネ

ーブル/EDO-DRAM のカラ


○ ○

XCAS_N O SDRAM のカラムアドレス

ストローブ ○

XRAS_N O ロウアドレスストローブ ○ ○

XDQM[3:2] O SDRAM のデータ入出力マ

スク ○

XDQM[1]/

XCAS_N[1]

O SDRAM のデータ入出力マ

スク、EDO-DRAM のカラ


○ ○

XDQM[0]/

XCAS_N[0]

O SDRAM のデータ入出力マ

スク、EDO-DRAM のカラ


○ ○

*1: バイトアクセスをバイトセレクトにより行うデバイス。



10-41

10.5.1 ROM の接続

ML7304

XA23-XA00

XD15-XD00

XROMCS_N

XOE_N

XWE_N

ROM(16bit)

A20-A0

DQ15-DQ0

CS

OE

WE

XA21-XA01

XD15-XD00

（WE は Flash の

場合のみ接続）

図 10-13 2M×16bit（4Mbyte）の ROM を接続する場合



10-42

ML7304

XA23-XA00

XD15-XD00

XROMCS_N

XOE_N

XWE_N

ROM(8bit)

A21-A0

DQ7-DQ0

CS

OE

WE

ROM(8bit)

A21-A0

DQ7-DQ0

CS

OE

WE

XA22-XA01

XD15-XD08

XA22-XA01

XD07-XD00

(Flash memory only)

図 10-14 4M×8bit（4Mbyte）の ROM を 2 個接続する場合



10-43

10.5.2 SRAM の接続

ML7304

XA23-XA00

XD15-XD00

XRAMCS_N

XOE_N

XWE_N

XBS_N[0]

XBS_N[1]

SRAM(16bit)

A17-A0

DQ15-DQ0

CS

OE

WE

LB

UB

XA18-XA01

XD15-XD00

図 10-15 256K×16bit（512Kbyte）の SRAM を接続する場合（バイトセレクトタイプ）



10-44

ML7304

XA23-XA00

XD15-XD00

XRAMCS_N

XOE_N

XWE_N

XBS_N[1]

XBS_N[0]

SRAM(8bit)

A18-A0

DQ7-DQ0

CS0

OE

WE

SRAM(8bit)

A18-A0

DQ7-DQ0

CS0

OE

WE

XA19-XA01

XD15-XD08

XA19-XA01

XD07-XD00

XA19-XA01

XD15-XD08

XA19-XA01

XD07-XD00

図 10-16 512K×8bit（512Kbyte）の SRAM を 2 個接続する場合



10-45

10.5.3 EDO DRAM の接続

ML7304

XA23-XA00

XD15-XD00

XRAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XOE_N

XWE_N

EDO-DRAM

(16bit)

A11-A0

DQ15-DQ0

RAS

UCAS

LCAS

OE

WE

XA12-XA01

XD15-XD00

図 10-17 1M×16bit（2Mbyte）の EDO DRAM を接続する場合



10-46

ML7304

XA23-XA00

XD15-XD00

XRAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XOE_N

XWE_N

EDO-DRAM

(8bit)

A11-A0

DQ7-DQ0

RAS

CAS

OE

WE

XA12-XA01

XD15-XD08

EDO-RAM

(8bit)

A11-A0

DQ7-DQ0

RAS

CAS

OE

WE

XA12-XA01

XD07-XD00

図 10-18 2M×8bit（2Mbyte）の EDO DRAM を 2 個接続する場合



10-47

10.5.4 SDRAM の接続

ML7304

XA23-XA00

XD15-XD00

XSDCS_N

XWE_N

XRAS_N

XCAS_N

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

XSDCLK

XSDCKE

SDRAM(16bit)

A13-A0

DQ15-DQ0

CS

WE

RAS

CAS

UDQM

LDQM

CLK

CKE

XA14-XA01

XD15-XD00

図 10-19 4bank×1M×16bit（8Mbyte）の SDRAM を接続する場合



10-48

ML7304

XA23-XA00

XD15-XD00

XSDCS_N

XWE_N

XRAS_N

XCAS_N

XSDCLK

XSDCKE

XDQM[1]/XCAS_N[1]

XDQM[0]/XCAS_N[0]

SDRAM(8bit)

A11-A0

DQ7-DQ0

CS

WE

RAS

CAS

CLK

CKE

DQM

XA12-XA01

XD15-XD08

SDRAM(8bit)

A11-A0

DQ7-DQ0

CS

WE

RAS

CAS

CLK

CKE

DQM

XA12-XA01

XD07-XD00

図 10-20 4bank×1M×8bit（4Mbyte）の SDRAM を接続する場合

第 11 章 Ether MAC



11-1

11.Ether MAC

11.1 概要

11.1.1 特長

表11-1に本ブロックの仕様一覧を示します．

表 11-1 仕様一覧表項目内容

準拠規格 IEEE802.3

データレート 10/100Mb/s

通信モード半二重/全二重

PAD 自動付与機能あり

サポートパケットユニキャストマルチキャストブロードキャスト

Runt パケット処理受信許可/拒否設定可能

FIFO 構成送受信独立

MAC Address フィルタリングプロミスキャストマルチキャスト(64 ビットハッシュテーブル) ブロードキャストユニキャスト(第 1、第 2MAC アドレス)

パケット種別フィルタリング VLAN タグの有無によるフィルタリングプロトコルタイプによるフィルタリング

割込み要因受信 FIFO 送信 FIFO 送受信ステータス JAB 送信エラー

フロー制御全二重モードにおいて IEEE802.3x に準拠したフロー制御に対応受信フロー制御 PAUSE フレームの送信[手動/自動] PAUSE 解除フレーム(0 time frame)の送信 PAUSE フレーム再送制限送信フロー制御 PAUSE フレームの受信 PAUSE 解除フレームの受信

11.1.2 制限事項

本ブロックには，受信フロー制御として，自動受信フロー制御と手動受信フロー制御を有していますが，同時に使用することは

出来ません。



11-2

11.1.3 構成

図 11-1に構成図を示します．

図 11-1 構成図

AHBB MAC コア部 SYSTEM I/F 部

AHB I/F

割込み制御

フロー制御部

受信パケットフィルタリング

受信バッファメモリ（2K バイト×2 面構成）

受信制御

送信制御（送信バッファ約 2KB）

MIIM 制御

tx_int

rx_int

mac_int

AHB I/F



11-3

11.1.4 端子一覧

表 11-2に端子一覧を示します．

表 11-2 端子一覧

分類端子名入出力極性機能

TXCLK I － MII 送信クロック入力

CRS I 正 MII キャリアセンス信号入力

COL I 正 MII コリジョン信号入力

RXCLK I － MII 受信クロック入力

RXDV I 正 MII 受信データ有効信号入力

RXER I 正 MII 受信エラー信号入力

RXD[3:0] I － MII 受信データ

TXEN O 正 MII 送信イネーブル信号出力

TXER O 正 MII 送信エラー信号出力

TXD[3:0] O － MII 送信データ

MDC O － MII マネージメントデータクロック

MII

MDIO IO － MII マネージメントデータ入出力

PHY LINK I － PHY LINK 信号（※）

tx_int O 負送信割り込み

rx_int O 負受信割り込み

割り込み（内部信号）

mac_int O 負 LINK 変化およびフロー制御割り込み

※ LINK/ACTIVITY を出力する PHY の出力ポートに接続してください



11-4

11.2 アドレスマッピング

11.2.1 アドレスマッピング

予約領域にはアクセスしないで下さい．

表 11-3 アドレスマッピングアドレス割付け

0x7000_0000-0x7000_0FFF MAC コア部コントロールレジスタ部

0x7000_1000-0x7000_1FFF 予約領域

0x7000_2000-0x7000_3FFF MAC コア部 FIFO 制御レジスタ部

0x7000_4000-0x7000_4FFF パケットフィルタ／フロー制御部(ahbb 部)

0x7000_5000-0x7000_5FFF SYSTEM I/F 部

0x7000_6000-0x7000_6FFF 受信バッファ部

0x7000_7000-0x7000_7FFF 予約領域

0x7000_8000-0x7000_8FFF 予約領域

0x7000_9000-0x7000_9FFF 予約領域

0x7000_A000-0x7000_AFFF 予約領域

0x7000_B000-0x7000_FFFF 予約領域



11-5

11.2.2 レジスタ説明

表 11-4にレジスタ一覧を示します．

アドレスは 4 バイト(32bit)単位になります．

記載されていないアドレスは予約領域ですのでアクセスしないで下さい．

表 11-4 レジスタ一覧アドレス名称略称 R/W サイズ初期値

0x7000_0000 MAC コンフィグレーションレジスタ MC R/W 32 0x0000_0000

0x7000_0008 PCS コンフィグレーションレジスタ PC R/W 32 0x0000_0000

0x7000_0010 ステーションアドレスロジックレジスタ STL R/W 32 0x0000_0000

0x7000_0040 インターパケットギャップ１レジスタ IPGT R/W 32 0x0000_0017

0x7000_0044 インターパケットギャップ２レジスタ IPGR R/W 32 0x0000_0017

0x7000_0048 ノーマルコリジョンウィンドウレジスタ CLRT R/W 32 0x0000_370f

0x7000_0100 ジャバカウンタレジスタ JBCT W 32 0x0000_0000

0x7000_0104 ロスオブキャリアカウンタレジスタ DTLC R/W 32 0x0000_000f

0x7000_0114 割込みステータスレジスタ IRST R 32 0x0000_0000

0x7000_0118 割込み要因イネーブルレジスタ IREN R/W 32 0x0000_0000

0x7000_011C 割込み通知マスクレジスタ IRM R/W 32 0x0000_0000

0x7000_0140 MIIM コマンドレジスタ MCMD W 32 0x0000_0000

0x7000_0144 MIIM アドレスレジスタ MADR R/W 32 0x0000_061f

0x7000_0148 MIIM ライトデータレジスタ MWTD R/W 32 0x0000_xxxx

0x7000_014C MIIM リードデータレジスタ MRDD R 32 0x0000_0000

0x7000_0150 MIIM インディケートレジスタ MIND R 32 0x0000_0000

0x7000_01C0 アドレスフィルタレジスタ ADFL R/W 32 0x0000_0000

0x7000_01C4 ステーションアドレスレジスタ 1(第 1MAC アドレス) SA1 R/W 32 0x0000_0000

0x7000_01C8 ステーションアドレスレジスタ 2(第 1MAC アドレス) SA2 R/W 32 0x0000_0000

0x7000_01CC ステーションアドレスレジスタ 3(第 1MAC アドレス) SA3 R/W 32 0x0000_0000

0x7000_01D0 ハッシュテーブル 1 HT1 R/W 32 0x0000_xxxx



0x7000_01DC ハッシュテーブル 4 HT4 R/W 32 0x0000_xxxx

0x7000_01E0 ステーションアドレスレジスタ 1(第 2MAC アドレス) SB1 R/W 32 0x0000_0000



0x7000_0240 FIFO バスインタフェースコンフィグレーションレジスタ FBIC R/W 32 0x0000_0000

0x7000_0244 ステータスペンディングレジスタ SP R 32 0x0000_0000

0x7000_0248 ステータスペンディングスレッショルドレジスタ SPT R/W 32 0x0000_0000

0x7000_02C0 送信ステータスレジスタ TRSD R 32 0x0000_0000

0x7000_02C4 送信ステータス通知イネーブルレジスタ TXSTEN R/W 32 0x0000_0000

0x7000_0300 FIFO 蓄積量レジスタ FIFNT R 32 0x0000_0000

0x7000_03C8 受信フレームドロップカウンタレジスタ DFRAME R 32 0x0000_0000

0x7000_2000 送信 FIFO 制御レジスタ TFCD_REG R/W 32 0x0000_0fff

0x7000_2400 送信 FIFO データレジスタ TFLD_REG R/W 32 0x0000_0000

0x7000_3C00 macinf レジスタ MACINF_REG R/W 32 0x0000_0000



11-6


0x7000_4004 VLAN タイプフィルタリング設定レジスタ VF R/W 32 0x0000_0000

0x7000_4010 Ether タイプフィルタリング設定レジスタ ETF R/W 32 0x0000_0000

0x7000_4014 透過 Ether タイプ設定 0 レジスタ PET0 R/W 32 0x0000_0000


0x7000_401C 透過 Ether タイプ設定 2 レジスタ PET2 R/W 32 0x0000_0000




0x7000_402C 透過 Ether タイプ設定 6 レジスタ PET6 R/W 32 0x0000_0000


0x7000_4070 ロングパケット廃棄設定レジスタ LPT R/W 32 0x0000_0000

0x7000_4078 受信割込みレジスタ RI R/W 32 0x0000_0000

0x7000_407C 受信パケット長レジスタ RPL R 32 0x0000_0000

0x7000_4084 パケット廃棄イネーブル設定レジスタ PDE R/W 32 0x0000_0000

0x7000_4088 パケット廃棄カウントレジスタ PDC R 32 0x0000_0000

0x7000_408C パケット廃棄カウント 0 レジスタ PDC0 R 32 0x0000_0000

0x7000_4090 パケット廃棄カウント 1 レジスタ PDC1 R 32 0x0000_0000



0x7000_409C ahbb 初期化レジスタ AHBBI R/W 32 0x0000_0000

0x7000_4100 フロー制御設定 FLC R/W 32 0x0000_0000

0x7000_4104 フロー制御ステータス FLCST R 32 0x0000_0000

0x7000_4108 手動送信 PAUSE フレーム設定 MTPF R/W 32 0x0000_0000

0x7000_410C 自動送信 PAUSE フレーム設定 ATPF R/W 32 0x0000_0000

0x7000_4110 PAUSE フレーム送信回数設定 PFNUM R/W 32 0x0000_0000

0x7000_4118 PAUSE フレーム送信ステータス PFTXST R 32 0x0000_0000

0x7000_411C PAUSE フレーム送信ステータスマスク PFSMSK R/W 32 0x0000_0000

0x7000_4120 PAUSE フレーム送信割込みステータス PFSIST R 32 0x0000_0000

0x7000_4124 PIO 送信要求 SNDPIO R/W 32 0x0000_0000

0x7000_5080 割込み要因ステータスレジスタ INTST R/W 32 0x0000_0000

0x7000_5084 割込み要因イネーブルレジスタ INTEN R/W 32 0x0000_0000

0x7000_5088 割込み要因マスクレジスタ INTMSK R/W 32 0x017F_3D7F



11-7


11.3.1 MAC コア部

MAC のベースアドレス値：MAC Base = 0x7000_0000

11.3.1.1 MAC コンフィグレーションレジスタ(MC)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

SR LPBK －* －* －* －* －* －* －* －* NB LCR CRC

EN

PAD

EN

DUP HGEN

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x0000 アクセス：R/W アクセスサイズ：32 ビット【注意】

”－*”は予約ビットです．常に“０”を書き込んで下さい．また，読み出し値は不定です．

“１”の書き込みを行った場合は、動作は保証されません．


HGEN （ビット 0）

ヒュージイネーブル(Huge enable).このビットをセットすることで，153７バイト以上(プリアンブルと SFD を除く)のパケットを送受信できます．

通常１をセットしてください．

DUP （ビット 1）

全二重イネーブル(F/H DUPLEX)．このビットをセットすることで、全二重通信状態となり、コリジョンを無視し、キャリアセンスにおける

送信待ちも行いません．

PADEN （ビット 2）

PAD イネーブル(PAD ENABLE)．このビットをセットすることで、60 バイト未満(プリアンブルと SFD 及び FCS を除く)のパケットに自動的

に PAD（値：00h）を付加し、60 バイトになるようにします（FCS が付加されるので 64 バイトとなります）

このビットをセットした状態で、CRC イネーブルビットをクリアすると、CRC エラーとなるので、CRCEN もセットしてください．

CRCEN （ビット 3）

CRC イネーブル(CRC ENABLE)．このビットをセットすることで、送信部は自動的に CRC を計算し、パケットの最後に FCS を付加しま

す．このビットをクリアした場合は、パケットの最後の 4 バイトは正確な FCS の値ではなくてはなりません．もし、間違った値であった場合

は、送信部は CRC エラーを返します．

LCR （ビット 4）

レイトコリジョンリトライ．このビットをセットすることで、レイトコリジョン（64 バイト時間以降に発生するコリジョン）においても通常のコリジョ

ンと同様にリトライ処理することができます．

（レイトコリジョンの上限は CLRT レジスタの LC フィールドで設定できます(最大 67 バイト時間)）

NB （ビット 5）

このビットをセットすることで、バックオフを禁止にすることができます(NO BACKOFF)．

LPBK （ビット 14）

このビットを立てることで、ループバック試験が可能となります．ループバックする個所は、MII インタフェース手前です．通常はクリアし

ておきます．

SR （ビット 15）

このビットをセットすることでポート全体のリセットをかけることができます．（このレジスタもリセットされるので、ビットのクリアの必要ありま

せん）ビットをセットしてから、3μs は初期化中であるため、レジスタへのライト禁止です．

このビットを１にすることで、ブロック全体に対して同期リセットします．



11-8

11.3.1.2 PCS コンフィグレーションレジスタ(PC)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* JRST －* －* －* －* MGT CLK

ENJAB

－*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


“－*”は予約ビットです．常に“０”を書き込んで下さい．また，読み出し値は不定です．



ENJAB （ビット 1）

イネーブルジャバ検出．このビットをセットすることでジャバ状態を検出することができます．

MAC コンフィグレーションレジスタでポートクリアすると、このタイマまでリセットされます．

MGTCLK （ビット 2）

MII マネージメントクロック．このビットは、MIIM の伝送クロック(MDC)のコントロールを行います．必ず"1"に設定してください。

MGTCLK 説明

0 システムクロックの 28 分周

1 システムクロックの 40 分周

IEEE802.3 の規格では，MDC は 400ns 以上(半周期は 160ns 以上)にする必要があります。本 LSI のシステムクロックは 67.584MHz で

すが、"1"に設定して使用することを推奨いたします。

JRST （ビット 7）

ジャバリセット．このビットをセットする事で、ジャバ中のリセットを行うことができます．

このビットがセットされている間は、ジャバリセット中です．（自動でリセットされます）



11-9

11.3.1.3 ステーションアドレスロジックレジスタ(STL)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

STL －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* RXEN ITXA

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





ITXA （ビット 0）

自動ソースアドレス挿入．このビットをセットすることで自動的にソースアドレスを挿入することができます．この機能を使うためには、ステ

ーションアドレスレジスタにソースアドレスが設定してあることが必要です．また、ソースドレスは上書きで入力されるので、その分のスペ

ースを確保してください．

（例：ソースアドレス＝ 00 00 00 00 00 00）

RXEN （ビット 1）

受信パケットイネーブル．このビットをセットすることで、受信パケットを FIFO に書き込むことができます．通常の運用方法としては、

MAC 及び PHY の設定が完了した後、このビットをセットします．必ず、ポートの LINK が取れたことを確認してイネーブルにしてくださ

い．また、LINK が外れた場合、ディアサートしてください．



11-10

11.3.1.4 インターパケットギャップ 1 レジスタ(IPGT)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IPGT －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* IPGT[6:0]

0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1





IPGT （ビット 6:0）

Back－to－Back インターパケットギャップ．このビットをセットすることで、Back-to-Back 送信が可能となります．

Back-to-Back 通信とは、連続してパケットを送信する場合、前のパケットは自分が送信したもので、かつ他のホストマシンからパケット

送信が無い場合、このタイマ値のオーバーフローで次のパケットを送信できるものです．

設定値は、tx_clk－1 です．

【通常送信との違い】

外部から見る限り、通常の送信と何ら変わりませんが、内部のカウンタの使われ方が異なります．

Back-to-Back で送信される場合は、次の項の IPGR1／2 のカウンタは使用されないことが異なります．

Back-to-Back が設定されていると、送信完了した時点で、このタイマをスタートさせキャリアを監視し続けます．

この間にキャリアが検出されない場合、このタイマのカウントアップをもって、次のパケットを送出します．

この間にキャリアが検出された場合、このタイマでのカウントを中止し、キャリアが通常 17(h)(23(d))＋1＝96(bit)を設定します．



11-11

11.3.1.5 インターパケットギャップ 2 レジスタ(IPGR)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IPGR －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* IPGR1[6:0] －* IPGR2[6:0]

0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1





IPGR2 （ビット 6:0）

Back－to－Back インターパケットギャップ 2．

インターパケットギャップにおけるタイマ．

連続送信ではないときのタイマであり、IPGR1 がオーバーフロー後にキャリアを検出しても、このタイマがオーバーフローしたときにパケ

ットを送出します．

設定値の tc_clk 数＋１をカウントします．

IPGR1 （ビット 14:8）

Back－to－Back インターパケットギャップ 1．

インターパケットギャップにおける初めのタイマ．

この間にキャリアを検出すると、タイマはリセットされます．

設定値の tx_clk 数＋１をカウントします．

解説：

インターパケットギャップは、2 つのタイマを使用しています．

IPGR2 は、連続送信ではないときに使用しており、インターパケットギャップ（９６ビット時間）以上でなくてはなりません．

また、IPGR1 は、IPGR2 のタイマのリセットに使用しています．

IPGR1、IPGR2 には以下の関係があります．

IPGR2=IPGT

IPGR1<IPGR2

IPGR1=IPGT×(2/3)

通常は、以下の設定で使用します．

IPGR1=15(d)=0x0e

IPGR2=23(d)=0x17



11-12

ＩＰＧＲ１ＩＰＧＲ２

キャリアセンスパケット送出

この間にキャリアを検出したら、キャリアセンス

からやり直します。この間にキャリアを検出しても、カウントアップ

後にはパケット送出します。

９６ビット相当の時間になるようにカウンタをセットしま

す。ＰＨＹ接続であれば、ニブル出力なので、１クロックで４ビ

ットであり、２４クロックで９６ビット相当の時間となりま

す。

ＩＰＧＲ１がＭＡＸ設定の場合

ＩＰＧＲ２

キャリアセンスパケット送出

この間にキャリアを検出しても、カウントアップ

後にはパケット送出します。

ＩＰＧＲ１がＭＩＮ設定の場合

９６ビット相当の時間になるようにカウンタをセットします。ＰＨＹ接続であれば、ニブル出力なので、１クロックで４ビット

であり、２４クロックで９６ビット相当の時間となります。

図 11-2 IPGR 説明図



11-13

11.3.1.6 ノーマルコリジョンウィンドウレジスタ(CLRT)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

CLRT －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* LC[5:0] －* －* －* －* MRA[3:0]

0 0 1 1 0 1 1 1 0 0 0 0 1 1 1 1





MRA （ビット 3:0）

再送回数．コリジョン時の再送回数を設定するレジスタ．

通常は設定の変更は不要です． LC （ビット 13:8）

レイトコリジョン．ノーマルコリジョンウィンドウ時間の設定を行うレジスタ．

IEEE802.3 では、初期設定値で問題ないが、規格を満足しないネットワークにおいては、この値を大きく設定することで、ネットワーク全

体にコリジョンを伝達させることができます．MAX の設定値は、67(d)バイト以下でなくてはなりません．

（解説）

55 に設定すると、55、54、…、0 とカウントするため、56 バイト分カウントを行います．

SFD 以降に 56 回カウントするということは、プリアンブル（7 バイト）、SFD（1 バイト）を加えると、64 バイトがコリジョンウインドウとなります．



11-14

11.3.1.7 ジャバカウンタレジスタ(JBCT)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

JBCT －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

JBCT[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x0100 アクセス：W アクセスサイズ：32 ビット【注意】




JBCT （ビット 15:0）

ジャバカウンタ．ジャバカウンタのプリロード値を設定できるレジスタ．

ジャバカウンタのカウントアップ値は、0xc34f であるので、プリセットを行うことでこのタイマを短く設定することができます．

通常はプリセットする必要はありません．

プリセットの有無に関わらず、カウントアップ後は、００００となります．

（解説）

IEEE802.3 14.2....1.6 項より

MAU は、DTE による異常に長い伝送がネットワークの永久的な混乱を引き起こすこと及び、DI 回路へのループバックを不能にすることを

防ぐ為に、自己割込機能を持つものとします．

xmit_max:20ms～150ms

unjab_timer:500±250ms

上記カウンタは xmit_max に相当します．

TXCLK を C34Fh(49,999(dec))カウントすると 20ms となります．



11-15

11.3.1.8 ロスオブキャリアカウンタレジスタ(DTLC)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DTLC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* DTLC[8:0]

0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1





DTLC （ビット 8:0）

ロスオブキャリアカウンタ．送信開始からキャリア検出までの時間を監視するタイマ．

MII の送信イネーブル(tx_en)がアサートされてから(設定値 * 4)ビット時間経過後に CRS がディアサートの場合，TRSD レジスタの LO

ビットがエラーとしてアサートされます．



11-16

11.3.1.9 割込みステータスレジスタ(IRST)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IRST －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* TXER

R

－* JAB －* STATU

S

TXDR

DY

－* RXDR

DY

－*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x0114 アクセス：R アクセスサイズ：32 ビット【注意】




RXDRDY （ビット 1）

受信割込み．

受信 FIFO のスタック数が FIFO バスインタフェースコンフィグレーションレジスタ(FBIC)の閾値以上のときにアサートされます．

TXDRDY （ビット 3）

送信割込み．

送信 FIFO に空きがある場合に”1”がセットされます．

STATUS （ビット 4）

ステータス割込み．ステータスのスタック数がステータスペンディングスレッショルド（SPT）

に設定した閾値以上になったときにアサートされます．

JAB （ビット 6）

JAB 割込み．

JAB は PC レジスタの ENJAB がイネーブルになっていないとアサートされません．

TXERR （ビット 8）

送信エラー．パケット送信時に macinf レジスタのポートリンクがセットされないか、TXDRDY がアサートされない状態で、送信 FIFO にデ

ータを書き込んだときにアサートされます．状態は、このレジスタをリードするまで保持されます．

このレジスタをリードすることで送信エラー状態が解除されるので、リードしないままのパケット送信はできません．

【解説】

割込み要因イネーブルレジスタ(IREN)をイネーブル、割込み通知マスクレジスタ(IRM)をノンマスクに設定しなければ、CPU へは割込みは

アサートされません．

JAB 割込みが発生した場合、送信が停止していることなので、送信 FIFO に送信パケットを書き込んでも送信は開始されません．

また、送信エラーが発生した場合、このレジスタをリードすることで送信エラー状態が解除されるので、リードしないままのパケット送信はで

きません．



11-17

11.3.1.10 割込み要因イネーブルレジスタ(IREN)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IREN －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* TXERR －* JAB －* STATU

S TXDR

DY －* RXDRDY －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0






受信割込み．このビットをセット 1 にすることで、受信の割込み要因をイネーブルにします．


送信割込み．このビットをセット 1 にすることで、送信の割込み要因をイネーブルにします．


ステータス割込み．このビットをセット 1 にすることで、ステータスの割込み要因をイネーブルにします．


JAB 割込み．このビットをセット 1 にすることで、jabber の割込み要因をイネーブルにします．


送信エラー．このビットをセット 1 にすることで、送信エラーの割込み要因をイネーブルにします．



11-18

11.3.1.11 割込み通知マスクレジスタ(IRM)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

IRM －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* TXERR －* JAB －* STATU

S TXDR

DY －* RXDRDY －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x011C アクセス：R/W アクセスサイズ：32 ビット【注意】





受信割込み．このビットをセット 1 にすることで、受信の割込み通知をマスクします．


送信割込み．このビットをセット 1 にすることで、送信の割込み通知をマスクします．


ステータス割込み．このビットをセット 1 にすることで、ステータスの割込み通知をマスクします．


JAB 割込み．このビットをセット 1 にすることで、jabber の割込み通知をマスクします．


送信エラー．このビットをセット 1 にすることで、送信エラーの割込み通知をマスクします．

【説明】

割込み要因イネーブルレジスタをイネーブルに設定し、このレジスタでマスクすると、割込みを CPU へアサートしません．

CPU へのアサートをマスクするのみで、割込みステータスレジスタには反映されます．



11-19

11.3.1.12 MIIM コマンドレジスタ(MCMD)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MCMD －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* CON

RD

MIIR

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x0140 アクセス：W アクセスサイズ：32 ビット【注意】

”－*”は予約ビットです．常に“０”を書き込んで下さい．また，読み出し値は不定です



MIIR （ビット 0）

MIIM リード．

MIIM インディケートレジスタ(MIND)に示す MIIM ビジーが”0”のとき（エンプティ）、MIIM アドレスレジスタ(MADR)に設定されたアドレス

情報を読み出すことができます．読み出したデータは MIIM リードレジスタ(MRDD)にストアされます．

CONRD （ビット 1）

MIIM コンティニュアスリード．このビットをセットしておくことで、MIIM アドレスレジスタ(MADR)を繰り返しリードすることができます．

用途としては、「Link fail bit」のアドレスを設定しておくことで、Link fail を監視することができます．

11.3.1.13 MIIM アドレスレジスタ(MADR)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MADR －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* PHY ADD[4:0] －* －* －* PHY REG[4:0]

0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1





PHYREG （ビット 4:0）

PHY レジスタアドレス．PHY のレジスタアドレスを設定するレジスタ．

MIIM コマンドレジスタ(MCMD)による読み出し、MIIM ライトデータレジスタ(MWTD)による書き込みを行う前に設定しておく必要がありま

す．

PHYADD （ビット 12:8）

PHY アドレス．PHY アドレスを設定するレジスタ．

MIIM コマンドレジスタ(MCMD)による読み出し、MIIM ライトデータレジスタ(MWTD)による書き込みを行う前に設定しておく必要がありま

す．



11-20

11.3.1.14 MIIM ライトデータレジスタ(MWTD)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MWTD －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

MIIWD[15:0]

x x x x x x x x x x x x x x x x





MIIWD （ビット 15:0）

MIIM ライトデータ．PHY に書き込むデータをセットするレジスタ．

このレジスタに書き込むことで、PHY への書き込みを自動的に開始します．

このレジスタに書き込む前に、MIIM アドレスレジスタ(MADR)の PHY レジスタアドレス、及び PHY アドレスを書き込んでおく必要がありま

す．

11.3.1.15 MIIM リードデータレジスタ(MRDD)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MRDD －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

MIIRD[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x014C アクセス：R アクセスサイズ：32 ビット【注意】




MIIRD （ビット 15:0）

MIIM リードデータ．

MIIM コマンドレジスタ(MCMD)に示す読み込みを行った後に MIIM インディケートレジスタ(MIND)に示すビジービットがクリアになった

後、このレジスタに PHY から読み込んだデータが格納されます．



11-21

11.3.1.16 MIIM インディケートレジスタ(MIND)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MIND －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* BUSY

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





BUSY （ビット 0）

MIIM コマンドレジスタ(MCMD)による読み込み、または MIIM ライトデータレジスタ(MWTD)アドレスによる書き込みを行った際、MIIM モ

ジュールが読み込み動作中、また書き込み動作中の場合、このビットがアサートされます．このビットがアサート中は、新規の読み込み、

または書き込みを行ってはなりません．

【MIIM 解説】

MIIM(Media Independent Interface Management)は、MAC の送受信部とは独立で動作する．

この回路の目的は、PHY 内部のレジスタの読み書きを行うことである．（PHY のレジスタは、同期シリアルで行うが、本回路部を用いることで、

ARM の RAM 上で間接アドレス指定を行うように読み書きできる）

設定事項は、PHY マニュアルを参照のこと．

READ／WRITE のフローを以下に示す．

Write operation Read operation

Busy(A=54)=0

PHY address & register address set (A=51)

start

Write data set (A=52) write data を書き込む

ことで、自動的に送

信回路がスタートす

る。

ｙ

ｎ

end

Busy(A=54)=0

PHY address & register address set (A=51)

start

MII read set (A=50)

Busy(A=54)=0

ｙ

ｎ

ｙ

ｎ

end

Read data(A=53) 読み込み

図 11-3 MII 部フロー



11-22

11.3.1.17 アドレスフィルタレジスタ(ADFL)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ADFL －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* STAB PRMS AM AQM AB

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x01C0 アクセス：R/W アクセスサイズ：32 ビット【注意】




AB （ビット 0）

ブロードキャスト許可モード（Accept Broadcast）．

このビットをセットした場合、受信パケットがブロードキャストタイプのパケットを受信することができます．

このビットをクリアして使用する場合、以下の条件でフィルタリングが行われます．

ディスティネーションアドレスがステーションアドレスと一致した場合

受信パケットのディスティネーションアドレスがマルチキャストタイプで、ビット 2 がセットされているとき、マルチキャストパケットを受信でき

ます．

受信パケットのディスティネーションアドレスがマルチキャストタイプで、ビット 1 がセットされており、ハッシュテーブルで許可された場合、

そのパケットが受信されます．

ビット 3 をセットした場合のフィルタリングなしの場合．

AQM （ビット 1）

制限付きマルチキャスト許可モード（Accept Qualified Multicast）．

このビットをセットすることで、受信パケットがマルチキャストタイプのパケットの場合、ハッシュテーブルに基づくマルチキャストパケットフ

ィルタリングが行われます．


ディスティネーションアドレスがステーションアドレスを一致した場合

ビット 3 をセットした場合のフィルタリングなしの場合．

AM （ビット 2）

マルチキャスト許可モード（Accept Multicast）．

このビットをセットすることで、受信パケットがマルチキャストタイプのパケット（MAC アドレスの最初が１のパケット）を受け入れることがで

きます．


宛先アドレスがステーションアドレスと一致した場合．

ビット３をセットした場合のフィルタリングなしの場合．

PRMS （ビット 3）

プロミスキャスモード（Promiscous Mode）．

このビットをセットすることで、ディスティネーションアドレスがどのような値でもパケットを受け入れることができます．

このビットをクリアの状態で使用する場合、以下の設定によりフィルタリングが行われます．

ステーションアドレスの設定

2:0 の設定

STAB （ビット 4）

MAC アドレス 2 イネーブル．

このビットをセットすることで、ステーションアドレスレジスタ 1(SB1)、ステーションアドレスレジスタ 1(SB2)、ステーションアドレスレジスタ

1(SB3)、に設定される第 2 の MAC アドレスでもパケット受信できます．

※注意事項

送信フロー制御(PAUSE フレーム受信)を有効にする場合は，PAUSE フレームのアドレスがアドレスフィルタリングを通過するように設定

する必要があります．



11-23

11.3.1.18 ステーションアドレスレジスタ 1<第 1MAC アドレス> (SA1)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SA1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

COMP2[7:0] COMP1[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





COMP1 （ビット 7:0）

バイト 1 コンペア．ステーションアドレス 1．

この値は、受信パケットの 1 番目のバイトと比較されます．





31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SA2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

COMP4[7:0] COMP3[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0













11-24


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SA3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

COMP6[7:0] COMP5[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x01CC アクセス：R/W アクセスサイズ：32 ビット【注意】












11-25

11.3.1.21 ハッシュテーブル 1(HT1)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

HT1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

HT1[15:0]


アドレス：MAC Base + 0x01D0 アクセス：R/W アクセスサイズ：32 ビット【注意】




HT1 （ビット 15:0）

ハッシュテーブル 1．

ハッシュテーブル 1 を設定するレジスタ．

【解説】

・ハッシュテーブルの構成構成を図 11-4に示します．64bit のテーブルになります．

・ハッシュテーブルの使用方法制限付きマルチキャスト許可モードのとき，HT1-4 レジスタに受信するフレームの宛先アドレスを登録する必要があります．

受信を許可するマルチキャストのアドレスの CRC(32bit)を計算して，CRC[31:0]のうち CRC[28:23]を使用して，HT1-4 レジスタのいずれか

1 つのビットを 1 に設定します．

まず，CRC[28:27]により，設定するレジスタを決定します．

CRC[28:27] 設定レジスタ

00 HT1

01 HT2

10 HT3

11 HT4

次に，CRC[26:23]により，設定するビットを決定します．

ＣＲＣ[26:23] ビットＣＲＣ[26:23] ビット

0000 0 1000 8

0001 1 1001 9

0010 2 1010 10

0011 3 1011 11

0100 4 1100 12

0101 5 1101 13

0110 6 1110 14

0111 7 1111 15

HT4[15:8]

HT4[7:0]

HT3[15:8]

HT3[7:0]

HT2[15:8]

HT2[7:0]

HT1[15:8]

HT1[7:0]

63 56

7 0

図 11-4 ハッシュテーブルの構成

※ n= CRC[28:27],m=CRC[26:23]としたとき，HT(n+1)レジスタの bit[m]を 1 に設定します．

【注意事項】

HT1-4 は初期値不定ですので，設定しないレジスタは 16’h0000 をライトして下さい．



11-26


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

HT2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

HT2[15:0]






HT2 （ビット 15:0）



※注意事項

FLC レジスタの PFREN をディゼーブルにすると，HT2 レジスタの内容は PFREN がイネーブル前の状態に戻ります．

再度セットする際はご注意下さい．


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

HT3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

HT3[15:0]






HT3 （ビット 15:0）





11-27


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

HT4 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

HT4[15:0]


アドレス：MAC Base + 0x01DC アクセス：R/W アクセスサイズ：32 ビット【注意】




HT4 （ビット 15:0）





11-28

11.3.1.25 ステーションアドレスレジスタ 1<第 2MAC アドレス>(SB1)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SB1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

COMP2[7:0] COMP1[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x01E0 アクセス：R/W アクセスサイズ：32 ビット【注意】





バイト 1 コンペア．ステーションアドレス 1．この値は、受信パケットの 1 番目のバイトと比較されます．



11.3.1.26 ステーションアドレスレジスタ 2<第 2MAC アドレス> (SB2)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SB2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

COMP4[7:0] COMP3[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0











11-29

11.3.1.27 ステーションアドレスレジスタ 3<第 2MAC アドレス> (SB3)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SB3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

COMP6[7:0] COMP5[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0













11-30

11.3.1.28 FIFO バスインタフェースコンフィグレーションレジスタ(FBIC)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FBIC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

TX_

MODE －* －* －* －* －* －* －* －*

RXST_

APND

BYTE

SIFTRXTH[4:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





RXTH[4:0] （ビット 4:0）

受信スレッショルド設定．本設定により、受信レディを生成するスレッショルドを変更できます．

表 11-5に RXTH[4:0]の設定値とスレッショルドの関係を示します．

BYTE SIFT （ビット 5）

バイトシフタ．このビットをセットすることで、64 バイト未満(プリアンブル,SFD 除く)の受信パケットを FIFO から削除することができます．

RXST_APND （ビット 6）

受信ステータス付加．このビットをセットすることで、受信パケットデータの最終ワードの次の 2 ワードにステータスワードとして受信ステ

ータの内容を付加することができます（インバンドステータスモード）．通常“1”としてください．

付加される受信スタータスの内容は、11.4.1.4 パケット受信を参照ください。

TX_MODE （ビット 15）

常時'1'として下さい．

表 11-5 RXTH[4:0]の設定値とスレッショルドの関係スレッショルド

RXTH[4:0]設定値受信ワード数(dec)

0x00 1

0x01 32

0x02 64

0x03 96

0x04 128

0x05 160

0x06 192

0x07 224

0x08 256

0x09 288

0x0a 320

0x0b 352

0x0c 384

0x0d 416

0x0e 448

0x0f 480

0x1x 511



11-31

11.3.1.29 ステータスペンディングレジスタ(SP)

このレジスタは、送信ステータスの未読数、受信ステータスの未読数を示します．

ステータスのスタック数は 3 であるが、ステータスペンディングスレッショルドレジスタ(SPT)で、スレッショルドレベルを設定するこ

とで、割込み発生のタイミングを設定できます．

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SP －* －* －* －* －* －* －* －* －* －* －* －* －* －* TX[1:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* RX[1:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





RX （ビット 1:0）

受信フレームステータスの未読数を示します．

TX （ビット 27:26）

送信フレームステータスの未読数を示します．

11.3.1.30 ステータスペンディングスレッショルドレジスタ(SPT)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SPT －* －* －* －* －* －* －* －* －* －* －* －* －* －* TX[1:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* RX[1:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





RX （ビット 1:0）

受信ステータスのスタック数を設定するレジスタ．

0～3 まで設定可能であるが、0 に設定すると、割込は発生しません．

通常”0”として下さい．(インバンドステータスモード)

TX （ビット 19:18）

送信ステータスのスタック数を設定するレジスタ．

0～3 まで設定可能であるが、0 に設定すると、割込は発生しません．



11-32

スレッショルドを“1”に設定することで、fifo に書き込んだパケットが送信完了すると割込が発生します．

（IREN と IRM で STATUS の割込が許可されていることが必要です）

通常”1”として下さい．

11.3.1.31 送信ステータスレジスタ(TRSD)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TRSD －* －* －* －* SE LO TD LC XD XC UR HU －* BC MC CE

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

CC[3:0] CL TBC[10:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x02C0 アクセス：R アクセスサイズ：32 ビット【注意】




TBC （ビット 10:0）

送信バイトカウント(Transmit Byte Count)．送信パケットの総バイト数がセットされます．（FCS も含まれます）

CL （ビット 11）レイトコリジョン．

MAC コンフィグレーションレジスタ(MC)のレイトコリジョンリトライイネーブル状態で、ノーマルコリジョンウィンドウ外でコリジョンを検出し、

再送を行った場合にセットされます．

CC （ビット 15:12）

コリジョンカウント(Collision Count)．パケットが正常に送信完了するまでの、再送回数がセットされます．

CE （ビット 16）

CRC エラー．MAC コンフィグレーションレジスタ(MC)の CRC ディセーブルの状態で、CRC エラーが発生した場合にセットされます．

MC （ビット 17）

マルチキャスト、ブロードキャストパケットがコリジョンなしに送信成功した場合にセットされます．

BC （ビット 18）

ブロードキャストパケットがコリジョンなしに送信成功した場合にセットされます．

HU （ビット 20）

HUGE パケットがディセーブルで、送信パケットが 1537 バイト以上(プリアンブル，SFD 除く)で送信アボートした場合にセットされます．

UR （ビット 21）

送信 FIFO がアンダーランし、アボートした場合にセットされます．

XC （ビット 22）

ノーマルコリジョンウィンドウレジスタ(CLRT)の MAX コリジョン回数を超えても送信が成功せずに、アボートした場合にセットされます．

XD （ビット 23）

送信を開始しようとして、他のキャリアがなくなるのを待っている状態が 6250 バイト時間経過して送信アボートした場合にセットされま

す．

LC （ビット 24）

レイトコリジョンアボート．MAC コンフィグレーションレジスタ(MC)のレイトコリジョンディセーブル状態で、レイトコリジョンが発生しパケッ

トが破棄された場合にセットされます．

TD （ビット 25）

送信パケットがコリジョンなしに送信成功した場合にセットされます．

LO （ビット 26）

半二重の場合、送信で送信イネーブル信号がアサートされてからロスオブキャリアカウンタ(DTLC)に設定した時間内にキャリアセンス

がアサートされなかった場合、あるいは、送信中にディアサートした場合にセットされます．

SE （ビット 27）

半二重の場合、SQE 試験で PHY によって正常にコリジョン信号がアサートされないとき、SQE 試験エラーとしてセットされます．



11-33

11.3.1.32 送信ステータス通知イネーブルレジスタ(TXSTEN)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TXSTEN －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* SE LO TD LC XD XC UR HU CE

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0






このビットを 1 にすることで、CRC エラーの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、過大パケットアボートの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、アンダーランアボートの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、過大コリジョンアボートの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、xdef アボートの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、レイトコリジョンアボートの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、送信完了の送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、ロスオブキャリアセンスの送信ステータス割込み通知をイネーブルにします．


このビットを 1 にすることで、SQE 試験エラーの送信ステータス割込み通知をイネーブルにします．



11-34

11.3.1.33 FIFO 蓄積量(FIFNT)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FIFNT －* －* －* －* －* －* RFW[9:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* SFW [9:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





SFW (ビット 25:16)

送信 FIFO 蓄積ワード数を示します．

RFW (ビット 9:0)

受信 FIFO 蓄積ワード数を示します．

11.3.1.37 受信フレームドロップカウンタレジスタ (DFRAME)

受信パケットにおいて、ドロップしたパケット数をカウントするレジスタ．

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DFRAME RFDC[31:16]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

RFDC[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x03C8 アクセス：R アクセスサイズ：32 ビット【注意】




RFDC （ビット 31:0）

受信フレームドロップ数．

このレジスタを読み込むことで、カウンタはリセットされます．



11-35

11.3.1.38 送信 FIFO 制御レジスタ（TFCD_REG）

送信 FIFO への制御信号を生成するためのレジスタです．

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TFCD_REG －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* TSOF －* PS[11:0]

0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1





PS （ビット 11:0）

パケットサイズをバイト数で指示します．

TSOF （ビット 13）

パケットのスタートワード時”1”をライトします．

TFLD_REG へのライトアクセス後、ハードで自律でリセットする．

11.3.1.39 送信 FIFO データレジスタ(TFLD_REG)

送信データをライトするレジスタです．

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TFLD_REG HWD[7:0] HWD [15:8]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

HWD [23:16] HWD [31:24]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





HWD （ビット 31:0）送信 FIFO データ．



11-36

11.3.1.42 macinf レジスタ(MACINF_REG)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MACINF

_REG

－* BCLR －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* LINK

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





LINK （ビット 0）リンクを ON にするときに”1”をライトします．

このビットを，送信処理中”0”に変更しないで下さい．対処方法は「11.4.4 macinf レジスタの LINK ビット変更の処理フロー」を参照して下さい．

BCLR （ビット 30）送信 FIFO をクリアするときに”1”に設定します．



11-37

11.3.2 フィルタリング部

11.3.2.1 VLAN タイプフィルタリング設定レジスタ(VF)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

VF －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* VFDL VFWE

N

VFEN

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





VFEN 説明

0 VLAN タグ無しフレームを廃棄しません．

1 VLAN タグ無しフレームを廃棄します．

VFWEN 説明

0 VLAN タグありフレームを廃棄しません．

1 VLAN タグありフレームを廃棄します．

VFDL 説明

0 VLAN タグありフレームの操作をしません．

1 VLAN タグありフレームの場合、VLAN タグを除去して、その VLAN タグをパケットの最後に追加す

る

VFEN=1 と VFWEN=1 を同時に設定した場合、全パケット廃棄になります．



11-38

11.3.2.2 Ether タイプフィルタリング設定レジスタ(ETF)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ETF －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* ETF[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





ETF[7:0] == 0x00 の場合、Ether タイプによるフィルタリング機能は無効となり、全てのパケットが透過します．

ETF[7:0] != 0x00 の場合、以下のビット指定によるフィルタリング機能が有効となり、各条件の OR 条件のパケットが透過し、それ以外は廃

棄されます．

ETF[0] 説明

0 PET0 レジスタの内容と一致する Ether タイプパケットを透過させません．

1 PET0 レジスタの内容と一致する Ether タイプパケットを透過させます．

ETF[1] 説明



ETF[2] 説明



ETF[3] 説明



ETF[4] 説明



ETF[5] 説明



ETF[6] 説明



ETF[7] 説明



※注意事項

受信 PAUSE フレームリードイネーブルを有効にする場合は，PAUSE フレームの Ether タイプが Ether タイプフィルタリングを通過するよ

うに設定する必要があります．



11-39

（参考 1） Ether タイプによるフィルタリングの比較対象位置について

（参考 2） VLAN モード ON 時の VLAN-Tag 有り/無しの判断について

TPID(Tag Protocol Identifier） :0x81-00TCI(Tag Control Information）

本領域が、0x81-00のパケットをVLAN-Tag有りフレームと認識します。

Vlan-Tag

VLANタグ

TPID TCI2Byte2Byte

Ethernet2.0 MACフレームフォーマット

IEEE802.3 MACフレームフォーマット

Etherタイプによるフィルタリング時の比較対象位置

Ethernet2.0 MACフレームフォーマット

IEEE802.3 MACフレームフォーマット

Etherタイプによるフィルタリング時の比較対象位置

Etherタイプ設定xレジスタ（ETYPEx）に設定されたEtherタイプと上記比較対照位置のデータが一致したパケットのみ透過します。

なお、IEEE802.3MACフレームフォーマットの場合、本比較対照位置は、Length領域となっていますので、注意してください。

46-1500byte 4Byte4Byte 2Byte6Byte 6Byte

(DA)

送信元アドレス

(SA)

ﾌﾚｰﾑﾁｪｯｸｼｰｹﾝｽ

(DA) (SA) (L) (DATA) (FSC)

VLANタグ

(Vlan-Tag)

宛先アドレス送信元アドレス Length データ

(FSC)

6Byte 6Byte 2Byte 46-1500byte 4Byte

(Vlan-Tag)

4Byte

ﾌﾚｰﾑﾁｪｯｸｼｰｹﾝｽVLANタグ

6Byte 6Byte 2Byte

●VLANモード ONの場合

宛先アドレス送信元アドレスプロトコル型データ

宛先アドレス送信元アドレス Length

4Byte

(DA) (SA) (L) (DATA)

2Byte 46-1500byte

46-1500byte


(FSC)


(FSC)

4Byte

(DA) (SA) (TYPE) (DATA)

データ

6Byte 6Byte

プロトコル型

(TYPE)

宛先アドレス

(DATA)

データ

●VLANモード OFFの場合

(FCS)

(FCS)

(FCS)

(FCS)



11-40

11.3.2.3 透過 Ether タイプ設定 0 レジスタ(PET0)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET0 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET0[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





PET0 (ビット 15:0)

ETF レジスタの ETF[0]ビットが'1'の場合に透過させる Ether タイプを設定します．


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET1[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0









11-41


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET2[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0








31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET3[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0









11-42


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET4 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET4[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0








31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET5 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET5[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0









11-43


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET6 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET6[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0








31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PET7 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PET7[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0









11-44

11.3.2.11 ロングパケット閾値レジスタ（LPT）

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

LPT －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* LDS[11:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





ロングパケットの閾値をバイト単位で設定します．ロングパケット廃棄イネーブルのとき，ここで設定したサイズ超過のパケットは廃棄されま

す．

設定値には VLAN タグ，FCS のサイズも含まれます(プリアンブル,SFD 除く)．

また，0x000 を設定した場合は，閾値は 1600 バイトになります．

11.3.2.12 受信割込みレジスタ(RI)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RI －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* RPR

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





RPR==1 の反転論理を、rx_int 信号に出力します．

RPR==1 の場合、1 パケット分のデータとステータスが受信バッファに存在します．その状態で、本ビットを”1”として MPU に受信割込みを発

生します．受信バッファから 1 パケット分のデータとステータスのリード完了後、本ビットへの”0”ライトを行ない、受信割込みを解除して下さ

い．



11-45

11.3.2.13 受信パケット長レジスタ(RPL)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RPL －* －* －* －* －* －* －* －* －* －* RPMRN[5:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* PRBL[10:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





RPBL (ビット 10:0)

受信パケットバイト長．

受信パケット末尾に付加される 2 ワードのステータス情報は含みません．

RPBL[1:0]と、最終ワードの有効データの関係を以下に示します．

RPBL[1:0] 説明

00 最終ワードのビット[31:00]が有効データ．




RPMRN (ビット 5:0)

受信パケットデータとを 48 バイト単位でマルチリードする場合に必要となるマルチリード回数を示します．

受信パケット末尾に付加される 2 ワードのステータス情報を含みます．

(参考)受信バッファ内イメージ以下に、パケットデータ長が、(4n + 2)バイト(n は自然数)の場合の受信バッファ内イメージを示します．

ステータス 1、ステータス 2 の内容は 11.4.1.5 パケット受信の説明を参照ください。

VLAN タグは VLAN タグありのパケットで VFDL が１の場合に、パケット末尾につきます．

4 バイト

1ワード

パケットデータ


無効データ

ステータス 1

ステータス 2

VLAN タグ



11-46

11.3.2.15 パケット廃棄イネーブル設定レジスタ(PDE)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDE －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* CRCE

DE

DEDE CEDE LDE SDE －* －* －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





SDE (ビット 3)

ショートパケット廃棄をイネーブルにします．

LDE (ビット 4) ロングパケット廃棄をイネーブルにします．

※ディゼーブルの場合でも，受信バッファの容量以上のデータは廃棄されます．

CEDE (ビット 5) コードエラーパケット廃棄をイネーブルにします．

DEDE (ビット 6)

ドリブルエラーパケット廃棄をイネーブルにします． CRCEDE (ビット 7)

CRC エラーパケット廃棄をイネーブルにします．

11.3.2.16 パケット廃棄カウントレジスタ(PDC)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PDN[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





PDN (ビット 15:0)

各種エラー、フィルタリングによる廃棄パケット数の合計を示します．

リードするとクリアされます．



11-47

11.3.2.17 パケット廃棄カウント 0 レジスタ(PDC0)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDC0 CRCEDN[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DEDN[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





DEDN (ビット 15:0)

ドリブルエラーによる廃棄パケット数．

CRCEDN (ビット 31:16)

CRC エラーによる廃棄パケット数．

廃棄要因は重複する場合があるため、要因の合計と廃棄パケット数の合計は、必ずしも一致しません．

＊本レジスタは、リード＆クリア．


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDC1 CEDN[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

LDN[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





LDN (ビット 15:0)

ロングパケットによる廃棄パケット数．

CEDN (ビット 31:16)

コードエラーによる廃棄パケット数．





11-48


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDC2 SDN[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





SDN (ビット 31:16)

ショートパケットによる廃棄パケット数．




31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PDC3 ETDN[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

VLANDN[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





VLANDN (ビット 15:0)

VLAN タイプフィルタリングによる廃棄パケット数．

ETDN (ビット 31:16)

Ether タイプフィルタリングよる廃棄パケット数．





11-49

11.3.2.21 ahbb 初期化レジスタ(AHBBI)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

AHBBI －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* IFCINI INI

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





INI (ビット 0)

INI ビットに'1'をライトすると、ahbb ブロックが初期化されます．’1‘の間は, コア部のレジスタにはアクセスできません．

INI ビットに'0'をライトすると、ahbb ブロックの初期化が解除されます．

（初期化する場合はウェイトなしで０設定してかまいません）

IFINI (ビット 1)

IFINI ビットに'1'をライトすると、SYSTEM I/F ブロックが初期化されます．

IFINI ビットに'0'をライトすると、SYSTEM I/F ブロックの初期化が解除されます．

（初期化する場合はウェイトなしで０設定してかまいません）

ソフトリセットの種別

レジスタ MAC コア部 AHBB 部 I/F 部

MC SR ○ ○ ○

IFINI ○

INI ○



11-50

11.3.2.23 フロー制御設定レジスタ(FLC)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FLC －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* PFRD

EN

NPFR

EN

NPFAT

EN

－* PFRE

N

PFATE

N

PFMT

EN

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：MAC Base + 0x4100 アクセス：R/W アクセスサイズ：32 ビット【注意】



本レジスタは、フロー制御に関する各機能(送受信の PAUSE フレーム/PAUSE 解除フレーム)のイネーブル設定を行ないます．

受信フロー制御を行なう場合は，全二重モード/CRC 自動付加/PAD 自動付加が全てイネーブルである必要があります(MC レジスタ

の項，参照)．

受信フロー制御機能を使用の場合，PFMTEN と PFATEN を同時に有効にしないで下さい．

手動制御と自動制御の併用はサポートしていません．


PFMTEN (PAUSE フレーム手動送信イネーブル) (ビット 0)

イネーブルにすると、手動による PAUSE フレーム送信(PAUSE 解除フレーム含む)が可能となります．

手動による PAUSE フレームの送信は手動送信 PAUSE フレーム設定レジスタの項を参照して下さい．

PFATEN (PAUSE フレーム自動送信イネーブル) (ビット 1)

イネーブルにすると、PAUSE フレームが自動で送信が可能となります．

受信メモリバッファを監視しての空きが少なくなると、PAUSE フレームが送信されます．

PAUSE 解除フレームの自動送信を許可する場合も、イネーブルである必要があります．

受信フロー制御中にディゼーブルにすると、受信フロー制御を強制終了します．

PFREN (PAUSE フレーム受信イネーブル) (ビット 2)

イネーブルにすると、受信した PAUSE フレームに従って送信を中断します．

PAUSE 解除フレームの受信を許可する場合も、イネーブルである必要があります．

※注意事項

PFREN をディゼーブルにすると，HT2 レジスタの内容がイネーブル前の状態に戻ります．再度セットする際はご注意下さい．

規格では送信宛先 MAC アドレスが PAUSE フレームに予約されたマルチキャストアドレスまたは受信側ステーションアドレス

となっていますが，本ブロックでは PAUSE フレームに予約されたマルチキャストのみ対応しています．(送信の規格で

PAUSE フレームに予約されたマルチキャストしか許可されていないため，規格準拠の機器からユニキャストの PAUSE フレ

ームを受信することはありません．)

NPFATEN (PAUSE 解除フレーム自動送信イネーブル) (ビット 4)

PAUSE 解除フレームを自動送信する場合にイネーブルである必要があります．

本ビットは PFATEN(ビット 1)がイネーブルのとき有効です．

PAUSE 解除フレームの送信のみを自動で使用することはできません．

PFATEN NPFATEN PAUSE ﾌﾚｰﾑ自動送信 PAUSE 解除ﾌﾚｰﾑ自動送信

0 0

0 1 どちらも無効

1 0 無効

1 1 有効

有効

NPFREN (PAUSE 解除フレーム受信イネーブル) (ビット 5)

イネーブルにすると、受信した PAUSE 解除フレームにより送信を再開します．

本ビットはビット 2 がイネーブルのとき有効です．



11-51

PFRDEN (受信 PAUSE フレームリードイネーブル) (ビット 6)

イネーブルにすると、受信した PAUSE フレームを FIFO に残しソフトによるリードが可能となります．

ディゼーブルの場合、フロー制御処理後にパケットは廃棄されるため、フレーム内容の確認はできません．

この機能は，PAUSE(解除)フレームイネーブル機能と関係なく機能します．

但し，Ether タイプフィルタイングが有効の場合は，PAUSE フレームのプロトコルを透過するように設定する必要があります．



11-52

11.3.2.24 フロー制御ステータスレジスタ(FLCST)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

FLCST －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* PFOW －* －* －* RFCO

ES

RFCA

ES

RFCN

ES

－* TFLCS ARFLC

S

MRFL

CS

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




本レジスタは送受信のフロー制御の状態を示します．

ビット 0-2 は現在のフロー制御状態，ビット 4-6 は自動受信フロー制御の終了ステータス，ビット 10-11 は PAUSE フレーム送信キャンセル

等のステータスを示す．自動受信フロー制御の終了ステータスは各ビットが排他で終了時いずれか１つが 1 になります．


MRFLCS (手動受信フロー制御ステータス) (ビット 0)

手動による受信フロー制御の状態を示します．手動フロー制御中のとき，1 になります．

手動フロー制御の開始・終了条件

開始：手動 PAUSE フレームの送信を要求したとき

終了：手動 PAUSE フレーム送信完了から(中断時間－マージン時間)経過したとき

or 手動 PAUSE 解除フレームの送信を要求したとき

ARFLCS (自動受信フロー制御ステータス) (ビット 1)

自動受信フロー制御の状態を示します．自動受信フロー制御中のとき，1 になります．

自動フロー制御の開始・終了条件

開始：受信バッファが 2 面ともデータが入った状態のとき

終了：受信バッファが 2 面とも空になったとき

or 自動 PAUSE フレーム送信イネーブルがディゼーブルになったとき

or 自動 PAUSE フレーム送信回数が設定値に達したとき

TFLCS (送信フロー制御ステータス) (ビット 2)

送信フロー制御の状態を示します．送信フロー制御中のとき，1 になります．

RFCNES (自動受信フロー制御終了ステータス) (ビット 4)

自動受信フロー制御が正常終了したとき，1 になります．

本ビットは、自動フロー制御開始時及び本レジスタへのリードアクセス時にクリアされます．

RFCAES(自動受信フロー制御中断ステータス) (ビット 5)

自動受信フロー制御中に PAUSE フレーム自動送信イネーブルをディゼーブルにして強制終了したとき，1 になります．

本ビットは、自動フロー制御開始時及び本レジスタへのリードアクセス時にクリアされます．

RFCOES (自動受信フロー制御回数超過終了ステータス) (ビット 6)

自動受信フロー制御中に PAUSE フレーム送信回数超過割込みにより終了したとき，1 になります．

再度，フロー制御を有効にする場合は，FLC レジスタの PFATEN を一度ディアサートする必要があります．

本ビットは、本レジスタへのリードアクセス時にクリアされます．

PFOW (PAUSE フレーム送信オーバーライト) (ビット 10)

手動 PAUSE フレーム要求後、手動 PAUSE フレームの要求により前者が破棄された場合に 1 になります．

割込み要因ステータスレジスタ(INTST)の PAUSE フレームキャンセル割込み(PFCN)がアサートされます．

本ビットは、本レジスタへのリードアクセス時にクリアされます．



11-53

11.3.2.25 手動送信 PAUSE フレーム設定レジスタ(MTPF)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

MTPF －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

MTPFTIM[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




本レジスタは手動で PAUSE フレームを送信する際の設定と送信を行ないます．


MTPFTIM (手動送信 PAUSE フレーム・中断時間設定) (ビット 15 : 0)

中断時間を設定すると，PAUSE フレームが送信されます．

設定値 * 512 bit 時間が中断時間となります．

0x0000 をライトすると PAUSE 解除フレームが送信されます．

※注意事項

PIO フレーム送信中(SENDPIO が 1 の間)に，本ビットへライトアクセスを行なった場合，動作保証致しません．

11.3.2.26 自動送信 PAUSE フレーム設定レジスタ(ATPF)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ATPF －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

ATPFTIM[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：MAC Base + 0x410c アクセス：R/W アクセスサイズ：32 ビット【注意】



本レジスタは自動で PAUSE フレームを送信する場合の設定をします．

ここではフレーム内パラメータである中断時間を設定します．


ATPFTIM (自動送信 PAUSE フレーム・中断時間設定) (ビット 15 : 0)

自動で PAUSE フレームを送信する場合に要求する送信中断時間を設定します．

0x0000 を設定した場合，PAUSE フレームは自動送信されません．

自動受信フロー制御中(自動送信イネーブル時)に設定値は変更しないで下さい．



11-54

11.3.2.27 PAUSE フレーム送信回数設定レジスタ(PFTNUM)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PFTNUM PFRTRYM[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PFNUM[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




本レジスタは自動で PAUSE フレームを送信する際の再送回数と再送間隔に関係するパラメータを設定をします．


PFNUM (PAUSE フレーム送信回数設定) (ビット 15 : 0)

PAUSE フレームの自動送信回数を設定します．手動の PAUSE フレームには影響しません．

送信回数が設定値に達すると，PAUSE フレーム自動送信超過割込みを発生します．

0x0000 を設定した場合は，無制限となります．

※注意事項

設定回数を超えないように設定して下さい．設定回数を超えた後は受信フロー制御が解除されます．

自動受信フロー制御中は変更しないで下さい． PFRTRYM(PAUSE フレーム再送間隔設定) (ビット 31 : 16)

PAUSE フレームの中断時間と再送間隔とのマージンを 0x0000~0xFFFF の間で設定します．

PAUSE フレーム再送間隔＝中断時間－マージン(本フィールドの設定値) により再送間隔が決定します．

よって、中断時間よりも長い時間を設定しないで下さい．設定した場合は、動作保証されません．

また，受信フロー制御中は変更しないで下さい．



11-55

11.3.2.29 PAUSE フレーム送信ステータスレジスタ(PFTXST)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PFTXST －* －* －* －* SE LO TD LC XD XC UR HU －* BC MC CE

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

CC[3:0] CL TBC[10:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：MAC Base + 0x4118 アクセス：R アクセスサイズ：32 ビット【注意】



[ビットの説明] TBC （ビット 10:0）

送信バイトカウント(Transmit Byte Count)．送信パケットの総バイト数がセットされます．（FCS も含まれます）．

CL （ビット 11）レイトコリジョン．半二重モードの機能のため，通常セットされることはありません．

CC （ビット 15:12）コリジョンカウント(Collision Count)．半二重モードの機能のため，通常セットされることはありません．

CE （ビット 16） CRC エラー．MC レジスタの CRC 自動付加をイネーブルにするため，通常セットされることはありません．

MC （ビット 17）マルチキャスト．PAUSE フレームがマルチキャストなので，正常送信後は１がセットされます．

BC （ビット 18）ブロードキャスト．PAUSE フレームがマルチキャストなので，通常セットされることはありません．


ヒュージサイズアボート．HUGE パケットはイネーブル固定で，PAUSE フレームのサイズは 64 バイトなので通常セットされることはありません．


アンダーランアボート．送信 FIFO がアンダーランし、アボートした場合にセットされます．


コリジョン再送アボート．半二重モードの機能のため，通常セットされることはありません．


送信を開始しようとして、他のキャリアがなくなるのを待っている状態が 6250 バイト時間経過して送信アボートした場合にセットされます．


レイトコリジョンアボート．半二重モードの機能のため，通常セットされることはありません． TD （ビット 25）

送信パケットが送信成功した場合にセットされます．通常は１がセットされます． LO （ビット 26）

キャリアセンスがアサートされなかった場合、あるいは、送信中にディアサートした場合にセットされます．半二重モードの機能のため，通常セットされることはありません．

SE （ビット 27） SQE 試験エラー．半二重モードの機能のため，通常セットされることはありません．

（解説）このレジスタで MAC 転送完了後、フロー制御部がＭＡＣレジスタから読み出して一時的に保持するレジスタです．リードクリアします．



11-56

11.3.2.30 PAUSE フレーム送信ステータスマスクレジスタ(PFSMSK)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PFSMSK －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* SE LO TD LC XD XC UR HU CE

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0






このビットを 1 にすることで、CRC エラーによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、過大パケットアボートによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、アンダーランアボートによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、過大コリジョンアボートによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、xdef アボートによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、レイトコリジョンアボートによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、送信完了時による PAUSE フレーム送信エラー割込み通知をマスクします．

通常”1”として下さい．


このビットを 1 にすることで、ロスオブキャリアセンスによる PAUSE フレーム送信エラー割込み通知をマスクします．


このビットを 1 にすることで、SQE 試験エラーによる PAUSE フレーム送信エラー割込み通知をマスクします．

（解説）

このレジスタは送信エラー通知のマスクレジスタ(TD を除く)です．通常エラーと見なされないビットに対してもエラーとして SYSTEM I/F 部割込み制御に通知します．



11-57

11.3.2.31 PAUSE フレーム送信割込みステータスレジスタ(PFSIST)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

PFSIST －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* TXER

R

－* JAB －* STATU

S

TXDR

DY

－* RXDR

DY

－*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0






受信割込み．

受信 FIFO のスタック数が FIFO バスインタフェースコンフィグレーションレジスタ(FBIC)の閾値以上のときにアサートされます．

本レジスタにおいては意味ありません．


送信割込み．

送信 FIFO に空きがある場合に”1”がセットされます．本レジスタにおいては意味ありません．


ステータス割込み．ステータスのスタック数がステータスペンディングスレッショルド（SPT）

に設定した閾値以上になったときにアサートされます．

受信フロー制御機能有効時は，SPT の TX フィールドの閾値は”1”固定です．


JAB 割込み．jabber により送信停止した際にアサートされます．

JAB は PC レジスタの NEJAB がイネーブルになっていないとアサートされません．

半二重モードの機能のため，本レジスタにおいて意味ありません．


送信エラー．パケット送信時に macinf レジスタのポートリンクがセットされないか、TXDRDY がアサートされない状態で、送信 FIFO にデ

ータを書き込んだときにアサートされます．

【解説】

ＭＡＣの送信完了後、ＭＡＣの割込みレジスタを読み出し、一時的に保持するレジスタです．

リードクリアします．

また、割込み要因イネーブルレジスタ(IREN)をイネーブル、割込み通知マスクレジスタ(IRM)をノンマスクに設定しなければ、CPU へは割込

みはアサートされません．



11-58

11.3.2.32 PIO フレーム送信要求レジスタ(SNDPIO)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SNDPIO －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* SNDPI

O

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





SNDPIO （ビット 0）

PIO フレーム送信要求

CPU がフレームを送信するときに、このビットを１にして、フロー制御部へ通知します．

また、送信完了時はこのビットに０をライトして下さい．

【解説】

このビットに１が書き込まれるとフロー制御部が、送信フロー制御または PAUSE フレーム送信中でないときに、PIO フレーム送信許可割り

込みをあげます．また、PIO による送信中に、PAUSE フレームの送信要求や送信フロー制御要求が来た場合、このビットに０が書き込まれ

ると、フロー制御に入ります．

フロー制御を未使用のときは，従来通りのパケット送信方法で問題ありません．



11-59

11.3.2.35 割込み要因ステータスレジスタ(INTST)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

INTST －* －* －* －* －* －* －* LINK －* PFBLK PFER PFCN PIOFS PFOV AFCS PFRV

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





各ビット’1’をライトすることで０にクリアされます．

PFRV（ビット 16）

PAUSE フレーム受信割込みステータス．

PAUSE フレームを検出した場合に１になります．

AFCS（ビット 17）

自動受信フロー制御割込みステータス．

自動受信フロー制御の開始または終了の場合に１になります．自動受信フロー制御状態は FLCST レジスタで確認して下さい．

PFOV（ビット 18）

PAUSE フレーム送信超過割込みステータス．

PFNUM レジスタの PFNUM フィールドで設定した回数に達した場合に１になります．

PIOFS（ビット 19）

PIO 送信許可割込みステータス．

SNDPIO レジスタにて PIO 送信要求した状態で送信可能となった場合に１になります．

PFCN（ビット 20）

PAUSE フレームキャンセル割込みステータス．

PAUSE フレーム送信要求中に新たな送信要求により前者がキャンセルされた場合に１になります．

PFER（ビット 21）

PAUSE フレーム送信ステータスエラー割込みステータス．

PAUSE フレーム送信タイムオーバーエラーの場合に１になります．

PFBLK（ビット 22）

PAUSE フレーム送信完了割込みステータス．

ＰＡＵＳＥフレームが送信完了の場合に１になります．

LINK（ビット 24）

PHY の LINK 信号変化による割込みステータス．

PHY の LINK 信号の変化を検出した場合に１になります．

（解説）

各割込み要因ビットは１を書き込むことで、０クリアされる．

割込みステータス、割込みイネーブル、割込みマスクの関係は下図の通りである．



11-60

割込み要因ステータスレジスタ

割込み要因マスクレジスタ

各モジュールからの割込み信号

macintn

割込み要因イネーブルレジスタ



11-61

11.3.2.36 割込み要因イネーブルスレジスタ(INTEN)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

INTEN －* －* －* －* －* －* －* LINK －* PFBLK PFER PFCN PIOFS PFOV AFCS PFRV

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





各ビット”1”に設定すると有効になります．


PAUSE フレーム受信割込み要因をイネーブルにします．


自動受信フロー制御割込み要因をイネーブルにします．


PAUSE フレーム送信超過割込み要因をイネーブルにします．


PIO 送信許可割込み要因をイネーブルにします．


PAUSE フレームキャンセル割込み要因をイネーブルにします．


PAUSE フレーム送信ステータスエラー割込み要因をイネーブルにします．


ＰＡＵＳＥフレーム送信完了割込み要因をイネーブルにします．


PHY の LINK 信号変化による割込み要因をイネーブルにします．



11-62

11.3.2.37 割込み要因マスクレジスタ(INTMSK)

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

INTMSK －* －* －* －* －* －* －* LINK －* PFBLK PFER PFCN PIOFS PFOV AFCS PFRV

リセット時 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

0 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1





各ビット 1 に設定すると有効になります．


PAUSE フレーム受信割込み通知をマスクします．


自動受信フロー制御割込み通知をマスクします．


PAUSE フレーム送信超過割込み通知をマスクします．


PIO 送信許可割込み通知をマスクします．


PAUSE フレームキャンセル割込み通知をマスクします．


PAUSE フレーム送信ステータスエラー割込み通知をマスクします．


ＰＡＵＳＥフレーム送信完了割込み通知をマスクします．


PHY の LINK 信号変化による割込み通知をマスクします．



11-63

11.4 動作説明

11.4.1 MAC 動作

11.4.1.1 初期設定

図 11-5に、初期設定フローを示します．

PHY の設定 (1)

共通レジスタの設定 (2)

個別レジスタの設定 (3)

ポートリンクの設定 (4)

割り込みの設定 (5)

電源投入(*1

設定終了

ポートリセット JAB リセット

図 11-5 初期設定フロー

初期設定を行なう要因としては、電源投入時、ポートリセット、JAB リセットがあります．

この 3 つ要因が発生したときは、初期設定を必要とします．

*1)MAC と PHY の電源投入順序に相関はありませんが，電源投入後にリセットを行なって下さい．

ここでは、初期設定の一例を説明します．

電源投入時は、ハードリセットが入りすべてが初期状態であるため、初期設定として

(1) PHY の設定

(2) 共通レジスタの設定

(3) 個別レジスタの設定

(4) ポートリンクの設定

(5) 割込みの設定

を、行なう必要があります．

また、MAC コンフィグレーションレジスタ（MC）によるポートリセット、PCS コンフィグレーションレジスタ（PC）による JAB リセット時

は、PHY のリセットは行なわないので、初期設定として(2)～(5)を行なう必要があります．

以下に各設定について説明します．



11-64

(1) PHY 設定例

図 11-6に PHY 設定フローを示します．

① PHY アドレス／レジスタアドレスの設定

PHY の設定

③ 通信能力の設定

② オートネゴシエーション

未完了

完了

④ オートネゴシエーション

完了

未完了

⑤ リンク

成立

不成立

PHY の設定終了

図 11-6 PHY 設定フロー

①PHY アドレス／レジスタアドレスの設定

PHY アドレスと、PHY の状態レジスタのアドレスを、MIIM アドレスレジスタ（MADR）に設定します．

②オートネゴシエーション完了の確認

オートネゴシエーションが完了していることを、PHY の状態レジスタで確認します．

状態レジスタのリードは、MIIM コマンドレジスタ（MCMD）に 0x00000001 を書き込み、MIIM インディケートレジスタ（MIND）

が 0x00000000 になっていることを確認し、MIIM リードデータレジスタ（MRDD）をリードします．

ここで、オートネゴシエーションが完了している場合は、⑤の処理を行ないます．

③通信能力の設定

PHY に設定できる通信能力の最大値（100Mbps、全二重）を設定します．

MIIM アドレスレジスタのレジスタアドレスに、PHY の制御レジスタのアドレスを設定し、MIIM ライトデータレジスタ（MWTD）

に設定を書き込みます．

MIIM インディケートレジスタ（MIND）が 0x00000000 になっていることを確認し、設定完了です．

④オートネゴシエーション完了の確認

オートネゴシエーションが完了していることを、PHY の状態レジスタで確認します．

状態レジスタのリードは、MIIM コマンドレジスタ（MCMD）に 0x00000001 を書き込み、MIIM インディケートレジスタ（MIND）

が 0x00000000 になっていることを確認し、MIIM リードデータレジスタ（MRDD）をリードします．

ここで、オートネゴシエーションが完了している場合は、⑤の処理を行ないます．

⑤リンク成立の確認

④または、②でリードした状態レジスタで、リンクが成立していることを確認します．

リンクが不成立の場合は、リンクが成立するまで待ちます．

リンクが成立することで、PHY の設定は完了します．

PHY の通信能力をマニュアルで設定する方法は、PHY のコマンドレジスタのオートネゴシエーション機能をディセーブルに

し、通信能力を設定します．



11-65

(2) 共通レジスタの設定例

図 11-7に共通レジスタ設定フローを示します．

① 割り込み要因イネーブルレジスタ（IREN）

共通レジスタの設定

共通レジスタの設定終了

② FIFO バスインタフェースコンフィグレーションレジスタ（FBIC）

③ ステータスペンディングスレッショルドレジスタ（SPT）

図 11-7 共通レジスタ設定フロー

①割込み要因イネーブルレジスタ（IREN）

・TXERR:1(送信エラー：送信エラーの割込み要因をイネーブル)

・STATUS:1(ステータス割込み：ステータスの割込み要因をイネーブル)

・TXDRDY:1(送信割込み：送信割込み要因をイネーブル)

・RXDRDY:1(受信割込み：受信割込み要因をイネーブル)

②FIFO バスインタフェースレジスタ（FBIC）

・TX_MODE:1

・RXST_APND:1(受信ステータス付加)

③ステータスペンディングスレッショルドレジスタ（SPT）

・TX[1:0]:0x1(送信ステータススタック数)

・RX[1:0]:0x0(受信ステータススタック数)



11-66

(3) 個別レジスタの設定例

図 11-8に個別レジスタ設定設定フローを示します．

① MAC コンフィグレーションレジスタ（MC）

個別レジスタの設定

個別レジスタの設定終了

② PCS コンフィグレーションレジスタ（PC）

③ インターパケットギャップ１レジスタ（IPGT）

④ インターパケットギャップ２レジスタ（IPGR）

⑤ ノーマルコリジョンウィンドウレジスタ（CLRT）

⑥ ジャバカウンタレジスタ（JBCT）

⑦ ロスオブキャリアカウンタレジスタ（DTLC）

⑧ アドレスフィルタレジスタ（ADFL）

⑨ ｽﾃｰｼｮﾝｱﾄﾞﾚｽレジスタ（SA1,SA2,SA3,SB1,SB2,SB3）

⑩ ハッシュテーブル 1～4（HT1～HT4）

⑪ 送信ステータス通知イネーブルレジスタ（TXSTEN）

⑫ ステーションアドレスロジックレジスタ（STL）

図 11-8 個別レジスタ設定フロー



11-67

①MAC コンフィグレーションレジスタ（MC）

・LPBK:0(ループバックなし）

・NB：0(Backoff 許可）

・LCR:0(レイトコリジョンリトライトライなし）

・CRCEN:1(CRC イネーブル）

・PADEN:1(PAD イネーブル)

・DUP:(全二重イネーブル．PHY の設定による．)

・HGEN:1(ヒュージイネーブル）

②PCS コンフィグレーションレジスタ（PC）

・JRST:0(ジャバリセットなし)

・MGTCL:1(MII マネージメントクロック 40 分周）

・ENLAB:0(JAB 検出なし）

③インターパケットギャップ１レジスタ（IPGT）

・IPGT[6:0]:0x17(Back-to-Back インターパケットギャップ：96 ビット時間）

④インターパケットギャップ２レジスタ（IPGR）

・IPGR1[6:0]:0x0e(インターパケットギャップ１：32 ビット時間）

・IPGR2[6:0]:0x17(インターパケットギャップ２：96 ビット時間）

⑤ノーマルコリジョンウィンドウレジスタ（CLRT）

・LC[5:0]:0x37(コリジョンウィンドウ：64 バイト）

・MRA[3:0]:0xf(再送回数、15 回)

⑥ジャバカウンタ（JBCT）

・JBCT[15:0]:0xc34f(ジャバ送出時間：20ms）

⑦ロスオブキャリアカウンタレジスタ（DTLC）

・DTLC[8:0]:0x00f(キャリア検出時間：64 バイト時間）

⑧アドレスフィルタレジスタ（ADFL）

受信するパケットの種類により下記の表 11-6のように設定します．

表 11-6 アドレスフィルタリングレジスタ値受信可能パケット

PRMS

(プロミスキャ

スモード)

AM

(マルチキャ

スト許可モー

ド)

AQM

(制限付きマ

ルチキャスト

許可モード)

AB

(ブロードキャ

スト許可モー

ド)

ユニキャストマルチキャス

ト

ブロードキャ

スト

自アドレス以

外

設定値

0 0 0 0 ○ - - - 0x00000000

0 0 0 1 ○ - ○ - 0x00000001

0 0 1 0 ○ ○ - - 0x00000002

0 0 1 1 ○ ○ ○ - 0x00000003

0 1 0 0 ○ △ ○ - 0x00000004

0 1 0 1 ○ △ ○ - 0x00000005

0 1 1 0 ○ △ ○ - 0x00000006

0 1 1 1 ○ △ ○ - 0x00000007

1 - - - ○ ○ ○ ○ 0x00000008

マルチキャスト許可：MAC アドレスの先頭ビットが”1”の場合、ハッシュテーブルを参照せずに受信します．

ブロードキャストパケットも受信します．

制限付きマルチキャスト許可：MAC アドレスの先頭ビットが”1”の場合、ハッシュテーブルを参照して対応するビット

がセットされている場合に受信します．

△：ハッシュテーブルを参照しないので、すべてのマルチキャストパケットを受信します．

⑨ステーションアドレスレジスタ（SA1,SA2,SA3,SB1,SB2,SB3）

ユニキャストパケットを受信するために、自アドレスを設定します．

⑩ハッシュテーブル 1～4（HT1,HT2,HT3,HT4）

マルチキャストパケットを受信するときに設定します．

⑪送信ステータス通知イネーブルレジスタ（TXSTEN）

送信ステータスとして、レジスタに格納するステータスを選択します．

次のステータスビットについて、イネーブルにした状態をステータスとして送信ステータスに格納します．

・CE：CRC エラー発生を送信ステータスに格納

・HU：過大パケットアボート発生を送信ステータスに格納

・UR：アンダーランアボート発生を送信ステータスに格納



11-68

・XC：過大コリジョンアボート発生を送信ステータスに格納

・XD：XDEF アボート発生を送信ステータスに格納

・LC：レイトコリジョンアボート発生を送信ステータスに格納

・TD：送信完了を送信ステータスに格納

・LO：ロスオブキャリアセンスエラー発生を送信ステータスに格納

・SE：SQE 試験エラー発生を送信ステータスに格納

⑫ステーションアドレスロジック（STL）

・ITXA:1(自動ソースアドレス挿入イネーブル：イネーブル）

・RXEN:1(受信パケットイネーブル：イネーブル）

（注）自動ソースアドレス挿入を使うためには、ステーションアドレスレジスタにソースアドレスが設定してあることが必要で

す．



11-69

11.4.1.2 パケット送信

図 11-9にパケット送信(通常)フローを示します．

パケットの送信

パケットの送信終了

② 送信 FIFO 制御レジスタ(TFCD_REG)設定

④ 送信 FIFO データレジスタ(TFLD_REG)ライト

⑦ 送信ステータス確認

① 送信 FIFO の空きを確認

あり

③ 送信 FIFO の空きを確認

あり

⑤ 全パケットデータ書込み完了確認

完了

未完了

⑥ 送信ステータス割込み確認

あり

なし

なし

なし

図 11-9 パケット送信(通常)フロー



11-70

パケット送信するには、送信 FIFO 制御レジスタに制御データを設定し、その後、送信 FIFO データレジスタにパケットデータ

を書き込むことで、パケットは送信されます．

正常に送信されたかどうかを確認するには、送信ステータスレジスタの内容を確認することにより可能です．

以下に詳細を説明します．

①送信 FIFO の空きを確認

割込み要因イネーブルレジスタ（IREN）で、送信割込み（TXDRDY）をイネーブルに、割込み通知マスクレジスタ（IRM）で、

送信割込み（TXDRDY）をマスク解除に設定することで、送信 FIFO に 1 バイトでも空きがあれば割込みが発生します．

このときに、割込みステータスレジスタ（IRST）の送信割込み（TXDRDY）が'1'になっていることを確認します．

送信割込み（TXDRDY）が'0'の場合は、送信 FIFO に空きがないので、パケットを送信してはなりません．

②送信 FIFO 制御レジスタ（TFCD_REG）設定

送信制御データとして、送信パケットのバイト長(PS[11:0])、パケットスタートワード(TSOF)を、送信 FIFO 制御レジスタ

（TFCD_REG）にライトします．

③送信 FIFO の空きを確認

①と同様に送信 FIFO の空きを確認します．

④送信 FIFO データレジスタ（TFLD_REG)ライト

送信するパケットデータを、送信 FIFO データレジスタ（TFLD_REG)にライトします．

この操作で、送信 FIFO にデータがライトされます．

⑤全パケットデータ書込み完了確認

全パケットデータが書き込み完了していなければ、③からを繰り返します．

⑥送信ステータス割込み確認

割込み要因イネーブルレジスタ(IREN)で、ステータス（STATUS）をイネーブルに、割込み通知マスクレジスタ(IRM)で、ス

テータス（STATUS）をマスク解除に設定し、かつ、送信ステータス通知イネーブルレジスタ（TXSTEN)で、送信完了（TD）

をイネーブルに、ステータスペンディングスレッショルドレジスタ（SPT）を設定しておくと、パケット送信が正常に終了したと

きに割込みが発生するので、割込みステータスレジスタ(IRST)でステータス（STATUS）の割込みが発生していることを確

認します．

さらに、ステータスペンディングレジスタ（SP）を読み込み、送信ステータス未読数(TX[1:0])をチェックし、送信ステータス

未読数(TX[1:0])が'0'であれば、送信ステータス割込みが発生していないので、送信ステータス割込みが発生するまで待

ちます．

以下に処理をまとめます．

・割込みの発生

・割込みステータスレジスタ(IRST)で、ステータス（STATUS）が'1'であることを確認

・ステータスペンディングレジスタ(SP)で、送信ステータス未読数(TX[1:0])を確認

⑦送信ステータス確認

送信ステータスレジスタ（TRSD）をリードし、正常送信（TD）が'1'であれば正常に送信が完了しています．

また、その他のビットが'1'のときは、対応した処理（再送など）を行ないます．



11-71

11.4.1.3 送信エラー処理

割込みステータスレジスタ（IRST）の送信割込み（TXDRDY）が'0'（送信 FIFO に空きなし）か、macinf レジスタ

(MACINF_REG)のリンク(LINK)が'0'（オフ）の状態でパケット送信（TFCD_REG、TFLD_REG へのライト）を行なうと、送信エラ

ーとなり、送信エラー割込みを発生します．

送信エラーは割込みステータスレジスタ（IRST）をリードするまでエラー状態を保持して割込みを上げ続けます．

また、送信 FIFO にはエラー以前のデータが保持されているので、図 11-10の2 通りの方法で送信 FIFO を修復できます．

送信エラーの発生

パケットの送信中断

② 送信 FIFO クリア

① 送信 FIFO クリア

あり

なし

③ 連続送出

パケットの送信終了

図 11-10 送信エラー処理フロー

・送信 FIFO のクリア

送信 FIFO 内に存在するデータをクリアします．

クリアするためには、macinf レジスタ(MACINF_REG)の送信 FIFO クリア（BCLR）に'1'をライトします．

これにより、送信 FIFO 内のデータを CRC エラーパケットとして送出することで、送信 FIFO をクリアします．

このとき、送信ステータス割込みで CRC エラーが発生します．

・連続送出

送信 FIFO 内に存在するデータに引き続きデータを書き込み、正常パケットとして送出します．

送出するには、送信エラーが発生したときの送信 FIFO データレジスタ(TFLD_REG)に書き込んだデータから、再び書き込

むことで正常に送出します．



11-72

11.4.1.4 パケット受信

図 11-11にパケット受信フローを示します．

図 11-11 パケット受信フロー

[説明]

①受信割込み

受信割込み信号(rx_int)がアサートされた場合、②以降の処理を行なって下さい．

②受信パケット長確認

受信パケット長レジスタ(RPL)をリードし、受信パケット長を確認して下さい．

③受信パケットデータリード

上記で確認した情報を元に、1 パケット分の受信データをリードして下さい．

受信パケットはアドレス 0x7000_6000 から始まる受信バッファに格納されています．

なお、1 パケット分の受信データリードに続き、2 ワード分の受信ステータスデータ（※）もリードして下さい．

（※）付加される受信スタータス情報は次ページを参照ください。

④受信割込みクリア

受信パケットデータリードが完了したら、受信割込みレジスタ(RI)の RPR ビットに'0'をライトして割込みをクリアして下さい．

パケット受信処理開始

受信割込みなし

①

あり

受信パケット長確認②

③

④

パケット受信処理終了

受信パケットデータリード

受信割込みクリア



11-73

(参考)受信バッファ内イメージ以下に、パケットデータ長が、(4n + 2)バイト(n は自然数)の場合の受信バッファ内イメージを示します．

ステータス 1、ステータス 2 の内容は下記の説明を参照ください。

VLAN タグは VLAN タグありのパケットで VFDL が１の場合に、パケット末尾につきます．

■受信ステータス情報 1(RXST1)・・・1 ワード目

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RXST1 RXDP OFTR TD OA OD OT FL SP SF －* －* CA RX RC BC MC

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

CE DR CO LO SH RXBC[10:0]


RXBC （ビット 10:0）

FCS を含む受信パケット長（バイト数：プリアンブルと SFD 除く）がセットされます．

SH （ビット 11）

受信パケットのプリアンブル、SFD は正常であるが、受信パケット長が 64 バイト未満の場合セットされます． LO （ビット 12）

受信パケットのプリアンブル、SFD は正常であるが、受信パケット長が 1518 バイト以上の場合セットされます．

CO （ビット 13）

RXDV がアサートされている間に、ＲＸＥＲがアサートされた場合セットされます．

DR （ビット 14）

受信パケットのプリアンブル、SFD は正常であるが、オクテットエラー（バイト単位のパケット長でない）の場合セットされます．


受信パケットのプリアンブル、SFD は正常であるが、CRC エラーの場合セットされます．

MC （ビット 16）

マルチキャストの受信パケットが正しく受信したときにセットされます．

BC （ビット 17）

ブロードキャストの受信パケットが正しく受信したときにセットされます．

RC （ビット 18）

受信パケットが正しく受信されたときにセットされます．

RX （ビット 19）

RXDV がアサートされたにも関わらず、SFD の検出の前に RXDV がディアサートされた場合、セットされます．

4 バイト

1ワード



無効データ

ステータス 1

ステータス 2

VLAN タグ



11-74

CA （ビット 20）

PHY がキャリアを検出したにも関わらず、RXER がアサートされ、RXDV のアサートを妨げたことにより、バリッドシンボルが受信できなか

った場合セットされます．

SF （ビット 23）

受信ステータススタックが一杯でステータスを書き込めなかった場合セットされます．

SP （ビット 24）

受信パケットが、64 バイト未満のショートパケットによりリジェクトされた場合セットされます．

FL （ビット 25）

アドレスフィルタレジスタ(ADFL)の設定によるパケットフィルタリングにより受信パケットがリジェクトされた場合セットされます．

OT （ビット 26）

受信 FIFO のオーバーフローにより、受信パケットが FIFO に書き込めなかった場合セットされます．

OD （ビット 27）

オーバーフローによるパケット欠落の場合で、ステータスレジスタにステータスが書き込めた場合セットされます．

OA （ビット 28）

オーバーフローによるパケット欠落の場合で、ステータスレジスタにもステータスが書き込めなかった場合セットされます．


オーバーフローによるパケット欠落の場合セットされます．

OFTR （ビット 30）

受信 FIFO のオーバーフローにより、受信パケットが FIFO に書き込めなかった場合セットされます．

RSDP （ビット 31）

受信パケットのドロップ総数が 1 以上の場合セットされます．

■受信ステータス情報 2(RXST2)・・・2 ワード目

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

RXST2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* VLTL CRCE

D

DED CED LD SD －* ETD VLAN

D


VLAND (ビット 0)

VLAN タイプフィルタリングにより廃棄されたパケットがある場合、'1'がセットされます．

ETD (ビット 1) Ether タイプフィルタリングにより廃棄されたパケットがある場合、'1'がセットされます．

SD (ビット 3) ショートパケットにより廃棄されたパケットがある場合、'1'がセットされます．

ショートパケット定義：VLAN タグなしの場合、64 バイト未満のバケット．VLAN タグありの場合、68 バイト未満のバケット．

LD (ビット 4) ロングパケットにより廃棄されたパケットがある場合、'1'がセットされます．

ロングパケット定義：LDS で設定された値より大きい、または、パケット長が 2041 以上の場合

CED (ビット 5) コードエラーより廃棄されたパケットがある場合、'1'がセットされます．

DED (ビット 6) ドリブルエラーより廃棄されたパケットがある場合、'1'がセットされます．

CRCED (ビット 7) CRC エラーより廃棄されたパケットがある場合、'1'がセットされます．

VLTL (ビット) VLAN タグがパケットの末尾に追加される場合、'1'がセットされます．



11-75

11.4.1.5 JAB 発生時の処理

ジャバは、規格以下のパケットサイズを正常に送信する場合には発生しません．

したがって、ジャバが発生するケースとして、MAC 自身がハード的に動作不安定（誤動作）している可能性がもっとも高いで

す．

この場合、JAB リセットを行うことが最良の手段です．

ポートリセットをかけても良いが、ポートリセットではジャバ状態がリセットされ、ジャバタイマまでもがリセットされます．

そのため、リセット直後からパケット送出可能状態になってしまい、ファームでタイマをもつ必要があります．

しかし、JAB リセットはリセットとしては、ポートリセットと同じであるが、ジャバ状態を保持しており、ジャバ状態がクリアされてか

ら、JAB リセットは自律で解除されます．

したがって、ファームでこのタイマをもつ必要がありません．

ジャバになった場合、PCSコンフィグレーションレジスタ（PC）のJABリセットを'1'に設定することで、JABリセットがかかります．

このビットを監視し、'0'になることで JAB リセットが解除されたことになります．

その後は、レジスタの初期設定を行ないます．



11-76

11.4.2 フロー制御

11.4.2.1 PAUSE フレームの手動送信

PAUSE フレーム手動送信イネーブルを”1”にします．手動送信 PAUSE フレーム設定の中断時間パラメータを設定(0-65535)すると、その中断時間で PAUSE フレームが送信されま

す． *通常フレーム送信中(送信 FIFO へライト後送信完了する間の状態にある)の場合，PAUSE フレームは現在送信中のフレーム

の後に送信されます． *手動 PAUSE フレーム送信要求(手動送信 PAUSE フレーム設定レジスタに中断時間をライト)後，送信が完了すると，ハードが

中断時間をカウントします． *自動受信フロー制御との併用はできませんので、注意して下さい．

表 11-7 PAUSE フレーム手動送信時のレジスタ設定条件名前シンボル値

PAUSE フレーム手動送信イネーブル PFMTEN 0x1 手動送信 PAUSE フレーム設定 MTPF 0x0000-0xFFFF

11.4.2.2 PAUSE フレームの自動送信

PAUSE フレーム自動送信イネーブルを１にセットすると，フロー制御開始しきい値（バッファフル：バッファが２面ともデータありの状

態）に達したとき自動受信フロー制御に入ります．自動受信フロー制御状態は，以下の３つのとき終了します．

(a)フロー制御終了しきい値(バッファ空：バッファが２面とも空の状態)に達したとき (b)PAUSE フレーム自動送信イネーブルを０にセットしたとき (c)PAUSE フレームの送信回数が，設定した上限に達したとき

フロー制御開始と同時に PAUSE フレームを送信要求すると，フロー制御が終了するまで設定した再送間隔(中断時間－再送

マージン)で PAUSE フレームの送信を繰返します． PAUSE 解除フレーム自動送信イネーブルが 1 の場合，条件(a)によるフロー制御終了のときに PAUSE 解除フレームの送信要求

を行います．

*但し、自動送信 PAUSE フレーム設定の中断時間パラメータが 0 のときは送信されません． *自動 PAUSE(解除)フレーム送信要求の際に，通常フレーム送信中の場合は，送信中のフレームが送信完了するのを待ちます． *手動受信フロー制御との併用はできませんので、注意して下さい．

表 11-8 PAUSE フレーム/PAUSE 解除フレーム自動送信時のレジスタ設定 PAUSE フレーム自動送信 PAUSE フレーム自動送信イネーブル PFATEN 0x1 自動送信 PAUSE フレーム設定・中断時間 ATPFTIM 0x0001-0xFFFF 自動送信 PAUSE フレーム回数設定 0x0000_0000-0xFFFF_FFFF PAUSE 解除フレーム自動送信 PAUSE フレーム自動送信イネーブル PFATEN 0x1 PAUSE 解除フレーム自動送信イネーブル NPFTEN 0x1

表 11-9 バッファメモリの状態とフロー制御

状態受信フロー制御ステータス ”0”

(バッファライト終了後) 受信フロー制御ステータス ”1”

両面データ無 - 受信フロー制御ステータス→”0”

(PAUSE 解除フレーム送信)

0 面データ無 - PAUSE フレーム再送(時間経過後)

1 面データ無 - PAUSE フレーム再送(時間経過後)

両面データ有フロー制御ステータス→”1”

PAUSE フレーム送信 PAUSE フレーム再送(時間経過後)



11-77

フレーム受信

フロー制御開始(自動受信フロー制御割込)

受信バッファ：両面データ有

フロー制御終了(自動受信フロー制御割込)

受信バッファ：両面データ無PAUSE 自動送信イネーブル：オフ自動送信 PAUSE フレーム回数超過

yes

yes

no

no

図 11-12 自動受信フロー制御の開始/終了

上記で示す自動受信フロー制御の期間内，接続先からフレームが送信されないように PAUSE フレームの送信を繰返します． ① 自動フロー制御が開始 ② PAUSE フレーム送信回数，自動フロー制御終了ステータスのクリア ③ PAUSE フレーム要求（回数カウンタをインクリメント） ④ 送信完了後，再送時間をタイムカウンタにセットしてデクリメント ⑤ カウンタ値が０になったら再送要求（回数カウンタをインクリメント） ⑥ 再送回数超過でなければ，再送マージンでカウンタをデクリメント ⑦ 送信が完了したら④へ．その前にカウンタ値が０になったら再送タイムオーバーエラーステータスをセットする．

PAUSE フレーム送信において，以下３つの状態が存在します． (I) 送信要求中(送信要求してから送信 FIFO へデータをライト開始するまで) (II) 送信中(送信 FIFO へデータライト開始してから，送信完了するまで) (ＩＩＩ) アイドル中（送信完了から再送時間が経過して，再送要求があがるまで）

前述のフローは(II)送信中及び(III)アイドル中の場合を示します．(I) 送信要求中に自動受信フロー制御終了の場合は，そ

のとき要求されたＰＡＵＳＥフレームは送信せず終了します．また，ＰＡＳＵＥ解除フレーム自動送信がイネーブルの場合でも，

PAUSE 解除フレームも送信しません．



11-78

自動フロー制御開始

PAUSEフレーム送信カウンタ：クリア

自動フロー制御終了ステータス：クリア

PAUSEフレーム送信要求

PAUSEフレーム送信カウンタ：+1

PAUSEフレーム送信回数?

PAUSEフレーム送信完了?

カウンタ値=0?

再送マージンでカウントダウン

再送時間でカウントダウン

カウンタ値=0?

自動フロー制御終了?

自動フロー制御終了

再送タイムオーバカウンタ値=0?

PFER

no

yes

yes

yes

yes

no

no

no

no

yes

>1 = 0

PAUSEフレーム送信回数?

= 設定値

< 設定値

送信超過割込み

PFOV

PAUSE解除フレーム自動送信?

終了

yes

no PAUSE解除フレーム送信

図 11-13 自動受信フロー制御の動き

※自動 PAUSE フレーム送信イネーブ

ルがディゼーブルのときを除きます



11-79

11.4.2.3 PAUSE フレームの受信(送信フロー制御)

PAUSE フレームを受信*したとき、中断時間が経過するまで次の通常フレーム送信を停止します．中断時間経過待ちの間に、PAUSE フレームを新たに受信したら中継時間は更新されます．送信中に PAUSE フレームを受信した場合は、送信が完了するまで送信を継続します．送信が完了した時点から中断時間のカ

ウントを開始します．

*受信する PAUSE フレームは(6)PAUSE フレームの構成に示します．規格では，送信先 MAC アドレスに PAUSE フレームに

予約されたマルチキャストアドレスまたは受信側のステーションアドレス(ユニキャスト)が格納されたものを PAUSE フレームとして処

理するようになっていますが，本ブロックでは PAUSE フレームに予約されたマルチキャストアドレスの場合のみ PAUSE フレームと

して検知します． (送信の規格では PAUSE フレームに予約されたマルチキャストしか許可されていないため，規格準拠の機器との接続ではユニキ

ャストの PAUSE フレームを受信することはありません．)

表 11-10 PAUSE フレームの受信時のレジスタ設定 PAUSE フレームの受信

PAUSE フレーム受信イネーブル PFREN 0x1 PAUSE 解除フレームの受信

PAUSE フレーム受信イネーブル PFREN 0x1 PAUSE 解除フレーム受信イネーブル NPFREN 0x1

PAUSEフレーム受信

中断時間？

送信中？

送信停止

中断時間でカウンタデクリメント

カウンタ0？

送信停止解除

PAUSEフレーム

受信？ yes

yes

yes

no

no

no

= 0 > 0

図 11-14 送信フロー制御の動き



11-80

11.4.2.4 割込み要因とステータス

フロー制御に関する割込みは，割込みが入ると割込み要因ステータスレジスタ(INTST)に表示されます．但し，割込み要因イネ

ーブルレジスタ(INTEN)でイネーブルになっている必要があります．また，割込み要因マスクレジスタ(INTMSK)により CPU への

割込みをマスクすることが出来ます．フロー制御で使用している割り込みは以下７つです．

表 11-11 フロー制御割込み一覧 No. 記号名称 1 PFRV PAUSE フレーム受信割込み送信フロー制御 2 AFCS 自動受信フロー制御割込み受信フロー制御 3 PFOV PAUSE フレーム送信超過割込み受信フロー制御 4 PIOFS PIO 送信許可割込み両フロー制御時 5 PFCN PAUSE フレームキャンセル割込み受信フロー制御 6 PFER PAUSE フレーム送信エラー割込み受信フロー制御 7 PFBLK PAUSE フレーム送信完了割り込み受信フロー制御

・PAUSE フレーム受信割込み PAUSE フレームを受信したときに割込みが発生します．但し，中断時間などの確認はできません．・自動受信フロー制御割込み自動受信フロー制御の開始と終了のときに割込みが発生します．割込み発生後にフロー制御ステータスレジスタで状態が確認できます．

表 11-12 自動受信フロー制御ステータス 6 5 4 1 0 bit

RFC OES

RFC AES

RFC NES

ARF LCS

MRFLCS

name

0 0 0 1 0 自動受信フロー制御開始 0 0 1 0 0 バッファフルによる自動受信フロー制御終了 0 1 0 0 0 PAUSE フレーム自動送信ディゼーブルによる自動

受信フロー制御終了 1 0 0 0 0 PAUSE フレーム送信回数超過による自動受信フロ

ー制御終了：このときは，PAUSE フレーム送信超過割込みもセ

ットされます．・PAUSE フレーム送信超過割込み PAUSE フレームの送信回数が上限値に達したとき割込みが入ります．

PAUSE フレームの送信回数に 0 以外を設定している場合，送信回数が設定した上限値に達すると自動フロー制御は終了しま

す．自動受信フロー制御割込みまたは，この割込みを有効にすることを推奨します．

・PIO 送信許可割込み PIO 送信では，送信開始の際に PIO フレーム送信要求レジスタの SNDPIO に１をセットすると，この割込みを待ちます．この割込みが入ったのち，送信制御，データレジスタへフレームデータをライトします．詳しくは，(5)項をご覧下さい．・PAUSE フレームキャンセル割込み PAUSE フレーム要求がキャンセルされたときに割り込みが入ります．割込み発生後，フロー制御ステータスレジスタで状態を確認出来ます．

表 11-13 PAUSE フレームキャンセルステータス 10 9 8 bit

PFOW PFSK PFOF name

1 0 0 手動 PAUSE フレーム要求中に，新たな手動 PAUSE フレーム要求によ

り，前者の手動 PAUSE フレーム要求が破棄された状態．



11-81

・PAUSE フレーム送信エラー割込み PAUSE フレーム送信における送信ステータスにエラーが発生している場合に割込みが入る．但し，PAUSE フレーム送信ステータスマスクレジスタにより，マスクした情報はセットされていても割込み要因にはなりません．以下に送信ステータスの期待値を示します．送信ステータスの期待値 bit 27 26 25 24 23 22 21 20 19 18 17 16 15:12 11 10:0 フィール

ド

SE LO TD LC XD XC UR HU PD BC MC CE CC LCT TBC

期待値 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0x40mask ○ ○ ○ ○ ○ ○ ○ ○ －－－ ○ －－－ bit27-20 と bit16 のいずれかが 1 のときに割込みが発生します．通常 bit25 は PAUSE フレーム送信ステータスマスクレジスタの bit6 に”1”をセットしてマスクして下さい．・PAUSE フレーム送信完了割込み PAUSE フレームが正常に送信された場合に PAUSE フレーム送信エラー割込みの逆の条件で割込みが発生します．

11.4.2.5 PIO フレーム送信

フロー制御を有効(PAUSE フレーム受信イネーブル，PAUSE フレーム自動送信イネーブル，PAUSE フレーム手動送信イネー

ブルのいずれかを 1)にした場合の PIO フレーム送信方法を以下に示す．割込み後のデータライトはフロー制御無効時と同じです． PIO 送信処理中(SNDPIO が 1 の間)は，フロー制御の送信停止処理は実行されないので，１フレーム送信完了したら必ず，

SNDPIO を０にして下さい．また，PIO 送信処理中の間の手動 PAUSE フレーム送信(手動ＰＡＵＳＥフレーム設定レジスタへのラ

イト処理)は禁止します．

SNDPIOビットに１ライト

SNDPIOビットに0ライト

PIO送信許可割込

PIOフレーム送信

yes

no

図 11-15 フロー制御時の PIO 送信手順



11-82

11.4.2.6 PAUSE フレームの構成

最小フレームサイズ(64 oct) 送信先 MAC アドレス 6 oct

送信元 MAC アドレ

ス 6 oct

タイプ 2 oct

操作コード

2 oct 制御コード

2 oct パッディング 42 oct

FCS4 oct

01:80:C2:00:00:01 source addr 0x8808 0x0001 0xXXXX ― ****

送信元 MAC アドレス：自分の MAC アドレス送信先 MAC アドレス：専用マルチキャストアドレス「01:80:C2:00:00:01」タイプ：制御フレーム「0x8808」データ：４６オクテット (先頭２オクテット)操作コード：PAUSE「0x0001」 (次の２オクテット)制御コード：中断時間(0-65535)．中断時間 * 512bit 時間の間送信を中断するように要求します．512bit=64 バ

イト(つまり、最小パケットサイズ) (残り４２オクテット)パッディング

ＦＣＳ：４オクテット



11-83

11.4.3 PHY LINK ステータスの制御フロー



11-84

11.4.4 macinf レジスタの LINK ビット変更の処理フロー

(1)フロー制御を使用している場合の処理フローの例を示します． ① INTST レジスタの LINK 割込みアサート ② INTST レジスタの LINK 割込みディアサート ③ PHY レジスタにアクセスして LINK 状態を確認・ LINK DOWN の場合(LINK DOWN 処理モード) ④ SNDPIO レジスタに 1 をセット＊ ⑤ INTST レジスタの PIOFS 割込みアサート＊ ⑥ INTST レジスタの PIOFS 割込みディアサート＊ ⑦ macinf レジスタの LINK ビットをディアサート ⑧ SNDPIO レジスタをクリア＊・LINK UP の場合(LINK UP 処理モード) ⑨ macinf レジスタの LINK ビットをアサート (注釈) # ＊印はフロー制御利用の場合の処理

第 12 章 GPIO


第 12 章 GPIO

12-1

12. GPIO

12.1 概要

本 LSI は 8 ビット汎用入出力ポートを 6 チャネル、6 ビット汎用入出力ポートを 1 チャネル内蔵しています。特長

8 ビット汎用入出力ポート：6ch 6 ビット汎用入出力ポート：1ch ビットごとに入力／出力を選択可能。リセット直後は入力状態。


第 12 章 GPIO

12-2

12.1.2 端子一覧

機能端子名入出力

一次機能二次機能三次機能

PIOA[0] I/O 汎用ポート A－ビット 0 SYNC

PIOA[1] I/O 汎用ポート A－ビット 1 BCLK

PIOA[2] I/O 汎用ポート A－ビット 2 PCMIA

PIOA[3] I/O 汎用ポート A－ビット 3 PCMOA

PIOA[4] I/O 汎用ポート A－ビット 4

PIOA[5] I/O 汎用ポート A－ビット 5

PIOA[6] I/O 汎用ポート A－ビット 6 PCMIB

PIOA[7] I/O 汎用ポート A－ビット 7 PCMOB

PIOB[0] I/O 汎用ポート B－ビット 0 DSP_PIOA0／DPI

PIOB[1] I/O 汎用ポート B－ビット 1 DSP_PIOA1

PIOB[2] I/O 汎用ポート B－ビット 2 DSP_PIOA2／DPO






PIOC[0] I/O 汎用ポート C－ビット 0 EXINT0



PIOC[3] I/O 汎用ポート C－ビット 3 EXINT3 SIO_RXD

PIOC[4] I/O 汎用ポート C－ビット 4 EXFIQ

PIOC[5] I/O 汎用ポート C－ビット 5 PWMOUT0

PIOC[6] I/O 汎用ポート C－ビット 6 PWMOUT1

PIOC[7] I/O 汎用ポート C－ビット 7 SIO_TXD

PIOD[0] I/O 汎用ポート D－ビット 0 OD 出力








PIOE[0] I/O 汎用ポート E－ビット 0 D[16]









第 12 章 GPIO

12-3

機能端子名入出力

一次機能二次機能三次機能

PIOF[0] I/O 汎用ポート F－ビット 0 D[24]








PIOG[0] I/O 汎用ポート G－ビット 0




PIOG[4] I/O 汎用ポート G－ビット 4 SCL

PIOG[5] I/O 汎用ポート G－ビット 5 SDA


第 12 章 GPIO

12-4



0xB7A0_0000 ポート出力レジスタ A GPPOA R/W 16 不定

0xB7A0_0020 ポート入力レジスタ A GPPIA R 16 端子状態に依存

0xB7A0_0040 ポートモードレジスタ A GPPMA R/W 16 0x0000

0xB7A0_0060 ポート機能選択レジスタ A GPCTLA R/W 16 0x0000

0xB7A0_0080 予約

0xB7A0_0004 ポート出力レジスタ B GPPOB R/W 16 不定

0xB7A0_0024 ポート入力レジスタ B GPPIB R 16 端子状態に依存

0xB7A0_0044 ポートモードレジスタ B GPPMB R/W 16 0x0000

0xB7A0_0064 ポート機能選択レジスタ B GPCTLB R/W 16 0x0000

0xB7A0_0084 予約

0xB7A0_0008 ポート出力レジスタ C GPPOC R/W 16 不定

0xB7A0_0028 ポート入力レジスタ C GPPIC R 16 端子状態に依存

0xB7A0_0048 ポートモードレジスタ C GPPMC R/W 16 0x0000

0xB7A0_0068 ポート機能選択レジスタ C GPCTLC R/W 16 0x0000

0xB7A0_0088 ポート機能選択レジスタ C2 GPCTLC2 R/W 16 0x0000

0xB7A0_000C ポート出力レジスタ D GPPOD R/W 16 不定

0xB7A0_002C ポート入力レジスタ D GPPID R 16 端子状態に依存

0xB7A0_004C ポートモードレジスタ D GPPMD R/W 16 0x0000

0xB7A0_006C ポート機能選択レジスタ D GPCTLD R/W 16 0x0000

0xB7A0_008C 予約

0xB7A0_0010 ポート出力レジスタ E GPPOE R/W 16 不定

0xB7A0_0030 ポート入力レジスタ E GPPIE R 16 端子状態に依存

0xB7A0_0050 ポートモードレジスタ E GPPME R/W 16 0x0000

0xB7A0_0070 ポート機能選択レジスタ E GPCTLE R/W 16 0x0000

0xB7A0_0090 予約

0xB7A0_0014 ポート出力レジスタ F GPPOF R/W 16 不定

0xB7A0_0034 ポート入力レジスタ F GPPIF R 16 端子状態に依存

0xB7A0_0054 ポートモードレジスタ F GPPMF R/W 16 0x0000

0xB7A0_0074 ポート機能選択レジスタ F GPCTLF R/W 16 0x0000

0xB7A0_0094 予約

0xB7A0_0018 ポート出力レジスタ G GPPOG R/W 16 不定

0xB7A0_0038 ポート入力レジスタ G GPPIG R 16 端子状態に依存

0xB7A0_0058 ポートモードレジスタ G GPPMG R/W 16 0x0000

0xB7A0_0078 ポート機能選択レジスタ G GPCTLG R/W 16 0x0000

0xB7A0_0098 予約

【注意】予約と記載されたアドレスへのライトアクセスは禁止です。



第 12 章 GPIO

12-5

12.2.1 ポート出力レジスタ（GPPOA,GPPOB,GPPOC,GPPOD,GPPOE,GPPOF,GPPOG）

GPPOA、GPPOB、 GPPOC、GPPOD GPPOE、GPPOF、GPPOG レジスタは、それぞれ PIOA、PIOB、PIOC、

PIOD、PIOE、PIOF、PIOG の出力値を設定するレジスタです。ポート機能選択レジスタ（GPCTLA、GPCTLB、GPCTLC、GPCTLD、GPCTLE、GPCTLF、GPCTLG）で一次

機能を選択していて、かつポートモードレジスタ（GPPMA、GPPMB、GPPMC、GPPMD、GPPME、GPPMF、

GPPMG）で「出力」に設定されているときは、本レジスタに設定された値が端子 PIOA[7:0] / PIOB[7:0]/ PIOC[7:0] / PIOD[7:0]/ PIOE[7:0] / PIOF[7:0]/ PIOG[5:0]に出力されます。GPPOA、GPPOB、GPPOC、

GPPOD、GPPOE、GPPOF、GPPOG レジスタはプログラムによりリード/ライト可能です。リセット時の値は不定で

す。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPPOA

～

GPPOF

－* －* －* －* －* －* －* －*GPPOA[7:0] / GPPOB[7:0]/ GPPOC[7:0]/ GPPOD[7:0]/ GPPOE[7:0]/ GPPOF[7:0]/

リセット時（不定） 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPPOG

－* －* －* －* －* －* －* －* －* －* GPPOG[5:0]

リセット時（不定）アドレス：0xB7A0_0000（GPPOA）、0xB7A0_0004（GPPOB）、0xB7A0_0008（GPPOC）

0xB7A0_000C（GPPOD）、0xB7A0_0010（GPPOE）、0xB7A0_0014（GPPOF） 0xB7A0_0018（GPPOG）

アクセス：R/W アクセスサイズ：16 ビット【注意】




第 12 章 GPIO

12-6

12.2.2 ポート入力レジスタ（GPPIA,GPPIB,GPPIC,GPPID,GPPIE,GPPIF,GPPIG）

GPPIA、GPPIB、GPPIC、GPPID、GPPIE、GPPIF、GPPIG レジスタは、それぞれ PIOA、PIOB、PIOC、PIOD、

PIOE、PIOF、PIOG の入力値を反映するレジスタです。 GPPIA、GPPIB、GPPIC、GPPID、GPPIE、GPPIF、GPPIG レジスタはプログラムによりリード動作のみ可能です。

リセット時の値は端子 PIOA[7:0] / PIOB[7:0]/ PIOC[7:0] / PIOD[7:0]/ PIOE[7:0] / PIOF[7:0]/ PIOG[5:0]の入力

値となります。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPPIA

～

GPPIF

－* －* －* －* －* －* －* －*GPPIA[7:0] / GPPIB[7:0]/ GPPIC[7:0] / GPPID[7:0]/

GPPIE[7:0]/ GPPIF[7:0]

リセット時 0 0 0 0 0 0 0 0 端子 PIOA[7:0] / PIOB[7:0]/ PIOC[7:0] / PIOD[7:0]/

PIOE[7:0] / PIOF[7:0]の入力値 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPPIG

－* －* －* －* －* －* －* －* －* －* GPPIG[5:0]

リセット時 0 0 0 0 0 0 0 0 0 0 端子 PIOG[5:0]の入力値アドレス：0xB7A0_0020（GPPIA）、0xB7A0_0024（GPPIB）、0xB7A0_0028（GPPIC）、0xB7A0_002C（GPPID）、

0xB7A0_0030（GPPIE）、0xB7A0_0034（GPPIF）、0xB7A0_0038（GPPIG）アクセス：R アクセスサイズ：16 ビット【注意】


将来の拡張を考慮し、リード時は"0"を期待せず、使用することを推奨します。


第 12 章 GPIO

12-7

12.2.3 ポートモードレジスタ（GPPMA,GPPMB,GPPMC,GPPMD,GPPME,GPPMF,GPPMG）

GPPMA、GPPMB、GPPMC、GPPMD、GPPME、GPPMF、GPPMG レジスタは、それぞれ PIOA、PIOB、PIOC、

PIOD、PIOE、PIOF、PIOG の入出力モードを 1 ビット単位で設定するレジスタです。 GPPMA、GPPMB、GPPMC、GPPMD、GPPME、GPPMF、GPPMG レジスタはプログラムによりリード/ライト可

能です。リセット時の値は 0x0000 になります。

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPPMA

～

GPPMF

－* －* －* －* －* －* －* －*GPPMA[7:0] / GPPMB[7:0]/ GPPMC[7:0] / GPPMD[7:0]/ GPPME[7:0]/ GPPMF[7:0]/

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPPMG

－* －* －* －* －* －* －* －* －* －* GPPMG[5:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：0xB7A0_0040(GPPMA)、0xB7A0_0044(GPPMB)、0xB7A0_0048(GPPMC)、0xB7A0_004C(GPPMD)

0xB7A0_0050(GPPME)、0xB7A0_0054(GPPMF)、0xB7A0_0058(GPPMG) アクセス：R/W アクセスサイズ：16 ビット【注意】



GPPMA[7:0] / GPPMB[7:0]/ GPPMC[7:0] / GPPMD[7:0]/ GPPME[7:0]/ GPPMF[7:0]/ （ビット 7～0）

PIO の各ビットの入出力モードを設定します。

GPPMA[7:0] / GPPMB[7:0]/

GPPMC[7:0] / GPPMD[7:0]/

GPPME[7:0] / GPPMF[7:0]

説明

0 入力

1 出力

GPPMG[5:0]（ビット 5～0）

PIO の各ビットの入出力モードを設定します。

GPPMG[5:0] 説明

0 入力

1 出力


第 12 章 GPIO

12-8

12.2.4 ポート機能選択レジスタ

（GPCTLA,GPCTLB,GPCTLC,GPCTLD,GPCTLE,GPCTLF,GPCTLG）

GPCTLA、GPCTLB、GPCTLC、GPCTLD、GPCTLE、GPCTLF、GPCTLG レジスタは、PIOA/PIOB/ PIOC/ PIOD/PIOE/ PIOF/PIOG の一次機能/二次機能を選択するレジスタです。GPCTLA、GPCTLB、GPCTLC、

GPCTLD、GPCTLE、GPCTLF、GPCTLG レジスタはプログラムによりリード/ライト可能です。リセット時の値は

0x0000 になります。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPCTLA

～

GPCTLF

－* －* －* －* －* －* －* －*GPCTLA[7:0] / GPCTLB[7:0]/ GPCTLC[7:0]/ GPCTLD[7:0]/GPCTLE[7:0]/ GPCRLF[7:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPCTLG

－* －* －* －* －* －* －* －* －* －* GPCRLG[5:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：0xB7A0_0060（GPCTLA）、0xB7A0_0064（GPCTLB）、0xB7A0_0068（GPCTLC）

0xB7A0_006C（GPCTLD）、0xB7A0_0070（GPCTLE）、0xB7A0_0074（GPCTLF）0xB7A0_0078（GPCTLG）

アクセス：R/W アクセスサイズ：16 ビット

【注意】



GPCTLA[7:0] / GPCTLB[7:0]/ GPCTLC[7:0] / GPCTLD[7:0]/ GPCTLE[7:0]/ GPCTLF[7:0] （ビット 7～0） PIO の各ビットの一次機能／二次機能を選択します。

GPCTLA[7:0] / GPCTLB[7:0]/

GPCTLC[7:0] / GPCTLD[7:0]/

GPCTLE[7:0] / GPCTLF[7:0]

説明

0 一次機能

1 二次機能

GPCTLG[5:0]（ビット 5～0）

PIO の各ビットの一次機能／二次機能を選択します。

GPCTLG[5:0] 説明

0 一次機能

1 二次機能


第 12 章 GPIO

12-9

12.2.5 ポート機能選択レジスタ 2（GPCTLC2）

GPCTLC2 レジスタは、PIOC の三次機能を選択するレジスタです。GPCTLC2 レジスタはプログラムによりリード

/ライト可能です。リセット時の値は 0x0000 になります。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

GPCTLC2

－* －* －* －* －* －* －* －* GPCTLC2[7:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 アドレス：0xB7A0_0088（GPCTLC2）アクセス：R/W アクセスサイズ：16 ビット【注意】



GPCTLC2[7:0（ビット 7～0） PIOC の各ビットの二次機能／三次機能を選択します。本レジスタの該当するビットを"1"に設定し、GPCTLC[7:0]で該当するポートを二次機能に設定することで、該当ポートが三

次機能として動作します。

GPCTLC2[7:0] 説明

0 二次機能

1 三次機能

【注意】三次機能が割り当てられていないビットへの”1”書き込みは禁止です。常に”0”を書き込んでください。


第 12 章 GPIO

12-10

12.3 動作説明

各ポートは、ポート出力レジスタ（GPPOA/GPPOB/GPPOC/GPPOD/GPPOE/GPPOF/GPPO）とポート入力レジス

タ（GPPIA/GPPIB/GPPIC/GPPID/GPPIE/GPPIF/GPPIG）を介して、PIO ピンとの入出力を行います。また、ポートモードレジスタ（GPPMA/GPPMB/GPPMC/GPPMD/GPPME/GPPMF/GPPMG）で入出力モードを

ビット単位毎に設定することができます。リセット中、及びリセット直後の状態は全て入力設定となります。なお、一部のポートには二次機能／三次機能が割り当てられており、ポート機能選択レジスタ (GPCTLA/GPCTLB/GPCTLC/GPCTLD/GPCTLE/GPCTL Ｆ /GPCTLG) 、ポート機能選択レジスタ 2（GPCTRLC2）への設定により二次機能端子／三次機能端子として使用することが可能です。

第 13 章タイマ


第 13 章タイマ

13-1

13. タイマ

13.1 概要

本 LSI は、16 ビットシステムタイマを 1 チャネルと、16 ビットオートリロードタイマを 3 チャネル内蔵しています。このタイマは以下のような特長があります。

システムタイマ(TM0) － 16 ビットタイマカウンタ－オーバーフローによる割り込み発生－インターバルモード

オートリロードタイマ(TM1／TM2／TM3) －全チャネル 16 ビットタイマカウンタ－オーバーフローによる割り込み発生－チャネルごとに別クロックを設定可能－インターバルモード

13.1.1 構成

図 13-1にシステムタイマの構成を、図 13-2にオートリロードタイマの構成を示します。

TMRLR0

割込み要求 TMC0 16分周

セ

レクタ

CCLK

CCLK/2

CCLK/4

CCLK/8

CCLK/16

CCLK/32

TMCON0

TMOVF0

TMEN0

図 13-1 システムタイマ構成図システムタイマは、入力クロックを 16 分周したクロックによりカウントされる 16 ビットカウンタ（TMC0）を持ち、カウ

ンタがオーバーフローすると、タイマリロードレジスタ（TMRLR0）の値がカウンタにリロードされると同時に、割り

込みを発生します。


第 13 章タイマ

13-2

n=1~3

TMRLRn

割込み要求

TMCn

セ

レクタ

CCLK

CCLK/2

CCLK/4

CCLK/8

CCLK/16

CCLK/32

TMCONn

TMOVFn

TMOVF1, 2 (TM2,TM3のみ)

TMENn

図 13-2 オートリロードタイマ構成図

オートリロードタイマ(TM1/2/3)は、入力クロックをカウントする 16 ビットカウンタ（TMC1/2/3）を持ち、カウンタが

オーバーフローすると、タイマリロードレジスタ（TMRLR1/2/3）の値がカウンタにリロードされると同時に、割り込

みを発生します。オートリロードタイマ(TM1/2/3)の接続図を図 13-3に示します

TM1

TM2

TM3

CCLKCCLK/2CCLK/4CCLK/8

CCLK/16CCLK/32

TMOVF1

TMOVF2

TMOVF3

TMCON1

TMCON2

TMCON3

図 13-3 オートリロードタイマ接続図


第 13 章タイマ

13-3



0xB800_0018 タイマコントロールレジスタ 0 TMCON0 R/W 32 0x0000_0000

0xB800_1004 タイマイネーブルレジスタ 0 TMEN0 R/W 32 0x0000_0000

0xB800_1008 タイマリロードレジスタ 0 TMRLR0 R/W 32 0x0000_0000

タイマカウンタ 0 TMC0 不可 16 0x0000

0xB800_1010 オーバーフローレジスタ 0 TMOVF0 R/W 32 0x0000_0000

0xB7F0_0000 タイマコントロールレジスタ 1 TMCON1 R/W 3 0

0xB7F0_0004 タイマイネーブルレジスタ 1 TMEN1 R/W 1 0

0xB7F0_0008 タイマリロードレジスタ 1 TMRLR1 R/W 16 0

0xB7F0_000C タイマカウンタ 1 TMC1 R/ 16 0

0xB7F0_0010 オーバーフローレジスタ 1 TMOVF1 R/W 1 0











全てのレジスタはバスに LSB 側から接続されている．未接続のバス bit は読み出し時に”0”となる．


第 13 章タイマ

13-4


13.2.1 タイマコントロールレジスタ 0（TMCON0）

タイマコントロールレジスタ 0（TMCON0）は、クロック制御レジスタ 1（CGBCNT1）と同一のものです。本レジスタ

の説明は第 5 章クロック制御の 5.2.2 クロック制御レジスタ 1（CGBCNT1）を参照ください。

13.2.2 タイマコントロールレジスタ 1

タイマコントロールレジスタ 1(TMCON1)のビット 2～0（T1CLK[2:0]）でオートリロードタイマ(TM1)の動作クロック

を選択します。TMCON1 はプログラムによりリード／ライト可能です。システムリセット時、TMCON1 は 0x00000000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TMCON1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* T1CLK[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB7F0_0000 アクセス：R/W アクセスサイズ：32 ビット【注意】

*: 将来の拡張用の予約ビットです。本 LSI では、リード時は”0”が読み出され、ライト時は無視されます。

T1CLK[2:0] （ビット 2～0）オートリロードタイマ(TM1)の動作クロックを選択します。


0 0 0 CCLK／ 1

0 0 1 CCLK／ 2

0 1 0 CCLK／ 4

0 1 1 CCLK／ 8

1 0 0 CCLK／ 16

1 0 1 CCLK／ 32

1 1 X 設定禁止

【注意】

・ T1CLK[2:0]に”110”および”111”を設定しないでください。設定した場合の動作は保証できません。

・オートリロードタイマ(TM1)動作中にクロックの設定を変更しないでください。


第 13 章タイマ

13-5




TMCON2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* T2CLK[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





0 0 0 CCLK／ 1

0 0 1 CCLK／ 2

0 1 0 CCLK／ 4

0 1 1 CCLK／ 8

1 0 0 CCLK／ 16

1 0 1 CCLK／ 32

1 1 X TMOVF1

【注意】



第 13 章タイマ

13-6




TMCON3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* T3CLK[2:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





0 0 0 CCLK／ 1

0 0 1 CCLK／ 2

0 1 0 CCLK／ 4

0 1 1 CCLK／ 8

1 0 0 CCLK／ 16

1 0 1 CCLK／ 32

1 1 X TMOVF2

【注意】



第 13 章タイマ

13-7

13.2.5 タイマイネーブルレジスタ 0/1/2/3（TMEN0/1/2/3）

タイマイネーブルレジスタ(TMEN0/1/2/3)は、タイマカウンタ(TMC0/1/2/3)のカウント動作の開始/停止を設定し

ます。TCEN ビットを”0”にすると、タイマカウンタは停止し、”1”にすると、動作します。タイマイネーブルレジスタ(TMEN0/1/2/3)はプログラムによりリード/ライト可能です。システムリセット時、TMEN0/1/2/3 は 0x00000000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TMEN0～3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* TCEN

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB8001004(TMEN0)、0xB7F0_0004(TMEN1)、0xB7F0_0024(TMEN2)、0xB7F0_0044(TMEN3) アクセス：R/W アクセスサイズ：32 ビット【注意】

バスクロック（HCLK）よりもタイマクロック（CCLK）が遅い場合、タイマイネーブルレジスタへ連続ライトを行うと、タイマ

クロックに同期を取っているために、最初にライトしたデータは有効にならず、最後にライトしたデータが有効になる場

合があります。連続ライトを行う場合は、n×HCLK＋32×CCLK の期間をあけて次のライトアクセスを行うと正常に動

作します。（n=16×HCLK 周波数/CCLK 周波数）【注意】

*: 将来の拡張用の予約ビットです。本 LSI では、リード時は”0”が読み出され、ライト時は無視されます。 [ビットの説明]

TCEN （ビット 0）タイマの動作/停止を制御します。

TCEN 説明

0 タイマ停止

1 タイマ動作


第 13 章タイマ

13-8

13.2.6 タイマリロードレジスタ 0/1/2/3（TMRLR0/1/2/3）

タイマリロードレジスタ(TMRLR0/1/2/3)はタイマカウンタ (TMC0/1/2/3)へのリロード値を格納するレジスタです。

TMRLR0/1/2/3 にタイマ値をライトすることで、同じ値がタイマカウンタ (TMC0/1/2/3)にもライトされます。

TMRLR0/1/2/3 はプログラムによりリード／ライト可能です。システムリセット時、TMRLR0/1/2/3 は 0x00000000 となります。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TMRLR0～3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

TMRLR[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB8001008(TMRLR0)、0xB7F0_0008(TMRLR1)、0xB7F0_0028(TMRLR2)、0xB7F0_0048(TMRLR3) アクセス：R/W アクセスサイズ：32 ビット【注意】

TMRLR0 に対しては連続ライトは行わないでください。連続で書き込む場合は、n×HCLK＋79×CCLK の期間をお

いて行ってください。（n=16×HCLK 周波数/CCLK 周波数）

TMRLR1～3 に対しては 0xffff を書き込むことを禁止します。書き込んだ場合，割り込み信号が常に発生し

ます。


第 13 章タイマ

13-9

13.2.7 タイマカウンタ 0/1/2/3（TMC0/1/2/3）

タイマカウンタ (TMC0/1/2/3)は 16 ビットアップカウンタです。カウンタのオーバーフローにより割込み要求を発

生するとともに、タイマリロードレジスタ (TMRLR0/1/2/3)の内容がロードされます。 TMC0 はプログラムによるリード/ライトは不可です。 TMC1～3 はプログラムによるリードが可能です。システムリセット時、 TMC0/1/2/3 は 0x0000 となり、カウント動作は停止しています。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

TMC1～3 TMC[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB7F0_000C(TMC1)、0xB7F0_002C(TMC2)、0xB7F0_004C(TMC3) アクセス：R アクセスサイズ：16 ビット


第 13 章タイマ

13-10

13.2.8 オーバーフローレジスタ 0/1/2/3（TMOVF0/1/2/3）

オーバーフローレジスタ (TMOVF0/1/2/3)は、タイマカウンタ(TMC0/1/2/3)がオーバーフローを発生するとタイ

マ割り込みを発生するとともに OVF ビットを“1”にセットします。また、このとき、タイマオーバーフロー割り込み

を発生します。OVF ビットはプログラムで“1”をライトすることによりクリアされ、かつ割り込みを解除します。OVFビットに“0”をライトした場合は無視されます。オーバーフローレジスタ(TMOVF0/1/2/3)はプログラムによりリード

/ライト可能です。システムリセット時、TMOVF0/1/2/3 は 0x00000000 となります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

TMOVF0～3 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* －* －* －* OVF

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：0xB8001010(TMOVF0)、0xB7F0_0010(TMOVF1)、0xB7F0_0030(TMOVF2)、0xB7F0_0050(TMOVF3) アクセス：R/W アクセスサイズ：32 ビット【注意】

*: 将来の拡張用の予約ビットです。本 LSI では、リード時は”0”が読み出され、ライト時は無視されます。 [ビットの説明]

OVF （ビット 0）オーバーフローが発生したかどうかを示すフラグです。本ビットは、“1”をライトすることによりクリアされます。 “0”をライトした場合は無視さ

れます。

OVF 説明

0 オーバーフローが発生していない

1 オーバーフローが発生した

【注意】

本ビットのクリアは、割り込み例外要求の都度行ってください。クリアを行なわない場合は、例外要求がクリアされませ

んので割り込みが入りっぱなしになります。


第 13 章タイマ

13-11

13.3 動作説明

(1)タイマコントロールレジスタ（TMCON0/1/2/3）でタイマカウンタ(TMC0/1/2/3)の動作クロックを選択します。シ

ステムタイマ(TM0)の動作クロック設定を行なう際には、その前にタイマコントロールレジスタ(TMCON0)に0x0000003C を書き込み、その後動作クロックの設定を行なってください。

(2)タイマリロードレジスタ（TMRLR0/1/2/3）に設定値を設定します。この値はタイマカウンタ（TMC0/1/2/3）にも

設定されます。ただし、この後 n×HCLK＋79×CCLK の期間はタイマリロードレジスタへの連続ライトは行わ

ないでください。（n=16×HCLK 周波数/CCLK 周波数） (3)タイマカウンタ（TMC0/1/2/3）は、タイマイネーブルレジスタ（TMEN0/1/2/3）が”1”の時、タイマリロードレジス

タ（TMRLR0/1/2/3）に設定された値からカウントアップを開始します。 (4)カウンタ値が”0xFFFF”になった次のカウントクロックで割り込みがアサートされるとともに、タイマリロードレジ

スタ（TMRLR0/1/2/3）の値をタイマカウンタ（TMC0/1/2/3）に自動的にセットし、タイマ動作を継続します。 (5)タイマカウンタ(TMC0/1/2/3)のオーバーフローにより割り込みが発生した場合、タイマオーバーフローレジス

タ（TMOVF0/1/2/3）の OVF ビットが“1”にセットされます。タイマオーバーフローレジスタ（TMOVF0/1/2/3）は、

“1”をライトすることによりクリアされます。

0x5555

0x5555

0xFFFF0xFFFE0xFFFD 0x5556

TMRLR

TCR

TMOVF

TMCLK

13.4 タイマ間隔タイマの動作間隔は以下のように定義されます。 TCEM=”1”となってから OVF=”1”となるまでの時間は CCLK を基準に以下の式で表現されます．（ここで入力 Clock 周期とは tmconx で選択される入力 Clock の周期です。）タイマ単独使用＆単発 OVF 発生時： (0xFFFF-TMRLRx 値+1)×入力 Clock 周期+(1～入力 Clock 周期) です．ここで(1～入力 Clock 周期)は入力 Clock と CCLK の位相関係で決定されます．タイマ単独使用＆連続 OVF 発生時： 1 回目の OVF 発生はタイマ単独使用＆単発 OVF 発生と同じである。 2 回目以降は (0xFFFF-TMRLRx 値+1)×入力 Clock 周期で周期的に発生します。但し，この周期以内に OVF を下げておく必要があります．タイマ 2 段連結使用＆単発 OVF2 発生時： (0xFFFF-TMRLR1 値+1)×(0xFFFF-TMRLR2 値+1)×入力 Clock 周期+(1～入力 Clock 周期) です．ここで(1～入力 Clock 周期)は入力 Clock と CCLK の位相関係で決定されます．タイマ 2 段連結使用＆連続 OVF2 発生時： 1 回目の OVF 発生はタイマ 2 段連結使用＆単発 OVF2 発生と同じです。 2 回目以降は (0xFFFF-TMRLR1 値+1)×(0xFFFF-TMRLR2 値+1)×入力 Clock 周期で周期的に発生します。但し，この周期以内に OVF2 を下げておく必要があります．


第 13 章タイマ

13-12

タイマ 3 段連結使用＆単発 OVF3 発生時： (0xFFFF-TMRLR1 値+1)×(0xFFFF-TMRLR2 値+1)×(0xFFFF-TMRLR3 値+1)×入力 Clock 周期+(1～入

力 Clock 周期) です．ここで(1～入力 Clock 周期)は入力 Clock と CCLK の位相関係で決定されます．タイマ 3 段連結使用＆連続 OVF3 発生時： 1 回目の OVF 発生はタイマ 3 段連結使用＆単発 OVF3 発生と同じです。 2 回目以降は (0xFFFF-TMRLR1 値+1)×(0xFFFF-TMRLR2 値+1)×(0xFFFF-TMRLR3 値+1)×入力 Clock 周期で周期

的に発生します。但し，この周期以内に OVF3 を下げておく必要があります．

第 14 章 PWM

ML7304-0X2 ユーザーズマニュアル第 14 章 PWM

14 – 1

14 PWM 機能

14.1 概要

ある一定周期でデューティを可変できる PWM （Pulse Width Modulation ）機能を２チャネル内蔵しています。

PWM 出力の分解能は 16 ビットです。

14.1.1 ブロック図

図 14- 1 に PWM のブロック図を示します。

PWCY

PWC

一致

PWR

S

R

QPWMOUT

割り込み

PWMINTN

PW

MIN

TS

TS

1/32CCLK

1/1CCLKセレクタ

1/4CCLK

1/16CCLK

入力クロック

PWMC クロック

図 14-1 PWM の構成（１チャンネル分）


14 – 2

14.1.2 端子一覧


PWMOUT0 O PWM 出力（CH0）。汎用ポート（PIOC[5]）の二次機能となっています。

PWMOUT1 O PWM 出力（CH1）。汎用ポート（PIOC[6]）の二次機能となっています。

14.1.3 制御レジスタ

表 14- 1 に PWM 制御用レジスタ一覧表を示します。

表 14-1 PWM 制御レジスタ一覧表


0xB7C0_0000 PWM0 PWM レジスタ PWR0 R/W 16 0x0000

0xB7C0_0004 PWM0 PWM 周期レジスタ PWCY0 R/W 16 0x0000

0xB7C0_0008 PWM0 PWM カウンタ PWC0 R 16 0x0000

0xB7C0_000C PWM0 PWM コントロールレジスタ PWCON0 R/W 16 0x0000

0xB7C0_0010 PWM0 PWM 割込みステータスレジスタ PWINTSTS0 R/W 16 0x0000

0xB7D0_0000 PWM1 PWM レジスタ PWR1 R/W 16 0x0000

0xB7D0_0004 PWM1 PWM 周期レジスタ PWCY1 R/W 16 0x0000

0xB7D0_0008 PWM1 PWM カウンタ PWC1 R 16 0x0000

0xB7D0_000C PWM1 PWM コントロールレジスタ PWCON1 R/W 16 0x0000

0xB7D0_0010 PWM1 PWM 割込みステータスレジスタ PWINTSTS1 R/W 16 0x0000


14 – 3

14.2 制御レジスタの説明

14.2.1 PWM レジスタ（PWR）

PWM レジスタ（PWR）はデューティ値を設定する 16 ビットのレジスタです。PWR のデューティ値の設定は、

PWCY で設定された周期の範囲内に限られます。PWR はプログラムによりリード／ライト可能です。

リセット時、PWR は 0x0000 になります。（PWR=PWCY＋デューティ）【注意】

PWR の値は、PWCY の値よりも大きい値を設定してください。PWM 動作中の設定変更は禁止です。

14.2.2 PWM 周期レジスタ（PWCY）

PWM 周期レジスタ（PWCY）は PWM の周期を設定する 16 ビットのレジスタです。オーバーフロー時に PWCY

の値が PWCにロードされます。PWRUN が”0"の時は、PWCY に周期の値をライトすることで、同じ値がカウント

値として PWC にもライトされます。（周期：65536- PWCY）

PWCY はプログラムによりリード／ライト可能です。

リセット時、PWCY は 0x0000 になります。【注意】 PWCY は PWM 動作中の設定変更は禁止です。

14.2.3 PWM カウンタ（PWC）

PWM カウンタ（PWC）は 16 ビットのアップカウンタです。オーバーフロー時に PWM 周期レジスタ（PWCY）の

値が、PWC にロードされます。

PWC はプログラムによるライトは不可です。リードは PWC 停止のみ可能で、PWC 動作時は不定値が読み出さ

れます。

リセット時、PWC は 0x0000 になります。

【注意】

PWRUN が”0"の時は、PWM 周期レジスタ（PWCY）にカウント値をライトすることで、同じ値が PWC にもライトさ

れます。


14 – 4

14.2.4 PWM コントロールレジスタ（PWCON）

PWM コントロールレジスタ（PWCON）は 16 ビットで構成されています。PWCON は、以下のような PWM の

制御を行います。１． PWM カウンタ（PWC）の動作／停止、２．カウントクロック選択３． PWINTN の割込み要因の指定 PWCON はプログラムによりリード／ライト可能です。リセット時、PWCON は 0x0000 になります。

15 14 13 12 11 10 9 8

－* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0

7 6 5 4 3 2 1 0

PWCOV INTIE －* －* －* PWCK PWRUN

リセット時 0 0 0 0 0 0 0 0

【注意】



［各ビットの説明］・ PWRUN

PWC の動作/停止を指定します。

０ PWC 停止

1 PWC 動作

・ PWCK PWC の入力クロックを選択します。

００ PWC 入力クロック（1/1CCLK）

０１ PWC 入力クロック（1/4CCLK）

１０ PWC 入力クロック（1/16CCLK）

１１ PWC 入力クロック（1/32CCLK）

・ INTIE 割り込みの発生を制御します。

０割り込みを発生させない

１割り込みを発生させる

・ PWCOV 割り込み発生の条件を指定します。

０ PWC と PWR が一致した時に、割り込みが発生する

１ PWC がオーバーフローした時に、割り込みが発生する

【注意】PWCK、INTIE、PWCOV は PWM 動作中に設定変更は禁止です。


14 – 5

14.2.5 PWM 割り込みステータスレジスタ（PWINTSTS ）

PWM 割り込みステータスレジスタ（PWINTSTS）は 16 ビットで構成されています。 PWINTSTS は、リード時は、割り込み状態を示します。ライト時は、割り込み状態の解除を行います。リセット時、PWINTSTS は 0x0000 になります。

15 14 13 12 11 10 9 8

－* －* －* －* －* －* －* INTS

リセット時 0 0 0 0 0 0 0 0

7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* INTCLR

リセット時 0 0 0 0 0 0 0 0

【注意】

“－*”は予約ビットです。常に“０”を書き込んで下さい。 “１”の書き込みを行った場合は、動作は保証されません。

［各ビットの説明］

・ INTS 割り込みの状態を示します。リード専用レジスタです。

０割り込みが発生していない

1 割り込みが発生している

・ INTCLR 割り込み状態の解除を行います。ライト専用レジスタです。リード時は“０”が読み出されます。

０－

1 割り込み解除


14 – 6

14.2.6 PWM 関連レジスタの設定例

（1）PWM 周期レジスタ（PWCY） / PWM カウンタ（PWC） PWCY に PWM の周期を設定します。また、PWRUN が”0"の時は、PWCY への書込みと同時に、同じ値がカ

ウント値として PWC にも自動で書込まれます。（2）PWM レジスタ（PWR） PWR に出力したいデューティ値を設定します。また、PWR の値は、PWCY の値よりも大きい値を設定してく

ださい。（3）PWM コントロールレジスタ（PWCON）ビット 1～2 （PWCK[1:0]）でカウントクロックを指定、ビット 6（INTE）で割り込みの許可／禁止を指定します。ビ

ット 7 （PWCOV）で PWINT 割込み要求の割込み要因を指定します。また、ビット 0（PWRUN）で動作／停止を

指定できます。 [ 16 ビット PWM の周期の計算式] f(PWM16) ＝ PWCLK ／（65536 －PWCY） f(PWM16)：PWM の周期（Hz） PWCLK ：PWM の入力クロック周波数（Hz） PWCY ：PWCY の値（16 ビット）


14 – 7

14.3 PWM の動作

14.3.1 PWM の動作

PWM 出力は PWMOUT の出力端子を使用できます。 PWM のスタートは、PWRUN をセット（“1”）することにより行われます。RUN ビットが“1”になると PWC はカ

ウントを開始し、同時に出力フリップフロップがセット（“1”）され、PWMOUT 端子に H レベルが出力されます。

PWC はカウントアップを続け、PWR の内容と一致すると、割込み要求 PWINT を発生するとともに、出力フリッ

プフロップがリセット（“0”）され、PWMOUT 端子に L レベルが出力されます。PWC がオーバーフローを発生

すると、出力フリップフロップをセット（“1”）し、PWMOUT 端子に H レベルを出力します。また、PWCY の値

を PWC にロードします。以後、RUN ビットをリセット（“0”）するまでこの動作を繰り返して、デューティ制御され

た波形を PWMOUT 端子から出力します。【注意１：PWMOUT について】 PWMOUT は、PWC が停止時（PWRUN=“0”）、L レベルが出力されます。【注意 2：PWC のカウントクロックについて】 PWC のカウントクロックは、CPU クロックと非同期であるため、以下の動作が生じます。・プログラムによる PWRUN セット時、PWC がカウントを開始するまでに、最大 3 x PWMC クロック（PWCK によ

り選択されたクロック期間）の時間がかかります。また、プログラムによる PWRUN クリア（停止）時、停止タイミングによっては、最大 3 x PWMC クロック（PWCKにより選択されたクロック期間）の時間、パルスが出力される場合があります。・PWRUN が”0"で、プログラムによる PWCY 書き込み時、PWCに同じ値が書き込まれるまでに最大 4 x PWMCクロック（PWCK により選択されたクロック期間）の時間がかかります。・プログラムによる PWR 書き込み時、PWR に書き込みデータが反映されるまでに最大 4 x PWMC クロック

（PWCK により選択されたクロック期間）の時間がかかります。【注意 3：PWM の出力デューティについて】 PWC の値が0x0000 で、PWR の値が0x0000 の場合、1/65536 デューティ出力となり、PWR を増加すると、

出力デューティ（H レベル）が増加します。PWR の値が 0xFFFF の場合、65536/65536 となり 100%デューティ

となります。なお、0/65536 すなわち 0%デューティの実現は、PWM 機能では実現できませんので、ポートの 1 次機能を利用してください。図 14-2 に PWM 出力動作例を示します。また、図 14-3 に PWM 出力変化タイミング例を示します。


14 – 8

0xFFFF

PWC の内容

PWCY の設定値

RUN ビット

PWM 出力波形

RUN ビットのセット

PWC=PWR

PWC ｵｰﾊﾞｰﾌﾛｰの発生

PWC=PWR

PWC ｵｰﾊﾞｰﾌﾛｰの発生

PWC=PWR

(PWR-PWC)の値

0x0000

PWR の設定値

図 14-2 PWM 出力動作例

PWMC ｸﾛｯｸ

PWC の内容

PWRn の内容

PWM 出力端子の変化

100H 101H 102H

100H

PWC と PWRn の

一致信号

図 14-3 PWM 出力変化タイミング例

第 15 章 I2C


第 15 章 I2C

15-1

15 I2C

15.1 概要

本 LSI は、標準的な I2C BUS 規格に準拠した I2C バスインタフェースを１チャンネル内蔵しています。シングルマスタデバイスとしてのみ動作します。特徴通信モード：マスタ・トランスミッタ / マスタ・レシーバ（スレーブ機能なし）シングル・マスタ・バスのみサポート(アービトレーションなし、クロック同期認識不可) 通信速度：100kbps（Standard-mode）/400kbps（Fast-mode）アドレッシングフォーマット：7bit/10bit データバッファ：1byte（1 段）データ転送順：MSB ファースト

15.1.1 構成

図 15-1 に I2C バスの構成を示します。

SCL

SDA

制御回路

I2CSAD

I2CDRSCLSDA

生成回路

DATA BUS

I2CINT

図 15-1 I2C バスインタフェースの構成

APB BUS


第 15 章 I2C

15-2

15.1.2 端子一覧

端子名入出力機能 SDA I/O I2C データ PIOG[5]の二次機能となっています。

SCL O I2C クロック PIOG[4]の二次機能となっています。

注意: SDA、SCL端子は、二次機能設定時は、NMOSオープンドレインの機能で動作します。従って、I2Cの機能として使用する場合、外部にプルアップ抵抗を付加して下さい。



0xB780_0000 I2C コントロールレジスタ I2CCON R/W 8 0x00

0xB780_0004 I2C スレーブアドレス･モード設定レジスタ I2CSAD R/W 8 0x00

0xB780_0008 I2C 転送速度設定レジスタ I2CCLR R/W 8 0x00

0xB780_000C I2C ステータスレジスタ I2CSR R 8 0x00

0xB780_0010 I2C 割り込み要求レジスタ I2CIR R/W 8 0x00

0xB780_0014 I2C 割り込み設定レジスタ I2CIMR R/W 8 0x01

0xB780_0018 I2C 送受信データ設定レジスタ I2CDR R/W 8 0x00

0xB780_001C I2C 転送速度設定カウンタ I2CBC R/W 8 0x00


第 15 章 I2C

15-3

15.2 レジスタの説明


ベースアドレス+オフセットアドレスで計算されます。・I2C のベースアドレス値：I2C Base = 0xB780_0000

15.2.1 I2C コントロールレジスタ（I2CCON）

I2CCON レジスタは I2C バスの送受信を制御するレジスタです。プログラムによりリード/ライト可能です。リセット時の値は 0x00 になります。

7 6 5 4 3 2 1 0

I2CCON -* -* -* START RESTR STCM I2COC I2CEN

リセット時 0 0 0 0 0 0 0 0

アドレス：I2C Base + 0x00 アクセス：R/W アクセスサイズ：8 ビット

【注意】

*: 将来の拡張用の予約ビットです。本LSIでは、リード時は”0”が読み出され、ライト時は無視されます。


I2CEN （ビット 0）再スタートシーケンスの送出を指示するビットです。データの送受信後にこのビットは自

動的に 0 にクリアされます。

I2CEN 説明

0 再スタートシーケンスを送出しない

1 再スタートシーケンスを送出する

I2COC （ビット 1）データ送受信後にストップシーケンスの送出を指示するビットです。I2COC は自動的にク

リアされません。

I2COC 説明

0 ストップシーケンスを送出する

1 ストップシーケンスを送出しない

STCM （ビット 2）

1 バイトのデータの送受信を指示するビットです。1 バイトのデータの送受信には、スレ

ーブアドレスの送信、データ送受信とアクノリッジ又は非アクノリッジの送受信が含まれ

ます。データの送受信後にこのビットは自動的に 0 にクリアされます。

STCM 説明

0 データの送受信を行いません

1 データの送受信を行います


第 15 章 I2C

15-4

RESTR （ビット 3）次に受信するデータに対するアクノリッジ信号の送出制御を行います。

RESTR 説明

0 アクノリッジ信号を送出する

1 アクノリッジ信号を送出しない

START （ビット 4）

I2CSAD レジスタにスタートバイトあり/なしを指示します。START を 1 にセットする場合

には事前にスレーブアドレスモード設定レジスタ I2CSAD に、I2C 仕様で定義されたスタ

ートバイトパタン（”0000_0001b”）を設定してください。

START 説明

0 START バイトなし

1 START バイトあり


第 15 章 I2C

15-5

15.2.2 I2C スレーブアドレス･モード設定レジスタ（I2CSAD）

I2CSAD レジスタはスレーブデバイスのアドレスとデータ転送方向（送信/受信）を設定するレジスタです。プログ

ラムによりリード/ライト可能です。リセット時の値は 0x00 になります。I2CSAD レジスタの設定は I2CCON レジス

タの設定前に行って下さい。

7 6 5 4 3 2 1 0

I2CSAD SAD[6:0] I2CRW

リセット時 0 0 0 0 0 0 0 0



I2CRW （ビット 0） I2CRW はスレーブに通信方向（送信/受信）を指示するビットです。

I2CRW 説明

0 送信

1 受信

SAD[6:0] （ビット 7～1）

通信相手のスレーブアドレスを設定するビットです。

【注意】

10bitアドレスモード時のbit７～0 のアドレスは、I2CDRレジスタにセットしてください。

ゼネラルコールアドレスに続く 2 バイト目のアドレスは、I2CDRレジスタにセットしてください。


第 15 章 I2C

15-6

15.2.3 I2C 転送速度設定レジスタ（I2CCLR）

I2CCLR レジスタは I2C バスの通信速度（モード）を設定するレジスタです。プログラムによりリード/ライト可能で

す。リセット時の値は 0x00 になります。I2CCLR レジスタの設定は I2CCON レジスタの設定前に行って下さい。

7 6 5 4 3 2 1 0

I2CCLR -* -* -* -* -* -* -* I2CMD

リセット時 0 0 0 0 0 0 0 0


【注意】



I2CMD （ビット 0） Standard-mode 又は Fast-mode の選択を行うビットです。

I2CMD 説明

0 Standard-mode（100kHz）選択（Low/High のデューティー比が 1：1）

1 Fast-mode （400kHz）選択（Low/High のデューティー比が 5：3）

【注意】

実質的な I2C バス転送速度の設定（SCL の周期）は、I2C バス転送速度設定カウンタ（I2CBC：0xB780_001C）によ

って行います。上記レジスタによって、SCL の Low 期間と High 期間のデューティー比のみ変更する事が出来ます。


第 15 章 I2C

15-7

15.2.4 I2C ステータスレジスタ（I2CSR）

I2CSR レジスタは I2C バスのステータスを示すレジスタです。プログラムによりリード動作

のみ可能です。リセット時の値は 0x00 になります。

7 6 5 4 3 2 1 0

I2CSR -* -* -* -* -* -* I2CAAK I2CDAK

リセット時 0 0 0 0 0 0 0 0

アドレス：I2C Base + 0x0C アクセス：R アクセスサイズ：8 ビット

【注意】


[ビットの説明] I2CDAK （ビット 0）

送信データに対するスレーブからのアクノリッジの有無を示すビットです。一度”1”にセッ

トされると次の転送完了時点で正常にアクノリッジを受信しても自動的に”0”にクリアさ

れませんので、プログラムにより”0”にクリアする必要があります。このビットは、I2CIRレジスタの I2CIR ビットに”1”を書き込むことによって”0”にクリアされます。

I2CDAK 説明

0 送信データに対するアクノリッジを正常に受信

1 送信データに対するアクノリッジエラー

I2CAAK （ビット 1）

送出したスレーブアドレスに対するスレーブからのアクノリッジの有無を示すビットで

す。一度”1”にセットされると次の転送完了時点で正常にアクノリッジを受信しても自動的

に”0”にクリアされませんので、プログラムにより”0”にクリアする必要があります。この

ビットは、I2CIR レジスタの I2CIR ビットに”1”を書き込むことによって”0”にクリアされ

ます。

I2CAAK 説明

0 スレーブアドレスに対するアクノリッジを正常に受信

1 スレーブアドレスに対するアクノリッジ受信エラー


第 15 章 I2C

15-8

15.2.5 I2C 割り込み要求レジスタ（I2CIR）

I2CIR レジスタは I2C の割り込み要求を示すレジスタです。プログラムによりリード/ライト

可能です。リセット時の値は 0x00 になります。

7 6 5 4 3 2 1 0

I2CIR -* -* -* -* -* -* -* I2CIR

リセット時 0 0 0 0 0 0 0 0


【注意】


[ビットの説明] I2CIR （ビット 0）

割り込み要求があることを示すビットです。I2CIR に"1"を書き込むと I2CSR の I2CSR レ

ジスタの I2CAAK、I2CDAK ビットがクリアされます。I2CDAK が”1”にセットされた場合

は、I2CIR ビットは、直ちに”1”となりますが、I2CAAK が“1”にセットされた場合は、

スレーブアドレスに続く 1 バイトのデータの送受信後に”1”となります。

I2CIR 説明

0 割り込みの要求無

1 割り込みの要求有


第 15 章 I2C

15-9

15.2.6 I2C 割り込みマスクレジスタ（I2CIMR）

I2CIMR レジスタは I2C の割り込み要因をマスクするレジスタです。プログラムによりリード/ライトが可能です。リセット時の値は 0x01 になります。I2CIMR レジスタの設定は I2CCON レジスタの設定前に行って下さい。

7 6 5 4 3 2 1 0

I2CMR -* -* -* -* -* -* -* I2CMF

リセット時 0 0 0 0 0 0 0 1


【注意】


[ビットの説明] I2CMF （ビット 0）

I2C の割り込み要求をマスクするビットです。

I2CMF 説明

0 割り込み許可

1 割込みマスク


第 15 章 I2C

15-10

15.2.7 I2C 送受信データレジスタ（I2CDR）

I2CDR レジスタは送信データを設定する、または受信データが格納されるレジスタです。プログラムによりリード

/ライトが可能です。リセット時の値は 0x00 になります。受信データを読み出す場合には次のデータの送受信前に読み出して下さい。 I2CDR レジスタの設定、読みだしは I2CCON レジスタの設定前に行って下さい。 I2CDR レジスタの読み出しは、I2CCON レジスタの設定後のバイトデータ転送完了後に行って下さい。送信データを設定直後は送信データを読み出すことはできません。

7 6 5 4 3 2 1 0

I2CDR I2CD[7:0]

リセット時 0 0 0 0 0 0 0 0



第 15 章 I2C

15-11

15.2.8 I2C バス転送速度設定カウンタ（I2CBC）

I2CBC レジスタは HCLK から I2C バスの転送タイミングを生成するカウンタに対し、カウント値を設定するレジス

タです。プログラムによりリード/ライトが可能です。リセット時の値は 0x00 になります。

7 6 5 4 3 2 1 0

I2CBC -* I2CBC[6:0]

リセット時 0 0 0 0 0 0 0 0

アドレス：I2C Base + 0x1C アクセス：R/W アクセスサイズ：8 ビット

【注意】

*: 将来の拡張用の予約ビットです。本LSIでは、リード時は”0”が読み出され、ライト時は無視されます。 I2CBC （ビット 6～0）

I2CBC の設定値と、I2C バスの転送速度との関係は次の通りです。 I2C バス転送速度(bps) = HCLK 周波数 / (I2CBC 設定値 x 8) 従って、 I2CBC＝HCLK 周波数/（I2C バスの転送速度(bps) x ８）以下に設定値の例を示します。

I2CBC HCLK 周波数

100Kbps (I2CCLR = 0x00 時) 400Kbps (I2CCLR = 0x01 時)

67.584MHz 85 (0x55) 22 (0x16)

I2CBC に 0 を設定すると、

I2C バスの転送速度(bps) = HCLK 周波数 /1024 となります。

【注意】

・上記 I2CBC レジスタの設定は、I2CCLR レジスタ、および I2CCON レジスタの設定前に行って下さい。・HCLK のクロックの分周によって転送速度が決定するので転送速度 100K/400Kbps はおおよそ値となります。


第 15 章 I2C

15-12

15.3 動作説明

以下に、I2C バスの動作説明を示します。この章では、I2C バス転送の実例を図解で示します。この章の I2C バス転送の図解例では、次の表記を使用します。

Aｎ

送信受信スタートシーケンス

ストップシーケンス

再スタートシーケンス

アクノリッジの受信

非アクノリッジの受信

アクノリッジの送信

非アクノリッジの送信

データ

クロック

記号 Bx

Bx

A A Aｎ

S P Sr

15.3.1 送信動作（マスタ→スレーブ 1 バイト転送、7bit アドレスモード時）

① 通信相手を特定するために、I2CSAD レジスタの SAD[6:0]に通信相手（スレーブ）のアドレス

を、転送方向を送信にするために I2CRW に”0”（マスターが送信）を設定します。 ② I2CDR レジスタに送信データを設定します。 ③ I2CCON レジスタに XXX0X100 を設定します。STCM（I2CCON の bit2）に”1”を設定したこと

により、次の一連の動作が自動的に行われます。・スタートシーケンスの送出（バス権の獲得）・I2CSAD レジスタに設定したスレーブのアドレスと転送方向の送出・送出したアドレスに対するスレーブからのアクノリッジの確認・I2CDR レジスタに設定した送信データの送出・送信データに対するスレーブからのアクノリッジの確認また、I2COC（I2CCON の bit1）を”0”に設定したことにより、引き続きストップシーケンスを

送出（バスを開放）し通信を終了します。この時 I2CIR が”1”にセットされ、1 バイトのデータ

の送信が終了したことを示します。送出したアドレス及びデータに対するアクノリッジが正常に返ってこなかった場合には送信

終了と同時にそれぞれ、I2CAAK、I2CDAK が”1”にセットされます。

I2CSAD=xxxxxxx0b

I2CDR=xxxxxxxxb

I2CCON=xxx0x100b

I2CSAD I2CDR

フラグ

レジスタ設定

I2CIR=1 （I2CAAK=1）（I2CDAK=1）

シーケ

ンス

送信終了

PA AB7B6B5B4B3B2B1

B7B6B5B4B3B2B1B0

S


第 15 章 I2C

15-13

15.3.2 受信動作（スレーブ→マスタ 1 バイト転送、7bit アドレスモード時）

① 通信相手を特定するために、I2CSAD レジスタの SAD[6:0]に通信相手（スレーブ）のアドレス

を、転送方向を受信にするために I2CRW に”1”（マスターが受信）を設定します。 ② I2CCON レジスタに XXX0X100 を設定します。STCM（I2CCON の bit2）を”1”に設定したこと

により、次の一連の動作が自動的に行われます。・スタートシーケンスの送出（バス権の獲得）・I2CSAD レジスタに設定したスレーブアドレスと転送方向の送出・送出したアドレスに対するスレーブからのアクノリッジの確認・スレーブから送信されてきた 8bit データの I2CDR レジスタへの格納また I2COC（I2CCON の bit1）を”0”に設定したことにより、引き続き受信データに対するアク

ノリッジの送出、ストップシーケンスの送出（バスを開放）を行い、通信を終了します。この

時 I2CIR が”1”にセットされ 1 バイトのデータの受信が終了したことを示します。 I2CDR レジスタをリードすることにより受信データを取り出すことができます。送出したアド

レスに対するアクノリッジが正常に返ってこなかった場合には受信終了と同時に I2CAAKが”1”にセットされます。

I2CSAD=xxxxxxx1b

I2CCON=xxx0x100b

I2CSAD I2CDR

フラグ

レジスタ設定

I2CIR=1 （I2CAAK=1）

データ

受信終了

AS B7B6B5B4B3B2B1

A B7B6B5B4B3B2B1B0

P


第 15 章 I2C

15-14

15.3.3 送信動作（マスタ→スレーブ 2 バイト以上転送、7bit アドレスモード時）

① 15.3.1 項 1 バイト送信動作時の①を行います。 ② 15.3.1 項 1 バイト送信動作時の②を行います。 ③ I2CCON レジスタに XXX0X110 を設定します。STCM（I2CCON の bit2）を”1”に設定したこと

により、次の一連の動作が自動的に行われます。・スタートシーケンスの送出・I2CSAD レジスタに設定したスレーブアドレスと転送方向の送出・送出したアドレスに対するスレーブからのアクノリッジの確認・I2CDR レジスタにセットした送信データの送出・送信データに対するスレーブからのアクノリッジの確認ここで、I2COC（I2CCON の bit1）が”1”に設定されているため、ストップシーケンスを送出せ

ず（バスを占有したまま）にコマンド待ち状態となります。この時 I2CIR が”1”にセットされ 1バイトのデータの送信が終了したことを示します。送出したアドレス及びデータに対するアクノリッジが正常に返ってこなかった場合には送信

終了と同時にそれぞれ、I2CAAK、I2CDAK が”1”にセットされます。 ④ ②と③を必要な回数繰り返すことにより、複数バイトの送信を行います。 ⑤ 複数バイト送信の最後のバイトを送信するためには、最後の１バイトを I2CDR レジスタに設定

した後、15.3.1 項の 1 バイト送信動作時の③を実施します。これにより、送信後にストップシ

ーケンスを送出し（バスを開放し）、送信を完了します。

I2CSAD=xxxxxxx0b

I2CDR=xxxxxxxxb

I2CCON=xxx0x110b

I2CSAD I2CDR

フラグ

レジスタ設定

１バイト送信終了I2CIR=1 （I2CAAK=1）（I2CDAK=1）

データ

I2CDR I2CDR

１バイト送信終了 I2CIR=1 （I2CDAK=1）

送信完了 I2CIR=1 （I2CDAK=1）

I2CCON 設定待ち I2CCON 設定待ち

I2CDR=xxxxxxxxb

I2CCON=xxx0x110bI2CDR=xxxxxxxxb

I2CCON=xxx0x100b

S B7B6B5B4B3B2B1

B7

A B6B5B4B3B2B1B0

B7

A B6B5B4B3B2B1B0

B7

A B6B5B4B3B2B1B0A P


第 15 章 I2C

15-15

15.3.4 受信動作（スレーブ→マスタ 2 バイト以上転送、7bit アドレスモード時）

① 15.3.2 項 1 バイト受信動作時の①を行います。 ② I2CCON レジスタに XXX0X110 を設定します。STCM（I2CCON の bit2）を”1”に設定したこと

により、次の一連の動作が自動的に行われます。・スタートシーケンスの送出・I2CSAD レジスタに設定したスレーブアドレスと転送方向の送出・送出したアドレスに対するスレーブからのアクノリッジの確認・スレーブから送信されてきた 8bit データの I2CDR レジスタへの格納ここで、I2COC（I2CCON の bit1）が”1”に設定されているため、受信したデータに対するアク

ノリッジの送出後、ストップシーケンスを送出せず（バスを占有したまま）にコマンド待ち状

態となります。この時 I2CIR が”1”にセットされ 1 バイトのデータの受信が終了したことを示し

ます。 I2CDR レジスタをリードすることにより受信データを取り出すことができます。送出したアド


③ ②を必要な回数繰り返すことにより、複数バイトの受信を行います。 ④ 複数バイト受信後、最後の 1 バイトを受信するためには、15.3.2 項１バイト受信動作時の②を

実施することによって、受信データにたいする非アクノリッジの送出、受信後にストップシー

ケンスを送出し（バスを開放し）、受信を完了します。

I2CSAD=xxxxxxx1b

I2CCON=xxx0x110b

I2CSAD I2CDR

フラグ

レジスタ設定

１バイト受信終了

I2CIR=1 （I2CAAK=1）

データ

I2CDR I2CDR

１バイト受信終了 I2CIR=1

受信完了 I2CIR=1

I2CCON 設定待ち I2CCON 設定待ち

I2CDR=読み出し

I2CCON=xxx00110bI2CDR=読み出し

I2CCON=xxx0x100b

I2CDR=読み出し

S B7B6B5B4B3B2B1

A B7B6B5B4B3B2B1B0A B7B6B5B4B3B2B1B0A B7B6B5B4B3B2B1B0AnP


第 15 章 I2C

15-16

15.3.5 再スタートシーケンス送出動作

連続したデータの送受信の途中で（バスを開放せずに）通信相手または、転送方向を変更するには、再スター

トシーケンスとそれに引き続いて新しいスレーブアドレスと転送方向を送出しなくてはなりません。本 LSI では

I2CEN（I2CCON レジスタの bit0）を 1 に設定することによって再スタートシーケンスの送出を指示します。 1 バイトの送信後、他のスレーブから 1 バイトのデータを受信する場合。

① 15.3.1 項 1 バイト送信動作時の①を行います。 ② 15.3.1 項 1 バイト送信動作時の②を行います。 ③ 15.3.3 項 2 バイト以上送信動作時の③を行います。 ④ 新しい通信相手を特定するために、I2CSAD レジスタの SAD[6:0]に新しい通信相手（スレーブ）

のアドレスを、転送方向を受信にするために I2CRW に”1”（マスターが受信）を設定します。 ⑤ I2CCONレジスタにXXX0X101を設定します。I2CEN（I2CCONの bit0）を”1”に、STCM（I2CCON

の bit2）を”1”に設定したことにより、次の一連の動作が自動的に行われます。・再スタートシーケンスの送出・I2CSAD レジスタに設定した新しいスレーブアドレスと転送方向の送出・送出したアドレスに対するスレーブからのアクノリッジの確認・スレーブから送信されてきた 8bit データの I2CDR レジスタへの格納・受信したデータに対する非アクノリッジの送出ここで、I2COC（I2CCON の bit1）を”0”に設定したことにより、ストップシーケンスの送出（バ

スを開放）を行い、通信を終了します。この時 I2CIR が”1”にセットされ 1 バイトのデータの受

信が終了したことを示します。 I2CDR レジスタをリードすることにより受信データを取り出すことができます。送出したアド


I2CSAD=xxxxxxx0b

I2CDR=xxxxxxxxb

I2CCON=xxx0x110b

I2CSAD I2CDR

フラグ

レジスタ

設定

１バイト送信終了I2CIR=1 （I2CAAK=1）（I2CDR=1）

データ

I2CSAD I2CDR

１バイト受信終了

I2CIR=1

（I2CAAK=1）

I2CSAD=xxxxxx1bI2CCON=xxx0x101b （連続受信する場合には I2CCON=xxx0x111b）

S B7

B6

B5

B4

B3

B2

B1

A A B7

B6

B5

B4

B3

B2

B1

B7

B6

B5

B4

B3

B2

B1

B0

A B7

B6

B5

B4

B3

B2

B1

B0

An

P Sr


第 15 章 I2C

15-17

15.3.6 スタートバイト送出動作

I2C デバイスでは、通信開始に際してマスタデバイスから固有のスタートバイトの送出を必要とするものがありま

す。本 LSI では START（I2CCON レジスタの bit4）を 1 に設定することによってスタートバイトの送出を行いま

す。スタートバイトを必要とするスレーブへ 1 バイトのデータを転送する場合。

① I2CSAD レジスタに 00000001（スタートバイトパターン）を設定します。 ② I2CCON レジスタに XXX1X110 を設定します。STCM（I2CCON の bit2）に”1”を、START

（I2CCON の bit4）に”1”を設定したことにより、次の動作が自動的に行われます。・スタートシーケンスの送出（バス権の獲得）・I2CSAD に設定したスタートバイトパターンの送出

③ 15.3.1 項 1 バイト送信動作時の①を行います。 ④ 15.3.1 項 1 バイト送信動作時の②を行います。 ⑤ I2CCON レジスタに XXX0X101 を設定します。I2CEN（I2CCON の bit0）を”1”に、STCM（I2CCON

の bit2）を”1”に設定したことにより、次の一連の動作が自動的に行われます。・再スタートシーケンスの送出・I2CSAD レジスタに設定したスレーブのアドレスと転送方向の送出・送出したアドレスに対するスレーブからのアクノリッジの確認・I2CDR レジスタに設定した送信データの送出・送信データに対するスレーブからのアクノリッジの確認ここで、I2COC（I2CCON の bit1）を”0”に設定したことにより、引き続きストップシーケンス

を送出（バスを開放）し通信を終了します。この時 I2CIR が”1”にセットされ、1 バイトのデー

タの送信が終了したことを示します。送出したアドレス及びデータに対するアクノリッジが正常に返ってこなかった場合には送信

終了と同時にそれぞれ、I2CAAK、I2CDAK が”1”にセットされます。

I2CSAD=00000001b

I2CCON=xxx1x110b

I2CSAD I2CSAD

フラグ

レジスタ設定

送信完了 I2CIR=1 (I2CDAK=1) (I2CAAK=1)

データ

I2CDR

I2CSAD=xxxxxxx0b I2CDR=xxxxxxxxb

I2CCON=xxx0x101b

I2CIR=1

S B7

B6

B5

B4

B3

B2

B1

B0

B7

B6

B5

B4

B3

B2

B1

Sr

B0

A B7

B6

B5

B4

B3

B2

B1

B0

P

スタートバイト

An

A


第 15 章 I2C

15-18

15.3.7 7bit アドレスモードと 10bit アドレスモード

スレーブアドレスの指定方法には 7bit アドレスモードと 10bit アドレスモードの 2 種類があります。 7bit アドレスモード時のアドレスは I2CSAD レジスタの上位 7bit、SAD[7:1]に設定します。この時最下位 bit、SAD0 にはデータの転送方向（送信又は受信）を設定します。 10bit アドレスモード時のアドレスは I2CSAD レジスタ SAD[2:1]に上位 2bit を設定し、I2CDR レジスタの I2CD [7:0]に下位 8 ｂｉｔを設定します。この時 I2CSAD レジスタの上位 5bit、SAD[7:3]には、以降のアドレスが 10bitアドレスモードであることを示す固定値 11110 を設定します。また I2CSAD レジスタの最下位 bit、SAD0 にはデ

ータの転送方向（送信又は受信）を設定します。

15.3.7.1 7bit アドレスモード

I2CSAD=xxxxxxx0b ←アドレス設定I2CDR=xxxxxxxxb ←データ設定 I2CCON=xxx0x110b

I2CSAD I2CDR

レジスタ設定

データ

I2CDR

7bit アドレスデータ

S B7B6B5B4B3B2B1

A A B7B6B5B4B3B2B1

B7B6B5B4B3B2B1B0

B0A P


第 15 章 I2C

15-19

15.3.7.2 10bit アドレスモード

I2CSAD=11110xx0b ←アドレス上位 2bit 設定I2CDR=xxxxxxxxb ←アドレス下位 8bit 設定I2CCON=xxx0x110b

I2CSAD I2CDR

レジスタ設定

データ

I2CDR

”11110” 固定値

10bitアドレスの下位 8bit

10bit アドレスの上位 2bit

S B7

B6

B5

B4

B3

B2

B1

A A B7

B6

B5

B4

B3

B2

B1

B7

B6

B5

B4

B3

B2

B1

B0

Sr

B0

A P

第 16 章 SIO


第 16 章 SIO

16-1

16 SIO

16.1 概要

非同期シリアルインタフェースは、キャラクタ単位で同期を取り、データ転送を行なうシリアルポートです。バスク

ロックと独立したボーレート用クロックを使った専用のボーレートジェネレータによる通信速度の設定、データ長、

ストップビット、パリティビットの付加などの各種のパラメータが選択できます。

特長全二重調歩同期式サンプリングレート＝ボーレート×16 サンプルキャラクタ長：7、8 ビットストップビット長：1、2 ビットパリティ：偶数、奇数、無しエラー検出：パリティ、フレーミング、オーバーランループバック機能：ON/OFF、パリティ、フレーミング、オーバーランエラー強制付加ボーレート生成：専用ボーレートジェネレータ内蔵（8 ビットカウンタ）、バスクロックと独

立


第 16 章 SIO

16-2

16.1.1 端子一覧


SIO_TXD O SIO 送信データ出力

リセット直後は 1 次機能 PIOC[7]の設定になっています。

SIO_RXD I SIO 受信データ入力

リセット直後は 1 次機能 PIOC[3]の設定になっています。



0xB800_2000 送受信バッファレジスタ SIOBUF R/W 32 0x0000_0000

0xB800_2004 SIO ステータスレジスタ SIOSTA R/W 32 0x0000_0000

0xB800_2008 SIO コントロールレジスタ SIOCON R/W 32 0x0000_0000

0xB800_200C ボーレートコントロールレジスタ SIOBCN R/W 32 0x0000_0000

0xB800_2010 （予約）－－－

0xB800_2014 ボーレートタイマレジスタ SIOBT R/W 32 0x0000_0000

0xB800_2018 SIO テストコントロールレジスタ SIOTCN R/W 32 0x0000_0000


第 16 章 SIO

16-3

16.2 制御レジスタの説明


ベースアドレス+オフセットアドレスで計算されます。・SIO のベースアドレス値：SIO Base = 0xB800_2000

16.2.1 送受信バッファレジスタ（SIOBUF）

SIOBUF レジスタは、送受信データを保持するレジスタです。 SIOBUF レジスタはプログラムによりリード/ライトできますが、リードとライトで働きが異なる二重構造になってい

ます。読み出しの場合には受信バッファとして働き、書き込みの場合には送信バッファとして働きます。受信動作が終了すると、受信シフトレジスタの内容が受信バッファに転送され、同時に受信割り込み要求が発

生します。受信バッファの内容は、次の受信動作が終了するまで保持されています。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SIOBUF – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* SIOBUF[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：SIO Base + 0x00 アクセス：R/W アクセスサイズ：32 ビット【注意】




第 16 章 SIO

16-4

16.2.2 SIO ステータスレジスタ（SIOSTA）

SIOSTA レジスタは、非同期シリアルポート（SIO）の送信レディ/受信レディのフラグと、受信動作時に検出した

エラー状態を示すフラグを保持するレジスタです。 SIOSTA レジスタはプログラムによりリード/ライトできます。下位 3 ビットの更新は受信動作終了時点に検出した受信エラーに従い行なわれ、一度“1”にセット（受信エラ

ーの検出）されると、次の受信動作終了時点でそのエラーが発生しなくても“0”にクリアされないので、プログラ

ムにより“0”にクリアする必要があります。また、同様に受信レディおよび送信レディのフラグもプログラムで“0”にクリアする必要があります。これらのフラ

グは“1”を書き込むと“0”にクリアされますが、“0”を書き込んでも状態は変化しません。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SIOSTA – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* TRIRQ RVIRQ －* PERR OERR FERR

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




FERR （ビット 0）フレーミングエラーが発生したかどうかを示すフラグです。ストップビットを受信するタイミングで RXD の”0”を検出した場合に、フレーム同期が正しく

取れなかったと解釈し、”1”にセットされます。

FERR 説明

0 フレーミングエラー無し

1 フレーミングエラー有り

OERR （ビット 1）

オーバーランエラーが発生したかどうかを示すフラグです。受信動作が終了したときに、前回受信したデータが SIOBUF レジスタから読み出されていない

場合に、”1”にセットされます。ただし、この場合でも SIOBUF レジスタには受信シフトレジスタから新しい受信データがロー

ドされています。そのときの受信データ値は保証されません。

OERR 説明

0 オーバーランエラー無し

1 オーバーランエラー有り


第 16 章 SIO

16-5

PERR （ビット 2）パリティエラーが発生したかどうかを示すフラグです。受信したデータのパリティとデータに付加されて送られてきたパリティとを比較し、一致して

いない場合に”1”にセットされます。

PERR 説明

0 パリティエラー無し

1 パリティエラー有り

RVIRQ （ビット 4）

受信レディ状態を示すフラグです。受信バッファ（SIOBUF）内の受信データが更新された時点で受信レディ状態となり、RVIRQビットは”1”にセットされます。割り込み処理の実行あるいは、受信データ読み込みによって自

動的に”0”にはなりませんので、プログラムで”0”にクリアする必要があります。このフラグは

“1”を書き込むと“0”にクリアされますが、“0”を書き込んでも状態は変化しません。受信動作完了時にフレーミングエラー、オーバーランエラー、パリティエラーのいずれかが検

出されていても、SIOBUF レジスタは受信データにより更新され、RVIRQ ビットは”1”にセッ

トされます。

RVIRQ 説明

0 受信レディの発生無し

1 受信レディの発生有り

TRIRQ （ビット 5）

送信レディ状態を示すフラグです。送信バッファ（SIOBUF）に書き込んだ送信データが送信シフトレジスタに転送された時点で

送信レディ状態となり、TRIRQ ビットは”1”にセットされます。割り込み処理の実行あるいは、

送信データ書き込みによって自動的に”0”にはなりませんので、プログラムで”0”にクリアする

必要があります。このフラグは“1”を書き込むと“0”にクリアされますが、“0”を書き込

んでも状態は変化しません。

TRIRQ 説明

0 送信レディの発生無し

1 送信レディの発生有り


第 16 章 SIO

16-6

16.2.3 SIO コントロールレジスタ（SIOCON）

SIOCON レジスタは非同期シリアルポート（SIO）の送受信動作を制御するレジスタです。 SIOCON レジスタはプログラムによりリード/ライトできます。システムリセット時に、SIOCON の内容は 0x0000_0000 になり、キャラクタ長 8 ビット、ストップビット長 2 ビット、

パリティ無しに初期化されます。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SIOCON – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* －* TSTB EVN PEN LN

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


SIOCON レジスタの変更は、送信および受信が完了してから行ってください。送信および受信が完了する前に変更を

行った場合、動作は保証されません。



LN （ビット 0） SIO の送受信動作のキャラクタ長を指定するビットです。

LN 説明

0 キャラクタ長 8 ビット

1 キャラクタ長 7 ビット

PEN （ビット 1）

送受信時のパリティビットの有無を指定するビットです。このビットを”1”にセットすると、パリティビットが付加され送信が行われ、受信時は受信した

パリティビットとデータのパリティを比較します。

PEN 説明

0 パリティビット無し

1 パリティビット有り

EVN （ビット 2）

送受信時のパリティビットの論理（奇数/偶数）を指定するビットです。

EVN 説明

0 奇数パリティ

1 偶数パリティ


第 16 章 SIO

16-7

TSTB （ビット 3）送受信時のストップビット長を指定するビットです。

TSTB 説明

0 2 ストップビット

1 1 ストップビット


第 16 章 SIO

16-8

16.2.4 ボーレートコントロールレジスタ（SIOBCN）

SIOBCN レジスタは、ボーレートタイマカウンタ（SIOBTC）のカウント動作の開始と停止等の制御を行なうレジス

タです。 SIOBCN レジスタはプログラムによりリード/ライトできます。システムリセット時に、SIOBCN の内容は 0x0000_0000 になり、動作は停止しています。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SIOBCN – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* －* －* －* BGRUN －* －* －* －*

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：SIO Base + 0x0C アクセス：R/W アクセスサイズ：32 ビット【注意】



BGRUN （ビット 4） SIOBTC の動作と停止を指定するビットです。

BGRUN 説明

0 カウント動作停止

1 カウント動作開始


第 16 章 SIO

16-9

16.2.5 ボーレートタイマレジスタ（SIOBT）

SIOBT レジスタは、ボーレートタイマカウンタ（SIOBTC）に設定されるロード値を保持するレジスタです。 SIOBT レジスタはプログラムによりリード/ライトできます。 SIOBTC レジスタのオーバーフローの発生により SIOBT レジスタの内容は SIOBTC レジスタにロードされます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SIOBT – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* SIOBT[7:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





第 16 章 SIO

16-10

16.2.6 SIO テストコントロールレジスタ（SIOTCN）

SIOTCN レジスタは、ソフトデバッグ作業容易化のために設けられたレジスタです。 SIOTCN レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。通常動作の場合には、0x0000_0000 にセットしてください。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

SIOTCN – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* －* LBTST －* －* －* －* －* WPERR MFERR

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




MFERR（ビット 0） LBTST ビットが“1”にセット(ループバックテスト)されている場合に、このビットを“1”に

セットすることにより受信信号に対して強制的にフレーミングエラー状態を生成します。フレ

ーミングエラーを含む連続送信を行った場合、フレーミングエラーのストップビットが“0”であるため次のデータのスタートビットを検出できません。（ストップビット，スタートビッ

トについては「16.3 動作説明」を参照してください。）

MFERR 説明

0 フレーミングエラーを生成しない

1 フレーミングエラーを生成する

MPERR（ビット 1）

LBTST ビットが“1”にセット(ループバックテスト)されている場合に、このビットを“1”に

セットすることにより受信信号に対して強制的にパリティエラー状態を生成します。

MPERR 説明

0 パリティエラーを生成しない

1 パリティエラーを生成する

LBTST（ビット 7）

LBTST ビットを“1”にセットすると、送信信号を端子から出力すると共に受信信号として入

力します。“0”にリセットすると、送信と受信機能は独立動作となり、送信信号を受信信号

として入力しません。

LBTST 説明

0 ループバック無し

1 ループバック有り


第 16 章 SIO

16-11

16.3 動作説明

送受信するデータのキャラクタ長、ストップビット長、パリティビットの有無に従い、SIOCON レジスタの設定を行

います。SIOCON レジスタの設定と送受信フレームのフォーマット例を図 16- 1に示します。

（1）パリティあり、8ビット、1ストップビット（TSTB=“1”,PEN=“1”,LN=“0”の設定）

STRAT D0 D1 D2 D3 D4 D5 D6 D7 P STOP START

（2）パリティなし、8ビット、1ストップビット（TSTB=“1”,PEN=“0”,LN=“0”の設定）

STRAT D0 D1 D2 D3 D4 D5 D6 D7 STOP START


STRAT D0 D1 D2 D3 D4 D5 D6 D7 P STOP STOP START


STRAT D0 D1 D2 D3 D4 D5 D6 P STOP START

図 16- 1 フレームフォーマット例

16.3.1 データ送信

SIOBUF レジスタに 8 ビットのデータを書き込むことにより、送信動作が開始されます。データ長を 7 ビットに設

定している場合は、書き込んだデータのビット 7（MSB）は無視されます。 SIOBUF レジスタに書き込まれたデータは送信シフトレジスタに転送され、同時に送信レディ割り込み要求を発

生し、SIOSTA レジスタの TRIRQ フラグを”1”にセットします。送信レディ状態になった時点で、SIOBUF は空となっていますので、次に送信するデータを SIOBUF に書き込

むことができます。この後、SIOCON レジスタの設定に従い 1 フレームのデータが、1 ビットのスタートビット、7 ビットあるいは 8 ビッ

トのデータ(LSB から送信) 、パリティビット(指定されている場合) 、1 ビットあるいは 2 ビットのストップビットの順

に送信されます。

16.3.2 データ受信

スタートビットを検出すると、SIOCONレジスタで設定されているフレームのフォーマットに従い、フレームのデー

タの受信動作を開始します。ストップビットを受信したタイミングで、受信したデータをシフトレジスタから送受信バッファレジスタ（SIOBUF）に

転送します。同時に受信レディ割り込み要求を発生し、SIOSTA レジスタの RVIRQ フラグを”1”にセットします。また、エラーが検出されている場合、検出したエラーに従い、SIOSTA レジスタの PERR、OERR、FERR フラグ

を”1”にセットします。受信したデータが SIOBUF レジスタに転送された時点で受信シフトレジスタは空になるため、次のデータの受

信が可能となります。


第 16 章 SIO

16-12

16.3.3 ボーレート生成

ボーレートの生成に関わるブロックは、以下のレジスタからなります。また、ブロック図を図 16- 2に示します。ボーレートタイマカウンタ（SIOBTC：8bit カウンタ）ボーレートタイマレジスタ（SIOBT）ボーレートコントロールレジスタ（SIOBCN）

ボーレートジェネレータはボーレートタイマレジスタ(SIOBT)の設定値に従ってボーレートクロックを分周し、通

信に用いるボーレートを生成します。SIOBT に書き込むと、同時に SIOBTC に同じ値が書き込まれます。ボー

レートコントロールレジスタ(SIOBCN)の設定により、ボーレートの生成/停止（分周の開始/停止）を制御できま

す。

SIOBTC

SIOBCN

ボーレート

クロック

SIOBT

ボーレート×16

オーバーフロー

図 16- 2 ボーレート生成に関わるブロック

ボーレートの設定方法は、以下のようになります。

1. 使用するボーレートの周波数 B とボーレートクロックの周波数 f(B) に従い、次式によりＤを算

出します。ただし、D は 0～255 の値に制限されます。

D = 256 - f(B)

16×B (B = f(B) ×

1256 - D ×

116 )

B：ボーレート f(B) ：入力されたカウンタクロック周波数 [Hz]

D：分周値（0～255）

2. 算出した分周値Ｄを SIOBT に設定します。 3. その後 SIOBCN の BGRUN ビットを“1”にセットします。これにより、ボーレートジェネレ

ータはボーレートの生成を開始します。SIOBCN を設定した後、ボーレートクロックの５クロ

ック経過後、通信可能となります。

【注意】

ボーレートクロックはクロック制御レジスタ 1（CGBCNT1）の Bit7（SIOCLK）への設定により HCLK、あるいは MCK が

選択可能です。詳細は第 5章クロック制御を参照ください。なお、SIO動作中（通信中）にSIOCLKの設定変更は行わ

ないで下さい。


第 16 章 SIO

16-13

16.3.4 受信割り込み

正しい受信データが SIOBUF レジスタに設定された場合と、受信エラー（フレーミングエラー、オーバーランエ

ラー、パリティエラー）が発生した場合に、割り込みが発生し、SIOSTA レジスタの対応する各フラグが”1”にセッ

トされます。この割り込み信号は、一度アサートされるとアサートされたままになり、プログラムによって SIOSTA レジスタの要

因となるフラグを”0”にクリアすることでネゲートされます。アサートとネゲートが同時の場合は、アサートが優先されます。

16.3.5 送信割り込み

SIOBUF レジスタの送信データが送信シフトレジスタにセットされた場合に、割り込みが発生し、SIOSTA レジス

タの TRIRQ フラグが”1”にセットされます。この割り込み信号は、一度アサートされるとアサートされたままになり、プログラムによって SIOSTA レジスタの

TRIRQ フラグを”0”にクリアすることでネゲートされます。アサートとネゲートが同時の場合は、アサートが優先されます。

16.3.6 ループバック機能

プログラマが、通信先につなぐ事無く、割込み処理プログラムを開発するために、送信信号出力を受信データ

としてループバックし、その際、強制的な受信エラーの発生を設定することができます。

16.3.7 消費電力関連動作への SIO の対応

① SIO HALT モード（SIO への全てのクロックの供給が止まる） SIO の割込みが出たまま、SIO HALT モード（CLKSTP1-B0=”1”）にはいると ARM プロセッサ側から割込み

ビットをクリアできません。従って、通信中に SIO HALT モードに入る場合は以下のシーケンスを守ってくだ

さい。（最後の通信を行ってから 1 キャラクター転送分の時間が経過していた場合は、以下のシーケンスを守

る必要はなく、無条件に SIO HALT モードに入っても構いません） 1）SIOBCN レジスタにアクセスし BGRUN=0 とします。 2）（バスクロックの 4 サイクル）＋（ボーレートクロックの 3 サイクル）だけ待ちます。 3）SIOSTA レジスタをクリアします。 4）SIO HALT モードに入ります。

SIO HALT から復帰すると、SIO HALT モードに入った時の状態から動作し始めます。通信途中に SIO

HALT モードに入った場合は、復帰後は通信途中から動作し始めます。この時の通信データについてはデ

ータが保証されません。この場合は復帰後 1 キャラクター分の通信時間経った後、通常の通信が可能となり

ます。


第 16 章 SIO

16-14

16.4 使用上の注意

1. ボーレートの初期設定は、SIOBT、SIOBCN の順に設定してください。SIOBCN レジスタ設定

後、ボーレートクロック 5 クロック後からボーレート周期が安定して出力されます。 2. 通信開始以後に、SIOCON レジスタの設定を変更した場合、動作は保証されません。 3. 割り込み処理は 1 キャラクタ転送の間に行ってください。 4. 割り込み処理では、割り込み要因のクリアをしてから、SIOBUF レジスタのリード/ライトを行

ってください。 5. STOP モードに入る場合は、SIO は通信をしていない状態である必要があります。そのため、最

後の送信を行ってから 1 キャラクター転送の間待ってから STOP モードに入ってください。 6. SIOBT レジスタへの連続書き込みは行わないでください。SIOBT レジスタへ続けて書き込む場

合はボーレートクロック 5 クロック分あけて書き込んでください。 7. バスからの各レジスタへのアクセスはワードアクセスで行ってください。

第 17 章 CODEC インタフェース



17-1

17 CODEC インタフェース

17.1 概要

本 LSI は、G.711(u-law)/G.711(A-law)/G.729A/G.722 を選択可能で、PLC（Packet Loss Concealment）機能も

サポートした Speech CODEC、ハンドセット用のエコーキャンセラ、ハンズフリー用の音響エコーキャンセラ、及

びトーン生成機能などを備えており、主に IP 電話機向けに適な LSI です。なお、本 LSI では、DSP ファーム

ウェアを LSI 外部から内蔵メモリにダウンロードする方式を採用している為、DSP ファームウェアの変更により各

種機能拡張への対応が可能です。本ユーザーズマニュアルでは、DSP ファームウェアコード 83 のバージョン Ver.02 をダウンロードした際の仕様

に関して記載しています。

特長 ●VoIP CODEC

Speech CODEC ・ITU-T G.711(64kbps)u-law、A-law/G.729A(8kbps)/G.722(64,56,48kbps)選択可能・ITU-T G.711 AppendixⅠ準拠 PLC（Packet Loss Concealment）機能サポート・LAPIS Semiconductor 独自方式 G.722 用 PLC 機能サポート ※G.722 の選択は”ML7304-022”向けの内容であり、“ML7304-002”を使用されている場合の設定は

禁止です。エコーキャンセラ

ハンドセット用エコーキャンセラ(20ms の遅延に対応) 音響エコーキャンセラ(128ms の遅延に対応) 回線エコーキャンセラ（16ms の遅延に対応）

トーン生成機能通話録音用信号生成機能端末側インタフェース

アナログインタフェース、または PCM インタフェース選択可能回線側インタフェース

PCM インタフェース、FIFO インタフェース選択可能 16 ビットタイマ PCM データ透過モード 3 者通話機能



17-2

● アナログインタフェース

－広帯域(16k サンプリング) CODEC 2ch 搭載（CH0 側:ハンドセット接続、CH1:マイク/スピーカ

ー接続を想定）－ch 毎に出力アンプ 1 系統搭載－ch 毎に入力アンプ 1 系統搭載

● 送信・受信データ転送用 FIFO バッファ内蔵－インタフェース数 :1 系統搭載－FIFO バッファサイズ :640Byte

● PCM インタフェース

－インタフェース数:2Port 搭載－符号化形式: G.711(64kbps) u-law / A-law、16bit Linear 選択可能－シリアル伝送レート:64KHz～2.048MHz －タイムスロットアサイメント: Port 毎で最大 32 スロット対応 ( BCLK: 2.048MHz の場合) －入力タイムスロット選択:PortA 側で 2 スロット、PortB 側で 2 スロットを選択可能－出力タイムスロット選択:PortA 側で 3 スロット、PortB 側で 2 スロットを選択可能

● 汎用入出力ポート－ 8 ポート搭載（一部 2 次機能割り当て有り）

● DSP ファームウェアダウンロード機能搭載



17-3

17.1.1 端子一覧


LNIN0 I CH0 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。

MIC0 I CH0 側アナログ入力端子(+22dB)、AC カップリングした信号を入力してください。また、入力した信

号は内部で+22dB されます。

RDIN0 I CH0 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。

LNON0 O CH0 側アナログ出力端子、10kΩの負荷を駆動することが出来ます。帯域外ノイズが気になる場合

には外付けにフィルタの挿入をお願いします。（※1）

VCOM O アナログ基準電圧（CH0/CH1 共通）、AVDD/2 の電圧が出力されます。

AGND 端子との間に、適切なカップリングコンデンサ（10uF+0.1uF）を接続してください。

LNIN1 I CH1 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。

MIC1 I CH1 側アナログ入力端子 (+22dB)、AC カップリングした信号を入力してください。また、入力した信

号で内部で+22dB されます。

RDIN1 I CH1 側アナログ入力端子 (0dB)、AC カップリングした信号を入力してください。

LNON1 O CH1 側アナログ出力端子、10kΩの負荷を駆動することが出来ます。帯域外ノイズが気になる場合

には外付けにフィルタの挿入をお願いします。（※1）

SYNC IO 8KHz 同期信号入出力端子 0。

入出力の切替は、PCM クロック選択レジスタ 0（PCMCKCON0）で行うことが可能です。初期状態で

は入力設定になっていますので通常動作モード移行前に BCLK と同期した 8KHz のクロックを常時入

力してください。なお、出力設定で使用する場合には、通常動作モード移行前に PCMCKCON0 への

設定を出力設定にしてください。リセット直後は一次機能 PIOA[0]の設定になっています。なお、PCM

インタフェースを使用しない場合には、PCM クロック選択レジスタ 0（PCMCKCON0）を”1”（内部発

生）に設定してください。

BCLK IO PCM シフトクロック入出力端子 0。

入出力の切替は、PCM クロック選択レジスタ 0（PCMCKCON0）で行うことが可能です。初期状態で

は入力設定になっていますので通常動作モード移行前に 64KHz～2.048MHz のクロックを常時入力

してください。なお、出力設定で使用する場合には、通常動作モード移行前に PCMCKCON0 への設

定を出力設定にしてください。出力時は 2.048MHz クロックが出力されます。リセット直後は一次機能

PIOA[1]の設定になっています。なお、PCM インタフェースを使用しない場合には、PCM クロック選択

レジスタ 0（PCMCKCON0）を”1”（内部発生）に設定してください。

PCMIA I PCM PortA の PCM 信号入力端子。BCLK の立ち下がりでシフトされ MSB から入力されます。リセッ

ト直後は一次機能 PIOA[2]の設定になっています。

PCMOA O PCM PortA の PCM 信号出力端子。

2 次機能設定時はオープンドレインの機能で動作しますので、外部にプルアップ抵抗を接続してくださ

い。プルアップ電圧として IO 用電源(VDDIO)よりも大きな電圧は使用しないでください。

BCLK、SYNC の立ち上がりと同期して PCM 信号が出力されます。PCMOA からの出力は選択され

たタイムスロット位置の区間のみデータを出力し、それ以外の区間はハイインピーダンスとなります。

リセット直後は一次機能 PIOA[3]の設定になっています。

PCMIB I PCM PortB の PCM 信号入力端子。BCLK の立ち下がりでシフトされ MSB から入力されます。リセッ

ト直後は一次機能 PIOA[6]の設定になっています。

PCMOB O PCM PortB の PCM 信号出力端子。

2 次機能設定時はオープンドレインの機能で動作しますので、外部にプルアップ抵抗を接続してくださ

い。プルアップ電圧として IO 用電源(VDDIO)よりも大きな電圧は使用しないでください。

BCLK、SYNC の立ち上がりと同期して PCM 信号が出力されます。PCMOB からの出力は選択され

たタイムスロット位置の区間のみデータを出力し、それ以外の区間はハイインピーダンスとなります。

リセット直後は一次機能 PIOA[7]の設定になっています。



17-4


DSP_PIO[0]

／DPI（※2）

IO DSP 用汎用入出力ポート[0]、ダイヤルパルス検出機能を使用する場合、その入力用端子として使用

されます。リセット直後は一次機能 PIOB[0]の設定になっています。

DSP_PIO[2]

／DPO（※3）

IO DSP 用汎用入出力ポート[2]、DSP 汎用ポート機能選択レジスタ（DSPPF）への設定によりダイヤル

パルス出力用端子として割り当て可能です。


DSP_PIO[7:4]

DSP_PIO[3]

DSP_PIO[1]

IO DSP 用汎用入出力ポート[7:4]、[3]、[1]

リセット直後は一次機能 PIOB[7:4]の設定になっています。

（※1）ローパスフィルタ（3 次以上、カットオフ周波数 10kHz 程度）を挿入することを推奨します。

下記にフィルタ構成例を示します。

（※2）本章記載の DSP ファームウエアでは、ダイヤルパルス検出機能は対応していません。

（※3）本章記載の DSP ファームウエアでは、ダイヤルパルス出力機能は対応していません。

R1 R2 R3 +

-

SG

C3

C2

C1

100

KΩ

LNON0/LNON1



17-5


17.1.3.1 DSP コントロールレジスタ


0x9800_0000 DSP コントロールレジスタ 0 CR0 ※1 16 0x0000



0x9800_000C DSP コントロールレジスタ 3 CR3 ※1 16 0x0000











｜｜｜



※1 R/W 属性は 17.4.3 DSP コントロールレジスタ説明を参照ください。

17.1.3.2 DSP 汎用ポート制御レジスタ


0x9800_0200 DSP 汎用ポート入出力選択レジスタ DSPPM R/W 16 0x0000

0x9800_0204 DSP 汎用ポート入出力データレジスタ DSPPD R/W 16 0x0000

0x9800_0208 DSP 汎用ポート機能選択レジスタ DSPPF R/W 16 0x0000

17.1.3.3 ダウンロード制御レジスタ関連


0x9800_0250 ダウンロード制御レジスタ 0 DLCR0 R/W 16 0x0000





17-6

17.1.3.4 システム制御レジスタ


0x9800_02C0 ソフトパワーダウン制御レジスタ SPCON R/W 16 0x0001

0x9800_02C8 PCM イネーブル制御レジスタ PCMENR R/W 16 0x0000

0x9800_02D0 AFE_CH0 イネーブルレジスタ WCODECEN0 R/W 16 0x0000

0x9800_02D4 AFE_CH0 制御レジスタ WCODECCON0 R/W 16 0x0000

0x9800_02D8 AFE_CH1 イネーブルレジスタ WCODECEN1 R/W 16 0x0000

0x9800_02DC AFE_CH1 制御レジスタ WCODECCON1 R/W 16 0x0000

0x9800_0310 PCM クロック選択レジスタ 0 PCMCKCON0 R/W 16 0x0055

0x9800_0314 PCM クロック選択レジスタ 1 PCMCKCON1 R/W 16 0x0000

0x9800_036C 割り込み発生通知レジスタ INTB R/ 16 0x0000

0x9800_0380 PCM 同期形式選択レジスタ FRMSYNCR R/W 16 0x0000

0x9800_0384 PCM Port A0 入力タイムスロット選択レジスタ PPA0_ITS R/W 16 0x0000

0x9800_0388 PCM Port A1 入力タイムスロット選択レジスタ PPA1_ITS R/W 16 0x0000

0x9800_0394 PCM Port B0 入力タイムスロット選択レジスタ PPB0_ITS R/W 16 0x0000

0x9800_0398 PCM Port B1 入力タイムスロット選択レジスタ PPB1_ITS R/W 16 0x0000

0x9800_039C PCM Port A0 出力タイムスロット選択レジスタ PPA0_OTS R/W 16 0x0000

0x9800_03A0 PCM Port A1 出力タイムスロット選択レジスタ PPA1_OTS R/W 16 0x0000

0x9800_03A4 PCM Port A2 出力タイムスロット選択レジスタ PPA2_OTS R/W 16 0x0000

0x9800_03AC PCM Port B0 出力タイムスロット選択レジスタ PPB0_OTS R/W 16 0x0000

0x9800_03B0 PCM Port B1 出力タイムスロット選択レジスタ PPB1_OTS R/W 16 0x0000

0x9800_03C4 FIFO 制御レジスタ 1 FIFOCONR1 R/ 16 0x0000

0x9800_03C8 FIFO 制御レジスタ 2 FIFOCONR2 R/ 16 0x0000

0x9800_03E8 LSI コード表示レジスタ LSICODEC R/ 16 0x0001

（注意）9800_0000h～9800_03FCh のアドレス空間において、17.1.3 項に記載されたレジスタ以外への書き込みは

行なわないでください。書き込みを行なった場合の動作は保証いたしません。



17-7

17.2 制御レジスタ説明


ベースアドレス+オフセットアドレスで計算されます。・VoIP CODEC のベースアドレス値：CODEC Base = 0x9800_0000

17.2.1 DSP コントロールレジスタ関連

DSP ファームウェアによる各種制御、ステータス通知用のレジスタとして、CR0～CR79 の 80 個のレジスタを搭

載しています。各レジスタの詳細説明は、DSP ファームウェア仕様の項を参照してください。

17.2.1.1 DSP コントロールレジスタ 0～79（CR0～CR79）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

CR0

～

CR79

－* －* －* －* －* －* －* －* ※ ※ ※ ※ ※ ※ ※ ※

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x0000～CODEC Base＋0x013C アクセス：※ アクセスサイズ：32 ビット【注意】

*: 将来の拡張用の予約ビットであり、初期値からの変更は行わないで下さい。

将来の拡張を考慮し、リード時は"0"を期待せず、ライト時は”0”書き込みで使用することを推奨します。 ※17.4.3 項 DSP コントロールレジスタ説明を参照ください。



17-8

17.2.2 DSP 汎用ポート制御レジスタ関連

17.2.2.1 DSP 汎用ポート入出力選択レジスタ（DSPPM）

本レジスタ（DSPPM）で DSP 汎用入出力ポート (DSPPIO[7:0])の方向（入力あるいは出力）をビット単位に設定

することが出来ます。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DSPPM －* －* －* －* －* －* －* －* PM7 PM6 PM5 PM4 PM3 PM2 PM1 PM0

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x0200 アクセス：R/W アクセスサイズ：32 ビット【注意】




GPM7（ビット 7） DSPPIO[7]の入出力モードを設定します。

PM7 説明

0 入力

1 出力

GPM6（ビット 6）

DSPPIO[6]の入出力モードを設定します。 PM6 説明

0 入力

1 出力



0 入力

1 出力



0 入力

1 出力



0 入力

1 出力



17-9



0 入力

1 出力



0 入力

1 出力



0 入力

1 出力



17-10

17.2.2.2 DSP 汎用ポート入出力データレジスタ（DSPPD）

本レジスタ(DSPPD)は、DSP 汎用入出力ポート(DSPPIO[7:0])の入出力データを格納するレジスタです。出力設定されている場合、該当ビットへの書き込みにより、書き込んだ値が該当端子から出力されます。また、

この場合、該当ビットの読み出しを行うと、該当ビットの値が読み出されます。入力設定されている場合、該当ビットの読み出しにより、該当端子の端子状態を読み出すことが出来ます。こ

の場合、該当ビットへの書き込みを行っても、レジスタ値は更新されますが、端子状態は変化しません。なお、DSP 汎用ポート機能選択レジスタ(DSPPF)への設定により、ポートが 2 次機能に設定されている場合、該

当ビットへの書き込みを行っても、レジスタ値は更新されますが、端子状態は変化しません。また、DSPPM[7:0]への設定が入力設定となっている場合は端子状態を、出力設定になっている場合には、該当ビットの値を読

み出します。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DSPPD －* －* －* －* －* －* －* －* PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x0204 アクセス：R/W アクセスサイズ：32 ビット

【注意】




PD7（ビット 7） DSPPF[7] DSPPM[7] リード時ライト時

0: 入力端子状態端子状態変化無し 0: 汎用ポート

（1 次機能） 1: 出力 DSPPD[7]の値書き込み値が端子から出力

PD6（ビット 6）

DSPPF[6] DSPPM[6] リード時ライト時











PD3（ビット 3） DSPPF[3] DSPPM[3] リード時ライト時



0: 入力端子状態端子状態変化無し 1: 2 次機能

設定禁止 1: 出力 DSPPD[3]の値端子状態変化無し



17-11





0: 入力端子状態端子状態変化無し 1: 2 次機能

DPO 1: 出力 DSPPD[2]の値端子状態変化無し









17.2.2.3 DSP 汎用ポート機能選択レジスタ（DSPPF）

本レジスタ(DSPPF)で、DSP 汎用入出力ポート (DSPPIO[7:0])の 1 次機能／2 次機能を選択出来ます。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DSPPF －* －* －* －* －* －* －* －* －* －* －* －* PF3 PF2 －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x0208 アクセス：R/W アクセスサイズ：32 ビット

【注意】




PF3（ビット 3）初期値からの変更は禁止です。

PF2（ビット 2） DSPPIO[2]の 1 次機能／2 次機能を選択します。2 次機能として、ダイヤルパルス出力用端

子(DPO)が割り当てられています。 PF2 説明

0 1 次機能（汎用入出力ポート DSPPIO[2]）

1 2 次機能（DPO）

（注意）本章記載の DSP ファームウェアでは、ダイヤルパルス出力機能には対応していません。



17-12

17.2.3 ダウンロードレジスタ関連

17.2.3.1 ダウンロード制御レジスタ 0（DLCR0）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DLCR0 －* －* －* －* －* －* －* －* －* －* －* －*

PDL

_EN3

PDL

_EN2

PDL

_EN1

PDL

_EN0

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





PDL_EN3（ビット 3） PRAM 3 面のアクセス種別（DSP アクセス or CPU アクセス）を設定するレジスタです。

説明

0 DSP アクセス

1 CPU アクセス（PRAM 書き込みモード）

PDL_EN2（ビット 2）

PRAM 2 面のアクセス種別（DSP アクセス or CPU アクセス）を設定するレジスタです。説明

0 DSP アクセス




0 DSP アクセス




0 DSP アクセス


（注意）本レジスタは、DSP リセット状態（DSP_RESET=”1”）の場合のみ設定変更可能です。DSP 動作状態

（DSP_RESET=”0”）での設定変更は禁止です。また、必ず DSP リセット状態で、PDL[3:0]_EN=”0000b としてから、

DSP 動作状態へ移行させてください。



17-13


15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DLCR1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

YDL

_EN

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





YDL_EN（ビット 0） YRAM のアクセス種別（DSP アクセス or CPU アクセス）を設定するレジスタです。

説明

0 DSP アクセス

1 CPU アクセス（YRAM 書き込みモード）


（DSP_RESET=”0”）での設定変更は禁止です。また、必ず DSP リセット状態で、YDL_EN=”0”としてから、DSP 動作

状態へ移行させてください。



17-14


15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DLCR2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

XDL

_EN

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





XDL_EN（ビット 0） XRAM のアクセス種別（DSP アクセス or CPU アクセス）を設定するレジスタです。

説明

0 DSP アクセス

1 CPU アクセス（XRAM 書き込みモード）


（DSP_RESET=”0”）での設定変更は禁止です。また、必ず DSP リセット状態で、XDL_EN=”0”としてから、DSP 動作

状態へ移行させてください。

（注意）本レジスタは将来の拡張用機能であり、初期値からの設定変更は禁止です。



17-15

17.2.4 システム制御レジスタ関連

17.2.4.1 ソフトパワーダウン制御レジスタ（SPCON）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

SPCON －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

DSP_

RESET

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

アドレス：CODEC Base＋0x02C0 アクセス：R/W アクセスサイズ：32 ビット【注意】




DSP_RESET（ビット 0）本レジスタを 200ns 以上の間、"1"に設定することで VoIP CODEC ブロックをパワーダウン

状態(DSP パワーダウン状態)に移行させることが出来ます。また、本ビットの初期値は"1"であり、システムリセット解除後は DSP パワーダウン状態となります。パワーダウン状態

からの解除は、本レジスタに”0”を設定することで行えます。なお、本ビットを”1”に設定した DSP パワーダウン状態でも、本レジスタ、DSP ファーム

ウェア用のダウンロード回路(Down Loader)、ダウンロード制御レジスタ(DLCR0-DLCR2)及び RAM は初期化されません。

説明

0 動作状態

1 パワーダウン状態



17-16

17.2.4.2 PCM イネーブル制御レジスタ（PCMENR）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PCMENR －* －*

PPB1

_OEN

PPB0

_OEN －*

PPA2

_OEN

PPA1

_OEN

PPA0

_OEN－* －*

PPB1

_IEN

PPB0

_IEN －* －*

PPA1

_IEN

PPA0

_IEN

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x02C8 アクセス：R/W アクセスサイズ：32 ビット【注意】




PPB1_OEN（ビット 13） PCM PortB1 の出力イネーブル制御を行うビットです。

説明


1 動作状態

PPB0_OEN（ビット 12）

PCM PortB0 の出力イネーブル制御を行うビットです。説明


1 動作状態

PPA2_OEN（ビット 10）

PCM PortA2 の出力イネーブル制御を行うビットです。説明


1 動作状態




1 動作状態




1 動作状態



17-17

PPB1_IEN（ビット 5）

PCM PortB1 の入力イネーブル制御を行うビットです。説明


1 動作状態

PPB0_IEN（ビット 4） PCM PortB0 の入力イネーブル制御を行うビットです。

説明


1 動作状態

PPA1_IEN（ビット 1）

PCM PortA1 の入力イネーブル制御を行うビットです。説明


1 動作状態

PPA0_IEN（ビット 0）

PCM PortA0 の入力イネーブル制御を行うビットです。説明


1 動作状態



17-18

17.2.4.3 AFE_CH0 イネーブルレジスタ（WCODECEN0）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WCODEC

EN0 －* －* －* －* －*

AFE0_

CNT1

AFE0_

CNT0

AFE0_

HOLDEN

AFE0_

PDCOM

AFE0_

SLMT

AFE0_

PDSL

AFE0_

PDDA

AFE0_

PGMT

AFE0_

PDAD

AFE0_

PDPG

AFE0_

RSTN

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x02D0 アクセス：R/W アクセスサイズ：32 ビット【注意】




AFE0_CNT1（ビット 10）内部調整用レジスタです。CH0 側のアナログインタフェースを使用する場合にはイニシャ

ルモード中に必ず"1"に設定してください。本ビット制御は、必ず AFE0_PDAD="0"の状態

で行なってください。




AFE0_HOLDEN（ビット 8）出力部ホールド制御を行うレジスタです。

説明

0 OFF（VCOM 電流＝ゼロ）

1 VCOM 電圧を LNON に出力

AFE0_PDCOM（ビット 7）

AFE_CH0 の VCOM のパワーダウン制御を行うレジスタです。説明

0 パワーダウン

1 通常動作

AFE0_SLMT（ビット 6）

AFE_CH0 の LINE AMP の MUTE 制御を行うレジスタです。説明

0 MUTE

1 通常動作



17-19

AFE0_PDSL（ビット 5）

AFE0_CH0 の LINE AMP のパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE0_PDDA（ビット 4）

AFE_CH0 の DA ブロックのパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE0_PGMT（ビット 3）

AFE_CH0 の PGA の MUTE 制御を行うレジスタです。説明

0 MUTE

1 通常動作

AFE0_PDAD（ビット 2）

AFE_CH0 の AD ブロックのパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE0_PDPG（ビット 1）

AFE_CH0 の PGA のパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE0_RSTN（ビット 0）

AFE_CH0 のリセット制御を行うレジスタです。説明

0 リセット

1 通常動作



17-20

17.2.4.4 AFE_CH0 制御レジスタ（WCODECCON0）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WCODEC

CON0 －* －* －* －* －* －*

AFE0_

SLDA

AFE0_

SLPG AFE0_PGLG[5:0]

AFE0_

ADINSL[1:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





AFE0_SLDA（ビット 9） AFE_CH0 の SLDA スイッチ設定を行うレジスタです。

説明

0 OFF

1 ON

AFE0_SLPG（ビット 8）

AFE_CH0 の SLPG スイッチ設定を行うレジスタです。説明

0 OFF

1 ON

AFE0_PGLG[5:0]（ビット 7～2）

AFE_CH0 の PGA でのゲイン設定を行うレジスタです。 AFE0_PGLG[5:0] 説明

000000 -42dB

｜

001110 -42dB

001111 -42dB

｜ 1dB/Step

111001 ±0dB

｜ 1dB/Step

111111 +6dB

AFE0_ADINSL[1:0]（ビット 1～0）

AFE_CH0 のアナログ入力セレクタの選択制御を行うレジスタです。説明

00 LNIN0

01 RDIN0

10 MIC0

11 設定禁止



17-21

17.2.4.5 AFE_CH1 イネーブルレジスタ（WCODECEN1）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WCODEC

EN1 －* －* －* －* －*

AFE1_

CNT1

AFE1_

CNT0

AFE1_

HOLDEN

AFE1_

PDCOM

AFE1_

SLMT

AFE1_

PDSL

AFE1_

PDDA

AFE1_

PGMT

AFE1_

PDAD

AFE1_

PDPG

AFE1_

RSTN

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0











AFE1_HOLDEN（ビット 8）出力部ホールド制御を行うレジスタです。

説明

0 OFF（VCOM 電流＝ゼロ）

1 VCOM 電圧を LNON に出力

AFE1_PDCOM（ビット 7）

AFE_CH1 の VCOM のパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE1_SLMT（ビット 6）

AFE_CH1 の LINE AMP の MUTE 制御を行うレジスタです。説明

0 MUTE

1 通常動作



17-22

AFE1_PDSL（ビット 5）

AFE1_CH1 の LINE AMP のパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE1_PDDA（ビット 4）

AFE_CH1 の DA ブロックのパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE1_PGMT（ビット 3）

AFE_CH1 の PGA の MUTE 制御を行うレジスタです。説明

0 MUTE

1 通常動作

AFE1_PDAD（ビット 2）

AFE_CH1 の AD ブロックのパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE1_PDPG（ビット 1）

AFE_CH1 の PGA のパワーダウン制御を行うレジスタです。説明


1 通常動作

AFE1_RSTN（ビット 0）

AFE_CH1 のリセット制御を行うレジスタです。説明

0 リセット

1 通常動作



17-23

17.2.4.6 AFE_CH1 制御レジスタ（WCODECCON1）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

WCODEC

CON1 －* －* －* －* －* －*

AFE1_

SLDA

AFE1_

SLPG AFE1_PGLG[5:0]

AFE1_

ADINSL[1:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x02DC アクセス：R/W アクセスサイズ：32 ビット【注意】




AFE1_SLDA（ビット 9） AFE_CH1 の SLDA スイッチ設定を行うレジスタです。

説明

0 OFF

1 ON

AFE1_SLPG（ビット 8）

AFE_CH1 の SLPG スイッチ設定を行うレジスタです。説明

0 OFF

1 ON

AFE1_PGLG[2:0]（ビット 7～2）

AFE_CH1 の PGA でのゲイン設定を行うレジスタです。 AFE1_PGLG[5:0] 説明

000000 -42dB

｜

001110 -42dB

001111 -42dB

｜ 1dB/Step

111001 ±0dB

｜ 1dB/Step

111111 +6dB

AFE1_ADINSL[1:0]（ビット 1～0） AFE_CH1 のアナログ入力セレクタの選択制御を行うレジスタです。

説明

00 LNIN1

01 RDIN1

10 MIC1

11 設定禁止



17-24

17.2.4.7 PCM クロック選択レジスタ 0（PCMCKCON0）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PCMCK

CON0 －* －* －* －* －* －* －*

PCLK0

_SEL －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1





PCLK0_SEL（ビット 8） SYNC/BCLK の外部入力／内部発生を選択するレジスタです。

説明

0 外部入力（初期状態）

1 内部発生

（注意）本レジスタへの設定変更は、必ずイニシャルモード中に行ってください。

（注意）PCM インタフェースを使用されない場合には、PCM クロック選択レジスタ 0(PCMCKCON0)の PCLK0_SELを”1”に設定してください。

17.2.4.8 PCM クロック選択レジスタ 1（PCMCKCON1）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PCMCK

CON1 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





本レジスタはテスト用であり、初期値からの変更は禁止です。



17-25

17.2.4.9 割り込み発生通知レジスタ（INTB）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

INTB －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* INTB

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x036C アクセス：R/ アクセスサイズ：32 ビット【注意】




INTB（ビット 0）ステータス変化（トーン生成器等）時に 0.2us 程度の間、”1”となります。また、このビッ

トの反転が CPU 側への割り込み信号（intb）となります。

説明

0 割り込み通知無し

1 割り込み通知有り

17.2.4.10 PCM 同期形式選択レジスタ（FRMSYNCR）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

FRM

SYNCR －* －* －* －* －* －* －* －* －* －* －* －* －* －* －*

SYNC

_SEL

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





SYNC_SEL（ビット 0） SYNC/BCLK を使用する場合の同期形式を設定するレジスタです。

説明

0 ロングフレーム同期信号

1 ショートフレーム同期信号

(注意)本レジスタの制御は、必ずイニシャルモード中に行ってください。



17-26

17.2.4.11 PCM Port A 入力タイムスロット選択レジスタ（PPA0_ITS,PPA1_ITS）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PPA0_ITS

～

PPA1_ITS

－* －* －* －* －* －* －* －* －* －* －* PPA0_ITS[4:0] / PPA1_ITS[4:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x0384(PPA0_ITS[4:0])、CODEC Base＋0x0388(PPA1_ITS[4:0]) アクセス：R/W アクセスサイズ：32 ビット

【注意】




PPA0_ITS[4:0] / PPA1_ITS[4:0] （ビット 4～0） PCM データの取り込みを行うタイムスロット番号を下表に従い設定してください。

B4 B3 B2 B1 B0 Time Slot B4 B3 B2 B1 B0 Time Slot

0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32

(注意)本レジスタの制御は、必ず PCM イネーブル制御レジスタ（PCMENR）の該当するビットが停止状態で

行ってください。 (注意)PCM PortA 符号化形式選択制御レジスタ(PCMA_SEL[1:0])の設定により、1 タイムスロットのビット数

は 16bit リニア設定時：16 ビット G.711(u-law/A-law)設定時：8 ビット

に自動的に切り替ります。従いまして、設定可能な大タイムスロット番号は 16bit リニア設定時：n/2 G.711(u-law/A-law)設定時：n

となりますので、ご注意ください。[n = （BCLK 周波数） ÷ 64K] 上記の大タイムスロット番号より大きなタイムスロット番号の設定は禁止です。



17-27

17.2.4.12 PCM Port B 入力タイムスロット選択レジスタ（PPB0_ITS,PPB1_ITS）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PPB0_ITS

～

PPB1_ITS

－* －* －* －* －* －* －* －* －* －* －* PPB0_ITS[4:0] / PPB1_ITS[4:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x0394(PPB0_ITS[4:0])、CODEC Base＋0x0398(PPB1_ITS[4:0]) アクセス：R/W アクセスサイズ：32 ビット

【注意】




PPB0_ITS[4:0] / PPB1_ITS[4:0] （ビット 4～0） PCM データの取り込みを行うタイムスロット番号を下表に従い設定してください。


0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32


行ってください。 (注意)PCM PortB 符号化形式選択制御レジスタ(PCMB_SEL[1:0])の設定により、1 タイムスロットのビット数






17-28

17.2.4.13 PCM Port A 出力タイムスロット選択レジスタ（PPA0_OTS,PPA1_OTS,PPA2_OTS）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PPA0_OTS

～

PPA2_OTS

－* －* －* －* －* －* －* －* －* －* －* PPA0_OTS[4:0] / PPA1_OTS[4:0]

PPA2_OTS[4:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x039C(PPA0_OTS[4:0])、CODEC Base＋0x03A0(PPA1_OTS[4:0]) CODEC Base＋0x03A4(PPA2_OTS[4:0]) アクセス：R/W アクセスサイズ：32 ビット

【注意】




PPA0_OTS[4:0] / PPA1_OTS[4:0] / PPA2_OTS[4:0（ビット 4～0） PCM データを出力するタイムスロット番号を下表に従い設定してください。


0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32


行ってください。 (注意)PPA0_OTS[4:0] / PPA1_OTS[4:0] / PPA2_OTS[4:0]で同一スロットの設定は禁止です。



17-29

(注意)PCM PortA 符号化形式選択制御レジスタ(PCMA_SEL[1:0])の設定により、1 タイムスロットのビット数






17-30

17.2.4.14 PCM Port B 出力タイムスロット選択レジスタ（PPB0_OTS,PPB1_OTS）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

PPB0_OTS

～

PPB1_OTS

－* －* －* －* －* －* －* －* －* －* －* PPB0_OTS[4:0] / PPB1_OTS[4:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x03AC(PPA0_OTS[4:0])、CODEC Base＋0x03B0(PPA1_OTS[4:0]) アクセス：R/W アクセスサイズ：32 ビット

【注意】




PPB0_OTS[4:0] / PPB1_OTS[4:0] （ビット 4～0） PCM データを出力するタイムスロット番号を下表に従い設定してください。


0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32


行ってください。 (注意)PPB0_OTS[4:0] / PPB1_OTS[4:0] で同一スロットの設定は禁止です。



17-31

(注意)PCM PortB 符号化形式選択制御レジスタ(PCMB_SEL[1:0])の設定により、1 タイムスロットのビット数






17-32

17.2.4.15 FIFO 制御レジスタ 1（FIFOCONR1）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

FIFO

CONR1 －* －* －* －* －* －* －* －* －* －* －* －* －* －*

FR0_

CHb

FR0_

CHa

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x03C4 アクセス：R/ アクセスサイズ：32 ビット【注意】




FR0_CHb（ビット 1） CHb 送信データを格納した送信バッファがフルになった場合に”1”となり、送信バッフ

ァ内のデータの読み出しが完了するか、バッファリング時間に応じたフレーム時間（Frame Time）の経過直前に”0”となります。

説明

0 CHb 送信要求発生無し

1 CHb 送信要求発生

FR0_CHa（ビット 0）

CHa 送信データを格納した送信バッファがフルになった場合に”1”となり、送信バッフ

ァ内のデータの読み出しが完了するか、バッファリング時間に応じたフレーム時間（Frame Time）の経過直前に”0”となります。

説明

0 CHa 送信要求発生無し

1 CHa 送信要求発生

上記、ビット B1 とビット B0 の否定論理和(NOR)をとった信号が、CPU 側への送信データ

読み出し要求の割り込み（fr0b）となります。



17-33

17.2.4.16 FIFO 制御レジスタ 2（FIFOCONR2）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

FIFO

CONR2 －* －* －* －* －* －* －* －* －* －* －* －* －* －* －* FR1

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：CODEC Base＋0x03C8 アクセス：R/ アクセスサイズ：32 ビット【注意】




FR1（ビット 0）受信データを格納する受信バッファがエンプティになった場合に”1”となり、受信バッ

ファへの規定ワード数のデータの書き込みが完了するか、バッファリング時間に応じたフ

レーム時間（Frame Time）の経過直前に”0”となります。

説明

0 受信要求発生無し

1 受信要求発生

上記、ビット B0 を反転した信号が、CPU 側への受信データ書き込み要求の割り込み（fr1b）となります。受信データ書き込み要求を行う割り込み信号（fr1b）については、17.5 項ご使用上の注意も参照下さい。

17.2.4.17 LSI コード表示レジスタ（LSICODE）

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

LSICODEC LSICODE[15:0]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

アドレス：CODEC Base＋0x03E8 アクセス：R/ アクセスサイズ：32 ビット

【注意】




本レジスタを読み出すことで、本 LSI のコード種別を確認出来ます。

説明

0x0000 ML7304-001ｘｘｘ

0x0001 ML7304-0ｘ2



17-34

17.3 機能説明

17.3.1 送受信バッファ制御方法

17.3.1.1 概要

本 LSI では、送信、受信データの読み出し、書き込み用に 320 ワード（×16 ビット）の FIFO を搭載しています。

17.3.1.2 送信、受信バッファについて

送信、受信バッファの制御可能なパラメータを表 17-1に示します。

表 17-1 送信受信バッファの制御可能なパラメータ

内容変更可能なパラメータ初期値備考

Speech CODEC

符号化形式

G.711(u-law,A-law)

G.722

G.729A

※ Speech CODEC 符号化形式の設定によって、送受信バッフ

ァのバッファリングサイズが自動的に変更されます

バッファリング時間 10ms/20ms 10ms バッファリング時間の設定によって、送受信バッファのバッフ

ァリングサイズが自動的に変更されます

アクセス方式フレームフレーム

FIFO データ幅 16bit 16bit

※Speech CODEC 停止中に TXSC_SEL[3:0]、RXSC_SEL[3:0]に値を書き込み、Speech CODEC 符号化形式を設定してください。

17.3.1.3 送信、受信バッファサイズ

送信、受信バッファは FIFO(First In First Out)形式のダブルバッファで構成されており、1 つのバッファで

10msec もしくは 20msec 分のデータをバッファリングします。送信バッファフルあるいは受信バッファエンプティー時に、CPU 側に送信データの読み出し要求を行う割り込

み信号（fr0b）、あるいは受信データの書き込み要求を行う割り込み信号(fr1b)を発生します。また、FIFOのワード数は選択するSpeech CODEC、バッファリング時間によってワード数が自動的に変更されま

す。各 Speech CODEC、データ幅のバッファサイズ、ワード数を表 17-2に示します。

表 17-2 送信受信バッファのバッファサイズ、ワード数

10ms モード 20ms モード

Speech CODEC バッファサイズ 16bit アクセスバッファサイズ 16bit アクセス

G.711(64kbps) 80 byte 40 ワード 160 byte 80 ワード

G.722(64,56,48kbps) 80 byte 40 ワード 160 byte 80 ワード

G.729A(8kbps) 12 byte ※1 6 ワード ※1 24 byte ※1 12 ワード ※1

※1 G.729A の場合、符号化データとは別に、情報データが 10ms あたり 2byte 分（20ms モード時は 4byte）

必要となります。



17-35

17.3.1.4 送信、受信バッファ構成

送信、受信バッファへのアクセスタイミングを図 17-1に示します。送信、受信ともにダブルバッファ構成となっ

ていますが、CPU 側からアクセスする場合には 1 つのバッファとしてアクセスすることができます。

図 17-1 送信、受信バッファアクセスタイミング

17.3.1.5 データ格納フォーマット

送信、受信バッファのデータ格納フォーマットを図 17-2、図 17-3、図 17-4に示します。 A. G.711(64kbps)

G.711(64kbps,u-law/A-law)・8bit/125μsec

バッファー構成・80サンプル/10msec・160サンプル/20msec

・・

(a)10ms/16bitモード

(b)20ms/16bitモード

bit7 bit6 bit5 bit4

PCM符号構成

・・・・・・・・・・

bit3 bit2 bit1 bit0

01

2

156157

158159

ワード構成

1

2

39

40

.

.

1

2

79

80

.

.

ワード数ワード数

01

2

7677

7879

bit7・・・bit0 bit7・・・bit0

3 3

D15 D0 D15 D0

図 17-2 G.711 データフォーマット

送信バッファTX Buffer0

10m/20msec

受信バッファRX Buffer0

CPUからの書き込み

CPUからの読み出し

TX Buffer1 TX Buffer0

RX Buffer1 RX Buffer0

TX Buffer1 TX Buffer0 TX Buffer1

RX Buffer1 RX Buffer0 RX Buffer1

DSPからの読み出し

DSPからの書き込み



17-36

B.G.722(64,56,48kbps)

G.722(64,56,48kbps)・8bit/125μsec

バッファー構成・80サンプル/10msec・160サンプル/20msec

・・

(a)10ms/16bitモード

(b)20ms/16bitモード

IH1 IH2 IL1 IL2

PCM符号構成

・・・・・・・・・・

IL3 IL4 IL5 IL6

01

2

156157

158159

ワード構成

1

2

39

40

.

.

1

2

79

80

.

.

ワード数ワード数

01

2

7677

7879

bit7・・・bit0 bit7・・・bit0

3 3

D15 D0 D15 D0

図 17-3 G.722 データフォーマット受信側は、G722_MODE[1:0]を参照してデコード処理を行います。56kbps 時は"IL6"ビットを"0"にしてください。

また、48kbps 時は"IL5"および"IL6"ビットを共に"0"にしてください。



17-37

C.G.729A(8kbps)

G.729.A(8kbps)・1フレーム80bit/10msec・2フレーム160bit/20msec

(a)10ms/16bitモード (b)20ms/16bitモード

1フ

レー

ム目

D15 D0 D15 D0ワード数

1

2

4

5

3

1フ

レー

ム目

ワード数

1

2

4

5

3

7

8

10

11

9

2フレ

ーム

目

S21

S22

S23

C20

C21

C22

C23

C24

P20

P21

P22

P23

P24

GB10

GB11

GB12

C10

C11

C12

C13

C14

C15

C16

C17

P12

P13

P14

P15

P16

P17

L30

L31

L0

ワード数

1

2

4

5

3

L10

L11

L12

L13

L14

L15

L16

B15 B14 B13 B12 B11 B10 B9 B8

G.729.A 符号、ワード構成

ワード構成

シンボル名bit No

ERR "0""0""0""0""0""0""0"

6

12

6 6

ERR ビットは、Encoderの出力としては"0"を出力します。Decoder側への入力として"0"を書き込んだ場合、通常動作を行いますが、"1"を書き込んだ場合はエラーフレームとしてBFI処理されます。

情報データ

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

B7 ・・・・・・・・ B0 B15 ・・・・・・・・ B8

GB20

GB21

GB22

GB23

GA20

GA21

GA22

S20

C25

C26

C27

C28

C29

C210

C211

C212

GB13

GA10

GA11

GA12

S10

S11

S12

S13

C18

C19

C110

C111

C112

P0P10

P11

L32

L33

L34

L20

L21

L22

L23

L24

B7 B6 B5 B4 B3 B2 B1 B0

"0""0""0""0""0""0""0""0"

図 17-4 G.729A データフォーマット



17-38

17.3.1.6 送信、受信バッファアクセス方法

A. 送信バッファアクセス方法

送信側（音声圧縮側）の音声圧縮データを格納している送信バッファがフルになった場合に、CPU 側への送信

データ読み出し要求を行う割り込み信号（fr0b）が"H"から"L"になります。 CPU 側では送信データの読み出し要求の割り込みを検出した場合、送信バッファから送信データの読み出し

を行ってください。送信バッファの読み出しアドレスは下記の通りです。送信バッファアドレス：9800_2XXXh

なお、送信データ読み出し要求を行う割り込み信号（fr0b）は、送信バッファ内にあるデータがすべて読み出さ

れるか、バッファリング時間に応じたフレーム時間（Frame Time）の経過直前まで"L"を保持します。

B. 受信バッファアクセス方法受信側（音声伸長側）の音声圧縮データを格納する受信バッファがエンプティ－になった場合に、CPU 側への

受信データ書き込み要求を行う割り込み信号(fr1b)が"H"から"L"になります。 CPU 側では受信データの書き込み要求の割り込みを検出した場合、受信バッファへ受信データの書き込みを

行ってください。受信バッファへの書き込みアドレスは下記の通りです。受信バッファアドレス：9800_1XXXh

なお、受信データ書き込み要求を行う割り込み信号（fr1b）は、受信バッファに規定ワード数の書き込みが行な

われるか、バッファリング時間に応じたフレーム時間（Frame Time）の経過直前まで"L"を保持します。受信デー

タ書き込み要求を行う割り込み信号（fr1b）については、17.5 項ご使用上の注意も参照下さい。



17-39

17.3.1.7 送信、受信バッファ制御方法

A. 状態遷移図 Speech CODEC の動作状態は、CHa Speech CODEC 制御レジスタ(SC_CHaEN)、CHb Speech CODEC 制御レジ

スタ(SC_CHbEN)への設定により、下記 3 つの状態が存在します。停止状態 (SC_CHaEN=0、SC_CHbEN=0) 通常通話動作 (SC_CHaEN=1、SC_CHbEN=0)、または (SC_CHaEN=0、SC_CHbEN=1) 3 者通話動作 (SC_CHaEN=1、SC_CHbEN=1)

図 17-5に Speech CODEC 符号化形式として G.711(u-law/a-law)を選択した場合の Speech CODEC 動作状態遷

移図を示します。

停止SC_CHaEN=0、SC_CHbEN=0

通常通話動作SC_CHaEN=1、SC_CHbEN=0

orSC_CHaEN=0、SC_CHbEN=1

3者通話動作SC_CHaEN=1、SC_CHbEN=1

SC_CHaEN=1SC_CHbEN=1

SC_CHaEN=0SC_CHbEN=0

SC_CHaEN=0or

SC_CHbEN=0SC_CHaEN=1

orSC_CHbEN=1

SC_CHbEN=1or

SC_CHaEN=1

SC_CHbEN=0or

SC_CHaEN=0

図 17-5 Speech CODEC の動作モード遷移図 (G.711(u-law/a-law)の場合)

なお、Speech CODEC 符号化形式として G.722/G.729A を選択した場合には、3 者通話動作(SC_CHaEN=1 かつ

SC_CHbEN=1）は禁止となります。図 17-6に Speech CODEC 符号化形式として、G.722/G.729A を選択した場合

の Speech CODEC 動作状態遷移図を示します。

停止SC_CHaEN=0、SC_CHbEN=0

通常通話動作SC_CHaEN=1、SC_CHbEN=0

SC_CHaEN=1

SC_CHaEN=0

図 17-6 Speech CODEC の動作モード遷移図 (G.722/G.729A の場合)

B. 通常通話時の送信、受信バッファ制御方法通常通話時の送信、受信バッファ制御方法例として G.711(u-law/A-law)/G.722／20ms モードの場合を図 17-7に示します。また、G.729／20ms モードの場合を図 17-8に示します。

C. 3 者通話時の送信、受信バッファ制御方法 3 者通話動作時の送受信バッファ制御方法例として G.711(u-law/A-law)／20ms モードを図 17-9、図 17-10に

示します。



17-40

図 17-7 通常通話時における送信、受信バッファ制御方法・・・G.711(u-law/A-law)/G.722 の場合

ENC

Spee

chC

OD

ECT1

T2T3

T5T4

停止

/ In

itT1

SC_C

HaE

N

①起

動大

250u

s②

動作

③停

止大

250u

s

⑤起

動間

隔 2

0.0m

s以上

停止

/ In

it

TXER

R_C

Ha

INTB

FR0_

CH

a

約25

0us

読み

出し

有効

区間

CPU

読み

出し

④エ

ラー

RE_

SC1

RE_

SC2

RE_

SC3

RE_

SC4

FR0B

Spee

chC

OD

EC

CPU

書き

込み

書き

込み

有効

区間

WE_

SC1

DEC

_OU

TON

DEC

OU

T

Fram

e Ti

me

(※1）

R3(

PLC

)R

4R 5

R1

R2

無音

出力

/Init

無音

約3.

75m

s(※

4)

WE_

SC2

WE_

SC3

WE_

SC4

WE_

SC5

WE_

SC6

④エ

ラー

tDEC

ON

INTB

RXE

RR

_CH

a

FR1B FR

1

約25

0us

20m

s20

ms

Fram

e Ti

me

(※1)

20m

s20

ms

20m

s20

ms

20m

s

(※1)

本図

では

20m

sモー

ドの

場合

を示

して

いま

す。

10m

sモー

ドの

場合

は、

Fram

e Ti

me(

受信

側の

3フレ

ーム

目以

降）は

10m

sにな

りま

す。

(※2）

本図

では

20m

sモー

ドの

場合

を示

して

いま

す。

10m

sモー

ドの

場合

は、

Fram

e Ti

me（

受信

側の

2フレ

ーム

目）は

4msに

なり

ます

。

20m

s14

ms（

※2)

約10

ms(

※3）

(※3）

本図

では

PLC有

効の

場合

を示

して

いま

す。

PLC無

効時

には

約(1

0-3.

75)m

s=約

6.25

msに

なり

ます

。

(※4）

本図

では

PLC有

効の

場合

を示

して

いま

す。

PLC無

効時

には

tDEC

ON経

過後

にデ

コー

ド出

力が

開始

され

ます

。

XX m

s(※

5)

無音

出力

/Init

(5

Fram

e Ti

me

1Sp

eech

CO

DEC

DEC

_OU

TON

="1"

17.5



17-41

動作説明

①起動 DEC_OUTON "0" , SC_CHaEN "0"->"1" SC_CHaEN が"1"に設定されてから大 250μsec 以内に SpeechCODEC が起動します。エンコーダは初期化された状態で起動し、SpeechCODEC 起動後、直ぐにエンコードを開始します。デコーダは SpeechCODEC 起動後、初期化、無音データの出力を行います。初の受信データの書き込み後、デ

コード出力制御レジスタ（DEC_OUTON）を"1"に設定することができます。 DEC_OUTONを"1"に設定後、G.711/G.722（PLC機能有効）の場合約3.75(+tDECON) mS間は無音データを出力

し、その後デコード出力を開始します。G.711/G.722（PLC 機能無効）の場合には、（tDECON）ms 間は無音データ

を出力し、その後デコード出力を開始します。なお、デコード出力開始オフセット時間制御用内部データメモリ

（DEC_ONTIM）への設定により、デコード出力開始オフセット時間（tDECON）を 0～32msec まで調整可能です。（tDECON：初期値 0msec、設定単位 125usec、設定可能範囲：0～32ms）

（注意）SC_CHaEN="1"(Speech CODEC起動)と同時にDEC_OUTONも"1"に設定することも可能です。その場合、

Speech CODEC 起動後に初の受信データの書き込み完了、かつデコード出力開始オフセット時間制御用内

部データメモリ(DEC_ONTIM)に設定されたオフセット時間(tDECON)の経過後にデコード出力を開始します。

②動作中ライト有効期間 WE_SCn で CPU により書き込まれたデータは、デコード出力期間 Rn で出力されます。この動作を停止まで繰り返します。（n=1,2,3,・・・・）エンコード期間 Tn でエンコードされたデータは、リード有効期間 RE_SCn で CPU により読み出されます。この動作

を停止まで繰り返します。（n=1,2,3,・・・・）

③停止 SC_CHaEN "1"->"0"、DEC_OUTON "1"->"0" 停止後のデコードは無効になります。SC_CHaEN が"0"に設定されてから大 250μsec 以内に、デコーダは停止

後、無音データを出力します。停止後のエンコードは無効になります。SC_CHaEN が"0"に設定されてから大 250μsec 以内にエンコーダはデ

ータの書き込みを停止します。

④エラー処理受信エラー：ライト有効期間 WE_SC3 がエラー時の例となります。ライト有効期間内にデータの書き込みが終了しない場合、

RXERR_CHa が"1"となり割り込みが発生します。RXERR_CHa は次ライト有効期間以降、正常に RX バッファに書

き込みされたフレームが終了する直前まで保持されます。ライト有効期間 WE_SC3 でエラーが発生した場合には、デコード出力期間 R3 では、PLC(Packet Loss Concealment）アルゴリズムに従い生成されたデータを出力します。但し、PLC 機能を無効設定した場合には、無音

データを出力します。



17-42

送信エラー：リード有効期間 RE_SC2 がエラー時の例となります。リード有効期間内にデータ読み出しが終了しない場合、

TXERR_CHa が"1"となり割り込みが発生します。TXERR_CHa は次リード有効期間以降、正常に送信バッファから

読み出されるフレームが終了する直前まで保持されます。データ読み出しが終了しない場合でも、送信バッファの

データは通常通り更新されます。

⑤起動間隔 SpeechCODEC 停止後から次の起動までの間隔は 20.0msec 以上必要です。ライト有効期間: SpeechCODEC 起動後の初のライト有効期間 WE_SC1 には、時間制限はありません。ライト有効期間 WE_SC2は、FR1B の立ち下がり、または FR1 が"0"→"1"に変化してから 13.0msec 以内（10ms フレームモードの場合は

3msec 以内）に RX バッファへの書き込みを終了してください。ライト有効期間 WE_SC3 以降は、FR1B の立ち下が

り、または FR1 が"0"→"1"に変化してから 18.0msec 以内（10ms フレームモードの場合は 9msec 以内）に RX バッフ

ァへの書き込みを終了してください。リード有効期間: FR0B の立ち下がり、または FR0_CHa が"0"->"1"に変化してから 18.0msec 以内（10ms フレームモードの場合は

9msec 以内）に TX バッファからの読み出しを終了してください。



17-43

図 17-8 通常通話時における送信、受信バッファ制御方法・・・G.729A の場合

EN

CSpe

ech

CO

DEC

INIT

停止

SC

_CH

aEN

①起

動大

250μ

sec

②動

作

TXER

R_C

Ha

INTB

FR

0_C

Ha

読み

出し

有効

区間

CP

U 読

み出

し

FR

0B

T2

T3

T5

T4

INIT

③停

止大

250

μse

c

⑤起

動間

隔

20.0

mse

c以

上

停止

約25

0use

c

④エ

ラー

RE_S

C1

RE_S

C2

RE_S

C3

RE_S

C4

T1

Spe

ech

CO

DEC

CP

U 書

き込

み

書き

込み

有効

区間

DEC

_OU

TO

N

無音

出力

DEC

OU

T

INTB

RXER

R_C

Ha

FR

1B

FR

1

R2

R3(

BFI)

R1

WE_S

C3

WE_S

C6

④エ

ラー

WE_S

C4

WE_S

C5

約250

use

c

WE_S

C1

WE_S

C2

R4

無音

出力

無音

tDEC

ON

T6

約10

ms

Fram

e Ti

me

(※1)

Fram

e Ti

me

(※1)

(※1)

本図

では

20m

sモー

ドの

場合

を示

して

いま

す。

10m

sモー

ドの

場合

は、

Fram

e Ti

meは

10m

sにな

りま

す。

20m

s

20m

s

20m

s20

ms

20m

s

20m

s20

ms

20m

s

20m

s

約15

ms

無音

出力

/IN

IT

(2

Fram

e Ti

me

1Sp

eech

CO

DEC

DEC

_OU

TON

="1"

17.5

XXm

s（※

2）



17-44

動作説明

①起動 DEC_OUTON "0" , SC_CHaEN "0"->"1"

SC_CHaEN が"1"に設定されてから大 250μsec 以内に SpeechCODEC が起動します。エンコーダは初の 10ms 間で初期化を行い、T1 区間からエンコードを開始します。デコーダは SpeechCODEC 起動後、初期化、無音データの出力を行います。初の受信データの書き込み後、デ

コード出力制御レジスタ（DEC_OUTON）を"1"に設定することができます。 15ms＋tDECON 間は無音データを出力し、その後デコード出力を開始します。なお、デコード出力開始オフセット

時間制御用内部データメモリ（DEC_ONTIM）への設定により、デコード出力開始オフセット時間（tDECON）を 0～

32msec まで調整可能です。（tDECON：初期値 0msec、設定単位 125usec、設定可能範囲：0～32ms）

（注意）SC_CHaEN="1"(Speech CODEC起動)と同時にDEC_OUTONも"1"に設定することも可能です。その場合、

Speech CODEC 起動後に初の受信データの書き込み完了、かつデコード出力開始オフセット時間制御用内

部データメモリ(DEC_ONTIM)に設定されたオフセット時間(tDECON)＋15ｍｓの経過後にデコード出力を開始し

ます。

②動作中ライト有効期間 WE_SCn で CPU により書き込まれたデータは、デコード出力期間 Rn で出力されます。この動作を

停止まで繰り返します。（n=1,2,3,・・・・）エラー(ERR)ビットを"1"に設定した場合は、G.729A で規定されたフレーム消失補償処理(BFI：Bad Frame Indicator)を行います。エンコード期間 Tn でエンコードされたデータは、リード有効期間 RE_SCn で CPU により読み出されます。この動作

を停止まで繰り返します。（n=1,2,3,・・・・）

③停止 SC_CHaEN "1"->"0"、DEC_OUTON "1"->"0" 停止後のデコードは無効になります。SC_CHaEN が"0"に設定されてから大 250μsec 以内に、デコーダは停止

後、無音データを出力します。停止後のエンコードは無効になります。SC_CHaEN が"0"に設定されてから大 250μsec 以内にエンコーダはデ

ータの書き込みを停止します。

④エラー処理受信エラー：ライト有効期間 WE_SC3 がエラー時の例となります。ライト有効期間内にデータの書き込みが終了しない場合、

RXERR_CHa が"1"となり割り込みが発生します。RXERR_CHa は次ライト有効期間以降、正常に RX バッファに書

き込みされたフレームが終了する直前まで保持されます。ライト有効期間 WE_SC3 でエラーが発生した場合には、デコード出力期間 R3 では、G.729A で規定されたフレー

ム消失補償処理(BFI：Bad Frame Indicator)を行います。また、ERR ビットに"1"を書き込んだ場合も、同様にフレーム消失補償処理を行います。ただし、このとき

RXERR_CHaは"0"のままとなり、割り込みは発生しません。（ERRビット以外のデータをダミーデータとして書き込ん

でいただく必要があります）



17-45

送信エラー：リード有効期間 RE_SC2 がエラー時の例となります。リード有効期間内にデータ読み出しが終了しない場合、

TXERR_CHa が"1"となり割り込みが発生します。TXERR_CHa は次リード有効期間以降、正常に送信バッファから

読み出されるフレームが終了する直前まで保持されます。データ読み出しが終了しない場合でも、送信バッファの

データは通常通り更新されます。

⑤起動間隔 SpeechCODEC 停止後から次の起動までの間隔は 20.0msec 以上必要です。ライト有効期間: SpeechCODEC 起動後の初のライト有効期間 WE_SC1 には、時間制限はありません。ライト有効期間 WE_SC2以降は、FR1B の立ち下がり、または FR1 が"0"→"1"に変化してから 18.0msec 以内（10ms フレームモードの場合は

9msec 以内）に RX バッファへの書き込みを終了してください。リード有効期間: FR0B の立ち下がり、または FR0_CHa が"0"->"1"に変化してから 18.0msec 以内（10ms フレームモードの場合は

9msec 以内）に TX バッファからの読み出しを終了してください。



17-46

図 17-9 3 者通話時における送信、受信バッファ制御方法 1



17-47

動作説明

① 3 者通話起動 Speech CODEC 停止状態から 3 者通話動作を起動する場合、SC_CHaEN、SC_CHbEN を同時に”1”に設定して下

さい。エンコーダ：SC_CHaEN = SC_CHbEN="1"に設定されてから大 250usec 以内に、CHa、及び CHb 信号のエンコ

ードを開始します。デコーダ：SC_CHaEN = SC_CHbEN="1"に設定されてから大 250usec 以内に、受信データの書き込み要求を

行います。

② 3 者通話動作中 ■送信・ 2 チャネル送信要求中通知レジスタ (TXREQ_DC) 1 フレームで 2 回、送信データの読み出し要求を行っている間は、2 チャネル送信要求中通知レジスタ

(TXREQ_DC)が”1”となります。・読み出しチャネルの順番 1 フレーム内で CHa→CHb の順番で、2 回の送信データの読み出し要求を行います。但し、CHa送信データの読み出し要求に対してCPU 側から読み出しが終了しない場合には、CHb 送信データの読

み出し要求は発生しません。・読み出し手順 CHa、CHb 信号の 1 フレーム分のエンコード処理が終了すると、FR0_CHa=1 として割り込みを発生させ、CHa 送信

データの読み出し要求を行います。読み出し要求により、CHa 送信データ(160Byte)の読み出しを行って下さい。 CHa 送信データの読み出しが終了すると、FR0_CHb=1 として割り込みを発生させ、CHb 送信データの読み出し要

求を行います。読み出し要求により、CHb 送信データ(160Byte)の読み出しを行って下さい。なお、本動作状態では、エンコーダに入力される CHa、CHb 信号は、それぞれ以下のようになります。エンコーダ入力信号(CHa) = （Speech CODEC への入力送信データ）＋（CHb 受信データ Rx_CHb）エンコーダ入力信号(CHb) = （Speech CODEC への入力送信データ）＋（CHa 受信データ Rx_CHa）・リード有効期間 RE_DCn(CHa & CHb) CHa 送信データ読み出し要求(FR0_CHa=1)発生後、18.0msec 以内（10ms フレームモードの場合は 9msec 以内）

に CHa、CHb 送信データの読み出しを終了してください。・送信エラー処理リード有効期間内に、CPU 側からの読み出しが終了しない場合、該当チャネルの送信エラー(CHa：TXERR_CHa、CHb：TXERR_CHb)を”1”として割り込みを発生します。送信エラーは、次のリード有効期間以降、該当チャネルの

送信データの読み出しが正常に行われたフレームが終了する直前まで保持されます。なお、データ読み出しが終

了していない場合でも、送信バッファのデータは通常通り更新されます。



17-48

■受信・ 2 チャネル受信要求中通知レジスタ(RXREQ_DC) 本動作状態では、2 チャネル受信要求中通知レジスタ(RXREQ_DC)を”1”として、1 フレームで 2 回、受信データの

書き込み要求を行うことを CPU 側に通知します。・書き込みチャネルの順番書き込みチャネルの順番についての規定はありませんので、1 フレーム内で CHa→CHb、あるいは CHb→CHa のど

ちらかの順番で受信データの書き込みを行って下さい。

(注意)1 フレーム内で CHa→CHa、CHb→CHb のように同チャネルの受信データ書き込みは行わないで下さい。仮に

1 フレーム内で同チャネルの受信データ書き込みが行われた場合、1 回目の受信要求で書き込まれた受信データ

はデコードされますが、2 回目の受信要求で書き込まれた受信データは廃棄し、受信側無効書き込みエラー

(RXBW_ERR)を”1”として割り込みを発生させます。

・書き込み手順以下では、CHa→CHb の順番で受信データの書き込みを行った場合の動作説明を記載します。 1 回目の受信データ書き込み要求(FR1=1&RXREQ_First=1)により、CHa 受信データ(160Byte)の書き込みを行っ

て下さい。なお、CHa 受信データの書き込み開始前に、受信データ書き込みチャネル通知レジスタ RXFLAG を"0"として、CHa 受信データの書き込みを行うことを本 LSI へ通知してください。 CHa 受信データの書き込みが終了すると、2 回目の受信データ書き込み要求(FR1=1 & RXREQ_First=0)を行い

ます。2 回目の書き込み要求により、CHb 受信データ(160Byte)の書き込みを行って下さい。この場合も、CHb 受信

データの書き込み開始前に、受信データ書き込みチャネル通知レジスタ(RXFLAG)を"1"として、CHb 受信データ

の書き込みを行うことを本 LSI へ通知してください。なお、1 回目/2 回目に関わらず、受信データの書き込み要求時

には、FR1 を”1”として割り込みが発生します。・ライト有効期間 WE_DCn (CHa & CHb) WE_DC1 (CHa & CHb) Speech CODEC(CHa & CHb)起動後の初のライト有効期間には、時間制限はありません。 CHa 及び CHb の受信データの書き込み完了後、DEC_OUTON を”1”に設定することが出来ます。DEC_OUTONが”1”に設定されてから G.711(PLC 機能有効)時には tDECON+3.75ms 後に、G.711(PLC 機能無効)時には

tDECON 後にデコード出力を開始します。（※） (tDECON=0msec[初期値] ・・・内部データメモリで、0～32msec の範囲で設定可能です。) WE_DC2 (CHa & CHb) 2 回目のライト有効期間は、13msec（10ms フレームモードの場合は 3msec 以内）となります。 WE_DCn (CHa & CHb) n=3、4、5、・・・・ 3 回目以降のライト有効期間は、18msec（10ms フレームモードの場合は 9msec 以内）となります。

（注意）※

DEC_OUTON を”1”に設定してからデコード出力開始オフセット時間が経過する前に、通常通話動作へ遷移

（SC_CHaEn="1"、SC_CHbEN="0"）させることは禁止です。

（注意）※

SC_CHaEN=SC_CHbEN=”1”(Speech CODEC CHa&CHb 起動)と同時に DEC_OUTON も”1”に設定することも

可能です。Speech CODEC 起動後に初の受信データ(CHa&CHb)の書き込み完了、かつデコード出力開始オ

フセット時間制御用内部データメモリ(DEC_ONTIM)に設定されたオフセット時間(tDECON)の経過後にデコード

出力を開始します。



17-49

・受信エラー処理ライト有効期間内に、CHa 受信データ、及び CHb 受信データの書き込みを終了してください。ライト有効期間内に、CPU 側からの書き込みが終了しない場合、該当チャネルの受信エラー(CHa：RXERR_CHa、CHb：RXERR_CHb)を”1”として割り込みを発生させます。受信エラーは、次のライト有効期間以降、該当チャネルの受信データの書き込みが正常に行われたフレームが終

了する直前まで保持されます。なお、該当チャネルの受信データ書き込みが行われない場合、PLC(Packet Loss Concealment)アルゴリズムに従い生成されたデータを出力します。但し、PLC 機能を無効設定した場合には、無音

データを出力します。また、1 フレーム内で同チャネルの受信データが書き込まれた場合と受信データのチャネル通知が無効であった場

合には、受信側無効書き込みエラー(RXBW_ERR)を”1”として割り込みを発生させます。RXBW_ERRは次のライト

有効期間以降、無効な受信データの書き込みが行われなくなったフレームが終了する直前まで保持されます。 ③ 3 者通話動作停止 3 者通話動作状態から停止状態に戻す場合には、SC_CHaEN=0、SC_CHbEN=0、DEC_OUTON=0 に設定してく

ださい。SC_CHaEN=0、SC_CHbEN=0 に設定されてから、大 250usec 以内に Speech CODEC(CHa & CHb)のエ

ンコーダはデータの書き込みを停止し、デコーダは停止後、無音データを出力します。

（注意）

1. SC_CHaEN=0、SC_CHbEN=0 に設定されてから大 250usec で RXFLAG は 0b に自動クリアされます。

2. SC_CHaEN=0 に設定後、再び SC_CHaEN=1 に設定するまでには、20msec 以上の Wait が必要です。



17-50

図 17-10 3 者通話時における送信、受信バッファ制御方法 2

T2_CHa

停止 / Init

RE_SC1

AIN_5

AIN_6

AIN_4

T9_CHb

T7_CHb

T3_CHa

AIN_3

T4_CHa

T5_CHa

T6_CHa

AIN_4

AIN_5

AIN_6

無音

R5_CHa

R6_CHa

R4_CHa

R3_CHa

R5_CHb

R6_CHb

大250μsec

①通常通話動作中

③3者通

話動作

中④

3者通話

動作

停止

②3者通話動作起動

無音出力/Init

無音

R4_CHa

(CHa)

(CHb)

（注意）送信側のフレームタイミングと受信側のフレームタイミングは、DE

C_OUTON=1とする

タイ

ミング

により

変わっ

てきま

す。上

図では

、送

信側と

受信側

のフレ

ームタ

イミン

グが同

じ場合

を例と

して記

載して

いま

す。

①単一チャネル動作中

③3者通

話動作

中②3者

通話動作起動

CHa→CHbの

順

RE_SC3

RE_DC4

(CHa & CHb)

約250μsec

RE_SC2

WE_DC5

(CHa & CHb)

約250μ

sec

WE_SC4

WE_SC3

読み出

し有

効区間

CPU 読み出

し

FR0B

FR0_CHa

SC_CHbEN

ENC

INPUT SIGNAL

(上段+下段)

ENC

INPUT SIGNAL

(上段+下段)

CHb

CHa

TXREQ_DC

TXERR_CHa

TXERR_CHb

INTB

FR0_CHb

TXREQ_First

CPU 書き込

み

書き込

み有

効区間

DEC OUT

（CHa+CHb)

RXFLAG

SC_CHbEN

FR1B

CHa

CHb

FR1

RXREQ_First

RXREQ_DC

RXERR_CHa

INTB

RXERR_CHb

RXBW_ERR

R1_CHa

AIN_2

T11_CHb

R3_CHa

T7_CHa

T13_CHb

停止 / Init

⑤単一

チャネ

ル動作

中

AIN_9

T9_CHa

⑤通

常通

話動作

中

RE_SC8

AIN_7

AIN_7

RE_DC5

(CHa & CHb)

T15_CHb

T8_CHa

送信

エラ

ー(CHb)

RE_DC6

(CHa & CHb)

RE_DC7

(CHa & CHb)

AIN_8

R7_CHa R7_CHa

AIN_8

R8_CHa

R8_CHa

送信

エラ

ー(CHa)

無音出

力/Init

R8_CHa

大250μ

s

受信

エラ

ー(CHb)

④3者

通話動

作停止

WE_DC9

(CHa & CHb)

WE_SC10

R5_CHb

R5_CHa

(CHa)

WE_DC6

(CHa & CHb)

R6_CHb

R6_CHa

WE_DC7

(CHa & CHb)

R7_CHb

R7_CHa(

(CHa)

WE_DC8

(CHa & CHb)

受信

エラ

ー(CHa)

無効

書き込

みエラ

ー

(CHb)

(CHa)

R8_CHb

読み

出し未

完了

CHb書

き込み

未完了

同一チ

ャネル

連続書

き込み

廃棄

受信エ

ラー(CHb)

発生無

し

送信

エラ

ー(CHb)

発生

無し

20m

s20

ms

20m

s20

ms

20m

s20

ms

20m

s20

ms

20m

s

Fram

e Ti

me

(※1）

Fram

e Ti

me

(※1）

約10

ms(

※2)

(※1)

本図

では

20m

sモー

ドの

場合

を示

して

いま

す。

10m

sモー

ドの

場合

は、

は10

msに

なり

ます

。

(※2）

本図

では

PLC有

効の

場合

を示

して

いま

す。

PLC無

効時

には

約(1

0-3.

75)m

s=約

6.25

msに

なり

ます

。



17-51

動作説明

① 通常通話動作中 ■送信図 17-7の②動作、④エラー処理に記載された内容に従い動作します。 ■受信図 17-7の②動作、④エラー処理に記載された内容に従い動作します。 ② 3 者通話動作起動通常通話動作から 3 者通話動作へ遷移させる場合、SC_CHbEN=1 ( & SC_CHaEN=1)に設定して下さい。エンコーダ：SC_CHbEN=1 に設定されてから、大 1 フレーム後に CHa、及び CHb 信号のエンコードを開始しま

す。デコーダ：SC_CHbEN=1 に設定されてから、大 1 フレーム後に、1 フレームで 2 回の受信データの書き込み要求

を開始します。

③ 3 者通話動作中 ■送信・ 2 チャネル送信要求中通知レジスタ (TXREQ_DC) 1 フレームで 2 回、送信データの読み出し要求を行っている間は、2 チャネル送信要求中通知レジスタ

(TXREQ_DC)が”1”となります。・読み出しチャネルの順番 1 フレーム内で CHa→CHb の順番で、2 回の送信データの読み出し要求を行います。但し、CHa送信データの読み出し要求に対してCPU 側から読み出しが終了しない場合には、CHb 送信データの読

み出し要求は発生しません。・読み出し手順 CHa、CHb 信号の 1 フレーム分のエンコード処理が終了すると、FR0_CHa=1 として割り込みを発生させ、CHa 送信

データの読み出し要求を行います。読み出し要求により、CHa 送信データ(160Byte)の読み出しを行って下さい。 CHa 送信データの読み出しが終了すると、FR0_CHb=1 として割り込みを発生させ、CHb 送信データの読み出し要

求を行います。読み出し要求により、CHb 送信データ(160Byte)の読み出しを行って下さい。なお、本動作状態では、エンコーダに入力される CHa、CHb 信号は、それぞれ以下のようになります。エンコーダ入力信号(CHa) = （Speech CODEC への入力送信データ）＋（CHb 受信データ Rx_CHb）エンコーダ入力信号(CHb) = （Speech CODEC への入力送信データ）＋（CHa 受信データ Rx_CHa）・リード有効期間 RE_DCn(CHa & CHb) CHa 送信データ読み出し要求(FR0_CHa=1)発生後、18.0msec 以内（10ms フレームモードの場合は 9msec 以内）

に CHa、CHb 送信データの読み出しを終了してください。



17-52

・送信エラー処理リード有効期間内に、CPU 側からの読み出しが終了しない場合、該当チャネルの送信エラー(CHa：TXERR_CHa、CHb：TXERR_CHb)を”1”として割り込みを発生します。送信エラーは、次のリード有効期間以降、該当チャネルの

送信データの読み出しが正常に行われたフレームが終了する直前まで保持されます。なお、データ読み出しが終

了していない場合でも、送信バッファのデータは通常通り更新されます。 ■受信・ 2 チャネル受信要求中通知レジスタ(RXREQ_DC) 本動作状態では、2 チャネル受信要求中通知レジスタ(RXREQ_DC)を”1”として、1 フレームで 2 回、受信データの

書き込み要求を行うことを CPU 側に通知します。・書き込みチャネルの順番書き込みチャネルの順番についての規定はありませんので、1 フレーム内で CHa→CHb、あるいは CHb→CHa のど

ちらかの順番で受信データの書き込みを行って下さい。

(注意)1 フレーム内で CHa→CHa、CHb→CHb のように同チャネルの受信データ書き込みは行わないで下さい。仮に

1 フレーム内で同チャネルの受信データ書き込みが行われた場合、1 回目の受信要求で書き込まれた受信データ

はデコードされますが、2 回目の受信要求で書き込まれた受信データは廃棄し、受信側無効書き込みエラー

(RXBW_ERR)を”1”として割り込みを発生させます。

・書き込み手順以下では、CHa→CHb の順番で受信データの書き込みを行った場合の動作説明を記載します。 1 回目の受信データ書き込み要求(FR1=1&RXREQ_First=1)により、CHa 受信データ(160Byte)の書き込みを行っ

て下さい。なお、CHa 受信データの書き込み開始前に、受信データ書き込みチャネル通知レジスタ(RXFLAG)を 0b として、

CHa 受信データの書き込みを行うことを本 LSI へ通知してください。CHa 受信データの書き込みが終了すると、2 回

目の受信データ書き込み要求(FR1=1 & RXREQ_First=0)を行います。 2 回目の書き込み要求により、CHb 受信データ(160Byte)の書き込みを行って下さい。この場合も、CHb 受信データ

の書き込み開始前に、受信データ書き込みチャネル通知レジスタ(RXFLAG)を 1b として、CHb 受信データの書き

込みを行うことを本 LSI へ通知してください。なお、1 回目/2 回目に関わらず、受信データの書き込み要求時には、

FR1 を”1”として割り込みが発生します。・ライト有効期間 WE_DCn (CHa & CHb) ライト有効期間は、18.0msec（10ms フレームモードの場合は 9msec 以内）となります。・受信エラー処理ライト有効期間内に、CHa 受信データ、及び CHb 受信データの書き込みを終了してください。ライト有効期間内に、CPU 側からの書き込みが終了しない場合、該当チャネルの受信エラー(CHa：RXERR_CHa、CHb：RXERR_CHb)を”1”として割り込みを発生させます。受信エラーは、次のライト有効期間以降、該当チャネルの受信データの書き込みが正常に行われたフレームが終

了する直前まで保持されます。なお、該当チャネルの受信データ書き込みが行われない場合、PLC(Packet Loss Concealment)アルゴリズムに従い生成されたデータを出力します。但し、PLC 機能を無効設定した場合には、無音

データを出力します。また、1 フレーム内で同チャネルの受信データが書き込まれた場合と受信データのチャネル通知が無効であった場

合には、受信側無効書き込みエラー(RXBW_ERR)を”1”として割り込みを発生させます。RXBW_ERRは次のライト

有効期間以降、無効な受信データの書き込みが行われなくなったフレームが終了する直前まで保持されます。



17-53

④ 3 者通話動作停止停止したいチャネルの Speech CODEC を停止させてください。(本例では CHb の Speech CODEC を停止した場合

を示しています) ＜送信側＞ CHb のエンコードは無効になります。また、大 250usec 以内に送信バッファへの CHb 送信データの書き込みを停

止します。＜受信側＞ CHb のデコードは無効になります。また、大 250usec 以内にデコーダは停止後、無音データを出力します。 ⑤通常通話動作中 ■送信送信データの読み出し要求発生時に、2 チャネル送信要求中通知レジスタ (TXREQ_DC)が"0"となっていることで、

通常通話状態に移行したことを確認してください。 ■受信受信データの書き込み要求発生時に、2 チャネル受信要求中通知レジスタ(RXREQ_DC)が"0"となっていることで、

通常通話状態に移行したことを確認してください。通常動作状態における制御につきましては図 17-7をご参照ください。なお、通常通話に移行した後は、RXFLAGへの書き込みは不要です。



17-54

17.3.2 PCM 制御方法

17.3.2.1 概要

本 LSI には、64kHz～2.048MHz までのシリアル伝送レートに対応した PCM インタフェースを 2 系統(PCM PortA,PCM PortB)搭載しており、タイムスロットアサイメント機能にも対応しています。また、PCM-IF 符号化形

式として、G.711(u-law/A-law)、16bit Linear の選択が可能です。

17.3.2.2 構成

PCM-IF の構成を図 17-11に示します。

PCM PortBDSP

Time Sllot制御回路(PCM PortB)

P/S

PCM PortB出力バッファ1(PPB1_OBUFF)

PCM PortB出力バッファ0(PPB0_OBUFF)

PCM PortB入力バッファ1(PPB1_IBUFF)

PCM PortB入力バッファ0(PPB0_IBUFF)

PCMOB

PCMIB

P/S

S/P

S/P

出力ポート制御(PCM PortB)

P/S

PCM PortA出力バッファ1(PPA1_OBUFF)


PCM PortA入力バッファ1(PPA1_IBUFF)

PCM PortA入力バッファ0(PPA0_IBUFF)


PCMOA

PCMIA

P/S

P/S

S/P

S/P

PCM PortA

Time Sllot制御回路(PCM PortA)

出力ポート制御(PCM PortA)

PPB0_ITS

PPB1_ITS

PPB0_OTS

PPB1_OTS

PCMENR

PCMA_SEL

PPA0_ITS

PPA1_ITS

PPA0_OTS

PPA1_OTS

PPA2_OTS

PCMB_SEL

APB-IF

FRMSYNCR

図 17-11 PCM-IF 構成



17-55

17.3.2.3 PCM タイムスロット構成

PCM インタフェースの 1 タイムスロットのビット幅は選択した PCM 符号化形式により 8 ビット、または 16 ビットに

自動的に切り替わります。PCM インタフェースのタイムスロット構成を PCM PortA を例として図 17-12に示しま

す。なお、ロングフレーム同期モード、ショートフレーム同期モードの選択は、PCM 同期形式選択レジスタ

（FRMSYNCR）で選択可能であり、初期状態ではロングフレーム同期モードに設定されています。

図 17-12 PCM タイムスロット構成

（注1) nは次の計算式から算出された値となります。

n=(BCLK周波数)÷64K 例：BCLK=2.048MHzの場合、n=32（注2) 選択したPCM符号化形式により、1タイムスロットのビット数は

16bit リニア選択時：16ビット

G.711(u-law/A-law)選択時：8ビット

に自動的に切り替ります。

（注3）上図では、PCMインタフェース上に接続された2つのデバイスが、

16bit リニア選択時：タイムスロット1とタイムスロット2G.711(u-law/A-law)選択時：タイムスロット1とタイムスロット3

を使用してPCMデータの送受信を行う場合のタイミング例を記載しています。

■ロングフレーム同期モード

■ショートフレーム同期モード

PCMOA

Time Slot

SYNC

BCLK

PCMIA

・G.711(u-law/A-law)

PCMOA

Time Slot

SYNC

BCLK

TS #1 TS #2 TS #n/2 TS #1

89101112131415 89101112131415 89101112131415

89101112131415PCMIB

01234567

01234567

01234567

0123456789101112131415 89101112131415

・16bit リニア

PCMOA

Time Slot

SYNC

BCLK

PCMIA

PCMOA

Time Slot

SYNC

BCLK

PCMIA

・16bit リニア

・G.711(u-law/A-law)

TS #1 TS #2 TS #n/2

89101112131415 89101112131415 9101112131415

89101112131415

01234567

01234567

01234567

0123456789101112131415 9101112131415

TS #1 TS #2 TS #3 TS #4 TS #n-1 TS #n

01234567 01234567 1234567

01234567 01234567 1234567

TS #1

TS #1

TS #1 TS #2 TS #3 TS #4 TS #n-1 TS #n TS #1

01234567 01234567 01234567

01234567 01234567 01234567



17-56

17.3.2.4 PCM 入力制御

PCM PortA に入力される PCM データは、 PCM PortA 入力バッファ 0(PPA0_IBUFF) PCM PortA 入力バッファ 1(PPA1_IBUFF)

の 2 つのバッファ(16 ビット幅)により、大で 2 つのタイムスロットの取り込みが出来ます。同様に、PCM PortB に入力される PCM データは、

PCM PortB 入力バッファ 0(PPB0_IBUFF) PCM PortB 入力バッファ 1(PPB1_IBUFF)

の 2 つのバッファ(16 ビット幅)により、大で 2 つのタイムスロットの取り込みが出来ます。それぞれのバッファに対して、タイムスロットの設定、イネーブル/ディセーブルの設定を個別に行なうことが出

来ます。下記に関連するレジスタを示します。タイムスロット設定用レジスタ

PCM Port A 入力タイムスロット選択レジスタ（PPA0_ITS、PPA1_ITS） PCM Port B 入力タイムスロット選択レジスタ（PPB0_ITS、PPB1_ITS）

符号化形式設定用レジスタ PCM Port A 符合化形式選択制御レジスタ（PCMA_SEL[1:0]） PCM Port B 符合化形式選択制御レジスタ（PCMB_SEL[1:0]）

イネーブル/ディセーブル設定用レジスタ PCM イネーブル制御レジスタ（PCMENR）

17.3.2.5 PCM 出力制御

PCM PortA から出力される PCM データは、 PCM PortA 出力バッファ 0(PPA0_OBUFF) PCM PortA 出力バッファ 1(PPA1_OBUFF) PCM PortA 出力バッファ 2(PPA2_OBUFF)

の 3 つのバッファ(16 ビット幅)により、大で 3 つのタイムスロットに出力出来ます。同様に、PCM PortB から出力される PCM データは、

PCM PortB 出力バッファ 0(PPB0_OBUFF) PCM PortB 出力バッファ 1(PPB1_OBUFF)

の 2 つのバッファ(16 ビット幅)により、大で 2 つのタイムスロットに出力出来ます。それぞれのバッファに対して、タイムスロットの設定、イネーブル/ディセーブルの設定を個別に行なうことが出

来ます。下記に関連するレジスタを示します。タイムスロット設定用レジスタ

PCM Port A 出力タイムスロット選択レジスタ（PPA0_OTS、PPA1_OTS、PPA2_OTS） PCM Port B 出力タイムスロット選択レジスタ（PPB0_OTS、PPB1_OTS）

符号化形式設定用レジスタ PCM Port A 符合化形式選択制御レジスタ（PCMA_SEL[1:0]） PCM Port B 符合化形式選択制御レジスタ（PCMB_SEL[1:0]）

イネーブル/ディセーブル設定用レジスタ PCM イネーブル制御レジスタ（PCMENR）

（注意）各ポートの出力バッファで、同一タイムスロットでイネーブル設定することは禁止です。必ず、イネーブル設定す

る出力バッファはそれぞれ異なるタイムスロット設定を行なってください。



17-57

17.3.2.6 PCM 出力端子モード

PCM PortA、PortB からの PCM データは、PCMOA 端子、PCMOB 端子から出力されますが、出力端子の動

作モードは Open Drain タイプに設定されています。

（注意）PCMOA 端子、PCMOB 端子には、必ず外部にプルアップ抵抗を接続してください。その場合、プルアップ電圧

は、ディジタル IO 電源電圧（VDDIO）より大きな電圧を使用しないでください。

17.3.2.7 SYNC、BCLK

SYNC/BCLK として、外部から入力されるクロック、あるいは CODEC ブロック内で生成した内部クロックの選択

を PCM クロック選択レジスタ 0（PCMCKCON0）の PCLK0_SEL で選択可能であり、初期状態では外部入力が

選択されています。

（注意）外部から入力する BCLK は、選択した PCM 符号化形式、各 PCM ポートで使用するタイムスロット大数に

応じ下記で算出される周波数以上、2.048MHz 以下である必要があります。

PCM 符号化形式（16 ビットリニア選択時）： 128KHz×使用するタイムスロット大数

PCM 符号化形式（G.711 u-law/A-law 選択時）： 64KHz×使用するタイムスロット大数

（注意）PCM インタフェースを使用されない場合には、PCM クロック選択レジスタ 0(PCMCKCON0)の PCLK0_SELを”1”に設定してください。



17-58

17.3.2.8 PCM データ透過モード

A・概要本 LSI には、PCM インタフェースと送信・受信バッファ(FIFO)間で、データを透過させる機能を搭載しています。

本機能を使用することで、従来の音声通信に加えて、データ通信(64kbps)等への対応が可能です。データ透過

機能は、コントロールレジスタへの設定により以下の通りにパス選択が出来ます。・TXTHR: 送信データ透過モード制御レジスタ本レジスタへの設定により、送信バッファへの送信データの入力選択が可能です。本レジスタに”1”を設定する

ことで、PCM PortB 入力バッファ 0(PPB0_IBUFF)に入力した PCM データ(8 ビット幅)を送信バッファへ透過さ

せることが出来ます。 0: Speech CODEC エンコーダ (音声通信時) 1: PCMPortB 入力バッファ 0 (データ通信時)

PCMB_ITS0[4:0]で選択されたタイムスロットの入力データ(8 ビット幅) ・RXTHR: 受信データ透過モード制御レジスタ本レジスタへの設定により、受信バッファの受信データの出力先を選択可能です。本レジスタに”1”を設定する

ことで、受信データを PCM PortB 出力バッファ 0(PPB0_OBUFF)に透過させることが出来ます。 0: Speech CODEC デコーダ (音声通信時) 1: PCM PortB 出力バッファ 0 (データ通信時)

PCM_OTS0[4:0]で選択されたタイムスロットへの出力データ(8 ビット幅)

（注意）PCM データ透過モードを使用しないで、PCM I/F ⇔ 送信・受信バッファ(FIFO)間でデータ通信を行うと、

G.711 u-law モードの場合、コード 7Fh はコード FFh に変換されますのでご注意ください。

B・PCM データ透過モード時の送信、受信バッファ制御方法 PCM データ通信を行った場合を例として、PCM データ透過モード時の送信、受信バッファ制御方法を図

17-13に示します。



17-59

図 17-13 PCM データ透過モード時における送信、受信バッファ制御方法

WE_

SC4

WE_

SC3

（注意）

送信側

のフレ

ームタ

イミン

グと受信

側のフ

レーム

タイミ

ングは

、D

EC_O

UTO

N=1と

する

タイミ

ングにより変わってきます。上図では

、送信

側と受

信側の

フレー

ムタイ

ミング

が同じ

場合を

例とし

て記載

していま

す。

RE_

SC3

RE_

SC1

RE_

SC2

tDEC

ON

+3.7

5ms

読み出し

有効区

間

CPU

読み出

し

FR0B

FR0_

CH

a

Spee

ch C

OD

EC制

御

20 m

sec

TX F

IFO

TXRE

Q_D

C

TXER

R_C

Ha

TXER

R_C

Hb

FR0_

CH

b

TXR

EQ_F

irst

20 m

sec

CPU

書き込

み

書き込み

有効区

間

RXF

LAG

DEC

_OU

TON

FR1B

RX

FIFO FR

1

RXR

EQ_F

irst

RXR

EQ_D

C

RXE

RR

_CH

a

RXE

RR_

CH

b

RXB

W_E

RR

tWAI

T

WE_

SC1

WE_

SC2

“0”

固定

“0”

固定

“0”

固定

“0”

固定

“0”

固定

“0”

固定

“0”

固定

“0”

固定

Don

't C

are

大25

0use

c

①

PPB0

_IEN

停止

CH

0 起動

停止

非透過

透過

T4T1

T2T3

透過モ

ード設

定

T4T5

T6T1

T2T3

T0PP

B0_I

BUFF

入力デー

タ

PPB0

_OBU

FF出力データ

PPB0

_OEN

R2

R3

R4

ALL

"0"

R1

ALL"

0"R

2R

3R

4R

6

R1

RE_

SC5

RE_

SC6

RE_

SC7

読み出

し未完

了

送信エラ

ー

④エラー

処理

T5T6

T7

WE_

SC5

WE_

SC6

WE_

SC7

受信エラ

ー

④エラ

ー処理

書き込

み未完

了

R7

R5

R6

ALL"

0"

T7T8

②③

④⑤

⑥⑦

大25

0use

c

250u

sec以

上

250u

sec以

上

非透

過



17-60

動作説明 (図 17-13)

① 透過モード設定データ通信を行う場合、送信データ透過モード制御レジスタ(TXTHR)、受信データ透過モード制御レジスタ

(RXTHR)を"1" に設定してください。 ② PCM-IF 起動透過モード設定から 250usec 以上経過後に、以下の設定を行い、PCM PortB の起動を行なってください。・PCM PortB 符号化形式の選択（PCMB_SEL[1:0]）、及び PCM PortB 出力バッファ 0、入力バッファ 0 のタイムスロ

ットを設定（PPB0_OTS[4:0]、PPB0_ITS[4:0]）・CH0 端末側インタフェース選択レジスタ(CH0_IFSEL)=”1” ・PCMPortB 出力バッファ 0 イネーブル制御レジスタ(PPB0_OEN)、PCMPortB 入力バッファ 0 イネーブル制御レジ

スタ(PPB0_IEN)を”1”に設定なお、PCM PortB 起動後、初の受信データの出力を開始するまでは、該当スロット位置の PCM データとして

IDLE データ(ALL"0")を出力します。 ③ Speech CODEC 起動 PCM PortB 起動設定から 250usec 以上経過後に、CHa Speech CODEC 制御レジスタ(SC_CHa EN)を"1" に設定し

てください。なお、Speech CODEC の起動前に、Speech CODEC 符号化形式を G.711(u-law/A-law)に設定して下さい。

（TXSC_SEL[3:0]=0010b or 0011b 、RXSC_SEL[3:0]＝0010b or 0011b）＜送信側＞

大 250usec 後から、PCM PortB 入力バッファ 0(PPB0_IBUFF)の PCM データが送信バッファ(TX FIFO)へ書き込

まれます。なお、PCM PortB 停止状態の場合、送信バッファ(TX FIFO)へは IDLE データ(ALL “0”)が書き込まれ

ます。＜受信側＞

大 250usec 以内に受信データの読み出し要求を開始します。 ④ データ透過中＜送信側＞送信データの読み出し要求(FR0_CHa="1")毎に、送信バッファからの送信データ読み出し(160byte)を行なってく

ださい。 Tn 区間で送信バッファ(TX FIFO)でバッファリングされたデータ(160Byte)が、読み出し有効期間 RE_SCn で CPUにより読み出されます。この動作を停止まで繰り返します。（n=1､2､3､4､・・・・）読み出し有効期間送信データの読み出し要求(FR0_CHa="1")発生後、18.0ms 以内（10ms フレームモードの場合は 9msec 以内）に送

信バッファからの読み出しを終了してください。エラー処理読み出し有効期間 RE_SC5 がエラー時の例となります。読み出し有効期間内に送信データ読み出しが終了しない場合、TXERR_CHa が"1"となります。TXERR_CHa は、

次の読み出し有効期間以降、正常に送信バッファからの読み出しが完了したフレームが終了する直前まで保持さ

れます。データ読み出しが終了しない場合でも、送信バッファのデータは通常通り更新されます。



17-61

＜受信側＞受信データの書き込み要求(FR1="1" )毎に、以下の手順を参照の上、受信バッファへの受信データ書き込み

(160byte)を行なってください。デコード出力開始制御

初の受信データの書き込み後、デコード出力制御レジスタ（DEC_OUTON）を"1"に設定することができます。 DEC_OUTON を"1"に設定してから、tDECON 後にデコード出力を開始します。なお、デコード出力開始オフセット

時間制御用内部データメモリ（DEC_ONTIM）への設定により、デコード出力開始オフセット時間（tDECON）を 0～

32ms まで調整可能です。（tDECON：初期値 0ms、設定単位 125usec、設定可能範囲：0～32ms）その後は、書き込み有効期間 WE_SCn で CPU により書き込まれたデータ(160Byte)は、Rn 区間で PCM PortB 出

力バッファ 0(PPB0_OBUFF)に書き込まれ、該当タイムスロット位置で PCMOB 端子から出力されます。この動作を

停止まで繰り返します。（n=2､3､4､・・・・）書き込み有効期間 WE_SC1 : 時間制限はありません。 WE_SC2 : 受信データの書き込み要求(FR1="1")発生後、13.0ms 以内（10ms フレームモードの場合は 3msec 以内）に受信バ

ッファへの書き込みを終了してください。 WE_SC3 以降 : 受信データの書き込み要求(FR1="1" )発生後、18.0ms 以内（10ms フレームモードの場合は 9msec 以内）に受信バ

ッファへの書き込みを終了してください。エラー処理書き込み有効期間 WE_SC5 がエラー時の例となります。書き込み有効期間内に受信データの書き込みが終了しない場合、RXERR_CHa が"1"となります。RXERR_CHa は、

次の書き込み有効期間以降、正常に受信バッファに受信データの書き込みが完了したフレームが終了する直前ま

で保持されます。書き込み有効期間 WE_SC5 でエラーが発生した場合には、R5_区間で PCMPortB 出力バッファ

0(PPB0_OBUFF)に書き込まれるデータは、ERROR データ(ALL”0”)となります。 ⑤ Speech CODEC 停止 CHa Speech CODEC 制御レジスタ(SC_CHa EN)を"0"、DEC_OUTON を"0"に設定してください。＜送信側＞

大 250usec 以内に送信バッファへの送信データの書き込みを停止します。＜受信側＞

大 250usec 以内に PCM PortB 出力バッファ 0(PPB0_OBUFF)へのデータ書き込みを停止します。

（注意）データ通信時には、後の受信データの書き込みが完了後、2 フレーム以上経過後に Speech CODEC を停

止することを推奨します。また、Speech CODEC の停止から、次に起動するまでの間隔は通常の音声通信と同

様に 20msec 以上必要です。 ⑥ PCM PortB 停止 PCM PortB 出力バッファ 0 イネーブル制御レジスタ(PPB0_OEN)、PCM PortB 入力バッファ 0 イネーブル制御レジ

スタ(PPB0_IEN)を”0”に設定して、PCM PortB を停止してください。なお、Speech CODEC 停止後、PCM PortB が

停止されるまでは IDLE データ(ALL"0")が出力されます。 ⑦ 透過モード解除送信データ透過モード制御レジスタ(TXTHR)、受信データ透過モード制御レジスタ(RXTHR)を"0" に設定してくだ

さい。



17-62

C・PCM データ透過モード使用時の注意点

データ透過モードをご使用になる場合、以下の注意点がありますので、ご注意ください。

C-1. データ透過モード制御レジスタ(TXTHR、RXTHR)への設定は、Speech CODEC 停止中に行ってください。

Speech CODEC 動作中の設定変更は禁止です。

C-2. PCM 出力を有効とした状態(PPB0_OEN=”1”)で、受信データ透過モード制御レジスタ(RXTHR)の設定変更を

した場合には、数 SYNC の間、不定データが出力されます。

C-3. 端末側インタフェースとして、アナログインタフェース設定（CH0_IFSEL="0"）としている場合、データ透過モー

ドの設定は禁止です。

C-4. PCM データ透過モードの設定を有効にする場合、Speech CODEC の動作状態として 3 者通話状態の設定は

禁止です。

C-5. PCM データ透過モードの設定を有効にする場合、b 側の Speech CODEC 制御レジスタ(SC_CHbEN、)を”1”に設定することは禁止です。必ず、a 側の Speech CODEC 制御レジスタ(SC_CHaEN)を使用してください。

C-6. PCM データ透過モードを使用する場合、Speech CODEC の起動前に Speech CODEC 符号化形式は

G.711(u-law/A-law)、PLC 無効に設定してください。

17.3.3 汎用入出力ポート制御方法

VoIP CODEC ブロックでは、8 ビットの汎用入出力ポート(DSP_PIO[7:0])を搭載しています。この汎用入出力ポ

ートは DSP 汎用ポート入出力選択レジスタ（DSPPM）で個別に入出力の設定が可能で、汎用ポートの入出力

データは DSP 汎用ポート入出力データレジスタ（DSPPD）経由で読み出し、あるいは書き込みを行なうことが出

来ます（注意）DSP 汎用入出力ポート DSP_PIO[7:0]は、PIOB[7:0]の 2 次機能に割り当てられており、PIOB[7:0]を使用する場合には DSP_PIO[7:0]は使用できませんのでご注意ください。



17-63

17.3.4 DSP ファームウェアダウンロード方法

17.3.4.1 概要

本 LSI では、DSP ファームウェアを LSI 外部から内蔵メモリにダウンロードする方式を採用している為、ご使用

にあたり DSP ファームウェアをダウンロードする必要があります。

17.3.4.2 ダウンロード制御フロー

DSP ファームウェアをダウンロードする場合の制御フローを図 17-14、図 17-15に示します。システムリセット状態から解除(RESETO_N="0"→"1")されると、DSP パワーダウン状態(DSP_RESET="1")で立

ち上がります。この状態で PRAM/YRAM 書き込みモードの設定を行ない、PRAM へのデータ書き込み、

YRAM への書き込みを順次行なってください。PRAM のアドレスは APB 空間の 9810_0000h を開始アドレスと

して 9810_FFFCh までの 16K ワード空間（※1）に割り当てられています。YRAM のアドレスは APB 空間の

9820_8000h（※2）を開始アドレスとして 9821_7FFCh までの 16K ワード空間に割り当てられます。なお、YRAMは 16 ビット幅であり、APB バス 32 ビット幅の下位 16 ビットのみが有効となりますのでご注意ください。

（※1）PRAM のダウンロード空間は、ダウンロードする DSP ファームウェアにより変更となる場合がありますのでご注

意下さい。

（※2）YRAM の開始アドレスはダウンロードする DSP ファームウェアにより変更となる場合がありますのでご注意下さ

い。

9810_0000h

Bit0Bit31

9810_0004h

9810_0008h

9810_FFFCh

9820_8000h

Bit0Bit15

9820_8004h

9820_8008h

9821_7FFCh

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

・

PRAM空間

16Kワード×32ビット

YRAM空間

16Kワード×16ビット



17-64

本 LSI では、書き込まれたデータの妥当性確認を行なう仕組みを搭載していませんので、PRAM/YRAM への

書き込みが完了したら、CPU 側から書き込んだデータを読み出し、チェックサム計算等で、書き込みデータの

妥当性を確認してください。書き込みデータの妥当性確認後、DSP パワーダウン状態の解除(DSP_RESET="0")を行なってください。 DSP ファームウェアの書き込みが正常に行なわれていた場合、イニシャルモード表示レジスタ(READY)が"1"となり、イニシャルモード状態となります。イニシャルモード中に内部データメモリ、コントロールレジスタへの各種

設定を行い、動作開始制御レジスタ(OPE_STAT)を"1"に設定してください。LSI 内部の初期化が完了すると、

イニシャルモード表示レジスタ(READY)が"0"にクリアされ、通常動作モードに移行します。なお、DSP ファームウェアの書き込みが正常に行なわれていなかった場合、DSP パワーダウン状態の解除

(DSP_RESET="0")を行っても、イニシャルモードに移行しないことが考えられます。その場合を考慮し、LSI 外

部で DSP パワーダウン状態の解除から一定時間(1 秒)以上の時間監視をし、イニシャルモードに移行しない場

合、DSP パワーダウン状態に設定し、再度 DSP ファームウェアの書き込みを行なってください。



17-65

図 17-14 DSP ファームウェア書き込み制御フロー

通常動作モード

イニシャルモード

コントロールレジスタ

内部データメモリ

アクセス禁止区間

(注1)DSPパワーダウン状態では、VoIP CODECブロックにおいて下記ブロックを除きリセット状態となります。

リセット対象外：ダウンロード回路(Down Loader)/ダウンロード制御レジスタ(DLCR0-DLCR2)、RAMソフトパワーダウン制御レジスタ(SPCON）

(注2)PRAMデータ書き込み処理、YRAMデータ書き込み処理については、別紙の書き込み制御手順をご参照

ください。

(注3)タイマT0は、DSPファームウェア書き込み異常によりイニシャルモードに遷移しない場合を考慮したタイマ

であり、その値は1秒以上としてください。

(注4)書き込みエラーが発生した場合には、CPU側からDSP_RESET="1"を書き込み、再度DSPファームウェ

アの書き込みを行なってください。

外部からの設定

LSI内部自動設定

LSI外部での処理

通常動作中

DSP_RESET="0"

RESETO_N="1"

ダウンロードモード

RESETO_N="0"

システムリセット状態

DSPパワーダウン状態

(注1)

PRAM データ書き込み処理

YRAM データ書き込み処理

ダウンロードモード

(注2)

(注2)

約20ms

注4

内部データメモリ設定

イニシャルモード

コントロールレジスタ設定

OPE_STAT="1"

LSI内部初期化

READY="0"

1ms以上

ウェイト

DSP動作状態

システムリセット入力

(RESET_N="0"→"1")

ソフトウェアリセット起動(SRESET=0x0001)

ウォッチドックタイマ満了

システムリセット

DSP_RESET="1"wait 200ns以上

タイマT0a開始

タイマT0a満了?Yes

(注3)No

READY=1 ? No

書き込みデータ妥当性確認

Yes

書き込み正常

終了？

No

書き込み

エラー発生

Yes

DSP_RESET="1"

CGBCNT2=0x0000003CCGBCNT2=0x00000006



17-66

図 17-15 PRAM、DRAM への書き込み制御フロー

PDL_EN[3:0]（DLCR0_B[3:0])="1111b"

PRAM書き込み

モード設定

PRAM データ書き込み開始

16384ワード

書き込み完了?

Yes

No

PRAM データ書き込み終了

PRAMへのデータ書き込みアドレス空間9810_0000h～9810_FFFC

YDL_EN（DLCR1_B0)="1b"YRAM書き込み

モード設定

YRAM データ書き込み開始

16384ワード

書き込み完了?

Yes

No

YRAM データ書き込み終了

YRAMへのデータ書き込みアドレス空間9820_8000h～9821_7FFCh

PDL_EN[3:0]（DLCR0_B[3:0])="0000b"

PRAM書き込み

モード解除 YDL_EN（DLCR1_B0)="0b"YRAM書き込み

モード解除



17-67

17.3.5 割り込み通知機能

VoIP CODEC ブロックから CPU に通知する割り込み要因一覧を表 17-3に示します。

表 17-3 VoIP CODEC ブロックの割り込み要因一覧

割り込み要因割り込み

信号名

割り込み

要因番号

備考

受信データ書き込み要求割り込み fr0b nIR16

送信データ読み出し要求割り込み fr1b nIR20

ステータス通知割り込み intb nIR24

受信データ書き込み要求割り込み、及び送信データ読み出し要求割り込みに関しては、17.3.1 項「送受信バ

ッファ制御方法」をご参照ください。ステータス通知割り込みは、トーン生成器などの各種ステータス変化を CPU 側に通知するもので、下表に示す

各種ステータス変化時に 0.2us 程度の Low パルスを出力します。詳細は、17.4 項「DSP ファームウェア仕様」

の項をご参照ください。

CR BIT レジスタ名称立上り

エッジ

立下り

エッジ

備考

CR1 B6 DSP_ERR ○ ×

CR40 B1 TXERR_CHb ○ ○

B0 TXERR_CHa ○ ○

CR41 B2 RXBW_ERR ○ ○

B1 RXERR_CHb ○ ○

B0 RXERR_CHa ○ ○

CR42 B7 TGEN0_EXFLAG ○ ○

B6 TGEN1_EXFLAG ○ ○

B5 VADDET_DET ○ ○

(備考) ○:INTB 割り込み発生機能有り、×：INTB 割り込み発生機能無し

なお、VoIP CODEC ブロックから CPU に通知する割り込み信号は全て立ち下がりエッジ割り込み扱いとなりま

すので、割り込み要因の保持は拡張割り込みコントローラ(EXINTR)で行われます。従いまして、表 17-3の割り込みを使用する場合には、拡張割り込みコントローラ内の EXIRQ 検出モード設定

レジスタ(EXIDM)で該当割り込み要因番号の検出モードを「エッジ検出／立ち下りエッジ検出」に設定してくだ

さい。



17-68

17.4 DSP ファームウェア仕様

17.4.1 概要

本 LSI では DSP ファームウェアを LSI 外部から内蔵メモリにダウンロードする方式を採用しており、DSP ファー

ムウェアの変更により各種機能拡張への対応が可能です。本項で記載する DSP ファームウェア仕様では、主

に IP 電話機（IP-TEL）への対応を想定した機能が実現されています。本ユーザーズマニュアルでは、DSP ファームウェアコード 83 のバージョン Ver.02 をダウンロードした際の仕様

に関して記載しています。

特長 Speech CODEC

・ITU-T G.711(64kbps)u-law、A-law/G.729A(8kbps)/G.722(64,56,48kbps)選択可能・ITU-T G.711 AppendixⅠ準拠 PLC（Packet Loss Concealment）機能サポート・LAPIS Semiconductor 独自方式 G.722 用 PLC 機能サポート ※G.722 の選択は”ML7304-022”向けの内容であり、“ML7304-002”を使用されている場合の設定は

禁止です。エコーキャンセラ

ハンドセット用エコーキャンセラ(20ms の遅延に対応) 音響エコーキャンセラ(128ms の遅延に対応) 回線エコーキャンセラ（16ms の遅延に対応）

トーン生成機能通話録音用信号生成機能端末側インタフェース

アナログインタフェース、または PCM インタフェース選択可能回線側インタフェース

PCM インタフェース、FIFO インタフェース選択可能 16 ビットタイマ PCM データ透過モード 3 者通話機能



17-69

17.4.2 シグナルフロー

狭帯

域

狭帯

域

狭帯

域狭

帯域

TX

Buffer0

TX

Buffer1

RX

Buf

fer0

RX

Buf

fer1

Fra

me

Cont

rolle

r

FIF

O B

uffer

CH

0_IFSEL

CH

0_IFSEL

TXG

AIN

_SC

RXG

AIN

_SC

Lin

ear

PC

MC

OD

EC

(CH

0)

A/D

0B

PF

D/A

0LP

F

VC

OM

VC

OM

CH

1_IFSEL

CH

1_IFSEL

Lin

ear

PC

MC

OD

EC

(CH

1)

A/D

1B

PF

D/A

1LP

F

SC

_TXEN

TXG

AIN

_IF_C

H0

RXG

AIN

_IF_C

H0

RXG

AIN

_IF_C

H1

TXG

AIN

_IF_C

H1

Echo

Can

celle

r1(E

C1)

TIM

ER

STG

AIN

_PC

M_C

H0

STG

AIN

_CH

0

STG

AIN

_PC

M_C

H1

STG

AIN

_CH

1

TG

EN

0

TG

EN

0_E

XFLA

G

TG

EN

1

TG

EN

1_E

XFLA

G

RXSIG

_CH

1_E

N

TXSIG

_CH

1_E

N

Acous

tic M

OD

E

LIN

E A

MP

0(1

0kΩ

)

LN

ON

0SLD

A0

SLP

G0

AD

INSEL0

PG

A/S

DC

0

+22d

B

0dB

MIC

0

LN

IN0

RD

IN0

0dB

LIN

E A

MP

1(1

0kΩ

)

LN

ON

1SLD

A1

SLP

G1

AD

INSEL1

PG

A/SD

C1

+22

dB

0dB

MIC

1

LN

IN1

RD

IN1

0dB

PC

M C

OD

EC

G.7

11（

u-la

w）

G.7

11（A

-law

）

G.7

11（u

-law

）

G.7

11（

A-l

aw）

PC

M C

OD

EC

G.7

11（u-

law

）

G.7

11（A

-law

）

G.7

11（

u-l

aw）

G.7

11（

A-l

aw）

fr0b

fr1b

TXG

AIN

_TXSIG

_CH

1

RXG

AIN

_R

XSIG

_CH

1

RXSIG

_CH

0_E

N

RXG

AIN

_R

XSIG

_CH

0

TXSIG

_CH

0_E

N

TXG

AIN

_TXSIG

_CH

0

For

Han

dSet

For

Mik

e/Spe

eker

ALC

its0 ots

0R

XTH

R

TXTH

R

Spe

ech

CO

DEC

G.7

11G

.729

AG

.722

T S W T S W

G.7

11G

.729

AG

.722

RXbT

Xa_

GA

IN

TXG

AIN

_CH

a

RXG

AIN

_CH

b

RXG

AIN

_CH

a

SC

_CH

a_EN

SC

_CH

b_E

N

SC

_CH

b_EN

SC

_CH

a_EN

its0 ots

0R

XTH

R

TXTH

R

TXG

AIN

_CH

b

RXaT

Xb_G

AIN

TXG

AIN

_PC

M PC

M_T

XEN

PC

M_R

XEN

RXG

AIN

_PC

M

PC

M C

OD

EC

G.7

11（u-

law

）

G.7

11（A

-law

）

G.7

11（u-

law

）

G.7

11（A

-law

）

TXSIG

_CH

1

RXSIG

_CH

1

RXSIG

_CH

0

PC

MO

A

PC

MIA

P/S

S/P

PC

M-IF

（P

ort

A）

PP

A0_

OB

UFF

PP

A0_

IBU

FF

PP

A_O

UT

PP

A_IN

PC

MIB

PC

MO

B

S/P

P/S

PC

M-I

F （

Port

B）

PP

B0_

IBU

FF

PP

B0_

OB

UFF

PP

B_IN

PP

B_O

UT

PP

B1_

OB

UFF

PP

B1_

IBU

FF

PC

M-IF

（P

ort

B

）

PP

B_IN

PP

B_O

UT

Contr

ol R

egis

ter

Gene

ral P

urpu

s P

ort

Dow

n Load

er

DSP

_PIO

[1]

DSP

_PIO

[0]

DSP

_PIO

[2]

DSP

_PIO

[3]

DSP

_PIO

[7:4

]

intb

RXSIG

_CH

0_P

CM

_EN

RXG

AIN

_R

XSIG

_CH

0_P

CM

G.7

11（

u-l

aw）

G.7

11（

A-l

aw）

RXSIG

_CH

0 RXSIG

_CH

1_P

CM

_ENRXG

AIN

_R

XSIG

_CH

1_P

CM

RXSIG

_CH

1

PP

A1_

IBU

FF

PC

M-I

F （

Port

A）

PP

A_IN

TG

EN

1_P

CM

PC

M C

OD

EC

G.7

11（

u-l

aw）

G.7

11（

A-l

aw）

TXSIG

_CH

1

TXSIG

_CH

1_P

CM

_EN

TXG

AIN

_TXSIG

_CH

1_P

CM

PP

A1_

OB

UFF

PP

A_O

UT

TG

EN

1_P

CM

G.7

11（

u-l

aw）

G.7

11（

A-l

aw）

PP

A2_

OB

UFF

PP

A_O

UT

REC

_TXG

AIN

REC

_RXG

AIN

REC

SIG

_SEL

RXSIG

TXSIG

Rin

Rout

Sout

Sin

Ech

oC

ance

ller0

(EC

0)

Lin

e M

OD

E

Sin

Sout

Rout

Rin

Sin

Sout

Rout

Rin

VA

DD

ET

VA

DD

ET_D

ET

SC

_RXEN

RXSIG

Ech

o C

ance

ller2

(EC

2)

TXSIG



17-70

（注意）信号は、16kHz サンプリング信号を扱う「広帯域」部分と、8kHz サンプリング信号を扱う「狭帯域」部分に分類

されます。シグナルフロー図上の「狭帯域」の網かけ部分、および、SpeechCODECのG.711、G.729A部分は狭

帯域信号となります。広帯域部分と狭帯域部分の間でのデータのやり取り部では、サンプリングレート変換処理

が行われます。

広帯域部 → 狭帯域部：ダウンサンプリング（16kHz → 8kHz）

狭帯域部 → 広帯域部：アップサンプリング（8kHz → 16kHz）



17-71

17.4.3 DSP コントロールレジスタ説明

本 LSI では、DSP コントロールレジスタとして CR0～CR79 を搭載しており、DSP ファームウェアで実現される機能に

応じ、各種制御ビット、ステータスビットがマッピングされます。本章記載の DSP ファームウェアで使用する機能をマ

ップした DSP コントロールレジスタ一覧を下記に示します。

コントロールレジスタ一覧(1/3) Contents Reg

Name

Address

B7 B6 B5 B4 B3 B2 B1 B0 R/W

# # # # # # # OPE_

STAT CR0 0x9800

_0000 - - - - - - - I/

R/W

READY DSP_

ERR # # # # # #

CR1 0x9800

_0004 - - - - - - - -

R/

XDMWR XDMRD # # # # # # CR2

0x9800

_0008 I/E I/E - - - - - - R/W

内部データメモリアクセス（上位アドレス）

A15 A14 A13 A12 A11 A10 A9 A8 CR3 0x9800

_000C I/E

R/W

内部データメモリアクセス(下位アドレス／下位データ)

A7 A6 A5 A4 A3 A2 A1 A0 CR4 0x9800

_0010 I/E

R/W

内部データメモリアクセス(上位データ)

D15 D14 D13 D12 D11 D10 D9 D8 CR5 0x9800

_0014 I/E

R/W

内部データメモリアクセス(下位データ)

D7 D6 D5 D4 D3 D2 D1 D0 CR6 0x9800

_0018 I/E

R/W

CR7 0x9800

_001C

$

$ $ $ $ $ $ $ /

CR8 0x9800

_0020

$

$ $ $ $ $ $ $ /

# # # # # # PCMA_

SEL1

PCMA_

SEL0 CR9 0x9800

_0024 - - - - - - I/ I/

R/W

# # # # # # PCMB_

SEL1

PCMB_

SEL0 CR10 0x9800

_0028 - - - - - - I/ I/

R/W

CR11 0x9800

_002C

$

$ $ $ $ $ $ $ /

CR12 0x9800

_0030

$

$ $ $ $ $ $ $ /



17-72

コントロールレジスタ一覧(2/3) Contents Reg

Name

Address

B7 B6 B5 B4 B3 B2 B1 B0 R/W

EC0_EN EC1_EN VADDET

_EN TIM_EN EC2_EN # # #

CR13 0x9800

_0034 I/E I/E I/E I/E I/E - - -

R/W

CR14 0x9800

_0038

$

$ $ $ $ $ $ $ /

CR15 0x9800

_003C

$

$ $ $ $ $ $ $ /

TGEN0_

TXOUT

TGEN0_

PCM

OUT

TGEN0_

RXOUT

TGEN0_

TONE1

TGEN0_

TONE0

TGEN0_

PTN1

TGEN0_

PTN0

TGEN0_

TYPE CR16 0x9800

_0040

I/E I/E I/E I/E I/E I/E I/E I/E

R/W

#

TGEN1_

PCM

OUT

TGEN1_

RXOUT

TGEN1_

TONE1

TGEN1_

TONE0

TGEN1_

PTN1

TGEN1_

PTN0

TGEN1_

TYPE CR17 0x9800

_0044

- I/E I/E I/E I/E I/E I/E I/E

R/W

CR18 0x9800

_0048

$

$ $ $ $ $ $ $ /

CH0_

IFSEL

CH1_

IFSEL # # # # # #

CR19 0x9800

_004C I/ I/ - - - - -

R/W

TXSIG_

CH0_EN

TXSIG_

CH1_EN

SC_

TXEN

PCM_

TXEN # # # #

CR20 0x9800

_0050 I/E I/E I/E I/E - - - -

R/W

RXSIG_

CH0_EN

RXSIG_

CH1_EN

SC_

RXEN

PCM_

RXEN # # # #

CR21 0x9800

_0054 I/E I/E I/E I/E - - - -

R/W

#

TXSIG_

CH1_PC

M_EN

RXSIG_

CH0_PC

M_EN

RXSIG_

CH1_PC

M_EN

RECSIG

_SEL # # #

CR22 0x9800

_0058

- I/E I/E I/E I/E - - -

R/W

CR23 0x9800

_005C

$

$ $ $ $ $ $ $ /

CR24 0x9800

_0060

$

$ $ $ $ $ $ $ /



17-73

コントロールレジスタ一覧(3/3)

Contents Reg

Name

Address

B7 B6 B5 B4 B3 B2 B1 B0 R/W

SC_CHa

EN

SC_CHb

EN

DEC_

OUTON # # # # #

CR25 0x9800

_0064 I/E I/E I/E - - - - -

R/W

TXBUF_

TIM TXTHR # #

TXSC_

SEL3

TXSC_

SEL2

TXSC_

SEL1

TXSC_

SEL0 CR26 0x9800

_0068 I/ I/E - - I/E I/E I/E I/E

R/W

RXBUF_

TIM RXTHR # #

RXSC_

SEL3

RXSC_

SEL2

RXSC_

SEL1

RXSC_

SEL0 CR27 0x9800

_006C I/ I/E - - I/E I/E I/E I/E

R/W

# # # # # # # PLCEN CR28

0x9800

_0070 - - - - - - - I/E R/W

# # # # # # # RXFLAG CR29

0x9800

_0074 - - - - - - - /E R/W

# # # # # # G722_

MODE1

G722_

MODE0 CR30 0x9800

_0078 - - - - - - I/E I/E

R/W

CR31

～

CR39

0x9800

_007C～

0x9800

_009C

$

$ $ $ $ $ $ $ /

# # # TXREQ_

DC

TXREQ_

First #

TXERR_

CHb

TXERR_

CHa CR40 0x9800

_00A0 - - - - - - - -

R/

# # # RXREQ_

DC

RXREQ_

First

RXBW_

ERR

RXERR_

CHb

RXERR_

CHa CR41 0x9800

_00A4 - - - - - - - -

R/

TGEN0_

EXFLAG

TGEN1_

EXFLAG

VADDET

_DET # # # # #

CR42 0x9800

_00A8 - - - - - - - -

R/

CR43

～

CR79

0x9800

_00AC～

0x9800

_013C

$

$ $ $ $ $ $ $ /

注記；レジスタ名 # :予約ビットです。初期値("0")を変更しないでください。 $ :アクセス禁止ビットです。R/W を行わないでください。変更可能動作モード I/E :イニシャルモード中、動作モード中に変更可能 I/ :イニシャルモード中のみ変更可能 /E :動作中のみ変更可能 R/W R/W :読み出し、書き込み可能 /W :書き込み専用

R/ :読み出し専用 / :アクセス禁止



17-74

(注意)

動作中に下記コントロールレジスタを設定した場合には内部割込み信号(8kHz)に同期して読み取りを行いますので、

250s 以上の間状態を保持してください。

CR2,CR3-CR6,CR13,CR16,CR17,CR19,CR20,CR21,CR22,CR25,CR26,CR27,CR28,CR29

下記コントロールレジスタの設定方法に関しては、内部データメモリアクセス、制御方法を参照してください。

CR3,CR4,CR5,CR6

次頁以降に DSP コントロールレジスタの機能説明を示します。



17-75

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR0 # # # # # # # OPE_

STAT

変更可能モード - - - - - - - I/

初期値 0 0 0 0 0 0 0 0

R/W

B7-B1 : 予約ビット初期値変更禁止

B0 : 動作開始制御レジスタ

0 : 動作ホールド 1 : 動作開始

DSP ファームウェアの書き込みが正常に行われた場合、DSP リセット解除(DSP_RESET=”0”)後、イニシャルモ

ードに入ります。（※1）イニシャルモードではコントロールレジスタ、内部データメモリの変更が可能になります。

イニシャルモード表示レジスタ（READY）を連続して読み出し、”1”を検出後にコントロールレジスタ、内部デー

タメモリの変更を開始してください。コントロールレジスタ、内部データメモリ書き込み終了後、本ビットを”1”にすると、READY が”0”となり、通常動

作モードとなります。また、本ビットを”1”に設定後、再びコントロールレジスタ、内部データメモリの変更を行う場合には、必ず通常

動作モードに移行してから行ってください。なお、内部データメモリの変更方法は、後述の内部データメモリ変

更方法を参考にしてください。

（※1） DSP リセット解除（DSP_RESET=”0”）を行っても、イニシャルモードに遷移しない場合、DSP ファームウェアの

書き込みが正常に行なわれてない可能性が考えられます。その場合、DSP_RESET=”1”の設定を行ない、DSP リセット状態にしてから DSP ファームエアの書き込みを再度行な

ってください。



17-76

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR1 READY DSP_

ERR # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : イニシャルモード表示レジスタ

0 : イニシャルモード以外 1 : イニシャルモード中

DSP ファームウェアの書き込みが正常に行なわれた場合、DSP パワーダウン状態の解除(DSP_RESET="0")を行うと、本 LSI はイニシャルモードに入ります。イニシャルモード時に本ビットは”1”になります。

B6 : DSP ステータスレジスタ 0 : 正常動作状態 1 : 異常動作状態

本ブロックには、内部的にウォッチドックタイマが内蔵されており、本 LSI の周辺における外乱、または電源異

常等によって DSP のプログラムに暴走が起きた際に DSP ステータスレジスタ（DSP_ERR）が”1”に設定されま

す。本ビットが”1”になった場合には、システムリセットあるいはソフトパワーダウン制御レジスタ(SPCON)のビット

0（DSP_RESET）を使用し本ブロックをパワーダウンリセットしてください。

（注意）DSP ステータスレジスタ（DSP_ERR）は全ての異常動作を検出できるわけではありません。DSP が暴走した

場合でもウォッチドックタイマがクリアーされるような異常動作状態になった場合には検出できません。




17-77

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR2 XDMWR XDMRD # # # # # #

変更可能モード I/E I/E - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 内部データメモリライト制御レジスタ

0 : 書き込み停止 1 : 書き込み

CR3,CR4(A15～A0)に設定されたアドレスに、CR5,CR6(D15～D0)に設定されたデータを書き込みます。書き

込みが終了すると本ビットは自動的に”0”にクリアされます。連続で設定する場合には、本ビットが”0”になって

いることを確認後に設定してください。詳細な制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてください。

B6 : 内部データメモリリード制御レジスタ 0 : 読み出し停止 1 : 読み出し

CR3,CR4(A15～A0)に設定されたアドレスのデータを CR5,CR6(D15～D0)に読み出します。読み出しが終了

すると本ビットは自動的に”0”にクリアされます。連続で読み出す場合には、本ビットが”0”になっていることを確

認後に読み出しを行ってください。詳細な制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてください。




17-78

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR3 A15 A14 A13 A12 A11 A10 A9 A8

変更可能モード I/E I/E I/E I/E I/E I/E I/E I/E

初期値 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※)

R/W

B7-B0 : 内部データメモリ上位アドレス設定レジスタ

内部データメモリ上位アドレス設定レジスタです。書き込み方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※

CR3 の初期値は 00h ですが、イニシャルモード開始前に自動的に 73h に設定されます。

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR4 A7 A6 A5 A4 A3 A2 A1 A0


初期値 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※)

R/W

B7-B0 : 内部データメモリ下位アドレス設定レジスタ

内部データメモリ下位アドレス設定レジスタです。書き込み方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※

CR4 の初期値は 00h ですが、イニシャルモード開始前に自動的に 04h に設定されます。イニシャルモード開始時に

CR3、CR4 の値を読み出すことで、LSI 種別(ML7304)を確認することが出来ます。

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR5 D15 D14 D13 D12 D11 D10 D9 D8


初期値 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※)

R/W

B7-B0 : 内部データメモリ上位データ設定レジスタ内部データメモリ上位データ設定レジスタです。書き込み、読み出し方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※

CR5 の初期値は 00h ですが、イニシャルモード開始前に自動的に 83h に設定されます。イニシャルモード開始時に

CR5 の値を読み出すことで、DSP-FW コード種別(83h)を確認することが出来ます。



17-79

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR6 D7 D6 D5 D4 D3 D2 D1 D0


初期値 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※) 0(※)

R/W

B7-B0 : 内部データメモリ下位データ設定レジスタ

内部データメモリ下位データ設定レジスタです。書き込み、読み出し方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※

CR6 の初期値は 00h ですが、イニシャルモード開始前に自動的に 02h(DSP ファームウェアバージョン Ver.02)に設

定されます。イニシャルモード開始時に CR6 の値を読み出すことで、DSP ファームウェアのバージョンを確認すること

が出来ます。

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR7 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/

B7-B0 : 予約ビットアクセス禁止

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR8 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

/




17-80

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR9 # # # # # # PCMA_

SEL1

PCMA_

SEL0

変更可能モード - - - - - - I/ I/

初期値 0 0 0 0 0 0 0 0

R/W


B1-B0 : PCM PortA 符号化形式選択制御レジスタ

PCM-IF（PortA）の符号形式の選択ビットとなります。 ( 0 , 0 ) : 16bit Linear ( 0 , 1 ) : G.711(u-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR10 # # # # # # PCMB_

SEL1

PCMB_

SEL0

変更可能モード - - - - - - I/ I/

初期値 0 0 0 0 0 0 0 0

R/W


B1-B0 : PCM PortB 符号化形式選択制御レジスタ

PCM-IF（PortB）の符号形式の選択ビットとなります。 ( 0 , 0 ) : 16bit Linear ( 0 , 1 ) : G.711(u-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR11 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR12 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/




17-81

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR13 EC0_EN EC1_EN VADDET

_EN TIM_EN EC2_EN # # #

変更可能モード I/E I/E I/E I/E I/E - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : EC0 制御レジスタ

0 : 停止(エコーキャンセラ０をスルーします。) 1 : 動作

本ビットを”1”に設定することでエコーキャンセラ 0 は動作を開始します。（備考）動作開始時にエコーキャンセラ 0 の内部係数はクリアーされて起動します。（注意）エコーキャンセラ 0 を使用する場合は SpeechCODEC の使用は禁止です。

B6 : EC1 制御レジスタ 0 : 停止(エコーキャンセラ１ををスルーします。) 1 : 動作

本ビットを”1”に設定することでエコーキャンセラ 1 は動作を開始します。（備考）動作開始時にエコーキャンセラ１の内部係数はクリアーされて起動します。（注意）エコーキャンセラ 1 とエコーキャンセラ 2 の同時使用は禁止です。エコーキャンセラ 1 を使用(EC1_EN=”1”)する場

合には、エコーキャンセラ 2 は必ず停止(EC2_EN=”0”)させて下さい。

B5 : VADDET イネーブル制御レジスタ 0 : 停止 1 : 動作

本ビットを”1”に設定することで VADDET は動作を開始します。

B4 : タイマ制御用レジスタ 0 : カウント停止 1 : カウント開始

本ビットに”1”を設定することでタイマのカウントアップを開始します。“0”を設定するとカウントアップを停止し、

タイマカウンタ値をクリアーします。詳細は後述の内部データメモリアクセス、制御方法のタイマ（TIMER）項をご参考にしてください

B3 : EC2 制御レジスタ

0 : 停止(エコーキャンセラ2をスルーします。) 1 : 動作

本ビットを”1”に設定することでエコーキャンセラ 2 は動作を開始します。（備考）動作開始時にエコーキャンセラ 2 の内部係数はクリアーされて起動します。（注意）エコーキャンセラ 1 とエコーキャンセラ 2 の同時使用は禁止です。エコーキャンセラ 2 を使用(EC2_EN=”1”)する場





17-82

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR14 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR15 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/




17-83

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR16 TGEN0_

TXOUT

TGEN0_

PCM

OUT

TGEN0_

RXOUT

TGEN0_

TONE1

TGEN0_

TONE0

TGEN0_

PTN1

TGEN0_

PTN0

TGEN0_

TYPE


初期値 0 0 0 0 0 0 0 0

R/W

B7 : TGEN0 送信出力制御レジスタ 0 : 出力停止 1 : TX側にトーンを出力

B6 : TGEN0 PCM 出力制御レジスタ

0 : 出力停止 1 : PCM側にトーンを出力

B5 : TGEN0 受信出力制御レジスタ

0 : 出力停止 1 : RX側にトーンを出力

B4-B3 : TGEN0 トーン種別選択制御レジスタ

00 : シングルトーン 01 : デュアルトーン 10 : AM変調トーン 11 : 交番トーン

B2-B1 : TGEN0 トーン基本パターン選択制御レジスタ

00 : ON0 01 : ON0-OFF0 10 : ON0-OFF0-ON1-OFF1 11 : ON0-OFF0-ON1-OFF1-ON2-OFF2

B0 : TGEN0 出力タイプ選択制御レジスタ

0 : シングル出力 1 : 連続出力

(注意) 連続出力から本レジスタに値を書き込む場合は 00h 以外は禁止ですので設定しないでください。シングル出力時は本レジスタが 00h になったことを確認した後、次の設定を行ってください。連続出力を停止後、再度出力する場合は”FADE OUT 時間 + 250μs”以上あけて設定して下さい。



17-84

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR17 #

TGEN1_

PCM

OUT

TGEN1_

RXOUT

TGEN1_

TONE1

TGEN1_

TONE0

TGEN1_

PTN1

TGEN1_

PTN0

TGEN1_

TYPE

変更可能モード - I/E I/E I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 予約ビット初期値変更禁止

B6 : TGEN1 PCM 出力制御レジスタ

0 : 出力停止 1 : PCM側にトーンを出力

B5 : TGEN1 受信出力制御レジスタ

0 : 出力停止 1 : RX側にトーンを出力

B4-B3 : TGEN1 トーン種別選択制御レジスタ

00 : シングルトーン 01 : デュアルトーン 10 : AM変調トーン 11 : 交番トーン

B2-B1 : TGEN1 トーン基本パターン選択制御レジスタ

00 : ON0 01 : ON0-OFF0 10 : ON0-OFF0-ON1-OFF1 11 : ON0-OFF0-ON1-OFF1-ON2-OFF2

B0 : TGEN1 出力タイプ選択制御レジスタ

0 : シングル出力 1 : 連続出力

(注意) 連続出力から本レジスタに値を書き込む場合は 00h 以外は禁止ですので設定しないでください。シングル出力時は本レジスタが 00h になったことを確認した後、次の設定を行ってください。連続出力を停止後、再度出力する場合は”FADE OUT 時間 + 250μs”以上あけて設定して下さい。



17-85

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR18 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR19 CH0_

IFSEL

CH1_

IFSEL # # # # # #

変更可能モード I/ I/ - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : CH0 端末側インタフェース選択レジスタ

0 : アナログインタフェース 1 : PCMインタフェース

本ビットで CH0 端末側インタフェースとしてアナログインタフェースを使用するか、PCM を使用するかの選択が

可能です。

B6 : CH1 端末側インタフェース選択レジスタ 0 : アナログインタフェース 1 : PCMインタフェース

本ビットで CH1 端末側インタフェースとしてアナログインタフェースを使用するか、PCM を使用するかの選択が

可能です。




17-86

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR20 TXSIG_

CH0_EN

TXSIG_

CH1_EN

SC_

TXEN

PCM_

TXEN # # # #

変更可能モード I/E I/E I/E I/E - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : TXSIG_CH0_EN 制御

0 : OFF 1 : ON

本ビットで該当通話パススイッチ（シグナルフロー参照）の ON/OFF 制御が行なえます。

B6 : TXSIG_CH1_EN 制御 0 : OFF 1 : ON


B5 : SC_TXEN 制御 0 : OFF 1 : ON


B4 : PCM_TXEN 制御 0 : OFF 1 : ON





17-87

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR21 RXSIG_

CH0_EN

RXSIG_

CH1_EN

SC_

RXEN

PCM_

RXEN # # # #

変更可能モード I/E I/E I/E I/E - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : RXSIG_CH0_EN 制御

0 : OFF 1 : ON


B6 : RXSIG_CH1_EN 制御 0 : OFF 1 : ON


B5 : SC_RXEN 制御 0 : OFF 1 : ON


B4 : PCM_RXEN 制御 0 : OFF 1 : ON





17-88

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR22 #

TXSIG_

CH1_PC

M_EN

RXSIG_

CH0_PC

M_EN

RXSIG_

CH1_PC

M_EN

RECSIG

_SEL # # #

変更可能モード - I/E I/E I/E I/E - - -

初期値 0 0 0 0 0 0 0 0

R/W


B6 : TXSIG_CH1_PCM_EN 制御

0 : OFF 1 : ON


B5 : RXSIG_CH0_PCM_EN 制御 0 : OFF 1 : ON


B4 : RXSIG_CH1_PCM_EN 制御 0 : OFF 1 : ON


B3 : RECSIG_SEL 制御 0 : OFF 1 : ON





17-89

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR23 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR24 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR25 SC_CHa

EN

SC_CHb

EN

DEC_

OUTON# # # # #

変更可能モード I/E I/E I/E - - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : CHa Speech CODEC 制御レジスタ

0 : CHa Speech CODEC停止 1 : CHa Speech CODEC動作

B6 : CHb Speech CODEC 制御レジスタ

0 : CHb Speech CODEC停止 1 : CHb Speech CODEC 動作

（注意）SpeechCODEC を使用する場合は、エコーキャンセラ 0 の使用は禁止です。

B5 : デコード出力制御レジスタ

本ビットにより、Speech CODEC 起動後の初のデコード出力タイミングを制御します。 Speech CODEC 起動後、初の受信データの書き込みを行い、本ビットを”1”に設定することができます。本ビ

ットを”1”に設定すると、以下のようにデコード出力を開始します。 G.711(μ-law/A-law)/G.722 選択時：

PLC 機能を有効に設定した場合、本ビットを”1”に設定後、約 3.75mS の無音データが出力されその後デコ

ード出力を開始します。PLC 機能を無効に設定した場合、本ビットを”1”に設定後、デコード出力を開始しま

す。 G.729A 選択時：

本ビットを"1"に設定後、約 15ms の無音データが出力されその後デコード出力を開始します。なお、上記デコード出力開始までの時間はデコード出力開始オフセット時間制御用内部データメモリ

(DEC_ONTIM)への設定により、0.125ms 単位で遅らせることが可能です。（DEC_ONTIM 設定可能範囲:0～32ms）また、Speech CODEC を停止する時に、本ビットも”0”にクリアしてください。



17-90

（注意） Speech CODEC 起動と同時に DEC_OUTON も”1”に設定することも可能です。 Speech CODEC 起動後に初の受信データの書き込み完了、かつデコード出力開始オフセット時間制御用内部データメ

モリ(DEC_ONTIM)に設定したオフセット時間(tDECON)の経過後にデコード出力を開始します。




17-91

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR26 TXBUF_

TIM TXTHR # #

TXSC_

SEL3

TXSC_

SEL2

TXSC_

SEL1

TXSC_

SEL0

変更可能モード I/ I/E - - I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 送信バッファリング時間選択レジスタ

0 : 10ms 1 : 20ms

（注意）送信バッファリング時間選択レジスタ(TXBUF_TIM)、受信バッファリング時間選択レジスタ(RXBUF_TIM)への異

なる設定は禁止です。

B6 : 送信データ透過モード制御レジスタ本レジスタへの設定により、送信バッファへの送信データの入力選択が可能です。本レジスタに”1”を設定する

ことで、PCM PortB 入力バッファ 0(PPB0_IBUFF)に入力した PCM データ(8 ビット幅)を送信バッファへ透過さ

せることが出来ます。 0 : Speech CODEC エンコーダ (音声通信時) 1 : PCMPortB入力バッファ0 (データ通信時)

PCMB_ITS0[4:0]で選択されたタイムスロットの入力データ(8 ビット幅)


B3-B0 : 送信側 Speech CODEC 選択レジスタ (0 , 0 , 0 , 1 ) : G.711(u-law) (0 , 0 , 1 , 1 ) : G.711(A-law) (0 , 1 , 0 , 0 ) : G.729A (1 , 0 , 0 , 0 ) : G.722 ※ (上記以外) : 禁止

（注意）TXSC_SEL[3:0]は Speech CODEC 動作中の設定変更は禁止です。また、TXSC_SEL[3:0]、RXSC_SEL[3:0]

で異なる設定をすることも禁止です。（注意）TXSC_SEL[3:0]を(1 , 0 , 0 , 0 )に設定して G.722 を選択した場合には、PLC 機能イネーブル制御レジスタ

（PLCEN）を"1"（PLC 機能有効）に設定することを推奨致します。17.5 ご使用上の注意も参照下さい。（注意）※ 本設定（G.722 選択）は”ML7304-022”向けの内容であり、“ML7304-002”を使用されている場合に本設定を行うこ

とは禁止です。



17-92

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR27 RXBUF_

TIM RXTHR # #

RXSC_

SEL3

RXSC_

SEL2

RXSC_

SEL1

RXSC_

SEL0

変更可能モード I/ I/E - - I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 受信バッファリング時間選択レジスタ

0 : 10ms 1 : 20ms

（注意）送信バッファリング時間選択レジスタ(TXBUF_TIM)、受信バッファリング時間選択レジスタ(RXBUF_TIM)への異

なる設定は禁止です。

B6 : 受信データ透過モード制御レジスタ本レジスタへの設定により、受信バッファの受信データの出力先を選択可能です。本レジスタに”1”を設定する

ことで、受信データを PCM PortB 出力バッファ 0(PPB0_OBUFF)に透過させることが出来ます。 0 : Speech CODEC デコーダ (音声通信時) 1 : PCM PortB出力バッファ0 (データ通信時)

PCM_OTS0[4:0]で選択されたタイムスロットへの出力データ(8 ビット幅)


B3-B0 : 受信側 Speech CODEC 選択レジスタ (0 , 0 , 0 , 1 ) : G.711(u-law) (0 , 0 , 1 , 1 ) : G.711(A-law) (0 , 1 , 0 , 0 ) : G.729A (1 , 0 , 0 , 0 ) : G.722 ※ (上記以外) : 禁止

（注意）RXSC_SEL[3:0]は Speech CODEC 動作中の設定変更は禁止です。また、TXSC_SEL[3:0]、RXSC_SEL[3:0]

で異なる設定をすることも禁止です。（注意）RXSC_SEL[3:0]を(1 , 0 , 0 , 0 )に設定して G.722 を選択した場合には、PLC 機能イネーブル制御レジスタ

（PLCEN）を"1"（PLC 機能有効）に設定することを推奨致します。17.5 ご使用上の注意も参照下さい。（注意）※ 本設定（G.722 選択）は”ML7304-022”向けの内容であり、“ML7304-002”を使用されている場合に本設定を行うこ

とは禁止です。



17-93

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR28 # # # # # # # PLCEN

変更可能モード - - - - - - - I/E

初期値 0 0 0 0 0 0 0 0

R/W


B0 : PLC 機能イネーブル制御レジスタ

本ビットに”1”を設定することで、G.711/G.722 PLC 機能を有効にします。 0 : 無効 1 : 有効

(注意) PLCEN は SpeechCODEC（G.711/G.722）が動作中に変更する事が可能ですが、その場合瞬間的に音が途

切れるなどの事象が発生しますのでご注意ください。

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR29 # # # # # # # RXFLAG

変更可能モード - - - - - - - /E

初期値 0 0 0 0 0 0 0 0

R/W


B0 :受信データ書き込みチャネル通知レジスタ

2 チャネル受信要求中(RXREQ_DC=1)では、1 フレーム内で 2 回の受信要求を行います。受信要求毎にチャネル a、またはチャネル b の受信データの書き込みを行ってください。書き込み順序の規定

はありませんので、受信データ書き込み前に、RXFLAG を “0” : チャネルa 受信データ書き込み通知 “1” : チャネルb 受信データ書き込み通知

と設定することで、受信データのチャネルを本 LSI へ通知してください。本 LSI では、受信データの書き込み要

求クリア時(FR1="0" )の RXFLAG の値により、受信データのチャネルを識別します。

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR30 # # # # # # G722_

MODE1

G722_

MODE0

変更可能モード - - - - - - I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W


B1-B0 : G.722 モード設定レジスタ

00 : 64k bit/s モード 01 : ５６k bit/s モード 10 : ４８k bit/s モード 11 : 禁止

Speech CODEC で G.722 を選択した場合の、受話側の伸張レート設定してください。Speech CODEC は、本ビ

ットを元にデコード処理を行います。

（注意）G722_MODE[1:0]は Speech CODEC 動作中の設定変更は禁止です。



17-94

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR31 ～ CR39 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/




17-95

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR40 # # # TXREQ_

DC

TXREQ_

First #

TXERR_

CHb

TXERR_

CHa

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/


B4 : 2 チャネル送信要求中通知レジスタ 0 : 2チャネル送信要求中以外 1 : 2チャネル送信要求中

2 チャネル送信要求中(TXREQ_DC=1)では、1 フレーム内で 2 回の送信要求を行います。

B3 : 送信フレーム開始通知レジスタ 2 チャネル送信要求中(TXREQ_DC=1)では、1 フレーム内で 2 回の送信要求を行いますが、本ビットにより各

送信フレームの開始タイミングを確認することが出来ます。 2 チャネル送信要求中(TXREQ_DC=1)において、CHa 送信要求(FR0_CHa=1)直前に、本ビットは”1”に設定さ

れ、CHb 送信要求(FR0_CHb=1)直前に本ビットは”0”にクリアされます。


B1 : CHb 送信エラーステータスレジスタ 0 : CHb送信エラー発生無し 1 : CHb送信エラー発生

読み出し有効期間内で CHb 送信データの読み出しが完了しない場合に”1”となり、それ以外の場合は”0”とな

ります。

B0 : CHa 送信エラーステータスレジスタ 0 : CHa送信エラー発生無し 1 : CHa送信エラー発生

読み出し有効期間内で(3 者通話動作中は CHa)送信データの読み出しが完了しない場合に”1”となり、それ以

外の場合は”0”となります。上記、ビット B1-B0 で（"0"→"1"、"1"→"0"）の変化があった場合に、INTB 割り込みが発生します。



17-96

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR41 # # # RXREQ

_DC

RXREQ

_First

RXBW_

ERR

RXERR_

CHb

RXERR_

CHa

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/


B4 :2 チャネル受信要求中通知レジスタ

0 : 2チャネル受信要求中以外 1 : 2チャネル受信要求中

2 チャネル受信要求中(RXREQ_DC=1)では、1 フレーム内で 2 回の受信要求を行います。

B3 : 受信フレーム開始通知レジスタ 2 チャネル受信要求中(RXREQ_DC=1)では、1 フレーム内で 2 回の受信要求を行いますが、本ビットにより 1回目の受信要求であるか否かを確認することが出来ます。受信要求(FR1=1)が発生した時に、本ビットが”1”になっていれば 1 回目の受信要求であり、”0”になっていれ

ば 2 回目の受信要求となります。

B2 :受信無効書き込みエラー通知レジスタ

0 : 受信無効書き込み発生無し 1 : 受信無効書き込み発生

2チャネル受信要求中(RXREQ_DC=1)における、以下の禁則事項が守られずに、CPU側から受信データのチ

ャネル通知が行われた場合に”1”となり、それ以外の場合は”0”となります。

◆禁則事項 : 1 フレームで同チャネルの受信データを連続して書き込まないで下さい。 1 フレームで同チャネルの受信データが連続して書き込まれた場合に RXBW_ERR が”1”となります。この場合、1 回

目の受信要求(FR1=1 & RXREQ_First = 1)で書き込まれたデータはデコードされますが、2 回目の受信要求(FR1=1 & RXREQ_First = 0)で書き込まれたデータは廃棄されます。

B1 : CHb 受信エラーステータスレジスタ 0 : CHb受信エラー発生無し 1 : CHb受信エラー発生

書き込み有効期間内で CHb 受信データの書き込みが完了しない場合に”1”となり、それ以外の場合は”0”とな

ります。

B0 : CHa 受信エラーステータススレジスタ 0 : CHa受信エラー発生無し 1 : CHa受信エラー発生

書き込み有効期間内で(3 者通話動作中は CHa)受信データの書き込みが完了しない場合に”1”となり、それ以

外の場合は”0”となります。上記、ビット B2-B0 で（"0"→"1"、"1"→"0"）の変化があった場合に、INTB 割り込みが発生します。



17-97

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR42 TGEN0_

EXFLAG

TGEN1_

EXFLAG

VADDET

_DET # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : TGEN0 実行中フラグ表示レジスタ

0 : 停止中 1 : 動作中

トーン生成器 0（TGEN0）動作中は本ビットが"1"になります。それ以外は"0"になります。

B6 : TGEN1 実行中フラグ表示レジスタ 0 : 停止中 1 : 動作中

トーン生成器 1（TGEN1）動作中は本ビットが"1"になります。それ以外は"0"になります。

B5 : VADDET 音声検出ステータスレジスタ 0 : 非検出 1 : 検出

VADDET で音声信号が検出されている区間で"1"になります。それ以外は"0"になります。


上記、ビット B7-B6 で（"0"→"1"、"1"→"0"）の変化があった場合に、INTB 割り込みが発生します。

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR43 ～ CR79 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/




17-98

17.4.4 内部データメモリアクセス、制御方法

CODEC の内部データメモリにアクセスを行なうことで、各種制御を行なうことが出来ます。内部データメモリアクセ

ス用にコントロールレジスタ内にマッピングされた 8 ビットレジスタ（CR3-CR6）が内部データメモリの 16 ビットアドレス (A15～A0) 書き込み、読み出し用の 16 ビットデータ (D15～D0)

に割り当てられています。

以下に内部データメモリへの書き込み方法、及び読み出し方法を示します。また、内部データメモリの一覧を表

17-4～表 17-9に示します。

書き込み方法

CR3-CR6 に内部データメモリアドレスおよび書き込みデータを設定後、内部データメモリライト制御レジスタ

（XDMWR）を”１”に設定することにより内部データメモリの書き込みが完了します。書き込み終了後，

XDMWR は自動的に”0”クリアされます。内部データメモリへの書き込み方法を図 17-16に示します。アドレスの分散した複数個のメモリを書き換える場合は上記書き込み動作を繰り返し行ってください。すべての書き込みの終了後、動作開始制御レジスタ(OPE_STAT)を”１”に設定することにより、通常動作を開

始します。内部データメモリは、通常動作モードでも書き込み可能です。その場合も、上記と同様の方法で行ってくださ

い。

（注意）

通常動作モード中に内部データメモリを設定した場合には内部割込み信号(8kHz)に同期して読み取りを行いますの

で、250s 以上の間状態を保持してください。

図 17-16 内部データメモリ書き込み方法

CR5(内部メモリ上位データ)

YES

NOCR2 = 00h

内部メモリ更新XDMWR自動クリア

外部からの設定

LSI内部自動処理

CR6(内部メモリ下位データ)

CR4(内部メモリ下位アドレス)

CR3(内部メモリ上位アドレス)

XDMWR = 1 XDMWR設定後からクリアーされるまでの時間

イニシャルモード中 : Max 10μsec

通常動作中 : Max 250μsec

書き込みスタート



17-99

読み出し方法 CR3、CR4 に内部データメモリアドレスを設定後、内部データメモリリード制御レジスタ（XDMRD）を”１”に設定

することにより内部データメモリのデータをCR5,CR6に格納します。読み出し終了後，XDMRDは自動的に”0”

クリアされます。内部データメモリ読み出し方法を図 17-17に示します。なお、内部データメモリの読み出しは、表 17-4～表 17-9に示す内部データメモリ、関連レジスタ内の読み出し

専用データメモリのみ可能です。内部データメモリは、通常動作モードでも読み出し可能です。その場合も、上記と同様の方法で行ってくださ

い。

（注意）

通常動作モード中に内部データメモリの読み出しを行う場合には、内部割込み信号(8kHz)に同期して読み取りを行い

ますので、設定したアドレスを 250s 以上の間状態を保持してください。

図 17-17 内部データメモリ読み出し方法

XDMRD = 1

YES

NOXDMRD = 0

外部からの設定、読み出し

CR5(内部メモリ上位データ)読み出し

CR4(内部メモリ下位アドレス)

CR3(内部メモリ上位アドレス)

XDMRD設定後からクリアーされるまでの時間イニシャルモード中 :

Max 10μsec通常動作中 : Max 250μsec

読み出しスタート

CR6(内部メモリ下位データ)読み出し

CR5,CR6への読み出しデータ格納後自動的に0クリアーされます。

YES

NOCR2 = 00h



17-100

17.4.5 内部データメモリ説明

内部データメモリの一覧を表 17-4～表 17-9に示します。（注意：アドレスは今後変更となる可能性があります）表 17-4 内部データメモリ、関連コントロールレジスタ一覧(1/6)

初期値変更/読み出し可能モード

機能名内部データメモリ/関連コントロールレジスタ名ｱﾄﾞﾚｽﾃﾞｰﾀデータ値

ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

送信パス関連

Speech CODEC 送信ゲイン

(TXGAIN_SC) 05D1h 0080h 0dB ○ ○ ○

CH0 端末インタフェース送信ゲイン

(TXGAIN_IF_CH0) 05CFh 0080h 0dB ○ ○ ○

CH1 端末インタフェース送信ゲイン

(TXGAIN_IF_CH1) 05C9h 0080h 0dB ○ ○ ○

TXSIG_CH0 送信ゲイン

(TXGAIN_TXSIG_CH0) 05D0h 0080h 0dB ○ ○ ○

TXSIG_CH1 送信ゲイン

(TXGAIN_TXSIG_CH1) 05CBh 0080h 0dB ○ ○ ○

受信パス関連

Speech CODEC 受信ゲイン

(RXGAIN_SC) 05D3h 0080h 0dB ○ ○ ○

CH0 端末インタフェース受信ゲイン

(RXGAIN_IF_CH0) 05D6h 0080h 0dB ○ ○ ○

CH1 端末インタフェース受信ゲイン

(RXGAIN_IF_CH1) 05CCh 0080h 0dB ○ ○ ○

RXSIG_CH0 受信ゲイン

(RXGAIN_RXSIG_CH0) 05D5h 0080h 0dB ○ ○ ○

RXSIG_CH1 受信ゲイン

(RXGAIN_RXSIG_CH1) 05CAh 0080h 0dB ○ ○ ○

サイドトーン

CH0 サイドトーンゲイン(STGAIN_CH0) 05D9h 0000h MUTE ○ ○ ○

CH0 PCM サイドトーンゲイン

(STGAIN_PCM_CH0) 05DBh 0000h MUTE ○ ○ ○

CH1 サイドトーンゲイン(STGAIN_CH1) 05DAh 0000h MUTE ○ ○ ○

CH1PCM サイドトーンゲイン

(STGAIN_PCM_CH1) 05DCh 0000h MUTE ○ ○ ○

3 者通話関連

CHa 受信ゲイン(RXGAIN_CHa) 238Ch 0080h 0dB ○ ○ ○

CHb 受信ゲイン(RXGAIN_CHb) 238Dh 0080h 0dB ○ ○ ○

CHa 送信ゲイン(TXGAIN_CHa) 2390h 0080h 0dB ○ ○ ○

CHb 送信ゲイン(TXGAIN_CHb) 2391h 0080h 0dB ○ ○ ○

CHb 受信→CHa 送信折返しゲイン

(RXbTXa_GAIN)

238Eh 0080h 0dB ○ ○ ○

ｹﾞｲﾝ･ｺﾝ

ﾄﾛｰﾙ

CHa 受信→CHb 送信折返しゲイン

(RXaTXb_GAIN)

238Fh 0080h 0dB ○ ○ ○



17-101

表 17-5 内部データメモリ、関連コントロールレジスタ一覧(2/6)



ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

PCM 関連

PCM 送信ゲイン

(TXGAIN_PCM) 05D2h 0080h 0dB ○ ○ ○

PCM 受信ゲイン

(RXGAIN_PCM) 05D4h 0080h 0dB ○ ○ ○

―

TXSIG_CH1 PCM 送信ゲイン

(TXGAIN_TXSIG_CH1_PCM) 05CDh 0080h 0dB ○ ○ ○

RXSIG_CH0 PCM 受信ゲイン

(RXGAIN_RXSIG_CH0_PCM) 05CEh 0080h 0dB ○ ○ ○

RXSIG_CH1 PCM 受信ゲイン

(RXGAIN_RXSIG_CH1_PCM) 05C8h 0080h 0dB ○ ○ ○

通話録音関連

通話録音送信ゲイン

(REC_TXGAIN) 05D7h 0080h 0dB ○ ○ ○

ｹﾞｲﾝ･ｺﾝ

ﾄﾛｰﾙ

通話録音受信ゲイン

(REC_RXGAIN) 05D8h 0080h 0dB ○ ○ ○



17-102




ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TGEN0 制御レジスタ CR16 00h 停止 ○ ○ ○

TGEN0 実行中フラグ表示レジスタ CR42-B7 0b 停止中 ○ ○ ○

TGEN0 TONE A 周波数制御

(TGEN0_FREQ_A) 05E7h 0190h 400Hz ○ ○ ×

TGEN0 TONE B 周波数制御

(TGEN0_FREQ_B) 05E9h 000Fh 15Hz ○ ○ ×

TGEN0 TONE A 出力時間制御

(TGEN0_FREQ_A_TIM) 05F5h 07D0h 250ms ○ ○ ×

TGEN0 TONE B 出力時間制御

(TGEN0_FREQ_B_TIM) 05F6h 07D0h 250ms ○ ○ ×

TGEN0 ON0 区間時間制御

(TGEN0_ON0_TIM) 05EBh 0FA0h 500ms ○ ○ ×

TGEN0 OFF0 区間時間制御

(TGEN0_OFF0_TIM) 05ECh 0FA0h 500ms ○ ○ ×


(TGEN0_ON1_TIM) 05EDh 0FA0h 500ms ○ ○ ×


(TGEN0_OFF1_TIM) 05EEh 0FA0h 500ms ○ ○ ×


(TGEN0_ON2_TIM) 05EFh 0FA0h 500ms ○ ○ ×


(TGEN0_OFF2_TIM) 05F0h 0FA0h 500ms ○ ○ ×

TGEN0 リピート数制御

(TGEN0_REPEAT) 05F1h 0001h 1 回 ○ ○ ×

TGEN0 フェード制御

(TGEN0_FADE_CONT) 05E5h 0000h 停止 ○ ○ ×

TGEN0 フェードインステップ値制御

(TGEN0_FADE_IN_ST) 05F9h 43CBh +1dB ○ ○ ×

TGEN0 フェードアウトステップ値制御

(TGEN0_FADE_OUT_ST) 05FAh 3C6Bh -1dB ○ ○ ×

TGEN0 フェードアウト時間制御

(TGEN0_FADE_OUT_TIM) 05F2h 002Bh 43Sync ○ ○ ×

TGEN0 TONE A ゲイン制御

(TGEN0_FREQ_A_GAIN) 05F7h 0080h -13.3dBm0 ○ ○ ○

TGEN0 TONE B ゲイン制御

(TGEN0_FREQ_B_GAIN) 05F8h 0080h -13.3dBm0 ○ ○ ○

TGEN0 RX 側トーントータルゲイン制御

(TGEN0_RXOUT_GAIN) 05FBh 0080h 0dB ○ ○ ○

TGEN0 TX 側トーントータルゲイン制御

(TGEN0_TXOUT_GAIN) 05FFh 0080h 0dB ○ ○ ○

トーン

生成 0

TGEN0

TGEN0 PCM 側トーントータルゲイン制御

(TGEN0_PCMOUT_GAIN) 05FDh 0080h 0dB ○ ○ ○



17-103




ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TGEN1 制御レジスタ CR17 00h 停止 ○ ○ ○

TGEN1 実行中フラグ表示レジスタ CR42-B6 0b 停止中 ○ ○ ○

TGEN1 TONE A 周波数制御

(TGEN1_FREQ_A) 0603h 0320h 400Hz ○ ○ ×

TGEN1 TONE B 周波数制御

(TGEN1_FREQ_B) 0605h 001Eh 15Hz ○ ○ ×

TGEN1 TONE A 出力時間制御

(TGEN1_FREQ_A_TIM) 0611h 03E8h 250ms ○ ○ ×

TGEN1 TONE B 出力時間制御

(TGEN1_FREQ_B_TIM) 0612h 03E8h 250ms ○ ○ ×


(TGEN1_ON0_TIM) 0607h 07D0h 500ms ○ ○ ×


(TGEN1_OFF0_TIM) 0608h 07D0h 500ms ○ ○ ×


(TGEN1_ON1_TIM) 0609h 07D0h 500ms ○ ○ ×


(TGEN1_OFF1_TIM) 060Ah 07D0h 500ms ○ ○ ×


(TGEN1_ON2_TIM) 060Bh 07D0h 500ms ○ ○ ×


(TGEN1_OFF2_TIM) 060Ch 07D0h 500ms ○ ○ ×

TGEN1 リピート数制御

(TGEN1_REPEAT) 060Dh 0001h 1 回 ○ ○ ×

TGEN1 フェード制御

(TGEN1_FADE_CONT) 0601h 0000h 停止 ○ ○ ×

TGEN1 フェードインステップ値制御

(TGEN1_FADE_IN_ST) 0615h 47CFh +1dB ○ ○ ×

TGEN1 フェードアウトステップ値制御

(TGEN1_FADE_OUT_ST) 0616h 390Ah -1dB ○ ○ ×

TGEN1 フェードアウト時間制御

(TGEN1_FADE_OUT_TIM) 060Eh 0016h 44Sync ○ ○ ×

TGEN1 TONE A ゲイン制御

(TGEN1_FREQ_A_GAIN) 0613h 0080h -13.3dBm0 ○ ○ ○

TGEN1 TONE B ゲイン制御

(TGEN1_FREQ_B_GAIN) 0614h 0080h -13.3dBm0 ○ ○ ○

TGEN1 RX 側トーントータルゲイン制御

(TGEN1_RXOUT_GAIN) 0617h 0080h 0dB ○ ○ ○

トーン

生成 1

TGEN1

TGEN1 PCM 側トーントータルゲイン制御

(TGEN1_PCMOUT_GAIN) 0619h 0080h 0dB ○ ○ ○



17-104



機能名内部データメモリ/関連コントロールレジスタ

名ｱﾄﾞﾚｽ

ﾃﾞｰﾀデータ値ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

タイマ制御用レジスタ(TIM_EN) CR13-B4 0b 停止 ○ ○ ○

タイマカウンタ値表示(TIM_COUNT)

(読み出し専用データメモリ) 00F8h 0000h カウント値 ○ ○ ○

タイマ

TIMER

タイマデータ設定(TIM_DATA) 00F9h FFFFh MAX FFFFh ○ ○ ×

EC0 制御レジスタ(EC0_EN) CR13-B7 0b 停止 ○ ○ ○

EC0 制御用内部データメモリ(EC0_CR) 2548h 0006h

THR,HLD,

CLP,ATTB,

CNG=”OFF”

SLC="ON"

○ ○ ○

ｴｺｰ

ｷｬﾝｾﾗ 0

EC0

EC0 GLPAD 制御用内部データメモリ

(EC0_GLPAD_CR) 254Bh 0000h

-0dB/+0dB ○ ○ ×



THR,HLD,

CLP=”OFF”

SLC,ATTB,

CNG=”ON”

○ ○ ○

ｴｺｰ

ｷｬﾝｾﾗ 1

EC1


(EC1_GLPAD_CR) 2629h

0000h -0dB/+0dB ○ ○ ×



THR,HLD,

CLP,ATTB,

CNG=”OFF”

SLC="ON"

○ ○ ○

ｴｺｰ

ｷｬﾝｾﾗ 2

EC2


(EC2_GLPAD_CR) 2707h

0000h -0dB/+0dB ○ ○ ×

ALC ALC 制御用内部データメモリ (ALC_CR) 0625h 0000h 停止 ○ ○ ○

VADDET イネーブル制御レジスタ

(VADDET_EN)

CR13-B5 0b 停止 ○ ○ ○

VADDET 音声検出ステータスレジスタ

(VADDET_DET)

CR42-B5 0b 非検出 ○ ○ ○

VADDET 音声信号検出レベル制御用内部

データメモリ(VADDET_TH) 065Bh

0091h -40dBm0 ○ ○ ×

VADDET 音声検出 ON ガードタイマ用内部

データメモリ(VADDET_ON_TM) 065Ch

0190h 50ms ○ ○ ×

有音検出

VADDET

VADDET 音声検出 OFF ガードタイマ用内

部データメモリ(VADDET_OFF_TM) 065Dh

0190h 50ms ○ ○ ×

デコード

制御

デコード出力開始オフセット時間制御

(DEC_ONTIM) 2366h 0000h 0ms ○ ○ ×



17-105



機能名内部データメモリ/関連コントロールレジスタ

名ｱﾄﾞﾚｽ

ﾃﾞｰﾀデータ値ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

立上り割り込みマスク制御

CR40 立上り割り込みマスク制御

(CR40_INTP_MSKCNT) 06EBh 0018h

マスク設定

OFF ○ × ×


(CR41_INTP_MSKCNT) 06EDh 0018h

マスク設定

OFF ○ × ×


(CR42_INTP_MSKCNT) 06EFh 0000h

マスク設定

OFF ○ × ×

立下り割り込みマスク制御

CR40 立下り割り込みマスク制御

(CR40_INTN_MSKCNT) 06ECh 0018h

マスク設定

OFF ○ × ×


(CR41_INTN_MSKCNT) 06EEh 0018h

マスク設定

OFF ○ × ×

割り込み

マスク

制御


(CR42_INTN_MSKCNT) 06F0h 0000h

マスク設定

OFF ○ × ×

（備考）

イニシャルモード : パワーダウンリセット解除後のコントロールレジスタ、内部データメモリの初期値を変更できる状態

停止中 : 機能名で示された機能が停止中の状態

動作中 : 機能名で示された機能が動作している状態

関連コントロールレジスタ



17-106

● ゲイン・コントロール

A．送信パス関連のゲイン

A-1 : Speech CODEC 送信ゲイン(TXGAIN_SC)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h

上限 : 約+40dB （データ : 3200h） : 0dB （データ : 0080h）

下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

A-2 : CH0 端末インタフェース送信ゲイン(TXGAIN_IF_CH0)調整用内部データメモリ

初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



A-3 : CH1 端末インタフェース送信ゲイン(TXGAIN_IF_CH1)調整用内部データメモリ




A-4 : TXSIG_CH0 送信ゲイン(TXGAIN_TXSIG_CH0)調整用内部データメモリ






17-107

A-5 : TXSIG_CH1 送信ゲイン(TXGAIN_TXSIG_CH1)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



B．受信パス関連のゲイン

B-1 : Speech CODEC 受信ゲイン(RXGAIN_SC)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



B-2 : CH0 端末インタフェース受信ゲイン(RXGAIN_IF_CH0)調整用内部データメモリ




B-3 : CH1 端末インタフェース受信ゲイン(RXGAIN_IF_CH1)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h





17-108

B-4 : RXSIG_CH0 受信ゲイン(RXGAIN_RXSIG_CH0)調整用内部データメモリ




B-5 : RXSIG_CH1 受信ゲイン(RXGAIN_RXSIG_CH1)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



C．サイドトーンゲイン

C-1 : CH0 サイドトーンゲイン(STGAIN_CH0)調整用内部データメモリ初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah

上限 : 0dB （データ : 1000h）下限 : 約-72dB （データ : 0001h）

: MUTE （データ : 0000h）

C-2 : CH0 PCM サイドトーンゲイン(STGAIN_PCM_CH0)調整用内部データメモリ初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah





17-109

C-3 : CH1 サイドトーンゲイン(STGAIN_CH1)調整用内部データメモリ

初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah



C-4 : CH1 PCM サイドトーンゲイン(STGAIN_PCM_CH1)調整用内部データメモリ初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah



D． 3 者通話関連のゲイン D-1 : CHa 受信ゲイン(RXGAIN_CHa)調整用内部データメモリ




D-2 : CHb 受信ゲイン(RXGAIN_CHb)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h





17-110

D-3 : CHa 送信ゲイン(TXGAIN_CHa)調整用内部データメモリ




D-4 : CHb 送信ゲイン(TXGAIN_CHb)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



D-5 : CHb 受信→CHa 送信折返しゲイン(RXbTXa_GAIN)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



D-6 : CHa 受信→CHb 送信折返しゲイン(RXaTXb_GAIN)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h





17-111

E． PCM 関連のゲイン

E-1 : PCM 送信ゲイン(TXGAIN_PCM)調整用内部データメモリ




E-2 : PCM 受信ゲイン(RXGAIN_PCM)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



E-3 : TXSIG_CH1 PCM 送信ゲイン(TXGAIN_TXSIG_CH1_PCM)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h





17-112

E-4 : RXSIG_CH0 PCM 受信ゲイン(RXGAIN_RXSIG_CH0_PCM)調整用内部データメモリ




E-5 : RXSIG_CH1 PCM 受信ゲイン(RXGAIN_RXSIG_CH1_PCM)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



F．通話録音関連のゲイン

F-1 : 通話録音送信ゲイン(REC_TXGAIN)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



F-2 : 通話録音受信ゲイン(REC_RXGAIN)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h





17-113

●トーン生成器 0 （TGEN0 ）

トーン生成器 0（TGEN0）のブロック構成を図 17-18に示します

図 17-18 TGEN0 ブロック構成

（１）基本パターンとトーン種別

TGEN0 から出力するトーンの基本パターンを図 17-19に示します。コントロールレジスタにマッピングされた TGEN0_PTN[1:0]により 4 つの基本パターンから任意の一つを選択出

来ます。トーンを出力する ON 区間（ON0、ON1、ON2）の時間は、内部データメモリ（TGEN0_ON0_TIM、

TGEN0_ON1_TIM、TGEN0_ON2_TIM）で、無音出力となる OFF 区間(OFF0、OFF1、OFF2)の時間は、内部

データメモリ（TGEN0_OFF0_TIM、TGEN0_OFF1_TIM、TGEN0_OFF2_TIM）で設定出来ます。また、各 ON区間で出力されるトーン種別は、コントロールレジスタにマッピングされた TGEN0_TONE[1:0]で図 17-20に示

すように 4 つのトーン種別から任意の一つを選択出来ます。

図 17-19 TGEN0 トーン基本パターン

TGEN0_FREQ_ATGEN0_FREQ_A_TIM

TONE_A

TGEN0_FREQ_BTGEN0_FREQ_B_TIM

TONE_B

【TGEN0】

TGEN0_FREQ_A_GAIN

TGEN0_FREQ_B_GAIN

TGEN0_RXOUT_GAIN

PatternCONTROL

RepeatCONTROL

・パターン設定TGEN0_PTN[1:0]

・ON/OFF時間設定TGEN0_ON0_TIMTGEN0_OFF0_TIMTGEN0_ON1_TIMTGEN0_OFF1_TIMTGEN0_ON2_TIMTGEN0_OFF2_TIM

TGEN0_RXOUT

TGEN0_TXOUT

TGEN0_TXOUT_GAIN

・タイプ設定TGEN0_TYPE

・繰り返し数設定TGEN0_REPEAT

・トーン種別設定TGEN0_TONE[1:0]

TONECONTROL

TGEN0_PCMOUT_GAIN

TGEN0_PCMOUT

基本パターン

ON0 OFF0 ON1 OFF1 ON2 OFF2

TGEN0_ON0_TIM TGEN0_OFF0_TIM TGEN0_ON1_TIM TGEN0_OFF1_TIM TGEN0_ON2_TIM TGEN0_OFF2_TIM

ON0

ON0+OFF0

ON0+OFF0+ON1+OFF1

TGEN0_PTN[1:0]

00b

01b

10b

11b

基本パターン

ON0+OFF0+ON1+OFF1+ON2+OFF2

ON0 OFF0 ON1 OFF1

ON0 OFF0

ON0



17-114

図 17-20 TGEN0 トーン種別

（２）トーン出力タイプ

TGEN0 からのトーン出力タイプを図 17-21に示します。トーン出力タイプとして連続出力、あるいはシングル出

力をコントロールレジスタにマッピングされた TGEN0_TYPE への設定により選択出来ます。また、シングル出力

時には、内部データメモリ（TGEN0_REPEAT）により繰り返し回数の設定が出来ます。

図 17-21 TGEN0 トーン出力タイプ

A: トーン周波数制御用内部データメモリ TGEN0 TONE A 周波数制御 (TGEN0_FREQ_A)

初期値 : 0190h (400Hz) TGEN0 TONE B 周波数制御(TGEN0_FREQ_B)

初期値 : 000Fh (15Hz) 初期値の場合は TONE A は 400Hz、TONE B は 15Hz のトーンが出力されます。周波数を変更する場合は下

記計算式により変更してください。計算式 : f×1 （f は設定したい周波数）上限 : 7KHz (データ : 1B58h) 下限 : 15Hz (データ : 000Fh)

基本パターン基本パターン基本パターン基本パターン基本パターン・・・・・・・・・・・・・・・・・・・・・・・

基本パターン

基本パターン基本パターン基本パターン・・・・・・・・・・・・・・・・・・・・・・・

連続出力

シングル出力（1回）

シングル出力（N回）

1回 2回 N回

1回

1回 2回 3回 4回 5回

※ シングル出力時の繰り返し数は、内部データメモリ（TGEN0_REPEAT）で設定可能です。

Fa

Fa+Fb

Fa×Fb

Fa Fb Fa Fb Fa Fb・・・

ONx （x=0、1、2）

シングルトーン

デュアルトーン

AM変調トーン

交番トーン

TGEN0_TONE[1:0]

00b

01b

10b

11b

トーン種別

(a) TGEN0_FREQ_A_TIM

(b) TGEN0_FREQ_B_TIM(a) (b)



17-115

B: トーン出力時間制御用内部データメモリ

TGEN0_TONE[1:0]を"11b"に設定して交番トーン出力時の各トーンの出力時間を設定します。 TGEN0 TONE A 出力時間制御 (TGEN0_FREQ_A_TIM)

初期値 : 07D0h (250ms) TGEN0 TONE B 出力時間制御 (TGEN0_FREQ_B_TIM)

初期値 : 07D0h (250ms) 変更する場合には下記計算式により変更してください。計算式 : T／0.125 （T は時間で単位は ms）上限 : 4095.875ms (データ : 7FFFh) 下限 : 0.125ms (データ : 0001h)

(注意) 設定時間の 0000h(0ms)は禁止ですので設定しないでください。

(注意) TGEN0_FREQ_A_TIM への設定時間は、必ず TGEN0_ON0_TIM、TGEN0_ON1_TIM、

TGEN0_ON2_TIM の各設定時間より短い時間に設定してください。

(注意) TGEN0_FREQ_B_TIM への設定時間は、必ず TGEN0_ON0_TIM、TGEN0_ON1_TIM、


C: ON/OFF 区間時間制御用内部データメモリ

TGEN0 ON0 区間時間制御 (TGEN0_ON0_TIM) 初期値 : 0FA0h(500ms)



変更する場合には下記計算式により変更してください。計算式 : T／0.125 （T は時間で単位は ms）上限 : 4095.875ms (データ : 7FFFh) 下限 : 0.125ms (データ : 0001h)


TGEN0 OFF0 区間時間制御 (TGEN0_OFF0_TIM) 初期値 : 0FA0h(500ms)



変更する場合には下記計算式により変更してください。計算式 : T／0.125 （T は時間で単位は ms）上限 : 4095.875ms (データ : 7FFFh) 下限 : 0.125ms (データ : 0001h)




17-116

D: TGEN0 リピート数制御用内部データメモリ（TGEN0_REPEAT）初期値 : 0001h(1 回) 本内部データメモリに設定した値に応じ、基本パターンの出力回数が決まります。上限 : 32767 回 (データ : 7FFFh) 下限 : 1 回 (データ : 0001h)

(注意) 本内部データメモリへの 0000h 設定は禁止ですので、設定しないでください。

E: TGEN0 フェード制御用内部データメモリ(TGEN0_FADE_CONT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 - - - - - - - -

初期値 0 0 0 0 0 0 0 0

Bit B7 B6 B5 B4 B3 B2 B1 B0

名称 - - - - - - TGEN0

_FC1

TGEN0

_FC0

初期値 0 0 0 0 0 0 0 0

B15-B2 : 予約ビット初期値変更禁止 B1 : TGEN0_FADE_CONT 制御 1

0 : OFF 1 : ON

本ビットを"1"に設定することで、TGEN0 で交番トーン出力時のフェード制御機能が有効となります。 B0 : TGEN0_FADE_CONT 制御 0

0 : OFF 1 : ON

本ビットを"1"に設定することで、TGEN0 停止時、及び ON 区間→OFF 区間、OFF 区間→ON 区間でのフェード制御機能が有効となります。

（注意）本制御機能を使用する際には、フェードアウト時間を正しく設定してください。

（注意）TGEN0_FC1=”1”に設定する場合は、必ず TGEN0_FC0=”1”に設定してください。

F: TGEN0 フェードインステップ値制御用内部データメモリ(TGEN0_FADE_IN_ST) 初期値 : 43CBh（+1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20/2)*16384 <例> ステップ値を +3dB にする。 10^(3/20/2)*16384 = 19472d = 4C10h

大ステップ値: +6.0dB （データ : 5A67h）小ステップ値: +0.1dB （データ : 405Fh）



17-117

G: TGEN0 フェードアウトステップ値制御用内部データメモリ(TGEN0_FADE_OUT_ST)

初期値 : 3C6Bh（-1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20/2)*16384 <例> ステップ値を –3dB にする。 10^(-3/20/2)*16384 = 13785d = 35D9h

大ステップ値 : -6.0dB （データ : 2D4Fh）小ステップ値 : -0.1dB （データ : 3FA2h）

H: TGEN0 フェードアウト時間制御用内部データメモリ(TGEN0_FADE_OUT_TIM) 初期値 : 002Bh （43 Sync）フェードアウト時間を変更する場合は下記計算式により変更してください。計算式 : (43dB/TGEN0_FADE_OUT_ST[dB]) 上限 : 01AEh （データ : 430Sync）下限 : 0008h （データ : 8Sync）

(注意) TGEN0_FADE_OUT_TIM への設定時間は、必ず TGEN0_FREQ_A_TIM、TGEN0_FREQ_B_TIM、

TGEN0_ON0_TIM、TGEN0_ON1_TIM、TGEN0_ON2_TIM の各設定時間より短い時間に設定してください。

I: トーンゲイン制御用内部データメモリ TGEN0 TONE A ゲイン制御(TGEN0_FREQ_A_GAIN) 初期値 : 0080h TGEN0 TONE B ゲイン制御(TGEN0_FREQ_B_GAIN) 初期値 : 0080h 初期値の出力レベルは－13.3dBm0 となります。出力レベルを変更する場合は下記計算式により変更してくだ

さい。計算式 : 0080h×GAIN <例> ゲイン量を 6dB（×0.5）ダウンさせる場合 0080h×0.5 = 0040h 上限 : +12dB (データ : 01FEh) 下限 : -12dB (データ : 0020h)

（注意）各トーンの乗算、加算した結果が大振幅 3.17dBm0 を超えないこと



17-118

J:トーントータルゲイン制御用内部データメモリ

TGEN0 RX 側トーントータルゲイン制御 (TGEN0_RXOUT_GAIN) 初期値 : 0080h

TGEN0 TX 側トーントータルゲイン制御 (TGEN0_TXOUT_GAIN) 初期値 : 0080h

TGEN0 PCM 側トーントータルゲイン制御 (TGEN0_PCMOUT_GAIN) 初期値 : 0080h

初期値は 0dB となります。出力レベルを変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> 出力レベルを 6dB ダウンさせる場合 0080h×0.5 = 0040h 上限 : +40dB (データ : 3200h) 下限 : -40dB (データ : 0001h) : MUTE (データ : 0000h)

（注意）大振幅 3.17dBm0 を超えないこと

K: TGEN0 実行中フラグ表示レジスタ (TGEN0_EXFLAG) 本生成器の動作中は TGEN0_EXFLAG が”1”になります。（初期値”0”: 停止中）

トーン信号TGEN0動作

実行中フラグ(TGEN0_EXFLAG)

トーン信号

停止制御

TGEN0動作


TGEN0_FADE_CONT OFF の場合

TGEN0_FADE_CONT ON の場合

停止制御

INTB

INTB



17-119

●トーン生成器 1 （TGEN1 ）トーン生成器 1（TGEN1）のブロック構成を図 17-22に示します。制御方法にについてはトーン生成器 0(TGEN0)と同様であり、トーン生成器 1（TGEN1）制御用の内部データメ

モリを下記に示します。

図 17-22 TGEN1 ブロック構成

A: トーン周波数制御用内部データメモリ TGEN1 TONE A 周波数制御 (TGEN1_FREQ_A)

初期値 : 0320h(400Hz) TGEN1 TONE B 周波数制御(TGEN1_FREQ_B)

初期値 : 001Eh(15Hz) 初期値の場合は TONE A は 400Hz、TONE B は 15Hz のトーンが出力されます。周波数を変更する場合は下

記計算式により変更してください。計算式 : f×2 （f は設定したい周波数）上限 : 3KHz (データ : 1770h) 下限 : 15Hz (データ : 001Eh)

B: トーン出力時間制御用内部データメモリ

TGEN1_TONE[1:0]を"11b"に設定して交番トーン出力時の各トーンの出力時間を設定します。 TGEN1 TONE A 出力時間制御 (TGEN1_FREQ_A_TIM)

初期値 : : 03E8h (250ms) TGEN1 TONE B 出力時間制御 (TGEN1_FREQ_B_TIM)

初期値 : : 03E8h (250ms) 変更する場合には下記計算式により変更してください。計算式 : T／0.25 （T は時間で単位は ms）上限 : 8191.75ms (データ : 7FFFh) 下限 : 0.25ms (データ : 0001h)


(注意) TGEN1_FREQ_A_TIM への設定時間は、必ず TGEN1_ON0_TIM、TGEN1_ON1_TIM、


(注意) TGEN1_FREQ_B_TIM への設定時間は、必ず TGEN1_ON0_TIM、TGEN1_ON1_TIM、


TGEN1_FREQ_ATGEN1_FREQ_A_TIM

TONE_A

TGEN1_FREQ_BTGEN1_FREQ_B_TIM

TONE_B

【TGEN1】

TGEN1_FREQ_A_GAIN

TGEN1_FREQ_B_GAIN

TGEN1_RXOUT_GAIN

PatternCONTROL

RepeatCONTROL

・パターン設定TGEN1_PTN[1:0]

・ON/OFF時間設定TGEN1_ON0_TIMTGEN1_OFF0_TIMTGEN1_ON1_TIMTGEN1_OFF1_TIMTGEN1_ON2_TIMTGEN1_OFF2_TIM

TGEN1_RXOUT

・タイプ設定TGEN1_TYPE

・繰り返し数設定TGEN1_REPEAT

・トーン種別設定TGEN1_TONE[1:0]

TONECONTROL

TGEN1_PCMOUT_GAIN

TGEN1_PCMOUT



17-120

C: ON/OFF 区間時間制御用内部データメモリ TGEN1 ON0 区間時間制御 (TGEN1_ON0_TIM)

初期値 : 07D0h(500ms) TGEN1 ON1 区間時間制御 (TGEN1_ON1_TIM)

初期値 : 07D0h(500ms) TGEN1 ON2 区間時間制御 (TGEN1_ON2_TIM)

初期値 : 07D0h(500ms) 変更する場合には下記計算式により変更してください。計算式 : T／0.25 （T は時間で単位は ms）上限 : 8191.75ms (データ : 7FFFh) 下限 : 0.25ms (データ : : 0001h)


TGEN1 OFF0 区間時間制御 (TGEN1_OFF0_TIM) 初期値 : 07D0h(500ms)



変更する場合には下記計算式により変更してください。計算式 : T／0.25 （T は時間で単位は ms）上限 : 8191.75 (データ : 7FFFh) 下限 : 0.25ms (データ : 0001h)


D: TGEN1 リピート数制御用内部データメモリ（TGEN1_REPEAT）初期値 : 0001h(1 回) 本内部データメモリに設定した値に応じ、基本パターンの出力回数が決まります。上限 : 32767 回 (データ : 7FFFh) 下限 : 1 回 (データ : 0001h)

(注意) 本内部データメモリへの 0000h 設定は禁止ですので、設定しないでください。



17-121

E: TGEN1 フェード制御用内部データメモリ(TGEN1_FADE_CONT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 - - - - - - - -

初期値 0 0 0 0 0 0 0 0


名称 - - - - - - TGEN1

_FC1

TGEN1

_FC0

初期値 0 0 0 0 0 0 0 0

B15-B2 : 予約ビット初期値変更禁止 B1 : TGEN1_FADE_CONT 制御 1

0 : OFF 1 : ON

本ビットを"1"に設定することで、TGEN1 で交番トーン出力時のフェード制御機能が有効となります。 B0 : TGEN1_FADE_CONT 制御 0

0 : OFF 1 : ON

本ビットを"1"に設定することで、TGEN1 停止時、及び ON 区間→OFF 区間、OFF 区間→ON 区間でのフェード制御機能が有効となります。

（注意）本制御機能を使用する際には、フェードアウト時間を正しく設定してください。

（注意）TGEN1_FC1=”1”に設定する場合は、必ず TGEN1_FC0=”1”に設定してください。

F: TGEN1 フェードインステップ値制御用内部データメモリ(TGEN1_FADE_IN_ST) 初期値 : 47CFh（+1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。 10^(3/20)*16384 = 23143d = 5A67h

大ステップ値: +6.0dB （データ : 7FB2h）小ステップ値: +0.1dB （データ : 40BEh）

G: TGEN1 フェードアウトステップ値制御用内部データメモリ(TGEN1_FADE_OUT_ST)

初期値 : 390Ah（-1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。 10^(-3/20)*16384 = 11599d = 2D4Fh

大ステップ値 : -6.0dB （データ : 2013h）小ステップ値 : -0.1dB （データ : 3F44h）



17-122

H: TGEN1 フェードアウト時間制御用内部データメモリ(TGEN1_FADE_OUT_TIM)

初期値 : 0016h （44 Sync）フェードアウト時間を変更する場合は下記計算式により変更してください。計算式 : (43dB/TGEN1_FADE_OUT_ST[dB])/2 上限 : 00D7h （データ : 430Sync）下限 : 0004h （データ : 8Sync）

(注意) TGEN1_FADE_OUT_TIM への設定時間は、必ず TGEN1_FREQ_A_TIM、TGEN1_FREQ_B_TIM、

TGEN1_ON0_TIM、TGEN1_ON1_TIM、TGEN1_ON2_TIM の各設定時間より短い時間に設定してください。

I: トーンゲイン制御用内部データメモリ TGEN1 TONE A ゲイン制御(TGEN1_FREQ_A_GAIN)

初期値 : 0080h

TGEN1 TONE B ゲイン制御(TGEN1_FREQ_B_GAIN) 初期値 : 0080h

初期値の出力レベルは－13.3dBm0 となります。出力レベルを変更する場合は下記計算式により変更してくだ

さい。

計算式 : 0080h×GAIN

<例> ゲイン量を 6dB（×0.5）ダウンさせる場合

0080h×0.5 = 0040h

上限 : +12dB (データ : 01FEh)

下限 : -12dB (データ : 0020h)

（注意）各トーンの乗算、加算した結果が大振幅 3.17dBm0 を超えないこと

J:トーントータルゲイン制御用内部データメモリ TGEN1 RX 側トーントータルゲイン制御 (TGEN1_RXOUT_GAIN)

初期値 : 0080h TGEN1 PCM 側トーントータルゲイン制御 (TGEN1_PCMOUT_GAIN)

初期値 : 0080h 初期値は 0dB となります。出力レベルを変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> 出力レベルを 6dB ダウンさせる場合 0080h×0.5 = 0040h 上限 : +40dB (データ : 3200h) 下限 : -40dB (データ : 0001h) : MUTE (データ : 0000h)

（注意）大振幅 3.17dBm0 を超えないこと



17-123

K: TGEN1 実行中フラグ表示レジスタ (TGEN1_EXFLAG)

本生成器の動作中は TGEN1_EXFLAG が”1”になります。（初期値”0”: 停止中）

トーン信号TGEN1動作


トーン信号

停止制御

TGEN1動作


TGEN1_FADE_CONT OFF の場合

TGEN1_FADE_CONT ON の場合

停止制御

INTB

INTB



17-124

●有音検出器（VADDET）有音検出器 VADDET は、受信側に搭載された音声信号検出器です。 VADDET は入力信号レベルの検出部、ON ガードタイマ、OFF ガードタイマで構成され、入力された音声信号

の検出を行います。 VADDET はコントロールレジスタ VADDET_EN が”1”の時、有効となります。音声検出時にはコントロールレジ

スタ VADDET_DET が”1”に設定され、音声非検出、あるいは VADDET_EN が”0”の時は、VADDET_DETは”0”になります。また、ON ガードタイマ、OFF ガードタイマによる検出時間の調整、音声信号検出レベルの調整が可能です。両

ガードタイマの初期値は 50mS です。音声検出レベルの初期値は、約-40dBm0 です。有音検出タイミングを図 17-23に示します。

VADDET_EN

入力信号

信号検出(内部)

OFFガードタイマONガードタイマ

INTB

音声信号音声信号

TONE_RXDET

図 17-23 有音検出タイミング A． : VADDET イネーブル制御レジスタ(VADDET_EN)

0 : 停止（初期値） 1 : 動作

B． : VADDET_DET 音声検出ステータスレジスタ（VADDET_DET）

0 : 非検出（初期値） 1 : 検出

C． VADDET 音声信号検出レベル制御用内部データメモリ(VADDET_TH)

初期値 : 0091h（約-40dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-40dBm0 10^((-40-3.17)/20)*2/PI*32768 ≒ 145d = 0091h

上限 : 3.17dBm0 (データ : 517Dh) : -40dBm0 (データ : 0091h) 下限 : -50dBm0 (データ : 002Eh)



17-125

D. VADDET 音声検出 ON ガードタイマ用内部データメモリ(VADDET_ON_TM)

初期値 : 0190h（50ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 100ms 100/0.0625＝1600d=0640h 上限 : 4095.875ms (データ : 7FFFh) : 50ms (データ : 0190h) 下限 : 0ms (データ : 0000h)

E. VADET 音声検出 OFF ガードタイマ用内部データメモリ(VADDET_OFF_TM)

初期値 : 0190h（50ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 100ms 100/0.0625＝1600d=0640h 上限 : 4095.875ms (データ : 7FFFh) : 50ms (データ : 0190h) 下限 : 0ms (データ : 0000h)



17-126

●タイマ（TIMER） 16bit のアップカウントタイマです。タイマはタイマ制御用レジスタ(TIM_EN)を”1”に設定すると、125μsec 毎に

タイマカウンタのカウントアップを開始します。タイマカウンタ値 (TIM_COUNT)とタイマデータ設定値

（TIM_DATA）が一致すると、タイマカウンタ値は”0000h”にリセットされ、再びカウントアップを開始します。 A.タイマ制御用レジスタ(TIM_EN)

本ビットに”1”を設定することでタイマのカウントアップを開始します。 “0”を設定するとカウントアップを停止し、タイマカウンタ値をクリアーします。

0 : カウント停止（初期値） 1 : カウント開始

B.タイマカウンタ値表示内部データメモリ (TIM_COUNT)

初期値 : 0000h C.タイマデータ設定用内部データメモリ(TIM_DATA)

初期値 : FFFFh 上限 : 8192ms (データ : FFFFh) 下限 : 0.250ms (データ : 0001h)



17-127

●エコーキャンセラ 0（Echo Canceller 0）エコーキャンセラ 0(EC0)のブロック図を図 17-24に示します。 EC0 は遅延時間が 16ms で EC0 制御レジスタ（EC0_EN）を”1”にすることにより動作します。エコーキャンセラ

の動作設定は、主に、内部データメモリ EC0_CR、EC0_GLPAD_CR により行います。また、Sin から入力される

信号の背景ノイズ量に応じ、生成したノイズを Sout に加算する Comfort Noise 生成機能を搭載しています。

図 17-24 エコーキャンセラ 0 のブロック図

A. EC0 制御レジスタ（EC0_EN）

0 : 停止・・・エコーキャンセラ０をスルーします（初期値） 1 : 動作

本ビットを”1”に設定することでエコーキャンセラ 0 は動作を開始します。（備考）動作開始時にエコーキャンセラ 0 の内部係数はクリアーされて起動します。（注意）エコーキャンセラ 0 を使用する場合は SpeechCODEC の使用は禁止です。

B. EC0 制御用内部データメモリ(EC0_CR) 初期値 : 0006h

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 THR ― HLD ― CLP SLC ATTB CNG

初期値 0 0 0 0 0 1 1 0

Echo Canceller

+

-

Adaptive FIR Filter (AFF)

LPAD

GPAD

ATTs

ATTr

CenterClip

Sin

Rout

Sout

Rin

Power Calc

Double Talk Det

+

+

Comfort Noise_GEN



17-128

B15-B8 : 予約ビット初期値変更禁止 B7 : スルーモード制御

0 : ノーマルモード(エコーキャンセル動作) （初期値） 1 : スルーモード

Rin,Sin のデータを Rout,Sout にそれぞれエコー係数を保持したままスルーで出力します。なおスルーモ

ード時は、HLD,CLP,ATTB,CNG の機能は無効になります。 B6 : 予約ビット初期値変更禁止 B5 : 係数更新制御

0 : 係数更新（初期値） 1 : 係数固定

エコーキャンセラの適応 FIR フィルタ(AFF)の係数更新の有無を選択します。この機能は THR がノーマル

モードの時、有効になります。 B4 : 予約ビット初期値変更禁止 B3 : センタークリップ制御

0 : CLP OFF（初期値） 1 : CLP ON

センタークリップへの入力が約-53dBm0 以下の場合、強制的に正の小値に固定するセンタークリップ

機能です。この機能は THR がノーマルモードの時に有効になります。 B2 : Sin レベルコントロール制御

0 : SLC OFF 1 : SLC ON（初期値）

エコーキャンセラの Sin 入力及び Sout 出力レベルを自動的に調整する機能です。エコーキャンセラのエ

コー除去レベルは、エコー・リターン・ロス（E.R.L）が増幅系となった場合に劣化します。本機能を ON に

すると E.R.L が増幅系となった場合でもある程度抑えることができます。なお、この機能は THR がノーマ

ルモードの時に有効になります。 B1 : アッテネータ制御

0 : ATT ON 1 : ATT OFF（初期値）

エコーキャンセラの送信側、受信側に用意された減衰器(ATTs,ATTr)によりハウリングを防止させる ATT機能の ON/OFF を選択します。Rin のみに入力があった場合は送信側の ATT(ATTs)が挿入されます。

Sin のみに入力があった場合および Sin,Rin 両方に入力があった場合は受信側の ATT(ATTr)が挿入さ

れます。ATT 値はそれぞれ約 6dB です。この機能は THR がノーマルモードの時、有効になります。 B0: Comfort Noise 生成機能制御

0 : CNG OFF(初期値) 1 : CNG ON

Sin から入力される信号の背景ノイズ量に応じ、生成したノイズを Sout に加算する Comfort Noise 生成機

能の ON/OFF を選択します。Comfort Noise は、ATTs が挿入されたときのみ加算されます。



17-129

C. EC0_GLPAD 制御用内部データメモリ(EC0_GLPAD_CR) 初期値 : 0000h エコーキャンセラ内の GLPAD 制御用のメモリです。

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― GPAD2 GPAD1 LPAD2 LPAD1

初期値 0 0 0 0 0 0 0 0

B15-B4 : 予約ビット初期値変更禁止 B3, 2 : 出力レベル制御

エコーキャンセラ出力のゲイン用 GPAD のレベル制御です。 (0,0) : 0dB (0,1) : + 6dB (1,0) : +12dB (1,1) : +18dB

B1, 0 : 入力レベル制御

エコーキャンセラ入力のロス用 LPAD のレベル制御です。 (0,0) : 0dB (0,1) : - 6dB (1,0) : -12dB (1,1) : -18dB

D. エコーキャンセラ 0 使用上の注意点 D-1:エコーパスにおいて、エコー信号が外部アンプ等で飽和、波形歪等を生じないようにしてください。飽和、

波形歪等が生じるとエコー減衰量が劣化します。 D-2:E.R.L（エコー・リターン・ロス）は減衰系になるように設定し、必ず 6dB 以上確保してください。E.R.L はエコ

ーキャンセラ出力（Rout）からエコーキャンセラ入力（Sin）までのエコー量の減衰（ロス）を言います。 D-3:エコー経路が変化するような場合（再通話時）は、EC0_EN もしくは DSP_RESET により、リセットを行ことを

推奨します。

D-4:エコーキャンセラ 0 を使用する場合は SpeechCODEC の使用は禁止です。



17-130


1 の動作設定は、主に、内部データメモリ EC1_CR、EC1_GLPAD_CR により行います。また、Sin から入力され

る信号の背景ノイズ量に応じ、生成したノイズを Sout に加算する Comfort Noise 生成機能を搭載しています。



0 : 停止・・・エコーキャンセラ1をスルーします（初期値） 1 : 動作

本ビットを”1”に設定することでエコーキャンセラ 1 は動作を開始します。（備考）動作開始時にエコーキャンセラ１の内部係数はクリアーされて起動します。（注意）エコーキャンセラ 1 とエコーキャンセラ 2 の同時使用は禁止です。エコーキャンセラ 1 を使用(EC1_EN=”1”)する場



Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0



初期値 0 0 0 0 0 1 0 1

Echo Canceller

+

-


LPAD

GPAD

ATTs

ATTr

CenterClip

Sin

Rout

Sout

Rin

Power Calc

Double Talk Det

+

+

Comfort Noise_GEN



17-131




ード時は、HLD, CLP, SLC, ATTB, CNG の機能は無効になります。 B6 : 予約ビット初期値変更禁止

B5 : 係数更新制御





センタークリップへの入力が-53dBm0 以下の場合、強制的に正の小値にはりつけるセンタークリップ機

能です。この機能は THR がノーマルモードの時に有効になります。 B2 : Sin レベルコントロール制御






0 : ATT ON（初期値） 1 : ATT OFF



れます。ATTs の減衰量は約 36dB、ATTr の減衰量は約 6dB です。この機能は THR がノーマルモード

の時、有効になります。 B0: Comfort Noise 生成機能制御

0 : CNG OFF 1 : CNG ON (初期値)





17-132

C. EC1 GLPAD 制御用内部データメモリ(EC1_GLPAD_CR) 初期値 : 0000h エコーキャンセラ 1 内の GLPAD 制御用のメモリです。

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0



初期値 0 0 0 0 0 0 0 0


エコーキャンセラ 1 出力のゲイン用 GPAD のレベル制御です。 (0,0) : 0dB (0,1) : + 6dB (1,0) : +12dB (1,1) : +18dB


エコーキャンセラ 1 入力のロス用 LPAD のレベル制御です。 (0,0) : 0dB (0,1) : - 6dB (1,0) : -12dB (1,1) : -18dB

D. エコーキャンセラ 1 使用時の注意点 D-1:E.R.L(エコー・リターン・ロス)は減衰系になるようにシステムレベルダイヤグラムを設計して下さい。その上

で、SLC 機能を使用することを推奨します。 E.R.L は、本製品の場合、エコーキャンセラ出力（Rout）のパワーからエコーキャンセラ入力（Sin）のパワーを減

じた値として定義しており、その間（エコー経路）でのエコー減衰量を表す値です。E.R.L.が正の値の場合を減

衰系、負の値の場合を増幅系と称するものとしています。 D-2:エコー自体が存在しない環境では、エコーキャンセラを Off として下さい。 D-3:エコー経路が変化するような場合(再通話時)は、EC1_EN もしくは DSP_RESET により、リセットを行うことを

推奨します。 D-4:エコーキャンセラ 1 とエコーキャンセラ 2 の同時使用は禁止です。エコーキャンセラ 1 を使用(EC1_EN=”

1”)する場合には、エコーキャンセラ 2 は必ず停止(EC2_EN=”0”)させて下さい。



17-133


の動作設定は、主に、内部データメモリ EC2_CR、EC2_GLPAD_CR により行います。また、Sin から入力される

信号の背景ノイズ量に応じ、生成したノイズを Sout に加算する Comfort Noise 生成機能を搭載しています。



0 : 停止・・・エコーキャンセラ2をスルーします（初期値） 1 : 動作

本ビットを”1”に設定することでエコーキャンセラ 2 は動作を開始します。（備考）動作開始時にエコーキャンセラ 2 の内部係数はクリアーされて起動します。（注意）エコーキャンセラ 1 とエコーキャンセラ 2 の同時使用は禁止です。エコーキャンセラ 2 を使用(EC2_EN=”1”)する場



Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0



初期値 0 0 0 0 0 1 1 0

Echo Canceller

+

-


LPAD

GPAD

ATTs

ATTr

CenterClip

Sin

Rout

Sout

Rin

Power Calc

Double Talk Det

+

+

Comfort Noise_GEN



17-134




ード時は、HLD,CLP,ATTB,CNG の機能は無効になります。 B6 : 予約ビット初期値変更禁止 B5 : 係数更新制御





センタークリップへの入力が約-53dBm0 以下の場合、強制的に正の小値に固定するセンタークリップ

機能です。この機能は THR がノーマルモードの時に有効になります。 B2 : Sin レベルコントロール制御






0 : ATT ON 1 : ATT OFF（初期値）



れます。ATT 値はそれぞれ約 6dB です。この機能は THR がノーマルモードの時、有効になります。 B0: Comfort Noise 生成機能制御

0 : CNG OFF(初期値) 1 : CNG ON





17-135

C. EC2_GLPAD 制御用内部データメモリ(EC2_GLPAD_CR) 初期値 : 0000h エコーキャンセラ内の GLPAD 制御用のメモリです。

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0



初期値 0 0 0 0 0 0 0 0


エコーキャンセラ出力のゲイン用 GPAD のレベル制御です。 (0,0) : 0dB (0,1) : + 6dB (1,0) : +12dB (1,1) : +18dB


エコーキャンセラ入力のロス用 LPAD のレベル制御です。 (0,0) : 0dB (0,1) : - 6dB (1,0) : -12dB (1,1) : -18dB

D. エコーキャンセラ 2 使用上の注意点 D-1:エコーパスにおいて、エコー信号が外部アンプ等で飽和、波形歪等を生じないようにしてください。飽和、

波形歪等が生じるとエコー減衰量が劣化します。 D-2:E.R.L（エコー・リターン・ロス）は減衰系になるように設定し、必ず 6dB 以上確保してください。E.R.L はエコ

ーキャンセラ出力（Rout）からエコーキャンセラ入力（Sin）までのエコー量の減衰（ロス）を言います。 D-3:エコー経路が変化するような場合（再通話時）は、EC2_EN もしくは DSP_RESET により、リセットを行ことを

推奨します。

D-4: エコーキャンセラ 1 とエコーキャンセラ 2 の同時使用は禁止です。エコーキャンセラ 2 を使用(EC2_EN=”

1”)する場合には、エコーキャンセラ 1 は必ず停止(EC1_EN=”0”)させて下さい。



17-136

●Auto Level Controler (ALC) A. ALC 制御用内部データメモリ(ALC_CR)

0000h : スルーモード（初期値） 0001h : ノーマルモード(ALC 動作)

ALC は、出力ターゲットレベルを-10dBm0 とし、受話信号を増幅・減衰し、受話音量レベルのバラツキを一定

化する機能です。ALC 入力信号に対する大増幅は+10dB です。スルーモード時には、ALC 入力信号がそ

のまま ALC の出力信号として送出されます。その時、ALC 内部状態は、初期化されます。



17-137

●デコード出力開始オフセット時間制御

A. デコード出力開始オフセット時間制御用内部データメモリ (DEC_ONTIM) 初期値 : 0000h（0ms）デコード出力開始オフセット時間（tDECON）を変更する場合は、下記計算式により設定してください。計算式 : デコード出力開始オフセット時間 ms／0.125ms <例> 5ms 5/0.125＝0040d=0028h 上限 : 32ms (データ : 0100h) 下限 : 0ms (データ : 0000h)

（注意）デコード出力開始オフセット時間の設定に関わらず、G.711/G,722(PLC 有効設定時)では、デコード出力制御

レジスタ(DEC_OUTON)を”1”に設定後、デコード出力開始オフセット時間の設定値＋約 3.75mS の無音データを

出力してから、デコード出力を開始します。G.711/G.722(PLC 無効設定時)では、デコード出力制御レジスタ

(DEC_OUTON)を”1”に設定後、デコード出力開始オフセット時間の設定値の無音データを出力してから、デコー

ド出力を開始します。G.729A の場合には、デコード出力制御レジスタ(DEC_OUTON)を”1”に設定後、デコード

出力開始オフセット時間の設定値＋約 15mS の無音データを出力してから、デコード出力を開始します。



17-138

●割り込みマスク制御

A :立上り割り込みマスク制御 A-1: CR40 立上り割り込みマスク制御(CR40_INTP_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ―

TXERR

_CHb

_PMSK

TXERR

_CHa

_PMSK

初期値 0 0 0 1 1 0 0 0

B15-B2 :予約ビット B1 :TXERR_CHb 立上り割り込みマスク設定（TXERR_CHb_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） B0 :TXERR_CHa 立上り割り込みマスク設定（TXERR_CHa_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク）

A-2: CR41 立上り割り込みマスク制御(CR41_INTP_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ―

RXBW_

ERR

_PMSK

RXERR

_CHb

_PMSK

RXERR

_CHa

_PMSK

初期値 0 0 0 1 1 0 0 0

B15-B3 :予約ビット B2 :RXBW_ERR 立上り割り込みマスク設定（RXBW_ERR_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） B1 :RXERR_CHb 立上り割り込みマスク設定（RXERR_CHb_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク）



17-139

B0 :RXERR_CHa 立上り割り込みマスク設定（RXERR_CHa_PMSK） 0 : マスク設定 OFF

1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） A-3: CR42 立上り割り込みマスク制御(CR42_INTP_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称

TGEN0_

EXFLAG_

PMSK

TGEN1_

EXFLAG_

PMSK

VADDET_

DET_

PMSK

― ― ― ― ―

初期値 0 0 0 0 0 0 0 0

B15-B8 :予約ビット B7 :TGEN0_EXFLAG 立上り割り込みマスク設定（TGEN0_EXFLAG_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） B6 :TGEN1_EXFLAG 立上り割り込みマスク設定（TGEN1_EXFLAG_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） B5 :VADDET_DET 立上り割り込みマスク設定（VADDET_DET_PMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） B4-B0 :予約ビット

B :立下り割り込みマスク制御 B-1: CR40 立下り割り込みマスク制御(CR40_INTN_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ―

TXERR

_CHb

_NMSK

TXERR

_CHa

_NMSK

初期値 0 0 0 1 1 0 0 0

B15-B2 :予約ビット



17-140

B1 :TXERR_CHb 立下り割り込みマスク設定（TXERR_CHb_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） B0 :TXERR_CHa 立下り割り込みマスク設定（TXERR_CHa_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク）

B-2: CR41 立下り割り込みマスク制御(CR41_INTN_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ―

RXBW_

ERR

_NMSK

RXERR

_CHb

_NMSK

RXERR

_CHa

_NMSK

初期値 0 0 0 1 1 0 0 0

B15-B3 :予約ビット B2 :RXBW_ERR 立下り割り込みマスク設定（RXBW_ERR_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） B1 :RXERR_CHb 立下り割り込みマスク設定（RXERR_CHb_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） B0 :RXERR_CHa 立下り割り込みマスク設定（RXERR_CHa_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク）



17-141

B –3: CR42 立下り割り込みマスク制御(CR42_INTN_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称

TGEN0_

EXFLAG

_NMSK

TGEN1_

EXFLAG

_NMSK

VADDET_

DET_

NMSK

― ― ― ― ―

初期値 0 0 0 0 0 0 0 0

B15-B8 :予約ビット B7 :TGEN0_EXFLAG 立下り割り込みマスク設定（TGEN0_EXFLAG_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） B6 :TGEN1_EXFLAG 立下り割り込みマスク設定（TGEN1_EXFLAG_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） B5 :VADDET_DET 立下り割り込みマスク設定（VADDET_DET_NMSK） 0 : マスク設定 OFF 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） B4-B0 :予約ビット



17-142

17.5 ご使用上の注意

1. 通話パススイッチの設定により、2 つの信号を加算する場合、加算後の信号レベルが大振幅 3.17dBm0 を超え

ないように、加算前のパスに挿入されているゲインコントローラでレベル調整をしてください。

2. LNON0、LNON1 からの受信アナログ出力信号の帯域外ノイズが気になる場合には、外付けにフィルタを挿入す

ることを推奨致します。フィルタ構成例につきましては、17.1.2 端子一覧の項をご参照ください。

3. CPU 側への受信データ書き込み要求（fr1b)は、初(1 フレーム目)の受信データの書き込み完了、かつ

DEC_OUTON=”1”を設定後、デコード出力開始オフセット時間（tDECON）が経過するまで、2 フレーム目以降の

受信データ書き込み要求（fr1b）は発生しません。受信データの有無に関わらず、受信データの書き込み要求

（fr1b）を定期的に発生させる場合には、初(1 フレーム目)の受信データとして、以下のようなダミーデータ

（G.711、G.722：無音相当、G.729.A：エラーフレーム）の書き込みを行って下さい。

― G.722 選択時のダミーデータ例 (10ms モードの場合) ― unsigned short g722_dumy_data[40] = { /*This dumy data is for little endian system */ 0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA, 0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA, 0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xFAFA,0xF7F7,0xF7F7, 0xF7F7,0xF8F7,0xFAF7,0xF8F7,0xFAF8,0xF7FA,0xF8F7,0xFAF7, 0xF7F8,0xF8FA,0xFAF7,0xF8F7,0xFAF8,0xF0DB,0xF8F8,0xF8F8 };

― G.711 u-law 選択時のダミーデータ例 (10ms モードの場合) ― unsigned short g711u_dumy_data[40] = { 0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF, 0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF, 0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF, 0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF, 0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF,0xFFFF };

― G.711 A-law 選択時のダミーデータ例 (10ms モードの場合) ― unsigned short g711A_dumy_data[40] = { 0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5, 0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5, 0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5, 0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5, 0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5,0xD5D5 };

― G.729.A 選択時のダミーデータ例 (10ms モードの場合) ― unsigned short g729A_dumy_data[6] = { /*This dumy data is for little endian system */ 0x0080,0x0000,0x0000,0x0000,0x0000,0x0000 };



17-143

4. Speech CODEC 符号化形式として G.722 を選択した場合には以下の内容にご注意下さい。

ITU-T 勧告 G.722 に記載されている通り、本 LSI のエンコーダでは低域信号の符号語として禁止されている 4つの符号語“000000、000001、000010、000011”（以下、0000XX と記す）は出力しませんが、デコーダはそれら

の 4 つの符号語“0000XX”が入力された場合でも構わずデコードします。この禁止された符号語をデコードした

場合には、ピーという異音が発生する可能性がありますので、CPU ソフトウェアにて以下の処理を実施頂くことを

推奨致します。（1） Speech CODEC 符号化形式として G.722 を選択する場合には、PLC 機能イネーブル制御レジスタ（PLCEN）

を"1"（PLC 機能有効）に設定することを推奨致します。（2）伝送路誤り等により低域信号の符号語が禁止された 4 つの符号語になっている場合には、禁止符号語を含

んだ受信フレームデータを廃棄し、受信バッファへの書き込みを行わないで下さい。上記(1)で PLC 機能を有効

に設定することで、受信データの書き込みが行われない場合には、パケット損失に対する補償処理（PLC）が働き

ます。

第 18 章 DES/3DES


第 18 章 DES/3DES

18-1

18 DES/3DES

18.1 概要

データの暗号または復号化演算処理をハードウェアでおこなうためのものです。暗号アルゴリズムは対称暗号

方式のなかで広く用いられている DES(Data Encryption Standard)と Triple DES を採用しています。概要を以下に示します。

●FIPS PUB 46 に準拠(DES) ●ANSI X9.52-1998 に準拠(Triple DES) ●DES 鍵長 56 ビット/パリティ込み 64 ビット ●Triple DES 鍵長 112 ビット/パリティ込み 128 ビット (EDE) 鍵長 168 ビット/パリティ込み 192 ビット ●処理モード ECB (Electronic Code Book) CBC (Cipher Block Chaining) ※CFB (Cipher FeedBack), OFB (Output FeedBack)モードはサポートしていません

18.1.1 構成

図 18-1に DES/3DES の構成図を示します。

制御レジスタ

DES, Triple DES処理ブロック

APB インタフェース

DESCTRL

DESMODE

DESDAT0

DESDAT1

DESKEY0

DESKEY1

DESKEY2

DESKEY3

DESKEY4

DESKEY5

DESIV0

DESIV1

図 18-1 DES/3DES 構成図


第 18 章 DES/3DES

18-2



0xB740_0000 DES 演算制御レジスタ DESCTRL 32 R/W 0x0000_0000

0xB740_0004 DES 演算モードレジスタ DESMODE 32 R/W 0x0000_0000

0xB740_0008 DES 演算データレジスタ 0 DESDAT0 32 R/W 0x0000_0000

0xB740_000C DES 演算データレジスタ 1 DESDAT1 32 R/W 0x0000_0000

0xB740_0010 DES 鍵保持レジスタ 0 DESKEY0 32 R/W 0x0000_0000



0xB740_001C DES 鍵保持レジスタ 3 DESKEY3 32 R/W 0x0000_0000



0xB740_0028 DES 初期化ベクタレジスタ 0 DESIV0 32 R/W 0x0000_0000

0xB740_002C DES 初期化ベクタレジスタ 1 DESIV1 32 R/W 0x0000_0000


第 18 章 DES/3DES

18-3



ベースアドレス+オフセットアドレスで計算されます。・DES/3DES のベースアドレス値：DES Base = 0xB740_0000

18.2.1 DES 演算制御レジスタ（DESCTRL）

DESCTRL レジスタは、DES、Triple DES 演算の開始制御と終了表示を行うレジスタです。 DESCTRL レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESCTRL – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* －* －* －* －* －* BUSY －* －* －* RR －* －* －* START

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：DES Base + 0x00 アクセス：R/W アクセスサイズ：32 ビット【注意】

“－*”は予約ビットです。常に“0”を書き込んで下さい。

“1”の書き込みを行った場合は、動作は保証されません。 [ビットの説明]

START （ビット 0）暗号／復号化処理の開始指定ビットです。本ビットに”1”を書き込みことで暗号／復号化処理を

開始します。なお、BUSY、RR ビットのいずれか一方でも”1”であるときに、本ビットに”1”を書き込んだ場合は無効となります。

START 説明

0 無効

1 暗号／復号化処理を開始

RR （ビット 4）暗号／復号化データの読み出し要求ビットです。本ビットに”0”を書き込みことで読み出し要求

のクリアが出来ます。なお、本ビットに”1”を書き込んだ場合は無効です。

RR 説明

0 読み出し要求無し

1 読み出し要求有り


第 18 章 DES/3DES

18-4

BUSY （ビット 8）

暗号／復号化処理中の表示ビットです。

BUSY 説明

0 空き状態

1 暗号／復号化処理中（ビジー状態）


第 18 章 DES/3DES

18-5

18.2.2 DES 演算モードレジスタ（DESMODE）

DESMODE レジスタは、DES、TripleDES の演算モードを設定するレジスタです。 DESMODE レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESMODE – * – * – * – * – * – * – * – * – * – * – * – * – * – * – * – *

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

－* －* BS_

MODE1

BS_

MODE0

－* －* TYPE1 TYPE0 －* －* －* MODE －* －* －* OP

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0



“1”の書き込みを行った場合は、動作は保証されません。 [ビットの説明]

OP （ビット 0）暗号／復号化処理の指定ビットです。

OP 説明

0 暗号化処理

1 復号化処理

MODE （ビット 4）暗号／復号化の動作モード指定ビットです。

MODE 説明

0 ECB モードでの暗号／復号化処理

1 CBC モードでの暗号／復号化処理

TYPE[1:0] （ビット 9,8）

DES/3DES の動作モード指定ビットです。

TYPE[1:0] 説明

00 鍵長 56 ビットでの DES 暗号／復号化処理

01 鍵長 56 ビットでの DES 暗号／復号化処理

10 鍵長 112 ビットでの 3DES 暗号／復号化処理

11 鍵長 168 ビットでの 3DES 暗号／復号化処理

【注意】

DESCTRL レジスタの BUSY ビットが 1 である時に、本レジスタの書き込み動作はおこなわないでください。

書き込みをおこなった場合、現在処理中の DES または Triple DES の暗号、復号化結果は保証されません。


第 18 章 DES/3DES

18-6

BS_MODE[1:0] （ビット 13,12）

APB Bus とモジュール内の Data 及び Key レジスタの接続関係を指定するビットです。以下に APB Bus と Data 及び Key レジスタの bit 位置関係を示します。

Bus

Register

BS_MODE = 1*

(32bit SWAP)

BS_MODE = 01

(16bit SWAP)

BS_MODE = 00

(8bit SWAP

[31:24] [31:24] [15:8] [7:0]

[23:16] [23:16] [7:0] [15:8]

[15:8] [15:8] [31:24] [23:16]

[7:0] [7:0] [23:16] [31:24]

【注意】

DESCTRL レジスタ及び DESMODE レジスタと APB Bus の接続は BS_MODE の影響を受けません。

（常に直結されています）


第 18 章 DES/3DES

18-7

18.2.3 DES 演算データレジスタ 0（DESDATA0）

DESDATA0 レジスタは、平文（暗号文）の上位 32 ビットを保持するレジスタです。 DESDATA0 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESDATA0 DESDATA0[31:16]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESDATA0[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0



“1”の書き込みを行った場合は、動作は保証されません。

【注意】



18.2.4 DES 演算データレジスタ 1（DESDATA1）

DESDATA1 レジスタは、平文（暗号文）の下位 32 ビットを保持するレジスタです。 DESDATA1 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESDATA1 DESDATA1[31:16]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESDATA1[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

アドレス：DES Base + 0x0C アクセス：R/W アクセスサイズ：32 ビット【注意】



【注意】




第 18 章 DES/3DES

18-8

18.2.5 DES 鍵保持レジスタ 0（DESKEY0）

DESKEY0 レジスタは、DES、TripleDES（鍵長 112 ビット）、TripleDES（鍵長 168 ビット）の上位 32 ビットを保持

するレジスタです。DESKEY0 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESKEY0 DESKEY0[31:16]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESKEY0[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




DESKEY1 レジスタは、DES、TripleDES（鍵長 112 ビット）、TripleDES（鍵長 168 ビット）の下位 32 ビットを保持

するレジスタです。DESKEY1 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16


リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESKEY1[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




第 18 章 DES/3DES

18-9


DESKEY2 レジスタは TripleDES（鍵長 112 ビット）、TripleDES（鍵長 168 ビット）の上位 32 ビットを保持するレ

ジスタです。DESKEY2 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16


リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESKEY2[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




DESKEY3 レジスタは、TripleDES（鍵長 112 ビット）、TripleDES（鍵長 168 ビット）の下位 32 ビットを保持するレ

ジスタです。DESKEY3 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16


リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESKEY3[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




第 18 章 DES/3DES

18-10


DESKEY4 レジスタは、TripleDES（鍵長 168 ビット）の上位 32 ビットを保持するレジスタです。 DESKEY4 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16


リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESKEY4[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




DESKEY5 レジスタは、TripleDES（鍵長 168 ビット）の下位 32 ビットを保持するレジスタです。 DESKEY5 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16


リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DESKEY5[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




第 18 章 DES/3DES

18-11

18.2.11 DES 初期化ベクタレジスタ 0（DESIV0）

DESIV0 レジスタは、CBC モードの初期化ベクタの上位 32 ビットを保持するレジスタです。 DESIV0 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESIV0 DESIV0[31:16]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DEIV0[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】



18.2.12 DES 初期化ベクタレジスタ 1（DESIV1）

DESIV1 レジスタは、CBC モードの初期化ベクタの下位 32 ビットを保持するレジスタです。 DESIV1 レジスタはプログラムによりリード/ライトできます。リセット時の値は 0x0000_0000 になります。 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DESIV1 DESIV1[31:16]

リセット時 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

DEIV1[15:0]

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0




【注意】




第 18 章 DES/3DES

18-12

18.3 動作説明

18.3.1 DES 演算処理動作

DES 演算処理の手順を以下に示します。この DES 演算処理は暗号、復号化ともに共通の手順です。

ソフトウェア側処理 DES モジュール側処理

(1) ・DESMODE レジスタに設定値を書き

込み

・CBC モードでの DES 演算処理の場

合、DESIV0/1 レジスタに初期化ベクタ

を書き込み

(2) ・DESKEY0/1 レジスタに鍵を書き込み

(3) ・DESDAT0/1 レジスタに暗号または復

号化データを書き込み

(4) ・DESCTRL レジスタの START ビット

に’1’を書き込み

(5) ・(4)によって DES 演算処理を開始

・DESCTRL レジスタの BUSY ビットを

セット

(6) ・DESCTRL レジスタを読み出し

※BUSY ビットが’0’となるまで(5)を繰り

返す

(7) ・DES 演算処理終了により演算データ

( 復号化または暗号データ ) を

DESDAT0/1 レジスタに書き込み


リセットするとともに RR ビットをセット

(8) ・ (7)によって DESCTRL レジスタの

BUSY ビットの読み出し値が’0’となる

(9) ・DESCTRL レジスタの RR ビットに’0’

を書き込み

(10) ・(9)によって次の暗号、復号化処理の

受付が可能になる

(11) ・DESDAT0/1 レジスタを読み出し、

※以降、必要に応じて(5)～(11)を繰り返し実行


第 18 章 DES/3DES

18-13

18.3.2 3DES 演算処理動作

Triple DES 演算処理の手順を以下に示します。この Triple DES 演算処理は暗号、復号化ともに共通の手順です。

ソフトウェア側処理 Triple DES モジュール側処理

(1) ・DESMODE レジスタに設定値を書き

込み

・CBC モードでの Triple DES 演算処理

の場合、DESIV0/1 レジスタに初期化ベ

クタを書き込み

(2) ・鍵長 112 ビットの場合、DESKEY

0/1/2/3 レジスタに鍵を書き込み

・鍵長 168 ビットの場合、DESKEY

0/1/2/3/4/5 レジスタに鍵を書き込み

(3) ・DESDAT0/1 レジスタに暗号または復

号化データを書き込み

(4) ・DESCTRL レジスタの START ビット

に’1’を書き込み

(5) ・(4)によって Triple DES 演算処理を開

始


セット

(6) ・DESCTRL レジスタを読み出し

※BUSY ビットが’0’となるまで(5)を繰り

返す

(7) ・Triple DES 演算処理終了により演算

データ (復号化または暗号データ )を

DESDAT0/1 レジスタに書き込み


リセットするとともに RR ビットをセット

(8) ・ (7)によって DESCTRL レジスタの

BUSY ビットの読み出し値が’0’となる

(9) ・DESCTRL レジスタの RR ビットに’0’

を書き込み

(10) ・(9)によって次の暗号、復号化処理の

受付が可能になる

(11) ・DESDAT0/1 レジスタを読み出し、

※以降、必要に応じて(5)～(11)を繰り返し実行

第 19 章 AES


第 19 章 AES

19-1

19 AES

19.1 概要

ML7304 に内蔵される暗号アルゴリズムとして AES を使用する暗号モジュールです．他モジュールとの接続

は APB バスを介してのみ実現され，それ以外の IF は持っていません．機能的には自立型の暗号処理アクセレータとして動作します．使用法は，データ及び暗号鍵（または復号鍵）を入力後，スタートビットをイネーブルにすることにより暗号処

理動作（または復号動作）を開始し，終了はフラグにより通知します．このモジュールは割り込み等の制御信号

を使用しません．サポートする暗号動作モードは以下の３通りです． (1) 暗号鍵，復号鍵変換動作 (2) ECB での暗号化 (3) ECB での復号化暗号鍵は 128,192,256bit の 3 種類に対応します．また，入力データ構造によるバスデータの bit 位置／レジスタの bit 位置の関係（3 種類）への制御に対応して

います。

19.1.1 構成

図 19-1に AES の構成図を示します。

図 19-1 AES Module ブロック構成図

APB bus IF

Key & DataRegisters

Control&FlagRegisters

Control Logic

AES Core

APB bus


第 19 章 AES

19-2

内部レジスタ bit，バス bit 対応

モジュール内のデータ及び鍵レジスタデータ bit 位置とバスの bit 位置の関係を示します．（この対応はリト

ルインディアンマシンでの動作を考慮して設けられています．フラグ及び制御レジスタとバスの関係は直結の

みで Bus モードによる変更はありません）

Bus

Register

BS_mode = 1*

(32bit SIO)

BS_mode = 01

(16bit SIO)

BS_mode = 00

(8bit SIO)

[31:24] [31:24] [15:8] [7:0]

[23:16] [23:16] [7:0] [15:8]

[15:8] [15:8] [31:24] [23:16]

[7:0] [7:0] [23:16] [31:24]

この変換により BS_mode= “00”の時 bus データ＝0x4021a906 はデータレジスタに格納されるときは 0x06a92140 となります．データレジスタ＝0x512e03d5 がバス上では 0xd5032e51 となります。


第 19 章 AES

19-3

19.2 機能詳細

ML7304 AES Module は暗号鍵→復号鍵変換，ECB 動作モードでの暗号化，復号化を実現しています．使用する暗号アルゴリズムは AES であり，その暗号鍵（復号鍵）サイズは動作モードと独立に 128, 192, 256bitに対応しています．暗号化／復号化のデータサイズは 128bit 固定長です．処理は必要な情報（鍵サイズ，動作モード等）およびデータを定められたレジスタに設定後，Flag レジスタのス

タートビットを立てることで指定された動作を開始します．指定された動作はモジュール内のシーケンサによって自動的に行われ，動作終了後は Flag レジスタに完了ビ

ットを立てます． MPU は APB バスを介して Flag レジスタを監視し，完了 bit が立っていることを確認の上，定

められたレジスタから結果を得ます．以下に本モジュールの設定可能な項目を記載します．

19.2.1 対応暗号鍵サイズ

本モジュールで対応可能な暗号鍵サイズは 128, 192, 256bit の 3 種類です．指定は Control レジスタの対応

する bit を変更することで行います．

19.2.2 対応動作モード

本モジュールで対応する暗号動作モードは以下の３通りです．ここに示す(1)は暗号動作モードの補助モード

にあたります．（組み合わせて実際の暗号モードを実現します．） (1) Decrypt 鍵変換モード（Encrypt 鍵から Decrypt 鍵を作成します．） (2) ECB_encypher モード（ECB モードで暗号化処理を実行します．） (3) ECB_decypher モード（ECB モードで復号化処理を実行します．）

19.2.3 動作サイクル

動作に必要なクロック数は暗号化／復号化処理によって差はなく，鍵サイズによって異なります．以下に必要

サイクル数を示します．

鍵サイズ鍵変換処理暗号化/復号化処理

128bit 42 46

194bit 50 52

256bit 54 60

注意：このテーブル値は，AES 処理が開始され，終了するまでに必要な Clock 数です．実際の使用に際して

は，この値に加えて 1hclk(最低)～ARM ポーリング部分の Cycle 数＋データの入力 Cycle 数＋データの出力

Cycle 数が必要となります．


第 19 章 AES

19-4

19.3 レジスタ詳細

本モジュールで使用するレジスタ群とその機能を示します。本レジスタ説明は、アドレスの記載方法にオフセット値表記を用いています。絶対アドレスは、各モジュールの

ベースアドレス+オフセットアドレスで計算されます。・AES のベースアドレス値：AES_Base = 0xB700_0000

19.3.1 レジスタマップ

本サブシステムに使用するレジスタマップを示します．

Address 名称 R/W memo

AES_BASE＋1111-- Key_Reg7[31:0] R/W keysize= 256

AES_BASE＋1110-- Key_Reg6[31:0] R/W keysize= 256

AES_BASE＋1101-- Key_Rey5[31:0] R/W keysize= 192,256

AES_BASE＋1100-- Key_Reg4[31:0] R/W keysize= 192,256

AES_BASE＋1011-- Key_Reg3[31:0] R/W keysize=128,192,256




AES_BASE＋0111-- Dat_Reg3[31:0] R/W




AES_BASE＋00*1-- Control_Reg R/W

AES_BASE＋00*0-- Flag_Reg R/W

注：address は bit 表示，“*”は”1”or”0”を意味する．


第 19 章 AES

19-5

19.3.2 Flag 及び Control レジスタ bit 詳細

Flag 及び Control レジスタについて動作モードと bit 位置の対応について示します．

19.3.2.1 Flag_Reg

機能：動作の開始指示，Reset 指示，完了通知 BIT_No 31:4 3 2 1 0

R/W ---- R R W W

Name Reserved FIN ENB STRT RST

RST：”1”を入力することで AES_Module が初期化されます．Read= “0” STRT：”1”を入力することで OP_mode で規定される動作が開始されます．Read= “0” ENB：暗号化／復号化処理の為のデータ変更が可能なことを示します．処理実行中は”0”となります． ”STRT”のセットは ENB=”１”を確認後行ってください． FIN：OP_mode で規定された動作が完了した時に”1”となります．

19.3.2.2 Control_Reg

機能：動作の規定，鍵サイズの規定 BIT_No 31:4 5-4 3:2 1:0

R/W ---- R/W R/W R/W

Name Reserved BS_mode OP_mode KSZ

KSZ：暗号鍵サイズを規定します． [00:128bit, 01:192bit, 10:256bit, 11:Reserved] OP_mode：動作モードを規定します．動作および関連するレジスタは以下の通りです．

OP_mode 動作モード Key IN/OUT Data IN Data OUT

00 ECB_encypher Key_Reg Dat_Reg Dat_Reg

01 ECB_decypher Key_Reg Dat_Reg Dat_Reg

10 鍵変換 Key_Reg ――― ―――

11 Reserved ――― ――― ―――

BS_mode：バス bit 位置と Data/Key-register bit 位置の関係を制御します．

Bus

Register

BS_mode = 1*

(32bit SWAP)

BS_mode = 01

(16bit SWAP)

BS_mode = 00

(8bit SWAP

[31:24] [31:24] [15:8] [7:0]

[23:16] [23:16] [7:0] [15:8]

[15:8] [15:8] [31:24] [23:16]

[7:0] [7:0] [23:16] [31:24]


第 19 章 AES

19-6

19.4 AES 関連データ及びレジスタ関連

AES 処理に使用されるデータの bit 位置とレジスタの bit 位置との関連を示します．AES の処理を明確にする

ために FIPS-197 の appendix A,B,C と同様の処理を行った時について記述します．

19.4.1 FIPS-197 の appendix A,B,C の内容（概要）

以下の処理についてデータが記載されています．

19.4.1.1 暗号鍵／復号鍵変換処理

鍵サイズ=128bit Encipher_key= 0x2b7e1516_28aed2a6_abf71588_09cf4f3c Decipher_key= 0xb6630ca6_e13f0cc8_c9ee2589_d014f9a8

鍵サイズ=192bit Encipher_key= 0x8e73b0f7_da0e6452_c810f32b_809079e5_62f8ead2_522c6b7b Decipher_key= 0x01002202_8ecc7204_448c773c_e98ba06f_bc3ce7b5_282d166a

鍵サイズ=256bit Encipher_key= 0x603deb10_15ca71be_2b73aef0_857d7781 _1f352c07_3b6108d7_2d9810a3_0914dff4 Decipher_key= 0x706c631e_046df344_e6188d0b_fe4890d1 _bd10190d_9adf6ace_e4d59b34_cafaaae3

19.4.1.2 暗号化処理（ECB モード処理）

鍵サイズ=128bit Plain_data = 0x00112233_44556677_8899aabb_ccddeeff Cipher_key = 0x00010203_04050607_08090a0b_0c0d0e0f Cipher_data= 0x69c4e0d8_6a7b0430_d8cdb780_70b4c55a

鍵サイズ=192bit Plain_data = 0x00112233_44556677_8899aabb_ccddeeff Cipher_key = 0x00010203_04050607_08090a0b_0c0d0e0f_10111213_14151617 Cipher_data= 0xdda97ca4_864cdfe0_6eaf70a0_ec0d7191

鍵サイズ=256bit Plain_data = 0x00112233_44556677_8899aabb_ccddeeff Cipher_key = 0x00010203_04050607_08090a0b_0c0d0e0f _10111213_14151617_18191a1b_1c1d1e1f Cipher_data= 0x8ea2b7ca_516745bf_eafc4990_4b496089


第 19 章 AES

19-7

19.4.1.3 復号化処理（ECB モード処理）

鍵サイズ=128bit Cipher_data= 0x69c4e0d8_6a7b0430_d8cdb780_70b4c55a Decipher_key= 0x4d2b30c5_f307a78b_e3944a17_13111d7f Plain_data = 0x00112233_44556677_8899aabb_ccddeeff

鍵サイズ=192bit Cipher_data= 0xdda97ca4_864cdfe0_6eaf70a0_ec0d7191 Decipher_key= 0xe3a41d5d_c418c271_1a78dc09_a4970a33_d8aeda32_a223800f Plain_data= 0x00112233_44556677_8899aabb_ccddeeff

鍵サイズ=256bit Cipher_data= 0x8ea2b7ca_516745bf_eafc4990_4b496089 Cipher_key = 0x6d68de36_371ac23c_bf0979e9_24fc79cc _cdf8cdea_7e572baa_a9f24fe0_4e5a6699 Plain_data = 0x00112233_44556677_8899aabb_ccddeeff


第 19 章 AES

19-8

19.4.2 レジスタ内容

本装置で FIPS-197 の appendix A,B,C 記載の処理を行う場合，以下のように暗号鍵及びデータを入力する必

要があります．

19.4.2.1 暗号鍵／復号鍵変換処理

鍵はサイズによって入力する場所が異なります．

鍵サイズ=128bit Encipher_key= 0x2b7e1516_28aed2a6_abf71588_09cf4f3c Decipher_key= 0xb6630ca6_e13f0cc8_c9ee2589_d014f9a8

レジスタ名処理開始時処理終了時

bit 位置 bit 位置

31 0 31 0

Key_reg0 2b7e1516 b6630ca6

Key_reg1 28aed2a6 e13f0cc8

Key_reg2 abf71588 c9ee2589

Key_reg3 09cf4f3c d014f9a8

鍵変換処理では同一レジスタに変換結果が上書きの形で書き込まれます．Key_reg4～7 は使用しません．

鍵サイズ=192bit Encipher_key= 0x8e73b0f7_da0e6452_c810f32b_809079e5_62f8ead2_522c6b7b Decipher_key= 0x01002202_8ecc7204_448c773c_e98ba06f_bc3ce7b5_282d166a



31 0 31 0

Key_reg0 8e73b0f7 01002202

Key_reg1 da0e6452 8ecc7204

Key_reg2 c810f32b 448c773c

Key_reg3 809079e5 e98ba06f

Key_reg4 62f8ead2 bc3ce7b5

Key_reg5 522c6b7b 282d166a

鍵変換処理では同一レジスタに変換結果が上書きの形で書き込まれます．Key_reg6～7 は使用しません．


第 19 章 AES

19-9

鍵サイズ=256bit

Encipher_key= 0x603deb10_15ca71be_2b73aef0_857d7781 _1f352c07_3b6108d7_2d9810a3_0914dff4 Decipher_key= 0x706c631e_046df344_e6188d0b_fe4890d1 _bd10190d_9adf6ace_e4d59b34_cafaaae3



31 0 31 0

Key_reg0 603deb10 706c631e

Key_reg1 15ca71be 046df344

Key_reg2 2b73aef0 e6188d0b

Key_reg3 857d7781 fe4890d1

Key_reg4 1f352c07 bd10190d

Key_reg5 3b6108d7 9adf6ace

Key_reg6 2d9810a3 e4d59b34

Key_reg7 0914dff4 cafaaae3

鍵変換処理では同一レジスタに変換結果が上書きの形で書き込まれます．


第 19 章 AES

19-10

19.4.2.2 暗号化処理（ECB モード処理）

暗号鍵の入力位置は”暗号鍵／復号鍵変換処理”と同じです．データ位置は暗号モードによって異なります

が、レジスタ番号の関係は同じです．128bit 鍵の例を示します．

鍵サイズ=128bit Plain_data = 0x00112233_44556677_8899aabb_ccddeeff Cipher_key = 0x00010203_04050607_08090a0b_0c0d0e0f Cipher_data= 0x69c4e0d8_6a7b0430_d8cdb780_70b4c55a



31 0 31 0

Dat_reg0 00112233 69c4e0d8

Dat_reg1 44556677 6a7b0430

Dat_reg2 8899aabb d8cdb780

Dat_reg3 ccddeeff 70b4c55a



31 0 31 0

Key_reg0 00010203 00010203

Key_reg1 04050607 04050607

Key_reg2 08090a0b 08090a0b

Key_reg3 0c0d0e0f 0c0d0e0f

同一レジスタに変換結果が上書きの形で書き込まれることもあります．


第 19 章 AES

19-11

19.4.2.3 復号化処理（ECB モード処理）

復号鍵の入力位置は”暗号鍵／復号鍵変換処理”と同じです．データ位置は暗号モードによって異なります

が、レジスタ番号の関係は同じです．128bit 鍵の例を示します．

鍵サイズ=128bit Cipher_data= 0x69c4e0d8_6a7b0430_d8cdb780_70b4c55a Decipher_key= 0x4d2b30c5_f307a78b_e3944a17_13111d7f Plain_data = 0x00112233_44556677_8899aabb_ccddeeff



31 0 31 0

Dat_reg0 69c4e0d8 00112233

Dat_reg1 6a7b0430 44556677

Dat_reg2 d8cdb780 8899aabb

Dat_reg3 70b4c55a ccddeeff



31 0 31 0

Key_reg0 4d2b30c5 4d2b30c5

Key_reg1 f307a78b f307a78b

Key_reg2 e3944a17 e3944a17

Key_reg3 13111d7f 13111d7f


第 19 章 AES

19-12

19.5 処理手順

本モジュールで動作可能な動作モードの設定法について解説します．

19.5.1 Decrypt 鍵変換（Encrypt 鍵から Decrypt 鍵を作成）

Step1: Key_Reg に Encrypt 鍵を入力 Step2: Control_Reg に動作モード＝鍵変換，鍵サイズを設定 Step3: Flag_Reg に Start_bit=”1”,Reset=”0”を書き込みこれにより演算が開始されます． Step4: Flag_Reg を Read し，FIN_bit=”1”ならば, Key_Reg に Decrypt 鍵が用意されています．

19.5.2 ECB_encypher 演算（ECB モードで暗号化処理を実行）

Step1: Key_Reg に Encrypt 鍵を入力 Step2: Control_Reg に動作モード＝ECB_encypher 演算，鍵サイズを設定 Step3: DatB_Reg に Plain_data を入力 Step4: Flag_Reg に Start_bit=”1”,Reset=”0”を書き込みこれにより演算が開始されます． Step5: Flag_Reg を Read し，FIN_bit=”1”ならば処理は完了しています． Step6: DatB_Reg から Crypt_data を読み出します．連続して実行するときは Step3 から Step6 を繰り返します．

19.5.3 ECB_decypher 演算（ECB モードで復号化処理を実行）

Step1: Key_Reg に Decrypt 鍵を入力(“Decrypt 鍵変換”の方法で作成することも可） Step2: Control_Reg に動作モード＝ECB_decrypt 演算，鍵サイズを設定 Step3: DatB_Reg に Crypt_data を入力 Step4: Flag_Reg に Start_bit=”1”,Reset=”0”を書き込みこれにより演算が開始されます． Step5: Flag_Reg を Read し，FIN_bit=”1”ならば処理は完了しています． Step6: DatB_Reg から Plain_data を読み出します．連続して実行するときは Step3 から Step6 を繰り返します．

第 20 章 JTAG


第 20 章 JTAG

20-1

20 JTAG

20.1 概要

本LSI は JTAG インタフェース経由でオンボードデバッグ機能を提供します。

20.1.1 端子一覧


TDI I テストデータ入力

TDO O テストデータ出力

nTRST I TAPコントローラリセット信号

TMS I テストモードセレクト

TCK I テストクロック


第 20 章 JTAG

20-2

20.2 オンボードデバッグ機能

20.2.1 必要条件

本ＬＳＩは、組み込み型デバッグ機能を内蔵しています。基板上に JTAG コネクタを実装することにより、オンボード

デバッグを行うことができます。オンボードデバッグを行うためには、以下のものを用意します。

・ ARM社製Multi ICEまたは、Real View ICE等の JTAGインタフェースツール（以下、JTAG-ICE）

・上記インタフェースツールをサポートするデバッガ（Real View Debuggerなど）

・ホストPC：上記デバッガをインストールしたPC

・ケーブル類


第 20 章 JTAG

20-3

20.2.2 接続

図20-1に、本LSI と JTAG インタフェースツールを接続するための回路例を示します。

その他詳細は、使用される JTAG-ICE のマニュアル等を参照ください。

ML7304

DBGACK

DBGREQ

nTRST

TDI

TDO

TMS

TCK

RTCK

nSRST

Vtref

Vsupply

1

2

3

5

7

9

11

13

15

17

19

4,6,8,10, 12,14,16,

18,20

20 pin JTAG Connector

nTRST

TDI

TDO

TMS

TCK

RESET_N

VDD VDDVDD VDD

VDD

GND

GND

10K

10K

10K

10K

SYSTEM_RESET_N

10K

VDDVDD

1K

図20-1 本LSIとJTAGインタフェースツールを接続するための回路例

注1）RTCK信号は通常GND固定でご使用ください。なお、万が一この設定で動作しない ICEがあった場合を考慮して上記の

通り切り替えられるようにしておくことをお勧めいたします。

注2）TDOはオープンドレインタイプの出力となりますので、JTAGインタフェースツールを接続する場合には外部でプルアップ

してください。

第 21 章電気的特性



21-1

21 電気的特性

21.1 絶対最大定格

項目記号条件定格単位

アナログ電源電圧 AVDD －*1 -0.3 ～ 4.6 V

ディジタル IO 電源電圧 VDDIO －*1 -0.3 ～ 4.6 V

アナログ入力電圧 VAIN アナログ端子 *1 -0.3 ～ AVDD + 0.3 V

VDIN1 ノーマルディジタル端子 *1 -0.3 ～ VDDIO + 0.3 V

VDDIO=3.0~3.6V -0.3 ～ 6.0 V

ディジタル入力電圧

VDIN2 5V トレラント

端子*1 VDDIO＜3.0V -0.3 ～ VDDIO+0.3 V

VDO1 ノーマルディジタル端子 *1 -0.3 ～ VDDIO + 0.3 V

VDDIO=3.0~3.6V -0.3 ～ 6.0 V

ディジタル出力電圧

VDO2 5V トレラント

端子*1 VDDIO＜3.0V -0.3 ～ VDDIO+0.3 V

入力電流 Ii ディジタル端子 *1 -10～10 mA

出力電流 Io ディジタル端子 *1 -16～16 mA

許容損失 PD Ta=60℃、208pinQFP パッケージ 1364 mW

保存温度 Tstg － -50 ～ +150 ℃

注記 : *1 AGND=DGND=0V、Ta=25℃



21-2

21.2 動作範囲

(特に指定のない場合は、Ta= -20～60℃、AVDD=VDDIO=3.0～3.6V、AGND=DGND=0.0V)

項目記号条件 Min. Typ. Max. 単位

アナログ電源電圧 AVDD － 3.0 3.3 3.6 V

ディジタル IO 電源電圧 VDDIO － 3.0 3.3 3.6 V

動作温度範囲 Ta － -20 － 60 ℃

VIH1 ノーマルディジタル端子 0.75×

VDDIO

－ VDDIO

+0.3

V ディジタル高レベル入力電圧

VIH2 5V トレラント端子 0.75×

VDDIO

－ 5.5 V

ディジタル低レベル入力電圧 VIL ディジタル端子 -0.3 － 0.19×

VDDIO

V

ディジタル入力立ち上がり時間 tIR ディジタル端子－ 2 20 ns

ディジタル入力立ち下がり時間 tIF ディジタル端子－ 2 20 ns

マスタークロック周波数 Fmck XI -0.01% 12.288 +0.01% MHz

PCM シフトクロック周波数 Fbclk BCLK（入力時） *1 64

(±0.1%)

－ 2048

(±0.1%)

kHz

PCM 同期信号周波数 Fsync SYNC（入力時） -0.1% 8.0 +0.1% kHz

クロックデューティ比 DRCLK XI、BCLK (入力時) 40 50 60 %

tBS BCLK to SYNC (入力時) 100 －－ ns PCM 同期タイミング

tSB SYNC to BCLK(入力時) 100 －－ ns

PCM 同期信号幅 tWS SYNC(入力時) 1BCLK － 100 s

注記 : *1 外部から入力する BCLK は、選択した PCM 符号化形式、各 PCM ポートで使用するタイムスロット最大数

に応じ下記で算出される周波数以上、2.048MHz 以下である必要があります。 PCM 符号化形式（16 ビットリニア選択時）： 128KHz×使用するタイムスロット最大数 PCM 符号化形式（G.711 u-law/A-law 選択時）： 64KHz×使用するタイムスロット最大数



21-3

21.3 直流特性



ISS スタンバイ状態

nRESET=”0”、Ta=25℃

VDDIO=AVDD=3.3V

－ 0.4 3.5 mA 電源電流

IDD HCLK=67.584MHz － 150 210 mA

IIH Vin=VDDIO － 0.01 10 A ディジタル入力端子

入力リーク電流 IIL Vin=DGND -10 -0.01 － A

IOZH Vout=VDDIO － 0.01 10 A ディジタル I/O 端子

出力リーク電流 IOZL Vout=DGND -10 －－ A

高レベル出力電圧 VOH ディジタル出力端子、入出力端子

IOH=4.0mA

IOH=0.5mA(XO 端子)

0.78×

DVDD

－－ V

低レベル出力電圧 VOL ディジタル出力端子、入出力端子

IOL=-4.0mA

IOL=-0.5mA(XO 端子)

－－ 0.4 V



21-4

21.4 交流特性

21.4.1 電源 ON/OFF、リセットタイミング（推奨条件）



AVDD 供給遅延時間 tAVDDON －－－ 0 nS

リセット入力信号パルス幅 tRSTI RESET_N 端子 1 －－ ms

VDDIO

AVDD

RESET_N

RESETO_N

XO

tRSTI

Target電圧

約 20ms

tAVDDON

（注意）電源の立ち上げ/立ち下げ順序について本 LSI に供給するアナログ電源電圧（AVDD）、ディジタル IO 電源電圧(VDDIO)は同時に立ち上げて頂く事を

推奨致します。但し、電源回路構成上、同時立ち上げが困難な場合、VDDIO→AVDD の順番で立ち上げて頂く

事を推奨致します。また、電源の立ち下げ順序は、立ち上げ時と逆の順番で行うことを推奨致します



21-5

21.4.2 外部 ROM インタフェース


XOE_N 遅延時間（ROM） tROE_DLY N1rom

Tc-3

－ N1rom

Tc+3

XA[23:0]遅延時間(ROM) tRA_DLY -3

－ +3

XBS[3:0]_N 遅延時間(ROM) tRBS_DLY -3

－ +3

XOE_N、XWE_N パルス幅

（ROM）

tROE/WEW N2rom

Tc-3

－ N2rom

Tc+3

XROMCS_N

出力ホールド時間 1（ROM）

tRCS_H1 Tc-3 －－

XA[23:0]出力ホールド時間 1

(ROM)

tRA_H1 -3 －－

XBS[3:0]_N 出力ホールド時間 1

(ROM)

tRBS_H1

CDL=20pF

-3 －－

XD[31:0]入力セットアップ時間

(ROM)

tRD_IS 10 －－

XD[31:0]入力ホールド時間

(ROM)

tRD_IH

－

2 －－

nS


XWE_N 遅延時間(ROM) tRWE_DLY N1rom

Tc-3

－ N1rom

Tc+3

XA[23:0]遅延時間(ROM) tRA_DLY -3

－ +3

XBS[3:0]_N 遅延時間(ROM) tRBS_DLY -3

－ +3


（ROM）

tROE/WEW N2rom

Tc-3

－ N2rom

Tc+3

XROMCS_N

出力ホールド時間 2（ROM）

tRCS_H2 Tc-3 －－


(ROM)

tRA_H2 Tc-3 －－


(ROM)

tRBS_H2 Tc-3 －－

XD[31:0]出力遅延時間

(ROM)

tRD_OD N1rom

Tc-2

－ N1rom

Tc+7

XD[31:0]出力ホールド時間

(ROM)

tRD_OH

CDL=20pF

Tc-3 －－

nS

(ご注意) Tc：HCLK クロックサイクル時間 N1rom：アドレスセットアップ（ROMAC レジスタにより設定可能なパラメータです） N2rom：OE/WE パルス幅（ROMAC レジスタにより設定可能なパラメータです）



21-6

－外部 ROM リードサイクル

XROMCS_N

XA[23:0]

XBS[3:0]_N

XOE_N

XD[31:0]

ROE_DLYｔ

RBS_DLYｔ

RA_DLYｔ

RD_ISｔ RD_IHｔ

RCS_H1ｔ

RBS_H1ｔ

ROE/WEWｔ

RA_H1ｔ

－外部 ROM ライトサイクル

XROMCS_N

XA[23:0]

XBS[3:0]_N

XD[31:0]

RBS_DLYｔ

RA_DLYｔ

RDOHｔ

RCS_H2ｔ

RA_H2ｔ

RBS_H2ｔ

XWE_N

RWE_DLYｔ ROE/WEWｔ

RDODｔ



21-7

21.4.3 外部 RAM インタフェース


XOE_N 遅延時間（RAM） tRAOE_DLY N1ram

Tc-3

－ N1ram

Tc+3

XA[23:0]遅延時間(RAM) tRAA_DLY -3

－ +3

XBS[3:0]_N 遅延時間

(RAM)

tRABS_DLY -3

－ +3


（RAM）

tRAOE/WEW N2ram

Tc-3

－ N2ram

Tc+3

XRAMCS_N

出力ホールド時間 1（RAM）

tRACS_H1 Tc-3 －－


(RAM)

tRAA_H1 -3 －－


(RAM)

tRABS_H1

CDL=20pF

-3 －－


(RAM)

tRAD_IS 10 －－


(RAM)

tRAD_IH

－

2 －－

nS


XWE_N 遅延時間

(RAM)

tRAWE_DLY N1ram

Tc-3

－ N1ram

Tc+3

XA[23:0]遅延時間

(RAM)

tRAA_DLY -3

－ +3

XBS[3:0]_N 遅延時間

(RAM)

tRABS_DLY -3

－ +3


（RAM）

tRAOE/WEW N2ram

Tc-3

－ N2ram

Tc+3

XRAMCS_N

出力ホールド時間 2（RAM）

tRACS_H2 Tc-3 －－


(RAM)

tRAA_H2 Tc-3 －－


(RAM)

tRABS_H2 Tc-3 －－


(RAM)

tRAD_OD N1ram

Tc-2

－ N1ram

Tc+7


(RAM)

tRAD_OH

CDL=20pF

Tc-3 －－

nS

(ご注意) Tc：HCLK クロックサイクル時間 N1ram：アドレスセットアップ（RAMAC レジスタにより設定可能なパラメータです） N2ram：OE/WE パルス幅（RAMAC レジスタにより設定可能なパラメータです）



21-8

－外部 RAM リードサイクル

XRAMCS_N

XA[23:0]

XBS[3:0]_N

XOE_N

XD[31:0]

RAOE_DLYｔ

RABS_DLYｔ

RAA_DLYｔ

RAD_ISｔ RAD_IHｔ

RACS_H1ｔ

RABS_H1ｔ

RAOE/WEWｔ

RAA_H1ｔ

－外部 RAM ライトサイクル

XRAMCS_N

XA[21:0]

XBS[3:0]_N

XD[31:0]

RABS_DLYｔ

RAA_DLYｔ

ｔ

RACS_H2ｔ

RAA_H2ｔ

RABS_H2ｔ

XWE_N

RAWE_DLYｔ RAOE/WEWｔ

RADODｔ RADOH



21-9

21.4.4 外部 IO インタフェース


XOE_N 遅延時間（IO） tIO_OED N3 Tc-1

－ N3 Tc+5

XA[23:0]遅延時間（IO） tIO_AD -3

－ +3

XBS[3:0]_N 遅延時間（IO） tIO_BSD -3

－ +3

XOE_N パルス幅（IO） tIO_OEW N4 Tc-3

－ N4 Tc+3

XIOCS_N 出力ホールド時間 1

（IO）

tIO_CSOH Tc-3 －－


（IO）

tIO_AOH1 Tc-3 －－


（IO）

tIO_BSOH

CDL=20pF

Tc-3 －－


（IO）

tIO_DIS 10 －－


（IO）

tIO_DIH

－

2 －－

nS


XWE_N 遅延時間（IO） tIO_WED (N3+1)

Tc-3

－ (N3+1)

Tc+3

XA[23:0]遅延時間（IO） tIO_AD -3

－ +3

XBS[3:0]_N 遅延時間（IO） tIO_BSD -2

－ +4

XWE_N パルス幅（IO） tIO_WEW N4 Tc-3

－ N4 Tc+3

XIOCS_N 出力ホールド時間 2

（IO）

tIO_CSOH Tc-3 －－


（IO）

tIO_AOH2 Tc-3 －－


（IO）

tIO_BSOH Tc-3 －－

XD[31:0]出力遅延（IO） tIO_DOD Tc-2 － Tc+7

XD[31:0]出力ホールド時間（IO） tIO_DOH

CDL=20pF

Tc-3 －－

nS

(ご注意) Tc：HCLK クロックサイクル時間 N3：アドレスセットアップ（IO01AC レジスタにより設定可能なパラメータです） N4：OE/WE パルス幅（IO01AC レジスタにより設定可能なパラメータです）



21-10

－外部 IO インタフェースリードサイクル

XA[23:0]

IO_CSOHｔ

XIOCS1_NXIOCS0_N

IO_AOH1ｔIO_ADｔ

IO_OEDｔ IO_OEWｔ

IO_BSDｔ

IO_DISｔ IO_DIHｔ

XOE_N

XD[31:0]

XBS[3:0]_N

IO_BSOHｔ

－外部 IO インタフェースライトサイクル

XIOCS1_NXIOCS0_N

XA[23:0]

IO_CSOHｔ

IO_AOH2ｔIO_ADｔ

IO_WEDｔ IO_WEWｔ

IO_DODｔ IO_DOHｔ

XWE_N

XD[31:0]

XBS[3:0]_N

IO_BSOHｔIO_BSDｔ



21-11

21.4.5 外部 SDRAM インタフェース


XSDCS_N 遅延時間

（SDRAM）

tSD_CSD -3 - 3

XA[23:0]遅延時間

（SDRAM）

tSD_AD -3 - 3

XRAS_N 遅延時間

(SDRAM)

tSD_RASD -3 - 3

RASCAS 最小遅延時間

(SDRAM)

tSD_RCD N5 Tc-3 - -

XRAS_N アクティブ時間

(SDRAM)

tSD_RAS N6 Tc-3 - -

XCAS_N 遅延時間

(SDRAM)

tSD_CASD -3 - 3

XDQM[3:0]遅延時間

(SDRAM)

tSD_DQM

D

-3 - 3

XRAS_N プリチャージ遅延時間

(SDRAM)

tSDRP N7 Tc-3 - -

XWE_N 遅延時間

(SDRAM)

tSD_WED

CDL=20pF

-3 - 3


(SDRAM)

tSD_DIS 5 - -


(SDRAM)

tSD_DIH

－

0 - -


(SDRAM)

tSD_DOD － - 6


(SDRAM)

tSD_DOH

CDL=20pF

0 - －

ｎＳ

(ご注意) Tc：HCLK クロックサイクル時間 N5(tRCD)：RASCAS 最小遅延時間（DRPC レジスタにより設定可能なパラメータです） N6(tRAS)：ｎRAS アクティブ時間（DRPC により設定可能なパラメータです） N7（tPR）：ｎRAS プリチャージ遅延時間（DRPC により設定可能なパラメータです）



21-12

－外部 SDRAM リードサイクル

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[3:0]

SD_ADｔ

SD_CSDｔ

SD_RASDｔ SD_RASDｔ

SD_RASｔSDRPｔ

SD_RCDｔ

SD_CASDｔ SD_CASDｔ

SD_WEDｔ

SD_DQMDｔ SD_DQMDｔ

SD_DISｔ SD_DIHｔ

XD[31:0]

－外部 SDRAM ライトサイクル

XSDCLK

XA[23:0]

XSDCS_N

XRAS_N

XCAS_N

XWE_N

XDQM[3:0]

XD[31:0]

SD_ADｔ

SD_CSDｔ

SD_RASDｔ SD_RASDｔ

SD_RASｔ

SDRPｔ

SD_RCDｔ

SD_CASDｔ SD_CASDｔ

SD_WEDｔ

SD_DQMDｔ SD_DQMDｔ

SD_DODｔ SD_DOHｔ

SD_WEDｔ



21-13

21.4.6 外部 EDO-DRAM インタフェース


RASCAS 遅延時間

（EDO-RAM）

tED_RCD N11Tc-3 - N11Tc+3

CAS パルス幅

（EDO-RAM）

tED_CAS N12Tc-3 - N12Tc+3

RAS パルス幅

(EDO-RAM)

tED_RAS N18Tc-3 - N18Tc+3

RAS プリチャージ時間

(EDO-RAM)

tED_RP N13Tc-3 - N13Tc+3

CAS プリチャージ時間

(EDO-RAM)

tED_CP N14T-3 - N14Tc+3

XRAS_N 遅延時間

(EDO-RAM)

tED_RASD Tc-3 - Tc+3

XOE_N 遅延時間 1

(EDO-RAM)

tED_OED1 N15Tc-3 - N15Tc+3

XOE_N 遅延時間 2

(EDO-RAM)

tED_OED2 N14Tc-3 - N14Tc+3

XWE_N 遅延時間 1

(EDO-RAM)

tED_WED

1

N15Tc-3 - N15Tc+3

XWE_N 遅延時間 2

(EDO-RAM)

tED_WED

2

N14Tc-3 - N14Tc+3

ロウアドレスホールド時間

(EDO-RAM)

tED_RAH N15Tc-3 - N15Tc+3

カラムアドレス遅延時間

(EDO-RAM)

tED_CAD N16Tc-3 - N16Tc+3

カラムアドレスホールド時間

(EDO-RAM)

tED_CAH N12Tc-3 - N12Tc+3

XD[31:0]サンプリングタイミング

遅延時間(EDO-RAM)

tED_DSM

PLD

CDL=20pF

N17Tc-3 - N17Tc+3


(EDO-RAM)

tED_DIS 25 - -


(EDO-RAM)

tED_DIH

－

22 - -

XD[31:0]出力遅延時間 1

(EDO-RAM)

tED_DOD1 -3 - 6

XD[31:0]出力遅延時間 2

(EDO-RAM)

tED_DOD2 -3 - 6


(EDO-RAM)

tED_DOH

CDL=20pF

Tc-3 - -

ｎＳ

(ご注意) Tc：HCLK クロックサイクル時間 N11(tRCD)：RAS→CAS 遅延最小時間（DRPC レジスタにより設定可能なパラメータです） N12(tCAS)：CAS パルス幅最小時間（DRPC レジスタにより設定可能なパラメータです） N13(tRP)：RAS プリチャージ最小時間（DRPC レジスタにより設定可能なパラメータです） N14=tCAC＋1－tCAS



21-14

N15(tRAH)：ロウアドレス保持最小時間（DRPC レジスタにより設定可能なパラメータです） N16=tRCD－tRAH N17=tCAC+1 N18=tRCD＋N（tCAC+1） [N:データサイズ／バス幅] (tOEZ)：OE による出力ターンオフ遅延最大時間（DRPC レジスタにより設定可能なパラメータです） (tCAC)：CAS→データ出力最小時間（DRPC レジスタにより設定可能なパラメータです）

－外部 EDO-RAM リードサイクル

XA[23:0]

XRAS_N

XOE_N

XCAS[1:0]_N

XD[15:0]

ED_RASDｔ

ED_CASｔ

ED_OED1ｔ ED_OED2ｔ

ED_RAHｔ ED_CADｔ ED_CAHｔ

RAS1 CAS1-1

ED_CPｔED_CASｔED_RCDｔ

ED_DISｔ ED_DIHｔ ED_DISｔ ED_DIHｔ

ED_DSMPLDｔ ED_DSMPLDｔ

CAS1-2

ED_RASｔ ED_RPｔ

データサンプリング

タイミング

データサンプリング

タイミング

－外部 EDO-RAM ライトサイクル

XA[23:0]

XRAS_N

XWE_N

XCAS[1:0]_N

XD[15:0]

ED_RASDｔ

ED_CASｔ

ED_WED1ｔ ED_WED2ｔ

ED_RAHｔ ED_CADｔ ED_CAHｔ

RAS1 CAS1-1

ED_CPｔED_CASｔED_RCDｔ

ED_DOHｔ

ED_DOD2ｔ

CAS1-2

ED_RASｔ ED_RPｔ

ED_DOHｔED_DOD1ｔ

DA1-1 DA1-2



21-15

21.4.7 MII インタフェース


MII_出力遅延時間 TMII_DLY CDL=20pF 5 － 25

MII_セットアップ時間 TMII_SU 10 －－

MII_ホールド時間 TMII_HO

－

5 －－

nS

TXCLK

TMII_DLY

TXD[3:0]/TXEN/TXER

RXCLK

RXD[3:0]/RXEN/RXER

TMII_SU TMII_HO



21-16

21.4.8 PCM インタフェース

(特に指定のない場合は、AVDD=VDDIO=3.0～3.6V、AGND=DGND=0.0V、Ta= -20～60℃)


ビットクロック周波数 fBCLK CDL=20pF（出力時） -0.1% 2.048 +0.1% MHz

ビットクロック・デューティー比 dBCLK CDL=20pF（出力時） 45 50 55 %

同期信号周波数 fSYNC CDL=20pF（出力時） -0.1% 8 +0.1% kHz

同期信号・デューティー比 dSYNC1 CDL=20pF（出力時）

BCLK=2.048MHz 出力時

45 50 55 %

tBS BCLK to SYNC（出力時） 100 －－ ns 送受信同期タイミング

tSB SYNC to BCLK (出力時) 100 －－ ns

入力セットアップ時間 tDS 50 －－ ns

入力ホールド時間 tDH

PCMIA、PCMIB 端子

50 －－ ns

tSDX －－ 100 ns ディジタル出力遅延時間

tXD1 －－ 100 ns

tXD2 －－ 100 ns ディジタル出力ホールド時間

tXD3

PCMOA、PCMOB 端子

プルアップ抵抗 RDL=1000Ω

CDL=50pF

－－ 100 ns

－PCM インタフェース入力タイミング(ロングフレーム)

0 1

MSB LSB

tWS

tDS tDH

BCLK

SYNC

PCMIA/B

tBS tSB

2 3 4 5 6 7 8 - 16

G.711

LSB

16bitリニア

－PCM インタフェース入力タイミング(ショートフレーム)

0 1

tWS

tDS tDH

BCLK

SYNC

PCMIA/B

tBS tSB

2 3 4 5 6 7 8 9 -

MSB LSB

G.711

17

LSB

16bitリニア



21-17

－PCM インタフェース出力タイミング(ロングフレーム)

LSB

tWS

BCLK

SYNC

PCMOA/B

tBS tSB

MSB

tSDX

tXD2 tXD3

G.711

LSB

tXD3

16bitリニア

0 1 2 3 4 5 6 7 8 9 - 17

tXD1

－PCM インタフェース出力タイミング(ショートフレーム)

LSB

tWS

BCLK

SYNC

PCMOA/B

tBS tSB

MSB

tXD1 tXD2 tXD3

G.711

LSB

16bitリニア

tXD3

0 1 2 3 4 5 6 7 8 9 10 - 18



21-18

21.4.9 I2C インタフェース

スタンダードモード (特に指定のない場合は、AVDD=VDDIO=3.0～3.6V、AGND=DGND=0.0V、Ta= -20～60℃)


SCL クロック周波数 fSCL - 100 kHz

ホールド時間（再送）開始条件

この期間の後、最初のクロックパルスを生成 tHD:STA 4.0 - us

SCL クロック "L"期間 tLOW 4.7 - us

SCL クロック "H"期間 tHIGH 4.0 - us

セットアップ時間再送開始条件 tSU:STA 4.7 - us

データホールド時間 tHD:DAT 0 - us

データセットアップ時間 tSU:DAT 250 - us

セットアップ時間停止条件 tSU:STO 4.0 - us

バスフリー時間停止条件と開始条件間 tBUF 4.7 - us

各バスラインの容量負荷 Cb

CL=400pF

- 400 pF

ファーストモード (特に指定のない場合は、AVDD=VDDIO=3.0～3.6V、AGND=DGND=0.0V、Ta= -20～60℃)


SCL クロック周波数 fSCL - 400 kHz

ホールド時間（再送）開始条件

この期間の後、最初のクロックパルスを生成 tHD:STA 0.6 - us

SCL クロック "L"期間 tLOW 1.3 - us

SCL クロック "H"期間 tHIGH 0.6 - us

セットアップ時間再送開始条件 tSU:STA 0.6 - us

データホールド時間 tHD:DAT 0 - us

データセットアップ時間 tSU:DAT 100 - us

セットアップ時間停止条件 tSU:STO 0.6 - us

バスフリー時間停止条件と開始条件間 tBUF 1.3 - us

各バスラインの容量負荷 Cb

－

- 400 pF

SCL

SDA

tHD:STAtHD:DAT

S Sr

tLOW

tHIGH

tHD:STA

tSU:DAT

tSU:STO tSU:STA

P S

tBUF



21-19

21.5 CODEC 特性

21.5.1 アナログインタフェース



RIN1 RDIN0、RDIN1、LNIN0、LNIN1

－ 35 － kΩ 入力抵抗 *1

RIN2 MIC0、MIC1 － 10 － kΩ

VI1 RDIN0、RDIN1、LNIN0、LNIN1

For ADC full scale

PGA Gain=0dB

0.54×

AVDD

0.6×

AVDD

0.66×

AVDD

Vpp 入力電圧レベル

VI2 MIC0、MIC1

For ADC full scale

PGA Gain=0dB

0.042×

AVDD

0.048×

AVDD

0.053×

AVDD

Vpp

出力負荷抵抗 RL LNON0、LNON1 10 －－ kΩ

出力電圧レベル *2 VO LNON0、LNON1

RL=10kΩ、DAC full scale

0.54×

AVDD

0.6×

AVDD

0.66×

AVDD

Vpp

注記 : *1 設計保証値 *2 –4.0dBm(600Ω)=0dBm0、+3.17dBm0=0.6AVDDVpp、@AVDD=3.3V、TYP 条件の場合



21-20

21.5.2 交流特性 Speech CODEC = G.711(μ-law)モード時


条件項目記号

周波数(Hz) レベル(dBm0) Min. Typ. Max. 単位

LT1 0～60 25 －－ dB

LT2 300～3000 -0.15 － 0.20 dB

LT3 1020 基準－

LT4 3300 -0.15 － 0.80 dB

LT5 3400 0 － 0.80 dB

送信周波数特性

LT6 3968.75

0

13 －－ dB

LR1 0～200 0 －－ dB

LR2 300～3000 -0.15 － 0.20 dB

LR3 1020 基準－

LR4 3300 -0.15 － 0.80 dB

LR5 3400 0 － 0.80 dB

受信周波数特性

LR6 3968.75

0

13 －－ dB

SDT1 3 35 －－ dBp

SDT2 0 35 －－ dBp

SDT3 -30 35 －－ dBp

SDT4 -40 28 －－ dBp

送信信号対雑音比

[*1]

SDT5

1020

-45 23 －－ dBp

SDR1 3 35 －－ dBp

SDR2 0 35 －－ dBp

SDR3 -30 35 －－ dBp

SDR4 -40 28 －－ dBp

受信信号対雑音比

[*1]

SDR5

1020

-45 23 －－ dBp

GTT1 3 -0.2 － 0.2 dB

GTT2 -10 基準－

GTT3 -40 -0.2 － 0.2 dB

GTT4 -50 -0.6 － 0.6 dB

送信レベル間損失誤差

GTT5

1020

-55 -1.2 － 1.2 dB

GTR1 3 -0.2 － 0.2 dB

GTR2 -10 基準－

GTR3 -40 -0.2 － 0.2 dB

GTR4 -50 -0.6 － 0.6 dB

受信レベル間損失誤差

GTR5

1020

-55 -1.2 － 1.2 dB

NIDLT －アナログ入力

=VCOM

－－ -70 dBm0p無通話時雑音

[*1]

NIDLR － PCMIA=”1” －－ -70 dBm0p

送信絶対レベル [*2] AVT 1020 0 0.433 0.486 0.545 Vrms

受信絶対レベル [*2] AVR 1020 0 0.433 0.486 0.545 Vrms

注記：*1 P-メッセージフィルタ使用 *2 0.486Vrms=0dBm0=-4.0dBm(600Ω) @AVDD=3.3V、TYP 条件の場合



21-21

21.5.3 交流特性 Speech CODEC = G.722 モード時

（注意）本項目の特性は、”ML7304-022”の場合の保証項目であり、”ML7304-002”では保証対象外となります。


条件項目記号

周波数(Hz) レベル(dBm0) Min. Typ. Max. 単位

AFRT1 1020 基準－

AFRT2 0～50 0 －－ dB

AFRT3 50～100 -0.5 － 1.8 dB

AFRT4 100～6400 -0.5 － 0.8 dB

AFRT5 6400～7000 -0.5 － 1.8 dB

AFRT6 7000～8000 -0.5 －－ dB

送信伝送損失周波数特性

AFRT7 8000

-10

25 －－ dB

AFRR1 1020 基準－

AFRR2 0～50 0 －－ dB

AFRR3 50～100 -1.5 － 3 dB

AFRR4 100～6400 -1.5 － 1.5 dB

AFRR5 6400～7000 -1.5 － 3 dB

AFRR6 7000～8000 -1.5 －－ dB

受信伝送損失周波数特性

AFRR7 8000

-10

25 －－ dB

受信無通話時雑音 INR 50～7000 PCMIA=”1” －－ -75 dBm0

送信無通話時雑音 INT 50～7000 AD 入力:無音－－ -68 dBm0

SDRL1 -11～+3 60 －－ dB

SDRL2 -21 50 －－ dB

SDRL3

1020

-56 15 －－ dB

SDRL4 -21～+3 50 －－ dB

受信入力信号レベル対

総合雑音比

SDRL5

6020

-56 15 －－ dB

SDTL1 -11～+3 60 －－ dB

SDTL2 -21 50 －－ dB

SDTL3

1020

-56 15 －－ dB

SDTL4 -21～+3 50 －－ dB

送信入力信号レベル対

総合雑音比

SDTL5

6020

-56 15 －－ dB

SDRF1 50～100 50 －－ dB

SDRF2 100～4000 60 －－ dB

SDRF3 6000 50 －－ dB

受信入力信号周波数対

総合雑音比

SDRF4 7000

-10

46.2 －－ dB

SDTF1 50～100 50 －－ dB

SDTF2 100～4000 60 －－ dB

SDTF3 6000 50 －－ dB

送信入力信号周波数対

総合雑音比

SDTF4 7000

-10

46.2 －－ dB

GVR1 -10 基準－

GVR2 -46～+3 -0.3 － 0.3 dB

GVR3 -56～-46 -0.5 － 0.5 dB

受信伝送損失レベル特性

GVR4

1020

-61～-56 -1.5 － 1.5 dB



21-22

条件

項目記号周波数(Hz) レベル(dBm0)

Min. Typ. Max. 単位

GVT1 -10 基準－

GVT2 -46～+3 -0.3 － 0.3 dB

GVT3 -56～-46 -0.5 － 0.5 dB

送信伝送損失レベル特性

GVT4

1020

-61～-56 -1.5 － 1.5 dB

CTR AD 入力:0

DA 入力:ALL”0”

－－ -64 dBm0 送受間漏話レベル

CTT

50-7000

DA 入力:0

AD 入力:無音

－－ -64 dBm0

注記：*1 0.486Vrms=0dBm0=-4.0dBm(600Ω) @AVDD=3.3V、TYP 条件の場合



21-23

21.5.4 交流特性（ゲイン設定） Speech CODEC = G.711(μ-law)モード時



送受ゲイン設定精度 GAC 設定ゲインに対して -1.0 － 1.0 dB

21.5.5 交流特性（トーン出力） Speech CODEC = G.711(μ-law)モード時



周波数偏差 fDFT 設定周波数に対して -1.5 － 1.5 %

出力レベル oLEV 設定ゲインに対して -2.0 － 2.0 dB

21.5.6 交流特性（エコーキャンセラ） Speech CODEC = G.711(μ-law)モード時



エコー減衰量 eRES －－ 35 － dB

消去可能エコー遅延時間 tECT エコーキャンセラ 0 －－ 16 ms

エコーキャンセラ 1 －－ 128 ms

エコーキャンセラ 2 －－ 20 ms

測定方法

Sin Sout

Delay

White noise generator

Rout Rin

ATT

E.R.L(echo return loss)

Echo delay time

Echo Canceller

LPF5kHz

LevelMeter

付録


付録

付録-1

A. パッケージ寸法図

208ピンプラスチックQFP

表面実装型パッケージ実装上のご注意

表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー

ジです。

したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及び希望

されている実装条件（リフロー方法、温度、回数）、保管条件などをローム営業窓口まで必ずお問い合わせください。

（単位: mm）

改版履歴


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改– 1

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ページドキュメント No. 発行日

改版前改版後変更内容

FJUL7304-0X2IPFULL-F83-01 2007.12.03 – – 正式初版発行（DSP-FW コード:83、Ver.02 対応）

〒193-8550 東京都八王子市東浅川町 550-1

http://www.lapis-semi.com/jp/

voip processors manual-file_db/telecom...ml7304-0x2ユーザーズマニュアル 目 次 目次-1...

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voip processors manual-file_db/telecom...ml7304-0x2ユーザーズマニュアル目次目次-1...