Zynq-7000 SoC PCB デザイン ガイド

UG933 (v1.13) 2018 年 7 月 1 日

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改訂履歴

次の表に、 この文書の改訂履歴を示します。

日付 バージ ョ ン 改訂内容

2012 年 6 月 4 日 1.0 初版

2012 年 6 月 6 日 1.1 書式を変更

2012 年 8 月 29 日 1.2 表 3-1 および表 3-2 にデバイス /パッケージを追加。 表 3-3 に 680µF キャパシタの仕様を

追加。

2012 年 10 月 11 日 1.2.1 資料番号を修正 (UG993 → UG933)。

2012 年 11 月 5 日 1.2.2 PDF のサイズを変更 (内容は変更なし )。

2013 年 2 月 12 日 1.3 表 3-2 に注記(2) を追加。 表 3-3 に推奨するデバイス番号を追加。 「VCCPAUX – PS 補助ロ

ジッ クの電源」 の段落の説明を変更。 「VCCPLL – PS PLL の電源」 の段落の説明を変更。

図 5-3 を追加。 「PS_DDR_VREF0、 PS_DDR_VREF1 – PS DDR の基準電圧」 の 2 番目から

終わり までの文を変更して最後に文を追加。 「電圧モード (VCCO_MIO0、 VCCO_MIO1) の設

定」 の 「注意」 および 「DDR の電源電圧」 の注記を変更。 図 5-5 ～図 5-7 の Cke 接続でプ

ルダウン抵抗からプルアップ抵抗に変更。 「MIO/EMIO IP レイアウ トのガイ ド ライン」 セ

クシ ョ ンを全体的に更新。

2013 年 4 月 1 日 1.4 表 3-1 および表 3-2 に XC7Z100 デバイスを追加。表 3-3 の ESR 範囲の値を変更。 「0805 セ

ラ ミ ッ ク キャパシタ」 セクシ ョ ンのタイ トルを 「中間および高周波数キャパシタ」 に変

更、 最初の段落を変更。 図 3-1 の側面図を削除、 「0805」 を 「0402」 に変更、 「0402 セラ

ミ ッ ク キャパシタ」 サブセクシ ョ ンを削除。 「モード と属性」 の最後の文を削除。

「VCCPLL – PS PLL の電源」 の 2 段落目の 3 行目にある 「最小限」 を 「最大限」 に変更。

「PS_DDR_VREF0、 PS_DDR_VREF1 – PS DDR の基準電圧」 に、 2 番目の文から最後の文

まで追加。 図 5-5 および図 5-6 の 「Rup」 を 「Rterm」 に変更。 図 5-6 および図 5-7 から

Drst_b を削除。図 5-7 の Rup プルアップ抵抗を Rdown プルダウン抵抗に変更。表 5-6 の最

後の行の LPDDR2 の設定を N/A に変更。表 5-9 の最初の行の値を更新。 「DDR の配線トポ

ロジ」 で、 「3 つの」 異なる トポロジを 「2 つの」 に変更。 図 5-8 および表 5-12 から、 フラ

イバイ ト ポロジを削除。 「MIO/EMIO IP レイアウ トのガイ ド ライン」 から 「NAND

(ONFI)」、 「NOR/Flash/SRAM」、 「SPI マスター」、 「SWDT (システム ウォ ッチド ッグ タイ

マー )」 および 「TTC ( ト リプル タイム カウンター )」 サブセクシ ョ ンを削除し、 その他の

サブセクシ ョ ン内容を変更。 付録 B の 「その他のリ ソースおよび法的通知」 の 「EN208」

を 「EN247」 に変更、 「DS821」 を 「PG054」 に変更。

2013 年 9 月 26 日 1.5 表 3-1 および表 3-2 に、 XC7Z010、 XC7Z015、 および XC7Z030 パッケージ/デバイスを追

加。表 3-3 で、推奨する 4.7µF キャパシタの製品番号を変更。表 5-5 に DDR ECC 未使用ピ

ンを追加。 図 5-6 を変更 (Cke ピンが Rterm を介して VTT に接続されるのではなく、

Rdown 抵抗を介して GND に接続される )。 「DDR 終端」 の最初の段落に追加修正。 「DDR

終端」 の段落の説明をわかりやすくするために修正。 「DDR の配線トポロジ」 セクシ ョ ン

にフライバイ配線を追加。 「SD/SDIO ペリ フェラル コン ト ローラー」 セクシ ョ ンを削除。

「IIC」 および 「SDIO」 の最後に文を追加、 「QSPI」 に 2 番目の文章を追加。 第 6章

「XC7Z030-SBG485/SBV485 デバイスから XC7Z015-CLG485 および XC7Z012S-CLG485 デ

バイスへの移行」 を追加。

Zynq‐7000 PCB デザイン ガイド 2UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

2013 年 12 月 4 日 1.6 資料全体で 「DDR3」 を 「DDR3/3L」 に変更。 表 3-1 と表 3-2 のキャパシタ数とパッケー

ジを更新。 表 3-3 のキャパシタ仕様を更新。 「VCCPINT – PS 内部ロジッ クの電源」 と

「VCCPAUX – PS 補助ロジッ クの電源」 の説明を更新。 「キャパシタをま とめる場合の条件」

セクシ ョ ンを削除。 「PS_DDR_VREF0、 PS_DDR_VREF1 – PS DDR の基準電圧」 の最後か

ら 2 番目の文を変更。 表 5-5 の前に段落を追加して表 5-5 を更新。 図 5-7 の Addr、

Command、 Contrl の各出力名を更新。 「DDR のト レース長」 の最後の文を削除。

2014 年 8 月 1 日 1.7 文書名から 「およびピン配置」 を削除。 「各デバイスの推奨 PCB キャパシタ」 に推奨値を

追加。 表 3-1 の 「各バンクの VCCO」 欄のサブ見出しを 「100µF」 から 「47µF」 に変更。

表 3-2 の VCCPLL の値を削除し、 (注記 3) への参照に変更。 表 3-3 の 100µF キャパシタの

「種類」 欄の 「端子」 を 「端子タンタル」 に変更し、 「X7U」 を追加。 「ノ イズの上限」 の

第 1 段落において、 仕様値を削除してデータシートへの参照を追加。 「未接続の VCCO ピ

ン」 の第 2 段落を更新。 「未接続の VCCO ピン」 の村田製作所の製品番号を

「GRM155R60J475ME47D」 から 「GRM155R60J474KE19」 に変更。 「PS_DDR_VRN、

PS_DDR_VRP – PS DDR の終端電圧」 の第 1 段落を更新。 「未使用の DDR メモ リ 」 を更

新。 「PS_POR_B – パワーオン リセッ ト 」 の最後の 2 文、 「PS_SRST_B – 外部システム リ

セッ ト 」 の最後の 1 文を削除。 「ブート モード ピン」 セクシ ョ ン (MIO[2] ～ MIO[8] ピン)

を 「ブート モード ピン」 に変更。図 5-5 を変更 (CKE 抵抗レイアウ ト )。図 5-6 を変更 (clk

信号を差動信号 CLK_P/CLK_N に変更し、 ODT にプルダウン抵抗を追加)。 表 5-6 に

DDR3L の列を追加し、 値を変更。 「DDR のト レース長」 セクシ ョ ンと 「DDR のト レース

インピーダンス」 セクシ ョ ンを明確化。 「DDR の配線トポロジ」 で、 バイ ト スワップを

明確化。 「イーサネッ ト GEM」 で、 最後の段落を追加。 第 6章から 「低い動作周波数

(フ ィードバッ ク モードは無効)」 セクシ ョ ンを削除。

2014 年 8 月 5 日 1.7.1 最新のユーザー ガイ ド テンプレートに合わせて文書を更新。

2014 年 11 月 7 日 1.8 表 3-1 および表 3-2 に XC7Z035 デバイスを追加。表 3-3 に 10µF キャパシタを追加。表 5-5

を更新。

2015 年 5 月 22 日 1.9 「PS_DDR_VREF0、 PS_DDR_VREF1 – PS DDR の基準電圧」 に注記を追加。 表 5-3 に注意を

追加。 「ブート モード ピン」 を明確化 (MIO[8] ～ MIO[8:2] の最初のインスタンスを変更)。

表 5-8 を更新。 表 5-9 に続く段落を明確化。 「IIC」 の最後の文を削除。 「SDIO」 の最初の段

落と 「UART」 の 2 番目の文を明確化。 「QSPI」 の 「重要」 で、 「ホールド タイム」 の前の

「最大」 を削除。

2015 年 9 月 25 日 1.10 表 3-2 で、 パッケージ SBV485、 FBV484、 FBV676、 および FFV676 をデバイス XC7Z030

に追加、 パッケージ FBV676、 FFV676、 および FFV900 をデバイス XC7Z035 に追加、

パッケージ FBV676、 FFV676、 RFG676、 および FFV900 をデバイス Z-7045 に追加、 パッ

ケージ FFV900、 RF900、 FFV1156 および RF1156 をデバイス XC7Z100 に追加。 第 3章の

「バルク キャパシタをま とめる場合の条件」 を追加。 表 5-3 の前の注意を削除。 第 5章の

「PS_POR_B – パワーオン リセッ ト 」 の要件を更新。 第 5章の 「DDR の配線トポロジ」 を

更新。 第 6章の 「XC7Z030-SBG485/SBV485、 XC7Z015-CLG485 と XC7Z012S-CLG485 デ

バイスの違い」 で、 パッケージ SBV485 をデバイス Z-7100 に追加。 付録 A 「プロセッシ

ング システム メモ リ ディ レーティング表」 を追加。

2016 年 3 月 31 日 1.11 「IIC」 および第 5章の 「SDIO」 に推奨事項を追加。

日付 バージ ョ ン 改訂内容

Zynq‐7000 PCB デザイン ガイド 3UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

2016 年 9 月 27 日 1.12 表 3-1、 表 3-2 およびそれらに関連する説明文にシングル コア デバイス XC7Z007S、

XC7Z012S、 XC7Z014S を追加。 第 6章に XC7Z030-SBG485 から XC7012S-CLG485 への移

行情報を追加。 表 6-1 を更新し、 第 6章の 「プロセッサの違い」 を追加。

2018 年 7 月 1 日 1.13 「SDIO」 の推奨事項を更新し、 第 5章の 「 ト レース B」 を明確化。 表 5-8 の DDR の最大

推奨ト レース長を 5 インチから 8.55 インチに変更し、 「DDR の配線ト ポロジ」 のポイン

ト ツー ポイン ト コンフ ィギュレーシ ョ ンの TL0 の最大長を 5.3 インチから 8.55 インチ

に変更。

日付 バージ ョ ン 改訂内容

Zynq‐7000 PCB デザイン ガイド 4UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章: 概要このガイ ドについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

その他のリ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: PCB 技術の基礎知識概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

PCB の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

伝送ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

リ ターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 3章: 電源分配システム概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

PCB デカップリ ング キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

PDS の基本的な考え方 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

シ ミ ュレーシ ョ ン方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

PDS の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

ト ラブルシューティング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

第 4章: SelectIO のシグナリングはじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

インターフェイスの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

シングルエンド信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

第 5章: プロセッシング システム (PS) の電源および信号電源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

PS のクロ ッ クおよびリセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

ブート モード ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

ダイナミ ッ ク メモ リ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

MIO/EMIO IP レイアウ トのガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

第 6章: XC7Z030‐SBG485/SBV485 デバイスから XC7Z015‐CLG485 および XC7Z012S‐CLG485 デバイスへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

XC7Z030-SBG485/SBV485、 XC7Z015-CLG485 と XC7Z012S-CLG485 デバイスの違い . . . . . . . . . . . . . . . . . . . . . . 66

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付録 A: プロセッシング システム メモリ ディ レーテ ィング表

付録 B: その他のリソースおよび法的通知ザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

ソ リ ューシ ョ ン センター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Xilinx Documentation Navigator およびデザイン ハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

Zynq‐7000 PCB デザイン ガイド 6UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

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第 1章

概要

このガイドについて

このユーザー ガイ ドでは、 PCB やインターフェイス レベルのデザインを決定する際の指針を中心に、 Zynq®-7000

SoC の PCB デザインに関する情報を提供します。

この 『Zynq-7000 SoC PCB デザイン ガイ ド』 を含む、 Zynq-7000 SoC に関するすべての資料は、 ザイ リ ンクスのウェ

ブサイ ト (japan.xilinx.com/zynq) から入手できます。

その他のリソース

高速信号用の PCB 材料、 ト レース、 設計手法は、 『7 シ リーズ FPGA PCB デザイン ガイ ド』 (UG483) の第 4 章および

第 5 章を参照して ください。 その他の資料一覧は、 付録 B 「その他のリ ソースおよび法的通知」 に記載しています。

第 2章

PCB 技術の基礎知識

概要

プリ ン ト回路基板 (PCB) は、 そこに実装される個別部品やデバイスと同じ く らい複雑な電気的特性を持つ電気的シ

ステムです。 PCB の大部分は、 PCB 設計者が自由に決定できますが、 技術的な理由によって形状 (ジオメ ト リ ) や最

終的な電気的特性に制約を受けるこ とがあ り ます。 こ こでは、 Zynq-7000 SoC デバイスを使用した PCB デザインに

ついて、 自由に決定できる部分と制約を受ける部分、 設計手法などを説明します。

この章には、 次のセクシ ョ ンがあ り ます。

• PCB の構造

• 伝送ライン

• リ ターン電流

PCB の構造

PCB の技術は数十年前からほとんど変わっていません。 絶縁体となる基板材料 (通常は FR4 と呼ばれるガラス エポ

キシ基板) の両面に銅めっきを施し、 銅箔の一部をエッチングで除去して導体の配線を形成します。 めっきやエッチ

ングを施した基板層を、 絶縁基板を間に挟んで貼り合わせて積層します。 そしてこの積層基板にド リルで穴を空け

た後、 これらの穴に導電性のめっきを施し、 エッチングされた銅箔を選択的に層間接続します。

材料の特性、 使用する基板層数、 形状、 ド リル加工技術 (一部の基板層のみを貫通する穴加工技術など) のよ うに、

PCB 技術自体に進歩はあ り ますが、 PCB の基本構造は昔から変わっていません。 PCB 技術によって形成される構造

は、 物理的/電気的にト レース、 プレーン (またはプレーンレッ ト )、 ビア、 パッ ドに大き く分類されます。

ト レース

ト レース とは、 PCB の X-Y 座標上の 2 つ以上の点を電気的に接続する金属製 (通常は銅) の物理的な線状パターンを

いいます。 ト レースは、 これら点と点の間で信号を伝達する役割を果たします。

プレーン

プレーンとは、 PCB の基板層全体を連続した面状の金属で覆ったものをいいます。 これと類似したもので、 PCB 基

板層の一部のみを連続した面状の金属で覆ったものをプレーンレッ ト といいます。 通常、 1 つの基板層には複数のプ

レーンレッ トがあ り ます。 プレーンとプレーンレッ トは、 PCB 上の複数の地点に電源を供給する役割を果たします。

また、 これらはリ ターン電流の伝送媒体となるため、 ト レースによる信号伝送にも非常に重要な意味を持ちます。

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第 2 章: PCB 技術の基礎知識

ビア

ビアは、 PCB の 2 つ以上の点を Z 方向で電気的に接続するための金属です。 ビアは、 PCB の層間で信号や電力を伝

達する役割を果たします。 現在のめっきスルーホール (PTH) 技術では、 PCB をド リルで貫通した穴の表面にめっき

を施してビアを形成します。 HDI (高密度配線接続) と も呼ばれる最新のマイクロビア技術では、 レーザーを用いて

基板材料を切除し、 導電性のめっきを変形してビアを形成します。 マイ クロビアは 1、 2 層程度しか貫通できません

が、 スタ ッ ク ド ビアやスタ ッガード ビアの場合は基板全体の厚さにまたがるビアを形成できます。

パッ ド とアンチパッ ド

めっきスルーホール ビアはビアの全長にわたって導電性があるため、 PCB の特定の基板層のト レース、 プレーン、

プレーンレッ トのみを選択的に電気接続するには何らかの方法が必要となり ます。 この役割を果たすのがパッ ド と

アンチパッ ドです。 パッ ド とは、 あらかじめ指定された形状に配置した小さな銅箔部分をいいます。 アンチパッ ド

とは、 あらかじめ指定した形状に銅箔を取り除いた小さな部分をいいます。 パッ ドは、 ビアと組み合わせるこ とで、

基板表面層で表面実装部品を取り付けるための導体と して使用する場合があ り ます。 アンチパッ ドは主にビアと組

み合わせて使用します。 パッ ドは、 ビアと ト レースまたは特定の基板層のプレーン形状とを電気的に接続するため

に使用します。 ビアと PCB 基板層のト レースを確実に接続するには、 パッ ドを使用して機械的安定性を確保する必

要があ り ます。 パッ ドのサイズは、 ド リルの許容公差/位置合わせの制約に合わせる必要があ り ます。 アンチパッ ド

はプレーンで使用します。 プレーンとプレーンレッ トの銅箔は連続した面状となっているため、 この銅箔をビアが

貫通する と電気的に接続されてしまいます。 ビアとプレーンまたはプレーンレッ ト を電気的に接続したくない場合

は、 その層のビアが貫通する部分の周囲に、 銅箔を除去したアンチパッ ドを設けます。

ランド

表面実装部品をはんだ付けするために表面層に設けたパッ ドを、 特にランドまたははんだランド と呼びます。 通常、

ランドへの電気的な接続にはビアが必要です。 めっきスルーホールの場合、 製造上の制約によ り ランド領域の内部

にビアを配置するこ とはほぼ不可能です。 そこで、 めっきスルーホールの場合は短いト レースを使用して表面パッ

ド と接続します。 接続ト レースの最小長さは、 PCB メーカーから提供される最小寸法仕様によって決定します。

マイ クロビアにはこの制約はなく、 はんだランド領域の内部にビアを直接配置できます。

寸法

PCB の寸法を決める大きな要因と しては、 PCB 製造上の制約、 SoC パッケージの形状、 システム要件などがあ り ま

す。 これ以外に、 DFM (設計容易化設計) や信頼性などの要因も制約とな り ますが、 これらは各アプリ ケーシ ョ ンに

よって異なるため、 このユーザー ガイ ドでは取り上げません。

この項で説明する PCB 構造物の形状は、 SoC パッケージの寸法と PCB 製造上の制約によって直接的または間接的に

ほぼ決定します。 したがって、 PCB 設計者は数多くの制約を受けるこ とにな り ます。 ランド パッ ドのレイアウ トは

パッケージのボール ピッチ (FF パッケージの場合 1.0mm) によって決ま り ます。 また、 現在の PCB 技術では、 表面

実装の最小フ ィーチャー サイズによってデバイス直下のビア配置が決定します。 最小ビア直径、 およびビア周囲の

キープアウ ト エリ アは各 PCB メーカーによって定義されています。 これらの直径が明確になる と、 デバイス直下の

ビア配列部分で入出力信号の配線に利用できるビア間のスペースの大きさ も決ま り ます。 また、 デバイスの引き出

し線の最大ト レース幅も これらの直径によって規定されています。 最小ト レース幅と最小間隔は PCB 製造上の制約

によって決定します。

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第 2 章: PCB 技術の基礎知識

SoC の実装に必要な PCB 基板層の数は、 信号層の数とプレーン層の数によって定義されます。

• 信号層の数は、 SoC パッケージの I/O 信号ト レースの数によって決まる (通常、 パッケージのユーザー I/O の総

数に従う )

• プレーン層の数は、 SoC への電源供給に必要な電源プレーンとグランド プレーン、 および信号層の基準電圧と

絶縁用に必要な電源プレーンとグランド プレーンの数によって決定する

大規模な SoC では、 12 層～ 22 層程度の PCB を使用するのが一般的です。

通常、 基板全体の厚さはシステム要件によって決定します。 使用する基板の層数も決まっているため、 各層の最大

厚さ、 そして信号層やプレーン層ど う しの Z 方向の間隔も明確になり ます。 信号ト レース層ど う しの Z 方向の間隔

はクロス トークに影響を与え、 信号ト レース層と基準プレーン層の Z 方向の間隔は、 信号ト レースのインピーダン

スに影響を与えます。 また、 プレーン層ど う しの Z 方向の間隔は電源システムの寄生インダクタンスに影響を与え

ます。

信号ト レース層と基準プレーン層の Z 方向の間隔 (基板全体の厚さ と基板層数によって決定) はト レースのインピー

ダンスを決定する大きな要因となり ます。 ト レース幅 (SoC パッケージのボール ピッチと PCB ビア メーカーの制約

によって決定) も ト レースのインピーダンスに影響を与えます。 特に SoC 直下のビア配列部分では、 設計者がト レー

スのインピーダンスを調整する余地はほとんどあ り ません。 ビア配列の外では、 ト レースを太く して目標とするイ

ンピーダンス (通常はシングルエンドで 50Ω) に調整できます。

デカップ リ ング キャパシタおよび個別の終端抵抗の配置も ト レードオフで最適化する必要があ り ます。 DFM の制約

によ り、 SoC (デバイスのフッ トプ リ ン ト ) の周囲には個別部品を配置できないキープアウ ト エリ アが定められてい

るこ とがあ り ます。 このエリ アは、 組み立てや修正の際のスペースを確保するためのものです。 このため、 キープ

アウ ト エリ アの外側には多くの部品が密集するこ とにな り ます。 どの部品を優先して配置するかは PCB 設計者が判

断します。 デカップ リ ング キャパシタの配置制約は、 第 3章 「電源分配システム」 で説明します。 また、 終端抵抗

の配置制約は、 IBIS や SPICE モデルを使用したシグナル インテグ リティ シ ミ ュレーシ ョ ンを行って指定する必要が

あ り ます。

伝送ライン

信号ト レース と基準プレーンを組み合わせたものが伝送ラインとな り ます。 PCB システム内の I/O 信号はすべて伝

送ラインを通って進みます。 シングルエンド I/O インターフェイスの場合、 PCB 上の 2 点間で信号を伝送するには信

号ト レース と基準プレーンの両方が必要です。 差動 I/O インターフェイスでは、 2 本のト レース と基準プレーンで伝

送ラインが形成されます。

差動信号では厳密には基準プレーンは不要ですが、 実際の PCB に差動ト レースを実装する際には必要になり ます。

PCB システムで良好なシグナル インテグ リティを得るには、 伝送ラインのインピーダンスを制御する必要があ り ま

す。 インピーダンスは、 ト レースの形状、 信号ト レース、 基準プレーンで決定されます。

ト レース と基準プレーン間の材料の誘電率は、 PCB 絶縁層の材料の特性で決定します。 基板表面のト レースの場合

は PCB を取り囲む気体または液体の特性で決定します。 一般に、 PCB 積層板には FR4 の一種が使用されますが、 そ

れ以外の場合もあ り ます。

絶縁層の誘電率は基板によって異なり ますが、 同一基板内ではほぼ一定です。 したがって、 PCB の伝送ラインの相

対インピーダンスはト レースの形状と許容値の影響を最も強く受けるこ とになり ます。 積層板を使用した絶縁層の

各局所にガラスが存在するかど うかによってインピーダンスのばらつきが生じますが、 これは高速 (6Gb/s を超える )

インターフェイス以外ではほとんど問題になり ません。

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第 2 章: PCB 技術の基礎知識

リ ターン電流

伝送ラインとそのシグナル インテグ リティを考える際に見落と しがちなのが、 リ ターン電流です。 信号ト レースだ

けで伝送ラインが形成されるわけではあ り ません。 電流が信号ト レースを流れる際は、 その下の基準プレーンにも

同量の対となる電流が反対方向に流れます。 ト レース と基準プレーンによって形成される伝送ラインの特性イン

ピーダンスは、 ト レース と基準プレーンの相対的な電圧と電流の関係によって決定します。 ト レースの下にある基

準プレーンの連続性が途切れても信号ト レースが分断されるこ とはあ り ませんが、 伝送ラインの性能や基準プレー

ンを共用しているすべてのデバイスの性能に影響が及びます。

基準プレーンの連続性と リ ターン電流のパスには十分な注意が必要です。 穴、 スロ ッ ト 、 絶縁分割などによって基

準プレーンの連続性が妨害される と、 信号ト レースのインピーダンスに大きな不整合性が生じます。 基準プレーン

の不連続性はクロス トークの大きな要因となるほか、 電源分配システム (PDS) のノ イズ源にもな り ます。 リ ターン

電流のパスは非常に重要なので、 十分に注意してください。

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第 3章

電源分配システム

概要

この章では、 デカップ リ ング キャパシタの選択、 配置、 PCB 形状など、 Zynq-7000 SoC の PDS (電源分配システム)

について説明します。 各デバイス用に簡単なデカップリ ング方法を紹介します。 PDS デザインの基本原則、 および

シ ミ ュレーシ ョ ンと解析の方法についても説明します。 この章には、 次のセクシ ョ ンがあ り ます。

• PCB デカップリ ング キャパシタ

• PDS の基本的な考え方

• シ ミ ュレーシ ョ ン方法

• PDS の計測

• ト ラブルシューティング

PCB デカップリング キャパシタ

各デバイスの推奨 PCB キャパシタ

表 3-1 および表 3-2 に、 Zynq-7000 SoC デバイスのシンプルな PCB デカップ リ ング ネッ ト ワークを示します。電圧レ

ギュレータが安定した出力電圧を供給し、 かつレギュレータ メーカーが指定する最小出力容量の要件が満たされて

いるこ とを前提と した、 PCB デカップリ ング キャパシタの最適個数を示しています。

これらの表に示した以外のデカップリ ング方法も可能ですが、 その場合はこのデカップリ ング ネッ ト ワーク と同等

またはそれ以上の性能のデカップ リ ング ネッ ト ワークを使用して ください。 別のネッ ト ワークを使用する場合、 周

波数範囲 100kHz ～ 100MHz の推奨ネッ ト ワークのインピーダンス と同等またはそれ以下にする必要があ り ます。

デバイスの容量要件は CLB および I/O の使用状況によって異なるため、 PCB のデカップリ ングに関するガイ ド ラ イ

ンはデバイスごとに提供されます。 VCCINT、 VCCAUX、 VCCAUX_IO、 VCCBRAM、 および PS 電源の各キャパシタはデ

バイスあたりの個数、 VCCO キャパシタは I/O バンクあたりの個数で指定されています。 これらの推奨ネッ ト ワーク

を使用した場合、 デバイスを完全に使用した場合の性能はどのデバイスも等し くな り ます。

表 3-1 および表 3-2 には GTX および GTP ト ランシーバーの電源に必要なデカップリ ング ネッ ト ワークは記載されて

いません。 この情報については、 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476) と 『7 シ

リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482) を参照してください。

推奨: このガイ ドを補完する、 回路図レビューの全チェッ ク リ ス トについては、 『7 シ リーズ推奨回路図レビュー』

(XMP277) を参照してください。

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第 3 章:電源分配システム

必要な PCB キャパシタの数

表 3-1 に、 Zynq-7000 SoC デバイスの各 VCC 電源レールあたりの PCB デカップリ ング キャパシタのガイ ド ラインを

示します。

表 3‐1:各デバイス (PL) に必要な PCB キャパシタの個数

パッケージ デバイス

VCCINT VCCBRAM VCCAUX VCCAUX_IO各バンクの VCCO

(3)(4) バンク 0

680µF

330µF

100µF

4.7µF

0.47µF

100µF

47µF

4.7µF

0.47µF

47µF

4.7µF

0.47µF

47µF

4.7µF

0.47µF

47µF

または 100µF

4.7µF

0.47µF

47µF

CLG225 Z-7007S 0 0 1 1 2 NA NA NA NA 1 1 1 NA NA NA 1 2 4 1

CLG400 Z-7007S 0 0 1 1 2 0 1 1 1 1 1 1 NA NA NA 1 2 4 1

CLG225 Z-7010 0 0 1 1 2 NA NA NA NA 1 1 1 NA NA NA 1 2 4 1

CLG400 Z-7010 0 0 1 1 2 0 1 1 1 1 1 1 NA NA NA 1 2 4 1

CLG485 Z-7012S 0 1 0 2 4 1 0 1 1 1 1 2 NA NA NA 1 2 4 1

CLG400 Z-7014S 0 1 0 2 4 1 0 1 1 1 1 1 NA NA NA 1 2 4 1

CLG484 Z-7014S 0 1 0 2 4 1 0 1 1 1 1 2 NA NA NA 1 2 4 1

CLG485 Z-7015 0 1 0 2 4 1 0 1 1 1 1 2 NA NA NA 1 2 4 1

CLG400 Z-7020 0 1 0 2 4 1 0 1 1 1 1 1 NA NA NA 1 2 4 1

CLG484 Z-7020 0 1 0 2 4 1 0 1 1 1 1 2 NA NA NA 1 2 4 1

SBG485/

SBV485Z-7030 0 1 0 1 0 1 0 1 2 1 0 0 NA NA NA 1 0 0 1

FBG484/

FBV484/

RB484

Z-7030 0 1 0 1 0 1 0 1 2 1 0 0 NA NA NA 1 0 0 1

FBG676/

FBV676Z-7030 0 1 0 1 0 1 0 1 2 1 0 0 1 0 0 1 0 0 1

FFG676/

FFV676/

RF676

Z-7030 0 1 0 1 0 1 0 1 2 1 0 0 1 0 0 1 0 0 1

FBG676/

FBV676Z-7035 2 0 0 2 1 0 2 4 1 0 0 1 0 0 1 0 0 1 1

FFG676/

FFV676/

RF676

Z-7035 2 0 0 2 1 0 2 4 1 0 0 1 0 0 1 0 0 1 1

FFG900/

FFV900/

RF900

Z-7035 2 0 0 1 1 0 2 4 1 0 0 1 0 0 1 0 0 1 1

FBG676/

FBV676Z-7045

2 0 0 2 0 1 0 2 4 1 0 0 1 0 0 1 0 0 1

FFG676/

FFV676/

RF676/

RFG676

Z-7045 2 0 0 2 0 1 0 2 4 1 0 0 1 0 0 1 0 0 1

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第 3 章:電源分配システム

表 3-2 に、 プロセッシング システム (PS) のデカップリ ング要件を示します。

FFG900/

FFV900/

RF900

Z-7045 2 0 0 1 0 1 0 2 4 1 0 0 1 0 0 1 0 0 1

FFG900/

FFV900/

RF900

Z-7100 3 0 0 2 0 2 0 4 8 1 0 0 1 0 0 1 0 0 1

FFG1156/

FFV1156/

RF1156

Z-7100 3 0 0 2 0 2 0 4 8 1 0 0 1 0 0 1 0 0 1

注記:1. PCB キャパシタの仕様は表 3-3 に記載しています。

2. 総容量には、 MGT 電源の MGTAVCC および MGTAVTT を除く、 すべての電源のすべてのキャパシタが含まれます。 MGT 電源については、 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476) と 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482) を参照して ください。

3. HRIO の 47µF キャパシタは、 4 バンクごとに 1 つの 47µF キャパシタにま とめるこ とができます。

4. HPIO の 47µF キャパシタは、 4 バンクごとに 1 つの 47µF キャパシタにま とめるこ とができます。

5. デカップリ ング キャパシタがカバーする周波数の下限は約 100Hz です。

表 3‐1:各デバイス (PL) に必要な PCB キャパシタの個数 (続き)

パッケージ デバイス

VCCINT VCCBRAM VCCAUX VCCAUX_IO各バンクの VCCO

(3)(4) バンク 0

680

µF

330

µF

100

µF

4.7

µF

0.47

µF

100

µF

47

µF

4.7

µF

0.47

µF

47

µF

4.7

µF

0.47

µF

47

µF

4.7

µF

0.47

µF

47µF

または 100µF

4.7

µF

0.47

µF

47

µF

表 3‐2:各デバイス (PS) に必要な PCB キャパシタの個数

パッケージ デバイス

VCCPINT VCCPAUX(1) VCCO_DDR VCCO_MIO0 VCCO_MIO1 VCCPLL

(2)(3)

100

µF

4.7

µF

0.47

µF

100

µF

4.7

µF

0.47

µF

100

µF

4.7

µF

0.47

µF

100

µF

4.7

µF

0.47

µF

100

µF

4.7

µF

0.47

µF

CLG225 Z-7007S 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG400 Z-7007S 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG225 Z-7010 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG400 Z-7010 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG485 Z-7012S 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG400 Z-7014S 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG484 Z-7014S 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG485 Z-7015 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG400 Z-7020 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

CLG484 Z-7020 1 1 3 1 1 1 1 1 4 1 1 1 1 1 1

SBG485/

SBV485Z-7030 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FBG484/

FBV484/

RB484

Z-7030 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

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第 3 章:電源分配システム

FBG676/

FBV676Z-7030 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG676/

FFV676/

RF676

Z-7030 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FBG676/

FBV676Z-7035 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG676/

FFV676/

RF676

Z-7035 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG900/

FFV900/

RF900

Z-7035 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FBG676/

FBV676Z-7045 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG676/

FFV676/

RF676/

RFG676

Z-7045 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG900/

FFV900/

RF900

Z-7045 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG900/

FFV900/

RF900

Z-7100 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

FFG1156/F

FV1156/R

F1156

Z-7100 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1

注記:1. レイアウ ト ガイ ド ラ インは、 48ページの 「VCCPAUX – PS 補助ロジッ クの電源」 を参照してください。

2. VCCPLL は、 フェライ ト ビーズ フ ィルターを使用して VCCPAUX から供給可能です (49ページの図 5-2)。

3. レイアウ ト ガイ ド ラ インは、 49ページの 「VCCPLL – PS PLL の電源」 を参照してください。

表 3‐2:各デバイス (PS) に必要な PCB キャパシタの個数 (続き)

パッケージ デバイス

VCCPINT VCCPAUX(1) VCCO_DDR VCCO_MIO0 VCCO_MIO1 VCCPLL

(2)(3)

100µF

4.7µF

0.47µF

100µF

4.7µF

0.47µF

100µF

4.7µF

0.47µF

100µF

4.7µF

0.47µF

100µF

4.7µF

0.47µF

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第 3 章:電源分配システム

キャパシタの仕様

こ こでは、 表 3-1 および表 3-2 に示したキャパシタの電気的特性について説明します。 まず、 これらのキャパシタ仕

様を表 3-3 に示し、 別のキャパシタで代用する際のガイ ド ラインについても説明します。 各キャパシタの欄に記載

した ESR (等価直列抵抗) の範囲は変更可能です。 ただしその場合、 最終的な電源分配システムのインピーダンスを

解析して共振インピーダンスのスパイクが発生しないよ う注意する必要があ り ます。

PCB バルク キャパシタ

バルク キャパシタの目的は、 電圧レギュレータの動作周波数の上限からオンパッケージのセラ ミ ッ ク キャパシタの

動作周波数の下限までの低周波領域をカバーするこ とです。表 3-1 および表 3-2 に示したよ うに、すべての SoC 電源

にバルク キャパシタが必要です。

表 3-3 で指定されているタンタルまたは酸化ニオブ キャパシタは、 安価で低 ESR であるこ とから選択されました。

これらは RoHS 指令にも準拠しています。 その他のメーカーのタンタル、 酸化ニオブ、 またはセラ ミ ッ ク キャパシ

タを使用する場合は、 それらが表 3-3 の仕様を満たし、 シ ミ ュレーシ ョ ン、 S パラ メーターの抽出、 またはベンチ テ

ス トによって適切に検証される必要があ り ます。

表 3‐3: PCB キャパシタの仕様

理想値 値範囲(1) ボディサイズ(2) コアの種類 ESL 最大値 ESR の範囲(3) 電圧

定格(4) 推奨デバイス番号

680µF C > 680µF 2917/D

/73432 端子タンタル 2.1nH 5mΩ < ESR < 40mΩ 2.5V T530X687M006ATE018

330µF C > 330µF 2917/D

/73432 端子タンタル 2.0nH 5mΩ < ESR < 40mΩ 2.5V T525D337M006ATE025

330µF C > 330µF 2917/D

/73432 端子酸化ニオブ 2.0nH 5mΩ < ESR < 40mΩ 2.5V NOSD337M002#0035

100µF C > 100µF 1210 2 端子タンタル、

セラ ミ ッ ク X7R、

X7U、 または X5R

1nH 1mΩ < ESR < 40mΩ 2.5V GRM32EE70G107ME19

47µF C > 47µF 1210 2 端子セラ ミ ッ ク

X7R または X5R

1nH 1mΩ < ESR < 40mΩ 6.3V GRM32ER70J476ME20L

10µF C = 10µF 0603 2 端子セラ ミ ッ ク

X7R または X5R

0.25nH 5mΩ 4.0V GRM188R60G106ME47

4.7µF C > 4.7µF 0805 2 端子セラ ミ ッ ク

X7R または X5R

0.5nH 1mΩ < ESR < 20mΩ 6.3V GRM21BR71A475KA73

0.47µF C > 0.47µF 0603 2 端子セラ ミ ッ ク

X7R または X5R

0.5nH 1mΩ < ESR < 20mΩ 6.3V GRM188R70J474KA01

注記:1. これらの値は仕様以上になる場合があ り ます。

2. ボディ サイズは仕様以下になる場合があ り ます。

3. ESR は必ず仕様範囲内にしてください。

4. 定格電圧は仕様以上になる場合があ り ます。

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第 3 章:電源分配システム

PCB 高周波キャパシタ

表 3-3 に、 0402 パッケージにおける 0.47µF および 4.7µF キャパシタの要件を示しています。 いくつかの特性につい

ては代替品を使用できますが、 代替不可の特性もあ り ます。 詳細は表 3-3 の注記を参照してください。

バルク キャパシタをまとめる場合の条件

複数の I/O バンクに 1.8V など共通の電圧から電源を供給するこ とがあ り ますが、 推奨ガイ ド ラインではこのよ うな

場合に複数のバルク キャパシタを必要と します。 大規模な Zynq-7000 デバイスの VCCINT、 VCCAUX、 VCCAUX_IO、

VCCBRAM についても同様です。 これらの複数のキャパシタを値の大きい少数のキャパシタにま とめるこ とができま

すが、 その場合、 代用するキャパシタの電気的特性 (ESR と ESL) が推奨キャパシタを並列に接続した場合の電気的

特性と同じでなければなり ません。

通常、 VCCO、 VCCINT、 VCCAUX、 VCCAUX_IO、 VCCBRAM のキャパシタをま とめる場合、 ESL と ESR の値が十分に小

さい大型のタンタル キャパシタは容易に入手できます。

PCB キャパシタの配置と実装方法

PCB バルク キャパシタ

バルク キャパシタはサイズが大き く、 SoC の近くに配置しにくいこ とがあ り ます。 しかし、 バルク キャパシタがカ

バーする低周波のエネルギーはキャパシタの位置による影響を受けにくいため、 このこ とは大きな問題にはなり ま

せん。 バルク キャパシタは PCB の任意の位置に配置できますが、 可能な限り SoC の近くに配置して ください。 キャ

パシタを実装する際は、 通常の PCB レイアウ ト ガイ ド ラ インに従い、 複数のビアを使用してできる限り広く短い形

状で電源プレーンに接続します。

中間および高周波数キャパシタ

4.7µF のキャパシタは中間の周波数領域をカバーし、 0.47µF のキャパシタは高周波数領域をカバーします。 これらの

キャパシタは、 配置する場所によって性能が変化するため、 可能な限り SoC の近くに配置してください。 デバイス

の外縁から 2 インチ以内に配置してください。 0.47µF キャパシタは、 SoC の外縁から 0.5 インチ以内のできるだけ近

い位置に配置する必要があ り ます。

キャパシタの実装 (はんだランド、 ト レース、 ビア) はインダクタンスが小さ くなるよ うに最適化する必要があ り ま

す。 ビアとパッ ドは直接接するよ うに配置します。 図 3-1 の (B) に示すよ うにビアはパッ ドの両端にも配置できます

が、 図 3-1 の (C) に示すよ うにパッ ドの側面に配置した方がよい結果が得られます。 ビアをパッ ドの側面に配置する

とビア相互の誘導性結合が大き くな り、 実装による全体的な寄生インダクタンスが低減します。 図 3-1 の (D) に示す

よ うにパッ ドの両側面にビアを配置するダブルビアにする と寄生インダクタンスをさ らに抑えるこ とができますが、

リ ターン電流が小さ くな り ます。

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第 3 章:電源分配システム

PDS の基本的な考え方

こ こでは、 PDS の目的および各部品の特性について説明します。 キャパシタの配置と実装、 PCB 形状、 PCB の推奨

スタ ッ クアップなどの要点についても説明します。

ノ イズの上限

システム内のデバイスには電源システムによって消費される電流量の要件があるのと同様に、 ク リーンな電源に関

する要件もあ り ます。 ク リーンな電源に関する要件とは、 電源に存在する ノ イズ量を規定したもので、 これは通常

リ ップル電圧と呼ばれます。 ほとんどのデジタル デバイス と同様、 Zynq-7000 SoC の全デバイスでも VCC 電源の変

動はデバイス データシートに規定されている仕様以内でなければなり ません。

デジタル デバイスが消費する電力は時間によって変動しますが、 この変動はあらゆる周波数帯で発生するため、 広

帯域の PDS によって電圧の安定性を維持するこ とが必要になり ます。

• 消費電力変動の低周波成分は、 主にデバイスまたはデバイスの大部分が有効または無効になるこ とによって生

じます。 この大きさは短いもので数ミ リ秒、 長いもので数日の幅があ り ます。

• 消費電力変動の高周波成分は、 デバイス内部の個々のスイ ッチング イベン トによって発生します。 これは、 ク

ロ ッ ク周波数およびその最初の数次高調波 (最大約 5GHz) で発生します。

デバイスの VCC の電圧レベルは一定であるため、 必要な電力量の変化は必要な電流量の変化と して現れます。 PDS

では、 電源電圧の変化が最小限になるよ うに電流変動を調整する必要があ り ます。

X-Ref Target - Figure 3-1

図 3‐1:キャパシタのランド と実装の形状例

Land PatternEnd Vias

Long Traces

(A)

UG933_c3_01_102413

(B)

Land PatternEnd Vias

Not Recommended.Connecting Trace is Too Long

(C)

Land PatternSide Vias

(D)

Land PatternDouble Side Vias

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第 3 章:電源分配システム

実際にデバイスが要求する電流量が変化した場合、 PDS はその変動に即座には反応できません。 このため、 PDS が

反応するまでの短時間に、 デバイス側での電圧が変化します。 PDS が反応するまでに時差が発生する主な要因は 2 つ

あり、 PDS の 2 つの主要部品である電圧レギュレータ とデカップリ ング キャパシタがこれらに該当します。

PDS を構成する中心的な部品となるのが電圧レギュレータです。 電圧レギュレータは出力電圧を監視し、 供給電流

量を調整するこ とによって出力電圧を一定に保ちます。 一般的な電圧レギュレータは、 この調整を ミ リ秒からマイ

クロ秒単位で行います。 電圧レギュレータは、 種類にもよ り ますが DC から数百 kHz まですべての周波数のイベン

トに対して出力電圧を一定に維持する効果があ り ます (数 MHz まで整流効果のあるレギュレータもある )。 この範囲

を超える周波数で発生する過渡状態では、 新たに必要となった電流レベルに対する応答に遅延が生じます。

たとえば、 デバイスが要求する電流レベルが数百ピコ秒の間に増加した場合、 電圧レギュレータによって必要なレベ

ルの電流が供給されるまで、 デバイスの電圧が低下します。 この遅延は数マイクロ秒から数ミ リ秒に及ぶこ とがあ り

ます。 そこで、 この遅延の間、 電圧の降下を防ぐためにレギュレータの役割を果たす部品が別途必要になり ます。

PDS を構成するも う 1 つの主要な部品となるのが、 デカップリ ング キャパシタ (バイパス キャパシタ ) です。 デカッ

プ リ ング キャパシタはデバイスの近くでエネルギーを局所的に蓄える役割を果たします。 ただしキャパシタが蓄え

るエネルギーは少量なので、 DC 電力は供給できません (DC 電力は電圧レギュレータから供給される )。 局所的にエ

ネルギーを貯蔵するこ とによって、 電流要求レベルの変化にすばやく反応します。 キャパシタが電源電圧を維持で

きるのは、 数百 kHz ～数百 MHz ( ミ リ秒からナノ秒) の範囲です。 この範囲外では個別デカップリ ング キャパシタは

有効ではあ り ません。

たとえば、 デバイスが要求する電流レベルが数ピコ秒の間に増加した場合、 デカップリ ング キャパシタが必要な電

流をデバイスに供給できるまで、 デバイスの電圧が低下します。 デバイス内の電流に対する要求が変化し、 その状

態が数ミ リ秒続く場合は、 バイパス キャパシタ と同時に機能している電圧レギュレータの出力が変化し、 新しい電

流を供給します。

図 3-2 に、 PDS の主な構成要素である電圧レギュレータ、 デカップリ ング キャパシタ、 電力の供給を受けるアク

ティブなデバイス (SoC) を示します。

X-Ref Target - Figure 3-2

図 3‐2: PDS 回路の簡略図

+

SoC

LREGULATOR LDECOUPLING

CDECOUPLING

Voltage Regulator

V

UG933_c3_02_081312

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第 3 章:電源分配システム

図 3-3 に、 さ らに単純化した PDS 回路を示します。 この図には、 周波数に依存する抵抗に分解したすべての無効成

分を示しています。

インダクタンスの役割

キャパシタや PCB の電流パスには、 電流の流れを妨げるインダク タンス という特性があ り ます。 過渡電流や、 有効

範囲よ り高い周波数で発生した変化にキャパシタが瞬時に反応できないのは、 このインダクタンスが原因です。

インダクタンスは電荷の運動量と考えるこ とができます。 電荷が導体を移動する と、 電流が流れます。 電流レベル

が変化する と、 電荷の移動速度が変化します。 この電荷には運動量 (蓄えられた磁界エネルギー ) があるため、 電荷

の速度が変化するには時間とエネルギーが必要です。 インダク タンスが大きいほど電荷変化に対する抵抗が大き く

な り、 電流レベルの変化に時間が必要となり ます。 そして、 電流レベルが変化する際に、 インダクタンスの両端に

電圧が発生します。

PDS は、 レギュレータ と数段のデカップリ ング キャパシタで構成され、 デバイスの要求電流レベルの変化に可能な

限りすばやく反応するこ とで電圧を仕様範囲内に維持します。 要求されるレベルの電流を供給できないと、 デバイ

スの電源の両端にかかる電圧が変化します。 これがノ イズと して観察されます。 キャパシタの電流パスに大きなイ

ンダクタンスがある とデカップ リ ング キャパシタは要求される電流レベルの変化にすばやく反応できな くなるため、

最小限に抑える必要があ り ます。

図 3-2 に示したよ うに、 インダクタンスは SoC デバイスとキャパシタの間、 そしてキャパシタ と電圧レギュレータ

の間に発生します。 これらのインダク タンスは、 キャパシタ内およびすべての PCB 電流パスに対して寄生インダク

タンス と して発生するため、 各インダク タンスを最小にするこ とが重要です。

キャパシタの寄生インダクタンス

通常、 キャパシタで最も重要な特性と考えられるのが容量です。 電源システム アプリ ケーシ ョ ンでは、 寄生インダ

クタンス (ESL) もそれに劣らず重要な特性と されます。 寄生インダク タンスの量は、 キャパシタのパッケージ寸法

(ボディ サイズ) によって決定します。 一般に、 物理的なサイズが小さいキャパシタほど寄生インダクタンスの値が

小さ くな り ます。

デカップ リ ング キャパシタは、 次の基準で選択します。

• 容量が決まっている場合は、 パッケージ サイズが最小のものを選択する

または

• パッケージ サイズが決まっている場合は (すなわちインダクタンスが同じ )、 容量が最大のものを選択する

X-Ref Target - Figure 3-3

図 3‐3: さらに簡略化した PDS 回路図

ltransient

SoC

UG933_c2_03_081312

ZP(f) VRIPPLE

+

-+

V

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第 3 章:電源分配システム

キャパシタの中で最も小型なのはチップ型の表面実装キャパシタです。 個別デカップリ ング キャパシタを使用する

場合はこのタイプのものを選択するよ うにしてください。

• 0.01µF のきわめて容量の小さいものを含め、 100µF 以下の容量には、 一般にセラ ミ ッ ク X7R または X5R タイプ

のキャパシタを使用します。 これらのキャパシタは寄生インダクタンス と ESR が小さ く、 温度特性も条件を満

たします。

• 47µF ～ 1000µF の大きな容量では、 タンタル キャパシタを使用するのが一般的です。 これらのキャパシタは寄

生インダクタンスが小さ く、 ESR は中程度です。 このため Q ファ ク ターが小さ く、 きわめて広範囲の周波数で

効果があ り ます。

タンタル キャパシタが入手できない、 あるいは何らかの理由で使用できない場合は、 低 ESR、 低インダクタンスの

電解キャパシタを使用できますが、 ESR と ESL がタンタル キャパシタ と同等でなければなり ません。 特性が同じな

ら、 その他の新技術によるキャパシタ (Os-Con、 POSCAP、 ポ リマー電解 SMT など) も利用できます。

どのよ うな種類のキャパシタも、 実際には容量以外にインダク タンス と抵抗という特性があ り ます。 図 3-4 に、 実

際のキャパシタの寄生モデルを示します。 実際のキャパシタは、 抵抗 (R)、 インダクター (L)、 キャパシタ (C) を直列

に接続した RLC 回路と して扱う必要があ り ます。

図 3-5 は、 実際のキャパシタのインピーダンス特性を示したものです。 グラフには、 キャパシタの容量と寄生イン

ダクタンス (ESL) を表す線も示しています。 これら 2 つの線を組み合わせる と、 RLC 回路の全インピーダンス特性

が得られ、 その先端の鋭さはキャパシタの ESR によって決定します。

X-Ref Target - Figure 3-4

図 3‐4:理想ではな く実際のキャパシタの寄生モデル

X-Ref Target - Figure 3-5

図 3‐5:全インピーダンス特性に対する寄生成分の影響

C

ESL

ESR

UG933_c3_04_032811

Frequency

Impe

danc

e

CapacitiveContribution (C)

InductiveContribution (ESL)

Total Impedance Characteristic

UG933_c3_05_032811

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第 3 章:電源分配システム

容量が大き くなる と容量を表す線は左下方向へ移動します。 一方、 寄生インダクタンスが小さ くなる と、 インダク

タンスを表す線は右下方向へ移動します。 パッケージが同じならキャパシタの寄生インダクタンスは一定であるた

め、 インダクタンスを表す線は固定されます。

したがって、 同一パッケージで異なるキャパシタを選択する場合、 容量を表す線は図 3-6 に示したよ うに固定され

たインダクタンスの線に沿って上下に移動します。

低周波帯域におけるキャパシタのインピーダンスを小さ くするには、 キャパシタを大き く します。 高周波帯域のイ

ンピーダンスを小さ くするには、 キャパシタのインダク タンスを小さ く します。 同じパッケージで容量の大きなも

のを指定可能な場合があ り ますが、 あるパッケージでキャパシタのインダクタンスを小さ くするには、 キャパシタ

を追加して並列に接続する必要があ り ます。 キャパシタを並列に接続する とその分寄生インダクタンスが分割され、

同時に容量も増加します。 こ うする と、 高周波帯域と低周波帯域のインピーダンスを同時に小さ くできます。

PCB 電流パスのインダクタンス

PCB の電流パスにおける寄生インダクタンスの原因には、 次の 3 つがあ り ます。

• キャパシタの実装

• PCB の電源プレーンとグランド プレーン

• SoC の実装

キャパシタの実装によるインダクタンス

キャパシタの実装とは、 PCB 上でのキャパシタのはんだランド、 ランド とビアの間の ト レース (ないこ と もある )、

ビアをいいます。

形状にもよ り ますが、 2 端子キャパシタの場合、 ビア、 ト レース、 キャパシタ実装パッ ドによって 300pH ～ 4nH の

インダクタンスが生じます。

X-Ref Target - Figure 3-6

図 3‐6:実効周波数の例

Inductance (Z)

FrequencyUG933_c3_06_060211

F2

0805

0805

0.47 μF

4.7 μFInductivePortion

Z Value at F2 is Equal

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第 3 章:電源分配システム

電流パスのインダクタンスは電流が流れるループの面積に比例するため、 この面積を最小にするこ とが重要です。

図 3-7 に示すよ うに、 ループは一方の電源プレーンからビア、 接続ト レース、 ランドを通ってキャパシタへ至り、

そこからも う一方のランド、 接続ト レース、 ビアを通っても う一方のプレーンに至るまでのパスで形成されます。

接続ト レースの長さは実装による寄生インダク タンスに特に大きな影響を与えるため、 使用する場合はできる限り

広く短く します。 可能な限り接続のための ト レースは避け、 ビアと ランドを直接接するよ うに配置してください。

キャパシタのランド側面にビアを配置するか、 ビア数を倍にする と、 実装による寄生インダクタンスをさ らに抑え

るこ とができます。

PCB 製造工程によっては、 寄生インダクタンスを抑える形状と してパッ ド内にビアを配置できる場合があ り ます。

1 つのランドに複数のビアを使用する方法は、 キャパシタ本体の端ではなく側面に太い端子を配置した逆アスペク ト

比のキャパシタなど、 超低インダクタンスのキャパシタで特に重要になり ます。

複数のキャパシタで 1 つのビアを共用し、 狭い面積に多くの部品を実装しよ う とする PCB レイアウ ト をよ く見かけ

ますが、 こ う した手法はいかなる場合においても使用しないでください。 既にキャパシタが接続されているビアに

別のキャパシタを接続しても、 PDS の特性はほとんど改善されません。 キャパシタの総数を減らし、 ランド とビア

の数を 1:1 の比で使用する方がよい特性が得られます。

一般に、 キャパシタの実装 (ランド、 ト レース、 ビア) によるインダクタンスは、 キャパシタ自体の寄生自己インダ

クタンス と同じかそれ以上になり ます。

X-Ref Target - Figure 3-7

図 3‐7:キャパシタを実装した PCB の断面図 (例)

Solderable End Terminal

0402 Capacitor Body Surface Trace

Capacitor Solder Land

Via

PCB

GND

VCC

Power andGround Planes

Mounted Capacitor Current LoopUG933_c3_07_032811

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第 3 章:電源分配システム

プレーンのインダクタンス

PCB の電源プレーンとグランド プレーンから もインダク タンスが発生します。 この大きさは、 プレーンの形状に

よって決定します。

電源およびグランド プレーンでは、 電流はある 1 点から別の 1 点へと流れる際に広がりながら進みます (これは表皮

効果と似た特性によるもの)。 このため、 プレーンのインダクタンスは拡散インダク タンス (単位は H/square) で表さ

れます。 このインダクタンスの大きさはプレーンのサイズではなく形状によって決定するため、 面積は重要ではあ

り ません。

拡散インダクタンスは通常のインダク タンス と同じよ うに作用し、 電源プレーン (導体) の電流量の変化に抵抗を与

えます。 インダクタンスがある とデバイスの過渡電流に対するキャパシタの反応が遅くなるため、 この値を可能な

限り小さ くする必要があ り ます。 プレーンの X-Y 方向の形状は設計者では調整できないため、 拡散インダクタンス

値を調整します。 この値は、 電源プレーンとグランド プレーンを絶縁している誘電体の厚さによって決定します。

高周波の電源分配システムの場合、 電源プレーンとグランド プレーンはペアと して作用し、 それぞれのインダクタ

ンスが一体化して存在します。 このペアの拡散インダク タンスは、 電源プレーンとグランド プレーンの間隔によっ

て決定します。 間隔が近い (誘電体の厚さが薄い) ほど拡散インダクタンスは小さ くな り ます。 表 3-4 に、 厚さの異

なる FR4 誘電体の拡散インダクタンスの概算値を示します。

VCC プレーンと GND プレーンの間隔が近いほど拡散インダクタンスの値は小さ くなるため、 PCB スタ ッ クアップで

は、 可能な限り VCC プレーンと GND プレーンを隣接させてください。 VCC プレーンと GND プレーンを隣接させた

構造をサンド イ ッチと呼ぶこ とがあ り ます。 従来の技術 ( リード フレーム、 ワイヤボンド パッケージ) では VCC と

GND のサンド イ ッチ構造は必ずしも必要あ り ませんでしたが、 高速、 高密度のデバイスで要求される速度と電力に

対応するために最近では必要となるケースが増えています。

Zynq-7000 SoC デバイスは、 パッケージ基板上にデカップリ ング キャパシタが実装されているため、 PCB 上のデ

カップ リ ング キャパシタに要求される高速過渡電流量を緩和できます。 つま り、 誘電体層厚を 50μ (2mil) 未満にし

てもほとんど メ リ ッ トはあ り ません。 Zynq-7000 SoC デバイスの場合、 VCC 層と GND 層の間の誘電体層厚は 50µ ま

たは 75µ で十分です。

電源プレーンとグランド プレーンをサンド イ ッチ構造にする と、 電流パスのインダクタンスが小さ くなるだけでな

く、 高周波のデカップ リ ング容量が大き くな り ます。 これは、 プレーンの面積が大き くな り、 電源プレーンとグラ

ンド プレーンの間隔が狭くなるためです。 表 3-4 には、 平方インチあたりの容量の値も示してあ り ます。 また、

Zynq-7000 SoC デバイスにはパッケージ基板上にデカップリ ング キャパシタが実装されているため、 このよ うに

PCB の電源プレーンとグランド プレーンをペアにしてもそれほど大きな容量は発生しません。

表 3‐4:厚さの異なる FR4 誘電体の電源プレーンとグランド プレーンの間の容量および拡散インダクタンス

誘電体の厚さ インダクタンス 容量

(ミ クロン) (mil) (pH/square) (pF/in2) (pF/cm2)

102 4 130 225 35

51 2 65 450 70

25 1 32 900 140

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第 3 章:電源分配システム

SoC の実装によるインダクタンス

SoC の電源ピン (VCC と GND) を接続する PCB のはんだランド とビアも、全体的な電源回路における寄生インダクタ

ンスの要因となり ます。 従来の PCB 技術では、 はんだランドの形状と ド ッグボーン形状はほぼ固定されており、 こ

れらの寄生インダクタンスはほとんど変化しません。 ビアの寄生インダクタンスは、 ビアの長さ と反対方向の電流

パスど う しの間隔によって決定します。

こ こでのビアの長さ とは、 SoC のはんだランドから VCC または GND プレーンまで過渡電流を伝達するビアの長さを

いいます。 ビアのその他の部分 (電源プレーンから PCB 裏面まで) はビアの寄生インダクタンスには影響しません

(はんだランドから電源プレーンまでのビアの長さが短いほど寄生インダクタンスは小さ くなる )。 SoC の実装による

ビアの寄生インダクタンスを小さ くするには、 VCC プレーンと GND プレーンをできる限り SoC に近接 (PCB スタ ッ

クアップの表面に近づける ) させます。

反対方向の電流パスど う しの間隔は、 デバイスのピン配置によって決定します。 VCC と GND ビアのペアに流れる電流

など、 反対方向の電流には常にインダクタンスが発生します。 2 つの反対方向のパスど う しの誘導性結合が大きいほ

ど、 ループの総インダクタンスは小さ くなり ます。 したがって、 可能な限り VCC と GND のビアを近くに配置します。

SoC 直下のビア領域には多くの VCC および GND ビアがあ り、総インダクタンスはビアど う しの間隔によって決定し

ます。

• コア VCC 電源 (VCCINT および VCCAUX) の場合、 VCC ピンと GND ピンが反対方向の電流となる

• I/O の VCC 電源 (VCCO) の場合、 任意の I/O とそのリ ターン電流のパス (VCCO または GND ピン) が反対方向の電

流となる

寄生インダクタンスを小さ くするには、 次の方法があ り ます。

• VCCINT や VCCAUX などのコア VCC ピンがチェッカーボード パターンになるよ うに配置する

• VCCO ピンと GND ピンを I/O ピンの間に分散して配置する

Zynq-7000 SoC デバイスでは、 すべての I/O ピンがリ ターン電流ピンの近くに配置されています。

PCB ビアの配置は SoC のピン配置によって決定されます。 PCB 設計者は反対方向の電流パスの間隔を決定できませ

んが、 キャパシタの実装によるインダク タンス と SoC の実装によるインダクタンスの ト レードオフによって調整で

きます。

• どちらの実装によるインダクタンスも、 電源プレーンを PCB スタ ッ クアップの上半分に配置し、 キャパシタを

PCB 表面に配置してキャパシタのビア長を短くするこ とで小さ くできます。

• 電源プレーンを PCB スタ ッ クアップの下半分に配置する場合は、 PCB の裏面にキャパシタを配置する必要があ

り ます。 この場合、 SoC 実装用のビアが長くなるので、 キャパシタを PCB 表面に配置してキャパシタ実装用ビ

アも長くするのは得策ではあ り ません。 PCB 裏面と電源プレーンの距離が短いため、 キャパシタは裏面に実装

するよ うにします。

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第 3 章:電源分配システム

PCB スタ ックアップと基板層の順序

VCC と GND プレーンを PCB スタ ッ クアップのどこに配置するか (基板層の順序) によって電流パスの寄生インダク

タンスは大き く変化します。 このため、 基板層の順序はデザインの初期段階で十分に検討しておく必要があ り ます。

• 優先度の高い電源は SoC の近く (PCB スタ ッ クの上) に配置する

• 優先度の低い電源は SoC から遠く (PCB スタ ッ クの下) に配置する

電源の過渡電流が大きい場合は、 VCC プレーンを PCB スタ ッ クアップの表面 (SoC 側) 近くに配置します。 これによ

り、電流が VCC および GND プレーンに到達するまでに流れる VCC ビアと GND ビアの長さ (垂直方向の距離) を短く

できます。 拡散インダクタンスを小さ くするには、 PCB スタ ッ クアップ内のすべての VCC プレーンの隣に GND プ

レーンを配置します。 高周波電流は表皮効果によって密に結合し、 VCC プレーンに隣接する GND プレーンには、

VCC プレーンと対になる電流の大半が流れるよ うにな り ます。 このため、隣接する VCC プレーンと GND プレーンは

ペアと して扱われます。

一般に、 PCB スタ ッ クは誘電体の厚さ とエッチング後の銅箔エリアを中心と して対称でなければならないという製

造上の制約があるため、 VCC プレーンと GND プレーンのペアをすべて PCB スタ ッ クアップの上半分に配置できな

い場合があ り ます。 そこで、 PCB 設計者は VCC と GND プレーンのペアの優先度を決定する必要があ り ます。 過渡

電流の大きなペアの優先度を高く してスタ ッ クアップのできる限り上に配置し、 過渡電流の小さなペア (またはノ イ

ズ耐性の高いペア) の優先度を低く してスタ ッ クアップの下半分に配置します。

キャパシタの有効周波数帯域

すべてのキャパシタで、 デカップ リ ング キャパシタ と して有効周波数帯域は限られています。 この周波数帯の中心

周波数をキャパシタの自己共振周波数 (FRSELF) といいます。 有効な周波数帯域はキャパシタごとに異なり ます。

キャパシタの ESR によってキャパシタの Q ファ ク ターが決定し、 Q ファ ク ターによって有効な周波数帯域が決定し

ます。

• 一般に、 タンタル キャパシタは有効周波数帯域が非常に広い

• セラ ミ ッ ク チップ キャパシタは ESR が小さ く、 有効周波数帯域が非常に狭い傾向がある

理想的なキャパシタは容量成分のみで構成されますが、 現実のキャパシタはこのよ うに ESL (寄生インダクタンス)

や ESR (寄生抵抗) の成分も含みます。 これらの寄生成分が直列に作用して RLC 回路が形成されます (図 3-4)。 RLC

回路の共振周波数がキャパシタの自己共振周波数となり ます。

RLC 回路の共振周波数は式 3-1 で求められます。

式 3‐1

自己共振周波数を求めるも う 1 つの方法と して、 等価 RLC 回路のインピーダンス曲線の最小点を見つけます。 イン

ピーダンス曲線は、 SPICE シ ミ ュレータで周波数スイープを用いて計算または生成できます。 インピーダンス曲線

を求めるその他の方法については、 「シ ミ ュレーシ ョ ン方法」 を参照してください。

キャパシタの自己共振周波数と、 キャパシタをシステムの一部と して実装した場合の実効共振周波数 (FRIS) は区別

して考える必要があ り ます。 後者は、 キャパシタの寄生インダク タンスに加え、 ビア、 プレーン、 そしてキャパシ

タ と SoC を接続する ト レースのインダクタンスを含めた共振周波数を表します。

キャパシタの自己共振周波数 FRSELF 値 (キャパシタのデータシートに記載) は、 システムに実装後の実効共振周波数

FRIS よ り もかなり高くな り ます。 重要なのは実装した場合のキャパシタの性能であるため、 PDS で使用するキャパ

シタを評価する際は実効共振周波数を使用します。

F 12 LC---------------=

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第 3 章:電源分配システム

実装後の寄生インダクタンスは、 キャパシタ自体の寄生インダク タンスのほかに、 PCB のランド、 接続ト レース、

ビア、 電源プレーンのインダクタンスを合計したものです。 キャパシタを PCB の裏面に実装した場合は、 PCB ス

タ ッ クアップの厚さ と同じ長さのビアを通ってデバイスに接続されます。最終的な厚さが 1.524mm (60mil) の PCB の

場合、 ビアど う しの間隔にもよ り ますが約 300pH ～ 1,500pH がキャパシタの実装による寄生インダクタンス

(LMOUNT) と して生じます。 ビアど う しの間隔と PCB の厚さが広くなる と、 インダクタンスが大き くな り ます。

システムにおけるキャパシタの総寄生インダク タンス (LIS) を求めるには、キャパシタの寄生インダクタンス (LSELF)

と実装による寄生インダクタンス (LMOUNT) を合計します。

LIS = LSELF + LMOUNT 式 3‐2

たとえば、 0402 サイズの X7R セラ ミ ッ ク チップ キャパシタを使用した場合は次のよ うになり ます。

C = 0.01F (ユーザーが選択)

LSELF = 0.9nH (キャパシタのデータシートに記載されたパラ メーター )

FRSELF = 53MHz (キャパシタのデータシートに記載されたパラ メーター )

LMOUNT = 0.8nH (PCB 実装の形状に基づく )

システムにおける実効寄生インダクタンス (LIS) を求めるには、 ビアの寄生成分を加えます。

LIS = LSELF + LMOUNT = 0.9nH + 0.8nH LIS = 1.7nH 式 3‐3

例に示した値を使用して、 実装後のキャパシタの共振周波数 (FRIS) を求めます。 式 3-1 よ り、 次のよ うにな り ます。

式 3‐4

式 3‐5

FRSELF は 53MHz ですが、 FRIS はそれよ り も低い 38MHz とな り ます。 実装によるインダクタンスを加える と、 実効

周波数帯域は低くなり ます。

デカップ リ ング キャパシタは、 共振周波数付近の狭い周波数帯域でのみ有効であるため、 複数のキャパシタを組み

合わせてデカップ リ ング ネッ ト ワークを形成する際は、 共振周波数を考慮してキャパシタを選択する必要があ り ま

す。 このよ うに、 キャパシタの実効周波数は本来の共振周波数よ り もはるかに高くなったり低くなったり します。

前述のよ うに、 キャパシタは容量が異なってもパッケージが同一の場合はインダクタンス曲線が同じになり ます。

図 3-6 に示すよ うに、 キャパシタがインダクターと して働く部分の周波数特性はすべてのキャパシタで同じです。

FRIS1

2 L IS C-------------------=

FRIS1

2 1.7 9–10 H 0.01 6–10 F ------------------------------------------------------------------- 38 610 Hz==

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第 3 章:電源分配システム

キャパシタの反共振

SoC の PDS で複数のキャパシタを組み合わせた場合、 PDS 全体のインピーダンスに反共振スパイクが生じる という

問題があ り ます。 このスパイクは、 PDS 内のエネルギー蓄積素子 (固有容量、 個別キャパシタ、 寄生インダクタン

ス、 電源/グランド プレーン) の不適切な組み合わせによって発生します。

反共振は、 高周波 PCB キャパシタ と PCB プレーンの容量の間など、 電源分配システムの連続する 2 区間で発生しま

す。一般に、電源プレーンとグランド プレーン間の容量は Q ファ ク ターが高くな り ます。高周波 PCB キャパシタの

Q ファ ク ターも高いと、 高周波の個別キャパシタ とプレーンの容量が交差する点で高インピーダンスの反共振ピー

クが発生するこ とがあ り ます。 この周波数で SoC が (スティ ミ ュラス と して) 大きな過渡電流を必要とする場合、 ノ

イズ電圧が大き くな り ます。

この問題を解決するには、高周波の個別キャパシタの特性または VCC と GND プレーンの特性を変更するか、 あるい

は SoC のアクティビティを共振周波数から離れた別の周波数に移動する必要があ り ます。

キャパシタの配置に関する基礎

デカップ リ ング機能を有効にするには、 キャパシタをデカップリ ング対象のデバイスの近くに配置する必要があ り

ます。

SoC とデカップリ ング キャパシタの間隔が大き くなる と、 電源プレーンとグランド プレーンで電流の流れる距離が

長くなり、 デバイス とキャパシタ間の電流パスのインダク タンスも大き くな り ます。

この電流パス (キャパシタの VCC 側から SoC の VCC ピン、そして SoC の GND ピンからキャパシタの GND 側へと電

流が流れるループ) のインダクタンスは、 ループの面積に比例します。 この面積を小さ くする と インダクタンスも小

さ くな り ます。

デバイス とデカップ リ ング キャパシタの距離を短くする と インダクタンスが小さ くな り、 過渡電流が流れやすくな

り ます。 ただし一般的な PCB のサイズを考える と、 この横方向の移動よ り も SoC のノ イズ源と実装済みキャパシタ

の位相関係の方が重要になり ます。

キャパシタがどの程度有効であるかは、 SoC のノ イズ源と実装済みキャパシタの位相関係によって決定します。

キャパシタが特定の周波数 (たとえばキャパシタの共振周波数) で過渡電流を供給できるよ うにするには、 SoC から

キャパシタまで電流が流れた距離を基準と した位相関係が、 その周波数に対応する周期の整数分の 1 以内でなけれ

ばなり ません。

キャパシタの配置によって、 キャパシタ と SoC の伝送ラインとなるインターコネク ト (この場合は電源プレーンとグ

ランド プレーンのペア) の長さが決定します。 このインターコネク トで生じる伝搬遅延が重要な要素となり ます。

SoC のノ イズはいくつかの周波数帯域で発生しますが、 デカップリ ング キャパシタが対応する周波数帯域はそのサ

イズによって異なり ます。 キャパシタの配置条件は、 各キャパシタの有効周波数に基づいて決定します。

SoC の要求電流レベルが変化する と、 電源プレーンとグランド プレーンのある一点で局所的に PDS 電圧にわずかな

乱れが生じます。 これに対処するには、 デカップリ ング キャパシタはまず電圧の変化を検知する必要があ り ます。

SoC の電源ピンで電圧に変化が生じてからキャパシタがそれを検知するまでの間には有限の遅延 (式 3-6) が発生し

ます。

式 3‐6

FR4 は、 電源プレーンが埋め込まれている PCB の誘電体です。

Time Delay Distance from the SoC power pins to the capacitorSignal propagation speed through FR4 dielectric---------------------------------------------------------------------------------------------------------=

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第 3 章:電源分配システム

これとは別に、 補償電流がキャパシタから SoC に流れる際にも同じ長さの遅延が発生します。 つま り、 SoC で過渡

電流が発生してから、 SoC 側でその過渡状態が解消されるまでに、 往復分の遅延が生じるこ とにな り ます。

• 配置要求される周波数の波長の 1/4 よ り も間隔が広い場合、 SoC にはほとんどエネルギーが伝達されません。

• SoC に伝達されるエネルギーは、 波長の 1/4 で 0% で、 距離が 0 のと きに 100％ とな り ます。

• SoC 電源ピンから波長の 1/4 の整数分の 1 にあたる距離にキャパシタを配置する と、 SoC に効果的にエネルギー

が伝達されます。 この波長の 1/4 に対する比率は小さい値とする必要があ り ます。 これは、 キャパシタは共振周

波数をわずかに超える周波数 (短い波長) でも有効であるためです。

実際のアプリ ケーシ ョ ンでは、 1/4 波長の 1/10 が目安となり ます。 つま り、 デカップリ ング対象となる電源ピン波長

の 1/40 以内の距離にキャパシタを配置します。 この波長は、 実装済みキャパシタの共振周波数 FRIS に対応します。

多数の外付け終端抵抗やト ランシーバーの受動電源フ ィルターを使用する場合は、 デカップリ ング キャパシタよ り

も これらの配置を優先します。 デバイスを中心とする同心円状に、 まず終端抵抗と ト ランシーバー電源フ ィルター

をデバイスの最も近くに配置し、 次にデカップリ ング キャパシタを値の小さいものから順に配置します。

VREF 安定化キャパシタ

VREF 電源を安定化するには、 各ピンに 1 つのキャパシタを使用し、 できる限り VREF ピンの近くに配置します。

キャパシタは、 0.01µF ～ 0.47µF の範囲のものを使用します。 VREF キャパシタの最大の役割は、 VREF ノードのイン

ピーダンスを抑え、 これによってクロス トークのカップリ ングを低減させるこ とにあ り ます。 低周波のエネルギー

は不要なため、 値の大きなキャパシタは必要あ り ません。

ただし、 これは内部 VREF を使用しない場合に限り ます。 内部 VREF は Zynq-7000 SoC デバイスの機能で、 基準電圧

レールが内部生成されるため VREF ピンを通常の I/O ピンと して使用できます。 内部 VREF の詳細は、 『7 シ リーズ

FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) を参照してください。

電源の共通化

Zynq-7000 SoC デザインでは、 1.8V の VCCO と VCCAUX を共通の PCB プレーンから供給できます。 ただし、電源ノ イ

ズに十分な注意が必要です。 特に、 VCCO レール上のノ イズによって、 VCCAUX 電源が推奨動作条件範囲を外れない

よ うにしてください。 『Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC

スイ ッチ特性』 (DS187) および 『Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特性および AC スイ ッチ特性』

(DS191) を参照してください。

未接続の VCCO ピン

SoC の I/O ピン数がデザインで必要なピン数よ り もはるかに多い場合など、 SoC の I/O バンクが 1 つ以上未使用のま

ま となるこ とがあ り ます。 このよ うなと きは、 そのバンクに関連する VCCO ピンを未接続のままにする方が、 PCB

レイアウ トの制約が緩和される場合があ り ます (電源およびグランド プレーンにビア アンチパッ ドによる ク リ アラ

ンスが少なくなる、 ピン付近での入出力信号パスの障害物が少なくなる、 プレーン層と して使用していた銅箔をほ

かのプレーンレッ トに使用できるなど)。

未使用の I/O バンクの VCCO ピンをフローティング状態にしておく と、 これらのピンやバンク内の I/O ピンに対する

ESD 保護のレベルが低下します。 未使用のバンクの ESD 保護レベルを最大限に高めるには、 そのバンクのすべての

VCCO および I/O ピンを同じ電位 (グランド、 有効な VCCO、 またはフローティング プレーン) に接続して ください。

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第 3 章:電源分配システム

シミ ュレーシ ョ ン方法

PDS の特性を予測するためのシ ミ ュレーシ ョ ン方法には、 非常にシンプルなものから複雑なものまでさまざまです。

正確なシ ミ ュレーシ ョ ン結果を得るには、 非常に高度なシ ミ ュレータで長時間のシ ミ ュレーシ ョ ンを行う必要があ

り ます。

最もシンプルなシ ミ ュレーシ ョ ン方法の 1 つに、 基本的な RLC を一括して扱うシ ミ ュレーシ ョ ンがあ り ます。 この

方法では PDS の分布定数モデルと しては考慮されませんが、 大きな反共振が起こらないよ うにデカップリ ング キャ

パシタの選択と検証を行う用途には役立ちます。 RLC を一括して扱うシ ミ ュレーシ ョ ンは、 表 3-3 以外の代用キャ

パシタを評価する場合など、 デカップリ ング ネッ ト ワークの等価モデルを求めるのに適した手法です。

RLC を一括して扱うシ ミ ュレーシ ョ ンは、 SPICE などの回路シ ミ ュレータを用いて行う方法と、 MathCAD や

Microsoft Excel などの数学系ツールを用いて行う方法があ り ます。 Istvan Novak 氏は、 RLC を一括して扱うシ ミ ュ

レーシ ョ ンのための無償 Excel スプレッ ドシート をはじめ、 PDS シ ミ ュレーシ ョ ンに役立つ各種ツールを次のウェブ

サイ トの Tool Download セクシ ョ ンで公開しています。

http://www.electrical-integrity.com

表 3-5 にも示すよ うに、 EDA ツール ベンダーからも PDS のデザインとシ ミ ュレーシ ョ ン用のツールが提供されてい

ます。 これらのツールは、 簡単なものから複雑なものまでさまざまな種類があ り ます。

表 3‐5: PDS のデザインとシミ ュレーシ ョ ンのための EDA ツール

ツール ベンダー ウェブサイ ト

ADS Agilent http://www.agilent.com

SIwave、 HFSS Ansys http://www.ansys.com

Specctraquest Power Integrity Cadence http://www.cadence.com

Speed 2000、 PowerSI、 PowerDC Cadence http://www.cadence.com

Hyperlynx PI Mentor http://www.mentor.com

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第 3 章:電源分配システム

PDS の計測

PDS が適切かど うかは、 計測によって判断できます。 PDS のノ イズ計測は非常に特殊な作業であ り、 多くの特別な

手法が開発されています。 こ こでは、 ノ イズの大きさ と スペク ト ラムの計測について説明します。

ノ イズ量の計測

ノ イズの計測は、 現実に即したテス ト パターンを実行中のデザインに対して、 広帯域のオシロスコープ (3GHz 以上

のオシロスコープと 1.5GHz のプローブまたは同軸ケーブルによる直接接続) を用いて行う必要があ り ます。 測定点

はデバイスの電源ピンか、High または Low に駆動した未使用の I/O ピンと します (これをスパイホール計測と呼ぶ)。

VCCINT と VCCAUX は PCB の裏面にあるビアでのみ計測可能です。 VCCO も この方法で計測できますが、 同一のバン

クの未使用 I/O ピンで静的 (ロジッ ク レベルの固定された) 信号を計測した方が正確な結果が得られます。

PCB の裏面でノ イズを計測する際は、 計測点と SoC の間のパスにあるビアの寄生要素を考慮する必要があ り ます。

このパスで発生する電圧降下は、 オシロスコープでは計測できません。

それは、 デカップ リ ング キャパシタがデバイス直下に実装されているこ とが多く、 その場合、 キャパシタのランド

が PCB 表面のト レースで VCC および GND ビアに直接接続されている という点です。 これらのキャパシタは、 高周

波 AC 電流のシ ョート回路と して作用するため、 計測が難し くな り ます。 このよ うなキャパシタを計測サイ トから

取り除き、 計測時にシ ョート しないよ うにしてください (その他のキャパシタは、 実際のシステムの動作を反映する

ために残す)。

VCCO ノ イズは、 ロジッ ク 1 またはロジッ ク 0 を駆動するよ う設定した I/O ピンで計測できます。 通常、 この 「スパ

イホール」 にはバンク内のほかの信号と同じ I/O 規格を使用して ください。 静的なロジッ ク 0 を計測する と、 ビク

ティム側に発生したクロス トーク (ビア フ ィールド、 PCB 配線、 パッケージ配線) を観察できます。 静的なロジッ ク

1 を計測しても同じ クロス トーク成分を見るこ とができますが、 それ以外に I/O バンクの VCCO ネッ トに存在する ノ

イズも観察できます。 静的ロジッ ク 1 で計測したノ イズから静的ロジッ ク 0 で計測したノ イズを (時間の一貫性を維

持したまま) 差し引く と、 ダイにおける VCCO のノ イズがわかり ます。 正確な結果を得るには、 静的ロジッ ク 0 と静

的ロジッ ク 1 のノ イズを同じ I/O で計測する必要があ り ます。 つま り、 両ロジッ ク状態の時間領域の波形情報を保存

しておき、 MATLAB や Excel などの数値計算ツールで後処理を行い、 2 つの波形の減算を実行します。

オシロスコープでの計測方法

オシロスコープで電源システムのノ イズを計測するには基本的に 2 つの方法があ り ますが、 これらはそれぞれ目的

が異なり ます。 1 つは可能性のあるすべてのノ イズ イベン ト を調べる方法で、 も う 1 つは個々のノ イズ源を調べる

のに役立つ方法です。

• オシロスコープを無限残光モードに設定し、 長時間 (数秒～数分) のノ イズをすべて計測します。 デザインに複

数のモードがあ り、 使用する リ ソースの種類や量が異なる場合は、 オシロスコープでノ イズを計測中にこれら

すべてのモードで動作させ、 それぞれの状態でのノ イズを計測する必要があ り ます。

• オシロスコープをアベレージ モードに設定し、 既知のアグレッサー イベン トで ト リガーします。 これによ りア

グレッサー イベン ト と相関のある ノ イズ量がわかり ます (アグレッサーに対して非同期のイベン トはすべて平

均化処理によって削除される )。

電源システムのノ イズは、 局所的なノ イズ現象の影響を除去するため、 SoC のいくつかの位置で計測して ください。

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第 3 章:電源分配システム

サンプル デザインの VCCO ピンのノ イズをアベレージ モードで計測した結果を図 3-8 に示します。 この例では、 I/O

バス インターフェイスのクロ ッ クを ト リガーと して、 250Mb/s で 1-0-1-0 パターンを送出しています。

同じデザインでさ らに多くの種類の I/O パターンを送出し、 無限残光モードでノ イズを計測した結果を図 3-9 に示し

ます。 無限残光モードでは、 プライマ リ アグレッサーとの相関の有無にかかわらず長時間にわたるすべてのノ イズ

イベン トが計測されるため、 電源システムのすべての逸脱が表示されます。

X-Ref Target - Figure 3-8

図 3‐8:複数の I/O によって 250Mb/s でパターンを送出し、 VCCO 電源をアベレージ モードで計測した結果

UG933_c3_08_032811

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第 3 章:電源分配システム

図 3-8 と図 3-9 に示した計測結果は、 Peak-to-Peak のノ イズを表しています。 このノ イズが仕様の許容電圧範囲を超

えている場合、 デカップ リ ング ネッ ト ワークが不適切であるか、 PCB レイアウ トに問題があるこ とになり ます。

ノ イズ スペク ト ラムの計測

デカップ リ ング ネッ ト ワークを改善するには、 ノ イズの量を計測するだけでは不十分です。 ノ イズが発生する周波

数を特定するには、 ノ イズの電源スペク ト ラムを計測する必要があ り ます。 これは、 スペク ト ラム アナライザー、

または広帯域のオシロスコープと数学手法の FFT の組み合わせによって行います。

FFT 数学関数をオシロスコープに組み込むこ と もできますが、 多くの場合、 これらの関数では十分な分解能が得ら

れず、 ノ イズ スペク ト ラムを明確に把握できません。 も う 1 つの方法と して、 オシロスコープで時間領域のデータ

を長時間にわたって収集し、 MATLAB など FFT をサポート したソフ ト ウェアで後処理を行い周波数領域に変換しま

す。 この方法には、 ユーザーの目的に合わせて自由に分解能を設定できる という利点があ り ます。 これらの数学的

方法を利用できない場合は、 時間領域の波形を観測してノ イズ個々の周期性を推定し、 ノ イズの周波数成分を近似

的に求めるこ とができます。

スペク ト ラム アナライザーは、 入力された電圧信号の周波数を示す周波数領域用の測定器です。 これを使用する と、

PDS の不適切な周波数帯域を正確に特定できます。

ある特定の周波数でノ イズが過剰な場合、 その周波数ではデバイスの過渡電流条件に対して PDS のインピーダンス

が高すぎるこ とを示しています。 この情報を利用して、 PDS がその周波数での過渡電流に適切に対応するよ うにデ

ザインを変更できます。 具体的には、 実効周波数がノ イズの周波数に近いキャパシタを追加するか、 またはク リ

ティカルな周波数における PDS のインピーダンスを小さ く します。

X-Ref Target - Figure 3-9

図 3‐9:同じ電源を無限残光モードで計測した結果

UG933_c3_09_032811

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第 3 章:電源分配システム

ノ イズ スペク ト ラムの計測も、 Peak-to-Peak のノ イズ計測と同様、 デバイスの直下で静的な High または Low に駆動

するよ う設定されている I/O で行います。 スペク ト ラム アナライザーでは、 アクティブ プローブではなく 50Ω の

ケーブルで計測データを取り込みます。

• 計測ケーブルを接続する場合、 同軸コネクタをデバイス近くの電源プレーンとグランド プレーンに接続する と

いう方法が考えられます。 しかし実際にこの方法を利用できるこ とはほとんどあ り ません。

• も う 1 つの方法と して、 デバイス近くのデカップ リ ング キャパシタを 1 つ取り除き、 そのランドに計測ケーブ

ルを接続します。 ケーブルの芯線とシールドはキャパシタのランドに直接はんだ付けします。 あるいは、 プ

ローブ ステーシ ョ ンを用いて 50Ω の RF プローブでデカップリ ング キャパシタのランドに触れる という方法も

あ り ます。

スペク ト ラム アナライザーのフロン トエンド回路は敏感なため、 保護のために DC ブロ ッキング キャパシタまたは

減衰器を直列に挿入します。 これによ り、 スペク ト ラム アナライザーがデバイスの電源電圧から保護されます。

図 3-10 は、 複数の I/O から 100MHz でパターンを送出した場合の VCCO 電源における ノ イズをスペク ト ラム アナラ

イザーで測定したものです。

X-Ref Target - Figure 3-10

図 3‐10: スペク ト ラム アナライザーによる VCCO の計測画面

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第 3 章:電源分配システム

デカップリング ネッ トワークの最適化

高度に最適化された PDS が必要な場合は、 プロ ト タイプ システムの計測およびシミ ュレーシ ョ ン結果を PDS デザイン

に反映するよ うにします。 プロ ト タイプ システムで発生するノ イズ スペク ト ラム、 およびシステムの電源システムの

インピーダンスを把握するこ とで、 デザイン固有の過渡電流を決定して、 それに対応できる PDS が設計できます。

デザインの動作時のノ イズ スペク ト ラムを計測するには、 スペク ト ラム アナライザーを使用するか、 オシロスコー

プと FFT を組み合わせて使用します。 電源システムのインピーダンスは計測またはシ ミ ュレーシ ョ ンで直接求める

こ と もできますが、 多くの変数や未知数があるのでこれら 2 つを組み合わせて求める場合もあ り ます。

ノ イズ スペク ト ラムと インピーダンスはどちら も周波数の関数です。 これら 2 つの比を求める と、 周波数の関数と

しての過渡電流が得られます (式 3-7)。

式 3‐7

データシートに記載されている最大リ ップル電圧の値を使用する と、 すべての周波数で必要なインピーダンスの値

を求めるこ とができます。 これによ り、 周波数の関数と しての目標インピーダンスを得るこ とができます。 この結

果を使用する と、 デザインの過渡電流に適切に対応するよ うにキャパシタ ネッ ト ワークを設計できます。

ト ラブルシューテ ィング

これまでに説明してきた方法でも、 デザインでノ イズの問題が解消されないこ とがあ り ます。 こ こでは、 可能性と

して考えられる原因とその解決方法を紹介します。

例 1: PCB 上のほかのデバイスからのノイズ

グランド /電源プレーンを複数デバイスで共用している場合、 適切にデカップリ ングされていないデバイスからのノ

イズがほかのデバイスの PDS に影響を与えるこ とがあ り ます。 一般的なノ イズ源と しては次のものがあ り ます。

• メモ リ インターフェイス。 一時的な競合の周期的な発生または大電流ド ライバーによ り、 過渡電流が非常に大

き くなる傾向があ り ます。

• 大型の ASIC

これらデバイスで許容量を超える ノ イズが計測される場合、 部分的な PDS とそのデカップリ ング ネッ ト ワークを解

析する必要があ り ます。

I f V f From S pec trum AnalyzerZ f From Network Analyzer-------------------------------------------------------------------=

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第 3 章:電源分配システム

例 2: プレーン、 ビア、 接続ト レースの寄生インダクタンス

デカップ リ ング ネッ ト ワークの容量が十分でも、 キャパシタから SoC までのパスに大きなインダクタンスが生じて

いる場合があ り ます。

これには、 次の原因が考えられます。

• デカップ リ ング キャパシタの接続ト レースの形状またははんだランドの形状が適切でない

• キャパシタから SoC までのパスが長すぎる

または

• PCB スタ ッ クアップの厚さが大き く、 電源ビアの電流パスが長すぎる

接続ト レースの形状とキャパシタ ランドの形状が適切でない場合は、 電流パスのループ インダク タンスを確認しま

す。 デカップ リ ング キャパシタ用のビアと PCB 上にあるキャパシタのはんだランドの間隔が数ミ リ メートルある

と、 電流のループ面積が必要以上に大き くな り ます。

電流のループ面積を小さ くするには、 ビアがキャパシタのはんだランドに直接接するよ うに配置します。 ビアと ラ

ンドを ト レースで接続するこ とは避けてください。

図には示していませんが、 形状を改善する方法と しては、 パッ ドの中にビアを作成したり (実際には、 はんだランド

の下にビアを配置する )、 ビアをランドの端ではなく横に配置したり します。 また、 2 つのビアを使用する と、 接続

ト レースの形状とキャパシタ ランドの形状を改善できます。

基板が非常に厚い (3.2mm または 127mil 以上) 場合、 ビアの寄生インダクタンスが大き くな り ます。

寄生インダクタンスを小さ くするには、 問題となる VCC プレーンと GND プレーンのサンド イ ッチを SoC が配置さ

れている PCB 表面近くにし、 キャパシタを PCB 表面に配置します。

例 3: PCB の I/O 信号の駆動能力が必要以上に大きい

PDS を調整してもまだ VCCO ノ イズが大きすぎる場合は、 I/O インターフェイスのスルー レートや駆動能力を小さ く

します。 この手法は、 SoC からの出力と SoC への入力の両方に対して行う こ とができますが、場合によっては、 SoC

への入力で過剰なオーバーシュートが発生して IOB のク ランプ ダイオードに逆バイアスがかかり、 VCCO の PDS に

電流が流れる可能性があ り ます。

VCCO に大量のノ イズが発生する場合は、 これらインターフェイスの駆動能力を小さ くするか、 入力または出力パス

に別の終端を使用するよ うにします。

例 4: I/O 信号のリ ターン電流のパスが最適でない

I/O 信号のリ ターン電流も PDS の大きなノ イズ源となるこ とがあ り ます。 デバイスから PCB (そして最終的には別の

デバイス) に信号が伝送される と、 同じ大きさで反対方向の電流が PCB からデバイスの電源/グランド システムに流

れます。 低インピーダンスのパスがない場合、 リ ターン電流はよ り インピーダンスの大きな最適でないパスを流れ

ます。 I/O 信号のリ ターン電流が最適でないパスを流れる と、 PDS で電圧変動が誘発され、 信号はクロス トークの影

響を受けます。 これを改善するには、 すべての信号の近くに不連続性のないリ ターン パスを確保します。

リ ターン電流のパスの最適化には次の方法があ り ます。

• 信号が流れる配線層の数を少なく し、 不連続性のない検証された リ ターン電流パスを確保する

• 基準プレーン間を流れる AC 電流に低インピーダンスのパスを確保する (PCB の基板層が変わる場所に高周波デ

カップ リ ング キャパシタを配置する )

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第 4章

SelectIO のシグナリング

はじめに

Zynq-7000 SoC の SelectIO リ ソースは、汎用 I/O とその各種設定を集めたものです。 SelectIO は多数の I/O 規格に対応し、

規格ごとに数百種類もの異なる設定が用意されているため、 I/O インターフェイスを柔軟に選択して設計できます。

この章では、 I/O 規格、 トポロジ、 終端を選択する際の指針、 そしてよ り詳細なデザイン決定と検証を行う際のシ

ミ ュレーシ ョ ンと計測方法について説明します。 一般に、 使用する I/O インターフェイスは、 ほかのデバイスの選択

や標準規格のサポート など、 高次レベルのシステム要件によって決定します。 そのよ うな制約が定義されていない

場合は、 システム設計者がシステムの目的に合わせて I/O インターフェイス規格を選択し、 最適化します。

この章には、 次のセクシ ョ ンがあ り ます。

• インターフェイスの種類

• シングルエンド信号

インターフェイスの種類

インターフェイスには多くの種類があ り ますが、 具体的な検討に入る前にインターフェイスを大別して整理する と

理解しやすくな り ます。 こ こでは次の 2 つの点に着目した分類を紹介します。

• シングルエンド インターフェイス と差動インターフェイス

• SDR (シングル データ レート ) インターフェイス と DDR (ダブル データ レート ) インターフェイス

シングルエンド インターフェイスと差動インターフェイス

伝統的なデジタル ロジッ クでは、 シングルエンド方式の信号伝達を使用していました。 これは、 1 本の信号線およ

びド ライバーとレシーバーに共通の GND を使用して信号を伝送する方式です。 このインターフェイスでは、 GND

を基準と した固定の電圧しきい値に対する信号の相対電圧レベルに基づいて信号をアサート (High または Low) しま

す。 信号の電圧がしきい値 VIH よ り も高い状態を High と見なし、 信号の電圧がしきい値 VIL よ り も低い状態を Low

と見なします。 シングルエンド方式の主な I/O 規格に TTL があ り ます。

インターフェイスの高速化と ノ イズ マージン確保のために、 GND とは別に専用の基準電圧を使用するシングルエン

ド I/O 規格もあ り ます。 VREF を利用してロジッ ク レベルを決定している I/O 規格の例と して、 HSTL や SSTL があ り

ます。 VREF は、 固定されたコンパレータ入力と考えるこ とができます。

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第 4 章: SelectIO のシグナリング

最近の高速インターフェイスでは、 主に差動信号が使用されます。 これは、 お互いを基準電圧とする 2 つの相補信

号を伝送する方式です。 差動インターフェイスでは、 2 つの相補信号の相対電圧レベルに基づいて信号をアサート

(High または Low) します。信号 P の電圧が信号 N の電圧よ り も高い状態を High と見なし、信号 N の電圧が信号 P の

電圧よ り も高い状態を Low と見なします。通常、信号 P と N の電圧幅は同じで、 GND よ り高い電位の同相電圧を使

用します (実際にはそうでないこ と もある )。 差動 I/O 規格の代表例に LVDS があ り ます。

SDR インターフェイスと DDR インターフェイス

SDR (シングル データ レート ) インターフェイス と DDR (ダブル データ レート ) インターフェイスの違いは、 バスに

おけるデータ信号と クロ ッ ク信号の関係にあ り ます。 SDR システムでは、 ク ロ ッ クの立ち上がりエッジまたは立ち

下がりエッジのいずれか一方でのみ、 受信デバイスの入力フ リ ップフロ ップにデータが入力されます。 この場合、

1 ク ロ ッ ク周期が 1 ビッ ト時に相当します。 DDR システムでは、 ク ロ ッ クの立ち上がりエッジと立ち下がりエッジ

の両方で受信側デバイスの入力フ リ ップフロ ップにデータが入力されます。 この場合、 1 ク ロ ッ ク周期は 2 ビッ ト時

に相当します。 SDR であるか DDR であるかは、 信号を伝送する I/O 規格がシングルエンド方式か差動方式かとは関

係あ り ません。 シングルエンド方式の SDR や DDR もあれば、 差動方式の SDR や DDR もあ り ます。

シングルエンド信号

Zynq-7000 SoC I/O では、 さまざまなシングルエンド I/O 規格を使用できます。 サポート対象の I/O 規格の全リ ス トお

よび各規格の詳細情報は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) の 「SelectIO リ ソース」 の

章を参照してください。 この章の最後には、 サポート対象の各 I/O 規格に対して DRIVE 属性、 SLEW 属性、 双方向

バッファー、 DCI オプシ ョ ンの対応可否をまとめた表を掲載してあ り ます。 また、 それぞれの I/O 規格を使用可能な

I/O バンク タイプ、 HP (High Performance)/HR (High Range) も示してあ り ます。

モード と属性

I/O 規格には、 単方向モードでしか使用できないものと、 双方向と単方向の両モードで使用できるものがあ り ます。

I/O 規格によっては、 駆動能力とスルー レート、 ウ ィーク プルアップまたはプルダウンおよびウ ィークキーパー回

路 (並列終端には使用しない) の有無などを属性で設定できます。 駆動能力とスルー レート を指定してインターフェ

イスを調整する と、 信号のオーバード ライブを避けて適切な速度を得るこ とができます。 ウ ィーク プルアップ、

ウ ィーク プルダウン、 ウ ィーク キーパーを使用する と、 フローティング状態またはト ライステートの信号を既知の

レベルまたは安定したレベルにするこ とができます。 これらの属性がどの属性でサポート されているかは、 『7 シ

リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471) の 「SelectIO リ ソース」 の章に掲載されています。詳細は、

このユーザー ガイ ドを参照してください。

DRIVE 属性を 6mA、 スルーを FAST に設定した LVCMOS は出力インピーダンスが 50 に近いため、 制御インピー

ダンス ド ラ イバーと して使用できます。 ただし、 ウ ィーク ド ラ イバーと伝送ラインのインピーダンス整合は近似で

あ り、 電圧と温度によって変動します。

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第 4 章: SelectIO のシグナリング

入力しきい値

シングルエンド規格の入力回路は、 入力しきい値が固定のものと VREF 電圧によって設定されるものの 2 種類に分類

されます。 VREF を使用するこ とには、 次の 3 つの利点があ り ます。

• 入力しきい値のレベルをよ り厳密に制御できる

• ダイ GND をしきい値の基準電圧と して使用する必要がない

• 入力しきい値を近い値に設定できるので、 入力レシーバーの信号の電圧幅を小さ くできる

これらの利点を持つ 1.8V I/O 規格と して LVCMOS18 と SSTL18 Class 1 の 2 つがあ り ます。1.8V LVCMOS のしきい値

は 0.63V と 1.17V に設定され、 論理が遷移するにはレシーバー側で 540mV 以上の信号の振幅が必要になり ます。

SSTL18 Class 1 のしきい値は VREF - 0.125V と VREF + 0.125V に設定されます。 つま り、 VREF の公称値が 0.9V の場合

は 0.775V と 1.025V に設定され、 論理が遷移するにはレシーバー側で 250mV 以上の信号の振幅があればよいこ とに

なり ます。 このよ うに信号の電圧幅を小さ くできるため、 インターフェイス全体の動作周波数を引き上げるこ とが

できます。 ド ライバー側にとっても、 電圧幅が小さいと必要な DC 電力が少なくな り、 過渡電流を抑えられる とい

う利点があ り ます。 VREF 使用に関して従来は、 VREF 電源が必要な I/O 規格を使用しているバンクでは、 VREF ピン

を I/O と して使用できませんでした。 ただし、 7 シ リーズ デバイスでは、 基準電圧と して、 半専用の VREF ピンを使

用するか、 新しい内部 VREF 機能を使用して内部生成できます。 内部 VREF の詳細は、 『7 シ リーズ FPGA SelectIO リ

ソース ユーザー ガイ ド』 (UG471) を参照して ください。 VREF デカップ リ ングおよびその他電源のデカップリ ングの

詳細は、 第 3章 「電源分配システム」 を参照してください。

トポグラフ ィ と終端

ト ポグラフ ィ とは、 あるインターフェイスにおける ド ライバー、 レシーバー、 インターコネク ト、 終端の配置を表

す一般的な用語です。 単方向のトポグラフ ィ と双方向のトポグラフ ィでは使用する手法が異なるため、 別々に解説

します。

SelectIO 規格は、 システム要件に応じてさまざまな トポグラフ ィで使用できます。 SSTL や LVCMOS など特定の規格

に準拠した SelectIO ド ラ イバーとレシーバーは、 EIA/TIA や JEDEC などの標準化団体が発行する標準規格書に従っ

て使用するこ と も、 その他の標準規格のド ライバーやレシーバーと組み合わせてハイブリ ッ ド I/O と して使用するこ

と もできます。 I/O 規格によっては、 レシーバーの VIL と VIH しか定義されていないものもあれば、 ド ライバーのイ

ンピーダンス とスルー レート、 PCB ト レース長と ト ポグラフ ィ、 受動終端の値と位置、 レシーバーの最大入力容

量、 レシーバーの最大数など、 インターフェイスの詳細がすべて規定されているものもあ り ます。

SelectIO を使用する場合、 システムに対して規格をどのよ うに適用するかは設計者の判断とな り ます。 ト ポグラフ ィ

と終端に関しては多くの決定事項があ り、 それらによってインターフェイスのシグナル インテグ リティが左右され

ます。 各インターフェイスのシグナル インテグ リティは、 シ ミ ュレーシ ョ ンと計測の両面で検証するこ とが非常に

重要です。

終端とは、 インターフェイスにおけるシグナル インテグ リティを維持するためにインピーダンスを整合または補償

するデバイスを総称した用語です。 終端器には、 抵抗、 キャパシタ、 ダイオードなどさまざまな素子を使用できま

すが、 こ こでは抵抗を使用した終端についてのみ説明します。 一般に、 キャパシタやダイオードを使用した終端は

複雑になり ます。

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第 4 章: SelectIO のシグナリング

単方向のトポグラフ ィ と終端

単方向トポグラフ ィは、 ポイン ト ツー ポイン ト とマルチド ロ ップの 2 種類に大別できます。 一対のド ライバーとレ

シーバーで構成されるものをポイン ト ツー ポイン ト と呼び、 1 つのド ライバーと複数のレシーバーで構成されるも

のをマルチド ロ ップと呼びます。 ト ポグラフ ィがポイン ト ツー ポイン トかマルチド ロ ップかによってインターフェ

イスの特性が異なり、 最適な終端方法も異なってきます。

単方向ポイン ト ツー ポイン ト トポグラフ ィ

単方向トポグラフ ィで最も単純なのがポイン ト ツー ポイン ト型です。 この トポグラフ ィでは、 ド ライバーとレシー

バーが 1 つずつしかあ り ません。 終端を使用する場合は、 図 4-1 のよ うにレシーバー側で並列終端とするか、 図 4-2

のよ うにド ライバー側で直列終端とするか、 または図 4-3 や図 4-4 のよ うにインピーダンス制御ド ライバーを使用す

る方法があ り ます。 これら終端に最適な抵抗の値、 VTT 電圧レベル、 VRN/VRP 基準抵抗値は IBIS シ ミ ュレーシ ョ ン

で決定してください。

X-Ref Target - Figure 4-1

図 4‐1:単方向ポイン ト ツー ポイン ト トポグラフ ィの並列終端

X-Ref Target - Figure 4-2

図 4‐2:単方向ポイン ト ツー ポイン ト トポグラフ ィの直列終端

X-Ref Target - Figure 4-3

図 4‐3:単方向ポイン ト ツー ポイン ト トポグラフ ィの DCI インピーダンス制御ドライバー

X-Ref Target - Figure 4-4

図 4‐4:単方向ポイン ト ツー ポイン ト トポグラフ ィの 「ウィーク ド ライバー」

Z0 = 50Ω

UG933_c4_01_031711

RP = Z0 = 50Ω

VTT

RO = 25Ω

UG933_c4_02_031711

RS = Z0 – R0 = 25ΩZ0 = 50Ω

RO = 25Ω

UG933_c4_03_031711

LVDCI

Z0 = 50Ω

RO = RVRN = RVRP > Z0 = 50Ω

UG933_c4_04_031711

LVCMOS (DRIVE = 6, SLEW = FAST)

Z0 = 50Ω

RO ≈ Z0 ~ 50Ω

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第 4 章: SelectIO のシグナリング

一般に、 並列抵抗終端 (RP) の値は、 終端する伝送ラインの特性インピーダンス (Z0) と同じ値になり ます。 直列抵抗

終端 (RS) の値は、伝送ラインの特性インピーダンス (Z0) から終端を接続する ド ライバーの出力インピーダンス (RO)

を引いた値になり ます。 インピーダンス制御ド ライバーは、 ド ライバーの出力インピーダンス (RO) と終端する伝送

ラインの特性インピーダンス (Z0) が同じになるよ うに調整します。

伝送ラインの特性インピーダンスが 50 で、 ド ライバーの出力インピーダンス (RO) が 25 とする と、 直列終端

(図 4-2) では 25、 並列終端 (図 4-1) では 50 とするのが適切です。 DCI またはウ ィーク LVCMOS ド ラ イバーを使

用したインピーダンス制御ド ライバーの場合は、 出力インピーダンス (RO) が 50 となるよ うに調整します。 つま

り、 DCI の場合は VRN と VRP の抵抗が 50 とな り ます。 駆動能力 6mA ～ 8mA のウ ィーク LVCMOS ド ラ イバー

は、 出力インピーダンスがほぼ 50 とな り ます (図 4-3)。

一般に、 並列終端のパフォーマンスは、 VTT (並列終端抵抗に接続された電圧源) が信号電圧の半分のと きに最もよ く

な り ます。 2.5V 信号 (VCCO = 2.5V) の場合、 VTT の理想値は 1.25V です。 この電圧が利用できない場合は、 テブナン

並列終端を使用する方法があ り ます。 この終端は、 伝送ラインの特性インピーダンス (通常は 50) に等しい並列等

価抵抗 (RPEQ) を持つ分圧回路で構成されます。 分圧点の電圧が VTT となるよ うにします。 図 4-5 に示したテブナン

並列終端は、 2.5V の VCCO を電源と して 2 つの 100 抵抗で構成され、VTT が 1.25V、並列等価抵抗 (RPEQ) が 50 と

なっています。

ただし並列終端は消費電力が大き く、 この点で直列終端やインピーダンス制御ド ライバーよ り も不利になり ます。

ト ポロジ間の ト レードオフを比較して、 インターフェイスに最適な終端トポグラフ ィ を判断してください。

表 4-1 に、 単方向ポイン ト ツー ポイン ト ト ポグラフ ィで使用できる I/O インターフェイスの種類を示します。

LVTTL と LVCMOS では、 標準的な終端方法は規定されていません。 ド ライバー側の直列終端、 またはレシーバー側

の並列終端のいずれを使用してもかまいません。

LVDCI では、 インピーダンス制御ド ライバーによる終端を使用するのが一般的です。 レシーバー側には終端は必要

あ り ません。

X-Ref Target - Figure 4-5

図 4‐5: テブナン並列終端

表 4‐1:単方向ポイン ト ツー ポイン ト トポグラフ ィで使用できる I/O インターフェイスの種類

LVTTL

LVCMOS

LVDCI

SSTL Class I

HSTL Class I

UG933_c4_05_031711

RPT = 2 x Z0 = 100Ω

RPT = 2 x Z0 = 100Ω

VCCO = 2.5V

Parallel Equivalent Resistance

VTTEQ = 1.25V

RPEQ = ( 1100Ω

1100Ω

+ )–1 = 50Ω

Z0 = 50Ω

RO = 25Ω

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第 4 章: SelectIO のシグナリング

I/O 規格ごとに終端方法に対する要件が異なる場合があ り ます。 I/O 規格によっては、 仕様で終端トポロジを厳密に

規定しているものがあ り ます。 厳密な要件がなく、 単に終端トポロジの例を示しているだけの規格も存在します。

具体的な終端要件を規定している規格の例が HSTL です。 HSTL Class I は、 レシーバー側の並列終端を推奨する単方

向 I/O 規格です。 HSTL Class I では終端電圧 VTT は電源電圧 VCC の半分と定義され、 終端をまったく使用しないか、

別の終端方法を使用するかは、 設計者が選択できます。 システム設計においてこれらの選択を設計者が行えるこ と

には、 多くの利点があ り ます。 レシーバー側でのシグナル インテグ リティが適切かど うかは、 シ ミ ュレーシ ョ ンや

計測による確認が必要です。

SSTL 規格は終端トポロジに厳密な要件を規定しない傾向にあ り ます。 これに対して、 JEDEC の仕様は主と して一般

的に使用される トポグラフ ィを終端方法の例と して示しています。 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガ

イ ド』 (UG471) の 「SelectIO リ ソース」 の章には、 SSTL 規格をはじめとする各 I/O 規格の終端方法の例が記載されて

おり、 使用する I/O 規格を検討する際に使用できます。 HSTL と同様に、 レシーバー側のシグナル インテグ リティが

適切かど うかは、 シ ミ ュレーシ ョ ンや測定による確認が必要です。

単方向マルチドロップ トポグラフ ィ

この トポグラフ ィはさ らに複雑で、 1 つのド ライバーで複数のレシーバーを駆動します。 各レシーバーは、 スタブを

経由して伝送ラインに負荷と して接続されます。 このよ うな場合、 シグナル インテグ リティの観点からは、 1 本の

長い伝送ラインの片方の端にド ライバー、 も う一方の端に並列終端を配置し、 その間に短いスタブでレシーバーを

メ インの ト レースに接続する という ト ポグラフ ィが最適です。 このよ うな ト ポグラフ ィを、 一般にフライバイ マル

チド ロ ップ ト ポグラフ ィ と呼びます。

この トポグラフ ィには注意すべき点が 2 つあり ます。 1 つは、 伝送ラインの片方の端に並列終端を 1 つだけ使用する

という点です。 ド ライバー側の直列終端やインピーダンス制御ド ライバーを使用しないでください。 この トポグラ

フ ィで使用できる終端は、 並列終端のみです。 も う 1 つの注意すべき点は、 各レシーバーを接続するスタブの長さ

です。 これらのスタブは遅延時間が信号の立ち上がり時間に比べて十分に短縮されるよ うに短くする必要があ り ま

す。 一般的な信号立ち上がり時間が 600ps の場合、 スタブの長さは 700ps/4 = 150ps、 すなわち 0.9 インチ (22.86mm)

以内でなければなり ません。 スタブがこれよ り長いと、 信号が伝送ラインを移動する際のインピーダンスの不整合

性が大き くな り、 反射も大き くな り ます。 このよ うなインピーダンスの不整合性はシグナル インテグ リティを劣化

させます。 負荷の数が増え、 スタブが長くなる と、 十分なシグナル インテグ リティが維持できな くな り ます。

スター型トポグラフ ィは推奨していません。 この トポグラフ ィで高いシグナル インテグ リティを維持するにはさま

ざまな設計上の制約を満たす必要があ り ますが、 これについてはこの文書では説明を割愛します。

「単方向ポイン ト ツー ポイン ト ト ポグラフ ィ」 でも述べたとおり、 並列抵抗終端の値は、 終端する伝送ラインの特

性インピーダンス と同じであるのが理想的です。 パフォーマンスが最もよいのは VTT が信号電圧の半分のと きです

が、 この電圧を利用できない場合は前のセクシ ョ ンで説明したテブナン並列終端の使用を推奨します。

図 4-6 に示したテブナン並列終端は、 VCCO を電源と して 2 つの 100 抵抗で構成され、 VTT が VCCO/2、 並列等価抵

抗が 50 となっています。 この図に示した トポグラフ ィでは、 1 つのド ライバー (LVCMOS ド ラ イバー ) と 4 つのレ

シーバーを使用しています。 この図では、 ド ライバーが左側にあ り、 50 伝送ラインの中間にそれぞれ間隔を置い

てレシーバーが接続され、 100 抵抗を 2 つ使用したテブナン並列終端が右側にあ り ます。

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第 4 章: SelectIO のシグナリング

メ インの伝送ラインは可能な限り短く します。 ト レースのインピーダンスを正確に維持し、 ク ロス トーク源を避け

ていれば、 ほとんどの I/O 規格で 20 インチ以上の長さを使用できます。 メ インの伝送ラインに対してレシーバーを

等間隔に接続する必要はなく、 間隔は任意に決めるこ とができます。 レシーバーにおける信号の遅延量は、 メ イン

の伝送ラインへの接続位置によって異なり ますが、 信号の立ち上がり時間はどの位置でも同じです。

メ インの伝送ラインと各レシーバーを接続するスタブの長さ も可能な限り短く します。 これらのスタブを長くする

と、 レシーバーが受け取る波形の品質が劣化します。 各レシーバーでのシグナル インテグ リティはシ ミ ュレーシ ョ

ンや計測による確認が必要です。

表 4-2 に、 単方向マルチド ロ ップ ト ポグラフ ィで使用できる I/O インターフェイスの種類を示します。

LVTTL と LVCMOS では、 標準的な終端方法は規定されていません。 長い伝送ラインの端に並列終端を使用する方法

が、 適切な終端方法です。

X-Ref Target - Figure 4-6

図 4‐6:基本的なマルチドロップ トポグラフ ィ

OutputMain Transmission Line

Input 4

2 x Z0 = 100Ω

2 x Z0 = 100Ω

VCCO

Input 2

length < 8m

m

Z0 = 50ΩZ0 = 50ΩZ0 = 50ΩZ0 = 50Ω

Input 3

length < 8m

m

Z0 =

50Ω

Z0 =

50Ω

Z0 =

50Ω

Z0 =

50Ω

Input 1

length < 8m

m

UG933_c4_06_031711

表 4‐2:単方向マルチドロップ I/O トポグラフ ィで使用できる I/O インターフェイスの種類

LVTTL

LVCMOS

HSTL

SSTL

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第 4 章: SelectIO のシグナリング

双方向のトポグラフ ィ と終端

双方向トポグラフ ィは、 ポイン ト ツー ポイン ト とマルチポイン トの 2 種類に大別できます。 ポイン ト ツー ポイン ト

は 2 つのト ランシーバー (ド ラ イバーとレシーバーが 1 本のデバイス ピンを共用したもの) で構成され、3 つ以上のト

ランシーバーで構成されるものをマルチポイン ト と呼びます。 ト ポグラフ ィがポイン ト ツー ポイン トかマルチド

ロ ップかによってインターフェイスの特性が異なり、 最適な終端方法も異なってきます。

双方向ポイン ト ツー ポイン ト トポグラフ ィ

双方向トポグラフ ィで最も単純なのがポイン ト ツー ポイン ト型です。 これは、 2 つのト ランシーバーを 1 本の伝送

ラインで接続した構成です。 双方向インターフェイスはどちらの方向でも同じ動作が要求されるため、 ト ポグラ

フ ィの対称性が重視されます。 非対称のトポグラフ ィでも良好なシグナル インテグ リティを確保できないわけでは

あ り ませんが、 ト ポグラフ ィを対称にした方がその作業ははるかに容易になり ます。 したがって、 リ ンクの片側に

終端を使用した場合は、 同じ終端を リ ンクの反対側にも使用します。 双方向インターフェイスでは直列終端 (図 4-8)

はほとんど使用しません。 これは、 入力信号が受信側ト ランシーバーの直列抵抗によって減衰するためです。 ほぼ

例外なく、 並列終端 (図 4-7) の方が両方のレシーバーでの信号レベルははるかに良好とな り ます。 インピーダンス制

御ド ライバー (ウ ィーク LVCMOS ド ラ イバーによる大まかな制御、 または LVDCI や HSLVDCI による適応型制御を

含む) でも良好な結果が得られるこ とが、図 4-9、図 4-10、図 4-11 (低駆動能力の LVCMOS ド ラ イバーで実装) からわ

かり ます。 これら終端に最適な抵抗の値、 VTT 電圧レベル、 VRN/VRP 基準抵抗値は IBIS シ ミ ュレーシ ョ ンで決定し

てください。

X-Ref Target - Figure 4-7

図 4‐7:双方向ポイン ト ツー ポイン ト トポグラフ ィの並列終端

X-Ref Target - Figure 4-8

図 4‐8:双方向ポイン ト ツー ポイン ト トポグラフ ィの直列終端‐ 推奨されていない

UG933_c4_07_031711

VTTVTT

Z0 = 50Ω

RP = Z0 = 50ΩRP = Z0 = 50ΩRO = 25Ω

RO = 25Ω

UG933_c4_08_031711

RS = Z0 – R0 = 25ΩRS = Z0 – R0 = 25ΩZ0 = 50Ω

RO = 25Ω

RO = 25Ω

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第 4 章: SelectIO のシグナリング

一般に、 並列抵抗終端 (RP) の値は、 終端する伝送ラインの特性インピーダンス (Z0) と同じ値になり ます。 DDR2 メ

モ リ インターフェイスなど、一部のインターフェイスではデータのアイを開くために 50 ではなく 75 の終端抵抗

を使用します。 この場合、 アイの振幅は大き くな り ますが、 インピーダンスの不連続によってやや信号が反射する

という ト レードオフがあ り ます。 インピーダンス制御ド ライバーは、 ド ライバーの出力インピーダンス (RO) と終端

する伝送ラインの特性インピーダンス (Z0) が同じになるよ うに調整します。

伝送ラインの特性インピーダンスが 50 でド ライバーの出力インピーダンスが 25 の場合、 50 の並列終端を使用

します (図 4-7)。 DCI またはウ ィーク LVCMOS ド ラ イバーを使用したインピーダンス制御ド ライバーの場合は、 出

力インピーダンス (RO) が 50 となるよ うに調整します。 インピーダンス制御ド ライバーの使用例と して、

LVDCI_15 があ り ます。 この I/O 規格があるバンクの VRN および VRP ピンに 50 の高精度外部抵抗を接続するこ と

で、 そのバンクの出力インピーダンスが 50 に制御されます。 50 のテブナン等価分割終端回路を構成するために

VRN と VRP ピンに 100 の抵抗が既に必要な うえ、さ らに同じバンクで 50 のインピーダンス制御ド ライバーが必

要な場合は、 LVDCI_DIV2_15 のよ うな DIV2 バージ ョ ンのド ライバーを使用します (図 4-9 と図 4-10)。 駆動能力

6mA ～ 8mA のウ ィーク LVCMOS ド ラ イバーは、 出力インピーダンスがほぼ 50 とな り ます (図 4-11)。

X-Ref Target - Figure 4-9

図 4‐9:双方向ポイン ト ツー ポイン ト トポグラフ ィの DCI インピーダンス制御ドライバー

X-Ref Target - Figure 4-10

図 4‐10:双方向ポイン ト ツー ポイン ト トポグラフ ィの HSLVDCI インピーダンス制御ドライバー

X-Ref Target - Figure 4-11

図 4‐11:双方向ポイン ト ツー ポイン ト トポグラフ ィの 「ウィーク ド ライバー」

UG933_c4_09_032411

LVDCI_15

LVDCI_15

Z0 = 50Ω

RO = RVRN = RVRP ≈ Z0 = 50Ω

RO = RVRN = RVRP ≈ Z0 = 50Ω

UG933_c4_10_032411

LVDCI_DIV2_15

LVDCI_DIV2_15

VREF

VREF

Z0 = 50Ω

RO = 0.5 x RVRN = 0.5 x RVRP ≈ Z0 = 50Ω

RO = 0.5 x RVRN = 0.5 x RVRP ≈ Z0 = 50Ω

UG933_c4_11_031711

LVCMOS (DRIVE = 6, SLEW = FAST)

Z0 = 50Ω

RO ≈ Z0 = 50Ω

LVCMOS_6F

RO ≈ Z0 = 50Ω

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第 4 章: SelectIO のシグナリング

並列終端のパフォーマンスは、 VTT (並列終端抵抗に接続された電圧源) が信号電圧の半分のと きに最もよ くな り ま

す。 これは、 一般的にこの電圧がデータ アイの中心電圧となるためです。 2.5V 信号 (VCCO = 2.5V) の場合、 VTT の理

想値は 1.25V です。 この電圧が利用できない場合は、 テブナン並列終端を使用する方法があ り ます。 この終端は、

伝送ラインの特性インピーダンス (通常は 50) に等しい並列抵抗を持つ分圧回路で構成されます。 分圧点の電圧が

VTT となるよ うにします。図 4-12 に示したテブナン並列終端は、2.5V の VCCO を電源と して 2 つの 100 抵抗で構成

され、 VTT が 1.25V、 並列等価抵抗 (RPEQ) が 50 となっています。

ただし並列終端は消費電力が大き く、 この点で直列終端やインピーダンス制御ド ライバーよ り も不利になり ます。

ト ポロジ間の ト レードオフを比較して、 インターフェイスに最適な終端トポグラフ ィ を判断してください。

表 4-3 に、 双方向ポイン ト ツー ポイン ト ト ポグラフ ィで使用できる I/O インターフェイスの種類を示します。

LVTTL と LVCMOS では、 標準的な終端方法は規定されていません。 双方向インターフェイスでは直列終端は推奨さ

れませんが、 並列終端とウ ィーク ド ラ イバーはどちら も使用可能です。

LVDCI と HSLVDCI では、 インピーダンス制御ド ライバーによる終端を使用するのが一般的です。

HSTL Class II では、 両方のト ランシーバーに並列終端を使用するよ う規定されています。 終端電圧 VTT は電源電圧

VCCO の半分と定義されています。 終端をまったく使用しないか、 別の終端方法を使用するかは、 設計者が選択できま

す。 レシーバー側でのシグナル インテグ リティが適切かど うかは、 シ ミ ュレーシ ョ ンや計測による確認が必要です。

X-Ref Target - Figure 4-12

図 4‐12:双方向ポイン ト ツー ポイン ト トポグラフ ィのテブナン並列終端

UG933_c4_12_031711

RPT = 2 x Z0 = 100Ω RPT = 2 x Z0 = 100Ω

RPT = 2 x Z0 = 100ΩRPT = 2 x Z0 = 100Ω

VCCO = 2.5V

VTTEQ = 1.25V

VCCO = 2.5V

Z0 = 50Ω

RO = 25Ω

RO = 25Ω

表 4‐3:双方向ポイン ト ツー ポイン ト I/O トポグラフ ィで使用できる I/O インターフェイスの種類

LVTTL

LVCMOS

LVDCI

HSLVDCI

SSTL15

SSTL15 DCI

SSTL18 CLASS II

SSTL18 CLASS II DCI

HSTL CLASS II

HSTL CLASS II DCI

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第 4 章: SelectIO のシグナリング

SSTL の JEDEC 仕様には直列終端と並列終端の両方の例が記載されています。 終端電圧 VTT は電源電圧 VCCO の半

分と定義されています。 仕様書にはド ライバー側での直列終端の例が示されていますが、 その目的はド ライバーと

伝送ラインのインピーダンスを一致させるこ とにある点に注意が必要です。 Zynq-7000 SoC の SSTL ド ラ イバーは約

40 ～ 50 の出力インピーダンスを目標に設計されているため、 外部をソース とする直列終端を使用せずによ り優れ

たシグナル インテグ リティが得られます。可能であれば、 ト ラ イステートの DCI I/O 規格 (T_DCI) の適用から検討す

るこ とを推奨します。 この規格では、 出力バッファーが ト ライステートの場合のみ、 内部の並列終端抵抗が接続さ

れます。 7 シ リーズ デバイスで使用する I/O 規格、 駆動能力、 インターフェイスに含まれるほかのデバイス (通常

DRAM IC) のオンダイ終端 (ODT) のオプシ ョ ン、 終端トポロジは、 十分なシ ミ ュレーシ ョ ンと測定に基づいて設計

者が慎重に選定する必要があ り ます。 使用可能な I/O 規格とオプシ ョ ンの詳細は、 『7 シ リーズ FPGA SelectIO リ ソー

ス ユーザー ガイ ド』 (UG471) を参照して ください。

双方向マルチポイン ト トポグラフ ィ

この トポグラフ ィはさ らに複雑で、 マルチポイン ト バスの任意のト ランシーバーから残りすべての ト ランシーバー

に送信を行います。 マルチポイン ト ト ポグラフ ィでは非常に遅い信号立ち上がり時間 (10ns ～ 50ns) しかサポート さ

れないため、 一般には非常に低いクロ ッ ク レートでの動作とな り ます。 この トポグラフ ィは、 利点よ り も欠点の方

が大きいため、 一部の限られた用途でしか使用されません。 この トポグラフ ィで良好なシグナル インテグ リティを

確保するための設計上の制約については、 この文書では説明を割愛します。

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第 5章

プロセッシング システム (PS) の電源および信号

電源

Zynq-7000 SoC デバイスには、 複数の電源ド メ インがあ り ます。 図 5-1 に、 これらのド メ インの概要を示します。

主な電源

VCCPINT – PS 内部ロジックの電源

VCCPINT は、すべての PS 内部ロジッ ク回路へ 1.0V (公称値) を供給する電源です。システムで PS とは独立して PL 電

源を切断する必要がなければ、 この電源を VCCINT と結合できます。

VCCPAUX – PS 補助ロジックの電源

VCCPAUX は、 すべての PS 補助回路へ 1.8V (公称値) を供給する電源です。 複数ある 0.47µF キャパシタのうちの 1 つ

については、 キャパシタから隣接する VCCPAUX および GND BGA ビアへの PCB ト レース長が合計で 200 ミル

(5.1mm) 未満にします。 システム上で PS とは独立して PL 電源を切断する必要がなければ、 この電源を VCCAUX と結

合できます。

X-Ref Target - Figure 5-1

図 5‐1:電源ド メイン

UG933_c5_01_051212

VCCPAUX

VCCPLL

VCCPINT

Processing System (PS)

VCCO_MIO0 VCCO_DDR VCCO_MIO1

VCCAUX

VCCINT

Programmable Logic (PL)

VCCO0 VCCO1 VCCOn

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第 5 章: プロセッシング システム (PS) の電源および信号

VCCPLL – PS PLL の電源

VCCPLL は、 3 つの PS PLL および追加のアナログ回路へ 1.8V (公称値) を供給する電源です。 これらは個別に電源供

給できますが、 VCCPAUX 電源から派生させるこ と も可能です。 VCCPAUX で電源供給する場合は、 VCCPLL にフェライ

ト ビーズ (120Ω @ 100MHz、サイズ 0603) と 10uF 以上のサイズ 0603 デカップリ ング キャパシタでフ ィルターする必

要があ り ます。 いずれの場合も、 0.47µF ～ 4.7µF の 0402 キャパシタを VCCPLL BGA ビアの近くに配置する必要があ

り ます。

VCCPLL 電源の PCB 構造を注意深く管理する必要があ り ます。 10µF の 0603 キャパシタ と VCCPLL BGA ボール間に推

奨される接続は、 幅が 80 ミル (2mm) 以上、 長さが 3,000 ミル (76mm) 未満のプレーンレッ トです。 プレーンレッ ト

を使用できない場合は、 インピーダンスが 40Ω 以下、 長さが 2,000 ミル (50.8mm) 未満のト レースを使用します。

また、 0.47uF ～ 4.7uF の 0402 または 0201 キャパシタでは、 キャパシタから隣接する VCCPLL および GND BGA ビア

への PCB ト レース長が合計で 200 ミル (5.1mm) 未満になるよ うにする必要があ り ます。

図 5-2 に、VCCPLL が VCCPAUX から電源供給される場合に使用されるフ ィルタ リ ングおよびローカル キャパシタ回路

の例を示します。 図 5-3 には、 CLG484 パッケージで同じフ ィルタ リ ングを使用するレイアウ トの例を示します。

推奨するコンポーネン トは次のとおりです。

• フェライ ト ビーズ – 村田製作所 BLM18SG121TN1

• 10µF キャパシタ – 村田製作所 GRM188R60G106ME47

• 0.47µF ～ 4.7µF キャパシタ – 村田製作所 GRM155R60J474KE19

X-Ref Target - Figure 5-2

図 5‐2: VCCPLL の接続

FERRITE-120VCCPLL

10 µF

UG933_c5_02_020813

GND

VCCPAUX

0.47-4.7 µF

GND

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第 5 章: プロセッシング システム (PS) の電源および信号

PS DDR の電源

VCCO_DDR – PS DDR I/O の電源

VCCO_DDR は、 DDR I/O バンクの入力/出力ド ライバーへ 1.2V ～ 1.8V (公称値) を供給する電源であ り、 DDR ド ラ イ

バー、 入力レシーバー、 および終端回路へ供給します。 電圧要件は、 インターフェイスの種類 (DDR2、 DDR3/3L、

LPDDR2)、 メモ リ速度、 およびデータ バス幅によって判断されます。 表 5-1 に、 異なる メモ リ タイプの電圧を示し

ます。

PS_DDR_VREF0、 PS_DDR_VREF1 – PS DDR の基準電圧

PS_DDR_VREF0 および PS_DDR_VREF1 は、 入力レシーバー (PS_DDR_DQ と PS_DDR_DQS) に基準電圧を供給しま

す。 これらは、 VCCO_DDR の半分の終端電圧 (Vtt) へ接続する必要があ り ます。 たとえば DDR3 の場合、 VCCO_DDR は

1.5V に設定されるため、 VREF は 0.75V に設定します。 PS_DDR_VREF0 および PS_DDR_VREF1 の生成には抵抗分割

回路を使用でき、デカップリ ング用に 0.01µF ～ 0.47µF キャパシタを追加する必要があ り ます。 PS DDR 基準電圧は、

内部で生成するこ と も可能です。 LPDDR2 の場合、 HSUL_12 I/O 規格に従って PS_DDR_VREF0/1 を VDDq/2 に設定

する必要があ り ます。 詳細は、 『Zynq-7000 SoC テクニカル リ ファレンス マニュアル』 (UG585) のセクシ ョ ン 2.5.7

( 「MIO ピンの電気的パラ メーター」 ) を参照してください。

注記: DDR を使用しない場合または内部 VREF を使用している場合は、 PS_DDR_VREF0/1 をフローティング状態のま

まにします。

X-Ref Target - Figure 5-3

図 5‐3: フ ィルタ リング回路のレイアウト

UG933_c5_10_020713

表 5‐1: PS DDR インターフェイスの I/O 電圧

DDR インターフェイス DDR2 DDR3/3L LPDDR2

電圧 1.8V 1.5V/1.35V 1.2V

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第 5 章: プロセッシング システム (PS) の電源および信号

PS_DDR_VRN、 PS_DDR_VRP – PS DDR の終端電圧

PS_DDR_VRN および PS_DDR_VRP は、 DCI (デジタル制御インピーダンス) キャ リブレーシ ョ ンに基準電圧を供給

します。 終端が必要なメモ リ タイプ (DDR2、 DDR3) の場合は、 VRP を GND にプルダウンし、 VRN を VCCO_DDR に

プルアップする必要があ り ます。 DDR2/3 の場合、 VRP と VRN の抵抗値は、 メモ リの ト レースおよび終端のイン

ピーダンスの 2 倍にして ください。 たとえば、 40Ω の終端およびボード インピーダンスがある DDR3 メモ リの場合

は、 80Ω 抵抗を使用して VRP/VRN をプルアップ/プルダウンする必要があ り ます。 LPDDR2 の場合、 DCI がド ライ

バーの出力インピーダンスを調整するため、 VRP と VRN の抵抗値は伝送ラインのインピーダンスと同じでなければ

なり ません (通常 40Ω に設定)。

表 5-2 に、 DCI の VRN/VRP プルダウン/プルアップに必要な抵抗値を示します。

未使用の DDR メモリ

PS DDR メモ リ を使用しない場合は、 VCCO_DDR を VCCPAUX に接続してください。 PS_DDR_VREF0/1 と

PS_DDR_VRN/P はフローティング状態にしておく必要があ り ます。

PS MIO の電源

VCCO_MIO0 – PS MIO バンク 0 の I/O 電源

VCCO_MIO0 は 1.8 ～ 3.3V の電源を供給し、 PS_MIO[15:0]、 PS_CLK、 および PS_POR_B I/O を含む I/O バンク 500 に

電源を供給します。

VCCO_MIO1 – PS MIO バンク 1 の I/O 電源

VCCO_MIO1 は 1.8 ～ 3.3V の電源を供給し、 PS_MIO[53:16]、 PS_VREF_MIO、 および PS_SRST_B I/O を含む I/O バン

ク 501 に電源を供給します。

電圧モード (VCCO_MIO0、 VCCO_MIO1) の設定

PS I/O バンクは 2 つの電圧モード (低電圧モード (1.8V) と高電圧モード (2.5V ～ 3.3V)) で動作可能です。 これらのバ

ンクは、 電源を入れる前に適切なモード設定が必要であ り、 適切に設定されていない場合はシステムを破損する可

能性があ り ます。 I/O バンクの電圧は、 MIO[7] および MIO[8] ピンを High または Low にプルアップ/ダウンして設定

してください。 表 5-3 に、 MIO バンク 0 とバンク 1 の電圧モード設定 (VMODE) を示します。

MIO[7] および MIO[8] は、 高速 QSPI/NAND/SRAM インターフェイス信号と共有される多目的ピンです。 シグナル

インテグ リティの問題を避けるために、 特に注意が必要です。

表 5‐2: DCI の VRP および VRN 値

LPDDR2 DDR2 DDR3/3L

VRP/VRN

40Ω 100Ω 80Ω

(タイプ I DCI ト レース

インピーダンス 40Ω)

(タイプ III DCI ト レース

インピーダンス 50Ω)

(タイプ III DCI ト レース

インピーダンス 40Ω)

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第 5 章: プロセッシング システム (PS) の電源および信号

注意: MIO バンクの電圧が不正に設定される と、 I/O が想定外の動作をしてシステムを故障させる可能性があ り ます。

たとえば、 HSTL18 を使用している場合は MIO 電圧を 3.3V に設定しないでください。 すべてのプルアップ抵抗は、

VCCO_MIO0 へのみ接続してください。 この要件の例外は、一時的バウンダ リ スキャンの EXTEST 操作です。 EXTEST

を正し く動作させるために 2.5/3.3V の VMODE 設定を使用するには、 1.8V の MIO バンクが必要です。

PS_MIO_VREF – RGMII の基準電圧

PS_MIO_VREF は、 RGMII 入力レシーバーに基準電圧を供給し、 RGMII が使用されている場合は VCCO_MIO1 の半分

に相当する電圧値に設定する必要があ り ます。 たとえば HSTL18 RGMII インターフェイスの場合、 VCCO_MIO1 は

1.8V に設定されるため、 PS_MIO_VREF は 0.9V に設定します。 PS_MIO_REF の生成には抵抗分割回路を使用でき、

デカップ リ ング用に 0.01μF キャパシタを追加する必要があ り ます。 RGMII が使用されない場合は、 PS_MIO_VREF

をフローティング状態にしても問題あ り ません。

電源投入シーケンス

電源投入シーケンスの推奨事項については、 『Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、

Z-7020): DC 特性および AC スイ ッチ特性』 (DS187) および 『Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特

性および AC スイ ッチ特性』 (DS191) を参照して ください。

電源の立ち上がり要件

電源の立ち上がり要件および推奨事項については、 『Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、

Z-7020): DC 特性および AC スイ ッチ特性』 (DS187） および 『Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特

性および AC スイ ッチ特性』 (DS191) を参照して ください。 推奨事項は、 最も低い消費電力などベス ト な特性をもた

らすテス ト条件を反映するものですが、 必ずしも従う必要はあ り ません。 要件はデバイスの機能性や信頼性の基準

を満たすために必ず従う必要があ り ます。

PCB デカップリング キャパシタ

PS 電源供給のデカップ リ ング ガイ ド ラ インについては、 14ページの表 3-2 を参照して ください。

表 5‐3:電圧モードの設定

I/O バンク I/O 電源名 プログラ ミング ピン 1.8V モード 2.5V、 3.3V モード

MIO バンク 0 VCCO_MIO0 MIO[7] VCCO_MIO0 に 20KΩ 抵抗 グランドに 20KΩ 抵抗

MIO バンク 1 VCCO_MIO1 MIO[8] VCCO_MIO0 に 20KΩ 抵抗 グランドに 20KΩ 抵抗

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第 5 章: プロセッシング システム (PS) の電源および信号

PS のクロックおよびリセッ ト

PS_CLK – プロセッサ クロック

PS_CLK は、 30 ～ 60MHz ク ロ ッ クを提供するクロ ッ ク ジェネレーターへ接続する必要があ り ます。 ク ロ ッ クは、 シ

ングルエンドの LVCMOS 信号とな り、 バンク MIO0 用の VCCO_MIO0 I/O 電圧と同じ電圧レベルを使用します。

PS_CLK の要件については、 『Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性およ

び AC スイ ッチ特性』 (DS187) および 『Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特性および AC スイ ッ

チ特性』 (DS191) を参照して ください。

PS_POR_B – パワーオン リセッ ト

重要:電源投入シーケンス中は、 VCCPINT、 VCCPAUX、 および VCCO_MIO0 が最小動作レベルに達するまで、 PS_POR_B

入力を GND にアサートする必要があ り ます。 VCCPINT が 0.80V に到達する前に、 電源切断シーケンスで 4 つの条件

(PS_POR_B 入力が GND にアサート されている、 PS_CLK 入力への基準クロ ッ クが停止する、 VCCPAUX が 0.70V よ り

も小さい、 または VCCO_MIO0 が 0.90V よ り も小さい) のうち少なく と も 1 つを満たしておく必要があ り ます。 PS

eFUSE の完全性を保証するには、 VCCPINT が 0.40V に達するまで条件を満たしている必要があ り ます。

PS_SRST_B – 外部システム リセッ ト

PS システム リセッ ト (PS_SRST_B) は、 通常デバッグに使用されるアクティブ Low 信号です。 ブート プロセスを開

始するには、 この信号を High に接続する必要があ り ます。 PS_SRST_B を使用しない場合は、 VCCO_MIO1 へプルアッ

プします。

ブート モード ピン

MIO[8:2] は、 ブート モード、 PLL バイパス、 および MIO 電圧を設定するために使用します。 すべてのデザインで

は、 必要な設定を行うためにこれらのピンに 20K のプルアップ/プルダウン抵抗を使用する必要があ り ます。

MIO[8] は、 高速 QSPI/NAND/SRAM インターフェイス信号と共有される多目的ピンです。 シグナル インテグ リ ティ

の問題を避けるために、 特に注意が必要です。 これを回避するには、 プルアップ/プルダウン抵抗へのスタブの長さ

を 10mm 未満に制限して ください。

モードを変更できるシステム デザインが必要な場合は、 抵抗ツ リーを使用する代わりに、 モード ピンにプルアップ/

プルダウン抵抗を接続して抵抗の反対側にジャンパーを追加し、 プルアップとプルダウンを選択できるよ うにしま

す。 図 5-4 に、 この回路の例を示します。

注記: PROGRAM_B、 INIT_B、 および DONE は、 フローティング状態にしないでください。 これらのピンの処理方

法は、 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470) を参照してください。

注記: PL システムの JTAG インターフェイス (PL_JTAG) には、 TDI、 TMS、 および TCK プルアップ信号が必要です。

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第 5 章: プロセッシング システム (PS) の電源および信号

ダイナミ ック メモリ

Zynq-7000 SoC デバイスは、 DDR2、 DDR3/3L、および LPDDR2 (モバイル DDR) ダイナミ ッ ク メモ リ をサポート しま

す。 メモ リは、 I/O バンク 502 内の専用ピンに接続されます。 このバンクには、 専用の I/O 電源、 終端電源、 基準電

圧電源があ り ます。

DDR は非常に高速動作するため、 シグナル インテグ リティ問題を回避するためにボード レイアウ トに注意が必要で

す。後続のセクシ ョ ンでは、 Zynq-7000 SoC デバイスの DDR メモ リ デザインに関する推奨事項について説明します。

DDR インターフェイス信号ピン

表 5-4 に、 バンク 502 にあるすべてのダイナミ ッ ク メモ リ インターフェイス信号を示します。

X-Ref Target - Figure 5-4

図 5‐4: モード ピンの設定

表 5‐4: DDR インターフェイス信号ピン

ピン名 方向 説明

DDR_CK_P O 差動クロ ッ ク出力の正

DDR_CK_N O 差動クロ ッ ク出力の負

DDR_CKE O ク ロ ッ ク イネーブル

DDR_CS_B O ク ロ ッ ク セレク ト

DDR_RAS_B O RAS 行アドレス セレク ト

DDR_CAS_B O CAS 列アドレス セレク ト

DDR_WE_B O 書き込みイネーブル

DDR_BA[2:0] O バンク アドレス

DDR_A[14:0] O アドレス

DDR_ODT O 出力ダイナミ ッ ク終端

DDR_DRST_B O リセッ ト

DDR_DQ[31:0] I/O データ

DDR_DM[3:0] O データ マスク

UG585_c30_03_020713

GND

VCCO_MIO0

1

2

3

MIO20 KΩ

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第 5 章: プロセッシング システム (PS) の電源および信号

使用しない DDR ピンは、 表 5-5 のよ うに接続してください。

注記: PS_DDR_DQxx は、 常にバイ ト ラ インが揃 う必要があ り ます。 PS_DDR_ADDR0 は常に使用してください。

チップ セレク トやその他の機能のビッ ト を削除しなければならない場合は、代わりに上位ビッ ト (PS_ADDR14) を削

除します。

シングルエンド DQS を使用するデザインの場合、DQS 信号を DQS_P に接続します。DQS_N は、 SDRAM の DQS_B

I/O に接続するか、 抵抗分割回路を介して VCCO/2 に接続できます。

DDR_DQS_P[3:0] I/O 差動データ ス ト ローブの正

DDR_DQS_N[3:0] I/O 差動データ ス ト ローブの負

DDR_VRP I/O 入力終端の調整に使用

DDR_VRN I/O 入力終端の調整に使用

DDR_VREF[1:0] I/O 基準電圧

表 5‐5: DDR の未使用ピン

未使用ピン 注釈

DDR 未使用ピン、 x16 非 ECC

O 未接続

DQ/DQS IO 未接続、 ソフ ト ウェアによる内部プルアップ

IO 未接続、 ソフ ト ウェアによる内部プルアップ

DDR 未使用ピン、 x16 ECC

O 未接続

DQ/DQS IO SDRAM に接続

その他の IO 未接続、 ソフ ト ウェアによる内部プルアップ

表 5‐4: DDR インターフェイス信号ピン (続き)

ピン名 方向 説明

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第 5 章: プロセッシング システム (PS) の電源および信号

ダイナミ ック メモリの実装

図 5-5、 図 5-6、 および図 5-7 に、 標準的なボードに DDR メモ リ を実装する例を示します。

X-Ref Target - Figure 5-5

図 5‐5: DDR3/3L ボード インプリ メンテーシ ョ ン

VREF VDDQ

VREF VDDQ

VREF VDDQ

Addr, Command,Contrl

(Addr, we_b,ras_b, cas_b,

odt, cs_b)

Addr, Command, Contrl(Addr, we_b,

ras_b, cas_b,odt, cs_b)

clkCLK_PCLK_N

CKEDRST_B

Ckerset_b

clk clk clk

Addr, Command,Contrl

(Addr, we_b,ras_b, cas_b,

odt, cs_b)

Addr, Command,Contrl

(Addr, we_b,ras_b, cas_b,

odt, cs_b)

Addr, Command,Contrl

(Addr, we_b,ras_b, cas_b,

odt, cs_b)

VREF VDDQ

VREF VDDQ VREF VDDQ VREF VDDQ

VREF VDDQ VREF VDDQ VREF VDDQ VTT

Rterm

Rclk

Rzq

UG585_c30_04_022814

ZQ

ZQ

ZQ

ZQ

Rzq

Data Group(dq, dqs, dm)

Data Group(dq, dqs, dm)

Data Group(dq, dqs, dm)

VRNVRP

VREF

VTT

VREF

VTTVDDQ

VDDQ

Data Group(dq, dqs, dm)

Data Group 0(dq, dqs, dm)

Data Group 1(dq, dqs, dm)

Data Group 2(dq, dqs, dm)Data Group 3(dq, dqs, dm)

Rzq

Rvrnp

RzqRdown

Cke

rset_b

Cke

rset_b

Cke

rset_b

Rvrnp

Rterm

VTTZYNQ DDR3DDR3

DDRTerminationRegulator

DDR3 DDR3

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第 5 章: プロセッシング システム (PS) の電源および信号

X-Ref Target - Figure 5-6

図 5‐6: DDR2 ボード インプリ メンテーシ ョ ン

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF

VTT

VREF

VTTVDDQ

VDDQ

VDDQDDR

TerminationRegulator

VTT

Rterm

Rdown

VREF VDDQ

VREF VDDQ

Addr, Command, Contrl(Addr, we_b, ras_b,

cas_b, cs_b)

Addr, Command, Contrl (Addr,we_b, ras_b, cas_b, odt, cs_b)

Addr, Command, Contrl (Addr,we_b, ras_b, cas_b, odt, cs_b)

cke

cke cke

cke

Addr, Command, Contrl (Addr,we_b, ras_b, cas_b, odt, cs_b)

Addr, Command, Contrl (Addr,we_b, ras_b, cas_b, odt, cs_b)

CLK_PCLK_N

Cke

VRNVRP

Data Group 0(dq, dqs, dm)

Data Group 1(dq, dqs, dm)

Data Group 2(dq, dqs, dm)

Data Group(dq, dqs, dm)

Data Group(dq, dqs, dm)

Data Group(dq, dqs, dm)

Data Group(dq, dqs, dm)

UG933_c5_05_020614

Data Group 3(dq, dqs, dm)

Rvrnp

Rvrnp

ZYNQ

DDR2 DDR2

DDR2 DDR2

Rclk

CLK_P_N

CLK_P_N

Rdown

ODT CLK_P_N

CLK_P_N

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第 5 章: プロセッシング システム (PS) の電源および信号

DDR の電源電圧

表 5-6 に、 LPDDR2/DDR2/DDR3 メモ リで必要な電源、 基準電圧、 終端電圧を示します。 これらの電圧は、 DDR I/O

のバンク、 基準、 終端の電圧にも電源を供給する必要があ り ます。

注記: VREF は、 低インピーダンス パスを介して DRAM およびグランドへ供給される VDD の中間点を ト ラ ッキング

する必要があ り ます。 これには、 抵抗分圧回路を使用するか、 あるいはこの中間点を ト ラ ッキングするレギュレー

タを使用します。 分圧回路を使用する場合は、 各 IC に個別の分圧回路と高周波デカップ リ ング キャパシタを用いる

こ とを推奨します。 レギュレータを使用する場合は、 低インピーダンスのプレーンまたはプレーンレッ ト を使用し

て分配するこ とを推奨します。

X-Ref Target - Figure 5-7

図 5‐7: LPDDR2 ボード インプリ メンテーシ ョ ン

VREF VDDQ

VREF VDDQ

VREF VDDQ

VREF VDDQ

VDDQ

Rdown

VREF VDDQ

VREF VDDQ

Addr, Command, Contrl(Addr, cs_b)

Addr, Command, Contrl(CA, cs_b)

clkcke

clkcke

Addr, Command, Contrl(CA, cs_b)

clk

Cke

VRNVRP

Data Group 0(dq, dqs, dm)

Data Group 1(dq, dqs, dm)

Data Group 2(dq, dqs, dm)

Data Group 0(dq, dqs, dm)

Data Group 1(dq, dqs, dm)

Data Group 0(dq, dqs, dm)

Data Group 1(dq, dqs, dm)

UG933_c5_06_102413

Data Group 3(dq, dqs, dm)

Rvrnp

Rvrnp

zq

Rzq

zq

Rzq

ZYNQ

LPDDR2

LPDDR2

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第 5 章: プロセッシング システム (PS) の電源および信号

DDR 終端

シグナル インテグ リティ向上のため、 DDR2 および DDR3 のクロ ッ ク、 アドレス、 コマンド、 および制御信号には

終端処理が必要です。 DDR2 については、 ODT および CKE が終端されていないため、 これらを メモ リの初期化中に

4.7kΩ 抵抗で GND にプルダウンする必要があ り ます。 DDR3 については、 DRST_B 信号が終端されていないため、

これを メモ リの初期化中に 4.7kΩ 抵抗で GND にプルダウンする必要があ り ます。

LPDDR2 には終端処理が不要です。

表 5-7 に、 DDR 終端要件を示します。

注記: DDR3 メモ リは、 TDQS_P と TDQS_N ピンで終端処理された DQS 信号もサポート しています。 この機能は、

Zynq-7000 SoC デバイスでサポート されていないため、 これらのピンはフローティング状態にしておく必要があ り

ます。

DDR のトレース長

すべての DDR メモ リ デバイスは、できるだけ Zynq-7000 SoC デバイスの近くに配置する必要があ り ます。表 5-8 に、

推奨される DDR 信号の最大ト レース長を示します。

さ らに、 DDR 信号には、 パッケージの遅延を含むト レース遅延の整合も必要です。 表 5-9 に、 推奨される DDR の遅

延の整合を示します。 差動ト レースは、 信号クロス ポイン トが立ち上がりエッジと立ち下がりエッジの線形領域に

入るよ うに遅延整合する必要があ り ます。

表 5‐6: DDR 電圧

電圧 LPDDR2 DDR2 DDR3 DDR3L 注釈

VCCO_DDR

VDDQ

1.2V 1.8V 1.5V 1.35VLPDDR2 デバイスは、 VDD1 (1.8V) および

VDD2 (1.2V) も必要

VTT VDDQ/2 VDDQ/2 VDDQ/2 VDDQ/2

VTT および VREF の生成には、DDR 終端レギュ

レータまたは抵抗分圧器を使用

PS_DDR_VREF0

PD_DDR_VREF1

VREF

VDDQ/2 VDDQ/2 VDDQ/2 VDDQ/2

表 5‐7: DDR 終端

終端 LPDDR2 DDR2 DDR3/3L 注釈

Rterm N/A 50Ω 40Ω

Rclk N/A 100Ω 80Ω

Rdown 4.7 KΩ 4.7KΩ 4.7KΩ LPDDR2/DDR2 デバイス側には DDR_DRST_B がない

表 5‐8: DDR の最大トレース長

信号グループ LPDDR2 DDR2 DDR3/3L

データ グループ 1.5 インチ 8.55 インチ 8.55 インチ

アドレス、 コマンド、 制御 1.5 インチ 8.55 インチ 8.55 インチ

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第 5 章: プロセッシング システム (PS) の電源および信号

メモ リ インターフェイスが最高周波数で動作していない場合や、 高速メモ リ デバイスを使用している場合、 ス

キュー制限を大き くするこ とができます。 DDR3、 DDR3L、 および LPDDR2 のディ レーティング表は、 付録 A 「プ

ロセッシング システム メモ リ ディレーティング表」 を参照してください。

CK ト レースは各バイ ト レーンで DQS ト レース と同等以上の長さに配線します。 その理由は次のとおりです。

• ク ロ ッ ク ト レースが DQS ト レースよ り も長いと仮定する と、 ライ ト レベリ ングは書き込み DQS に対するク

ロ ッ クのアライ メン ト を広範囲にわたって調整可能です。

• リード レベリ ングは、 読み出し DQS に対して読み出しデータ アイを広範囲にわたって調整可能です。 この調

整はバイ ト ごとに行われるため、 表 5-9 に示すよ うに、 ビッ ト (DQ/DM) 間のボード スキューは最小限に抑えら

れます。

• コマンド /アドレスをクロ ッ クに揃えるための自動ト レーニングはあ り ませんが、 固定オフセッ トはプログラム

可能であ り、 必要に応じて使用できます。 表 5-9 に示すよ うに、 CK とアドレス /制御の間のスキューは最小限に

抑えられます。

DDR のトレース インピーダンス

すべての DDR 信号 (DDR_DRST_B を除く ) には、 調整されたインピーダンスが必要です。 DDR3/3L の場合、

DDR_CKE にも調整されたインピーダンスが必要です。 表 5-10 に、 DDR 信号に必要な ト レース インピーダンスを示

します。

その他に DDR3 および LPDDR2 メモ リは、ZQ ピンに抵抗を接続してデバイスの出力インピーダンスを調整する必要

があ り ます。 表 5-11 に、 必要な RZQ 値を示します。

Ω

表 5‐9: DDR 遅延の整合

信号グループ LPDDR2 DDR2 DDR3/3L

データ グループ内の DQ/DM から DQS_P/N ±10ps ±20ps ±10ps

アドレス /制御から CK_P/N ±10ps ±25ps ±10ps

表 5‐10: DDR のトレース インピーダンス

信号グループ LPDDR2 DDR2 DDR3/3L 注釈

シングルエンド 40Ω 50Ω 40Ω ±10% 偏差

差動 80Ω 100Ω 80Ω ±10% 偏差

表 5‐11: DDR ZQ

ZQ LPDDR2 DDR2 DDR3/3L

Rzq 240Ω N/A 240Ω

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第 5 章: プロセッシング システム (PS) の電源および信号

DDR の配線トポロジ

選択したメモ リ タイプ、 メモ リ デバイスの数、 およびレイアウ ト要件に基づいて、 異なる配線トポロジを DDR メ

モ リに使用できます。 図 5-8 に、 3 つの異なる トポロジを示します。

フライバイ ト ポロジでは、 TL0 は 0.0 ～ 5.3 インチ、 TL1 は 0.35 ～ 0.75 インチ、 そして TL2 は 0.0 ～ 1.0 インチにし

ます。 全長は 0.0 ～ 8.55 インチにします。

ポイン ト ツー ポイン ト コンフ ィギュレーシ ョ ンでは、 全長を 0.0 ～ 8.55 インチにします。 また、 Rterm は負荷の近

くに配置します。

均衡の取れた T 分岐コンフ ィギュレーシ ョ ンでは、 TL0 を 0.0 ～ 3.0 インチにし、 TL1、 TL2、 および Tsub のト レー

ス長をできるだけ短く して、 Rterm を TL0 と TL1 分岐の交差部近くに配置します。 すべての TL1 分岐は電気的に同

じ長さにし、 同じ層で配線する必要があ り ます。 蛇行配線に起因するクロス トークによって発生する ノ イズに注意

してください。 これは、 すべての TL2 分岐にも当てはま り ます。

推奨:最適なメモ リ性能を実現するには、 フライバイおよびポイン ト ツー ポイン ト配線を推奨します。

X-Ref Target - Figure 5-8

図 5‐8: DDR の配線トポロジ

ZYNQ DDR

VTT VTT

Tsub

Tsub

TL2

TL0

TL1

Rterm Rterm

Balanced T-branchPoint-to-point

UG585_c30_07_082515

DDR

DDR

DDR

DDR

DDR DDR DDR DDR

VTT

RtermTL0 TL1 TL1 TL1 TL2

Fly-by

TL1

TL2

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第 5 章: プロセッシング システム (PS) の電源および信号

表 5-12 に、 推奨する配線トポロジを示します。 特にスワップが禁止されている LPDDR2 を除き、 PCB 配線を容易に

するためバイ トおよびビッ ト スワ ップが許可されています。 ビッ ト スワップを行う場合、 すべてのビッ ト を同じバ

イ ト グループ内に保ちます。

MIO/EMIO IP レイアウトのガイ ド ライン

このセクシ ョ ンでは、 MIO/EMIO インターフェイスにおけるレイアウ ト ガイ ド ラ インを示します。

CAN (Controller Area Network)

5.0V で動作する CAN PHY を使用する場合は、 レベル シフターを実装します。

イーサネッ ト GEM

外部 PHY がサポートする RGMII の仕様によって異なり ますが、 TX/RX ク ロ ッ クは対応するデータ ラインおよび制

御ラインに応じて PCB 上で遅延が必要になる場合があ り ます。

• RGMII v1.3 をサポートする PHY

° DATA[3:0] および CTL の標準的な遅延に対して、 PCB 配線を長く して、 ク ロ ッ クに 1.5ns ～ 2.0ns 程度の遅

延を与えます。

° DATA[3:0] および CTL の遅延スキューは、 100ps 未満にします (パッケージの時間を含む)。

• 内部遅延がない RGMII v2.0 をサポートする PHY

° DATA[3:0] および CTL の標準的な遅延に対して、 PCB 配線を長く して、 ク ロ ッ クに 1.5ns ～ 2.0ns 程度の遅

延を与えます。

° DATA[3:0] および CTL の遅延スキューは、 100ps 未満にします (パッケージの時間を含む)。

• 内部遅延がある RGMII v2.0 をサポートする PHY (RGMII-ID)

° DATA[3:0] および CTL の遅延スキューは、 ±50ps 未満にします (パッケージの時間を含む)。

表 5‐12: DDR の配線トポロジ

信号グループ LPDDR2 DDR2 DDR3/3L DDR デバイス数

データ ポイン ト ツー ポイン ト ポイン ト ツー ポイン ト ポイン ト ツー ポイン ト

ク ロ ッ ク

ポイン ト ツー ポイン ト ポイン ト ツー ポイン ト ポイン ト ツー ポイン ト 1

T 分岐 T 分岐 フライバイ 2

N/A T 分岐 フライバイ 4

アドレス、

コマンド、

制御

ポイン ト ツー ポイン ト ポイン ト ツー ポイン ト ポイン ト ツー ポイン ト 1

T 分岐 T 分岐 フライバイ /T 分岐 2

N/A T 分岐 フライバイ /T 分岐 4

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第 5 章: プロセッシング システム (PS) の電源および信号

IIC

Zynq-7000 SoC デバイスから最も離れた SCL および SDA ラインの遠端に 4.7kΩ のプルアップ抵抗を配置してくださ

い。 使用するマルチプレクサーの種類によっては、 レベル シフター / リ ピーターが必要になる場合があ り ます。

推奨: Zynq-7000 SoC PS7 の I2C コン ト ローラーは、 I2C コン ト ローラーの v2.1 仕様で要求されているよ うなグ リ ッチ

をフ ィルダーする回路を実装しません。 誤った START/STOP 条件あるいは誤った ト リガーを回避するため、 SDA お

よび SCL ラ インにグ リ ッチを取り除く外部フ ィルター回路を使用するこ とを推奨します。

SDIO

40Ω ～ 60Ω の直列抵抗は、 できるだけ MIO 信号ピンに接近して CLK ライン上に配置する必要があ り ます。

推奨: MIO インターフェイスを使用する場合、 SDIx_CLK 信号は内部でクロ ッ ク フ ィードバッ ク と して機能します。

0Ω の抵抗は、 できるだけ MIO 信号ピンに接近して SDx_CLK ラ イン上に配置します。 0Ω の抵抗は、 シ ミ ュレー

シ ョ ン/特性保証に従って、 後で異なる値に変更できます。 SDIx_CLK ライン上の近端 (Zynq-7000 SoC デバイスの近

く ) および遠端でシグナル インテグ リ ティ解析を実行するこ とを強く推奨します。

Zynq-7000 SoC デバイスおよび SD チップで使用される電圧によっては、 レベル シフターが必要になる場合があ り ま

す。SD_CLK を基準とする SD_DAT[0:3] および SD_CMD の PCB とパッケージの遅延スキューは、50 ～ 200ps の範囲

内でなければなり ません。 このインターフェイスにレベル ト ランスレーターを使用する場合は、 SD_DATA[0:3] およ

び SD_CMD に遅延を追加して、 スキューを SD_CLK ネッ トに合わせる必要があ り ます。非同期信号の SD_CDn およ

び SD_WPn には、 SD_CLK とのタイ ミ ング関係はあ り ません。 CDn および WPn の両ラインは、 それぞれの 50kΩ 抵

抗で MIO I/O 電圧にプルアップする必要があ り ます。

推奨: EMIO インターフェイスを使用する場合、 0Ω の抵抗は、 できるだけ EMIOSDIOxCLK 信号ピンに接近して

EMIOSDIOxCLKFB ライン上に配置します。 0Ω の抵抗は、 シ ミ ュレーシ ョ ン/特性保証に従って、 後で異なる値に変

更できます。

温度検出ダイオード

注記: 使用しない場合、 温度検出インターフェイス用の DXP および DXN ピンはグランドに接続して ください。

ト レース ポート インターフェイス ユニッ ト (TPIU)

TPIU を MIO モードで動作させる場合ト レース ク ロ ッ ク出力をクロ ッ ク周期の約 1/2 分、 遅延させる必要があ り ま

す。 これは PCB 上で行うか、 またはデバッグ デバイス (ARM_DSTREAM、 Lauterbach、 Agilent など) を使用します。

ト レース B

Tx パス: ク ロ ッ クがデータ ウ ィンド ウの中央に位置するには、 すべての電圧においてクロ ッ ク とデータ間のス

キューが 2.6ns となる必要があ り ます。 ク ロ ッ ク とデータは出力データに揃えられるため、 ボードのクロ ッ ク パスに

はデータに対して 2.6ns の追加遅延が発生するこ とにな り ます。

ク ロ ッ ク パスの遅延 - データ バスの遅延 = 2.6ns

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第 5 章: プロセッシング システム (PS) の電源および信号

このと きのシフ ト動作は、 ボード上またはト レース デバッガー ツールのいずれかで実行します。 Arm 社の

DSTREAM、 Lauterbach 社および Agilent 社のト レース デバッガー ツールは、 個別に調整可能な ト レース ク ロ ッ ク /

データ信号をサポート しています。

USB ULPI

60MHz の動作ターゲッ ト を達成するには、 PCB とパッケージの遅延を 2.0ns 以下にします。 DATA[7:0]、 DIR、 NXT、

および STP の PCB およびパッケージの遅延スキューは、 ±100ps 未満にします。

推奨: ホールド タイムを改善するために、 ク ロ ッ ク ト レースはデータおよび制御信号よ り も常に短く します。

QSPI

セッ ト アップ タイムおよびホールド タイムを満たしやすくするために、 ク ロ ッ ク、 データ、 および SS のラインを

同じ長さにするこ とを推奨しています。 QSPI_SCLK を考慮した QSPI_IO[0:3] および QSPI_SS ラ インの PCB とパッ

ケージの遅延スキューは、 ±50ps 未満にします。 ク ロ ッ ク ラインとデータ ラインが同じ場合は、 セッ ト アップ タイ

ムやホールド タイムによる好まし くない影響に十分対応できます。 ク ロ ッ ク ライン上の近端 (Zynq-7000 SoC デバイ

スの近く ) および遠端でシグナル インテグ リ ティ解析を実行するこ とを強く推奨します。

ク ロ ッ ク ラインとデータ ラインの全体的な ト レース遅延は、QSPI インターフェイスが動作できる最大周波数に影響

を与えます。

重要: こ こでは、フラ ッシュ デバイスの clock-to-out 時間 (tckoflash) に PCB ト レース長の伝搬遅延 (Tpd) の 2 逓倍を足

した値が、 Zynq-7000 SoC デバイスのホールド タイム要件よ り も大き くなるよ うにするこ とが重要です。 これを次の

式で表します。

TQSPICKD < Tckominflash + 2 * Tpd (requirement)

たとえば、 Zynq-7000 SoC のホールド タイム要件が 1.3ns でフラ ッシュの clock-to-out 時間が 1.0ns の場合は、 クロ ッ

ク ラインとデータ ラインの伝搬遅延が 0.15ns 以上になる必要があ り ます。ホールド タイム要件が高くなる と、長い

PCB ト レース遅延が必要になり ます。

次の表は、 さまざまなタイ ミ ング条件での最小ト レース遅延を示しています。

TQSPICKD (ns)

Tckominflash (ns)

最小 Tpd(ns)

1.3 0.0 0.65

1.3 1.0 0.15

3.0 0 1.50

3.0 1.0 1.0

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第 5 章: プロセッシング システム (PS) の電源および信号

最大動作周波数 (フ ィードバック モードが有効)

注記: 最高周波数で QSPI を動作させるには、 フ ィードバッ ク モードを有効にする必要があ り ます。 このモードを有

効にするには、 MIO ピン 8 をフ ィードバッ ク出力クロ ッ ク と してプログラムし、 ブート ス ト ラ ッピング用に PCB 上

のプルアップ/プルダウン抵抗へのみ接続して ください (53ページの 「ブート モード ピン」 参照)。

ク ロ ッ ク ラインとデータ ラインが同じであ り、 上記の規則が示す最小値を満たしている場合、 QSPI インターフェイ

スの最大周波数は次の式の結果の中で最も低い値に該当します。

式 5‐1

式 5‐2

式 5‐3

Fmax1 では、 TQSPICKOMAX および TQSPIDCK が Zynq-7000 SoC デバイスの clock-to-out 時間およびセッ ト アップ

タイムとなり ます。 Fmax2 では、 Tckoflash および Tsuflash がフラ ッシュ デバイスの clock-to-out 時間およびセッ ト

アップ タイムとな り、 Tpd が最大 PCB 伝搬遅延とな り ます。 この伝搬遅延には、 Zynq デバイス パッケージ伝搬遅

延とフラ ッシュ パッケージ伝搬遅延が含まれます (Zynq デバイス パッケージ伝搬遅延は、 Vivado ツールから入手。

フラ ッシュ伝搬遅延については、 フラ ッシュ ベンダーのマニュアルを参照)。 Fmax3 では、 Tholdflash がフラ ッシュ

デバイスの入力ホールド タイムとな り、 TQSPICKOMIN が Zynq-7000 デバイスの最小 clock-to-out 時間とな り ます。

ザイ リ ンクスのデータシート (DS191) と大手フラ ッシュ ベンダーのデータシートからデータを収集し、 ト レース遅

延が最大周波数へ与える影響を次に示します。

この表が示すとおり、 Fmax3 では、 クロ ッ ク遅延とデータ遅延が等しい限りは ト レース遅延の影響を受けません。

Fmax3 で唯一懸念されるのは、 フラ ッシュ デバイスのホールド タイム要件が大幅に高くなる という点です。 フラ ッ

シュ デバイスのホールド タイムは 4.0ns 未満にするこ とを推奨します。

Fmax1 12 TQS PICKOMAX Tsuflas h+ ----------------------------------------------------------------------=

Fmax2 1Tckoflas h TQS PIDCK 2 Tpd + +----------------------------------------------------------------------------=

Fmax3 12 Tholdflas h TQS PICKOMIN– -------------------------------------------------------------------------=

TQSPICKO min (ns)

TQSPICKO max (ns)

TQSPIDCK (ns)

Tckoflash (ns)

Tsuflash (ns)

Tholdflash (ns)

Tpd (ns)Fmax1 (MHz)

Fmax2 (MHz)

Fmax3 (Mhz)

Fmax (MHz)

0.0 3.4 2.0 7.0 2.0 3.0 0.175 100 107 166 100

0.0 3.4 2.0 7.0 2.0 3.0 0.35 100 103 166 100

0.0 3.4 2.0 7.0 2.0 3.0 0.525 100 99 166 99

0.0 3.4 2.0 7.0 2.0 3.0 0.70 100 96 166 96

0.0 3.4 2.0 7.0 2.0 3.0 0.875 100 93 166 93

0.0 3.4 2.0 7.0 2.0 3.0 1.75 100 80 166 80

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第 6章

XC7Z030‐SBG485/SBV485 デバイスから XC7Z015‐CLG485 および XC7Z012S‐CLG485 デバイスへの移行

概要

ザイ リ ンクス デバイス共通の特徴と して、 デバイス ファ ミ リ間でパッケージ移行が可能です。 ピン配置は一貫して

いますが、 大きなパッケージではさらに多くの I/O が利用できる という点が大きな違いです。 ただし、

XC7Z030-SBG485 (または SBV485) デバイスから XC7Z015-CLG485 デバイスへ移行する場合はピン配置のほかにも大

きな違いがあるため、 例外です。 これら 2 つのデバイス間のデザイン移行を検討する場合、 次に説明する違いを把

握しておく必要があ り ます。

XC7Z030‐SBG485/SBV485、 XC7Z015‐CLG485 と XC7Z012S‐CLG485 デバイスの違い

XC7Z030-SBG485/SBV485 デバイスから XC7Z015-CLG485 または XC7Z012S-CLG485 デバイスに移行する場合、 機

能、 性能、 パッケージ、 ト ランシーバー、 PCB レイアウ ト、 およびデザイン ツールに関して違いがあるため注意が

必要です (表 6-1)。

表 6‐1: XC7Z030‐SBG485/SBV485、 XC7Z012S‐CLG485 と XC7Z015‐CLG485 デバイスの主な違い

XC7Z030‐SBG485/SBV485 XC7Z015‐CLG485 XC7Z012S‐CLG485

ダイ /ファブリ ッ ク Kintex-7 Artix-7 Artix-7

パッケージ タイプ ベア/フ リ ップチップ ワイヤボンド ワイヤボンド

プロセッサ速度 1GHz、 デュアル コア 866MHz、 デュアル コア 766MHz、 シングル コア

電源許容値 3% 5% 5%

バンク 34、 ピン H8/R8 VRP/VRN (DCI 用) DCI なし DCI なし

バンク 35、 ピン H5/H6 VRP/VRN (DCI 用) DCI なし DCI なし

バンク 34 HP I/O HR I/O HR I/O

バンク 35 HP I/O HR I/O HR I/O

バンク 112 (MGT) GTX GTP GTP

バンク 112、 ピン V7 MGTAVTTRCAL 未接続 未接続

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第 6 章: XC7Z030‐SBG485/SBV485 デバイスから XC7Z015‐CLG485 および XC7Z012S‐CLG485 デバイスへの移行

機能および性能における違い

これらのデバイスにおける機能および性能に関する主な違いは、 ベース となっているプログラマブル ロジッ クです。

XC7Z030-SBG485/SBV485 デバイスは Kintex®-7 ロジッ クを利用し、 XC7Z015-CLG485 および XC7Z012S-CLG485 デ

バイスは Artix®-7 ロジッ クを利用しています。 一般に Artix-7 デバイスはよ り低コス トのアプ リ ケーシ ョ ンを対象と

しており、 Kintex-7 デバイスの性能特性は Artix-7 デバイスよ り も優れています。 タイ ミ ングに違いが生じ、 念入り

なタイ ミ ング解析が必要となり ます。 Kintex-7 および Artix-7 デバイス と類似したアーキテクチャを採用した

Zynq-7000 デバイスの概要は、 『Zynq-7000 SoC データシート : 概要』 (DS190) を参照して ください。 Kintex-7 および

Artix-7 デバイス アーキテクチャに関する詳細は、 『Kintex-7 FPGA データシート : DC 特性および AC スイ ッチ特性』

(DS182) と 『Artix-7 FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS181) を参照して ください。

パッケージの違い

2 番目に大きな違いはパッケージです。 パッケージ タイプ (ベア/フ リ ップチップおよびワイヤボンド ) が要因で、 同

じ I/O 間でフライ ト タイムに差があ り ます。 システム全体のタイ ミ ングが満たされるかど うかを判断する上で、 最

大性能をターゲッ トにするデザインでは、 PCB およびシステムのシ ミ ュレーシ ョ ンが極めて重要です。

表 6-1 のとおり、 2 つのパッケージ間ではピン配置にいくつかの違いがあ り ます。 各パッケージ ファ イルへのリ ンク

を含むパッケージの詳細は、 『Zynq-7000 SoC パッケージおよびピン配置ガイ ド』 (UG865) を参照してください。

プロセッサの違い

XC7Z015-CLG485 デバイスと XC7Z012S-CLG485 デバイスはいずれも Artix ロジッ クをベースに構築され、 同じパッ

ケージング技術を採用していますが、 XC7Z012S-CLG485 デバイスはシングル コア A9 プロセッサのみ搭載している

ため、 高速な -3 スピード グレードをサポート していません。 XC7Z015 デバイスと XC7Z035 デバイスはどちら も

デュアル コア A9 プロセッサを備えています。 表 6-1 からわかる とおり、 これら 3 つのパッケージ間には性能の違い

もあ り ます。

ト ランシーバーの違い

XC7Z030-SBG485/SBV485 デバイスでは、 よ り高性能な GTX ト ランシーバーを使用します。 XC7Z015-CLG485 およ

び XC7Z012S-CLG48 デバイスでは、 高性能 GTP ト ランシーバーを使用します。 GTX ト ランシーバーと GTP ト ラン

シーバーは多くの機能が共通していますが、 ト ランシーバー ソフ ト ウェア ウ ィザードの違いに加えて電源の許容値

には注意すべき相違点がいくつかあ り ます。 GTX および GTP ト ランシーバーの詳細は、 『7 シ リーズ FPGA

GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476) および 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ

ド』 (UG482) を参照して ください。

バンク 112、 ピン W3 MGTVCCAUX 未接続 未接続

ザイ リ ンクス デザイン ツール Vivado および ISE Vivado のみ Vivado のみ

表 6‐1: XC7Z030‐SBG485/SBV485、 XC7Z012S‐CLG485 と XC7Z015‐CLG485 デバイスの主な違い (続き)

XC7Z030‐SBG485/SBV485 XC7Z015‐CLG485 XC7Z012S‐CLG485

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第 6 章: XC7Z030‐SBG485/SBV485 デバイスから XC7Z015‐CLG485 および XC7Z012S‐CLG485 デバイスへの移行

PCB レイアウトに関する注意事項

PCB レイアウ トの観点から注目すべき重要な点は、 XC7Z030-SBG485/SBV485 デバイスではバンク 34 および 35 が

HP (High Performance) I/O バンクであ り、 これらのバンクで有効な電圧レベルを超えないよ うに注意が必要だという

こ とです。 さ らに、バンク 112 には、XC7Z030-SBG485/SBV485 デバイスで接続されますが XC7Z015-CLG485 および

XC7Z012S-CLG485 デバイスでは接続されないピンが 2 本含まれます。

デザイン ツールに関する注意事項

Zynq-7000 XC7Z015-CLG485 および XC7Z012S-CLG485 デバイスは ISE Design Suite でサポート されていないため、

SBG485 パッケージの Zynq-7000 XC7Z030 デバイスを ISE Design Suite を用いた Zynq-7000 XC7Z015-CLG485 または

XC7Z012S-CLG485 デバイスへ移行するこ とはできません。 SBG485/SBV485 パッケージの Zynq-7000 XC7Z030 デバ

イスから Zynq-7000 XC7Z015-CLG485 または XC7Z012S-CLG485 デバイスへの移行には、 Vivado Design Suite を使用

してください。

Zynq‐7000 PCB デザイン ガイド 68UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

付録 A

プロセッシング システム メモリ ディレーテ ィング表

60ページの表 5-9 に示すスキュー値は、 メモ リ インターフェイスが最大データ レートで動作するよ う算出されてい

ます。 メモ リ インターフェイスを最大データ レートで動作させるこ とが意図されていない場合は、 これらのス

キュー制限値の一部を緩和できます。 この付録の表は、 SoC の速度定格、 メモ リ コンポーネン トの定格、 およびシ

ステムが動作する実際の速度に基づいて、 各スキュー値を緩和できる範囲を表します。

たとえば、 定格 1,333Mb/s の SoC と定格 1,600Mb/s のメモ リ コンポーネン ト を使用して 1,333Mb/s で動作する場合、

DDR3 の DQ/DM から DQS 間 のスキューは 10ps から 38ps に緩和できます (表 A-1)。

表 A‐1: DDR3 の DQ/DM ‐ DQS 間スキュー制限値

SoC の定格 メモリ コンポーネン トの定格

定格 実際 2,133 1,866 1,600 1,333 1,066 800

1,333

1,333 69 56 38 10 N/A N/A

1,066 150 150 131 104 69 N/A

800 150 150 150 150 150 150

1,0661,066 104 91 73 45 10 N/A

800 150 150 150 150 150 150

800 800 166 153 135 107 72 10

表 A‐2: DDR3 のアドレス ‐ クロック間スキュー制限値

SoC の定格 メモリ コンポーネン トの定格

定格 実際 2,133 1,866 1,600 1,333 1,066 800

1,333

1,333 60 50 30 10 N/A N/A

1,066 150 150 150 150 125 N/A

800 150 150 150 150 150 150

1,0661,066 133 123 103 83 10 N/A

800 150 150 150 150 150 150

800 800 150 150 150 150 85 10

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付録 A: プロセッシング システム メモリ ディレーティ ング表

表 A‐3: DDR3L の DQ/DM ‐ DQS 間スキュー制限値

SoC の定格 メモリ コンポーネン トの定格

定格 実際 2,133 1,866 1,600 1,333 1,066 800

1,333

1,333 69 56 15 10 N/A N/A

1,066 150 150 109 104 69 N/A

800 150 150 150 150 150 150

1,0661,066 104 91 50 45 10 N/A

800 150 150 150 150 150 150

800 800 150 150 113 107 72 10

表 A‐4: DDR3L のアドレス ‐ クロック間スキュー制限値

SoC の定格 メモリ コンポーネン トの定格

定格 実際 2,133 1,866 1,600 1,333 1,066 800

1,333

1,333 60 50 30 10 N/A N/A

1,066 150 150 150 150 125 N/A

800 150 150 150 150 150 150

1,0661,066 133 123 103 83 10 N/A

800 150 150 150 150 150 150

800 800 150 150 150 150 85 10

表 A‐5: LPDDR2 の DQ/DM ‐ DQS 間スキュー制限値

SoC の定格 メモリ コンポーネン トの定格

定格 実際 800 667 533 400

800

800 10 N/A N/A N/A

667 135 67 N/A N/A

533 150 150 150 N/A

400 150 150 150 150

表 A‐6: LPDDR2 のアドレス ‐ クロック間スキュー制限値

SoC の定格 メモリ コンポーネン トの定格

定格 実際 800 667 533 400

800

800 10 N/A N/A N/A

667 150 150 N/A N/A

533 150 150 150 N/A

400 150 150 150 150

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付録 B

その他のリソースおよび法的通知

ザイリンクス リソース

製品サポートおよび資料

• アンサー、 資料、 ダウンロード、 フォーラムなどのサポート リ ソースは、 ザイ リ ンクス サポート サイ ト を参照

してください。

• 常に最新情報を受け取るには、 マイ プロフ ィールからアラートにアンサーを追加して ください。

デバイス ユーザー ガイ ド

Zynq-7000 SoC 製品ページ

https://japan.xilinx.com/products/silicon-devices/soc/zynq-7000/index.htm

ザイリンクス デザイン ツール: リ リース ノート、 インストールおよびライセンス

http://japan.xilinx.com/support/index.html/content/xilinx/ja/supportNav/design_tools.html

ザイリンクスのフォーラム Wiki リンク

° http://forums.xilinx.com

° http://wiki.xilinx.com

° http://wiki.xilinx.com/zynq-linux

° http://wiki.xilinx.com/zynq-uboot

ザイリンクス Git のウェブサイ ト

https://github.com/xilinx

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付録 B:その他のリソースおよび法的通知

ソリューシ ョ ン センター

デバイス、 ツール、 IP のサポートについては、 ザイ リ ンクス ソ リ ューシ ョ ン センターを参照してください。 デザイ

ン アシスタン ト、 デザイン アドバイザリ、 ト ラブルシューティングのヒン ト などが含まれます。

Xilinx Documentation Navigator およびデザイン ハブ

Xilinx Documentation Navigator (DocNav) では、 ザイ リ ンクスの資料、 ビデオ、 サポート リ ソースにアクセスでき、 特

定の情報を取得するためにフ ィルター機能や検索機能を利用できます。 DocNav を開くには、 次のいずれかを実行し

ます。

• Vivado IDE で [Help] → [Documentation and Tutorials] をク リ ッ ク します。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をク リ ッ ク します。

• Linux コマンド プロンプ トに 「docnav」 と入力します。

ザイ リ ンクス デザイン ハブには、 資料やビデオへのリ ンクがデザイン タスクおよびト ピッ クごとにま とめられてお

り、 これらを参照するこ とでキー コンセプ ト を学び、 よ くある質問 (FAQ) を参考に問題を解決できます。 デザイン

ハブにアクセスするには、 次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをク リ ッ ク します。

• ザイ リ ンクス ウェブサイ トのデザイン ハブ ページを参照します。

注記: DocNav の詳細は、 ザイ リ ンクス ウェブサイ トの Documentation Navigator ページを参照してください。

注意: DocNav からは、 日本語版は参照できません。 ウェブサイ トのデザイン ハブ ページをご利用ください。

参考資料

注記:日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

Zynq‐7000 SoC 関連資料

詳細は、 次に示す Zynq-7000 SoC の資料を参照してください。

° 『Zynq-7000 SoC データシート : 概要』 (DS190: 英語版、 日本語版)

° 『Zynq-7000 SoC (Z-7007S、 Z-7012S、 Z-7014S、 Z-7010、 Z-7015、 Z-7020): DC 特性および AC スイ ッチ特性』

(DS187: 英語版、 日本語版)

° 『Zynq-7000 SoC (Z-7030、 Z-7035、 Z-7045、 Z-7100): DC 特性および AC スイ ッチ特性』 (DS191: 英語版、

日本語版)

° 『Zynq-7000 SoC パッケージおよびピン配置ガイ ド』 (UG865: 英語版、 日本語版)

Zynq‐7000 PCB デザイン ガイド 72UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

付録 B:その他のリソースおよび法的通知

° 『Zynq-7000 SoC ソフ ト ウェア開発者向けガイ ド』 (UG821: 英語版、 日本語版)

° 『Zynq-7000 SoC テクニカル リ ファレンス マニュアル』 (UG585: 英語版、 日本語版)

これらのユーザー ガイ ド とその他の追加関連情報を利用するには、 次のリ ンクにアクセスして ください。

https://japan.xilinx.com/support/index.html/content/xilinx/ja/supportNav/silicon_devices.html

PL 関連資料 ‐ デバイスおよびボード

PL リ ソースの詳細は、 次に示す 7 シ リーズ FPGA ユーザーガイ ドを参照してください。

° 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471: 英語版、 日本語版)

° 『7 シ リーズ FPGA ク ロ ッキング リ ソース ユーザー ガイ ド』 (UG472: 英語版、 日本語版)

° 『7 シ リーズ FPGA メモ リ リ ソース ユーザー ガイ ド』 (UG473: 英語版、 日本語版)

° 『7 シ リーズ FPGA コンフ ィギャラブル ロジッ ク ブロッ ク ユーザー ガイ ド』 (UG474: 英語版、 日本語版)

° 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476: 英語版、 日本語版)

° 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版)

° 『7 シ リーズ FPGA DSP48E1 スライス ユーザー ガイ ド』 (UG479: 英語版、 日本語版)

° 『7 シ リーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビッ ト 1MSPS アナログ-デジタル コンバーター

ユーザー ガイ ド』 (UG480: 英語版、 日本語版)

° 『7 シ リーズ FPGA PCB デザイン ガイ ド』 (UG483: 英語版、 日本語版)

これらのユーザー ガイ ド とその他の追加関連情報を利用するには、 次のリ ンクにアクセスして ください。

https://japan.xilinx.com/support/index.html/content/xilinx/ja/supportNav/silicon_devices/fpga/num-7-series.html

AXI (Advanced eXtensible Interface) の資料

AXI プロ ト コルの詳細は、 『AXI リ ファレンス ガイ ド』 (UG761) を参照してください。

ソフ トウェア関連資料

『Zynq-7000 SoC ソフ ト ウェア開発者向けガイ ド』 (UG821: 英語版、 日本語版)

『Zynq-7000 SoC: コンセプ ト、 ツール、 テクニッ ク ガイ ド (CTT)』 (UG873: 英語版、 日本語版)

スタンドアロンおよび FSBL のソース ド ラ イバーは、 ザイ リ ンクスの IDE Design Suite Embedded Edition に含まれて

います。 Linux ド ラ イバーは、 ザイ リ ンクスのオープン ソース Wiki (http://wiki.xilinx.com) で提供しています。

このほか、 ザイ リ ンクス アライアンス パートナー各社からも IP のシステム ソフ ト ウェア ソ リ ューシ ョ ン、 ミ ドル

ウェア、 オペレーシ ョ ン システムなどが提供されています。 最新情報は、 ザイ リ ンクス ウェブサイ トの Zynq-7000

ページを参照してください。

https://japan.xilinx.com/products/silicon-devices/soc/zynq-7000

Zynq‐7000 PCB デザイン ガイド 73UG933 (v1.13) 2018 年 7 月 1 日 japan.xilinx.com

付録 B:その他のリソースおよび法的通知

Git 情報

° http://git-scm.com

° http://git-scm.com/documentation

° http://git-scm.com/download

デザイン ツール関連資料

ザイリンクス Vivado Design Suite

https://japan.xilinx.com/support/index.html/content/xilinx/ja/supportNav/design_tools.html

ザイリンクス ISE Design Suite

https://japan.xilinx.com/support/index.html/content/xilinx/ja/supportNav/design_tools/hardware-development/

ise_design_suite.html

ザイリンクス エンベデッ ド開発キッ ト (EDK)

https://japan.xilinx.com/tools/platform.htm

ChipScope Pro 資料

https://japan.xilinx.com/tools/cspro.htm

サードパーティの IP および規格に関する資料

Zynq-7000 デバイスに含まれているベンダー IP あるいは関連する国際的なインターフェイス規格の機能については、

次の資料を参照して ください。

注記: Arm 社が提供する資料: http://infocenter.arm.com/help/index.jsp

° Arm 社 － 『AMBA Level 2 Cache Controller (L2C-310) Technical Reference Manual』 (または PL310)

° Arm 社 － 『AMBA Specification』 Revision 2.0、 1999 年 (IHI 0011A)

° Arm 社 － 『Architecture Reference Manual』 (Arm 社のサイ ト登録が必要)

° Arm 社 － 『Cortex-A Series Programmer's Guide』

° Arm 社 － 『Cortex-A9 Technical Reference Manual』 Revision r3p0

° Arm 社 － 『Cortex-A9 MPCore Technical Reference Manual』 Revision r3p0 (DDI0407F): アクセラレータ コ ヒー

レンシ ポート (ACP)、 CPU プライベート タイマーと ウォッチド ッグ タイマー (AWDT)、 イベン ト バス、 汎

用割り込みコン ト ローラー (GIC)、 スヌープ制御ユニッ ト (SCU) に関する説明が含まれる

° Arm 社 － 『Cortex-A9 NEON Media Processing Engine Technical Reference Manual』 Revision r3p0

° Arm 社 － 『Cortex-A9 Floating-Point Unit Technical Reference Manual』 Revision r3p0

° Arm 社 － 『CoreSight v1.0 Architecture Specification』 : ATB Bus および認証に関する説明が含まれる

° Arm 社 － 『CoreSight Program Flow Trace Architecture Specification』

° Arm 社 － 『Debug Interface v5.1 Architecture Specification』

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付録 B:その他のリソースおよび法的通知

° Arm 社 － 『Debug Interface v5.1 Architecture Specification Supplement』

° Arm 社 － 『CoreSight Components TRM』 : エンベデッ ド ク ロス ト リ ガー (ECT)、 エンベデッ ド ト レース

バッファー (ETB)、 インスツルメンテーシ ョ ン ト レース マクロセル (ITM)、 デバッグ アクセス ポート

(DAP)、 およびト レース ポート インターフェイス ユニッ ト (TPIU) に関する説明が含まれる

° Arm 社 － 『CoreSight PTM-A9 TRM』

° Arm 社 － 『CoreSight Trace Memory Controller Technical Reference Manual』

° Arm 社 － 『Generic Interrupt Controller v1.0 Architecture Specification』 (IHI 0048B)

° Arm 社 － 『Generic Interrupt Controller PL390 Technical Reference Manual』 (DDI0416B)

° Arm 社 － 『PrimeCell DMA Controller (PL330) Technical Reference Manual』

° Arm 社 － アプリ ケーシ ョ ン ノート 239: 『Example programs for CoreLink DMA Controller DMA-330』 DMA-330

° Arm 社 － 『PrimeCell Static Memory Controller (PL350 series) Technical Reference Manual』 Revision r2p1、 2007

年 10 月 12 日 (ARM DDI 0380G)

• BOSCH 社 － 『CAN Specification Version 2.0 PART A and PART B』 1991 年

• Cadence 社 － 『Watchdog Timer (SWDT) Specification』

• IEEE 802.3-2008 － 『IEEE Standard for Information technology-Specific requirements - Part 3: Carrier Sense Multiple

Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications』 2008 年

• Universal Serial Bus (USB) Specification、 Revision 2.0

• UTMI+ Low Pin Interface (ULPI) Specification、 Revision 1.1

• Enhanced Host Controller Interface (EHCI) Specification for USB、 Revision 1.0

• SD Association － 『Part A2 SD Host Controller Standard Specification』 Ver2.00 Final 070130

• SD Association － 『Part E1 SDIO Specification』 Ver2.00 Final 070130

• SD Group － 『Part 1 Physical Layer Specification』 Ver2.00 Final 060509

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付録 B:その他のリソースおよび法的通知

お読みください: 重要な法的通知免責事項

本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される法律が許容する最大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供され、 ザイ リ ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、 すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・性質の損失または損害についても、 責任を負わない (契約上、 不法行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であったり、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に

含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いま

せん。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一

定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケー

シ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を

使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。

自動車用のアプリケーシ ョ ンの免責条項

オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性の機能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セーフティ アプリ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用前または提供前に安全を目的と して十分なテス ト を行う ものと します。 セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品を使用する リ スクはすべて顧客が負い、 製品の責任の制限を規定する適用法令および規則にのみ従う ものと します。

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の保有者に帰属します。

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