zynq ultrascale+ mpsoc - xilinx...zynq ultrascale+ の ps と pl...

Zynq UltraScale+ MPSoC: エンベデッドデザインチュートリアル 1UG1209 (v2019.2) 2019 年 10 月 30 日 japan.xilinx.com

Zynq UltraScale+ MPSoC: エンベデッドデザインチュートリアル

効率的なエンベデッドシステムを構築するためのハンディガイド

UG1209 (v2019.2) 2019 年 10 月 30 日

すべてのバージョンを表示

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

https://japan.xilinx.com

https://japan.xilinx.com/bin/public/docSeeAllVersions?productType=DesignTools&documentId=UG1209


改訂履歴

次の表に、この文書の改訂履歴を示します。

セクション改訂内容

2019 年 10 月 30 日バージョン 2019.2

全体的なアップデートフローを Vitis™ 統合ソフトウェアプラットフォームに移行。

全体的なアップデート Vitis IDE および PetaLinux 2019.2 で検証。

2019 年 7 月 3 日バージョン 2019.1

全体的なアップデート Vivado® Design Suite および PetaLinux 2019.1 で検証。


https://japan.xilinx.com/about/feedback/document-feedback.html?docType=Tutorials&docId=UG1209&Title=Zynq%20UltraScale+%20MPSoC%3A%20%26%2312456%3B%26%2312531%3B%26%2312505%3B%26%2312487%3B%26%2312483%3B%26%2312489%3B%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312481%3B%26%2312517%3B%26%2312540%3B%26%2312488%3B%26%2312522%3B%26%2312450%3B%26%2312523%3B&releaseVersion=2019.2&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2

第 1 章: 概要このガイドについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5Zynq UltraScale+ デバイスが提供するシングルチップ

ソリューション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6ザイリンクスデザインツールによるデザインプロセスの加速 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9必要なセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

第 2 章: Zynq UltraScale+ MPSoC プロセッシングシステムのコンフィギュレーションZynq UltraScale+ システムのコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12サンプルプロジェクト : Zynq UltraScale+ MPSoC の新規エンベデッドプロジェクトの作成 . . . . . . . . . . . . . . . . . 13

第 3 章: PS サブシステム用ソフトウェアのビルドZynq UltraScale+ のプロセッシングユニット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27サンプルプロジェクト : Arm Cortex-A53 から Hello World アプリケーションを実行 . . . . . . . . . . . . . . . . . . . . . . . . 28サンプルプロジェクト : Arm Cortex-R5 から Hello World アプリケーションを実行 . . . . . . . . . . . . . . . . . . . . . . . . . 31その他の情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34サンプルプロジェクト : Vitis IDE でのベアメタルアプリケーションプロジェクトの作成 . . . . . . . . . . . . . . . . . . 35プラットフォームでのソフトウェアプロジェクトの

確認 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39サンプルプロジェクト : PetaLinux を使用した Linux イメージの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

第 4 章: Vitis デバッガーを使用したデバッグザイリンクスシステムデバッガー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49Vitis デバッガーを使用したソフトウェアのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51ザイリンクスソフトウェアコマンドラインツール (XSCT) を使用したデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . 53

第 5 章: ブートおよびコンフィギュレーションシステムソフトウェア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63APU の Linux と RPU のベアメタル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65SD ブートのブートシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65QSPI ブートモードのブートシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75JTAG を使用した QSPI ブートモードのブートシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86USB ブートモードのブートシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89セキュアブートシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

第 6 章: システムデザイン例サンプルデザイン 1: GPIO、タイマー、および割り込みの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125サンプルデザイン 2: グラフィックおよびディスプレイポートベースのサブシステムのセットアップ例 . . . . 145




付録 A: セキュアブートでの問題のデバッグPUF 登録が実行されているかどうかの確認 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151ブートイメージの読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

付録 B: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152このチュートリアルのデザインファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155




第 1 章

概要

このガイドについて

このガイドでは、Zynq® UltraScale+™ MPSoC を使用するザイリンクス Vivado® Design Suite フローについて説明しま

す。サンプルプロジェクトは、ザイリンクスの ZCU102 Rev 1.0 および Rev 1.1 評価ボードをターゲットとしていま

す。ツールは Vitis™ 統合ソフトウェアプラットフォームを使用します。

このガイドのサンプルプロジェクトは、 64 ビットの Windows 10 オペレーティングシステムで実行するザイリンク

スツール、および 64 ビットの Linux オペレーティングシステムで実行する PetaLinux を使用して作成されています。

ほかの Windows インストールで別バージョンのツールを実行した場合、結果が異なることがあります。サンプルプロジェクトは、エンベデッドデザインの次の項目について紹介することに重点を置いています。

注記: チュートリアルで説明されている、ハードウェア上で Linux をブートする各手順は、 2019.2 リリースの PetaLinux ツールに固有のものです。 PetaLinux ツールは、このガイドの Linux 部分の演習を行うために、 Linux ホス

トマシンにインストールする必要があります。

• 第 2 章「Zynq UltraScale+ MPSoC プロセッシングシステムのコンフィギュレーション」では、 Zynq UltraScale+ MPSoC プロセッシングシステム (PS) を使用するシステムの作成、および Zynq UltraScale+ MPSoC のハード

ウェアプラットフォームの作成について説明します。この章では、簡単なデザインを例として使用し、ハード

ウェアおよびソフトウェアツールの概要を説明します。

• 第 3 章「PS サブシステム用ソフトウェアのビルド」では、アプリケーションプロセッシングユニット (APU)、リアルタイムプロセッシングユニット (RPU) など、プロセッシングシステム内のプロセッシングブロックに

応じてソフトウェアを設定および構築する手順を説明します。アプリケーションプロセッシングユニット (APU) および RPU をターゲットとするベアメタルアプリケーションの作成も含まれています。ハードウェアプラットフォームのブートコンポーネントも確認します。

• 第 4 章「Vitis デバッガーを使用したデバッグ」では、 Vitis IDE のデバッグ機能を使用したソフトウェアのデ

バッグについて説明します。この章では、前のデザインを使用してソフトウェアベアメタル (OS なし ) を実行

し、デバッグ方法を示します。また、 Zynq UltraScale+ MPSoC のデバッグコンフィギュレーションについても

説明します。

• 第 5 章「ブートおよびコンフィギュレーション」では、コンポーネントを統合して Zynq UltraScale+ システムを

作成し、このシステムのブートイメージを作成する方法について説明します。この章の主旨は、ブートロー

ダーを統合およびロードする方法を理解することです。

• 第 6 章「システムデザイン例」では、第 3 章で設定したソフトウェアブロックを使用して Zynq UltraScale+ システムを作成する方法を紹介します。

対象者および内容

このガイドは、ソフトウェアアプリケーション開発者、システムソフトウェア設計者、およびシステムハードウェ

ア設計者を対象に次の情報を提供します。




第 1 章: 概要

• Zynq UltraScale+ MPSoC システムを作成するチュートリアル

• PS サブシステムのソフトウェアをビルドするチュートリアル

• Vitis IDE を使用したデバッグのチュートリアル

• システムデザイン例

サンプルプロジェクト

ツールを習得するための良の方法は、使用してみることです。このガイドでは、説明に従ってツールを操作して

いきます。サンプルプロジェクトのセクションでは、サンプルプロジェクトの仕様のほかに、背景で何が起こって

いるかも説明しています。各章およびサンプルプロジェクトは、エンベデッドデザインのさまざまな側面を紹介す

ることを目的としています。サンプルプロジェクトを通して、各項目の学習を完了して次に進む形でフロー全体が

説明されます。

その他の資料

その他の資料一覧は、付録 B 「その他のリソースおよび法的通知」に記載されています。

Zynq UltraScale+ デバイスが提供するシングルチップソリューション

次世代の Zynq デバイスである Zynq UltraScale+ MPSoC は、タスクごとに適なエンジンを使用するという考えに基

づいて設計されています。 Zynq UltraScale+ は、多用途のプロセッシングシステム (PS) と柔軟性および性能の高いプ

ログラマグルロジック (PL) をすべて 1 つのシステムオンチップ (SoC) に搭載したソリューションです。 Zynq UltraScale+ MPSoC PS ブロックは、次のエンジンで構成されています。

• クワッドコア Arm Cortex-A53 ベースのアプリケーションプロセッシングユニット (APU)

• デュアルコア Arm Cortex-R5 ベースのリアルタイムプロセッシングユニット (RPU)

• Arm Mali-400 MP2 ベースのグラフィックスプロセッシングユニット (GPU)

• 専用のプラットフォーム管理ユニット (PMU) とコンフィギュレーションセキュリティユニット (CSU)

• ディスプレイポートおよび SATA を含む一連の高速ペリフェラル

プログラマブルロジックには、プログラマブルロジックセルに加え、次に示す高性能ペリフェラルも統合されてい

ます。

• PCI Express 用統合ブロック

• Interlaken 用統合ブロック

• 100G Ethernet 用統合ブロック

• システムモニター

• ビデオコーデックユニット

Zynq UltraScale+ の PS と PL は、高性能で高帯域幅のさまざまな PS-PL インターフェイスを使用して厳密にまたは柔

軟に連動させることができます。




第 1 章: 概要

このような高度なデバイスのデザインプロセスを単純にするため、ザイリンクスでは Vivado Design Suite、 Vitis IDE、および Linux 用 PetaLinux ツールを提供しています。これらのツールは、 FPGA と SoC を結合したデバイスの

エンベデッドシステムデザインを容易にするために必要なものをすべて提供します。これらのツールを組み合わせ

ることで、ハードウェアとソフトウェアのアプリケーションの設計、デバッグ、コードの実行が可能になり、デザ

インを実際のボードに移行して検証および評価を実行できます。

Vitis 統合設計環境 (IDE)Vitis™ 統合ソフトウェアプラットフォームは、ザイリンクスエンベデッドプロセッサをターゲットとするエンベ

デッドソフトウェアアプリケーションを開発する統合開発環境 (IDE) です。 Vitis ソフトウェアプラットフォームで

は、 Vivado® Design Suite で作成したハードウェアデザインを使用できます。 Vitis ソフトウェアプラットフォーム

は、 Eclipse オープンソース規格をベースにしており、次のようなソフトウェア開発機能があります。

• 多機能 C/C/C++ コードエディターおよびコンパイル環境

• プロジェクト管理

• アプリケーションビルドコンフィギュレーションおよび makefile の自動生成

• エラーナビゲーション

• エンベデッドターゲットをデバッグおよびプロファイルするための統合環境

• ソースコードのバージョン管理

• システムレベルのパフォーマンス解析

• FPGA をコンフィギュレーションするための特化ツール

• ブータブルイメージの作成

• フラッシュメモリのプログラム

• スクリプトベースのコマンドラインツール

Eclipse 開発環境の詳細は、 http://www.eclipse.org を参照してください。

その他のコンポーネントは、次のとおりです。

• エンベデッドソフトウェア開発用のドライバーおよびライブラリ

• Zynq UltraScale+ プロセッシングシステム内の Arm Cortex-A53 および Arm Cortex-R5F MPCore プロセッサをター

ゲットにした C/C++ ソフトウェア開発用 Linaro GCC コンパイラ

Vivado Design SuiteVivado Design Suite では FPGA インプリメンテーション用のさまざまな開発システムツールが提供されています。ソ

フトウェアのプログラムが不要な場合はスタンドアロンツールとしてインストールできます。 Vivado は Vitis IDE インストールにも含まれています。さまざまな Vivado Design Suite エディションをエンベデッドシステム開発に使用で

きます。このガイドでは、 Vitis IDE と共にインストールされた System Edition を使用します。次の図に Vivado Design Suite の各エディションの機能を示します。


http://www.eclipse.org



第 1 章: 概要

その他の Vivado コンポーネント

Vivado のその他のコンポーネントは次のとおりです。

• ザイリンクスエンベデッドプロセッサ用のエンベデッド /ソフト IP

• 資料

• サンプルプロジェクト

PetaLinux ツール

PetaLinux ツールセットは、エンベデッド Linux システム開発キットです。このツールにより多面的な Linux ツールフローが提供され、 Zynq UltraScale+ を含むザイリンクス Zynq デバイス向けの Linux OS 環境を完全にコンフィギュ

レーション、ビルド、および運用できます。

詳細は、『PetaLinux ツール資料: リファレンスガイド』 (UG1144) [参照 7] を参照してください。

X-Ref Target - Figure 1-1

図 1-1: Vivado Design Suite のエディション




第 1 章: 概要

PetaLinux ツールのデザインハブは、 PetaLinux ツールの情報および資料へのリンクを提供します。詳細は、

「Documentation Navigator およびデザインハブ」を参照してください。

ザイリンクスデザインツールによるデザインプロセスの加速

Vivado Design Suite ツールを使用してハードウェアにデザインソースを追加できます。ツールには、既存のプロジェ

クトに IP を追加したり、クロックやリセットなどのポートの接続を作成したりするプロセスを簡単に実行できる IP インテグレーターが含まれます。

Vivado ツールと IP インテグレーターは、一連のハードウェアシステム開発を完了までサポートします。これには、

Zynq UltraScale+ プロセッシングシステムの仕様、ペリフェラル、各コンポーネントの接続、それらの詳細な設定な

どが含まれます。

Vitis IDE は、ソフトウェア開発、ハードウェアアクセラレーション、およびプラットフォーム開発に使用できます。

また、ソフトウェアアプリケーションのデバッグにも使用できます。

Zynq UltraScale+ プロセッシングシステム (PS) は、 FPGA (プログラマブルロジック (PL)) をプログラムしなくても、

ブートして動作させることができます。ただし、ファブリックでソフト IP を使用したり、 EMIO を用いて PS ペリ

フェラルを接続するには、 PL をプログラムする必要があります。 PL のプログラムには、 VitisIDE または Vivado ハー

ドウェアマネージャーを使用できます。

エンベデッドデザインプロセスの詳細は、『Vivado Design Suite チュートリアル: エンベデッドプロセッサハード

ウェアデザイン』 (UG940) [参照 2] を参照してください。

Zynq UltraScale+ プロセッシングシステムの詳細は、『Zynq UltraScale+ プロセッシングシステム製品ガイド』 (PG201) [参照 8] を参照してください。

必要なセットアップ

ツールについて詳しく説明する前に、ツールが適切にインストールされ、使用する環境がこのガイドの「サンプルプロジェクト」の記載要件に一致しているかを確認します。

ハードウェア要件

このガイドでは、 Zynq UltraScale+ ZCU102 評価ボードをターゲットとしています。このチュートリアルのサンプルプロジェクトは ZCU102 Rev 1 ボードを使用してテストされています。このガイドを活用するにあたって、評価ボー

ドに同梱されている次のものを用意してください。

• ZCU102 Rev1 評価ボード

• AC 電源アダプター (12 VDC)

• USB Type-A/Micro ケーブル (UART 通信用)

• USB-Micro JTAG 接続を介するプログラムおよびデバッグ用の USB Micro ケーブル

• Linux ブート用の SD-MMC フラッシュカード




第 1 章: 概要

• ターゲットボードとホストマシンの接続用のイーサネットケーブル

• ディスプレイポート (DP) 機能を備えたモニター (1080P 以上の解像度)

• ZCU102 ボードからのディスプレイ出力を DP モニターに接続するための DP ケーブル

インストール要件

Vitis 統合デザイン環境および Vivado Design Suite

2019.2 Vitis IDE がインストールされていることを確認します。ツールバージョンが新であるかどうかは、

https://japan.xilinx.com/support/download.html にアクセスして確認できます。

Vitits 2019.2 ソフトウェア開発プラットフォームがインストールされていることを確認します。 Vitis IDE は、ハード

ウェアおよびソフトウェアが 1 つのパッケージとして提供されるザイリンクス統合ツールです。 Vitis IDE をインス

トールすると、 Vivado Design Suite および Vitis IDE の両方が自動的にインストールされます。インストール時に余分

にオプションを選択する必要はありません。次にインストール時のオプションウィンドウを示します。

Vivado Design Suite のインストールに関する詳細は、『Vitis エンベデッドソフトウェア開発フローの資料』 [参照 13] を参照してください。

PetaLinux ツール

このチュートリアルの Linux 部分の演習で実行する PetaLinux ツールをインストールします。 PetaLinux ツールは、次

のいずれかが稼働している Linux ホストシステムで実行します。

• Red Hat Enterprise Workstation/Server 7.4、 7.5、 7.6 (64 ビット )

• CentOS Workstation/Server 7.4、 7.5、 7.6 (64 ビット )

• Ubuntu Linux 16.04.5、 16.04.6、 18.04.1、 18.04.02 (64 ビット )


図 1-2: Vivado を含んだ Vitis IDE インストール


https://japan.xilinx.com/support/download.html

https://japan.xilinx.com/support/download.html



第 1 章: 概要

このツールは、専用 Linux ホストシステム、または Windows 開発プラットフォーム上でこれらの Linux オペレー

ティングシステムのいずれかが稼働している仮想マシンを使用できます。

PetaLinux ツールを選択したシステムにインストールするには、次を実行する必要があります。

• PetaLinux 2019.2 ツールを、ザイリンクスのウェブサイトからダウンロードする。

• ZCU102 PetaLinux BSP (ZCU102 BSP (プロダクションシリコン)) を 2019.2 のダウンロードページからダウン

ロードする。

• ワークステーションまたは仮想マシンに共通のシステムパッケージおよびライブラリを追加する。詳細は、

『PetaLinux ツール資料: リファレンスガイド』 (UG1144) [参照 7] の「インストール要件」を参照してください。

必要な環境

• 8 GB RAM (ザイリンクスツールで推奨される小サイズ)

• 2 GHz CPU クロックまたは同等の CPU (少なくとも 8 つのコア)

• 100 GB のハードディスク空き容量

PetaLinux パッケージの展開

PetaLinux ツールのインストールは簡単です。オプションを指定しない場合、 PetaLinux ツールは現在のディレクトリ

にインストールされます。インストール先パスをオプションで指定することもできます。

たとえば、 PetaLinux ツールを /opt/pkg/petalinux/2019.2 にインストールするには、次のコマンドを使用します。

$ mkdir -p /opt/pkg/petalinux/2019.2$ ./petalinux-v2019.2-final-installer.run /opt/pkg/petalinux/2019.2

詳細は、『PetaLinux ツール資料: リファレンスガイド』 (UG1144) [参照 7] を参照してください。

ソフトウェアのライセンス

ザイリンクスのソフトウェアには FLEXnet ライセンスが使用されています。ソフトウェアを初めて起動する際、ラ

イセンスの検証プロセスが実行されます。ライセンス検証で有効なライセンスが検出されない場合、ライセンスウィザードに従ってライセンスを取得し、インストールしたツールでそのライセンスを使用できるようにします。

ソフトウェアのフルバージョンが不要な場合は、評価版ライセンスを使用できます。インストールの手順と詳細は、

『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 3] を参照し

てください。

チュートリアルのデザインファイル

このチュートリアルのデザインファイルのダウンロードについては、「このチュートリアルのデザインファイル」

を参照してください。


https://japan.xilinx.com/member/forms/download/xef.html?filename=petalinux-v2019.1-final-installer.run

https://japan.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/embedded-design-tools.htmltools/2019-2.html



第 2 章

Zynq UltraScale+ MPSoC プロセッシングシステムのコンフィギュレーション

ザイリンクスの Vivado® Design Suite の概要を学んだので、次にこのツールを使用して Zynq® UltraScale+™ MPSoC プロセッシングシステム (PS) を使用するエンベデッドシステムの開発方法を学びます。

Zynq UltraScale+ は、クワッドコア Arm® Cortex®-A53 APU、デュアルコア Arm Cortex-R5 RPU、 Mali 400 MP2 GPU、

および複数のハード IP (Intellectual Property) コンポーネント、およびプログラマブルロジック (PL) で構成されていま

す。これらは次の 2 つの方法で使用できます。

• Zynq UltraScale+ PS は、ファブリック IP を追加せずに、スタンドアロンモードで使用できます。

• IP コアをファブリックでインスタンシエートし、 PS と PL の組み合わせとして Zynq UltraScale+ PS に接続でき

ます。

Zynq UltraScale+ システムのコンフィギュレーション

Zynq UltraScale+ システムデザインの作成には、ブートデバイスおよびペリフェラルを適切に選択する PS のコン

フィギュレーションが含まれます。 PS ペリフェラルと利用可能な MIO の接続がデザイン要件を満たしていれば、

ビットストリームは必要ありません。この章では、ビットストリームを必要としない簡単な PS ベースのデザインの

作成手順を説明します。

この章では、基本的な PS コンフィギュレーションに加え、保護されたメモリおよびペリフェラルを含むサブシステ

ムを作成するための隔離設定の概念についても説明します。 PS ブロックでのこのアドバンスコンフィギュレーショ

ンモードを使用すると、マスターと専用メモリおよびペリフェラルで構成されるサブシステムを設定できます。こ

の保護は、 Zynq UltraScale+ PS ブロックの XMPU および XPPU により提供されます。隔離設定ではコンポーネント

の TrustZone 設定も可能であり、セキュアおよび非セキュア環境でシステムを作成および設定できます。




第 2 章: Zynq UltraScale+ MPSoC プロセッシングシステムのコンフィギュレーション

サンプルプロジェクト : Zynq UltraScale+ MPSoC の新規エンベデッドプロジェクトの作成

この例では、 Vivado Design Suite を起動し、エンベデッドプロセッシングシステムのプロジェクトを上位として作

成します。

デザインの開始

1. Vivado Design Suite を起動します。

2. [Quick Start] セクションの [Create Project] をクリックし、 New Project ウィザードを開きます。

3. ウィザードの各ページで次の表の情報に基づいて設定を選択します。

4. [Finish] をクリックします。 New Project ウィザードが閉じ、作成したプロジェクトが Vivado デザインツールで

開きます。

ブロックデザインプロジェクトの作成

IP インテグレーターを使用し、ブロックデザインプロジェクトを作成します。

1. Flow Navigator の [IP Integrator] → [Create Block Design] をクリックします。

表 2-1: New Project ウィザードオプション

ウィザードページシステムプロパティ設定または使用するコマンド

Project Name Project name edt_zcu102

Project location C:/edt

Create project subdirectory オン

Project Type Specify the type of project to create. (RTL または合成済み EDIF から開始可

能。 )

RTL Project

Do not specify sources at this time オフ

Add Sources 変更なし。

Add Constraints 変更なし。

Default Part Select Boards

Display Name Zynq UltraScale+ ZCU102 Evaluation Board

New Project Summary プロジェクトサマリプロジェクトサマリを確認





[Create Block Design] ダイアログボックスが開きます。

2. [Create Block Design] ダイアログボックスで次のように選択します。

3. [OK] をクリックします。

[Diagram] ウィンドウがこのデザインが空であることを示すメッセージと共に表示されます。デザインを開始す

るには、カタログから IP を追加します。

4. [Add IP] をクリックします。

5. [Search] フィールドに「zynq」と入力して Zynq デバイス IP を検索します。

6. ZYNQ UltraScale+ MPSoC IP をダブルクリックし、ブロックデザインに追加します。

次の図に示すように、Zynq UltraScale+ MPSoC プロセッシングシステム IP ブロックが [Diagram] ウィンドウに表

示されます。

Vivado での Zynq UltraScale+ MPSoC プロセッシングシステムの設定

Zynq UltraScale+ MPSoC プロセッシングシステムをデザインに追加したので、オプションを設定します。


図 2-1: [Create Block Design]

表 2-2: Create Block Design ウィザードの設定


Create Block Design Design name edt_zcu102

Directory <Local to Project>

Specify source set Design Sources


図 2-2: Zynq UltraScale+ MPSoC プロセッシングシステム IP ブロック





1. [Diagram] ウィンドウで、ZYNQ UltraScale+ MPSoC プロセッシングシステムブロックをダブルクリックします。

次の図に示す [Re-customize IP] ダイアログボックスが開きます。デフォルトでは、プロセッシングシステムに

ペリフェラルは接続されていません。

2. [Cancel] をクリックし、デザインを変更せずにウィザードを閉じます。

ヒント : [Diagram] ウィンドウで、次の図に示すようなデザインアシスタントが使用可能であることを示すメッセー

ジが表示されます。デザインアシスタントが利用可能な場合、リンクをクリックすると Vivado によりデザインでこ

の手順が実行されます。

3. ZCU102 ボード用に作成されたテンプレートを使用します。 [Run Block Automation] リンクをクリックします。

[Run Block Automation] ダイアログボックスが開きます。

4. [OK] をクリックしてデフォルトのプロセッシングシステムオプションを選択し、デフォルトのピン接続を作成

します。


図 2-3: [Re-customize IP] ダイアログボックス


図 2-4: デザインアシスタントのリンク





このコンフィギュレーションウィザードにより、プロセッシングシステムの複数のペリフェラルがでイネーブ

ルになり、 ZCU102 のボードレイアウトに従って MIO (Multiplexed I/O) ピンが割り当てられます。たとえば、

UART0 および UART1 がイネーブルになります。 UART 信号は USB-UART コネクタに接続され、 UART を介し

て ZCU102 ボードの USB コンバーターチップに接続されます。

5. これを確認するには、ブロック図で Zynq UltraScale+ MPSoC プロセッシングシステムブロックをダブルクリッ

クします。

Zynq UltraScale+ MPSoC のブロック図でペリフェラル名の横に表示されているチェックマークは、それらの I/O ペリフェラルがアクティブであることを示します。


図 2-5: アクティブなペリフェラルが示された I/O ユニット





6. ブロック図で緑色で示されている I/O ペリフェラルの 1 つをクリックします。選択したペリフェラルの [I/O Configuration] ページが開きます。

このページでは、低速ペリフェラルおよび高速ペリフェラルを設定できます。ここでは、 ZCU102 用のボードプリセットを使用して基本的な接続を有効にした状態で続けます。

7. Page Navigator で [PS-PL Configuration] をクリックします。

8. [PS-PL Configuration] で、 [PS-PL Interfaces] → [Master Interface] を展開表示します。

このサンプルプロジェクトでは、 PL にデザインが読み込まれていないため、 PS-PL インターフェイスを無効に

できます。ここでは、 AXI HPM0 FPD および AXI HPM1 FPD マスターインターフェイスを無効にできます。

9. [AXI HPM0 FPD] および [AXI HPM1 FPD] をオフにします。


図 2-6: [Re-customize IP] ダイアログボックスの [I/O Configuration] ページ





PS-PL インターフェイスは次の図のようになります。

10. [OK] をクリックして [Re-customize IP] ダイアログボックス閉じます。

隔離設定

このセクションは参照用で、さまざまなユースケースでの隔離設定の重要性について説明します。隔離設定が必要

なケースは複数あります。隔離設定はオプションで、システム要件に応じて設定できます。通常、安全性/セキュリ

ティが重要なユースケースでは、安全部分と非安全部分またはセキュア部分と非セキュア部分の間に隔離が必要で

す。これには、マスター (RPU など) とそのスレーブ (メモリ領域およびペリフェラル) を含む安全/セキュア領域を、

デザインの非安全/非セキュア領域から隔離する必要があります。この場合、専用ペリフェラルまたはメモリロケー

ションに TrustZone 属性を適用できます。このようにすると、セキュアスレーブにアクセスできるのは、有効なトラ

ステッドマスターのみになります。隔離が必要な別のユースケースとして、プラットフォームとパワーマネージメ

ントがあります。この場合、マスターとスレーブを含む独立したサブシステムを作成できます。これは、ランタイ

ムパワーマネージメント、あるいはアップグレードまたは回復のためのウォーム再起動中に依存性を特定するため

に使用されます。 Zynq UltraScale+ 再起動ソリューション Wiki ページに、このユースケースの例があります。 Zynq UltraScale+ のザイリンクスメモリ保護ユニット (XMPU) およびザイリンクスペリフェラル保護ユニット (XPPU) は、

メモリおよびペリフェラルのハードウェア保護を提供します。これらの保護ユニットは、TrustZone (TZ) および Zynq UltraScale+ MPSoC SMMU で提供される隔離を補足します。

Zynq UltraScale+ の XMPU および XPPU を使用すると、 SoC レベルでリソースを隔離できます。 Arm MMU および TrustZone を使用すると、 Arm Cortex-A53 APU 内での隔離が可能です。ハイパーバイザーおよび SMMU を使用する

と、 Cortex-A53 コア間の隔離を設定できます。これらの保護ユニットは、 Zynq UltraScale+ MPSoC PS IP ウィザード

の [Isolation Configuration] ページで設定します。隔離設定は初期化ファイルとしてエクスポートされ、ブートロー

ダー (この場合は FSBL (第 1 段階ブートローダー )) の一部として読み込まれます。詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 5] を参照してください。

1. ブロック図で ZYNQ UltraScale+ MPSoC プロセッシングシステムブロックをダブルクリックします。

2. [Switch To Advanced Mode] をオンにします。

保護エレメントの境界がブロックデザインに赤色のブロックで示されます。


図 2-7: [PS-PL Configuration]


https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841820/Zynq+UltraScale+Plus+Restart+solution




3. 隔離を設定する場合は、 [Isolation Configuration] をクリックします。

このチュートリアルでは、隔離設定は使用しません。


注記: 隔離設定の設定方法は、『Zynq UltraScale+ MPSoC での隔離方法』 (XAPP1320) を参照してください。

デザインおよび接続ポートの検証

次の手順に従ってデザインを検証します。

1. [Diagram] ウィンドウの空白部分を右クリックして、 [Validate Design] をクリックします。または、 F6 キーを押

します。

2. 検証が成功し、デザインにエラーや重大な警告がないことを示すメッセージダイアログボックスが表示されま

す。

3. [OK] をクリックしてメッセージを閉じます。

4. [Block Design] 環境の [Sources] ウィンドウをクリックします。

5. [Hierarchy] タブをクリックします。

6. [Design Sources] の下の [edt_zcu102] を右クリックし、 [Create HDL Wrapper] をクリックします。

[Create HDL Wrapper] ダイアログボックスが開きます。このダイアログボックスを使用して、プロセッササブ

システム用の HDL ラッパーファイルを作成します。

ヒント : HDL ラッパーは、デザインツールに必要な上位エンティティです。

7. [Let Vivado manage wrapper and auto-update] をオンにし、 [OK] をクリックします。


図 2-8: PS 設定のアドバンスモード


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1320-isolation-methods.pdf




8. [Sources] ウィンドウで、 [Design Sources] の下にある [edt_zcu102_wrapper] を展開します。

9. [edt_zcu102_i - edt_zcu102 (edt_zcu102.bd)] という上位ブロック図を右クリックし、 [Generate Output Products] をクリックします。

次に示す [Generate Output Products] ダイアログボックスが開きます。

注記: Linux ホストマシンで Vivado Design Suite を実行している場合は、 [Run Settings] の下に追加オプションが表

示されることがあります。その場合は、デフォルト設定で続行します。

10. [Generate] をクリックします。

この手順では、選択したソースに必要なすべての出力ファイルを作成します。たとえば、 IP プロセッサシステ

ムに対する制約を手動で作成する必要はありません。 [Generate Output Products] を実行すると、 Vivado ツールで

プロセッササブシステム用の XDC ファイルが自動的に生成されます。

11. 「Out-of-context module run was launched for generating output products」 (出力ファイル生成のためアウトオブコンテ

キストモジュール run が実行されました) というメッセージが表示されたら [OK] をクリックします。

12. [Generate Output Products] の処理が完了したら、 [OK] をクリックします。


図 2-9: [Generate Output Products] ダイアログボックス





13. [Block Design] の [Sources] ウィンドウで、 [IP Sources] タブをクリックします。次の図に示すように、生成した出

力ファイルが表示されます。

ハードウェアのエクスポート

1. [File] → [Export] → [Export Hardware] をクリックします。

[Export Hardware] ダイアログボックスが開きます。ハードウェアのエクスポート先のローカルパスを入力し

ます。


ヒント : ハードウェアは ZIP ファイル (<project wrapper>.xsa) でエクスポートされます。 Vitis IDE で hardware .xsa を使用してプラットフォームを作成すると、プロジェクトプラットフォームのフォルダーにこの ZIP ファイル

が自動的に解凍され、ファイルが作成されます。


図 2-10: [IP Sources] の下に生成された出力


図 2-11: [Export Hardware]





Vitis IDE を使用したハードウェアプラットフォームの作成

1. Windows のスタートメニューからか、または C:\Xilinx\Vitis\2019.2\bin\vitis.bat ファイルをダブ

ルクリックして Vitis IDE を起動します。

2. ワークスペースを選択して操作を続けます。

3. Vitis IDE で [File] → [New] → [Platform Project] をクリックします。

4. ハードウェアプラットフォーム名を入力して [Next] をクリックします。


図 2-12: Vitis IDE の起動


図 2-13: New Platform Project ウィザード





5. [Create from hardware specification (XSA/DSA)] をオンにして [Next] をクリックします。

6. Vivado で生成された .xsa/.dsa ファイルを指定します。

7. [Finish] をクリックします。


図 2-14: カスタムハードウェアの選択


図 2-15: ハードウェア使用の選択





8. Vitis IDE によりプラットフォームが数分で生成されます。次の図に示すように [Explorer] ビューに生成された

ファイルが表示されます。

9. プラットフォームプロジェクトには、デフォルトの FSBL および PMU ファームウェアが含まれ、

psu_cortexa53_0 ドメインもプラットフォームに追加されます。プラットフォームには複数のドメインを追加で

き、ほかのアプリケーション同様 FSBL も作成できます。

注記: 次の手順に従い、 psu_cortexa53_0 ドメインにライブラリを追加します。

a. standalone on psu_cortexa53_0 BSP をダブルクリックします。

b. [Modify BSP Settings] をクリックします。

c. [Overview] ページで [xilffs], [xilpm]、および [xilsecure] を選択します。

10. プラットフォームを右クリックして、 [Build Project] をクリックしてハードウェアをビルドします。


図 2-16: カスタムプラットフォームの追加





これでハードウェアプラットフォームが準備できました。このプラットフォームを使用してアプリケーション

を作成し、 zcu102 ハードウェアをテストできます。

cortexr5_0 の Vitis ドメインの作成

次の手順に従って cortexr5_0 の Vitis ドメインを作成します。

1. edt_zcu102_wrapper プラットフォームは、デフォルトで psu_cortexa53_0 のデフォルトドメインに割り当てられ

ます。 RPU をターゲットしたアプリケーションでは、 cortexr5_0 のドメインを作成する必要があります。

2. [platform.spr] をダブルクリックします。プラットフォームが [Explorer] ビューに開きます。

3. ビュー右上の + ボタンをクリックして、ドメインを追加します。

4. 次の設定でドメインを作成します。

5. Vitis IDE で新しいドメインが作成され、 edt_zcu102_wrapper プラットフォームの下に psu_cortexr5_0 が表示され

ます。


図 2-17: ハードウェアプラットフォームのビルド

表 2-3: 新規ドメインを作成する際の設定

システムプロパティ設定または使用するコマンド

Name psu_cortexr5_0

Display name psu_cortexr5_0

OS Standalone

Version Standalone (7.1)

Processor psu_cortexr5_0

Supported Runtime C/C++





注記: psu_cortexr5_0 ドメインを変更して、 xilffs、 xilpm、および xilsecure ライブラリを追加します。変更するに

は、 standalone on psu_cortexr5_0 bsp, をダブルクリックし、 [Modify BSP Settings] をクリックします。 [Overview] ページでライブラリを追加します。




第 3 章

PS サブシステム用ソフトウェアのビルドこの章では、 PS サブシステム用にソフトウェアを設定およびビルドする手順を示します。 Vivado® Design Suite で設

定した Zynq® UltraScale™+ ハードウェアプラットフォーム (ハードウェア定義ファイル) を使用します。

第 2 章では、 Vivado でハードウェアプラットフォームを作成し、エクスポートしました。このハードウェアプラッ

トフォームには、ハードウェアハンドオフファイル、プロセッシングシステム初期化ファイル (psu_init)、およ

び PL ビットストリームが含まれます。この章では、 Vitis IDE および PetaLinux でハードウェアプラットフォームを使用して、プロセッシングシステム用にソフトウェアを設定します。

この章では、 2 つの重要な点について説明します。 1 つ目は、この後の章で使用可能なソフトウェアコンポーネント

のビルドおよび設定に役立つ情報を提供します。 2 つ目は、特定の PS サブシステムをビルドする手順を説明します。

Zynq UltraScale+ のプロセッシングユニット

Zynq UltraScale+™ にあるプロセッシングシステムの主なプロセッシングユニットは次のとおりです。

• アプリケーションプロセッシングユニット : クワッドコア Arm® Cortex®-A53 MPCore プロセッサ

• リアルタイムプロセッシングユニット : デュアルコア Arm Cortex-R5 MPCore プロセッサ

• グラフィックスプロセッシングユニット : Arm Mali 400 MP2 GPU

• プラットフォーム管理ユニット (PMU)

このセクションでは、上記のユニットをシステムソフトウェアを使用して設定する方法を説明します。これは、

FSBL (第 1 段階ブートローダー ) を使用するブートレベルで実行するか、またはプラットフォーム管理ユニット (PMU) に適用可能なシステムファームウェアを使用して実行できます。

Vitis IDE で Zynq UltraScale+ ハードウェアプラットフォームを使用して、次のタスクを実行します。

1. Arm Cortex-A53 64 ビットクワッドコアプロセッシングユニット (APU) および Cortex-R5 デュアルコアリアル

タイムプロセッシングユニット (RPU) 用の FSBL (第 1 段階ブートローダー ) を作成します。

2. APU および RPU 用のベアメタルアプリケーションを作成します。

3. Vitis IDE を使用してプラットフォーム管理ユニット (PMU) 用にプラットフォーム管理ユニットファームウェア

を作成します。

ベアメタルアプリケーションのほかに、 APU 用の U-Boot および Linux イメージのビルドについても説明します。

Linux イメージおよび U-Boot は、 PetaLinux ビルドシステムを使用して設定およびビルドできます。




第 3 章: PS サブシステム用ソフトウェアのビルド

サンプルプロジェクト : Arm Cortex-A53 から Hello World アプリケーションを実行

この例では、 Vitis IDE のシステムデバッガーを使用して、ボード設定の管理、ケーブル接続、 PC を介したボードへ

の接続、および JTAG モードで Arm Cortex-A53 から簡単な hello world ソフトウェアアプリケーションを実行する方

法を説明します。

1. 電源ケーブルをボードに接続します。

2. USB Micro ケーブルで Windows ホストマシンとターゲットボードの J2 USB JTAG コネクタを接続します。

3. USB Micro ケーブルで Windows ホストマシンとターゲットボードのコネクタ J83 を接続します。シリアル転送

に USB を使用する際はこのように接続します。

重要: SW6 スイッチが、次の図に示すように JTAG ブートモードに設定されていることを確認します。

4. 次の図に示すスイッチを使用して ZCU102 ボードに電源を投入します。


図 3-1: JTAG ブートモードの SW6 スイッチ設定





注記: Vitis IDE が既に起動している場合は、手順 6 へ進みます。

5. Vitis IDE を開き、プロジェクトファイルへのワークスペースパス (この例では、 C:\edt) を設定します。

または、 Vitis IDE をデフォルトのワークスペースで開き、後でそれを正しいワークスペースに切り替えること

もできます。この場合、 [File] → [Switch Workspace] をクリックしてから、ワークスペースを選択します。

6. システムで割り当てられている COM ポートのシリアル通信ユーティリティを開きます。 Vitis IDE では、チュー

トリアル全体で使用されるシリアルターミナルユーティリティが提供されています。[Window] → [Show View>] → [Terminal] をクリックしてこのユーティリティを開きます。

7. [Connect] をクリックし、シリアルコンフィギュレーションを設定して接続します。

8. 変更するには、 [Disconnect] ボタンをクリックして接続を解除します。

9. [Settings] をクリックして [Terminal Settings] ダイアログボックスを開きます。

10. デバイスマネージャーでポートの詳細を検証します。


図 3-2: ZCU102 ボードの電源スイッチ


図 3-3: [Terminal 1] ウィンドウのヘッダーバー





UART-0 ターミナルは、 Interface-0 の COM ポートに対応します。この例では、デフォルトで UART-0 ターミナル

が設定されているため、 COM ポートに Interface-0 のポートを選択します。

次の図に、 Zynq UltraScale+ MPSoC プロセッシングシステム用の標準的な設定を示します。

11. [File] → [New] → [Application Project] をクリックします。

New Project ウィザードが開きます。


Vitis IDE で test_a53 アプリケーションプロジェクトおよび test_a53_system プロジェクトが [Project Explorer] の下に作成されます。 test_a53 アプリケーションプロジェクトを右クリックし、 [Build Project] をク

リックしてアプリケーションをビルドします。

13. [test_a53] を右クリックして [Run as] → [Run Configurations] をクリックします。


図 3-4: [Terminal Settings] ダイアログボックス

表 3-1: スタンドアロン APU アプリケーションの新規アプリケーションプロジェクト設定

ウィザード画面システムプロパティ設定または使用するコマンド

Application Project Project name test_a53

Use default location オン

System Project Create New

Platform edt_zcu102_wrapper

Domain standalone on psu_cortexa53_0

言語 C

CPU psu_cortexa53_0

OS Standalone

Templates Available Templates Hello World





14. [Xilinx Application Debugger] を右クリックして [New Configuration] をクリックします。

Vitis IDE で Debugger_test_a53-Default という名前の新しい実行コンフィギュレーションが作成されま

す。

アプリケーションに関連するコンフィギュレーションは、起動コンフィギュレーションの [Main] タブに自動入

力されます。

15. [Target Setup] タブをクリックし、設定を確認します。

注記: ボードは電源を切って入れ直す前に JTAG ブートモードになっている必要があります。

16. ボードの電源を切って入れ直します。

17. [Run] をクリックします。

次の図に示すように、 [Terminal 1] のシリアル通信ユーティリティに「Hello World」と表示されます。

注記: Zynq UltraScale+ 評価ボードで実行する上記ソフトウェアアプリケーション用にビットストリームをダウ

ンロードする必要はありませんでした。 Arm Cortex-A53 クワッドコアは既にプロセッシングシステムに実装さ

れています。簡単なアプリケーションを実行することを目的としたこのシステムの基本的な初期化は、デバイ

ス初期化 Tcl スクリプトで実行されます。

18. ボードの電源を切って入れ直し、次のセクションの手順用に同じ接続とボード設定を保持します。

ここまでの結果

アプリケーションソフトウェアによって、「Hello World」の文字列が PS の UART0 ペリフェラルに送信されました。

UART0 からホストマシンで動作しているシリアルターミナルアプリケーションへ、 Hello World の文字列がバイト

ごとに送信され、文字列として表示されます。

サンプルプロジェクト : Arm Cortex-R5 から Hello World アプリケーションを実行

この例では、 Vitis IDE のシステムデバッガーを使用して、ボード設定の管理、ケーブル接続、 PC を介したボードへ

の接続、および JTAG モードで Arm Cortex-R5 から簡単な hello world ソフトウェアアプリケーションを実行する方法

を説明します。

注記: ボードが既に設定されている場合は、手順 5 に進みます。


図 3-5: シリアルターミナルへの出力





1. 電源ケーブルをボードに接続します。

2. マイクロ USB ケーブルで Windows ホストマシンとターゲットボードの J2 USB JTAG コネクタを接続します。

3. USB ケーブルで Windows ホストマシンとターゲットボードのコネクタ J83 を接続します。シリアル転送に USB を使用する際はこのように接続します。

4. 図 3-1 に示すスイッチを使用して ZCU102 ボードに電源を投入します。

重要: 図 3-1 に示すように SW6 スイッチが JTAG ブートモードに設定されていることを確認します。

注記: Vitis IDE が既に起動している場合は、手順 6 へ進みます。

5. Vitis IDE を起動して、プロジェクトファイルへのワークスペースパスを設定します。この例では次を使用しま

す。

C:\edt\.

または、 Vitis IDE をデフォルトのワークスペースで開き、後でそれを正しいワークスペースに切り替えること

もできます。この場合、 [File] → [Switch Workspace] をクリックしてワークスペースを選択します。

6. システムで割り当てられている COM ポートのシリアル通信ユーティリティを開きます。 Vitis IDE では、チュー

トリアル全体で使用されるシリアルターミナルユーティリティが提供されています。 [Window] → [Show View] → [Terminal] をクリックしてこのユーティリティを開きます。

7. [Connect] をクリックし、シリアルコンフィギュレーションを設定して接続します。

8. [Settings] をクリックして [Terminal Settings] ダイアログボックスを開きます。

COM ポートの詳細は、ホストマシンのデバイスマネージャーから入手できます。 UART-0 ターミナルは、

Interface-0 の COM ポートに対応します。この例では、 UART-0 ターミナルがデフォルトで設定されているため、

COM ポートに対して Interface-0 のポートを選択します。

次の図に、 Zynq UltraScale+ MPSoC プロセッシングシステム用の標準的な設定を示します。


図 3-6: [Terminal 1] ウィンドウのヘッダーバー





9. Vitis IDE で [Debug] ウィンドウから [C/C++] ウィンドウに切り替えます。これには、 [Window] → [Open Perspective → [C/C++] をクリックします。

Vitis IDE で [C/C++] ウィンドウが既に表示されている場合は、この手順を無視してください。



11. 次の表の情報に基づいて、ウィザード画面で選択操作を実行します。

Vitis IDE で hello_world_r5 アプリケーションプロジェクトおよび hello_world_r5_system プロジェク

トが [Project Explorer] の下に作成されます。アプリケーションを手動でコンパイルする必要があります。

12. [hello_world_r5] を右クリックして [Run as] → [Run Configurations] をクリックします。

13. [Xilinx Application Debugger] を右クリックして [New Configuration] をクリックします。


図 3-7: [Terminal Settings] ダイアログボックス

ウィザード画面システムプロパティ設定または使用するコマンド

Application Project Project name hello_world_r5




Domain psu_cortexr5_0

Language C

CPU psu_cortexr5_0

OS standalone

Templates Available Templates Hello World





Vitis IDE で Debugger_hello_world_r5-Default という名前の新しい実行コンフィギュレーションが作成されます。

アプリケーションに関連するコンフィギュレーションは、起動コンフィギュレーションの [Main] タブに自動入

力されます。

14. [Target Setup] タブをクリックし、設定を確認します。

このファイルは、 Vitis IDE でプラットフォームを作成した際にエクスポートされ、プロセッシングシステムの

初期化情報を含みます。

15. [Run] をクリックします。

次の図に示すように、 [Terminal 1] のシリアル通信ユーティリティに「Hello World」と表示されます。

注記: Zynq UltraScale+ 評価ボードで実行する上記ソフトウェアアプリケーション用にビットストリームをダウ

ンロードする必要はありませんでした。 Arm Cortex -R5 デュアルコアは既にボードに実装されています。簡単

なアプリケーションを実行することを目的としたこのシステムの基本的な初期化は、デバイス初期化 Tcl スクリ

プトで実行されます。

ここまでの結果

アプリケーションソフトウェアによって、「Hello World」の文字列が PS の UART0 ペリフェラルに送信されまし

た。

UART0 からホストマシンで動作しているシリアルターミナルアプリケーションへ、「Hello world」の文字列が

バイトごとに送信され、文字列として表示されます。

その他の情報

ドメイン

ドメインは、スタンドアロン BSP、 Linux OS、 FreeRTOS などのサードパーティ OS/BSP、デバイスツリージェネ

レーターなどのコンポーネントの設定およびファイルを指します。


図 3-8: シリアルターミナルへの出力





ボードサポートパッケージ (BSP)ボードサポートパッケージ (BSP) はハードウェアプラットフォームまたはボードのサポートコードです。このコー

ドは、電源投入時の基本的な初期化に役立つだけでなく、ソフトウェアアプリケーションがハードウェアプラット

フォームまたはボードの上位で実行されるようにサポートします。これは、ブートローダーおよびデバイスドラ

イバーを備えるオペレーティングシステム固有のものにできます。

ヒント : BSP ソースをリセットするには、 [platform.prj] をダブルクリックして、ドメイン内の BSP を選択し、 [Reset BSP Source] をクリックします。この場合、ソースファイルのみがリセットされ、設定はリセットされません。

アプリケーションプロジェクトの作成後にターゲットドメインを変更するには、 [Explorer] ビューで project.prj をダ

ブルクリックします。 [Application Project Settings] で [Domain] → [Domain change option] → [Domain] をクリックし、

ターゲットドメインを変更します。

スタンドアロン BSPスタンドアロンはシンプルな下位ソフトウェア層です。これは、キャッシュ、割り込み、例外などの基本的なプロ

セッサ機能およびホスト環境の基本的なプロセッサ機能へのアクセスを提供します。これらの機能には、標準の入

力/出力、プロファイル、停止、終了が含まれます。これはセミホスト型のシングルスレッド環境です。

サンプルプロジェクト : Vitis IDE でのベアメタルアプリケーションプロジェクトの作成

このサンプルプロジェクトでは、 Vitis IDE を起動し、 Vivado Design Suite を使用して作成された Zynq UltraScale+ 用ハードウェアプラットフォームを使用してベアメタルアプリケーションを作成します。図 3-13 に示す New Project ウィザードは、 Zynq UltraScale+ デバイスのプロセッシングサブシステム用にベアメタル (スタンドアロン) アプリ

ケーションを作成するためのオプションを示しています。

Arm Cortex-A53 ベースの APU 用ベアメタルアプリケーションの作成

FSBL が作成されたので、 Arm A53 コア 0 をターゲットにした簡単なベアメタルアプリケーションを作成できます。

この例では、「サンプルプロジェクト : Arm Cortex-A53 から Hello World アプリケーションを実行」で作成した test_a53 アプリケーションを使用します。

test_a53 では簡単な Hello World アプリケーションを選択しました。このアプリケーションは、 APU または RPU 上で

動作している FSBL により APU にロードできます。

Vitis IDE では、 Zynq UltraScale+ デバイスでのアプリケーションを簡単に実行できるようにするベアメタルアプリ

ケーションテンプレートをいくつか提供しています。また、 [Available Templates] から [Empty Application] を選択し、

アプリケーションフォルダー構造にカスタムアプリケーションコードをコピーまたは作成することもできます。

アプリケーションソースコードの編集

1. [Project Explorer] ビューで [Test_a53] → [src] → [helloworld.c] をクリックします。





test_a53 アプリケーション用の helloworld.c ソースファイルが開きます。

2. print コマンドの引数を次のように編集します。

Print("Hello World from APU\n\r");

3. Ctrl + S キーを押して変更を保存します。

4. test_a53 プロジェクトを右クリックし、 [Build Project] をクリックします。

5. アプリケーションがコンパイルされ、リンクが正常に確立され、 test_a53.elf ファイルが [test_a53] → [Debug] フォルダーに生成されていることを確認します。

Arm Cortex-R5 ベースの RPU 用ベアメタルアプリケーションの作成

この例では、 Arm Cortex-R5 ベースの RPU 用ベアメタルアプリケーションプロジェクトを作成します。このプロ

ジェクトでは、このチュートリアルでリリースされたデザインファイル (ZIP ファイル) に含まれるアプリケーショ

ンソースファイルをインポートする必要があります。これらのデザインファイルの場所は、付録 B の「このチュー

トリアルのデザインファイル」を参照してください。

アプリケーションプロジェクトの作成

1. Vitis IDE で [File] → [New] → [Application Project] をクリックして、 New Project ウィザードを開きます。



図 3-9: Application Source Code Snippet: Print Command


図 3-10: [CDT Build Console]






New Project ウィザードが閉じ、 Vitis IDE によって testapp_r5 アプリケーションプロジェクトが [Project Explorer] の下に作成されます。

4. [Project Explorer] ビューで [testapp_r5] プロジェクトを展開します。

5. [src] を右クリックし、 [Import] をクリックして [Import] ダイアログボックスを開きます。

6. [Import] ダイアログボックスで [General] を展開し、 [File System] をクリックします。

7. [Next] をクリックします。

8. [Browse] をクリックし、前に保存したデザインファイルフォルダーに移動します (付録 B の「このチュートリ

アルのデザインファイル」参照)。


10. testapp.c ファイルを選択します。


12. testapp.c を開いてこのアプリケーションのソースコードを確認します。アプリケーションでは、 UART 割り

込みが設定され、プロセッサが WFI モードに設定されています。このアプリケーションについては、第 5 章

「ブートおよびコンフィギュレーション」での実行時に再度利用し、説明します。

リンカースクリプトの変更

1. [Project Explorer] ビューで [testapp_r5] プロジェクトを展開します。

2. [src] を展開表示して [lscript.ld] をダブルクリックし、プロジェクトのリンカースクリプトを開きます。

3. リンカースクリプトの [Available Memory Regions] で、 psu_r5_ddr_0_MEM_0 のベースアドレスとサイズを次の

ように変更します。

° [Base Address]: 0x70000000

° [Size]: 0x10000000

表 3-2: 新しい RPU アプリケーションプロジェクト作成時の設定


Application Project Project name testapp_r5




Domain psu_cortexr5_0

Language C

CPU psu_cortexr5_0

OS Standalone

Templates Available Templates Empty Application





リンカースクリプトの変更を次の図に示します。この図は表示のみです。実際のメモリ領域は、隔離設定が使

用されている場合は異なることがあります。

このリンカースクリプトの変更により、RPU ベアメタルアプリケーションは DDR の 0x70000000 のベースアド

レスより上位にあり、 256 MB 以下のサイズとなります。


5. testapp_r5 プロジェクトを右クリックし、 [Build Project] をクリックします。

6. アプリケーションがコンパイルされ、リンクが正常に確立され、 testapp_r5.elf ファイルが [testapp_r5] → [Debug] フォルダーに生成されていることを確認します。

ボードサポートパッケージの変更

ZCU102 評価キットには、 Silicon Labs 社の USB-TO-QUAD-UART Bridge IC (CP2108) が搭載されています。これによ

り、 A53 および R5 コアで動作するアプリケーションに異なる UART ポートを選択できます。この例では、 A53 にデ

フォルトの UART 0 を使用し、 UART 1 を介して RPU シリアルデータを送受信します。このためには、 r5_bsp ファ

イルを少し変更する必要があります。

1. psu_cortexr5_0 ドメインの BSP をダブルクリックし、 [Modify BSP Settngs] をクリックします。 stdin および stdout を psu_uart_1 に変更します。

2. [Standalone] をクリックします。

3. 次の図に示すように、 [stdin ] および [stdout] の値 ([Value] 列) を「psu_uart_1」に変更します。


図 3-11: リンカースクリプトの変更






5. psu_cortexr5_0 ドメインおよび testapp_r5 アプリケーションをビルドします。

6. アプリケーションがコンパイルされ、リンクが正常に確立され、 testapp_r5.elf が [testapp_r5] → [Debug] フォルダーに生成されていることを確認します。

プラットフォームでのソフトウェアプロジェクトの確認

プラットフォームでの FSBL の確認

プラットフォームで FSBL を確認するには、次の手順に従います。

1. edt_zcu102_wrapper を展開して zynqmp_fsbl をクリックし、 zynqmp の FSBL ソースコードを開きます。この

ソースは編集してカスタマイズできます。

2. JTAG を使用してスタンドアロンアプリケーションを起動するときと異なり、プラットフォームで生成された FSBL は PS 初期化に含められます。

3. この FSBL は psu_cortexa53_0 用に作成されていますが、zynqmp_fsbl ドメイン設定で [re-target to psu_cortexr5_0] オプションを使用すると、 psu_cortexr5_0 にターゲットし直すことが可能です。

プラットフォームでの PMU ファームウェアの確認

プラットフォームで PMU ファームウェアを確認するには、次の手順に従います。

1. 任意のプラットフォームを展開し、デフォルトでプラットフォーム内に作成された zynqmp_pmufw ソフトウェ

アプロジェクトを確認します。


図 3-12: psu_cortexr5_0 ドメインの [Board Support Package Settings] ダイアログボックス





2. zynqmp_pmufw には、 psu_pmu_0 の PMU ファームウェアのソースコードが含まれています。 psu_pmu_0. でファームウェアをコンパイルして実行します。

zynqmp_pmufw 用の psu_pmu_0 プロセッサドメインが自動的に作成されます。

Arm Cortex-A53 ベースの APU 用 FSBL の作成

FSBL は必要なアプリケーションまたはデータをメモリにロードしてターゲット CPU コアでアプリケーションを起

動できます。プラットフォームプロジェクトには FSBL が 1 つ提供されていますが、追加で FSBL アプリケーション

を汎用アプリケーションとして作成して変更を加えたりデバッグ目的で使用したりできます。

この例では、 Arm Cortex-A53 コア 0 をターゲットとした FSBL イメージを作成します。

1. Vitis IDE を開いていない場合は、起動します。

2. 第 2 章で作成したプロジェクトに基づいてワークスペースパスを設定します。たとえば「C:\edt」と入力しま

す。







4. New Project ウィザードの各ページを次の表の情報に基づいて設定します。


図 3-13: New Project ウィザードの [Application Project] ページ

表 3-3: 新しいアプリケーションプロジェクト作成時の設定 - FSBL_A53

ウィザードページシステムプロパティ設定またはコマンド

Application Project Project name fsbl_a53




Domain Standalone on psu_cortexa53_0

Language C

CPU psu_cortexa53_0

OS Standalone

[Next] をクリック

Templates Available Templates Zynq MP FSBL





5. [Templates] ページで [Zynq MP FSBL] を選択します。

.


Vitis IDE でシステムプロジェクトおよび FSBL アプリケーションが作成されます。

FSBL はデフォルトで基本メッセージを表示するように設定されています。次に、 FSBL ビルド設定を変更してデ

バッグ出力を有効にします。

FSBL のデバッグオプションの一覧は、 [fsbl_a53] → [src] → [xfsbl_debug.h] ファイルを参照してください。


図 3-14: New Project ウィザードの [Templates] ページ





この例では、次を実行して FSBL_DEBUG_INFO を有効にします。

1. [Project Explorer] ビューで fsbl_a53 アプリケーションを右クリックします。

2. [C/C++ Build] → [Settings] をクリックします。

3. [Settings] → [ARM V8 gcc compiler] → [Symbols] をクリックします。

4. [Add] をクリックします。

5. 「FSBL_DEBUG_INFO」と入力します。

次の図に示すようにシンボルを設定します。

6. [OK] をクリックし、変更を適用して [Settings] ダイアログボックスを閉じます。

7. BSP 設定に移動します。 [Overview] → [Drivers] → [psu_cortexa53_0] → [extra_compiler_flags] をクリックし、

[extra_compiler_flags] で「-Os -flto -ffat-lto-objects」を追加します。

8. fsbl_a53 アプリケーションを右クリックして [Build Project] をクリックします。

9. FSBL の実行ファイルが [fsbl_a53] → [debug] → [fsbl_a53.elf] に保存されます。

このチュートリアルの fsbl_a53 というアプリケーション名は、FSBL が APU (Arm Cortex-A53 コア) をターゲット

にしていることを示しています。

注記: FSBL を RPU 上で実行するように変更することも可能で、この場合はソフトウェアスタックの残りを RPU および APU に読み込むことができます。


図 3-15: [Enter Value] ダイアログボックス


図 3-16: fsbl_a53 アプリケーションのシンボルの設定





サンプルプロジェクト : PetaLinux を使用した Linux イメージの作成

前のサンプルプロジェクトでは、 Vitis IDE を使用して、 APU、 RPU、および PMU 用にブートローダーイメージと

ベアメタルアプリケーションを作成しました。この例では、 Zynq UltraScale+ の Arm Cortex-A53 コアベース APU 用の Linux オペレーティングシステムプラットフォームを設定およびビルドします。PetaLinux のツールフローとボー

ド固有の BSP を使用して Linux イメージを設定し、ビルドします。

重要: このサンプルプロジェクトには、 Linux ホストマシンが必要です。 PetaLinux 2019.2 の依存性については、

『PetaLinux ツール資料: リファレンスガイド』 (UG1144) [参照 7] を参照してください。

重要: この例では、 ZCU102 PetaLinux BSP を使用して PetaLinux プロジェクトを作成します。 10 ページの「PetaLinux ツール」の説明に従って PetaLinux 用の ZCU102 BSP をダウンロードしてください。

1. 次のコマンドを使用して PetaLinux プロジェクトを生成します。

$petalinux-create -t project -s <path to the directory that has xilinx-zcu102-v2019.2-final.bsp>

注記: xilinx-zcu102-v2019.2-final.bsp は、 ZCU102 プロダクションシリコン Rev1.0 ボード用の PetaLinux BSP です。 Rev 1.0 ボードの ES2 シリコンを使用している場合は、

xilinx-zcu102-ZU9-ES2-Rev1.0-v2019.2-final.bsp を使用してください。

上記の手順で、次のような PetaLinux プロジェクトディレクトリが作成されます。

xilinx-zcu102-2019.2

2. 次のコマンドを使用して、 PetaLinux プロジェクトディレクトリに移動します。

$ cd xilinx-zcu102-2019.2

ZCU102 PetaLinux-BSP はデフォルトの ZCU102 Linux BSP です。この例では、第 2 章で Vivado Design Suite を使用して設定した Zynq UltraScale+ ハードウェアプラットフォームに基づいて、 PetaLinux プロジェクトを再

度設定します。

3. ハードウェアプラットフォーム edt_zcu102_wrapper.xsa を Linux ホストマシンにコピーします。

4. 次のコマンドを実行してプロジェクトを再度設定します。

$ petalinux-config --get-hw-description=<path containing edt_zcu102_wrapper.xsa>/

[PetaLinux Configuration] ウィンドウが開きます。必要に応じて設定内容を変更してください。この例では、 BSP からのデフォルト設定で必要なブートイメージを生成できます。

次の手順で、 PetaLinux が SD ブートの Linux およびブートイメージを作成するように設定されているかどうか

を確認します。

5. [Subsystem AUTO Hardware Settings] を選択します。

6. [Advanced Bootable Images Storage Settings] を選択します。

a. [boot image settings] を選択します。

b. [Image Storage Media] を選択します。

c. ブートデバイスとして [primary sd] を選択します。





7. [Advanced Bootable Images Storage Settings] サブメニューで、次の操作を実行します。

a. [kernel image settings] を選択します。


c. ストレージデバイスとして [primary sd] を選択します。

8. [Subsystem AUTO Hardware Settings] の下の [Memory Settings] を選択し、 [System Memory Size] を 0x6FFFFFFF に設定します。

9. 設定内容を保存し、 Configuration ウィザードを終了します。

10. PetaLinux がプロジェクトを再設定するのを待ちます。

次の手順で Linux イメージをビルドし、検証して、ブートイメージを生成します。

11. デバイスツリーで Heartbeat LED、 SW19 プッシュボタンを無効にします。これにより、このチュートリアルの

ほかのデザインで、 RPU R5-0 により PS LED および SW19 スイッチを使用できるようになります。使用する場

合は、次のディレクトリにある system-user.dtsi に次の変更を追加します。

<PetaLinux-project>/project-spec/meta-user/recipes-bsp/device-tree/files/system-use

r.dtsi

12. system-user.dtsi を次のように変更します。

/include/ "system-conf.dtsi"/ {gpio-keys {sw19 {status = "disabled";

};};leds {heartbeat_led {status = "disabled";

};};

};&uart1{status = "disabled";

};

13. <PetaLinux-project> で、次のコマンドを使用して Linux イメージをビルドします。

$ petalinux-build

14. 上記の文が正常に実行されたら、次のコマンドを使用して、 PetaLinux プロジェクトフォルダーの images ディ

レクトリ内にあるイメージとタイムスタンプを検証します。

$ cd images/linux/$ ls -al

15. 次のコマンドを使用して、ブートイメージを生成します。

$ petalinux-package --boot --fsbl zynqmp_fsbl.elf --u-boot

これで、 <petalinux-project>/images/linux/BOOT.BIN ディレクトリに BOOT.BIN イメージファイル

が作成されます。





ログに、上記コマンドで PMU_FW および ATF が BOOT.BIN に含まれることが示されます。また上記コマンドで --pmufw <PMUFW_ELF> および --atf <ATF_ELF> を追加することもできます。詳細は、 $

petalinux-package --boot --help を参照してください。

注記: 上記のコマンドでは、ビットストリームを追加する --fpga コマンドは意図的に含めていません。これは、この

時点でのハードウェアコンフィギュレーションは PS のみに基づいており、 PL のデザインは含まれていないからで

す。デザインにビットストリームが存在する可能性を考慮して、次に示すように petalinux-package コマンドに --fpga を追加できます。

petalinux-package --boot --fsbl zynqmp_fsbl.elf --fpga system.bit --pmufw pmufw.elf --atf bl31.elf --u-boot u-boot.elf

ZCU102 ボードのイメージの検証

次を実行してイメージを検証します。

1. BOOT.BIN ファイルと image.ub ファイルを SD カードにコピーします。

2. SD カードを ZCU102 ボードの J100 コネクタに挿入します。

3. マイクロ USB ケーブルで ZCU102 ボードの USB UART ポート (J83) とホストマシンの USB ポートを接続しま

す。

4. スイッチ SW6 を次の図に示すように設定し、ボードを SD ブートモードに設定します。

5. 12V 電源を ZCU102 の 6 ピン Molex コネクタに接続します。


図 3-17: SD ブートモードの SW6 スイッチ設定





6. 使用しているホストマシンに応じて Tera Term または Minicom を使用し、ターミナルセッションを開始します。

システムの COM ポートとボーレートを次の図に示すように設定します。

7. ポート設定では、デバイスマネージャーで COM ポートを検証し、 COM ポートに対して Interface-0 を選択しま

す。

8. SW1 を使用して ZCU102 ボードに電源を投入し、 Linux がボードにロードされるまで待ちます。

PetaLinux を使用した QSPI フラッシュ用 Linux イメージの作成

前のサンプルプロジェクトでは、 SD カードからブートするための Linux イメージとブートイメージを作成する方法

について説明しました。このセクションでは、 QSPI フラッシュ用の Linux イメージを生成するために PetaLinux を設

定する方法を説明します。 PetaLinux 2019.2 の依存性については、『PetaLinux ツール資料: リファレンスガイド』 (UG1144) [参照 7] を参照してください。

1. サンプルプロジェクトを開始する前に、次のコマンドを使用して SD カードのセットアップ用に作成された

ブートイメージのバックアップを作成します。

$ cd <Petalinux-project-path>/xilinx-zcu102-2019.2/images/linux/$ mkdir sd_boot$ cp image.ub sd_boot/$ cp u-boot.elf sd_boot/$ cp BOOT.BIN sd_boot/

2. ディレクトリを次の PetaLinux プロジェクトのルートディレクトリに変更します。

$ cd <Petalinux-project-path>/xilinx-zcu102-2019.2

3. 上位のシステム設定メニューを起動します。

$ petalinux-config

Configuration ウィザードが開きます。

4. [Subsystem AUTO Hardware Settings] を選択します。

5. [Advanced Bootable Images Storage Settings] を選択します。

a. [boot image settings] を選択します。


c. ブートデバイスとして [primary flash] を選択します。


図 3-18: COM ポートのセットアップ





6. [Advanced Bootable Images Storage Settings] サブメニューで、次の操作を実行します。

a. [kernel image settings] を選択します。


c. [primary flash] をストレージデバイスとして選択します。

7. 1 つ上の [Subsystem AUTO Hardware Settings] で次の操作を実行します。

a. [Flash Settings] を選択して、パーティションテーブルに示されるエントリを確認します。

b. 一部のメモリ (0x1E00000 + 0x40000) は、初期ブートパーティションおよび U-Boot の設定用に確保されてい

ます。これらの値は、必要に応じて変更できます。

c. これに基づいて、 Linux イメージのオフセットは QSPI フラッシュデバイスの 0x1E40000 として計算されま

す。これは、第 5 章で QSPI ブートモードのブートイメージを作成する際に使用されます。

次の手順を使用して Linux のシステムメモリサイズを約 1.79 GB に設定します。

8. [Subsystem AUTO Hardware Settings] で次を実行します。

a. [Memory Settings] を選択します。

a. [System Memory Size] を 0x6FFFFFFF に設定します。

9. 設定内容を保存し、 Configuration ウィザードを終了します。

10. petalinux-build コマンドを使用して再構築します。

11. u-boot.elf およびその他のイメージのバックアップを作成します。これらは第 5 章で使用します。

注記: 詳細は、『PetaLinux ツール資料: リファレンスガイド』 (UG1144) [参照 7] を参照してください。

この章では、ザイリンクスツールを使用して Zynq UltraScale+ デバイスのソフトウェアブロックを設定およびコン

パイルする方法を説明しました。第 6 章ではこれらのイメージを使用して、特定のサンプルデザイン用にブートイメージを作成します。

第 4 章「Vitis デバッガーを使用したデバッグ」では、 Vitis IDE を使用して Zynq UltraScale+ デバイスのソフトウェア

をデバッグします。




第 4 章

Vitis デバッガーを使用したデバッグこの章では、これまで説明してきたデザインフローで可能なデバッグについて説明します。初のオプションは、

Vitis デバッガーを使用したソフトウェアのデバッグです。

Vitis デバッガーは、次のデバッグ機能を提供します。

• Arm® Cortex®-A53、 Arm Cortex-R5、および MicroBlaze™ プロセッサアーキテクチャ上のプログラムのデバッ

グをサポート (ヘテロジニアスマルチプロセッサハードウェアシステムのデバッグ)

• ハードウェアボード上のプログラムのデバッグをサポート

• リモートハードウェアシステムでのデバッグ

• プログラムをデバッグするための豊富な機能を備えた IDE を提供

• テストスクリプトの実行および自動化のためのツールコマンド言語 (Tcl) インターフェイスを提供

Vitis デバッガーを使用すると、プログラムの実行中に何が起こっているかを確認できます。プロセッサを停止する

ブレークポイントまたはウォッチポイントの設定、プログラムのステップ実行、プログラム変数およびスタックの

確認、システム内のメモリ内容の確認などを実行できます。

Vitis デバッガーでは、ザイリンクスシステムデバッガーを使用したデバッグがサポートされます。

ザイリンクスシステムデバッガー

ザイリンクスシステムデバッガーでは、ザイリンクスの hw_server が基本のデバッグエンジンとして使用されます。

Vitis IDE は、各ユーザーインターフェイス操作を一連の TCF (Target Communication Framework) コマンドに変換しま

す。システムデバッガーからの出力を処理して、デバッグされているプログラムの現在のステートを表示します。

Vits IDE は、ザイリンクスの hw_server を使用してハードウェア上のプロセッサと通信します。

次の図に、このデバッグワークフローを示します。




第 4 章: Vitis デバッガーを使用したデバッグ

ワークフローは、次の要素で構成されます。

• 実行可能な ELF ファイル: ユーザーアプリケーションをデバッグするには、デバッグ用にコンパイルされた ELF (Executable and Linkable Format) ファイルを使用する必要があります。デバッグ ELF ファイルには、デバッ

ガーへの追加のデバッグ情報が含まれ、ソースコードとその元のソースから生成された 2 進数間が直接関連付

けられます。ビルドコンフィギュレーションを管理するには、ソフトウェアアプリケーションを右クリックし

て [Build Configurations] → [Manage] をクリックします。

• [Debug Configuration]: デバッグコンフィギュレーション: デバッグセッションを開始するには、 Vitis デバッガー

でデバッグコンフィギュレーションを作成する必要があります。このコンフィギュレーションには、実行ファ

イル名、デバッグするプロセッサターゲットなど、デバッグセッションを開始するのに必要な情報が含まれま

す。デバッグコンフィギュレーションを作成するには、ソフトウェアアプリケーションを右クリックして [Debug As] → [Debug Configurations] をクリックします。

• Vitis [Debug] パースペクティブ: [Debug] パースペクティブを使用すると、ワークベンチでプログラムのデバッグ

または実行を管理できます。ブレークポイントを設定、実行中のプログラムを一時停止、コードをステップ実

行、変数の内容を確認するなど、プログラムの実行を制御できます。 [Debug] ウィンドウを表示するには、

[Window] → [Open Perspective] → [Debug] をクリックします。

Vitis デバッガーで、コードの修正、実行ファイルの構築、プログラムのデバッグというサイクルを繰り返すこ

とができます。

注記: コンパイル後にソースを編集すると、デバッグ情報がそのソースに直接関連付けられているため、その行

番号はステップ実行されなくなります。同様に、適化されたバイナリをデバッグすると、実行トレース中に

予期しないジャンプが発生することがあります。


図 4-1: システムデバッガーのフロー





Vitis デバッガーを使用したソフトウェアのデバッグ

この例では、 hello world アプリケーションをデバッグします。

APU または RPU で実行する hello world アプリケーションがまだ作成されていない場合は、「Arm Cortex-A53 ベース

の APU 用ベアメタルアプリケーションの作成」の手順に従って新しい hello world アプリケーションを作成します。

hello world アプリケーションを作成した後に、 Vitis デバッガーで次の例を実行してソフトウェアをデバッグします。

1. 「サンプルプロジェクト : Arm Cortex-A53 から Hello World アプリケーションを実行」の手順に従って、 JTAG モードでターゲットを設定し、電源を投入します。

2. C/C++ 用の表示では、 test_a53 プロジェクトを右クリックして [Debug As] → [Launch on Hardware (Single Application Debug)] をクリックします。

注記: 上記の手順で、プロジェクト設定に基づき [Debug] ウィンドウでアプリケーションデバッガーを起動しま

す。または、図 4-2 に示すようにデバッグコンフィギュレーションを作成することもできます。

[Confirm Perspective Switch] ダイアログボックスが表示されたら、 [Yes] をクリックします。 [Debug] パースペク

ティブが開きます。

注記: [Debug] ウィンドウが自動的に開かない場合は、 [Window] → [Perspective] → [Open Perspective] → [Other] をクリックしてから Open Perspective ウィザードの [Debug] をクリックします。


図 4-2: [Debug Configurations] ダイアログボックス





注記: このページに示されているアドレスは、システムで表示されているものと若干異なる場合があります。

プロセッサが main() の冒頭にあり、プログラム実行が 0x0000000000000980 で停止していることがわかり

ます。この情報は [Disassembly] ビューで確認できます。このビューに、アセンブリレベルのプログラム実行が 0x0000000000000980 で一時停止していることが示されています。

注記: [Disassembly] ビューが表示されていない場合は、 [Window] → [Show View] → [Disassembly] をクリックしま

す。

3. helloworld.c ウィンドウにも、 C コードの初の実行可能な行で実行が一時停止していることが表示されて

います。 [Registers] ビューを選択し、プログラムカウンターである pc レジスタに 0x0000000000000980 が含

まれていることを確認します。

注記: [Registers] ウィンドウが表示されていない場合は、 [Window] → [Show View] → [Registers] をクリックしま

す。

4. print("Hello World\n\r"); を読み出すコードの行の横にある、 helloworld.c ウィンドウの空白をダブ

ルクリックします。これにより、 printf コマンドにブレークポイントが設定されます。ブレークポイントの

確認には、 [Breakpoints] ウィンドウを使用します。

注記: [Breakpoints] ウィンドウが表示されていない場合は、 [Window] → [Show View] → [Breakpoints] をクリック

します。

5. [Run] → [Step Into] をクリックし、 init_platform () ルーチンにステップインします。

プログラムの実行が 0x00000000000009c8 の位置で一時停止します。コールスタックの深さは 2 レベルにな

ります。

6. [Run] → [Resume] をクリックし、プログラムをブレークポイントまで実行します。


図 4-3: アプリケーションデバッグ用の [Debug] パースペクティブ





プログラムの実行は、 printf コマンドを含むコードの行で停止します。 [Disassembly] および [Debug] ウィンド

ウに、プログラムの実行が 0x0000000000000984 で停止していることが示されます。

注記: hello world のソースコードを変更した場合、ウィンドウに表示される実行アドレスは異なる場合がありま

す。

7. [Run] → [Resume] をクリックし、プログラムを後まで実行します。

プログラムの実行が完了すると、 [Debug] ウィンドウにプログラムが exit というルーチンで一時停止している

ことが示されます。これは、デバッガーの制御下で実行しているときに発生します。

8. コードを複数回再実行します。シングルステップ、メモリの検査、ブレークポイント、コードの変更、および print 文の追加を試してみます。ビューの追加および移動を試します。

ヒント : Vitis デバッガーのデバッグショートカット (ステップイン (F5)、ステップリターン (F7)、ステップオーバー (F6)、および再開 (F8)) を使用できます。

ザイリンクスソフトウェアコマンドラインツール (XSCT) を使用したデバッグ

前の手順に記載のとおり、 Vitis アプリケーションデバッガー GUI を使用して、 RPU および PMU 上で実行している

ベアメタルアプリケーションをデバッグできます。

また、 XSCT の一部として含まれる XSDB を使用してコマンドラインモードでデバッグすることもできます。この

例では、 XSCT を使用してベアメタルアプリケーション testapp_r5 をデバッグします。

次の手順は、 XSCT を使用して R5 にベアメタルアプリケーションをロードする方法を示しています。

この例は、 XSDB/XSCT を使用して可能なコマンドラインデバッグを示すことを目的としています。要件に基づいて、

システムデバッガー GUI または XSCT のコマンドラインデバッガーのいずれかを選択してコードをデバッグできま

す。すべての XSCT コマンドはスクリプト記述可能であり、これはこの例で説明するコマンドに当てはまります。

ターゲットのセットアップ

1. USB ケーブルでターゲットの USB-JTAG J2 コネクタとホストマシンの USB ポートを接続します。

2. SW6 を次の図のように設定して、ボードを JTAG ブートモードに設定します。





3. スイッチ SW1 を使用してボードに電源を投入します。

4. ツールバーの [XSCT Console] をクリックして XSCT コンソールを開きます。

または、 [Xilinx] → [XSCT Console] をクリックして XSCT コンソールを開くこともできます。

5. [XSCT Console] で、次の connect コマンドを使用して JTAG を介してターゲットに接続します。

xsct% connect

connect コマンドは、接続のチャネル ID を返します。

6. target コマンドを実行して使用可能なターゲットをリストし、 ID を使用してターゲットを選択します。

ターゲットには JTAG チェーンで検出されたときに ID が割り当てられるので、ターゲット ID はセッションごと

に変わります。

スクリプト記述などの非対話型の使用法では、 ID を使用してターゲットを選択するのではなく、 -filter オプ

ションを利用してターゲットを選択できます。

xsct% targets

次の図に示すように、ターゲットが一覧表示されます。







7. PSU ターゲットを選択します。 Arm APU および RPU クラスターは、 PSU の下にグループ化されています。

xsct% targets -set -filter {name =~ "Cortex-A53 #0"}

targets コマンドはターゲットをリストし、選択されたターゲットをアスタリスク (*) マークで強調表示しま

す。または次の図に示すように、ターゲット番号を使用してターゲットを選択することもできます。

8. Cortex-A53 #0 の FSBL をロードします。 FSBL は、 Zynq® UltraScale+™ のプロセッシングシステムを初期化し

ます。

xsct% dow {C:\edt\fsbl_a53\Debug\fsbl_a53.elf}xsct% conxsct% stop

上記のコマンドに中かっこ ({}) が使用されていることに注意してください。これは、 Windows マシンでパスの

バックスラッシュ (\) を有効にするために必要です。パスにフォワードスラッシュ (/) を使用する場合は、中


図 4-5: ターゲットのリスト


図 4-6: 選択した PSU ターゲット





かっこは不要です。 Linux のパスは、 XSCT のパスは中かっこなしでも機能するため、フォワードスラッシュ (/) を使用します。

XSCT を使用したアプリケーションのロード

1. Arm R5 コア 0 に testapp_r5 アプリケーションをダウンロードします。

2. RPU Cortex-R5 コア 0 のターゲット ID をチェックして選択します。

xsct% targetsxsct% targets -set -filter {name =~ "Cortex-R5 #0"} xsct% rst -processor

rst-processoror コマンドは個々のプロセッサコアのリセットをクリアします。

Zynq MPSoC を JTAG ブートモードで起動すると、すべての A53 コアおよび R5 コアがリセット状態に保持され

るので、この操作は重要です。これらのコアでデバッグを実行する前に、各コアのリセットをクリアする必要

があります。リセットは XSDB の rst コマンドでクリアできます。

注記: rst -cores コマンドは、現在のターゲットが子である、グループ (APU または RPU など) 内にあるすべ

てのプロセッサコアのリセットをクリアします。たとえば、 A53＃0 が現在のターゲットである場合、 rst

-cores は APU のすべての A53 コアのリセットをクリアします。

xsct% dow {C:\edt\testapp_r5\Debug\testapp_r5.elf}

または

xsct% dow {C:/edt/testapp_r5/Debug/testapp_r5.elf}

ここで、 ELF ファイルのセクションが順にダウンロードされるのが表示されます。 XSCT プロンプトはダウン

ロードが正常に完了すると表示されます。

次に、シリアルターミナル (Tera Term、 Minicom、または UART-1 USB シリアル接続用のシリアルターミナルインターフェイス) を設定します。





シリアルターミナルの設定


COM ポートとボーレートを次の図に示すように設定します。

2. ポート設定では、デバイスマネージャーで COM ポートを検証します。ZCU102 ボードでは 4 つの USB UART インターフェイスを使用できます。も小さい番号のインターフェイスに関連付けられた COM ポートを選択しま

す。つまりここでは、 UART-0 に Interface-0 の COM ポートを選択します。

3. 同様に、 UART-1 に Interface-1 の COM ポートを選択します。 R5 BSP は UART-1 を使用するように設定されてい

るため、 R5 アプリケーションメッセージは UART-1 ターミナルの COM ポートに表示されます。

XSCT を使用したアプリケーションの実行およびデバッグ

1. アプリケーションを実行する前に、 main () にブレークポイントを設定します。

xsct% bpadd -addr &main

このコマンドにより、ブレークポイント ID が返されます。

bplist コマンドを使用して挿入されたブレークポイントを確認できます。

XSCT のブレークポイントの詳細は、 XSCT で「help breakpoint」と入力して確認します。

2. プロセッサコアの実行を再開します。

xsct% con

コアがブレークポイントに到達すると、次の情報メッセージが表示されます。

xsct% Info: Cortex-R5 #0 (target 7) Stopped at 0x10021C (Breakpoint)

3. コアが停止しているので、レジスタを表示して確認します。

xsct% rrd

4. ローカル変数を表示します。

xsct% locals







5. ソースコードの行をステップ実行し、スタックトレースを表示します。

xsct% nxtInfo: Cortex-R5 #0 (target 6) Stopped at 0x100490 (Step)xsct% bt

help コマンドを使用すると、ほかのオプションを表示できます。


図 4-8: XSCT ヘルプのカテゴリ





help running コマンドを使用すると、 XSCT を使用してアプリケーションを実行またはデバッグするための

オプションを表示できます。

6. コードを実行します。

xsct% con

ここで、 UART-1 ターミナルに R5 アプリケーションのメッセージが表示されます。

Vitis デバッガーを使用した FSBL のデバッグ

FSBL は、Vitis デバッガーでデフォルト設定の Size Optimization および Link Time Optimization フラグ (-Os および LTO 適化) を使用してビルドされます。これにより、 FSBL のメモリフットプリントが削減します。 FSBL をデバッグ

する際は、これをディスエーブルにする必要があります。

適化をディスエーブルにするとコードサイズが増加し、 FSBL をビルドできなくなる可能性があります。デバッ

グでの適化をディスエーブルにするには、 FSBL の xfsbl_config.h ファイルで一部の不要な FSBL 機能をディ

スエーブルにする必要があります。

ここでは、第 3 章「PS サブシステム用ソフトウェアのビルド」で作成した FSBL を変更する代わりにこのセクショ

ン用の新しい FSBL を作成しします。これで、このチュートリアルの残りの章で使用する FSBL_a53 プロジェクトを

変更せずにすみます。

FSBL の作成および変更

次の手順に従って、 FSBL プロジェクトを作成します。


図 4-9: プログラム実行のデバッグに使用する XSCT ヘルプ





1. Vitis デバッガーを開いていない場合は、起動します。

2. 第 3 章「PS サブシステム用ソフトウェアのビルド」で作成したプロジェクトに基づいてワークスペースパスを

設定します。たとえば「C:\edt」と入力します。



4. New Project ウィザードの各ページを次の表の情報に基づいて設定します。


Vitis デバッガーでシステムプロジェクトおよび FSBL アプリケーションが作成されます。次の手順に従って適化

をディスエーブルにします。

1. [Project Explorer] ビューで fsbl_debug アプリケーションを右クリックします。

2. [C/C++ Build] → [Settings] をクリックします。

3. [Settings] → [Tool Settings] タブ → [Arm v8 gcc Compiler] → [Miscellaneous] をクリックします。

4. 次の図に示すように、 [Other flags] で「-flto -ffat-lto-objects」を削除します。

表 4-1: FSBL_debug プロジェクト作成時の設定


Application Project Project name fsbl_debug





Language C

CPU psu_cortexa53_0

OS standalone

[Next] をクリック






同様に、 fsbl_debug_bsp を変更して適化をディスエーブルにする必要があります。

5. [fsbl_debug_bsp] を右クリックし、 [Board Support Package Settings] をクリックします。

6. [Overview] → [Drivers] → [psu_cortexa53_0] → [extra_compiler_flags] をクリックし、次の図に示すように [extra_compiler_flags] に「-g -Wall -Wextra -Os」を入力します。


図 4-10: FSBL BSP ビルド設定の変更





7. [OK] をクリックしてこれらの変更を保存します。 BSP が自動的に再ビルドされます。

8. [fsbl_debug] → [src] → [fsbl_config.h] ファイルを開きます。 FSBL コードにオプションを含めて次をディスエーブ

ルにします。

° #define FSBL_NAND_EXCLUDE_VAL (1U)

° #define FSBL_SECURE_EXCLUDE_VAL(1U)

注記: 1 はディスエーブル、 0 はイネーブルです。

これで、 FSBL をデバッグできるようになりました。

FSBL は、ほかのスタンドアロンアプリケーションと同じようにデバッグするか ( 「Vitis デバッガーを使用したソフ

トウェアのデバッグ」および「ザイリンクスソフトウェアコマンドラインツール (XSCT) を使用したデバッグ」を

参照)、システムデバッガーの [Attach to running target] モードを使用してブートイメージの一部としてデバッグでき

ます。


図 4-11: FSBL BSP ビルド設定の変更




第 5 章

ブートおよびコンフィギュレーション

この章では、コンポーネントを統合して Zynq UltraScale+ システムを作成します。 Zynq UltraScale+ システム用にブー

トローダー、ベアメタルアプリケーション (APU/RPU 用)、および Linux オペレーティングシステムを統合してロー

ドする方法を示します。

次の重要な項目について説明します。

• システムソフトウェア: FSBL、 U-Boot、 Arm® トラステッドファームウェア (ATF)

• アプリケーションプロセッシングユニット (APU): APU 用に SMP Linux を設定

• リアルタイムプロセッシングユニット (RPU): ロックステップで RPU 用にベアメタルを設定

• 次のブートシーケンスのブートイメージを作成

a. APU

b. RPU ロックステップ

• セキュアブートイメージを作成およびロード

注記: RPU ロックステップの詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 5] を参照してください。

ブートシーケンスでは、プラットフォーム管理ユニット (PMU) 用の PMU ファームウェアもロードされます。上記

の設定は、 Vitis IDE および PetaLinux ツールフローを使用して実行できます。第 3 章では PS 内の各プロセッシングユニットのソフトウェアブロックを作成することにのみ重点を置いていましたが、この章ではより大規模なシステ

ムの一部としてこれらのブロックをロードする方法を説明します。

ブートイメージの生成には、Vitis IDE の Create Boot Image ウィザード (Bootgen - コマンドラインツール) を使用しま

す。 Create Boot Image ウィザードまたは Bootgen の主要な機能はパーティション (ハードウェアビットストリームお

よびソフトウェア) を統合することであり、ユーザーはデザインにセキュリティオプションを指定できます。暗号化

キーの作成も可能です。

Bootgen は、 Bootgen イメージフォーマット (BIF) ファイルを入力として使用し、バイナリ BIN または MCS フォー

マットで 1 つのファイルイメージを生成します。 Bootgen により出力された 1 つのファイルイメージは、 NVM (QSPI、 SD カード ) にロードされます。 Bootgen GUI により、 BIF 入力ファイルを簡単に作成できます。

この章では、プロセッシングシステムブロックを使用します。「サンプルデザイン 1: GPIO、タイマー、および割り

込みの使用」では、この章で使用される PS パーティションと PL ファブリックをターゲットとするビットストリー

ムを含むブートイメージについて説明します。

システムソフトウェア

この章のブートおよびコンフィギュレーションの説明の大部分は、ここで挙げるシステムソフトウェアブロックに

ついてです。詳細なブートフローおよびさまざまなブートシーケンスについては、『Zynq UltraScale+ MPSoC ソフト

ウェア開発者向けガイド』 (UG1137) [参照 6] の「システムブートおよびコンフィギュレーション」の章を参照して

ください。

第 1 段階ブートローダー (FSBL)

非セキュアブートモードでは、プラットフォーム管理ユニット (PMU) はコンフィギュレーションセキュリティユニットのリセットを解除した後、 PMU サーバーモードに移行して電力を監視します。この段階で、コンフィギュ




第 5 章: ブートおよびコンフィギュレーション

レーションセキュリティユニットは FSBL (第一段階ブートローダー ) をオンチップメモリ (OCM) にロードします。

FSBL は、 APU A53_0、 RPU R5_0、または RPU R5_lockstep から実行できます。この例では、 FSBL は APU A53 コア 0 をターゲットとしています。この領域の後の 512 バイトは、 ATF がハンドオフするアプリケーションに対応する

ハンドオフパラメーターを共有するため、 FSBL で使用されます。

第 1 段階ブートローダー (FSBL) は、プロセッシングサブシステム内の重要なブロックを初期化します。これには、

プロセッサのリセットのクリアや、クロック、メモリ、および UART の初期化などが含まれます。その後、 DDR の次のパーティションの制御を RPU または APU に渡します。この例では、 FSBL は DDR にベアメタルアプリケー

ションをロードしてロックステップモードで RPU R5 にハンドオフし、同様に U-Boot をロードして、これを APU A53 コア 0 で実行します。詳細は、『Zynq UltraScale+ MPSoC ソフトウェア開発者向けガイド』 (UG1137) [参照 6] を参

照してください。

この章では、第 3 章で作成した FSBL 実行ファイルを使用できます。 FSBL アプリケーションでは、

xfsbl_translation_table.S が A53 の translation_table.S と比べたときに DDR 領域が予約されているという点のみが異なり

ます。これは、 DDR が初期化される前に DDR が投機的アクセスされないようにするためです。 FSBL で DDR の初

期化が完了すると、 DDR 領域のメモリ属性が Memory に変更されます。

プラットフォーム管理ユニットファームウェア

複数段階のブートプロセスは、プラットフォーム管理ユニット (PMU) とコンフィギュレーションセキュリティユニット (CSU) により管理および実行されます。プリコンフィギュレーションステージは主に PMU が制御し、 PMU ROM を実行してシステムをセットアップします。リセットおよび復帰に関するプロセスはすべて PMU が処理しま

す。 Vitis IDE では、 PMU ファームウェアを PMU 上で動作するように構築できます。プラットフォーム管理および PMU ファームウェアの詳細は、『Zynq UltraScale+ MPSoC ソフトウェア開発者向けガイド』 (UG1137) [参照 6] を参照

してください。

PMU ファームウェアは、次の方法で読み込むことができます。

1. bootROM を使用 ( 「SD ブートのブートシーケンス」を参照)。

2. FSBL を使用 ( 「QSPI ブートモードのブートシーケンス」を参照)。

3. JTAG ブートモードを使用 ( 「JTAG を使用した QSPI ブートモードのブートシーケンス」を参照)。

詳細は、 PMU ファームウェアザイリンクス Wiki を参照してください。

U-Boot

U-Boot はセカンダリブートローダーとして機能します。 FSBL のハンドオフ後、 U-Boot は Arm A53 の APU に Linux をロードします。 FSBL の後、 U-Boot はボード構成に基づいてプロセッシングシステムの残りのペリフェラルの設

定を実行します。 U-Boot は、 eMMC、 SATA、 TFTP、 SD、 QSPI などのさまざまなメモリソースからイメージを取得

できます。この例では、 U-Boot とその他すべてのイメージが SD カードからロードされます。したがって、ここで

はボードは SD ブートモードに設定されます。

U-Boot は、 PetaLinux ツールフローを使用して設定およびビルドできます。この例では、第 3 章で作成された、また

はこの資料に付属のデザインファイルから作成された U-Boot イメージを使用できます。このチュートリアルのデザ

インファイルのダウンロードについては、 153 ページの「このチュートリアルのデザインファイル」を参照してく

ださい。

Arm トラステッドファームウェア

Arm トラステッドファームウェア (ATF) は、 APU の EL3 (例外レベル 3) で実行される透過的なベアメタルアプリ

ケーションレイヤーです。 ATF には、セキュアワールドと非セキュアワールドを切り替えるためのセキュアモニ

ターレイヤーが含まれます。セキュアモニターの呼び出しと TBBR (Trusted Board Boot Requirements) の実装により、

Zynq UltraScale+ の APU に Linux をロードするには ATF レイヤーが必須です。


http://www.wiki.xilinx.com/PMU+Firmware




FSBL は APU で実行される ATF をロードします。 ATF は EL3 で動作し続けてサービス要求を待ちます。 ATF は 0xFFFEA000 ステートで開始します。 FSBL は APU で実行される U-Boot を DDR にロードします。 U-Boot は SMP モードで Linux OS を APU にロードします。ここで重要なのは、 PL ビットストリームは ATF がロードされる前に

ロードする必要があるということです。これは、ビットストリームが .BIN ファイルに存在する場合に一時バッ

ファーを保持するため、 ATF 用に予約されている OCM 領域が FSBL で使用されるからです。そのため、ビットスト

リームを ATF の後にロードすると、 FSBL で ATF イメージとその一時バッファーが上書きされ、 ATF イメージが破

損します。この理由から、ビットストリームは ATF の前、理想的には FSBL と PMUFW の直後に .BIF に配置する必

要があります。

ATF (bl31.elf) はデフォルトで PetaLinux に含まれており、 PetaLinux プロジェクトの image ディレクトリにあります。

ATF の詳細は、『Zynq UltraScale+ MPSoC ソフトウェア開発者向けガイド』 (UG1137) [参照 6] の「セキュリティ」の章

の「Arm トラステッドファームウェア」を参照してください。

APU の Linux と RPU のベアメタル

システムソフトウェアが設定されたら、 PetaLinux ツールフローを使用して Linux イメージを作成します。 PetaLinux イメージは第 3 章で既に作成されています。この例では、 PetaLinux は SD ブート用のイメージをビルドするように

設定されています。これは PetaLinux のデフォルトのブート設定です。

イメージは $<PetaLinux_Project>/images/linux/ ディレクトリにあります。

APU に Linux をロードするために、 PetaLinux から次のイメージが使用されます。

• ATF - bl31.elf

• U-Boot - u-boot.elf

• 次を含む Linux イメージ - Image.ub:

° カーネルイメージ

° デバイスツリー System.dtb

° ファイルシステム - rootfs.cpio.gz.u-boot

この例では、 APU の Linux に加え、ベアメタルアプリケーションをロックステップモードで RPU R5 にロードし

ます。

この例では、 36 ページの「Arm Cortex-R5 ベースの RPU 用ベアメタルアプリケーションの作成」で作成した testapp_r5 アプリケーションを参考にしてください。

また、このチュートリアルに付属のデザインファイルに testapp_r5.elf 実行ファイルがあります。このチュートリア

ルのデザインファイルのダウンロードについては、 153 ページの「このチュートリアルのデザインファイル」を参

照してください。

SD ブートのブートシーケンス

各イメージの準備が完了したので、ブートイメージを作成して Zynq UltraScale+ にこれらのコンポーネントをすべて

ロードします。これは、 Vitis IDE の Create Boot Image ウィザードを使用して、次の手順に従って実行できます。

1. Vitis IDE で [Xilinx] → [Create Boot Image] をクリックします。

2. この章の前のセクションで説明したすべてのパーティションを選択し、次の図に示すように設定します。





FSBL パーティションを追加します。

1. Create Boot Image ウィザードで、 [Add] をクリックして [Add partition] ダイアログボックスを開きます。

2. [Add partition] ダイアログボックスで、 [Browse] をクリックして FSBL 実行ファイルを選択します。

3. [Partition type] に [bootloader] が選択され、 [Destination CPU] が正しく選択されていることを確認します。これは、

FSBL 実行ファイルに基づいて設定されます。

注記: FSBL はデフォルトで EL3 に設定されているため、 [Exception Level] のドロップダウンリストは無視して

ください。また、この例では [Enable Trust Zone] をオフのままにしてください。


図 5-1: SD ブートモードの Create Boot Image ウィザード





4. [OK] をクリックして FSBL を選択し、 Create Boot Image ウィザードに戻ります。

PMU および ATF ファームウェアパーティションを追加します。

1. [Add] をクリックして、次の図に示す [Add partition] ダイアログボックスを開きます。


図 5-2: [Add new boot image partition] ページ





2. PMU ファームウェアパーティションを追加します。

a. [Browse] をクリックして、 PMU ファームウェア実行ファイルを選択します。

b. [Partision type] で [pmu] を選択します。

注記: pmu パーティションタイプでは実行ファイルが PMU をターゲットとするので、[Destination Device] と [Destination CPU] は淡色表示されます。

3. [Exception Level] ドロップダウンリストは無視し、 [Enable Trust Zone] はオフのままにします。


5. [Add] をクリックして、 [Add partition] ダイアログボックスを開きます。

6. ATF ファームウェア bl31.elf パーティションを追加します。

注記: ATF ファームウェア (bl31.elf) は <PetaLinux Project>/image/linux/ にあります。または、「このチュートリア

ルのデザインファイル」の bl31.elf を使用することもできます。

a. [Partision type] で [datafile] を選択します。

b. [Destination Device] を [PS] に設定します。

c. [Destination CPU] を [A53 0] に設定します。

d. [Exception Level] で [EL3] を選択し、 [Enable Trust Zone] をオンにします。


図 5-3: PMUFW パーティションの追加






R5 実行ファイルを追加し、これをロックステップモードで有効にします。

1. [Add] をクリックして R5 ベアメタル実行ファイルを追加します。

2. [Destination Device] を [PS] に設定します。


図 5-4: ATF パーティションの追加


図 5-5: RPU イメージパーティションの追加





3. [Destination CPU] を [R5 Lockstep] に設定します。

これにより、 RPU R5 コアがロックステップモードで実行されるように設定されます。

4. [Exception Level] ドロップダウンリストは無視し、 [Enable Trust Zone] はオフのままにします。


U-Boot パーティションを追加します。 sd_boot モードの u-boot.elf は、 <PetaLinux_project>/images/linux/sd_boot にあり

ます。

1. [Add] をクリックして u-boot.elf パーティションを追加します。

2. [Destination Device] で [PS] を選択します。

3. [Destination CPU] で [A53 0] を選択します。

4. [Exception Level] を [EL2] に設定します。

5. [OK] をクリックして、 Create Boot Image ウィザードに戻ります。

6. [Create Image] をクリックします。ウィザードが閉じ、ブートイメージが作成されます。

BIF 属性と Bootgen コマンドを使用して BOOT.bin イメージを作成することもできます。

このコンフィギュレーションでは、 BIF ファイルには次の属性が含まれます。

the_ROM_image:{[fsbl_config]a53_x64[bootloader]C:\edt\fsbl_a53\Debug\fsbl_a53.elf[pmufw_image]C:\edt\pmu_fw\Debug\pmu_fw.elf[destination_cpu = a53-0, exception_level = el-3, trustzone]C:\edt\sd_boot\bl31.elf


図 5-6: U-Boot パーティションの追加





[destination_cpu = r5-lockstep]C:\edt\testapp_r5\Debug\testapp_r5.elf[destination_cpu = a53-0, exception_level = el-2]C:\edt\sd_boot\u-boot.elf}

Vitis IDE は次の Bootgen コマンドを呼び出して、このコンフィギュレーションの BOOT.bin イメージを生成します。

bootgen -image sd_boot.bif -arch zynqmp -o C:\edt\sd_boot\BOOT.bin

ZCU102 ボードでのイメージの実行

1. BOOT.bin および image.ub イメージを SD カードにコピーします。


3. マイクロ USB ケーブルで ZCU102 ボードの USB UART ポート (J83) とホストマシンの USB ポートを接続します。

4. スイッチ SW6 を次の図に示すように 1 をオン、 2 をオフ、 3 をオフ、 4 をオフにして、ボードを SD ブートモー

ドに設定します。



システムの COM ポートとボーレートを次の図に示すように設定します。

7. ポート設定では、デバイスマネージャーで COM ポートを検証します。

ZCU102 ボードには、 4 つの USB UART インターフェイスがあります。









8. も小さい番号のインターフェイスに関連付けられた COM ポートを選択します。ここでは、 UART-0 に対して Interface-0 の COM ポートを選択します。

9. 同様に、 UART-1 に Interface-1 の COM ポートを選択します。

R5 BSP は UART-1 を使用するように設定されているため、 R5 アプリケーションメッセージは UART-1 ターミナ

ルの COM ポートに表示されます。


UART-0 用のターミナル画面に初期ブートシーケンスメッセージが表示されます。

UART-1 用に設定されたターミナル画面にもメッセージが表示されます。これは、 RPU で実行されている UART-1 インターフェイスを使用するように設定された R5 ベアメタルアプリケーションからのメッセージで

す。このアプリケーションは、 FSBL によって RPU にロードされます。

ベアメタルアプリケーションは、 UART 割り込みサンプルを含むように変更されています。このアプリケー

ションは、 UART-1 ターミナルのキーボードからユーザーが入力するまで、 WFI (Waiting For Interrupt) 状態で待

機します。

一方、ブートシーケンスは APU で継続され、ロードされたイメージは UART-0 ターミナルに表示されるメッ

セージからわかります。次の図に、メッセージを表示します。


図 5-9: UART-1 に表示される R5-0 で実行する Hello World






図 5-10: Zynq UltraScale+ ブートシーケンス時の APU のメッセージ





U-Boot は、 SMP モードで Linux カーネルとその他のイメージを Arm Cortex®-A53 の APU にロードします。ター

ミナルメッセージに U-Boot がカーネルイメージをロードしてカーネルを起動したことが示され、ターゲット Linux OS にユーザーインターフェイスプロンプトが表示されます。カーネルのロードおよびスタートシーケン

スは、次の図のようになります。


図 5-11: カーネルのロードおよびスタートシーケンス





QSPI ブートモードのブートシーケンス

ZCU102 ボードには、大 128 MB のデュアルパラレル QSPI フラッシュも搭載されています。この例では、 QSPI ブートモードでブートイメージを作成し、 UltraScale+ にロードします。イメージは、 Vitis IDE の Create Boot Image ウィザードを使用して設定できます。これは、次の手順に従って実行できます。

注記: このセクションでは、「PetaLinux を使用した QSPI フラッシュ用 Linux イメージの作成」の手順に従って QSPI ブートモードで PetaLinux イメージが作成されていると想定しています。

1. Vitis IDE が起動していない場合は起動し、第 3 章で説明したようにワークスペースパスを設定します。

2. [Xilinx] → [Create Boot Image] をクリックします。

3. [Architecture] で [Zynq MP] を選択します。

4. [Create new BIF file] をオンにします。

5. [Output format] が [BIN] に設定されていることを確認します。

6. [Basic] タブで、 [Output BIF file path] および [Output path] の [Browse] をクリックし、適切に選択します。


図 5-12: QSPI ブートモードの Create Boot Image ウィザード





ブートパーティションを追加します。

1. [Add] をクリックして、 [Add Partition] ダイアログボックスを開きます。

2. [Add Partition] ダイアログボックスで、 [Browse] をクリックして FSBL 実行ファイルを選択します。

a. [Partition type] に [bootloader] が選択され、 [Destination CPU] が正しく選択されていることを確認します。こ

れは、 FSBL 実行ファイルに基づいて設定されます。

b. FSBL はデフォルトで EL3 に設定されているため、 [Exception Level] のドロップダウンリストは無視しま

す。また、この例では [Enable Trust Zone] をオフのままにしてください。

c. [OK] をクリックして FSBL を選択し、 Create Boot Image ウィザードに戻ります。

3. [Add] をクリックして [Add Partition] ダイアログボックスを開き、次のパーティションを追加します。

4. プラットフォーム管理ユニットの PMU ファームウェアを追加します。

a. [Partition type] で [datafile] を選択し、 [Destination Device] で [PS] を選択します。

b. [Destination CPU] で [PMU] を選択します。

c. [OK] をクリックします。


図 5-13: [Add new boot image partition] ページ





5. ATF ファームウェアを追加します。 [Partition type] を [datafile] に設定します。

a. ATF 実行ファイル bl31.elf は、PetaLinux イメージフォルダー (<PetaLinux_project>/images/linux/) にあります。

b. [Destination Device] で [PS] を選択し、 [Destination CPU] で [A53 0] を選択します。

c. [Exception Level] で [EL3] を選択し、 [Enable Trust Zone] をオンにします。

d. [OK] をクリックします。

6. [Add] をクリックして R5 ベアメタル実行ファイルを追加します。


図 5-14: PMU パーティションの追加


図 5-15: ATF パーティションの追加





a. R5 実行ファイルを次の図に示すように追加し、 [R5 Lockstep] を選択します。

b. [OK] をクリックします。

7. [Add] をクリックして U-Boot パーティションを追加します。u-boot.elf は <PetaLinux_Project>/images/linux/ にあり

ます。

a. 次のように設定します。

- [Partition type] を [datafile] に設定します。

- [Destination Device] を [PS] に設定します。

- [Destination CPU] を [A53 0] を設定します。

- [Exception Level] を [EL2] に設定します。


図 5-16: RPU ロックステップイメージパーティションの追加





b. [OK] をクリックします。

8. [Add] をクリックして Linux イメージファイル image.ub を追加します。

a. イメージファイル image.ub は、 images/Linux ディレクトリの PetaLinux プロジェクトにあります。

b. 次のように設定します。

- [Partition type] を [datafile] に設定します。

- [Destination Device] を [PS] に設定します。

- [Destination CPU] を [A53 0] を設定します。

c. [Offset] に「0x1E40000」と入力します。

d. [Exception Level] ドロップダウンリストは無視し、 [Enable Trust Zone] はオフのままにします。

ヒント : オフセット値については、「PetaLinux を使用した QSPI フラッシュ用 Linux イメージの作成」を参照してくだ

さい。

9. [OK] をクリックして、 Create Boot Image ウィザードに戻ります。

10. [Create Image] をクリックして qspi_BOOT.bin イメージを作成します。


図 5-17: U-Boot パーティションの追加





または、 BIF 属性と Bootgen コマンドを使用して qspi_BOOT.bin イメージを作成することもできます。このコン

フィギュレーションの BIF 属性は、 [Preview BIF Changes] をクリックして表示できます。このコンフィギュレー

ションでは、 BIF ファイルには次の属性が含まれます。

the_ROM_image:{[fsbl_config]a53_x64[bootloader]C:\edt\fsbl_a53\Debug\fsbl_a53.elf[destination_cpu = pmu]C:\edt\pmu_fw\Debug\pmu_fw.elf[destination_cpu = a53-0, exception_level = el-3, trustzone]C:\edt\qspi_boot\bl31.elf[destination_cpu = r5-lockstep]C:\edt\testapp_r5\Debug\testapp_r5.elf[destination_cpu = a53-0, exception_level = el-2]C:\edt\qspi_boot\u-boot.elf[offset = 0x1E40000, destination_cpu = a53-0]C:\edt\qspi_boot\image.ub}

Vitis IDE は次の Bootgen コマンドを呼び出して、このコンフィギュレーションの qspi_BOOT.bin イメージを生成

します。

bootgen -image qspi_boot.bif -arch zynqmp -o C:\edt\qspi_BOOT.bin

注記: このブートシーケンスでは、 FSBL (第一段階ブートローダー ) によって PMU ファームウェアがロードされま

す。これは、 [Partition type] を [datafile] に設定して PMU ファームウェアが追加されたためです。理想的には、前の

セクションで説明したように、 bootROM コードで PMU 用の PMU ファームウェアをロードできます。 PMU ファーム

ウェアの詳細は、『Zynq UltraScale+ MPSoC ソフトウェア開発者向けガイド』 (UG1137) [参照 6] の「プラットフォーム

管理」の章を参照してください。

ZCU102 ボードで QSPI ブートモードでイメージを実行

この例でイメージをテストするには、Vitis IDE の Program Flash ユーティリティを使用して、 ZCU102 ボードの QSPI にブートイメージ (qspi_BOOT.bin) イメージをロードします。または、 XSDB デバッガーを使用することもできます。

1. Vitis IDE で [Xilinx] → [Program Flash] をクリックします。

2. [Program Flash Memory] ダイアログボックスで [Browse] をクリックし、このサンプルプロジェクトの一部とし

て作成された qspi_BOOT.bin イメージファイルを選択します。

3. [Flash Type] で [qspi-x8-dual_parallel] を選択します。

4. [Offset] を 0 に設定し、 [FSBL File] で FSBL ELF ファイル (fsbl_a53.elf) を選択します。

5. 次の手順に従って、ZCU102 ターゲットの USB-JTAG コネクタとホストマシンの USB ポートが USB ケーブルで

接続されていることを確認します。

a. SW6 ブートモードスイッチを次の図に示すように設定します。

b. ボードの電源をオンにします。





6. [Program] をクリックし、 qspi_BOOT.bin イメージで QSPI フラッシュをプログラムするプロセスを開始します。

次の図に示すように、コンソールに「Flash Operation Successful」というメッセージが表示されるまで待ちます。



X-Ref Target - Figure 5-19s

図 5-19: [Program Flash Memory] ダイアログボックス





ZCU102 ボードのセットアップ

1. ボードの USB-UART をホストマシンに接続します。 Micro USB ケーブルの一端を ZCU102 ボードの Micro USB ポート J83 に接続し、もう一端をホストマシンの空きの USB ポートに接続します。

2. スイッチ SW6 を次の図に示すように設定して、ボードを QSPI ブートモードに設定します。



図 5-20: Vitis IDE コンソールに表示されるメモリフラッシュプログラムの完了を示すメッセージ


図 5-21: QSPI ブートモードの SW6 スイッチ設定






COM ポートとボーレートを図 5-22 に示すように設定します。

5. ポート設定では、デバイスマネージャーで COM ポートを検証します。ZCU102 では 4 つの USB UART インター

フェイスが使用されています。





8. SW1 を使用して ZCU102 ボードに電源を投入します。

ここで、 UART-0 用のターミナル画面に初期ブートシーケンスメッセージが表示されます。

UART-1 用に設定されたターミナル画面にもメッセージが表示されます。これは、 RPU で実行されている UART-1 インターフェイスを使用するように設定された R-5 ベアメタルアプリケーションからのメッセージで


ベアメタルアプリケーションは、 UART 割り込みサンプルを含むように変更されています。このアプリケー

ションは、 UART-1 ターミナルのキーボードからユーザーが入力するまで、 WFI 状態で待機します。

一方、ブートシーケンスは APU で継続され、ロードされたイメージは UART-0 ターミナルに表示されるメッ

セージからわかります。次の図に、メッセージを強調表示します。


図 5-22: UART-1 ターミナル用の COM ポート設定


図 5-23: UART-1 に表示される R5-0 で実行する Hello World






図 5-24: UART-0 ターミナルに表示されるメッセージ





U-Boot は、SMP モードで Linux カーネルとその他のイメージを Arm Cortex-A53 の APU にロードします。ターミ

ナルメッセージは、 U-Boot がカーネルイメージをロードしてカーネルが起動したことを示し、 Linux カーネル

でユーザーインターフェイスプロンプトが表示されます。カーネルのロードおよびスタートシーケンスは、次

の図のようになります。

9. Linux がボードにロードされるまで待ちます。


図 5-25: カーネルのロードおよびスタートシーケンス





JTAG を使用した QSPI ブートモードのブートシーケンス

Zynq UltraScale+ MPSoC では、ブートイメージをロードするさまざまな方法がサポートされています。その 1 つが JTAG インターフェイスを使用する方法です。この XSCT セッションの例では、 XSDB デバッガーを使用して QSPI にブートイメージファイル (qspi_BOOT.bin) をダウンロードする方法を示します。 QSPI がロードされると qspi_BOOT.bin イメージは Zynq UltraScale+ の QSPI ブートモードと同じ方法で実行されます。同様のブートフロー

をデバッグするために、この XSCT セッションまたはシステムデバッガーを使用できます。

次のセクションでは、このブートモードに関連する基本的な手順を示します。

ターゲットの設定

1. USB ケーブルでターゲットの USB-JTAG J2 コネクタとホストマシンの USB ポートを接続します。

2. スイッチ SW6 を次の図に示すように設定して、ボードを JTAG ブートモードに設定します。

3. スイッチ SW1 を使用してボードに電源を投入します。

XSCT ボタンをクリックして、 Vitis IDE で XSCT コンソールを開きます。または、 [Xilinx] → [XSCT Console] をクリックして XSCT コンソールを開くこともできます。

4. XSCT コンソールで、次の connect コマンドを使用して JTAG を介してターゲットに接続します。

xsct% connect

connect コマンドは、接続のチャネル ID を返します。

5. target コマンドを実行して使用可能なターゲットをリストし、 ID を使用してターゲットを選択します。

ターゲットには JTAG チェーンで検出されたときに ID が割り当てられるので、ターゲット ID はセッションごと

に変わります。

注記: スクリプト記述などの非対話型の使用法では、 ID を使用してターゲットを選択するのではなく、 -filter オプションを利用してターゲットを選択できます。

xsct% targets







次の図に示すように、ターゲットが一覧表示されます。

XSCT/XSDB を使用した U-Boot のロード

1. 次のコマンドを使用して、 Cortex-A53 # 0 に u-boot アプリケーションをダウンロードします。

デフォルトでは、 JTAG セキュリティゲートはイネーブルです。 DAP、 PL TAP、および PMU のセキュリティゲートをディスエーブルにします。これにより、 PMU MB ターゲットがデバッガーに可視となります。

xsct% targets -set -filter {name =~ "PSU"}xsct% mwr 0xffca0038 0x1ff xsct% targets

PMU デバイスの下に PMU MB がリストされていることを確認します。 PMUFW をロードして実行します。

xsct% targets -set -filter {name =~ "MicroBlaze PMU"} xsct% dow {C:\edt\pmu_fw\Debug\pmu_fw.elf}xsct% con

APU Cortex A53 コア 0 をリセットし、 FSBL をロードして実行します。

xsct% targets -set -filter {name =~ "Cortex-A53 #0"} xsct% rst -processor

ヒント : rst-processoror は個々のプロセッサコアのリセットをクリアします。

Zynq UltraScale+ を JTAG ブートモードで起動すると、すべての APU コアおよび RPU コアがリセット状態に保

持されるので、この手順は重要です。これらのコアでデバッグを実行する前に、各コアのリセットをクリアす

る必要があります。リセットは XSCT の rst コマンドでクリアできます。


図 5-27: XSCT ターゲット





注記: rst -cores は、現在のターゲットが子となっている、グループ (APU または RPU など) 内にあるすべてのプ

ロセッサコアのリセットをクリアします。たとえば、 A53＃0 が現在のターゲットである場合、 rst -cores は APU のすべての A53 コアのリセットをクリアします。

FSBL をロードして実行します。

xsct% dow {C:\edt\fsbl_a53\Debug\fsbl_a53.elf}xsct% con

シリアルターミナルに表示される FSBL メッセージを確認し、数秒後に FSBL を停止します。

xsct% stop

ATF をロードして実行します。

xsct% dow {C:\edt\design_files\bl31.elf}xsct% conxsct% stop

2. シリアルターミナル (Tera Term、 Minicom、または UART-0 USB シリアル接続用のシリアルターミナルイン

ターフェイス) を設定します。

3. シリアルターミナルの設定は、図 5-22 を参照してください。

4. U-Boot をロードして実行します。

xsct% dow {C:\edt\design_files\sd_boot\u-boot.elf}

5. XSDB で con コマンドを使用して U-Boot を実行します。

xsct% con

6. ターゲットのシリアルターミナルで、任意のキーを押して U-Boot の自動ブートを停止します。

7. XSDB で stop コマンドを使用してコアを停止します。

xsct% stop

XSDB を使用した DDR への BOOT.bin のロード

1. ZCU102 の DDR に BOOT.bin バイナリをダウンロードします。QSPI ブートモード用に作成された同じ BOOT.bin を使用します。

xsct% dow -data {C:\edt\qspi_boot\qspi_BOOT.bin} 0x2000000

2. XSDB で con コマンドを使用して、 U-Boot を再開します。

xsct% con


図 5-28: ZCU102 ボードでイメージを検証する





U-Boot を使用した QSPI への BOOT.bin イメージのロード

1. ターゲットターミナルの U-Boot コンソールで次のコマンドを実行します。これらのコマンドによって QSPI が消去され、 BOOT.bin イメージが DDR から QSPI に書き込まれます。

ZynqMP> sf probe 0 0 0ZynqMP> sf erase 0 0x4000000ZynqMP> sf write 0x2000000 0 0x4000000

2. イメージが QSPI に書き込まれたら、 ZCU102 ボードの電源を切断し、 82 ページの「ZCU102 ボードのセット

アップ」のとおりにボードをセットアップします。

UART-0 ターミナルで Linux のロード、 UART-1 ターミナルで R5 アプリケーションの実行を確認できます。

この章では、主にシステムブートと、システムブートに関連するさまざまなコンポーネントを中心に説明していま

す。次の章で、 PS ペリフェラル、 PL IP、および APU コアと RPU コアの処理能力を活用する Linux およびスタンド

アロン (ベアメタル) アプリケーションについて説明します。

USB ブートモードのブートシーケンス

Zynq UltraScale+ MPSoC は USB スレーブブートモードもサポートしています。これは、USB デバイスクラス仕様の USB DFU (Device Firmware Upgrade) を適用しています。 OpenMoko DFU-Util のような標準アップデートユーティリ

ティを使用すると、新しく作成されたイメージを USB ポートを介して Zynq UltraScale+ にロードできます。次のセ

クションでは、このブートモードでブートイメージをロードするために必要な一連の設定を説明します。 DFU ユー

ティリティは、 Vitis 統合ソフトウェアプラットフォームおよび PetaLinux に付属しています。

USB ブートモードを有効にするために必要な FSBL の設定

USB ブートモードを有効にするために必要な FSBL の変更はほとんどありません。 USB ブートモードサポートは、

FSBL のフットプリントを約 10 KB 増加します。これは主に初期開発段階中に使用することを目的としているので、

このサポートは OCM 空間を節約するためデフォルトでは無効になっています。このセクションでは、 FSBL を変更

して USB ブートモードを有効します。 FSBL プロジェクトはこのチュートリアル全体で広く使用されているので、

既存の FSBL プロジェクトは変更しません。その代わりに、このセクションでは新しい FSBL プロジェクトを使用し

ます。

Arm Cortex-A53 ベースの APU 用 FSBL の作成

1. Vitis IDE で [File] → [New] → [Application Project] をクリックして、 New Project ウィザードを開きます。



http://dfu-util.sourceforge.net/releases/





4. [Project Explorer] ビューで、次のように [fsbl_usb_boot] プロジェクトを展開し、 xfsbl_config.h を開きます。

fsbl_usb_boot > src > xfsbl_config.h

5. xfsbl_config.h で、次のように変更または設定します。

#define FSBL_QSPI_EXCLUDE_VAL (1U) #define FSBL_SD_EXCLUDE_VAL (1U) #define FSBL_USB_EXCLUDE_VAL (0U)


7. FSBL (fsbl_usb_boot) をビルドします。

USB ブート用ブートイメージの作成

このセクションでは、ブートイメージを作成し、 DFU ユーティリティを使用して USB を介してロードします。

Device Firmware Upgrade (DFU) は、ファームウェアを USB を介して接続されたデバイスにダウンロード、または

ファームウェアをデバイスからアップロードします。このブートモードでは、 bootROM によってロードされるブー

トローダー (FSBL) と PMUFW が、DFU ユーティリティを使用してホストマシンの USB ポートから Zynq UltraScale+ のオンチップメモリ (OCM) にコピーされます。 OCM のサイズ (256 KB) により、 bootROM で USB ブートモードで

ダウンロードされるブートイメージのサイズが制限されます。これを考慮し、サイズ要件が満たされていることを

条件として、 FSBL と PMUFW のみが初の BOOT.bin に統合され、 OCM にコピーされます。残りのブートパー

ティションは、別のブートイメージに統合されて DDR メモリにコピーされます。 DDR は、この段階で既にロード

されて実行されている FSBL によりロードされます。次の手順に従って、このブートモードのブートイメージを作

成します。


2. fsbl_usb_boot.elf および pmu_fw.elf のパーティションを選択し、次の図に示すように設定します。

表 5-1: ウィザードのプロパティおよびコマンド


Application Project Project name fsbl_usb_boot





Language C

CPU psu_cortexa53_0

OS standalone






3. PMUFW パーティションが bootROM によってロードされるよう設定されていることを確認します。

4. [Create Image] をクリックして BOOT.bin を生成します。

PetaLinux の U-Boot の変更

PetaLinux の U-Boot を変更し、 image.ub をロードできるようにします。デバイスツリーを変更して、 USB をペリ

フェラルモードに設定する必要があります。デフォルトの PetaLinux コンフィギュレーションでは、 USB はホストモードに設定されています。


図 5-29: USB ブートモードの Create Boot Image ウィザード





これには、次444444444444444の手順に従って PetaLinux プロジェクト <PetaLinux-project>/project-spec/meta-user/recipes-bsp/device-tree/files/system-user.dtsi にある system-user.dtsi を変更しま

す。

1. system-user.dtsi を次のようになるように変更します。

/include/ "system-conf.dtsi"/ {

gpio-keys {sw19 {

status = "disabled";};

};leds {

heartbeat_led {status = "disabled";};

};};

&uart1{status = "disabled";};

&dwc3_0 { dr_mode = "peripheral"; maximum-speed = "super-speed";

};

変更済みの system-user.dtsi ファイルは、このチュートリアル付属のデザインファイル ZIP の <Design Files>/usb_boot フォルダーに含まれています。

2. 次の変更を含めて PetaLinux をビルドします。

$ petalinux-build

次の手順に従って、残りのパーティションを含む usb_boot.bin を作成します。

注記: 新しく生成された U-Boot を C:\edt\usb-boot\ にコピーします。 u-boot.elf は「このチュートリアルのデザインファイル」にも含まれています。


2. FSBL および残りのパーティションを選択し、次の図に示すように設定します。これには、 SD ブートシーケン

スから BIF ファイルをインポートすることもできます。

注記: ATF のパーティションでは [Exception Level] を [EL3] に設定して [Enable Trust Zone] をオンにし、 U-Boot のパーティションでは [Exception Level] を [EL2] に設定します。これらの設定は、その他のパーティションでは無視

できます。





3. PMUFW パーティションは、イメージ (usb_boot.bin) がロードされる前に bootROM によってロードされるため、

このイメージには必要ありません。

4. [Create Image] をクリックして usb_boot.bin を生成します。

注記: BOOT.bin および usb_boot.bin のほかに、 image.ub といった Linux イメージが Linux をブートするまで必要です。

この image.ub は、 DFU ユーティリティによって個別にロードされます。

USB ブートを使用したブート

このセクションでは、 DFU ユーティリティを使用して ZCU102 ターゲットにブートイメージをロードします。開始

する前に、次のようにボード接続を設定します。

1. SW6 を次の図に示すように 1 をオン、 2 をオフ、 3 をオフ、 4 をオフにして、 ZCU102 を USB ブートモードに設

定します。


図 5-30: 残りのパーティションのブートイメージの作成


図 5-31: USB ブートモードの SW6 設定





2. USB 3.0 ケーブルの一端を J96 USB 3 ULPI コネクタに接続し、もう一端をホストマシンの USB ポートに接続し

ます。

3. USB Micro ケーブルでボード (J83) とホストマシン間の USB-UART ポートを接続します。


システムの COM ポートとボーレートを図 5-31 に示すように設定します。

5. ボードに電源を投入します。

次のセクションの手順では、 DFU ユーティリティを使用して USB 経由でブートイメージをロードします。 DFU ユーティリティは、 VITIS\2019.1\tps\lnx64\dfu-util-0.9 にあります。

または、使用する Linux ディストリビューションでサポートされているパッケージマネージャーを利用して DFU ユーティリティを Linux にインストールすることも可能です。

Linux ホストマシンのブートコマンド

1. DFU が USB ターゲットを検出可能かどうかをチェックします。

$ sudo dfu-util -l

USB デバイスは、 VendorId : ProductId (03fd:0050) でエニュメレートする必要があります。次のようなメッセージ

が表示されるはずです。

Found DFU: [03fd:0050] ver=0100, devnum=30, cfg=1, intf=0, alt=0, name="Xilinx DFU Downloader", serial="2A49876D9CC1AA4"

注記: 「Found DFU」メッセージが表示されない場合は、接続を確認して再試行してください。

2. 「USB ブート用ブートイメージの作成」で作成した BOOT.bin をダウンロードします。

$ sudo dfu-util -d 03fd:0050 -D <USB_Boot_Image_Path>/Boot.bin

FSBL が問題なくロードされていることをシリアルターミナルで確認します。

3. usb_boot.bin をダウンロードします。その前に、 UART-1 シリアルコンソール用に別のターミナルセッションを

開始します。

$ sudo dfu-util -d 03fd:0050 -D <USB_Boot_Image_Path>/usb_boot.bin

UART 0 ターミナルをチェックし、 U-Boot がロードされるまで待機します。

4. U-Boot のプロンプト画面で「Enter」と入力して自動ブートを終了します。 R5 アプリケーションも問題なくロー

ドされていることを UART1 で確認します。

5. U-Boot コンソールで DFU_RAM を開始して Linux イメージのダウンロードを有効にします。

U-boot> run dfu_ram

6. ホストマシンターミナルから次のコマンドを実行して Linux イメージの Image.ub をダウンロードします。

$ sudo dfu-util -d 03fd:0300 -D <PetaLinux_project>/images/linux/image.ub -a 0

7. U-Boot コンソールで Ctrl + C キーを押して dfu_ram を停止します。

8. U-Boot コンソールで bootm コマンドを実行します。

U-boot> bootm

9. Linux がターゲットに問題なくロードされていることを確認します。

注記: この例では、 image.ub を U-Boot コンフィギュレーションの #define DFU_ALT_INFO_RAM の設定に基づいて DDR ロケーションにコピーします。同じものを変更して使用し、ほかのイメージファイルを DDR ロケーションに





コピーできます。必要な場合は、これらのイメージを「JTAG を使用した QSPI ブートモードのブートシーケンス」

にリストされている U-Boot コマンドを使用して QSPI にコピーできます。

Windows ホストマシンのブートコマンド

1. Vitis IDE で [Xilinx] → [Launch Shell] をクリックします。

2. シェルが起動したら、 DFU が USB ターゲットを検出可能であることを確認します。

> dfu-util.exe -l

注記: dfu-util.exe は <VITIS_Installation_path>\VITIS\2019.2\tps\Win64\dfu-util-0.9\dfu-util.exe にあります。

3. USB デバイスを VendorId : ProductId (03fd:0050) でエニュメレートします。

注記: 「Found DFU」で始まるメッセージが表示されない場合、 zadig ツールをダウンロードしてインストールし

ます。 [Options] をクリックして [List all devices] をクリックします。 [Xilinx DFU downloader] をクリックし、

[Install Driver] をクリックします。

4. 「USB ブート用ブートイメージの作成」で作成した BOOT.bin をダウンロードします。

$ dfu-util.exe -d 03fd:0050 -D BOOT.bin

5. FSBL が問題なくロードされていることをシリアルターミナル (UART 0) で確認します。

6. usb_boot.bin をダウンロードします。その前に、 UART-1 シリアルコンソール用に別のターミナルセッションを

開始します。

$ dfu-util.exe -d 03fd:0050 -D usb_boot.bin

7. U-Boot のプロンプトに「Enter」と入力して自動ブートを終了します。 UART1 コンソールで R5 アプリケーショ

ンも問題なくロードされていることを確認します。

注記: ここで、 zadig ツールを使用してデバイス ID 03fd:0300 の「Usb download gadget」用にドライバーをインストー

ルします。このドライバーがない場合、ターゲットで U-Boot を起動した後に zadig ツールに「Xilinx DFU Downloader」が表示されません。

8. U-Boot コンソールで DFU_RAM を開始して Linux イメージのダウンロードを有効にします。

U-boot> run dfu_ram

9. ホストマシンターミナルから次のコマンドを実行して Linux イメージの image.ub をダウンロードします。

$ dfu-util.exe -d 03fd:0300 -D image.ub -a 0

10. U-Boot コンソールで bootm コマンドを実行します。

U-boot> bootm

11. Linux がターゲットに問題なくロードされていることを確認します。

セキュアブートシーケンス

Zynq UltraScale+ MPSoC のセキュアブート機能により、パーティションの機密性、完全性、および認証がサポート

されます。セキュアブートは、 Zynq UltraScale+ デバイスのハードウェアによる信頼のルート (HROT) 機能と、すべ

てのブートパーティションを暗号化する機能を組み合わせることで実現します。 HROT は、ハードウェアアクセラ

レーションを用いた SHA-3/384 またはソフトウェアとして実装された SHA-2/256 を使用した、 RSA-4096 非対称アル

ゴリズムに基づきます。機密性は、 256 ビット Advanced Encryption Standard - Galois Counter Mode (AES-GCM) により

実現しています。このセクションでは、次の機能の使用方法と実装方法を中心に説明します。

• キーの取り消しを含むハードウェアによる信頼のルート

• 差分電力解析 (DPA) 対策を含むパーティション暗号化





• Physically Unclonable Function (PUF: 物理的な複製防止機能) を用いたブラックキーの格納

この「セキュアブートシステムデザインにおける決定」では、デザイン開発の早期に実行すべきハイレベルなセ

キュアブートの判断について概説します。「ハードウェアによる信頼のルート (HROT)」では、ブートにおける信頼

のルート (RoT) の使用について説明します。「ブートイメージの機密性と DPA」では、 AES 暗号化を使用する機密性

の保護手法について説明します。

「ブートイメージの機密性と DPA」では、 DPA 攻撃への対策としての操作キーとキーローリング手法の使用につい

て説明します。 AES キーを変更することで、キーとそのキーで保護されているデータが脅威にさらされる危険性が

低くなります。

レッドキーは非暗号化フォーマットのキーです。「ブラックキーの格納」では、暗号化 (ブラック ) フォーマットで AES キーを格納する方法について説明します。ブラックキーの格納では、 Physically Unclonable Function (PUF) をキーの暗号化キー (KEK) として使用します。

「セキュアブートでの実用的な方法」では、 AES 暗号化および RSA 認証を使用するシステムの開発およびテスト手

順を説明します。

セキュアブートシステムデザインにおける決定

セキュアブートに影響を及ぼすデバイスレベルの決定事項は次のとおりです。

• ブートモード

• AES キーの格納場所

• AES の格納ステート (暗号化または非暗号化)

• 暗号化および認証の要件

• キーの提供

セキュアブートをサポートするブートモードは、 Quad Serial Peripheral Interface (QSPI)、 SD、 eMMC、および NAND です。 AES キーは、 eFUSE (暗号化または暗号化なし )、バッテリバックアップランダムアクセスメモリ (BBRAM) (暗号化なし )、または外部 NVM (暗号化のみ) に格納されます。

Zynq UltraScale+ MPSoC では、パーティションはパーティション単位で暗号化および/または認証できます。ザイリ

ンクスは一般に、すべてのパーティションに RSA 認証を使用することを推奨しています。オープンソース (U-Boot、Linux) のパーティション、または専有情報や機密情報を含まないパーティションは通常、暗号化する必要はありま

せん。機密データや専有 IP のソース /サプライヤーが複数存在するシステムでは、固有のキーを使用してパーティ

ションを暗号化することが重要になります。

耐 DPA 攻撃の要件は、攻撃者がデバイスに物理的にアクセスできるかどうかによって決まります。

表 5-2 に、特定のセキュアシステム要件を満たすために必要な機能を決定する際に役立つ基準を示します。以降の

セクションでは、これらの機能についてより詳しく説明します。

表 5-2: システムレベルのセキュリティ要件

システムの考慮事項/要件 Zynq UltraScale+ の機能

デバイスでユーザー SW および HW のみを実行可能 HWROT

ユーザー SW および HW が変更されない HWROT

攻撃者が SW/HW を複製またはリバースエンジニアリングできないブートイメージの機密性

機密データおよび独自の Intellectual Property (IP) を保護ブートイメージの機密性





ハードウェアによる信頼のルート (HROT)

信頼のルートは、ストレージ (RTS)、完全性 (RTI)、検証 (RTV)、対策 (RTM)、およびレポート (RTR) の各セキュリ

ティ要素から成ります。 RoT はハードウェア、ファームウェア、およびソフトウェアで構成されています。 HROT は変更不可で、攻撃対象領域が小さく、動作の信頼性が高いことから、ソフトウェアによる RoT よりも利点があり

ます。

HROT は CSU、 eFUSE、 BBRAM、および分離エレメントに基づいています。動作環境およびコンフィギュレーショ

ンが変更されていないことを検証することは、 HROT の役割です。 RoT はブートのアンカーとして機能するため、

検出機能が起動する前に攻撃者が悪意のあるコードを挿入することはできません。

ファームウェアとソフトウェアはブート時に HROT 上で実行されます。 Zynq UltraScale は、変更不可の bootROM コード、第 1 段階ブートローダー、デバイスドライバー、および HROT で動作する kilskey と xilsecure ライブラリを

提供します。これらにより、十分にテストされた実績のある API が提供されるため、開発者はセキュリティコン

ポーネントを初から作成する必要はなく、テストにも制限はありません。

データの完全性

データの完全性とは、ハードウェア、ファームウェア、およびソフトウェアに破損がないことを意味します。デー

タの完全性機能では、攻撃者によりコンフィギュレーションおよび動作環境が改ざんされていないことが検証され

ます。

Zynq UltraScale+ は、対称キー (AES-GCM) および非対称キー (RSA) の認証を使用してパーティションの完全性を検

証します。 RSA は秘密/公開キーペアを使用します。フィールドで展開されているエンベデッドシステムには、公

開キーしか含まれていません。現在の技術では公開キーから秘密キーを導出することは不可能であるため、公開

キーを盗難してもあまり価値がありません。暗号化されたパーティションは、 AES の Galois Counter Mode (GCM) でも認証されます。

セキュアブートフローでは、パーティションはまず認証され、その後必要に応じて復号化されます。

認証

図 5-32 に、パーティションに対する RSA 署名と検証を示します。 Bootgen ツールは、セキュアな施設から秘密キー

を使用してパーティションに署名を入れます。デバイス内では、公開キーを使用して、 ROM が FSBL を検証し、

FSBL または U-Boot のいずれかが続くパーティションを検証します。プライマリおよびセカンダリの秘密/公開キーペアが使用されます。プライマリ秘密/公開キーは、セカンダリ秘密/公開キーペアを認証します。セカンダリキー

は、パーティションを署名/検証します。

秘密キー (AES キー ) をサイドチャネル攻撃から保護 DPA 保護

秘密キー (AES キー ) が停止状態で暗号化されて格納されるブラックキーの格納

表 5-2: システムレベルのセキュリティ要件

システムの考慮事項/要件 Zynq UltraScale+ の機能





パーティションに署名を入れるため、 Bootgen はまずパーティションデータの SHA3 を計算します。その後、秘密

キーを使用して 384 ビットのハッシュが RSA 署名されます。結果の RSA 署名が認証証明に追加されます。イメー

ジ内では、署名された各パーティションにパーティションデータがあり、その後に RSA 署名を含む認証証明が続

きます。

FSBL の検証は、 CSU ROM コードで実行されます。後続のパーティションは、 FSBL または U-Boot により xilsecure ライブラリを使用して検証されます。

ブートヘッダー認証という認証用のデバッグモードがあります。この認証モードでは、デバイス eFUSE に格納され

ているプライマリ公開キーダイジェスト、セッションキー ID、およびキー取り消しビットは CSU ROM コードで

チェックされません。そのため、このモードはセキュアではありませんが、 eFUSE をプログラムする必要がないの

で、テストおよびデバッグには便利です。このチュートリアルではこのモードを使用します。フィールドに展開さ

れたシステムではブートヘッダー認証は使用しないでください。このセクションの後に、完全にセキュアなシス

テム用の BIF ファイル例が含まれています。

ブートイメージの機密性と DPA

AES を使用して、機密データおよび IP の機密性を確実に保護します。 Zynq UltraScale+ では、 AES Galois Counter Mode (GCM) を使用します。また、 256 ビットの AES キーを使用します。 Zynq UltraScale+ で改善された主な AES の機能は、 Differential Power Analysis (DPA) 攻撃に対する耐性が強化されていることと、 AES 暗号化/復号化後のブート

が利用可能になっていることです。

Bootgen および FSBL ソフトウェアでは AES 暗号化がサポートされています。秘密キーが AES 暗号化に使用され、

AES 暗号化は Bootgen がキーファイルを使用して実行します。キーファイルは、 Bootgen または OpenSSL により生

成できます。操作キーを使用すると、デバイスキーが脅威にさらされる危険性が低くなります。次のセクションで、

キーローリングでの操作キーの使用について説明します。ブートイメージの機密性を保持するために、 Bootgen を使用して暗号化されたブートイメージを作成できます。 BBRAM および eFUSE にキーをプログラムするソフトウェ

アの例も、 Vitis IDE で提供されています。そのうちの一例を「セキュアブートでの実用的な方法」で説明します。

DPA 保護

キーローリングは耐 DPA 攻撃に使用されます。キーローリングとブラックキーの格納は、同じデザインで使用で

きます。キーローリングでは、ソフトウェアとビットストリームは複数のデータブロックに分割され、それぞれ固

有のキーで暗号化されます。初のキーは、 BBRAM または eFUSE NVM に格納されます。続くデータブロックの


図 5-32: Zynq UltraScale+ の RSA 認証

Verification – ROMCode, FSBL, U-Boot

Partition Data Partition Data RSA Signature

384 Bit Hash

384 Bit Hash 384 Bit Hash

Public Key

Private Key==

Signing - Bootgen

RSA Signature





キーは前のデータブロックで暗号化されます。初のキーの後、キーアップデートレジスタがキーソースとして

使用されます。

96 ビット初期化ベクター (IV) が 1 つ、NKY キーファイルに含まれます。IV は 96 ビットを使用して AES カウンター

を初期化します。キーローリングが使用される場合、 128 ビット IV が 1 つ、ブートヘッダーに提供されます。 32 LSB で、現在のキーで復号化されるデータのブロックサイズが定義されます。 IV で定義される初のブロックに続

くブロックのサイズは、 Bootgen イメージフォーマット (BIF) ファイルの属性として定義されます。

キーローリングの効果的な方法は操作キーを使用することです。操作キーを使用する場合、 Bootgen でユーザー指

定の操作キーを使用して初のブロック IV で暗号化されたセキュアヘッダーが作成されます。 eFUSE または BBRAM 内の AES キーは、 256 ビット操作キーを含む 384 ビットセキュアヘッダーを復号化する目的にのみ使用し

ます。これにより、デバイスキーが DPA 攻撃にさらされる可能性が制限されます。

ブラックキーの格納

PUF を使用すると、 AES キーを暗号化 (ブラック ) フォーマットで格納できます。ブラックキーは、 eFUSE または

ブートヘッダー内に格納できます。復号化に必要な場合は、 eFUSE またはブートヘッダー内にある暗号化された

キーが PUF で生成された KEK (Key Encryption Key、キーの暗号化キー ) で復号化されます。

PUF をブラックキーの格納に使用するには、 2 つの手順に従います。まず、 PUF 登録ソフトウェアを使用して PUF ヘルパーデータと PUF KEK を生成します。この PUF 登録データを使用することで、 PUF は KEK を生成するごとに

同一のキーを再生成できるようになります。 PUF 登録ソフトウェアの使用の詳細は、「PUF の登録 - ブートヘッダーモード」を参照してください。 eFUSE モードの PUF 登録の詳細は、『BBRAM および eFUSE のプログラミング』 (XAPP1319) [参照 12] を参照してください。

ヘルパーデータおよび暗号化されたユーザーキーは共に、 PUF eFUSE のときは eFUSE に、 PUF ブートヘッダーモードのときはブートヘッダーに格納する必要があります。 PUF ブートヘッダーモードの手順は、「ブートヘッ

ダーモードでの PUF の使用」で説明します。 eFUSE モードの PUF の使用方法は、『BBRAM および eFUSE のプログ

ラミング』 (XAPP1319) [参照 12] を参照してください。

このチュートリアルでは、 eFUSE のプログラムが不要でテストおよびデバッグに便利な PUF ブートヘッダーモード

を使用します。ただし、 PUB ブートヘッダーモードでは各デバイスに対して個別に Bootgen を実行する必要がある

ので、も一般的なモードは PUF eFUSE モードです。「セキュアブートシーケンス」の後に、 PUF eFUSE モード

を示す完全にセキュアなシステム用の BIF ファイル例が含まれています。

セキュアブートでの実用的な方法

このセクションでは、 Zynq UltraScale+ システムでセキュアブートを開発する手順を概説します。セキュアなエンベ

デッドシステムを構築するには、 2 段階のプロセスが必要です。第 1 段階では、暗号化キーを生成して NVM にプロ

グラムします。第 2 段階では、セキュアシステムを開発してテストします。どちらの段階でも Vitis IDE を使用し、

ソフトウェアプロジェクトの作成、イメージの生成、およびイメージのプログラムを実行します。第 2 段階のテス

トシステムは、 fsbl.elf および hello.elf ファイルのような単純なものにできます。このセクションでは、「SD ブート

のブートシーケンス」で使用されているものと同じイメージを使用しますが、このイメージをアセンブルし、セ

キュアブートシーケンスの一部としてセキュア属性を有効にします。

このセクションでは、まず AES および RSA キーの生成方法を示します。キーの生成に続き、高度な AES および RSA 手法を使用してシステムを開発し、テストします。このセクションで生成されるキーは、「このチュートリアル

のデザインファイル」にも含まれています。

AES 機能の開発に使用する手法は、次のセクションで説明されています。

• 「AES キーの生成」

• 「キーローリングを使用した暗号化の有効化」





• 「操作キーの使用の有効化」

• eFUSE の AES キー

• 「PUF の使用」

「RSA 秘密/公開キーペアの作成」に、ブート時にロードされるすべてのパーティションを認証する手順を説明して

います。キーの取り消し方法も示しています。

セキュアシステムの開発では、イメージの生成時に使用するセキュリティ属性を追加する必要があります。 Bootgen によりブートイメージフォーマット (BIF) ファイルが生成されます。 BIF ファイルはテキストファイルです。も

シンプルなフォーマットの BIF では、ブート時にロードされるパーティションがリストされます。暗号化機能を指

定するためのセキュリティ属性が BIF に追加されます。 BIF ファイルは Bootgen GUI (Create Boot Image ウィザード ) により生成されることがほとんどです。セキュリティ属性を追加する際、 Bootgen で生成された BIF ファイルの変更

が求められることがあります。 Vitis IDE の Create Boot Image ウィザードで、 [Security] タブをクリックし、

[Authentication] タブおよび [Encryption] タブでセキュリティ属性を指定します。

セキュアブートで AES および RSA 暗号化をインプリメントしたら、ブートテストは完了します。システムが問題

なくロードされ、ターミナルに FSBL メッセージが表示されます。これらのメッセージには、各パーティションで

実行された暗号化操作が示されます。付録 A 「セキュアブートでの問題のデバッグ」では、セキュアブートテスト

で問題が検出された場合に実行する手順を説明します。

サンプルデザインの概要

サンプルデザインは、さまざまなタイプのイメージをデバイスに読み込みます。 FSBL、 PMU ファームウェア、

U-Boot、 Linux、 RPU ソフトウェア、および PL コンフィギュレーションイメージを読み込みます。このサンプルで

は、これらすべてのイメージは FSBL により読み込まれ、 FSBL ですべての認証および復号化が実行されます。これ

がシステムをブートする唯一の方法ではありませんが、 2019.1 以降ではシンプルでセキュアな方法です。


図 5-33: サンプルデザインの概要

CSU

APU

RPU

PL

RPUSW Assumption: Executes out of a combination of int/ext memory

PMURAM

CSURAM

OCM

ProtectedDDR

CRAM

KeyGeneration

DeviceProvisioning

Boot ImageCreation

HardwareExecution

PL Programmed and Operational – loaded by FSBL instead of Uboot sinceUboot operates out of DDR and is not as secure,BIT

PMU PMUROM

ReleaseCSU

Reset

PMUFW Config Mgr (XILFPGA, XILSECURE), Framework, Warm-Restart, etc.

CSUROM

FSBL (Auth+Enc)

Load Auth+Enc PMU FW;Load Auth ATF; Load Auth+Enc Bitstream, Load Auth U-Boot;Needs to run out of OCM for Security Reasons

ATF Needs to run out of OCM for Security Reasons

UBoot Authentication is done in external memory; Too large for internal

Linux Authentication is done in external memory; Too large for internal

FSBL

TimeX20902-052418





ブートイメージ内のさまざまなセクションはセキュリティレベルが異なり、異なる場所に読み込まれます。次の表

に、終的なブートイメージの内容を示します。

このチュートリアルでは、第 6 章「システムデザイン例」を使用して作成したバイナリを、すべてのセキュリティ

機能を有効にしてブートイメージに統合します。このセクションでは、 PL ビットストリームをセキュアブートフローの一部として追加する方法も示します。第 6 章「システムデザイン例」の手順に「ビルド設定の変更」まで

従って必要なファイルをすべて作成してから、このセクションに戻ります。

ブートイメージでセキュリティ機能を有効にするには、 2 つの方法があります。初の方法では、テキストエディ

ターを使用して BIF ファイルを手動で作成し、その BIF ファイルを使用して Bootgen でキーを作成します。これによ

り、セキュリティ機能を有効にした BIF ファイルのセクションを特定できます。 2 つ目の方法では、 Vitis IDE の Create Boot Image ウィザードを使用します。同じセキュリティ機能を示します。 2 つ目の方法では、便宜上初の方

法と同じキーを使用します。

認証用のキーの生成

キーの生成方法は複数あります。 Bootgen、カスタマイズされたキーファイル、 OpenSSL、ハードウェアセキュリ

ティモジュール (HSM) を使用する方法などがあります。このチュートリアルでは、 Bootgen を使用します。 Bootgen で作成したファイルは、ほかのキーソースからのユーザー指定キーを含むファイルを作成する際にテンプレートと

して使用できます。

Bootgen を使用してキーを作成するには、 BIF ファイルを生成して変更する必要があります。このチュートリアルの

キー生成セクションでは、これらの BIF ファイルをテキストエディターを使用して手動で作成します。その次の

ブートイメージのビルドセクションでは、これらの BIF ファイルを Create Boot Image ウィザードを使用して作成す

る方法を示します。

RSA 秘密/公開キーペアの作成

この例では、プライマリおよびセカンダリのキーを PEM フォーマットで作成します。キーは、 Bootgen のコマンドラインオプションを使用して生成されます。または、 OpenSSL などの外部ツールを使用してキーを作成できます。

次の手順に従って RSA 秘密/公開キーペアを作成します。

表 5-3: 終的なブートイメージとセキュア属性

バイナリ RSA 認証 AES 暗号化例外レベルローダー

FSBL ありあり EL3 CSU ROM

PMU ファームウェアありあり該当なし FSBL

PL ビットストリームありあり該当なし FSBL

Arm トラステッドファーム

ウェア (ATF)ありなし EL3 FSBL

R5 ソフトウェアありあり該当なし FSBL

U-Boot ありなし EL2 FSBL

Linux ありなし EL1 FSBL

注記:

1. セキュアブートシーケンスでは、 PMU イメージは FSBL により読み込まれます。 PMU ファームウェアの読み込みに bootROM/CSU を使用すると、まず FSBL の復号化、その後 PMU イメージの復号化にキー /IV の組み合わせが 2 回使用されるので、セキュリティ脆弱性が発生します。これはセキュアシステムでは許容されません。

2. 2019.1 からは、 U-Boot で Linux のセキュア認証読み込みは実行されません。 U-Boot の代わりに FSBL で Linux イメージがメモリアドレスに読み込まれ、 U-Boot が使用されてそのメモリアドレスにジャンプします。





1. Vitis IDE のシェルを起動します。

2. [Xilinx] → [Launch Shell] をクリックします。

3. key_generation.bif という名前のファイルを作成します。

注記: key_generation.bif ファイルは、この手順で使用する非対称キーと後の手順で使用する対称キーの両方を作

成するのに使用します。

the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[fsbl_config]a53_x64[bootloader]fsbl_a53.elf[destination_cpu = pmu]pmu_fw.elf[destination_device = pl]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone] bl31.elf[destination_cpu = r5-0]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2]u-boot.elf[load = 0x1000000, destination_cpu = a53-0]image.ub

}

4. key_generation.bif ファイルを C:\edt\secure_boot_sd\keys ディレクトリに保存します。

5. 第 6 章「システムデザイン例」で作成した ELF、 BIF、および UB ファイルを C:\edt\secure_boot_sd\keys ディレ

クトリにコピーします。

6. BIF ファイルを含むフォルダーに移動します。

cd C:\edt\secure_boot_sd\keys

7. 次のコマンドを実行してキーを生成します。

bootgen -p zu9eg -arch zynqmp -generate_keys auth pem -image key_generation.bif

8. psk0.pem および ssk0.pem ファイルが BIF ファイルで指定された場所 (c:\edt\secure_boot_sd\keys) に生成されてい

ることを確認します。

RSA 秘密/公開キーペアで公開キーの SHA3 を生成

次に示す手順は、 eFUSE モードの RSA 認証でのみ実行する必要があり、ブートヘッダーモードの RSA 認証ではス

キップできます。 sha3.txt からの 384 ビットを eFUSE にプログラムして、 eFUSE モードの RSA 認証に使用できます。

詳細は、『BBRAM および eFUSE のプログラミング』 (XAPP1319) [参照 12] を参照してください。

1. 前のセクションの手順を実行します。

2. PEM ファイルが定義されたので、 key_generation.bif に次に示すように authentication = rsa 属性を追加します。

the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[fsbl_config]a53_x64[bootloader, authentication = rsa]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa]pmu_fw.elf[destination_device = pl, authentication = rsa]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub





}

3. 次の bootgen コマンドを使用して PPK のハッシュを計算します。

bootgen -p zcu9eg -arch zynqmp -efuseppkbits ppk0_digest.txt -image key_generation.bif

4. ppk0_digest.txt ファイルが指定された場所 (c:\edt\secure_boot_sd\keys) に生成されていることを確認します。

追加の RSA 秘密/公開キーペア

このセクションでは、キーの取り消しに必要なセカンダリ RSA 秘密/公開キーペアを生成する手順を示します。こ

れには、 eFUSE のプログラムが必要です。詳細は、『BBRAM および eFUSE のプログラミング』 (XAPP1319) [参照 12] を参照してください。キーの取り消しを使用する予定がない場合は、このセクションはスキップできます。

2 つ目の RSA 秘密/公開キーペアを作成し、この PPK の SHA3 を生成するには、「RSA 秘密/公開キーペアの作成」お

よび「RSA 秘密/公開キーペアで公開キーの SHA3 を生成」の手順を繰り返します。

1. 前のセクションの手順を psk0.pem、 ssk0.pem、および ppk0_digest.txt をそれぞれ psk1.pem、 ssk1.pem、および ppk1_digest.pem に置き換えて実行します。このファイルを key_generation_1.bif という名前で保存します。この .bif ファイルは次のようになります。

the_ROM_image:{

[pskfile]psk1.pem[sskfile]ssk1.pem[auth_params]spk_id = 1; ppk_select = 1[fsbl_config]a53_x64[bootloader]fsbl_a53.elf[destination_cpu = pmu]pmu_fw.elf[destination_device = pl]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone]bl31.elf[destination_cpu = r5-0]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2]u-boot.elf[load = 0x1000000, destination_cpu = a53-0]image.ub

}

2. 次の bootgen コマンドを実行して RSA 秘密/公開キーペアを作成します。

bootgen -p zu9eg -arch zynqmp -generate_keys auth pem -image key_generation_1.bif

3. key_generation_1.bif ファイルに authentication = rsa 属性を追加します。 .bif ファイルは次のようになります。

the_ROM_image:{

[pskfile]psk1.pem[sskfile]ssk1.pem[auth_params]spk_id = 1; ppk_select = 1[fsbl_config]a53_x64[bootloader, authentication = rsa]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa]pmu_fw.elf[destination_device = pl, authentication = rsa]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub

}

4. 次の bootgen コマンドを使用してプライマリ RSA 公開キーのハッシュを生成します。

bootgen -p zcu9eg -arch zynqmp -efuseppkbits ppk1_digest.txt -image key_generation_1.bif

5. ppk1.pem、 spk1.pem、および ppk1_digest.txt ファイルが指定された場所 (c:\edt\secure_boot_sd\keys) に生成されて

いることを確認します。





ブートヘッダー認証の有効化

ブートヘッダー認証モードでは、 ROM での PPK の eFUSE ハッシュ、 PPK の取り消しステータス、およびセカンダ

リキーのセッション ID のチェックがスキップされます。このモードでは eFUSE をプログラムする必要がないので、

テストおよびデバッグに便利です。このモードは、デバイスで RSA_EN eFUSE をプログラムすることにより恒久的

に無効にできます。これにより、 eFUSE チェックを使用した RSA 認証が強制的に実行されるようになります。

フィールドに展開されたシステムでは、 RSA_EN eFUSE を使用して eFUSE チェックが強制的に実行されるように

し、ブートヘッダー認証は無効にしてください。

[fsbl_config] 行に bh_auth_enable 属性を追加します。 .bif ファイルは次のようになります。

the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[fsbl_config]a53_x64, bh_auth_enable[bootloader, authentication = rsa]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa]pmu_fw.elf[destination_device = pl, authentication = rsa]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub

}

機密性のためのキーの生成

イメージの機密性については「ブートイメージの機密性と DPA」で説明します。このセクションでは、認証セク

ションの .bif ファイルに属性を追加して、 AES-256-GCM 暗号化アルゴリズムを使用したイメージの機密性を有効に

します。後に bootgen コマンドを実行して、必要な AES-256 キーを作成します。

AES 暗号化の使用

1. [keysrc_encryption] bbram_red_key 属性を使用して初期暗号キー (bbram_red_key) のキーソースを指定し、イメー

ジの機密性を有効にします。

2. パーティションに encryption = aes 属性を追加して機密性を有効にします。各パーティションに固有のキーファ

イルも指定します。各パーティションに固有のキーファイルを使用すると、キーが再利用されず、 1 つのキー

に暗号化される情報量が少なくなるので、セキュリティが向上します。 key_generation.bif ファイルは次のように

なります。

the_ROM_image:{[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]bbram_red_key[fsbl_config]a53_x64, bh_auth_enable[bootloader, authentication = rsa, encryption = aes, aeskeyfile =fsbl_a53.nky]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa, encryption = aes, aeskeyfile = pmu_fw.nky]pmu_fw.elf[destination_device = pl, authentication = rsa, encryption = aes, aeskeyfile = edt_zcu102_wrapper.nky]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa, encryption = aes,aeskeyfile = tmr_psled_r5.nky]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub}





DPA 保護の有効化

このセクションでは、差分電力解析 (DPA) への対策に有効な操作キーとキーローリングの使用手順を示します。

操作キーの使用の有効化

操作キーを使用すると、デバイスキーを使用して暗号化される情報量が制限されます。操作キーの使用を有効にす

るには、 .bif ファイルの [fsbl_config] 行に opt_key 属性を追加します。 key_generation.bif ファイルは次のようになりま

す。

the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]bbram_red_key[fsbl_config]a53_x64, bh_auth_enable, opt_key[bootloader, authentication = rsa, encryption = aes, aeskeyfile = fsbl_a53.nky]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa, encryption = aes, aeskeyfile = pmu_fw.nky]pmu_fw.elf[destination_device = pl, authentication = rsa, encryption = aes, aeskeyfile =

edt_zcu102_wrapper.nky]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa, encryption = aes, aeskeyfile = tmr_psled_r5.nky]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub

}

キーローリングを使用した暗号化の有効化

キーローリングを使用すると、ほかのキーを使用して暗号化される情報の量が制限されます。キーローリングを有

効にするには、 .bif ファイルでパーティションごとに blocks 属性を追加します。 blocks 属性では、各キーで暗号化す

る情報量をバイト数で指定できます。たとえば、 blocks=4096,1024(3),512(*) と記述すると初のキーに 4096 バイト、

2 ～ 4 番目キーには 1024 バイト、残りすべてのキーに 512 バイトが使用されます。この例では、各キーの情報量を 1728 バイトに制限しています。

キーローリングの使用を有効にするには、暗号化された各パーティションに blocks 属性を追加します。

key_generation.bif ファイルは次のようになります。

the_ROM_image:{[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]bbram_red_key[fsbl_config]a53_x64, bh_auth_enable, opt_key[bootloader, authentication = rsa, encryption = aes, aeskeyfile = fsbl_a53.nky, blocks = 1728(*)]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa, encryption = aes,aeskeyfile = pmu_fw.nky, blocks = 1728(*)]pmu_fw.elf[destination_device = pl, authentication = rsa, encryption = aes,aeskeyfile = edt_zcu102_wrapper.nky, blocks = 1728(*)]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa, encryption = aes, aeskeyfile = tmr_psled_r5.nky, blocks = 1728(*)]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub}





AES キーの生成

必要な暗号化機能をすべて有効にしたら、 Bootgen を使用してキーファイルを生成できます。 ELF などの一部のソー

スファイルには、複数のセクションがあります。これらの各セクションは個別のパーティションにマップされ、各

パーティションに固有のキーファイルが使用されます。その場合、キーファイルに「.1.」が追加されます。たとえ

ば、 pmu_fw.elf ファイルに複数のセクションがある場合、 pmu_fw.nky および pmu_fw.1.nky ファイルが生成されます。

1. 次の bootgen コマンドを実行して必要な NKY ファイルすべてを作成します。このコマンドにより、終的な BOOT.bin イメージが作成されます。

bootgen -p zcu9eg -arch zynqmp -image key_generation.bif

2. NKY ファイルが生成されていることを確認します。 edt_zcu102_wrapper.nky、 fsbl_a53.nky、 pmu_fw.nky、pmu_fw.1.nky、 pmu_fw.2.nky、 tmr_psled_r5.nky、および tmr_psled_r5.1.nky ファイルが生成されているはずです。

キー取り消しの使用

キー取り消しを使用すると、 RSA のプライマリ公開キーまたはセカンダリ公開キーを無効にできます。キーの使用

時間が超過した場合、またはキーへの不正アクセスが検出された場合、キー取り消しが適用されます。プライマリ

およびセカンダリキーの取り消しは、ワンタイムプログラマブルな eFUSE によって制御されます。ザイリンクスセキュアキーライブラリをキー取り消しに使用すると、フィールド展開されているデバイスに対するキー取り消し

が可能になります。キー取り消しの詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 5] を参照してください。

PUF の使用

このセクションでは、 PUF を PUF ブートヘッダーモードで使用してブラックキーを格納します。 PUF を使用する

場合は RSA 認証が必要です。 PUF ブートヘッダーモードでは、 PUF ヘルパーデータと暗号化されたユーザー AES キーはブートヘッダーに格納されます。ここでは PUF を使用して BIF を作成する方法を説明します。ヘルパーデー

タおよび暗号化されたユーザーキーはボードに特定なので、作成された Bootgen イメージはヘルパーデータを作成

したボードでしか機能しません。

「セキュアブートシーケンス」の後に、 eFUSE モードで PUF を使用した BIF ファイルが示されています。 PUF eFUSE モードでは、 PUF ヘルパーデータと暗号化されたユーザー AES キーは eFUSE に格納されます。 PUF eFUSE モードでは、すべてのボードで 1 つのブートイメージを使用できます。

PUF の登録 - ブートヘッダーモード

PUF 登録ソフトウェアは kilskey ライブラリに含まれています。このソフトウェアはブートヘッダーモードまたは eFUSE モードで動作します。ブートヘッダーモードでは、 OTP の eFUSE をプログラムすることなく開発が可能で

す。 eFUSE モードは、プロダクションフローで使用されます。このチュートリアルでは、ブートヘッダーモードで

の PUF の登録までを実行します。 eFUSE を使用した PUF 登録については、『BBRAM および eFUSE のプログラミン

グ』 (XAPP1319) [参照 12] を参照してください。

PUF 登録ソフトウェアはレッド (非暗号化) キーを入力として受け取り、CHASH と AUX も含むシンドロームデータ (ヘルパーデータ ) およびブラック (暗号化) キーを出力します。PUF ブートヘッダーモードでは、この出力はブートヘッダーに挿入されます。 PUF eFUSE モードでは、この出力は eFUSE にプログラムされます。

1. Vitis IDE で、 [tmr_psled_r5_bsp] を右クリックし、 [Board Support Package Settings] をクリックします。

2. [Supported Libraries] で [xilskey] および [xilsecure] を必ずオンにします。





3. [OK] をクリックします。ハードウェアプラットフォームをビルドし直して変更を適用します。 tmr_psled_r5_bsp 設定に移動します。

4. [Libraries] セクションまでスクロールダウンします。 xilskey 6.8 の [Import Examples] をクリックします。

5. 表示されたダイアログボックスで、 [xilskey_puf_registration] をオンにします。 [OK] をクリックします。

6. [Project Explorer] ビューで、 xilskey_puf_example_1 アプリケーションが system_bsp_example_1.の下に作成されま

す。

7. [Project Explorer] ビューの xilskey_puf_example_1 'Src' で [xilskey_puf_registration.h] をダブルクリックして Vitis IDE で開きます。

8. xilskey_puf_registration.h を次のように変更します。


図 5-34: [Supported Libraries] で [xilskey] および [xilsecure] をオンにする


図 5-35: PUF 登録サンプルのインポート





a. #define XSK_PUF_INFO_ON_UART を FALSE から TRUE に変更します。

b. #define XSK_PUF_PROGRAM_EFUSE が FALSE に設定されていることを確認します。

c. XSK_PUF_AES_KEY (256 ビットキー ) を設定します。

キーは 16 進数フォーマットで入力し、「AES キーの生成」で生成した fsbl_a53.nky ファイルの Key 0 キーである

必要があります。次にサンプルキーを示します。

#define XSK_PUF_AES_KEY "68D58595279ED1481C674383583C1D98DA816202A57E7FE4F67859CB069CD510"

注記: このキーはコピーしないでください。ユーザーキーについては、 fsbl_a53.nky ファイルを参照してくださ

い。

d. XSK_PUF_BLACK_KEY_IV を次のように設定します。初期化ベクター (IV) はユーザーが選択する 12 バイ

トデータです。

#define XSK_PUF_BLACK_KEY_IV "E1757A6E6DD1CC9F733BED31"

9. ファイルを保存して閉じます。

10. [Project Explorer] ビューで [xilskey_puf_example_1 project] を右クリックし、 [Build Project] をクリックします。



13. [Output BIF file path] で次のように指定します。

C:\edt\secureboot_sd\puf_registration\puf_registration.bif

14. [Output path] で次のように指定します。

C:\edt\secureboot_sd\puf_registration\BOOT.bin

15. [Boot image partitions] で [Add] をクリックします。パーティションを追加し、 xilskey_puf_example_1 アプリケー

ションのデスティネーション CPU を R5-0 に設定します。

C:\edt\fsbl_a53\Debug\fsbl_a53.elfC:\edt\xilskey_puf_example_1\Debug\xilskey_puf_example_1.elf

16. [Create Image] をクリックして、 PUF 登録用のブートイメージを作成します。


図 5-36: ブートヘッダーモードでの PUF 登録





17. SD カードを PC の SD カードスロットに挿入します。

18. C:\edt\secureboot_sd\puf_registration\BOOT.bin を SD カードにコピーします。

19. SD カードを PC の SD カードスロットから取り出し、 ZCU102 のカードスロットに挿入します。


システムの COM ポートとボーレートを図 3-18 に示すように設定します。

21. 通信ターミナルのメニューバーで、 [File] → [Log] をクリックします。ダイアログボックスに

「C:\edt\secureboot_sd\puf_registration\puf_registration.log」と入力します。

22. ボードの電源を切って入れ直します。

23. puf_registration ソフトウェアが実行されたら、通信ターミナルを終了します。

24. puf_registration.log の内容は「ブートヘッダーモードでの PUF の使用」で使用されます。テキストエディター

で puf_registration.log を開きます。

25. 「App:PUF Syndrome data Start!!!」の後から「App:PUF Syndrome data End!!!」まで (これらは含めない) の PUF シン

ドロームデータを helperdata.txt というファイルに保存します。

26. App: Black Key IV というブラックキーを black_iv.txt というファイルに保存します。

27. ブラックキーを black_key.txt というファイルに保存します。

28. helperdata.txt、 black_key.txt、および black_iv.txt ファイルは、 C:\edt\secure_boot_sd\keys に保存します。


図 5-37: PUF 登録ソフトウェア





ブートヘッダーモードでの PUF の使用

前のセクションの .bif ファイルを次の手順に従ってアップデートし、ブートヘッダーモードでの PUF の使用を有効

にします。このセクションでは、 PUF 登録プロセスで作成したシンドロームデータとブラックキーを使用します。

1. 次に示す .bif ファイル (key_generation.bif) に太字で示されているフィールドおよび属性をすべて追加して、 PUF の使用を有効にします。

the_ROM_image:{[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]bh_blk_key[bh_key_iv]black_iv.txt[bh_keyfile]black_key.txt[puf_file]helperdata.txt[fsbl_config]a53_x64, bh_auth_enable, opt_key, puf4kmode, shutter=0x0100005E,pufhd_bh[bootloader, authentication = rsa, encryption = aes, aeskeyfile = fsbl_a53.nky, blocks = 1728(*)]fsbl_a53.elf[destination_cpu = pmu, authentication = rsa, encryption = aes, aeskeyfile = pmu_fw.nky, blocks = 1728(*)]pmu_fw.elf[destination_device = pl, authentication = rsa, encryption = aes, aeskeyfile = edt_zcu102_wrapper.nky, blocks = 1728(*)]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[destination_cpu = r5-0, authentication = rsa, encryption = aes, aeskeyfile = tmr_psled_r5.nky, blocks =1728(*)]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x1000000, destination_cpu = a53-0, authentication = rsa]image.ub}

2. 上記の .bif ファイルを使用して、PUF KEK を使用してブートイメージヘッダーで暗号化された AES キーを使用

して終的なブートイメージを作成します。これには、次の bootgen コマンドを使用します。

bootgen -p zcu9eg -arch zynqmp -image key_generation.bif -w -o BOOT.bin

注記: 上記の手順は、 eFUSE モードの PUF でも実行できます。その場合は、 eFUSE モードの PUF を使用して、前述

の手順を繰り返します。これには、 PUF 登録アプリケーションのビルドに使用した xilskey_puf_registration.h ファイ

ルに XSK_PUF_PROGRAM_EFUSE マクロを設定して、 PUF 登録中に eFUSE のプログラムをイネーブルにする必要

があります。また、 eFUSE からの暗号キーを使用するように BIF を変更し、ヘルパーデータとブラックキーファイ

ルを削除する必要があります。開発またはチュートリアルシステムの eFUSE をプログラムしないようにするため、

このチュートリアルでは eFUSE モードの PUF については説明しません。

[keysrc_encryption]efuse_blk_key[bh_key_iv]black_iv.txt

Vitis IDE の Create Boot Image ウィザードを使用したシステム例

前のセクションでは、 BIF ファイルを手動で編集して、さまざまなセキュリティ機能 (認証、機密性、 DPA 保護、お

よびブラックキーの格納) を有効にしました。このセクションでは、同じ操作を Create Boot Image ウィザードを開始

点として使用して実行します。 Create Boot Image ウィザードで基本の BIF ファイルを作成し、その後ウィザードでサ

ポートされていないセキュリティ機能をテキストエディターを使用して追加します。

1. cd コマンドを使用して bootgen_files ディレクトリに移動します。

cd C:\edt\secure_boot_sd\bootgen_files

2. 前の例からの次のデータをこの例にコピーします。

cp ../keys/*nky .cp ../keys/*pem .cp ../keys/black_iv.txt .





cp ../keys/helperdata.txt .cp ../keys/*.elf .cp ../keys/edt_zcu102_wrapper.bit .cp ../keys/image.ub .cp ../keys/black_key.txt.

3. [Programs] → [Xilinx Design Tools] → [Vitis 2019.2] → [Xilinx Vitis 2019.2] をクリックして Vitis IDE を起動します。

4. メニューバーから [Xilinx Tools] → [Create Boot Image] をクリックし、 Create Boot Image ウィザードを開きます。


6. [Output BIF file path] を c:\edt\secure_boot_sd\bootgen_files\design_bh_bkey_keyrolling.bif に設定します。

7. [Output format] で [BIN] を選択します。

8. [Output path] に c:\edt\secure_boot_sd\bootgen_files\BOOT.bin を入力します。

9. 認証を有効にします。

a. [Security] タブをクリックします。

b. [Use Authentication] をオンにします。

c. [Browse] ボタンを使用して、 [PSK] に psk0.pem ファイル、 [SSK] に ssk0.pem ファイルを選択します。

d. [PPK Select] が 0 であることを確認します。

e. [SPK ID] に 0 を入力します。

f. [Use BH Auth] をオンにします。

10. 暗号化を有効にします。


図 5-38: 認証の有効化





a. [Encryption] タブをクリックします。

b. [Use Encryption] をオンにします。

c. [Key File] で [Browse] ボタンをクリックして fsbl_a53.nky ファイルを選択します。

d. [Operational Key] をオンにします。

11. [Basic] タブをクリックします。

12. ブートイメージに FSBL バイナリを追加します。

a. [Add] をクリックします。

b. [File path] で [Browse] ボタンをクリックして fsbl_a53.elf ファイルを選択します。

c. [Partition type] を [bootloader]、 [Destination CPU] を [a53x64] に設定します。

d. [Authentication] を [rsa] に設定します。

e. [Encryption] を [aes] に設定します。

f. [OK] をクリックします。


図 5-39: 暗号化の有効化





13. ブートイメージに PMW ファームウェアバイナリを追加します。


b. [File path] で [Browse] ボタンをクリックして pmu_fw.elf ファイルを選択します。

c. [Partition type] を [datafile] に設定します。

d. [Destination CPU] を [PMU] に設定します。

e. [Authentication] を [rsa] に設定します。

f. [Encryption] を [aes] に設定します。

g. [OK] をクリックします。


図 5-40: FSBL バイナリの追加





14. ブートイメージに PL ビットストリームを追加します。


b. [File path] で [Browse] ボタンをクリックして edt_zcu102_wrapper.bit ファイルを選択します。


d. [Destination Device] を [PL] に設定します。





図 5-41: PMU ファームウェアバイナリの追加





15. ブートイメージに Arm トラステッドファームウェア (ATF) バイナリを追加します。


b. [File path] で [Browse] ボタンをクリックして bl31.elf ファイルを選択します。


d. [Destination CPU] を [A53 0] に設定します。


f. [Encryption] を [none] に設定します。

g. [Exception Level] を [EL3] に設定し、 [Enable Trust Zone] をオンにします。

h. [OK] をクリックします。


図 5-42: PL ビットストリームの追加





16. ブートイメージに R5 ソフトウェアバイナリを追加します。


b. [File path] で [Browse] ボタンをクリックして tmr_psled_r5.elf ファイルを選択します。


d. [Destination CPU] を [R5 0] に設定します。





図 5-43: Arm トラステッドファームウェアの追加





17. ブートイメージに U-Boot ソフトウェアバイナリを追加します。


b. [File path] で [Browse] ボタンをクリックして u-boot.elf ファイルを選択します。





g. [Exception Level] を [EL2] に設定します。



図 5-44: R5 アプリケーションバイナリの追加





18. ブートイメージに Linux イメージを追加します。


b. [File path] で [Browse] ボタンをクリックして image.ub ファイルを選択します。





g. [Load] に 0x2000000 を入力します。



図 5-45: U-Boot ソフトウェアの追加





19. [Create Image] をクリックします。

20. design_bh_bkey_keyrolling.bif は次のようになります。


図 5-46: Linux ブートイメージの追加


図 5-47: 終的なブートイメージの作成





the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[aeskeyfile]fsbl_a53.nky[keysrc_encryption]efuse_red_key[fsbl_config]a53_x64, bh_auth_enable, opt_key[bootloader, encryption = aes, authentication = rsa]fsbl_a53.elf[encryption = aes, authentication = rsa, destination_cpu = pmu]pmu_fw.elf[encryption = aes, authentication = rsa, destination_device = pl]edt_zcu102_wrapper.bit[authentication = rsa, destination_cpu = a53-0, exception_level = el-3]bl31.elf[encryption = aes, authentication = rsa, destination_cpu = r5-0]tmr_psled_r5.elf[authentication = rsa, destination_cpu = a53-0, exception_level = el-2]u-boot.elf[authentication = rsa, load = 0x2000000, destination_cpu = a53-0]image.ub

}

21. この BIF ファイルにはまだ足りないセキュリティ機能があります。これらの機能は Create Boot Image ウィザー

ドでサポートされていません。足りない機能は、パーティションごとの .nky ファイル、キーローリング、およ

びブラックキーの格納です。

22. BIF ファイルが次のようになるように、 keysrc_encryption を変更し、項目を追加します。

the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[aeskeyfile]fsbl_a53.nky[keysrc_encryption]bh_blk_key

[bh_key_iv]black_iv.txt[bh_keyfile]black_key.txt[puf_file]helperdata.txt

[fsbl_config]a53_x64, bh_auth_enable, opt_key, puf4kmode, shutter=0x0100005E, pufhd_bh[bootloader, encryption = aes, authentication = rsa]fsbl_a53.elf[encryption = aes, authentication = rsa, destination_cpu = pmu]pmu_fw.elf[encryption = aes, authentication = rsa, destination_device = pl]edt_zcu102_wrapper.bit[authentication = rsa, destination_cpu = a53-0, exception_level = el-3]bl31.elf[encryption = aes, authentication = rsa, destination_cpu = r5-0]tmr_psled_r5.elf[authentication = rsa, destination_cpu = a53-0, exception_level = el-2]u-boot.elf[authentication = rsa, load = 0x2000000, destination_cpu = a53-0]image.ub

}

23. BIF ファイルを次のようになるように変更し、暗号化された各パーティションに固有の AES キーファイルを指

定します。

the_ROM_image:{[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]bh_blk_key[bh_key_iv]black_iv.txt[bh_keyfile]black_key.txt[puf_file]helperdata.txt[fsbl_config]a53_x64, bh_auth_enable, opt_key, puf4kmode, shutter=0x0100005E, pufhd_bh[bootloader, encryption = aes, aeskeyfile = fsbl_a53.nky, authentication = rsa]fsbl_a53.elf[encryption = aes, aeskeyfile = pmu_fw.nky, authentication = rsa, destination_cpu = pmu]pmu_fw.elf[encryption = aes, aeskeyfile = edt_zcu102_wrapper.nky, authentication = rsa, destination_device = pl]edt_zcu102_wrapper.bit





[authentication = rsa, destination_cpu = a53-0, exception_level = el-3]bl31.elf[encryption = aes, aeskeyfile = tmr_psled_r5.nky, authentication = rsa, destination_cpu = r5-0]tmr_psled_r5.elf[authentication = rsa, destination_cpu = a53-0, exception_level = el-2]u-boot.elf[authentication = rsa, load = 0x2000000, destination_cpu = a53-0]image.ub}

24. 暗号化された各パーティションに blocks 属性を追加し、キーローリング有効にします。 BIF ファイルは次のよ

うになります。

the_ROM_image:{[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]bh_blk_key[bh_key_iv]black_iv.txt[bh_keyfile]black_key.txt[puf_file]helperdata.txt[fsbl_config]a53_x64, bh_auth_enable, opt_key, puf4kmode, shutter=0x0100005e, pufhd_bh[bootloader, encryption = aes, aeskeyfile = fsbl_a53.nky, authentication = rsa, blocks = 1728(*)]fsbl_a53.elf[encryption = aes, aeskeyfile = pmu_fw.nky, authentication = rsa, destination_cpu = pmu, blocks = 1728(*)]pmu_fw.elf[encryption = aes, aeskeyfile = edt_zcu102_wrapper.nky, authentication = rsa, destination_device = pl, blocks = 1728(*)]edt_zcu102_wrapper.bit[authentication = rsa, destination_cpu = a53-0, exception_level = el-3]bl31.elf[encryption = aes, aeskeyfile = tmr_psled_r5.nky, authentication = rsa, destination_cpu = r5-0, blocks = 1728(*)]tmr_psled_r5.elf[authentication = rsa, destination_cpu = a53-0, exception_level = el-2]u-boot.elf[authentication = rsa, load = 0x2000000, destination_cpu = a53-0]image.ub}

25. 次のコマンドを実行して、ブートイメージを生成します。 -encryption_dump オプションが追加されていることに

注意してください。このオプションにより、ログファイル aes_log.txt が作成されます。このログファイルには、

使用されたすべての暗号化操作の詳細が記述されます。このファイルを参照して、ブートイメージのどのセク

ションにどのキーおよび IV が使用されているかを確認できます。

bootgen -p zcu9eg -arch zynqmp -image design_bh_bkey_keyrolling.bif -w -o BOOT.bin -encryption_dump

セキュアブートイメージを使用したシステムのブート

このセクションでは、前のセクションで作成した BOOT.bin ブートイメージを使用して ZCU102 でセキュアブート

を実行する方法を示します。

1. c:\edt\secure_boot_sd\bootgen_files から BOOT.bin イメージおよび ps_pl_linux_app.elf を SD カードにコピーします。

2. SD カードを ZCU102 に挿入します。

3. ZCU102 の SW6 を SD ブートモードに設定します (1 をオン、 2、 3、 4 をオフ)。





4. シリアルターミナルを ZCU102 に接続します (115200、 8 データビット、 1 停止ビット、パリティなし )。

5. ZCU102 に電源を投入します。

6. ターミナルに U-Boot の ZynqMP> プロンプトが表示されたら、「bootm 0x2000000」と入力します。

7. 次の資格情報を使用して、 Linux にログインします。

ログイン: root

パスワード : root




図 5-49: U-Boot プロンプト


図 5-50: Linux ログイン





「サンプルデザイン 1: GPIO、タイマー、および割り込みの使用」の手順に従って Linux アプリケーションを実行し

ます。

Linux アプリケーションの実行

次の手順に従って Linux アプリケーションを実行します。

1. アプリケーションを SD カードのマウントポイントから /tmp にコピーします。

# cp /run/media/mmcblk0p1/ps_pl_linux_app.elf /tmp

注記: この場所に SD カードの内容が見つからない場合は、 SD カードを手動で挿入してください。

# mount /dev/mmcblk0p1 /media/

2. アプリケーションを /tmp にコピーします。

# cp /media/ps_pl_linux_app.elf /tmp

3. アプリケーションを実行します。

# /tmp/ps_pl_linux_app.elf

フィールドで展開されているシステム用のサンプル BIF

次に、フィールドで展開されているシステム用の BIF ファイル例を示します。この BIF ファイルをボード上で機能

させるには、 RSA_EN、 PPK0 ダイジェスト、ブラック AES キー、および PUF ヘルパーを eFUSE にプログラムする

必要があります。これらの eFUSE をプログラムすると、デバイスまたはボードのテストおよびデバッグでの使用が

制限されるので、参照用にのみ含めています。チュートリアルの一部ではありません。

終的な generation.bif ファイルを次のように変更します。

1. PUF ブートヘッダーモードから PUF eFUSE モードに変更します。

a. keysrc_encryption 属性を efuse_blk_key に変更します。

b. bh_keyfile および puf_file 行を削除します。

c. fsbl_config 行から puf4kmode および pufhd_bh 属性を削除します。

2. ブートヘッダー認証から eFUSE 認証に変更します。

a. fsbl_config 行から bh_auth_enable 属性を削除します。

the_ROM_image:{

[pskfile]psk0.pem[sskfile]ssk0.pem[auth_params]spk_id = 0; ppk_select = 0[keysrc_encryption]efuse_blk_key[bh_key_iv]black_iv.txt[fsbl_config]a53_x64, opt_key, shutter=0x0100005E[aeskeyfile]fsbl_a53.nky[bootloader, authentication = rsa, encryption = aes, blocks = 1728(*)]fsbl_a53.elf[aeskeyfile]pmu_fw.nky[destination_cpu = pmu, authentication = rsa, encryption = aes, blocks = 1728(*)]pmu_fw.elf[aeskeyfile]edt_zcu102_wrapper.nky[destination_device = pl, authentication = rsa, encryption = aes, blocks = 1728(*)]edt_zcu102_wrapper.bit[destination_cpu = a53-0, exception_level = el-3, trustzone, authentication = rsa]bl31.elf[aeskeyfile]tmr_psled_r5.nky[destination_cpu = r5-0, authentication = rsa, encryption = aes, blocks = 1728(*)]tmr_psled_r5.elf[destination_cpu = a53-0, exception_level = el-2, authentication = rsa]u-boot.elf[load = 0x2000000, destination_cpu = a53-0, authentication = rsa]image.ub

}




第 6 章

システムデザイン例この章では、使用可能なツールとサポートされているソフトウェアブロックを使用して、 Zynq® UltraScale+™ デバ

イスをベースにしたシステムを構築する方法を説明します。また、第 3 章で設定したソフトウェアブロックを使用

して Zynq UltraScale+ システムを作成する方法も示します。ドメイン特定のデザインについては説明しませんが、

Zynq UltraScale+ デバイスで利用可能な下位のソフトウェアを使用するさまざまな方法を重点的に示します。

サンプルデザイン 1: GPIO、タイマー、および割り込みの使用

Zynq ZCU102 UltraScale+ 評価ボードには、ユーザー設定可能なスイッチおよび LED がいくつかあります。このサン

プルデザインでは、ベアメタルおよび Linux アプリケーションを使用して、これらの LED をトグルします。詳細は

次のとおりです。

• Linux アプリケーションは、 PS DIP スイッチを使用してトグルする PL LED セットと、 PL DIP スイッチ (SW17) を使用してトグルする PL LED セットを設定します。

• Linux APU A-53 コア 0 でこの Linux アプリケーションを実行し、 RPU R5 コア 0 で別のベアメタルアプリケー

ションを実行します。

• R5 コア 0 のアプリケーションは、プログラマブルロジックの AXI Timer IP を使用して PS LED (DS50) をトグル

します。このアプリケーションは、タイマーカウンターのカウントが終了するたびに LED 状態をトグルするよ

うに設定されており、 PL 内のタイマーは、ユーザー設定可能な期間が経過した後に定期的にリセットするよう

に設定されています。システムは、 APU Linux アプリケーションと RPU ベアメタルアプリケーションが同時に

実行されるように設定されています。

ハードウェアの設定

このデザインの初の手順として、 PS セクションと PL セクションを設定します。これは Vivado IP インテグレー

ターで実行できます。まず Vivado IP カタログから必要な IP を追加し、 PS サブシステムのブロックにコンポーネン

トを接続します。

1. Vivado Design Suite が既に開いている場合は、図 2-2 に示すブロック図から開始して手順 4 に進みます。

2. 作成した Vivado プロジェクトを開きます。

C:/edt/edt_zcu102/edt_zcu102.xpr




第 6 章: システムデザイン例

3. Flow Navigator の [IP Integrator] で、 [Open Block Design] をクリックして [edt_zcu102.bd] をクリックします。

4. ブロック図を右クリックし、 [Add IP] をクリックして IP カタログから IP を追加します。

IP の追加および設定

1. IP カタログで [AXI Timer] を選択します。

次の図に示すように、 [IP Details] に情報が表示されます。

2. [AXI Timer] をダブルクリックしてデザインに追加します。


図 6-1: ブロックデザインを開く


図 6-2: [IP Details] の情報





3. [AXI Timer] を再度ダブルクリックして、次の図のように IP を設定します。


5. ブロック図を右クリックし、 [Add IP] をクリックします。

6. AXI GPIO を検索し、 [AXI GPIO] をダブルクリックしてブロック図に追加します。

7. 手順 5 および手順 6 を繰り返して、 AXI GPIO IP の別のインスタンスを追加します。

8. axi_gpio_0 をダブルクリックし、GPIO の [Board Interface] ドロップダウンリストから [push button 5bits] を選択し

ます。


図 6-3: AXI Timer の [Re-customize IP] ダイアログボックス





9. [OK] をクリックして、プッシュボタンの AXI_GPIO 設定を確定します。

10. [axi_gpio_1] をダブルクリックします。

11. 次の図に示すように、 GPIO の [Board Interface] ドロップダウンリストから [led 8bits] を選択します。

12. [OK] をクリックして、 LED の AXI_GPIO 設定を確定します。


図 6-4: AXI GPIO の [Re-customize IP] ダイアログボックス


図 6-5: led_8bits の GPIO の設定





IP ブロックを接続して完全なシステムを作成

ボードのプリセットを使用して初期接続を実行します。これには、次の手順に従います。

1. [Zynq UltraScale+ IP] ブロックをダブルクリックし、図 6-6 に示すように PL-PS の割り込みを設定します。デ

フォルトで選択されている場合は、次の手順に進みます。

2. [PS-PL Configuration] で、 [PS-PL Interfaces] → [Master Interface] を展開表示します。


図 6-6: PL-PS 割り込みの設定





3. 図 6-7 に示すように、 [AXI HPM0 LPD] を展開して [AXI HPM0 LPD Data Width] ドロップダウンリストから 128 ビットを選択します。

4. [OK] をクリックして設定を完了し、ブロック図に戻ります。

5. [Diagram] ウィンドウで、 [axi_timer_0] の割り込みポートを [pl_ps_irq [0:0]] に接続します。

6. [Run Connection Automation] をクリックします。 [Run Block Automation] はクリックしないでください。

7. [Run Connection Automation] ダイアログボックスで、 [All Automation] をオンにします。


9. [Address Editor] ウィンドウで、次の図に示すように該当する IP に同じアドレスマップが割り当てられているこ

とを確認します。割り当てられていない場合は、オフセットアドレスを次の図に示す内容と一致するように設

定します。

.

10. 次のセクションで説明するようにデザインを検証し、デザインの出力ファイルを生成します。


図 6-7: AXI HPM0 LPD のデータ幅の設定


図 6-8: [Run Connection Automation] リンク


図 6-9: PL IP のアドレスマップ





デザインを検証して出力ファイルを生成する

1. [Diagram] ウィンドウに戻り、ブロックデザインを保存します (Ctrl + S キーを押す)。

2. [Diagram] ウィンドウの空白部分を右クリックして、 [Validate Design] をクリックします。

または、 F6 キーを押します。

検証が成功し、デザインにエラーや重大な警告がないことを示すメッセージダイアログボックスが表示され

ます。

3. [OK] をクリックしてメッセージを閉じます。

4. [Block Design] 環境の [Sources] ウィンドウをクリックします。

5. [Hierarchy] タブをクリックします。

6. [Block Design] の [Sources] ウィンドウで、 [Design Sources] の [edt_zcu102_wrapper] を展開します。

7. 「edt_zcu102_i - edt_zcu102 (edt_zcu102.bd)」という名前の上位ブロック図を右クリックし、

[Generate Output Products] をクリックします。

図 6-10 に示す [Generate Output Products] ダイアログボックスが表示されます。

注記: Linux ホストマシンで Vivado Design Suite を実行している場合は、 [Run Settings] の下に追加オプションが表

示されることがあります。その場合は、デフォルト設定で続行します。

8. [Generate] をクリックします。

9. [Generate Output Products] の処理が完了したら、 [OK] をクリックします。


図 6-10: [Generate Output Products] ダイアログボックス





10. [Block Design] の [Sources] ウィンドウで、 [IP Sources] タブをクリックします。次の図に示すように、生成した出

力ファイルが表示されます。

デザインの合成、インプリメンテーションの実行、およびビットストリームの生成

1. デザインを合成します。 Flow Navigator で [Synthesis] → [Run Synthesis] をクリックします。


図 6-11: [IP Sources] の下に生成された出力





2. 合成の開始前にプロジェクトを保存するようメッセージが表示された場合は、 [Save] をクリックします。

合成の実行中、ウィンドウの右上にステータスバーが表示されます。このステータスバーは、デザインプロセ

スをとおして、さまざまな理由により表示されます。ステータスバーは、プロセスがバックグランドで実行さ

れていることを示します。

合成が完了すると、 [Synthesis Completed] ダイアログボックスが開きます。

3. [Run Implementation] をクリックして [OK] をクリックします。

この場合も、プロセスがバックグラウンドで実行されていることが、ステータスバーによって示されます。イ

ンプリメンテーションが完了すると、 [Implementation Completed] ダイアログボックスが開きます。

4. [Generate Bitstream] をクリックして [OK] をクリックします。

ビットストリームの生成が完了すると、 [Bitstream Generation Completed] ダイアログボックスが開きます。

5. [Cancel] をクリックしてウィンドウを閉じます。

6. ビットストリームの生成が完了したら、ハードウェアを Vitis IDE にエクスポートします。

ハードウェアのエクスポート

1. [File] → [Export] → [Export Hardware] をクリックします。

[Export Hardware] ダイアログボックスが開きます。 [Include bitstream] がオンになっていること (デザインで、 PL デザインとビットストリームが生成されている場合のみ)、および [Export to] がローカルパスに設定されている

ことを確認します。


3. Vitis IDE でハードウェアをアップデートするには、 edt_zcu102_wrapper プラットフォームプロジェクトを選択し

ます。右クリックして [Update the Hardware] をクリックし、 Vivado からエクスポートしたハードウェアのパスを

入力します。


図 6-12: Run Synthesis


図 6-13: ステータスバー





ソフトウェアの設定

このユースケースには、 R5 コアで実行するベアメタルアプリケーションと、 APU Linux ターゲットで実行する Linux アプリケーションがあります。ほとんどのソフトウェアブロックは、第 3 章で説明したものと同様です。こ

のサンプルデザインのソフトウェアには、 PL ロジックに追加されたコンポーネント用の追加ドライバーが必要で

す。そのため、このデザイン用に生成されたハードウェアファイルを使用して Vitis IDE で新しいベアメタル BSP を作成する必要があります。また、 Linux では、新しいハードウェアデザインファイル (HDF) に合わせて Linux BSP を再設定する必要があります。ソフトウェアを設定する前に、アプリケーションデザインの構成を確認してくださ

い。システムには RPU で実行するベアメタルアプリケーションがあり、これは PS LED をユーザーが設定した期間

トグルすることで開始します。 LED は、 PL ブロックで動作している PL AXI Timer に合わせてトグルするように設定

されています。ベアメタルアプリケーションは、 AXI Timer を生成モードに設定し、タイマーカウントが満了にな

るたびに割り込みを生成します。このアプリケーションは、タイマー割り込みを処理した後、 PS LED の状態を切り

替えるように設計されています。アプリケーションは無限の while ループで実行され、ユーザーが設定した期間 LED をトグルした後に RPU を WFI モードに設定します。 LED のこのトグルシーケンスは、外部割り込みを使用して RPU を WFI モードから遷移させることで繰り返すことができます。このため、 UART 割り込みも同じアプリケー

ションで設定および有効化されます。ベアメタルアプリケーションが RPU 上で実行される一方で、 Linux ターゲッ

トも別の Linux アプリケーションを実行します。 Linux アプリケーションは、 PS または PL スイッチからのユーザー

入力を使用して PL LED をトグルします。この Linux アプリケーションは無限の while ループでも実行し、 PL LED をトグルするためのユーザー入力を待ちます。次の一連の手順では、このデザイン用にシステムソフトウェアを設定

し、ユーザーアプリケーションを構築する方法を示します。

PetaLinux を使用した Linux のコンフィギュレーションおよびビルド

まず、 PetaLinux を使用して Linux イメージを作成します。 Linux イメージは、このデザインのハードウェア設定に合

わせて作成する必要があります。また、 SD ブート用のイメージを作成するために PetaLinux を設定する必要があり

ます。

第 3 章の「サンプルプロジェクト : PetaLinux を使用した Linux イメージの作成」を参照し、手順 2 から手順 13 を繰

り返してデバイスツリーを更新し、 PetaLinux を使用して Linux イメージを構築します。または、このチュートリア

ルで共有している Linux イメージファイルを使用することもできます。このセクションのイメージは、

<design_files>/design にあります。

手順 15 に従ってイメージを検証します。次のステップでは、 Arm Cortex-R5 ベースの RPU をターゲットとしたベア

メタルアプリケーションを作成します。

このサンプルデザインでは、このチュートリアルでリリースされたデザインファイル (ZIP) に含まれるアプリケー

ションソースファイルをインポートする必要があります。これらのデザインファイルの場所は、付録 B の「この

チュートリアルのデザインファイル」を参照してください。





ベアメタルアプリケーションプロジェクトの作成

1. Vitis IDE で [File] → [New] → [Application Project] をクリックします。




New Project ウィザードが閉じ、 Vitis IDE によって tmr_psled_r5 アプリケーションプロジェクトが [Project Explorer] の下に作成されます。

4. [Project Explorer] ビューで [tmr_psled_r5] プロジェクトを展開します。




8. [Browse] をクリックし、前に保存したデザインファイル design-files/design1 フォルダーに移動します (付録 B の「その他のリソースおよび法的通知」を参照)。


10. timer_psled_r5.c ファイルを選択して追加します。


Vitis IDE は自動的にアプリケーションを構築し、コンソールウィンドウにステータスを表示します。

リンカースクリプトの変更

1. [Project Explorer] ビューで [tmr_psled_r5] プロジェクトを展開します。

2. [src] を展開表示して [lscript.ld] をダブルクリックし、プロジェクトのリンカースクリプトを開きます。

3. リンカースクリプトの [Available Memory Regions] で、 psu_r5_ddr_0_MEM_0 のベースアドレスとサイズを次の

ように変更します。

[Base Address]: 0x70000000

[Size]: 0x10000000

表 6-1: タイマーベースの RPU アプリケーションプロジェクト作成時の設定


Application Project Project name tmr_psled_r5




ドメイン psu_cortexr5_0

Language C

CPU psu_cortexr5_0

OS Standalone

Templates Available Templates Empty Application





リンカースクリプトの変更を次の図に示します。この図は表示のみです。実際のメモリ領域は、隔離設定が使

用されている場合は異なることがあります。

このリンカースクリプトの変更により、RPU ベアメタルアプリケーションは DDR の 0x70000000 のベースアド

レスより上位にあり、 256 MB 以下のサイズとなります。


5. tmr_psled_r5 プロジェクトを右クリックし、 [Build Project] をクリックします。

6. アプリケーションがコンパイルされ、リンクが正常に確立され、 tmr_psled_r5.elf ファイルが [tmr_psled_r5] → [Debug] フォルダーに生成されていることを確認します。

7. BSP が UART_1 用に設定されていることを確認します。詳細は、第 3 章の「ボードサポートパッケージの変

更」を参照してください。

Linux アプリケーションの Linux ドメインの作成

Linux アプリケーションの Linux ドメインを作成するには、次の手順に従います。

1. Vitis IDE の [Explore] ビューで、 edt_zcu102_wrapper プラットフォームプロジェクトを展開します。

2. platform.spr をダブルクリックしてハードウェアを開きます。プラットフォームが [Explorer] ビューに開き

ます。


図 6-14: リンカースクリプトの変更





3. ビュー右上の + ボタンをクリックしてドメインを追加します。

4. 新規ドメインウィンドウに次の情報を入力します。

5. [Use pre-built software components] をクリックし、次を実行します。

a. ブートディレクトリを作成して、 Vitis ツールおよび PetaLinux ツールで生成されたブートコンポーネント (Vitis IDE で作成された FSBL および PMU ファームウェアおよび PetaLinux で作成された ATF、 u_boot.elf、および image.ub) をコピーします。

b. design1 フォルダーにデザインファイルと共に配布されている bif ファイルをコピーし、 bif ファイルパスを

入力します。


図 6-15: Linux ドメインの追加

表 6-2: 新規 Linux ドメインを作成するための情報

システムプロパティ設定または使用するコマンド

Name Linux Domain

Display Name Linux_application_domain

OS Linux

Processor psu_cortexa53_0

Supported Run times C/C++





6. [OK] をクリックして、終了します。

次の図に示すように、 Linux ドメインのプロパティはウィンドウで確認できます。

7. [Image] に image.ub ファイルパスを追加します。

Linux ドメインが準備できたので、 Linux アプリケーションを作成できます。


図 6-16: Linux アプリケーションドメインの作成


図 6-17: Linux ドメインのプロパティ





Linux アプリケーションプロジェクトの作成

1. Vitis IDE で [File] → [New] → [Application Project] をクリックします。



s


New Project ウィザードが閉じ、 Vitis IDE によって ps_pl_linux_app アプリケーションプロジェクトが [Project Explorer] の下に作成されます。

4. [Project Explorer] ビューで [ps_pl_linux_app] プロジェクトを展開します。




8. [Browse] をクリックし、前に保存したデザインファイル design-files/design1 フォルダーに移動します (付録 B の「このチュートリアルのデザインファイル」を参照)。


10. ps_pl_linux_app.c ファイルを選択して追加します。

注記: pthread ライブラリへの参照がないため、アプリケーションのビルドでエラーが発生することがあります。

次のセクションに、 pthread ライブラリを追加する方法を示します。

表 6-3: 新しい Linux アプリケーションプロジェクト作成時の設定


Application Project Project name ps_pl_linux_app




ドメイン Linux_application_domain

言語 C

CPU cortex-a53

OS Linux

Templates Available Templates Linux Empty Application





ビルド設定の変更

このアプリケーションでは、 pthread ライブラリから Pthread を使用します。 Pthread ライブラリを次のように追加し

ます。

1. [ps_pl_linux_app] を右クリックして、 [C/C++ Build] → [Settings] をクリックします。

2. 次の図を参照して pthread ライブラリを追加します。

3. 両方のウィンドウで [OK] をクリックします。

アプリケーションを構築するには、アプリケーションを右クリックして [Build project] をクリックします。


図 6-18: C/C++ ビルド設定


図 6-19: pthread ライブラリの追加





ブートイメージの作成

各イメージの準備が完了したので、ブートイメージを作成して Zynq UltraScale+ にこれらのコンポーネントをすべて

ロードします。この操作は、 Vitis IDE の Create Boot Image ウィザードを使用して、次の手順に従って実行できます。

この例では、 C:\edt\design1 にブートイメージ BOOT.bin が作成されます。

1. Vitis IDE を開いていない場合は、起動します。

2. 第 2 章で作成したプロジェクトに基づいてワークスペースパスを設定します。次に例を示します。

C:\edt

3. [Xilinx] → [Create Boot Image] をクリックします。

4. Create Boot Image ウィザードで図 6-20 に示すように設定します。

5. 次の図に示すように、パーティションを追加します。

注記: パーティションを追加する手順の詳細は、「SD ブートのブートシーケンス」を参照してください。X-Ref Target - Figure 6-20

図 6-20: SD ブートモードの Create Boot Image ウィザード





注記: このブートイメージには PL ビットストリーム edt_zcu102_wrapper.bit ([Partition Type] は [Datafile]、[Destination Device] は [PL] に設定) が必要です。ブートイメージの作成時に、ブートローダーの直後にビットス

トリームーティションを追加する必要があります。また、このブートイメージには、 R5 アプリケーションの tmr_psled_r5.elf がパーティションとして追加されます。

6. すべてのパーティションを追加したら、 [Create Image] をクリックします。

重要: ATF のパーティションでは [Exception Level] を [EL3] に設定して [Enable Trust Zone] をオンにし、U-Boot のパー

ティションでは [Exception Level] を [EL2] に設定します。これらの設定は、その他のパーティションでは無視できま

す。

ZCU102 ボードでのイメージの実行

SD カードの準備

SD カードにイメージと実行ファイルをコピーし、ボードの SD カードスロットにその SD カードを挿入します。

1. BOOT.BIN ファイルと image.ub ファイルを SD カードにコピーします。

注記: BOOT.BIN は C:\edt\design1 にあります。

2. Linux アプリケーションの ps_pl_linux_app.elf を同じ SD カードにコピーします。このアプリケーション

は次のディレクトリにあります。

c:\edt\ps_pl_linux_app\Debug

ターゲットのセットアップ


2. ボードの USB-UART をホストマシンに接続します。

3. Micro USB ケーブルの一端を ZCU102 ボードの Micro USB ポート J83 に接続し、もう一端をホストマシンの空き

の USB ポートに接続します。










図 5-8 に示すように、システムの COM ポートとボーレートを設定します。


ZCU102 ボードには、 4 つの USB UART インターフェイスがあります。





ターゲットへの電源投入とアプリケーションの実行


UART-0 用のターミナル画面に初期ブートシーケンスメッセージが表示されます。

UART-1 用に設定されたターミナル画面にもメッセージが表示されます。これは、 RPU で実行されている UART-1 インターフェイスを使用するように設定された R-5 ベアメタルアプリケーションからのメッセージで


2. アプリケーションが実行されます。 PS LED がアプリケーションによりトグルされ、アプリケーションターミナ

ルの指示に従っていることが示されます。X-Ref Target - Figure 6-22

図 6-22: R5-0 ベアメタルアプリケーション





Linux アプリケーションの実行

Linux が ZCU102 システム上で起動したら、ログインに root、パスワードに root を使用して Linux ターゲットにログ

インします。これで、 Linux ターゲットはアプリケーションの実行を開始できます。

次の手順に従って Linux アプリケーションを実行します。

1. アプリケーションを SD カードのマウントポイントから /tmp にコピーします。

# cp /run/media/mmcblk0p1/ps_pl_linux_app.elf /tmp

注記: この場所に SD カードの内容が見つからない場合は、 SD カードを手動で挿入してください。 # mount /dev/mmcblk0p1 /media/

アプリケーションを /tmp にコピーします。

# cp /media/ps_pl_linux_app.elf /tmp

2. アプリケーションを実行します。

# /tmp/ps_pl_linux_app.elfX-Ref Target - Figure 6-23

図 6-23: Linux ターミナル





サンプルデザイン 2: グラフィックおよびディスプレイポートベースのサブシステムのセットアップ例

このサンプルデザインは、主に Zynq UltraScale+ MPSoC デバイスのグラフィックスプロセッシングユニット (GPU) とディスプレイポート (DP) をベースにしています。この例では、 Zynq UltraScale+ MPSoC デバイスの GPU と DP をベースとしたデザインを実行するために必要な設定、パッケージ、およびツールフローを示します。このサンプルデザインは、次のセクションで構成されます。

1. ハードウェアを設定。

2. 次に示す必要なパッケージを含むように PetaLinux RootFS を設定。

a. GPU 関連のパッケージ

b. X Window System と依存性情報

3. PetaLinux を使用してブートイメージと Linux イメージをビルド。

4. Mali GPU をターゲットとしたグラフィックス OpenGL ES アプリケーションをビルド。このアプリケーション

は、 X Window System をベースにしています。

5. ZCU102 ボードに Linux をロードし、ターゲット上でグラフィックスアプリケーションを実行して、ディスプレ

イポートにその結果を表示。

ハードウェアの設定

このセクションでは、ディスプレイポートの GT レーンに Dual Lower を設定するようにプロセッシングシステムを

設定します。このセクションのハードウェア設定は、「サンプルデザイン 1: GPIO、タイマー、および割り込みの使

用」で作成した同じ Vivado プロジェクトに基づいています。

Vivado IP インテグレーターでのハードウェアの設定

1. edt_zcu102 プロジェクトとブロックデザインが Vivado で開いていることを確認します。

2. [Diagram] ウィンドウで、 ZYNQ UltraScale+ Processing System ブロックをダブルクリックし、 [Re-customize IP] ダイアログボックスを開きます。

3. [Re-customize IP] ダイアログボックスで、 [I/O Configuration] → [High Speed] をクリックします。

4. PCIe ペリフェラルの接続をオフにします。

5. 次の図に示すように、 [Display Port] を展開表示して、 [Lane Selection] を [Dual Lower] に設定します。





注記: このチュートリアルのサンプルデザインで解像度 UHD@30 がサポートされるように、ディスプレイポー

トのレーンをデュアルレーンに設定しています。この設定により、ディスプレイが対応するモニターに対して UHD@30 と 1080p 60 などの低解像度にロックされます。


注意: [Run Block Automation] リンクをクリックしないでください。リンクをクリックすると、デザインがボードのプ

リセットにリセットされ、このセクションで実行したデザインのアップデートが無効になります。

7. [File] → [Save Block Design] をクリックしてブロックデザインを保存します。または、 Ctrl + S キーを押してブ

ロックデザインを保存することもできます。

8. [Generate Bitstream] をクリックしてデザインを再合成し、ビットストリームを生成します。

9. ビットストリームが正常に生成されたら、 [File] → [Export] → [Export Hardware] をクリックして、ハードウェアデザインをエクスポートします。

10. [Include bistream] をオンにします。


Vivado で .xsa ハードウェアファイルが指定のフォルダーに生成されます。

12. XSA ファイルを Linux ホストマシンにコピーします。

次のセクションでは、ハードウェア設定用に Linux をビルドする手順と、 GPU および X Window System 用の追加ソ

フトウェアパッケージを含める手順を説明します。

PetaLinux を使用した設定の変更と Linux イメージのビルド

新たに変更されたハードウェアに合わせて PetaLinux BSP を再設定します。このセクションでは、「サンプルプロ

ジェクト : PetaLinux を使用した Linux イメージの作成」で作成された PetaLinux プロジェクトを使用します。

1. 次のコマンドを使用して、 PetaLinux ディレクトリに移動します。

$ cd xilinx-zcu102-2019.2


図 6-24: ディスプレイポートのレーンの選択





2. ハードウェアプラットフォーム edt_zcu102_wrapper.xsa を Linux ホストマシンにコピーします。

3. 次のコマンドを実行して BSP を再設定します。

$ petalinux-config --get-hw-description=<path containing edt_zcu102_wrapper.xsa>/

[PetaLinux Configuration] ウィンドウが開きます。

4. 追加の設定を実行せずにウィンドウの内容を保存して閉じます。

PetaLinux がプロジェクトを再設定するのを待ちます。

5. 既存のブートローダーイメージを消去します。これは、新しいハードウェアデザインに合わせてブートロー

ダーを再作成するためです。

$ petalinux-build -c bootloader -x distclean

Mali OpenGL ES アプリケーションのビルド

このセクションでは、 Triangle-based Cubic (三角錐) アプリケーションの構築について説明します。このアプリケー

ションは OpenGL ES で記述されており、 X Window System をベースにしています。詳細およびアプリケーションソースコードは、このチュートリアルに付属の ZIP ファイルの design_files フォルダーにある tricube を参照

してください。「このチュートリアルのデザインファイル」を参照してください。

次の手順に従って、 OpenGL ES アプリケーションを構築します。

1. tricube のアプリケーションソースディレクトリ全体を PetaLinux プロジェクトの recipe-apps ディレクトリに

ある Linux ホストマシンにコピーします。

<PetaLinux-Project>/project-spec/meta-user/recipes-apps/tricube

2. 新しく作成した tricube を次の場所にある user-rootfsconfig に追加します。

<plnx_project>/project-spec/meta-user/conf/user-rootfsconfig

このアプリケーションにより、ファイルは次のようになります。新しいアプリケーションは太字で示していま

す。

CONFIG_gpio-demoCONFIG_peekpokeCONFIG_tricube

3. このアプリケーションをビルドする手順およびライブラリの詳細は、 tricube/tricube.bb のレシピを参照

してください。上記アプリケーションのビルド時に含まれる X Window System (X11) パッケージは、アプリケー

ションによって異なります。 tricube.bb レシピに含まれるライブラリは、アプリケーションで使用された

パッケージに基づきます。

GPU ライブラリとその他のパッケージを RootFS で有効化

このセクションでは、 PetaLinux の rootfs Configuration ウィザードを使用して Mali GPU ライブラリを追加します。

PetaLinux には、 Mali GPU ライブラリと Mali GPU 用のデバイスドライバーが付属しています。デフォルトでは、

Mali ドライバーはカーネルツリーで有効になっていますが、 Mali ユーザーライブラリは (必要に応じて) rootfs で設

定する必要があります。さらに、同じウィザードを使用して X Window System ライブラリを含めます。

1. PetaLinux の rootfs Configuration ウィザードを開きます。

$ petalinux-config -c rootfs





2. 次のようにパッケージに移動して有効にします。

Filesystem Packages ---> libs ---> libmali-xlnx ---> libmali-xlnxFilesystem Packages ---> libs ---> libmali-xlnx ---> libmali-xlnx-dev

これらのパッケージを使用すると、 Zynq UltraScale+ MPSoC デバイスで Mali GPU をターゲットにした OpenGL ES アプリケーションをビルドして実行できます。

3. X11 パッケージグループを追加して、 X ウィンドウに関連するパッケージを追加します。

Petalinux Package Groups > packagegroup-petalinux-x11 >packagegroup-petalinux-x11Petalinux Package Groups > packagegroup-petalinux-x11 > packagegroup-petalinux-x11-dev

4. 前のセクションで作成した OpenGLES アプリケーションを追加します。

User Packages ---> [*]tricube

5. すべてのパッケージを有効にしたら、設定ファイルを保存して rootfs Configuration ウィザードを終了します。

6. 次のコマンドを使用して、 Linux イメージをビルドします。

$ petalinux-build

注記: PetaLinux をビルドできなかった場合は、次のコマンドを使用してもう一度ビルドします。

$ petalinux-build -x mrproper $ petalinux-build

7. Linux イメージファイル images.ub が images/linux ディレクトリに生成されていることを確認します。

8. 次のようなサンプルデザインのブートイメージを生成します。

$ petalinux-package --boot --fsbl images/linux/zynqmp_fsbl.elf --pmufw images/linux/pmufw.elf --atf images/linux/bl31.elf --fpga images/linux/system.bit --u-boot images/linux/u-boot.elf

BOOT.BIN ブートイメージが作成されます。これは、 FSBL ブートローダー、 PL ビットストリーム、 PMU ファーム

ウェア、 ATF、および U-Boot で構成されています。または、「ブートイメージの作成」の手順に従ってこのブートイメージを作成します。

重要: この例では、 PetaLinux 2019.2 のデフォルト設定である X ウィンドウシステムに基づく GPU パッケージを使用

します。 PetaLinux 2019.2 のフレームバッファー fbdev ベースの GPU パッケージを有効にするには、

<PetaLinux_project>/project-spec/meta-user/conf/petalinuxbsp.conf に次の行を追加します。

DISTRO_FEATURES_remove_zynqmp = " x11"

「このチュートリアルのデザインファイル」のサンプル eglfbdev アプリケーション (fdev ベース) を参照してくださ

い。詳細は、ザイリンクスアンサー 68821 を参照してください。

Linux をロードしてターゲットで OpenGL ES アプリケーションを実行し、ディスプレイポートにその結果を表示

SD カードの準備

Linux イメージをビルドし、アプリケーションもビルドしたので、次のイメージを SD カードにコピーして SD カー

ドを ZCU102 ボードに挿入します。

• BOOT.BIN

• image.ub


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=answers;d=68821.html




Linux ターゲットでのアプリケーションの実行

ターゲットをセットアップする

次の手順に従って、ターゲットをセットアップします。


2. Micro USB ケーブルの一端を ZCU102 ボードの Micro USB ポート J83 に接続し、もう一端をホストマシンの空き

の USB ポートに接続します。

JTAG ケーブルが接続されていないことを確認します。ケーブルが接続されていると、システムがハングする可

能性があります。

3. ディスプレイポートモニターを ZCU102 ボードに接続します。DP モニターのディスプレイポートケーブルは、

ZCU102 ボードのディスプレイポートコネクタに接続できます。

注記: これらのイメージは、 UHD@30 Hz および FullHD@60 Hz ディスプレイポートに対応するモニターでテス

トされています。




図 5-8 に示すように、システムの COM ポートとボーレートを設定します。


ZCU102 ボードには、 4 つの USB UART インターフェイスがあります。も小さい番号のインターフェイスに関連付

けられた COM ポートを選択します。ここでは、 UART-0 に対して Interface-0 の COM ポートを選択します。

ターゲットへの電源投入とアプリケーションの実行


2. Linux がロードされたら、ログインおよびパスワードに root を使用してターゲット Linux コンソールにログイ

ンします。

3. 表示パラメーターを設定し、 Xorg を正しい深さで開始します。

# export DISPLAY=:0.0# /usr/bin/Xorg -depth 16&







4. tricube アプリケーションを実行します。

# tricube

ここで、回転するマルチカラーの立方体と回転する三角形がディスプレイポートに表示されます。立方体もマルチ

カラーの三角形で作成されていることがわかります。 X-Ref Target - Figure 6-26

図 6-26: 回転する立方体と三角形





付録 A

セキュアブートでの問題のデバッグここでは、セキュリティエラーのデバッグ方法を説明します。まず、デバイスで PUF 登録が実行されたかどうかを

確認します。続いて、ブートイメージのブートヘッダーの値をチェックします。

PUF 登録が実行されているかどうかの確認

次の手順で、 PUF 登録ソフトウェアがデバイスで実行されたかどうかを確認できます。

1. Vitis IDE で [Xilinx] → [XSCT Console] をクリックします。

2. プロンプトに次のコマンドを入力します。

xsct% connectxsct% targetsxsct% targets -set -filter {name =~ "Cortex-A53 #0"}xsct% rst -processorxsct% mrd -force 0xFFCC1050 (0xFFCC1054)

3. この場所には CHASH および AUX の値が含まれます。値がゼロ以外の場合、 PUF 登録ソフトウェアがデバイス

で実行されています。

ブートイメージの読み出し

Bootgen ユーティリティを使用して、ブートイメージで使用されるヘッダー値とパーティションデータを確認でき

ます。

1. BOOT.bin を含むディレクトリを変更します。

2. XSCT プロンプトで次のコマンドを実行します。

bootgen_utility –bin BOOT.bin –out myfile –arch zynqmp

3. myfile で「BH」を検索します。



付録 B

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザイ

ンアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセス

でき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれか

を実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] → [DocNav] をクリックし

ます。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられてお

り、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。 DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。

DocNav に含まれるデザインハブを使用すると、特定のデザインタスクの資料、トレーニング、情報をすばやく入

手できます。このガイドで説明されるエンベデッド開発および手法には、次のデザインハブが該当します。

• エンベデッドデザインハブ - PetaLinux ツール



https://japan.xilinx.com/support.html

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs;d=dh0016-petalinux-tools-hub.html


付録 B: その他のリソースおよび法的通知

• Vitis エンベデッドソフトウェア開発フローの資料

このチュートリアルのデザインファイル

この資料に関連する ZIP ファイルには、チュートリアルのデザインファイルが含まれます。リファレンスデザインファイルは、ザイリンクスウェブサイトからダウンロードできます。

ZIP ファイルの内容を表示するには、 ZIP ファイルをダウンロードして C:\edt に解凍します。デザインファイルに

は、すべてのセクション用の HDF ファイル、ソースコード、およびビルド済みイメージが含まれています。

ザイリンクスリソース

この資料では、次のザイリンクス Vivado Design Suite および Zynq® UltraScale+™ のガイドが参照されています。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910)

2. 『Vivado Design Suite チュートリアル: エンベデッドプロセッサハードウェアデザイン』 (UG940)

3. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

4. 『UltraFast エンベデッドデザイン設計手法ガイド』 (UG1046: 英語版、日本語版)

5. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085: 英語版、日本語版)

6. 『Zynq UltraScale+ MPSoC ソフトウェア開発者向けガイド』 (UG1137: 英語版、日本語版)

7. 『PetaLinux ツール資料: リファレンスガイド』 (UG1144)

8. 『Zynq UltraScale+ Processing System 製品ガイド』 (PG201: 英語版、日本語版)

9. 『Zynq-7000 SoC のメジャーブート』 (XAPP1309: 英語版、日本語版)

10. 『Zynq-7000 SoC のセキュアブート』 (XAPP1175: 英語版、日本語版)

11. 『Zynq-7000 SoC における暗号化キーの変更』 (XAPP1223: 英語版、日本語版)

12. 『BBRAM および eFUSE のプログラミング』 (XAPP1319: 英語版、日本語版)

13. Vitis エンベデッドソフトウェア開発フローの資料

サポートリソース

14. ザイリンクス Zynq UltraScale+ MPSoC ソリューションセンター

15. ソフトウェアゾーン: https://japan.xilinx.com/products/design-tools/software-zone/sdsoc.html#docsdownload

その他のリソース

16. 『The Effect and Technique of System Coherence in Arm Multicore Technology』、著者: John Goodacre (Senior Program Manager、 Arm Processor Division) (http://www.mpsoc-forum.org/previous/2008/slides/8-6%20Goodacre.pdf)

17. ザイリンクス GitHub ウェブサイト : https://github.com/xilinx

18. Linux カーネルモジュールプログラミングガイド : http://tldp.org/LDP/lkmpg/2.6/html/index.html



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/html_docs/xilinx2019_2/vitis_doc/hly1569525384514.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs;d=dh0015-sdk-hub.html

https://japan.xilinx.com/cgi-bin/docs/ctdoc?cid=c80c16b3-e709-4ff0-9cb2-782a5e9ebcc5;d=ug1209-embedded-design-tutorial.zip

https://japan.xilinx.com/cgi-bin/docs/ctdoc?cid=c80c16b3-e709-4ff0-9cb2-782a5e9ebcc5;d=ug1209-embedded-design-tutorial.zip

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug940-vivado-tutorial-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug973-vivado-release-notes-install-license.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug1046-ultrafast-design-methodology-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?d=j_ug1046-ultrafast-design-methodology-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1137-zynq-ultrascale-mpsoc-swdev.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1137-zynq-ultrascale-mpsoc-swdev.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug1144-petalinux-tools-reference-guide.pdf

https://japan.xilinx.com/html_docs/xilinx2019_2/vitis_doc/hly1569525384514.html

https://japan.xilinx.com/support/answers/64375.html

https://japan.xilinx.com/products/design-tools/software-zone/sdsoc.html#docsdownload

http://www.mpsoc-forum.org/previous/2008/slides/8-6 Goodacre.pdf

https://github.com/xilinx

http://tldp.org/LDP/lkmpg/2.6/html/index.html

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=zynq_ultra_ps_e;v=latest;d=pg201-zynq-ultrascale-plus-processing-system.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=zynq_ultra_ps_e;v=latest;d=j_pg201-zynq-ultrascale-plus-processing-system.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1309-measured-boot.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1309-measured-boot.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1175_zynq_secure_boot.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1175_zynq_secure_boot.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1223-crypto-key-change.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1223-crypto-key-change.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1319-zynq-usp-prog-nvm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1319-zynq-usp-prog-nvm.pdf



トレーニングリソース

ザイリンクスでは、この資料に含まれるコンセプトを説明するさまざまなトレーニングコースおよび QuickTake ビデ

オを提供しています。次のリンクから関連するビデオを参照してください。

1. Vivado Design Suite QuickTake ビデオチュートリアル



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=vivado+videos



お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2017-2019 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含

まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 AMBA、 AMBA Designer、 Arm、

ARM1176JZ-S、 CoreSight、 Cortex、 PrimeCell、 Mali、および MPCore は、 EU およびその他各国の Arm Limited の商標です。すべての

その他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で

入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。



https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos

mailto:[email protected]


zynq ultrascale+ mpsoc - xilinx...zynq ultrascale+ の ps と pl...

Documents