МИНИСТЕРСТВО ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ

ВОЕННЫЙ ИНСТИТУТ РАДИОЭЛЕКТРОНИКИ

Г.Л. КЛОЧКОВ

ЦИФРОВЫЕ УСТРОЙСТВА

И МИКРОПРОЦЕССОРЫ

ВОРОНЕЖ

2005

УДК 681.3.06

Рецензенты: доктор технических наук, профессор Муратов А.В.(Воронежский государ-ственный технический университет), кафедра “Радиотехники” Воронежского государственного технического университета (заведующий кафедрой профессор Макаров Г.В.)

Клочков Г.Л. Цифровые устройства и микропроцессоры: Учебник. – Воронеж:

ВИРЭ, 2005. – 320с., ил. Излагаются основы алгебры логики, принципы построения и функ-

ционирования логических элементов, преобразователей кодов, шифрато-ров, дешифраторов, мультиплексоров, сумматоров, компараторов, тригге-ров, регистров, счетчиков, мультивибраторов, генераторов пилообразного напряжения, цифроаналоговых и аналого-цифровых преобразователей, микросхем памяти и программируемых логических интегральных микро-схем. Детально рассматривается синтез комбинационных логических схем и элементарных цифровых автоматов. Описана структура и система ко-манд микропроцессора К1821ВМ85А и однокристального микроконтрол-лера К1816ВЕ51. Приведены основы синтеза последовательностных циф-ровых устройств на микроконтроллерах.

ОГЛАВЛЕНИЕ

Предисловие . . . . . . . . . . Список принятых сокращений . . . . . . . Введение . . . . . . . . . . . Глава 1. Логические основы цифровой техники

1.1. Понятие об алгебре логики . . . . . . 1.2. Основные операции алгебры логики . . . . . 1.3. Законы алгебры логики . . . . . . 1.4. Логические функции и способы их задания . . .

1.4.1. Логические функции и их суперпозиция . . . 1.4.2. Совершенные нормальные (канонические)

формы логических функций . . . . 1.4.3. Способы задания логических функций . . .

1.5. Переход от структурной формулы к логической схеме . . 1.6. Функционально-полные наборы логических элементов . 1.7. Минимизация логических функций . . . . .

1.7.1. Понятие о минимизации логических функций . . 1.7.2. Метод Квайна . . . . . . . . 1.7.3. Метод Вейча – Карно . . . . . . 1.7.4. Минимизация частично определенных логических

функций . . . . . . . . 1.7.5. Совместная минимизация логических функций . .

Глава 2. Интегральные логические элементы . . . . 2.1. Классификация и основные параметры интегральных

логических элементов . . . . . . . 2.2. Транзисторно - транзисторные логические элементы (ТТЛ) . 2.3. Логические элементы эмиттерно - cвязанной логики ( ЭСЛ ) . 2.4 Логические элементы на КМОП – транзисторах . 2.5. Интегральные инжекционные логические элементы ( И2Л ) 2.6. Логические элементы истокосвязанной логики на полевых

транзисторах с управляющим затвором Шотки ( ПТШЛ ) . Глава 3. Комбинационные цифровые узлы .

3.1. Цифровые узлы, классификация и порядок синтеза . 3.1.1. Понятие о цифровых узлах и их классификация . . 3.1.2. Порядок синтеза цифровых узлов комбинационного

типа . . . . . . . . . 3.1.3. Состязания сигналов. Способы обеспечения функцио-

нальной надежности цифровых узлов . . . . 3.2. Преобразователи кодов . . . . . . .

3.2.1. Двоичные коды и их классификация . . . . 3.2.2. Преобразователи кодов и их синтез . . . .

3.3. Шифраторы и дешифраторы . . . . . . 3.3.1. Шифраторы . . . . . . . . 3.3.2. Дешифраторы . . . . . . . .

3.4. Мультиплексоры . . . . . . . . 3.4.1.Определения и функциональная схема мультиплексора . 3.4.2. Способы наращивания числа информационных входов . 3.4.3. Мультиплексоры как универсальные логические

элементы . . . . . . . . 3.4.4. Демультиплексоры . . . . . . .

3.5. Сумматоры 3.5.1. Общие сведения об арифметических цифровых уздах . 3.5.2. Полусумматоры . . . . . . . 3.5.3.Полные сумматоры . . . . . . .

3.6. Цифровые компараторы . . . . . . . Глава 4. Последовательностные цифровые узлы . . . .

4.1. Основная модель последовательностного цифрового узла . 4.2. Особенности синтеза последовательностных цифровых

узлов . . . . . . . . . 4.3. Триггер как элементарный цифровой автомат . . . 4.4.Потенциальные триггеры на ИЛЭ . . . . .

4.4.1. RS-триггеры . . . . . . . . 4.4.2. JK-триггеры . . . . . . . . 4.4.3. D-триггеры . . . . . . . . 4.4.4. Т-триггеры . . . . . . . . 4.4.5. Триггер Шмитта на ИЛЭ . . . . . .

4.5. Регистры . . . . . . . . . 4.5.1. Назначение и классификация регистров . . . 4.5.2. Регистры хранения . . . . . . . 4.5.3. Регистры сдвига . . . . . . . 4.5.4. Кольцевые регистры . . . . . . 4.5.5.Рекуррентные регистры . . . . . .

4.6. Счетчики . . . . . . . . . 4.6.1. Назначение и классификация счетчиков . . . 4.6.2. Суммирующие счетчики с последовательным

переносом . . . . . . . . 4.6.3. Вычитающие счетчики с последовательным переносом . 4.6.4. Реверсивные счетчики с последовательным переносом . 4.6.5 Способы повышения быстродействия счетчиков . . 4.6.6 Счетчики с произвольным коэффициентом пересчета . 4.6.7 Счетчики с переменным коэффициентом пересчета . 4.6.8. Цифровые делители числа импульсов . . . .

Глава 5. Генераторы импульсов . . . . . . . 5.1. Мультивибраторы . . . . . . . .

5.1.1. Общие сведения о релаксационных генераторах . . 5.1.2 Мультивибраторы на транзисторах . . . . 5.1.3. Мультивибраторы на интегральных логических

элементах . . . . . . . .

5.1.4.Интегральные микросхемы мультивибраторов . . 5.2. Генераторы пилообразного напряжения . . . .

5.2.1. Общие сведения о генераторах пилообразного напряжения . . . . . . . .

5.2.2. Простейшая схема управляемого ГПН . . . . 5.2.3. Способы построения ГПН с повышенной линейностью . 5.2.4. Генератор пилообразного напряжения компенсацион-

ного типа с положительной обратной связью . . 5.2.5. Генератор пилообразного напряжения компенсацион-

ного типа с отрицательной обратной связью . . Глава 6. Цифро-аналоговые и аналого-цифровые преобра-

зователи . . . . . . . . 6.1. Общие сведения о преобразователях аналоговых сигналов

в цифровые и цифровых в аналоговые. . . . . 6.2. Цифроаналоговые преобразователи . . . . .

6.2.1. ЦАП с двоично – взвешенной резистивной матрицей . 6.2.2. ЦАП с резистивной матрицей R2R . . .

6.3. Аналого-цифровые преобразователи . . . . . 6.3.1. АЦП с последовательным единичным приближением . 6.3.2. АЦП с последовательным двоичным приближением . 6.3.3. АЦП параллельного типа . . . . . . 6.3.4. Параллельно-последовательные АЦП . . . .

6.4. Элементная база АЦП и ЦАП . . . . . . 6.4.1. Двунаправленные ключи . . . . . . 6.4.2. Устройства выборки-хранения (УВХ) . . . . 6.4.3. Источники опорного напряжения . . . .

Глава 7. Полупроводниковые запоминающие устройства . . 7.1. Назначение, основные параметры и классификация полупроводниковых запоминающих устройств . . .. .

7.1.1. Параметры полупроводниковых запоминающих устройств . . . . . . . .

7.1.2. Классификация полупроводниковых ЗУ . . . 7.2. Основные структуры полупроводниковых запоминающих

устройств . . . . . . . . . 7.2.1. Структуры адресных ЗУ . . . . . . 7.2.2. Структуры полупроводниковых запоминающих уст-

ройств с последовательным доступом . . . . 7.2.3. Структуры ассоциативных ЗУ . . . . .

7.3. Постоянные запоминающие устройства . . . . 7.3.1. Элементы масочных ПЗУ . . . . . . 7.3.2. Элементы программируемых ПЗУ . . . . 7.3.3. Элементы репрограммируемых ПЗУ . . . . 7.3.4. Флэш-память . . . . . . . .

7.4 Оперативные запоминающие устройства . . . . 7.4.1. Элементы памяти ОЗУ на МОП – структурах . .

7.4.2. Внешняя организация и временные диаграммы статических ОЗУ . . . . . . .

7.5 Динамические запоминающие устройства . . . . 7.5.1. Запоминающие элементы DRAM . . . . 7.5.2. Усилители-регенераторы . . . . . . 7.5.3. Мультиплексирование шины адреса . 7.5.4. Внешняя организация, временные диаграммы и

функциональная схема динамических ОЗУ . . . 7.5.5. Модули памяти ОЗУ большой информационной

емкости . . . . . . . . . Глава 8. Программируемые логические интегральные схемы .

8.1. Основные сведения, классификация и области применения программируемых логических ИС . . . . .

8.2. Программируемые логические матрицы . . . . 8.3.Программируемая матричная логика . . . . . 8.4.Базовые матричные кристаллы . . . . . . 8.5. Программируемые вентильные матрицы . . . . 8.6.Программируемые коммутируемые блоки . . . . 8.7.ПЛИС комбинированной архитектуры и типа

"система на кристалле" . Глава 9. Микропроцессоры

9.1. Понятие о программном управлении преобразованием информации . . . . . . . . .

9.2. Общие сведения о микропроцессорах и микропро- цессорных системах . . . . . . .

9.3. Структура микропроцессора К1821ВМ85А . . . . 9.4. Синхронизация и циклы работы МП . . . . . 9.5. Процессы при выполнении команд . . . . . 9.6. Команды микропроцессора . . . . . . 9.7. Управление с помощью прерывания . . . . . 9.8. Интерфейсные БИС микропроцессорных систем . .

9.8.1. Шинные формирователи . . . . . . 9.8.2. Буферные регистры . . . . . . . 9.8.3. Параллельный периферийный адаптер . . .

9.9. Микроконтроллеры . . . . . . . 9.9.1. Структура микроконтроллера . . . . . 9.9.2. Основы пректирования устройств на

микроконтроллерах . . . . . . . 9.9.3. Кросс-средства для микроконтроллеров . . .

Приложения . . . . . . . . . . Литература. . . . . . . . . . .

СПИСОК ПРИНЯТЫХ СОКРАЩЕНИЙ

А адрес АШ адресная шина АЦП аналого-цифровой преобразователь БВВ (IOB) блок ввода/вывода БИС большая интегральная схема БМК базовый матричный кристалл БЯ базовая ячейка ЗУ ВУ внешнее устройство ДНФ дизъюнктивная нормальная форма ДОЗУ(DRAM) динамическое ОЗУ ЗУ запоминающее устройство ЗЭ запоминающий элемент ИС интегральная схема КЛБ конфигурируемый логический блок КМОП комплементарная МОП – структура КПДП (DMA) контроллер прямого доступа к памяти КЦ командный цикл ЛБ логический блок ЛЗС линия записи – считывания ЛИЗМОП МОП – структура с лавинной инжекцией заряда ЛФ логическая функция ЛЭ логический элемент МК микроконтроллер МНОП структура «металл–нитрид–оксид-полупроводник МОП металл – окисел – полупроводник МПК микропроцессорный комплект МПС микропроцессорная система МЦ машинный цикл МЭТ многоэмиттерный транзистор ОЗУ оперативное ЗУ ОК открытый коллектор ПБЯ периферийная базовая ячейка ПДП (DMA) прямой доступ к памяти ПЗУ (ROM) постоянное ЗУ ПЗУМ масочное ПЗУ ПКП (PIC) программируемый контроллер прерываний ПЛМ (PLA) программируемая логическая матрица ПМЛ (PAL) программируемая матричная логика ППА (PPI) программируемый параллельный адаптер ППВМ (FPGA) программируемая пользователем вентильная

матрица ППЗУ (PROM) программируемое постоянное ЗУ ПСА (PCI) программируемый связной адаптер

РОН регистр общего назначения РПЗУ-УФ (EPROM) репрограммируемое ПЗУ со стиранием данных

ультрафиолетовыми лучами РПЗУ-ЭС (EEPROM) репрограммируемое ПЗУ c электрическим стира-

нием данных СБИС сверхбольшая интегральная схема СДНФ совершенная дизъюнктивная нормальная форма СОЗУ (SRAM) статическое ОЗУ ТС третье состояние ЛЭ ТТЛ транзисторно-транзисторная логика ТТЛШ ТТЛ с диодами Шотки УВВ устройство ввода/вывода УС управляющее слово ЦАП цифроаналоговый преобразователь ЦУ цифровое устройство (узел) ША (AB) шина адреса ШД (DB) шина данных ШУ (CB) шина управления ШФ шинный формирователь ЭСЛ эмиттерно-связанная логика

ПРЕДИСЛОВИЕ

Учебная дисциплина "«Цифровые устройства и микропроцессоры»" является одной из основных в профессиональной подготовке специалистов по направлению "Радиотехника" и специальности "Средства радиоэлек-тронной борьбы". При изучении этой дисциплины закладываются фунда-ментальные инженерные знания о принципах работы, построения, проек-тирования и применения цифровых устройств. Это позволяет будущему специалисту привить навыки и умения технически грамотного анализа и синтеза принципиальных схем цифровых трактов радиоэлектронной аппа-ратуры и ЭВМ, обоснованного выбора структуры и компонентов этих уст-ройств, строящихся на единой элементной базе.

В учебнике рассматриваются основы алгебры логики, принципы по-строения и работы основных типов цифровых элементов и устройств ком-бинационного и последовательностного типов. Для большинства цифро-вых устройств приводятся временные диаграммы их работы.

В книге приводится структура и система команд микропроцессора К1821ВМ85А , структура микропроцессорной системы и однокристально-го микроконтроллера. Приведены примеры синтеза цифровых устройств комбинационного и последовательностного типов на ИЛЭ, а также поря-док их синтеза на микроконтроллерах.

Учебник содержит примеры интегральных микросхем устройств, ис-пользуемых в радиоэлектронных средствах, их условное графическое обо-значение на схемах и характеристики.

Учебник соответствует учебной программе по дисциплине «Цифро-вые устройства и микропроцессоры» по направлению "Радиотехника" (спе-циальность "Средства радиоэлектронной борьбы").

Содержание учебника основано на материале курса лекций, читаемо-го автором на кафедре “Аналоговые и цифровые устройства” ВИРЭ.

Автор выражает признательность доценту Горовому В.Ю. и инжене-ру Котову В.М. за ценные практические советы по содержанию и изложе-нию материала учебника, а также Протопоповой Л.П. и Болоховой Н.Н. за практическую помощь в оформлении материалов при подготовке к изда-нию.

Автор благодарит рецензентов за ряд ценных замечаний, способст-вующих улучшению учебника.

ВВЕДЕНИЕ

Общие сведения о цифровых и импульсных устройствах. История развития.

Импульсной и цифровой техникой называют отрасль радиоэлектрони-

ки, использующую импульсные и цифровые схемы для решения широкого круга практических задач.

Возникновение импульсной техники и ее оформление как одной из об-ластей радиоэлектроники относится к началу ХХ века. В 1918 году русским ученым М.А. Бонч-Бруевичем в Нижнегородской радио лаборатории было изобретено спусковое устройство - катодное реле, положившее начало раз-личным типам релаксационных генераторов и триггеров. Так, в 1919 году У.Икклзом и Ф. Джорданом была создана схема триггера, а Х. Абрагамом и Е. Блохом - схема мультивибратора. Эти работы составили основу ряда устройств, широко используемых в импульсной и цифровой технике.

Дальнейшее развитие импульсной техники тесно связано с первыми работами по передаче изображений на расстояние - телевидением (1925-1926г.г.) и исследованием ионизированных слоев атмосферы. Основные принципы созданной в 1932 году в Ленинграде импульсной установки для исследования ионизированных слоев атмосферы были использованы при разработке радиолокаторов. Создание электронных вычислительных машин (ЭВМ) привело к тому, что импульсная техника приобрела цифровой уклон и из нее выделилось относительно самостоятельное направление - цифро-вая техника. Цифровая техника стала базой не только ЭВМ, но и техники связи, управления, радиолокации, телеметрии, измерительной техники и многих других отраслей радиоэлектроники.

Первая известная вычислительная машина МАРК-1 была создана в 1943 году американцем Говардом Эйкеном. К этому времени потребность в автоматизации вычислений для военных нужд - баллистики, криптогра-фии и др.- была настолько велика, что над созданием вычислительных ма-шин работало уже несколько групп ученых. В 1946 году группа ученых под руководством Джона Мочли и Преспера Экерта в США на основе элек-тронных ламп разработала вычислительную машину ENIAC, которая рабо-тала в тысячу раз быстрее, чем МАРК-1, однако для задания программы в этой машине приходилось в течение длительного времени производить пе-рекоммутацию.

В 1945 году математик Джон фон Нейман подготовил доклад, в кото-ром сформулировал общие принципы функционирования универсальных вычислительных машин.

Первый компьютер, в котором были воплощены принципы Джона фон Неймана, был построен в 1949 году английским ученым Морисом Уилксом.

Большой вклад в создание современной вычислительной техники вне-сли наши ученые С.А.Лебедев, В.М.Глушков, А.А.Дородницин, М.Р.Шура - Бура и др.

В 1950 году под руководством С.А.Лебедева в СССР была создана ЭВМ МЭСМ (малая электронная счетная машина), на базе которой была запущена в серийное производство ЭВМ БЭСМ-2, а также ЭВМ СТРЕЛА и УРАЛ-1. В дальнейшем была разработана и выпущена в СССР целая серия вычислительных машин, среди которых можно отметить БЭСМ-6 и УРАЛ-16, ЭВМ серии ЕС и микро-ЭВМ типа Электроника.

Первые шаги к уменьшению размеров компьютеров стали возможны благодаря изобретению в 1948году транзисторов, заменивших электронные лампы. В 1958 году Джек Килби получил на одной пластине полупровод-ника несколько транзисторов, а в 1959 году Роберт Нойс (будущий основа-тель фирмы Intel) получил на одной пластине транзисторы и все необходи-мые соединения между ними, т.е. первую интегральную микросхему (ИМС), которую назвали чипом. Первый мини - компьютер РDP-8 размером с холодильник на транзисторах был выпущен фирмой Digital Equipment в 1965 году, а в 1968 году фирма Burroughs выпустила компьютер на инте-гральных микросхемах. В 1970 году фирма Intel начала производить ИМС памяти для широкого использования. В том же году Маршиан Эдвард Хофф (фирма Intel) сконструировал ИМС, аналогичную по своим функциям центральному процессору большой ЭВМ. Так появился первый микропро-цессор Intel-4004, который мог одновременно обрабатывать 4 бита инфор-мации (процессоры больших ЭВМ в то время обрабатывали 16 и даже 32 бита одновременно). Уже в 1973 году фирма Intel выпустила 8-битовый микропроцессор (МП) Intel-8008, а в 1974 году - Intel-8080, который стал стандартом для микрокомпьютерной промышленности до конца 70-х годов. В 1975 году появился первый, коммерчески распространяемый компьютер Альтаир-8800, построенный на основе МП Intel-8080.

В августе 1981 года был построен первый персональный компьютер IBM PC на основе 16-разрядного МП Intel-8088, позволявшего работать с 1 Мбайтом памяти. Программное обеспечение для этого ПК было разрабо-тано фирмой Microsoft. В 1988-1991 г.г. основой выпускаемых ПК был дос-таточно мощный МП Intel-80386 с тактовой частотой 40 Мгц, работающий с командами для 32-разрядных операций, и МП Intel-80486, производитель-ность которого в 2-3 раза выше. В 1993 году корпорация Intel создает МП Pentium, а затем и Pentium II, III и IV на основе которых собираются совре-менные ПК. Тактовая частота ядра процессора Pentium IV достигла 3,4 Gh. Серьезную конкуренцию процессорам корпорации Intel составили в на-стоящее время процессоры корпорации АМD Duron и Athlon, причем так-товая частота ядра последнего составила 3,2 Gh.

Цифровая техника и ЭВМ применяются во многих областях науки и техники, таких как: автоматика, телемеханика, спутниковая связь, радиоло-кация, телевидение, системы телеграфии и передачи данных, автоматизиро-ванные комплексы РЭП и др.. В настоящее время техника связи переходит к цифровой форме представления и преобразования информации. Это объ-ясняется тем, что элементы и узлы цифровой техники, благодаря широкому применению в них ключевых режимов, при существующем уровне разви-

тия электроники являются наиболее надежными. Элементы и узлы цифро-вой техники не требуют индивидуальной регулировки и настройки, что по-зволяет организовать их массовое производство с применением современ-ных средств автоматизации, получить значительный экономический эф-фект. Кроме того, цифровая техника позволяет широко использовать мик-роминиатюризацию, уменьшить габариты, вес и энергопотребление аппара-туры.

Импульсные и цифровые сигналы и их параметры.

Как известно, первичные сигналы можно разделить на два класса: ана-логовые и дискретные. Аналоговыми сигналами (рис.1,а) называют сигналы,

в) г) Рис.1

у которых напряжение (ток), отображающее информацию, изменяется не-прерывно как по величине, так и во времени. Дискретными (рис.1,б) назы-вают сигналы, у которых напряжение (ток) может принимать ограниченное или напряжение (рис.1,в) существует лишь в определенные (дискретные) моменты времени (дискретизация по времени).

У сигналов, дискретизированных по амплитуде, изменение дискрет-ного уровня напряжения (n U) происходит в случайные моменты времени t, а у сигналов, дискретизированных по времени случайные изменения

U 0 0

0

0 4t t 2t 3t t 2t

t3 t

U

t

U

t

4U

2U

5U

3U

a) б)

t

U

t

U

3t

уровня напряжения происходят в строго определенные моменты времени (n t). Дискретные сигналы (рис.1,г), принимающие на дискретных интер-валах времени два строго определенных значения (например, 0 и U) на-зываются цифровыми сигналами. Такие цифровые сигналы также называ-ют двоичными сигналами и обозначают их 0 и 1.

Дискретное напряжение (ток), действующее в электрической цепи, на-зывают импульсом, если оно отклоняется от своего исходного уровня U0 в течение короткого промежутка времени tи, соизмеримого с длительностью переходных процессов в этой цепи. Одна из возможных

Рис.2

форм импульсов приведена на рис.2.

Амплитудой импульса (Um) называется наибольшее отклонение на-пряжения от исходного уровня (U0). Участок импульса, на котором проис-ходит нарастание напряжения от исходного до максимального значения, называют фронтом импульса (tф), а участок, на котором происходит воз-вращение к исходному уровню - спадом (tc) импульса. Неравномерностью (завалом) вершины называется изменение напряжения U на вершине им-пульса.

В реальных импульсах бывает трудно точно указать границы фронта и спада. Поэтому длительность фронта и спада отсчитывают между уровня-ми Um и (1- )Um. В случае если завал вершины U > Um, спад импуль-са отсчитывают между уровнями (1- )Uk и Uk . Величина может быть различной. Обычно ее выбирают равной 0,01; 0,05 или 0,1.

Длительность (tи) импульса может измеряться на разных уровнях. Длительность импульса, отсчитываемая на уровне Um, называется дли-тельностью импульса по основанию (tи осн), а на уровне (1- )Um - длитель-ностью импульса по вершине (tи вер). Иногда длительность импульса опре-деляют на уровне 0,5Um (tи 0,5).

(1-)Um

Т 0 tи осн

tи вер tи0,5

0,5Um

tc tф

U

U

U

t

Um

Если импульсы следуют через равные промежутки времени, то гово-рят о периодической последовательности импульсов с периодом Т и час-

тотой F=T1 .

Периодическая последовательность импульсов обычно характеризу-ется коэффициентом заполнения (Кз) или скважностью (q).

Кз = Ttи , q =

и

иt

t -T ( 1 )

Если tи << T, то q = T / tи. По форме различают прямоугольные, трапецеидальные, треугольные,

остроконечные и колоколообразные импульсы. Прямоугольными называют импульсы, у которых длительность фрон-

та и спада меньше или равна 0,1 длительности импульса (tф + tс )0,1 tи. Трапецеидальными (рис.3,а) называются импульсы, у которых дли-

тельность фронта и спада больше 0,1 tи Треугольными (рис.3,б) называются импульсы, длительность вершины

которых равна нулю. Остроконечными (рис.3,в) называются треугольные импульсы с ко-

ротким фронтом (tф =0). Пилообразными (рис.3,г) импульсами называются треугольные им-

пульсы, у которых фронт или спад изменяются по линейному закону (Тр). Колоколообразными (рис.3,д) называются импульсы, по форме напо-

минающими колокол. Диапазон длительностей импульсов, применяемых в современной

технике, лежит в пределах от единиц наносекунд (1нс=10 –9c) до единиц миллисекунд и более, а частота повторения импульсов – от единиц герц до сотен мегагерц.

Перепадами напряжения (рис.4) называются скачкообразные измене-ния напряжения между двумя уровнями. Если напряжение изменяется от низкого уровня к высокому, перепад называется положительным, и на-оборот,- от высокого к низкому уровню – отрицательным.

Разность уровней напряжения до и после перепада называется величи-ной (амплитудой) перепада

Время изменения напряжения от одного уровня до другого называется длительностью фронта перепада:

tф+ - длительность фронта положительного перепада;

tф- - длительность фронта отрицательного перепада.

Периодически повторяющиеся положительные и отрицательные пе-репады напряжения образуют напряжение прямоугольной формы.

При формировании электрических импульсов и перепадов диоды, электронные лампы и транзисторы в схемах обычно работают в ключевом режиме. Ключевой режим характеризуется двумя состояниями этих при-боров: “ВКЛЮЧЕНО” и “ВЫКЛЮЧЕНО”. Простейшие устройства, в ко-торых осуществляется ключевой режим, называются ключевыми схемами или ключами.

U1

t

Uвых

E

0

Rн Uвых

UR

i

R

K

E _ +

tобр tраб 0

0 tи

tи

tc

Um

tф -

U1

U0

U0

+

Um

0

0

t

t 0 t

U

0

t

U

U

U

U а)

б)

a)

б)

Рис.4

U

t

в)

г)

0

U

t д)

Рис.3

t “Включено” “Выклю-чено”

Рис.5

Идеализированная схема ключа и график напряжения на ее выходе приведены на рис.5. В положении “включено”, когда контакты ключа К замкнуты, можно, пренебрегая сопротивлением контактов, считать выход-ное напряжение равным нулю. В положении “выключено”, при Rн ток i не протекает и падение напряжения UR на резисторе R равно нулю. Сле-довательно, напряжение на выходе определяется напряжением Е источни-ка питания. Изменение напряжения на выходе при размыкании контактов происходит скачком. Рассмотренный режим работы ключа является иде-альным. Мощность, рассеиваемая на коммутирующем приборе К равна ну-лю, так как при прохождении тока через ключ в положении “включено” равно нулю Uвых , а в положении “выключено” при Uвых Е равен нулю ток i.

В реальных ключах уровни выходного напряжения, соответствующие состояниям “включено” и “выключено”, зависят от типа коммутирующего прибора. Кроме того, переход из состояния “включено” в состояние “вы-ключено” происходит в течение некоторого времени, обусловленного инерционными свойствами этого прибора и паразитными емкостями схе-мы. Это приводит к тому, что в реальных ключах мощность, рассеиваемая на коммутирующем приборе, отлична от нуля. Чем больше остаточное на-пряжение на нем в положении “включено”, и время перехода ключа в по-ложение “выключено”, тем больше рассеиваемая мощность. Уменьшение мощности, рассеиваемой на ключевом приборе, является одной из главных задач при разработке ключевых схем, так как при этом уменьшается выде-ляемое ключом тепло, что приводит к повышению надежности, увеличе-нию плотности монтажа и, соответственно, уменьшению габаритов аппа-ратуры.

Длительность временных интервалов при экспоненциальных пере-

ходных процессах в схемах.

Экспоненциальными зависимостями в большинстве случаев могут быть описаны процессы нарастания и спада напряжения в электрических цепях, обусловленные инерционностью накопления и рассасывания заря-дов в базе транзисторов, зарядом и разрядом конденсаторов, накоплением и рассеиванием магнитной энергии в индуктивностях.

Уравнение для напряжения, изменяющегося по экспоненциальному

закону, имеет вид: где U(o) значение напряжения в начале переходного процесса; U() асимптотическое значение напряжения при t ; постоянная времени, определяемая параметрами импульсно-

го устройства.

)(Ue)(U)o(U)t(Ut

(2)

Найдем в общем виде связь между длительностью процесса tп , в те-чение которого экспоненциально изменяющееся напряжение U(t) возрас-тает (или убывает) от уровня U(o) до уровня U(п) (рис.6,а).

Рис.6 Подставив в выражение (2) U = Uп и t = tп получим

)(Ue)(U)o(UUntп

(3)

Решив уравнение (3) относительно tп , найдем

пt lп )(UпU)(U)o(U

(4)

Выражение (4) называют формулой длительности временных интер-валов при экспоненциальных переходных процессах. Для нарастающей экспоненты более удобно пользоваться выражением

пt lп Uп)(U

)o(U)(U , (5)

полученным из (4) путем смены знаков числителя и знаменателя. Длительность экспоненциального процесса при увеличении напряже-

ния от нуля до величины 0,95U() (рис.6,б) равна

tп = lп

)(U95,0)(U

)(U ln20 = 3 (6)

При Un =0,9 длительность процесса нарастания напряжения равна 2,2.

В дальнейшем будем считать, что при экспоненциальных процессах напряжение (ток) нарастают от нуля до величины 0,95 U() и длитель-ность этого процесса равна 3.

0,9U() 0,95U()

0 0

U()

tп

U(o)

Uп

U()

3 2,2

U

t t a) б)

U

ГЛАВА I. ЛОГИЧЕСКИЕ ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ

1.1. Понятие об алгебре логики

Математический аппарат, описывающий теорию и работу цифровых устройств, базируется на алгебре логики или булевой алгебре по имени ав-тора – английского математика Джорджа Буля (1815 – 1864). Джордж Буль – отец писательницы Этель Буль, широко известной в нашей стране под псевдонимом Э. Войнич как автор романа "Овод". В 1847 г. Джордж Буль опубликовал работу "Математический анализ логики", а в 1854 г. – "Ис-следование законов мышления", в которых изложил основы алгебры логи-ки. В дальнейшем идеи алгебры логики, получившей наименование буле-вой алгебры, развивались рядом ученых. Значительный вклад в развитие булевой алгебры в ХХ веке внесли преподаватель Казанского университета П.С. Порецкий и профессор Московского университета И.И. Жегалкин. Впервые на возможность использования алгебры логики для реше-ния технических задач указал в 1910 году П. Эренфест в рецензии на рус-ский перевод книги Л. Кутюра "Алгебра логики". В дальнейшем, однако, идея Эренфеста оказалась забытой. Лишь в 1938 году были выполнены первые исследования по приложениям булевой алгебры к потребностям релейной техники. Их авторами были в нашей стране – В.И. Шестаков (диссертация "Некоторые математические методы конструирования и упрощения двухполюсных электрических схем класса А"), а в США – Клод Шеннон (статья "Символический анализ электриче-ских цепей с контактными выключателями"). Внедрение булевой алгебры в практику проектирования релейных устройств на начальном этапе (40-е годы) обязано усилиям М.А. Гаврило-ва. Разработка методов приложения булевой алгебры к задачам телемеха-ники и иллюстрации этих приложений конкретными примерами нашли от-ражение в его монографии "Теория релейно-контактных схем", опублико-ванной в 1950г. В 50-х годах основным источником новых задач теории логического проектирования переключательных устройств стали потребности рацио-нального построения электронных вычислительных машин. Благодаря привлечению крупных сил математиков и специалистов электронной тех-ники были разработаны методы, ставшие классической основой теории ло-гического проектирования. Современное состояние теории цифровых автоматов отражено в ра-ботах Д.Хоффмана, В.Квайна, Е.Вейча, М.Карно, В.М.Глушкова и др. Алгебра Буля имеет своей целью исследование различного рода си-туаций, которые задаются высказываниями. Высказыванием называется любое утверждение, о котором можно сказать, истинно оно или ложно. При этом полагается, что каждое выска-

зывание в данный момент времени может быть либо только истинным, ли-бо только должным и не может быть одновременно и тем, и другим. Значение истинности высказывания может рассматриваться как дво-ичная (логическая) переменная, принимающая в каждой конкретной си-туации одно из двух значений: 1 – если высказывание истинно, 0 – если высказывание ложно. Высказывания могут быть простыми и сложными. Простым выска-зыванием называется такое высказывание, значение истинности которого нее зависит от значений истинности двух высказываний. Сложным высказыванием называется высказывание, значение ис-тинности которого зависит от значений истинности составляющих его простых высказываний. Таким образом, значение истинности сложного высказывания является двоичной (булевой) функцией значений истинно-сти простых высказываний, играющих роль аргументов. Высказывания различной сложности могут образовываться из про-стых высказываний с помощью определенных логических связей (опера-ций). В булевой алгебре рассматриваются не сами словесные высказыва-ния и взаимосвязи между ними, а двоичные логические переменные (аргу-менты), отображающие ложность или истинность этих высказываний, и логические операции над ними. Так как значение истинности каждого вы-сказывания является двоичной переменной, то это дает возможность при-менить методы алгебры логики для исследования схем, использующих двоичные сигналы. В этом случае алгебра логики оперирует не с высказываниями, а с сигналами, которые обозначаются как двоичные переменные 1nX , 2nX , … 1X , 0X . Нумерацию переменных целесообразно осуществлять в соот-ветствии со значениями разрядов двоичного числа, образуемого этими пе-ременными при их позиционной записи. Значения этих переменных отождествляются со значениями входных сигналов, поступающих на схему. Связи между входными и выходными сигналами в цифровых схемах аналитически описываются логическими (булевыми) функциями. Таким образом, значение булевой функции 012n1n X,X,...,X,Xf будет соот-ветствовать значению выходного сигнала цифровой схемы, на которую по-ступают входные сигналы 012n1n X,X,...,X,X .

1.2. Основные операции алгебры логики Действия над двоичными переменными производятся по правилам логических операций. Между обычной, привычной алгеброй и алгеброй логики имеются существенные различия в отношении количества и харак-тера операций, а также законов, которыми они подчиняются. Простейшими логическими операциями являются: отрицание (инверсия, операция НЕ);

логическое умножение (конъюнкция, операция И); логическое сложение (дизъюнкция, операция ИЛИ). Более сложные логические преобразования всегда можно свести к указанным простейшим операциям. Операция отрицания (операция НЕ, инверсия) выполняется над од-ной переменной и характеризуется следующими свойствами: функци Y = 1 при аргументе Х = 0 и Y = 0, если Х = 1. обозначается отрицание чертой над переменной, с которой производится операция: XY . Соответст-венно, XY . Следовательно: определение любой логической операции дополняет-ся конкретной таблицей, которая называется таблицей истинности. Для операции НЕ таблица истинности приведена на рис. 2.1,а. НЕ И ИЛИ

X Y 2X 1X Y

2X 1X Y 0 1 0 0 0 0 0 0 1 0 0 1 0 0 1 1

1 0 0 1 0 1 1 1 1 1 1 1 а) б) в)

Рис. 1.1

Операция логического умножения (операция И, конъюнкция) для двух переменных определяется таблицей истинности (рис. 1.1,б) и обозна-чается логической формулой:

12 XXY или 12 XXY . (1.1) Как следует из таблицы, нулевое значение хотя бы одного из аргу-ментов обеспечивает нулевой результат операции. В дальнейшем будем пользоваться первым обозначением операции логического умножения, а именно

12 XXY . Операция логического сложения (операция ИЛИ, дизъюнкция) опре-деляется таблицей истинности (рис. 1.1,в) и обозначается логической фор-мулой

12 XXY или 12 XXY . (1.2) Из таблицы следует, что равенство хотя бы одного аргумента логи-ческой единице определяет единичное значение всей функции. В дальнейшем будем пользоваться первым способом обозначения операции ИЛИ, т.е.

12 XXY . Операции дизъюнкции и конъюнкции могут осуществляться и с большим числом аргументов.

Операция ИЛИ – НЕ (логическая операция стрелка Пирса) представ-ляет собой отрицание логической суммы и может быть обозначена с по-мощью знаков логического сложения и отрицания или знаком "".

1212 XXXXY . (1.3) Операция И – НЕ (логическая операция штрих Шеффера) представ-ляет собой отрицание логического произведения и обозначается с помо-щью знаков логического произведения и отрицания или знаком "".

1212 XXXXY . (1.4) Операция ЗАПРЕТ. В результате операции запрет по 1X функция

1Y только когда 0X1 , а 1X 2 , т.е. выражение для операции в дан-ном случае имеет вид

12 XXY . (1.5) При запрете по 2X выражение принимает вид 12 XXY . Операция РАВНОЗНАЧНОСТЬ. В результате операции 1Y в том случае, если значения переменных совпадают, т.е. 2X и 1X равны 0 или 1. Если же значения переменных не совпадают, то 0Y . Операция РАВНОЗНАЧНОСТЬ записывается в виде выражения

1212 XXXXY (1.6) или обозначаются знаком

12 X~XY . Операция НЕРАВНОЗНАЧНОСТЬ (исключающее ИЛИ, сумма по модулю 2). В результате операции 0Y в том случае, когда значения пе-ременных 1X и 2X совпадают, и 1Y в случае несовпадения значений переменных. Операция НЕРАВНОЗНАЧНОСТЬ записывается в виде выражения

1212 X.XXXY (1.7) и обозначается знаком

12 XXY . Данная операция является отрицанием (инверсией) операции РАВ-НОЗНАЧНОСТЬ

1212121212 XXXXXXXXXXY . (1.8)

Обозначение логических элементов, реализующих рассмотренные выше операции, на функциональных схемах приведено на рис. 1.2.

Рис. 1.2.

1.3. Законы алгебры логики

Алгебра логики базируется на нескольких аксиомах, из которых вы-водят основные законы для преобразования выражений с двоичными пе-ременными. Обоснованность выбора этих аксиом подтверждается табли-цами истинности для рассмотренных операций. Каждая аксиома представ-лена в двух видах, что вытекает из принципа дуальности 9двойственности) логических операций, согласно которому операции конъюнкции и дизъ-юнкции допускают взаимную замену, если одновременно поменять логи-ческую 1 на 0, 0 на 1, знак "+" на "" на "+". Алгебра логики определяется следующей системой аксиом:

0.X если,1X1;X если,0X

(1.9)

.000;111

(1.10)

.111;000

(1.11)

.10110;01001

(1.12)

.01;10

. (1.13)

Аксиома (1.9) утверждает, что в алгебре логики рассматриваются только двоичные переменные, аксиомы (1.10) – (1.12) определяют опера-ции дизъюнкции и конъюнкции, а аксиомы (1.13) – операцию отрицания.

Аксиома (2.10) для операции дизъюнкции 1 + 1 = 1 не имеет аналога в двоичной арифметике, где сумма (а не операция ИЛИ) 1 + 1 = 10. Законы булевой алгебры вытекают из аксиом и также имеют две формы выражения: для конъюнкции и дизъюнкции.

Законы для одной переменной 1. Закон первого множества

а) 00X ; б) X0X . (1.14) 2. Закон универсального множества а) X1X ; б) 11X . (1.15) 3. Закон повторения (тавтологии) а) XXX ; б) XXX . (1.16) 4. Закон дополнительности

а) 0XX ; б) 1XX . (1.17) 5. Закон двойной инверсии (двойного отрицания)

XХ . (1.18)

Законы для двух и более переменных 1. Переместительный (коммутативный) закон а) 1221 XXXX ;

б) 1221 XXXX (1.19) Этот закон имеет такой же смысл, как и в обычной алгебре. В приме-

нении к логическим схемам переместительный закон означает, что выход-ной сигнал элементов ИЛИ и И не зависит от того, к каким клеммам под-водится тот или иной входной сигнал.

2. Сочетательный (ассоциативный) закон

а) 321321321 XXXXXXXXX (1.20) б) 321321321 XXXXXXXXX

Сочетательный закон аналогичен соответствующему закону обыч-ной алгебры.

3. Распределительный (дистрибутивный) закон

а) 1312321 XXXXXXX ; б) 1312321 XXXXXXX . (1.21)

Если выражение (а) аналогично известному закону обычной алгебры, то выражение (б) получается из (а) применением принципа двойственности. Если в (а) заменить двоичные 21 X,X и 3X на их отрицания, получим

1213231 XXXXXXX . Применив операцию дизъюнкции на конъюнкцию и наоборот и отрицания переменных на сами переменные, получим

1213231 XXXXXXX , что и требовалось доказать.

4. Закон обращения Если

21 XX , то 21 XX . (1.22)

5. Закон поглощения а) ...XXXX 1121 ; б) ...XXXX 1121 (1.23)

Для доказательства равенства (а) вынесем переменную Х за скобки. Получим

21121 X1XXXX . Но 1X1 2 в соответствии с (1.15), что и доказывает справедли-вость закона поглощения. Для доказательства равенства (б) воспользуемся законом (1.20,а), т.е.

1211211112121 XX1XXXXXXXXXXX .

6. Закон склеивания а) ...XXXXX 21212 ; б) 21212 XXXXX . (1.24)

Для доказательства выражения (а) применим распределительный за-кон

.XX1XXXX1X

XXXXXXXXXXXX

2121212

111212221212

Для доказательства вынесем 2X за скобки. Получим: 2

1222 XXXX

.

7. Закон инверсии (закон де Моргана)

а) 1212 XXXX ; б) 1212 XXXX . (1.25)

Справедливость этого закона вытекает непосредственно из принципа двойственности. Пусть 12 XXY . Тогда в соответствии с принципом двойственности

12 XXY , так как при замене переменных их отрицаниями и операции умножения операцией сложения получается отрицание результата. Это до-казывает справедливость выражения а). Таким же образом доказывается и справедливость выражения б).

1.4. Логические функции и способы их задания

1.4.1. Логические функции и их суперпозиция Логической (двоичной, переключательной) функцией

0i2n1n X,X,...X,XfY

называется двоичная переменная Y, значения которой зависят от значений других двоичных переменных 012n1n X,X,...X,X , называемых аргу-ментами. Таким образом, логическая функция так же, как и ее аргументы, может применить только два значения 0 или 1. Задание логической функции Y означает, что каждому из возможных сочетаний (наборов) ее аргументов 1nX , 2nX ,… 1X , 0X поставлено в соответствие определенное значение iY . Функции считаются различными, если значения функции Y отличаются, по крайней мере, для одного набора аргументов. Пусть логическая функция Y зависит от n аргументов. Тогда полное число возможных двоичных наборов аргументов.

n2p . (1.26)

Поскольку каждому из наборов могут соответствовать два значения функ-ции 0 или 1, то общее число N различных функций iY n – аргументов рав-но

p2N (1.27) Набор аргументов принято нумеровать. Если считать, что номера на-боров совпадают со значениями двоичных чисел, разрядами которых яв-ляются аргументы 012n1n X,X,...X,X , то номера наборов будут ме-няться от 0 до ( 12n ). Если логическая функция определена на всех наборах, то она назы-вается полностью определенной. Если же на некоторых наборах значение функции не задано, то она называется частично определенной или недооп-ределенной. Наборы входных переменных (аргументов), на которых логи-ческая функция не задана называются запрещенными. На этих наборах значения функции определяются как факультативные (необязательные). Их можно устанавливать по своему усмотрению, т.е. частично определен-ную функцию можно доопределять. Алгебра логики предполагает возможность образования сложных ло-гических функций, аргументы которых являются функциями других дво-ичных переменных. Например, если 0123 X,X,X,XfY , а 0111 X,XfZ и

2322 X,XfZ , то 12 Z,ZY .

Операция замены аргументов одной логической функции другими логическими функциями называется суперпозицией логических функций. Эта операция позволяет с помощью функций меньшого числа двоичных аргументов получить логические функции большего их числа. Многократ-ное применение операции суперпозиции позволяет получить функции лю-

бого требуемого числа аргументов. В частности, такую возможность обес-печивает суперпозиция двух аргументов.

1.4.2. Совершенные нормальные (канонические)

формы логических функций

Нормальными или каноническими называют логические функции, полученные посредством суперпозиции специально вводимых вспомога-тельных функций – конститутент единиц (минтермов) и конституент нулей (макстермов). Минтермом называют логическую функцию, которая принимает единичное значение на одном из всех возможных наборов аргументов и нулевое на всех прочих наборах. Макстермом называют логическую функцию, которая принимает нулевое значение на одном из всех возможных наборов аргументов и еди-ничное на всех других. Количество минтермов и макстермов заданного числа аргументов n совпадает с числом различных наборов аргументов

n2p (как это и следует из определения макстермов и минтермов).

В таблице 1.1 представлены минтермы и макстермы двух аргументов 1X и 0X .

Из определения конституент и таблицы 1.1 следует, что для одного и того же набора аргументов макстерм является инверсией минтерма и наборов. Алгебраически минтерм, соответствующий какому-либо набору, представляется в виде конъюнкции прямых и инверсных значений аргу-ментов (в прямой форме в конъюнкцию входят аргументы, имеющие в рассматриваемом наборе единичное значение, а в инверсной – нулевое значение).

Таблица 1.1 Аргументы Минтермы Макстермы

1X 0X 10C 1

1C 12C 1

3C 00C 0

1C 02C 0

3C

0 0 1 0 0 0 0 1 1 1 0 1 0 1 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 0

В соответствии с таблицей 1.1 минтермы двух аргументов выража-ются формулами

0110 XXC ; 01

11 XXC ; 01

12 XXC ; 01

13 XXC . (1.28)

Макстермы алгебраически представляются дизъюнкцией прямых и инверсных значений аргументов (в прямой форме в дизъюнкцию входят аргументы, имеющие в рассматриваемом наборе нулевое значение, а в ин-версной – единичное значение). Макстермы двух аргументов имеют вид

0100 XXC ; 01

01 XXC ; 01

02 XXC ; 01

03 XXC . (1.29)

Формы представления функций посредством суперпозиции их мин-термов и макстермов получили наименование, соответственно, совершен-ных дизъюнктивных (СДНФ) и совершенных конъюнктивных (СКНФ) нормальных норм функций. СДНФ (или первая стандартная форма) функции представляет собой дизъюнкцию минтермов, соответствующих наборам аргументов, на кото-рых рассматриваемая функция имеет единичное значение. В общем виде алгебраическая запись СДНФ имеет вид

1m

0i

1i012n1n CX,X,...X,XY . (1.30)

где m – число наборов, на которых 1Y . СКНФ (или вторая стандартная форма) функции представляет собой конъюнкцию макстермов, соответствующих наборам аргументов, на кото-рых рассматриваемая функция имеет нулевое значение. Алгебраическая запись СКНФ в общем случае имеет вид

1k

0i

0i012n1n CX,X,...X,XY , (1.31)

где k – число наборов, на которых 0Y .

1.4.3. Способы задания логических функций

Логическая функция может быть задана следующими способами:

словесно; таблицей, называемой таблицей истинности; алгебраическим выражением; картой Карно; числовым способом.

Словесный способ. В качестве примера рассмотрим задание логической функции мажоритарных подсчетов, при которых функция трех аргументов принимает значение 1, если два любые аргумента равны 1. Табличный способ. Логическая функция, заданная словесно, может быть представлена в виде таблицы истинности (таблица 1.2). Как следует из таблицы, функция Y принимает значение 1 на 3, 5, 6 и 7 наборах. Алгебраический способ. От таблицы истинности можно перейти к алгебраической форме представления функции Y или к структурной формуле. Структурная фор-мула может быть записана по единицам и нулям. При записи структурной формулы по единицам логическая функция представляется в СДНФ. Для перехода от таблицы 1.2 к СДНФ для каждо-го набора, на котором функция равна единице, записывается элементарное произведение всех аргументов. При этом, если аргумент в этом наборе принимает значение 0, то записывается его отрицание. Затем производится логическое сложение этих элементарных произведений (минтермов)

012012012012сднф XXXXXXXXXXXXY . (1.32)

Таблица 1.2

Переменные Номер набора 2X 1X 0X

Y

0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 1 4 1 0 0 0 5 1 0 1 1 6 1 1 0 1 7 1 1 1 1

При записи структурной формулы по нулям логическая функция представляется с СКНФ. Для этого составляются элементарные суммы ар-гументов наборов, на которых функция равна нулю. В том случае, если ар-

гумент в наборе принимает значение 1, то он записывается в элементарную сумму со знаком отрицания, затем производится логическое перемноже-ние элементарных сумм (макстермов).

012012012012сднф XXXXXXXXXXXXY . (1.33) Представление функций картой Карно.

Карта Карно представляет собой прямоугольник, разбитый на квадраты (ячейки), число которых равно общему числу наборов для данной функции n-переменных, т.е. np 2 (рис. 1.3).

Для рассматриваемой функции 3n и число ячеек равно 8. Каждая ячейка. Следовательно, соответству-

ет определенному набору, причем, если на этом наборе функция равна 1, то в ячейке проставляется 1, а если – 0, то проставляется 0. Значения входных переменных размещаются по горизонтали и вер-тикали карты поровну при четном их количестве и асимметрично при не-четном. Переменные должны располагаться таким образом, чтобы при пе-реходе от одной ячейки к другой изменялась только одна переменная (00, 01, 11, 10). Числовой способ. Для числового представления логической функции в СДНФ под зна-ком суммы перечисляются в возрастающем порядке номера наборов, на которых функция равна 1. Для рассматриваемой логической функции

7,6,5,3Yсднф . (1.34)

При числовом представлении логической функции в СКНФ под зна-ком произведения перечисляются номера наборов, на которых функция равна 0.

)4,2,1,0(Yскнф (1.35)

1.5. Переход от структурной формулы к логической схеме

На основе полученной структурной формулы можно построить ло-гическую схему, состоящую из логических элементов, реализующих базо-вые булевы функции (операции) НЕ, ИЛИ, И.

Рис. 1.3.

Логические элементы располагаются на схеме, начиная от входов, в порядке, соответствующем выполняемым логическим операциям. Так, для двоичной функции (1.32) сначала необходимо получить от-рицания переменных ,X,X,X 012 затем логические произведения пере-менных для каждого набора, а после этого провести операцию ИЛИ с по-лученными произведениями. Логическая схема, реализующая структурную формулу 1.32, приведена на рис. 1.4.

Рис. 1.4.

Полученная логическая схема состоит из трех логических элементов НЕ, четырех трехвходовых элементов И и одного элемента ИЛИ, имеющего четыре входа.

1.6. Функционально-полные наборы логических элементов Любая логическая функция, как показано в п.1.5, может быть пред-ставлена в виде структурной формулы, над аргументами в которой произ-водятся только три базисные булевы операции: НЕ, ИЛИ, И. Набор логических функций, который обеспечивает представление любой другой функции посредством суперпозиции функций этого набора, называется функционально полным набором (ФПН). Учитывая, что опера-ции НЕ, ИЛИ, И выполняются с помощью трех видов логических элемен-тов, то и система базисных элементов НЕ, ИЛИ, И, позволяющая постро-ить на их базе логическую схему любой сложности, называется функцио-нально полным набором логических элементов (ФПН ЛЭ).

Существует, однако, и другие ФПН ЛЭ, включающие в себя мень-шее число ЛЭ. Кроме того, на практике широко применяются ЛЭ. Выпол-няющие операции ИЛИ-НЕ (стрелка Пирса) и И-НЕ (штрих Шеффера). Рассмотрим некоторые функционально полные наборы логических элементов. 1. Наборы, состоящие только из элементов НЕ и ИЛИ (НЕ и И). При этом операция И и, соответственно, ИЛИ реализуется применением известных законов двойного отрицания (1.18) и де Моргана (1.25)

.XXXXXX

,XXXXXX

010101

010101

(1.36)

После преобразований (1.36) логическая функция будет содержать только операции ИЛИ и НЕ или только операции И и НЕ. Соответствую-щая этой функции логическая схема будет состоять только из набора эле-ментов НЕ, ИЛИ или НЕ, И. Следовательно, эти наборы являются ФПН ЛЭ. При этом операцию И в первом наборе реализует логическая схема (рис. 2.5, а), а операцию ИЛИ во втором наборе – логическая схема (рис. 1.5,б).

Рис. 1.5.

2. Набор, состоящий только из логических элементов ИЛИ-НЕ (стрелка Пирса). Базисные операции алгебры логики НЕ, ИЛИ, И через операцию ИЛИ-НЕ могут быть реализованы на основе законов (2.16), (1.18) и (1.25).

XXX ;

0101 XXXX ; (1.37)

010101 XXXXXX .

.

На рис. 1.6 приведены логические схемы реализации базисных опе-раций булевой алгебры с помощью ЛЭ ИЛИ-НЕ на основе выражений (1.37).

Рис. 1.6.

3. набор, состоящий только из логических элементов И-НЕ (штрих Шеф-фера). Базисные операции алгебры логики через операцию И-НЕ также реа-лизуется на основе законов (1.16), (1.18) и (2.25).

XXX ;

0101 XXXX ; (1.38)

010101 XXXXXX .

На рис. 1.7 приведены логические схемы реализации базисных опе-раций булевой алгебры с помощью ЛЭ И-НЕ на основе выражений (1.38).

Рис. 1.7.

ФПН логических элементов на основе ЛЭ ИЛИ-НЕ (И-НЕ) иногда назы-вают истинно полным.

1.7. Минимизация логических функций

1.7.1. Понятие о минимизации логических функций На основе таблицы истинности довольно просто получить совер-шенную дизъюнктивную (или конъюнктивную) нормальную форму функ-ции Y. Очевидно, что более сложным функциям Y будут соответствовать более сложные схемы цифровых устройств. Поэтому одной из основных задач синтеза цифрового устройства является минимизация логических функций, т.е. отыскание наиболее простых логических выражений, опре-деляющих эти функции. Все методы минимизации основываются на тож-дественных преобразованиях логических выражений. Основная задача минимизации состоит в получении минимальной формы булевой функции, т.е. такой формы, которой соответствует логиче-ская схема с минимальным числом элементов. Строгое решение этой зада-чи должно учитывать конкретные особенности логических схем (количе-ство элементов И, ИЛИ и количество элементов НЕ). После минимизации, понимаемой в таком смысле, возможно выпол-нение других преобразований полученной функции с целью сокращения числа типов логических элементов, приведение функции к тому виду, при котором ее удобно реализовать с помощью заданных конкретных элемен-тов, например, элементов ИЛИ-НЕ и др. Однако применяемые в настоящее время систематические (алгорит-мизируемые) методы упрощения формул не решают задачу в таком объе-ме. Наиболее детально разработаны методы решения канонической задачи минимизации булевых функций, которая заключается в отыскании ДНФ функции, содержащей минимальное число вхождений аргументов (пере-менных), такие формы функций принято называть минимальными ДНФ. Исходной формой функции при решении канонической задачи ми-нимизации является ее СДНФ (в случае, если функция задана в другой форме, осуществляется преобразование последней в СДНФ). К системати-ческим методам минимизации, предполагающим применение формализо-ванного порядка упрощения формул, относятся методы Квайна, Мак Кла-ски, Блейка, Вейча – Карно, метод каскадов и др. Эти методы описываются строгими алгоритмами и поддаются программированию, их применение дает возможность использовать цифровые вычислительные машины, что является неизбежным при минимизации формул функций большого числа аргументов (следствие большого объема операций минимизации).

Для числа переменных 6n наиболее приемлемыми являются ме-тоды Квайна и диаграмм (карт) Вейча – Карно, которые и рассматриваются в данном разделе.

1.7.2. Метод Квайна

Метод предусматривает выполнение двух основных этапов:

- получение сокращенной ДНФ из совершенной; - построение, исходя из сокращенной, тупиковых ДНФ, и выбор из их числа минимальной ДНФ.

На первом этапе к СДНФ применяют операции склеивания ( 12121 XXXXX ) и поглощения ( 1XXXX 211 ).

Возможность получения сокращенной ДНФ в результате примене-ния этих операций определяется теоремой Квайна: если в СДНФ выпол-нить все операции склеивания, а затем все операции поглощения, то в ре-зультате будет получена сокращенная ДНФ.

С помощью операции поглощения на первом этапе минимизации ис-ключаются только те члены ДНФ, к которым применены все возможные для них склеивания

Склеивание происходит между смежными минтерами. Смежными называются минтермы, отличающиеся формой вхождения

в них лишь одного аргумента (в один минтерм аргумент входит в прямой форме, а другой – в инверсной).

Например: 0123 XXXX и 0123 XXXX - различаются вхождением аргумента 3X ;

0123 XXXX и 0123 XXXX - различаются вхождением аргумента 0X . Два смежных минтерма склеиваются, что приводит к замене их конъ-

юнкцией с числом аргументов (n-1) на единицу меньшим, чем в исходных минтермах (n=4).

Импликантами или контермами называются конъюнкции, получае-мые в результате склеивания двух смежных минтермов.

Пусть из таблицы истинности получена СДНФ функции Y, вклю-чающая пять минтермов:

XXXXXXXXXXXXXXXXXXXX 01230123012301230123Y

(I) (II) (III) (IV) (V) Склеивая попарно минтермы (I) и (II), (II) и (III), (III) и (IV), (IV) и (V)

функции Y получим импликанты (1) – (4): XXXXXXXXXXX 01201230123 (1)

XXXXXXXXXXX 12301230123 (2) XXXXXXXXXXX 01301230123 (3) XXXXXXXXXXX 02301230123 (4)

Полученные импликанты более не склеиваются и называются просты-ми (или первичными). Они покрывают склеиваемые минтермы и, следова-тельно, функция Y принимает следующий вид:

XXXXXXXXXXXXY 023013123012 .

ДНФ функции, состоящая из простых импликант, называется сокра-щенной ДНФ функции.

На втором этапе используют таблицу простых импликант, представ-ляющую собой прямоугольную таблицу с двумя входами. Столбцы такой таблицы отличаются минтермами минимизируемой функции, строки – ее различными простыми импликантами. Если некоторый минтерм покрыва-ет какая – либо из простых импликант, то на пересечении соответствую-щих столбца и строки ставится метка, например, (+).

Получение тупиковых ДНФ с помощью таблицы простых импликант связано с построением на ее основе так называемой сокращенной таблицы простых импликант. Такая таблица получается при вычеркивании из таб-лицы простых импликант:

1) тех столбцов, которые содержат только по одной метке; 2) тех строк, импликанты которых содержат метки в вычеркнутых

столбцах; 3) одного из тех двух столбцов, у которых имеются метки в одина-

ковых строках; 4) тех строк, которые в результате (в соответствии с п. 1-3) не со-

держат ни одной метки. Построению тупиковой ДНФ при этом соответствует выбор такой со-

вокупности простых импликант, которая включает все те импликанты, ко-торые принадлежат строчкам, вычеркнутым в соответствии с п. 2 (так на-зываемое ядро булевой функции), и, кроме того, некоторую систему им-пликант из сокращенной таблицы, метки которых, по крайней мере, один раз накрывают все ее столбцы. В отличие от ядра такая система в общем случае может содержать различные наборы простых импликант. Выбор набора импликант с минимальным суммарным числом переменных при нескольких возможных вариантах соответствует построению минимальной ДНФ заданной функции.

Построим таблицу простых импликант для полученной ДНФ функции X 0X 2X 3X 0X 1X 3X 1X 2X 3X 0X 1X 2Y

В таблице 1.3 в соответствии с п.1 правил вычеркнем первый и по-следний столбцы, соответствующие минтермам 0123 XXXX 0123 XXXX и первую и последнюю строки (п.2 правил), соответствующие импликан-там 012 XXX и 023 XXX . Данные импликанты составляют ядро мини-мальной тупиковой формы сокращенной ДНФ функции.

Затем, выполняя пункт 3, можно вычеркнуть два столбца, соответст-вующих минтермам 0123 XXXX и 0123 XXXX или один столбец, соот-ветствующий минтерму 0123 XXXX . В любом из этих случаев для покры-тия оставшегося минтерма 0123 XXXX нужно выбрать одну из простых

импликант или 123 XXX или 013 XXX , другая из этих импликант, покры-вающая уже покрытые минтермы, будет избыточной и не влияет на зада-ние функции.

Таблица 1.3 минтермы

импликанты 0123 XXXX

0123 XXXX

0123 XXXX

0123 XXXX

0123 XXXX

012 XXX + +

123 XXX + +

013 XXX + +

023 XXX + + Таким образом, минимальная тупиковая форма сокращенной ДНФ

функции Y может быть записана в двух вариантах: XXXXXXXXXY 123023012 , или

XXXXXXXXXY 013023012 . Выбор оптимальной минимальной тупиковой формы для реализации

функции в данном случае будет определяться удобством реализации. Может существовать несколько тупиковых ДНФ функций. Искомая

оптимальная (минимальная) тупиковая ДНФ совпадает с той из тупиковых ДНФ, которая содержит минимальное число вхождений аргументов.

Метод минимизации Квайна обычно применяется при минимизации функций, зависящих от сравнительно небольшого числа переменных. При увеличении числа переменных более удобными оказываются другие мето-ды минимизации.

1.7.3. Метод Вейча - Карно Карта Карно или усовершенствованная диаграмма Вейча представляет

собой прямоугольную таблицу специального вида, используемую для за-дания булевых функций и применяемую с целью упрощения списка тупи-ковых и минимальных ДНФ функций.

При построении карт Карно для задания функции, зависящей от n переменных, используют таблицу, содержащую 2n клеток. Каждой клетке присваивается номер, определяемый числом, запись которого в двоичной системе счисления совпадает с определенным набором значений перемен-ных. При задании функции с помощью такой таблицы в каждой клетке за-писывается значение этой функции (1 или 0) на соответствующем наборе значений переменных. При задании частично определенных функций в клетке, соответствующей набору значений переменных, на котором функ-ция не определена, ставится метка (например, "ф").

Так, в каждую клетку (ячейку) заносится значение одного минтерма, причем размещение последних осуществляется таким образом, чтобы два смежных минтерма находились в соседних ячейках (соседними считаются ячейки, имеющие общие стороны, а также расположенные на краях тех же строк и столбцов карты).

Такой порядок размещения минтермов обеспечивается принятым способом образования наборов двоичных переменных (аргументов), соот-ветствующих различным клеткам карты Карно. Все аргументы (для опре-деленности рассматривается случай n=4) разбиваются на 2 группы, обычно

01XX и 23 XX (хотя порядок разбиения может быть произвольным). Набором аргументов одной группы (например, 01 , XX ) соответст-

вуют различные столбцы таблицы, наборам другой ( 23 , XX ) – различные строки (рис. 1,а).

Наборы аргументов каждой из групп, стоящие в соседних строках и столбцах, должны быть смежными, т.е. различаться формой вхождения не более, чем одного аргумента.

Для определенности крайний левый столбец и верхнюю сторону обо-значают наборами с нулевыми значениями соответствующих аргументов (хотя это условие не является обязательным).

В рассматриваемом примере для функции 0123 XXXXY четырех ар-гументов столбцам соответствуют наборы - 01 XX , 01 XX , 01 XX , 01XX , а строкам - 23 XX , 23 XX , 23 XX , 23 XX . Порядок чередования значений аргументов при переходе от одной строки (или столбца) к другой оказыва-ется при этом одинаковым. Он соответствует перестановке цифр в цикли-ческом коде двоичных чисел, а именно: 00, 01, 11, 10.

Набор аргументов, соответствующий определенной ячейке таблицы, составляет из наборов групп 23 XX и 01 XX , обозначающих строку и столбец, на пересечении которых лежит рассматриваемая ячейка. В диа-граммах Вейча перестановка аргументов в наборах, обозначающих рядом расположенные столбцы и строки, совпадает с чередованием их в простом двоичном коде чисел 00, 01, 10, 11, вследствие чего условие смежности минтермов выполняется не для всех соседних ячеек.

Рис. 1.8

Наряду с описанным применяется другой способ маркировки распо-ложения минтермов в карте Карно: столбцы и строки с прямой формой вхождения аргументов в соответствующие им минтермы охватываются скобками (линиями), располагаемыми вдоль различных сторон карты; воз-ле скобок (линий) приводятся символы аргументов (рис. 1.8,б). Располо-жение минтермов в пределах таблицы сохраняется таким же, как и на рис. 1.8,а.

Первым шагом минимизации функции, заданной алгебраически или таблично, является ее запись в виде карт Карно, т.е. запись значений мин-термов логической функции в соответствующие ячейки карт Карно. Ячей-ки, которым соответствуют единичные значения минтермов ( 1С 1

i ), за-

полняются единицами. Нулевые значения минтермов ( 0С 1i ) не обозна-

чаются (рис. 1.8,б). Для заполнения карты Карно нет необходимости в предварительной

записи функции в СДНФ. Достаточно знать наборы аргументов, которым соответствуют единичные значения функции. В случае если исходная функция задана в виде какой-либо формулы, определение минтермов про-изводится методом перебора аргументов (при этом карта Карно обеспечи-вает развертывание формулы в СДНФ). В заполненной карте наглядно от-ражаются смежные минтермы: им соответствуют единицы, расположенные в соседних ячейках (рис, 1.8,б).

Склеивание смежных минтермов, установление простых и избыточ-ных импликант, поиск тупиковых и минимальных форм производится пу-тем последовательных проб на основе анализа распределения единичных значений минтермов по ячейкам таблицы. Склеиваемые минтермы охва-тываются контурами (незамкнутыми, если минтермы находятся в крайних ячейках). Двухступенчатому склеиванию (склеиванию по двум аргумен-там) соответствуют контуры, охватывающие четыре соседние ячейки (об-разующие квадрат, расположенные в строку, столбец, по углам таблицы и т.п.). Некоторые возможные случаи склеивания иллюстрируются картой Карно (рис. 1.8,б).

Тупиковой ДНФ соответствуют склеивания, в которых каждый мин-терм не содержит лишних покрытий. Минимальной ДНФ – склеивания с наиболее рациональным распределением покрытий.

Считывание упрощенных форм с карт Карно состоит в определении импликант, получившихся в результате склеивания. В каждую из таких импликант входят аргументы, по которым склеивание не производилось.

Так упрощенная форма функции, карта Карно которой представлена на рис. 1.8,б (эта форма является минимальной ДНФ, т.к. есть минтермы, в которых покрытия повторяются), имеет вид:

123022302 XXXXXXXXXY . Карты Карно для числа переменных 46 n составляются анало-

гичным образом (рис. 1.9).

Пусть функция (СДНФ) пяти переменных задана картой Карно (рис.1.9,а). Тогда, используя общие правила, можно провести контуры, объединяющие 4 области. В результате минимизации получим МДНФ ви-да

4

0133

042

021

34 XXXXXXXXXY .

На рис.1.9,б приведена функция шести переменных, заданная картой Карно.

Минимизация этой функции приводит к следующей МДНФ

4

1243

1342

1451

01 XXXXXXXXXXXY .

Рис. 1.9

Сформулируем общие правила минимизации логических функций с

помощью карт Карно: 1. составляем карту Карно заданной функции n переменных; 2. находим прямоугольные области на карте Карно, состоящие из

максимального числа соседних единичных клеток. Эти области могут

иметь только 2m клеток, где m = 0, 1, 2, …, n. Таким образом, в области может быть 1, 2, 4, 8, 16 и т.д. единичных клеток;

3. при определении покрытий (контуров) необходимо стремиться к тому, чтобы их число было минимальным;

4. покрытие единичных клеток следует начинать с выбора тех клеток, которые могут войти в одну и только одну m-область, а затем вы-бранные таким образом единичные клетки покрываются m-областями мак-симального размера (это правило позволяет исключить возможность появ-ления лишних m-областей);

5. если единичных клеток, входящих только в одну область, нет, то следует рассмотреть несколько вариантов покрытия;

6. m-области, покрывающей 2m единичных клеток, соответствует импликанта (контерм), не зависящая от m переменных, причем, исключа-ются те m переменных, которые имеют различные значения ( iX и iX ).

1.7.4. Минимизация частично определенных логических функций Частично (не полностью) определенными называют логические

функции, значения которых заданы лишь для части полного множества возможных наборов их аргументов (минтермов).

Такие функции достаточно часто встречаются в задачах синтеза цифровых устройств, где их происхождение обусловлено тем, что некото-рые сочетания входных двоичных переменных не встречаются (например, вследствие наличия избыточных кодовых групп при двоичном кодирова-нии входных величин).

Наборы аргументов, на которых функция не определена, называют-ся избыточными или запрещенными.

Пусть функция Y задана таблицей 1.4. Значения функции для номе-ров наборов 5, 6 и 7 не определены.

Таблица 1.4

Аргументы Функция № набора X2 X1 X0 Заданная Доопределенная 0 0 0 0 0 0 1 0 0 1 0 0 2 0 1 0 0 0 3 0 1 1 1 1 4 1 0 0 1 1 5 1 0 1 ф 1 6 1 1 0 ф 1 7 1 1 1 ф 1

При минимизации частично определенных функций производят их доопределение, которое состоит в произвольном задании значений функ-ции на запрещенных наборах для получения наиболее простой минималь-ной ДНФ функции (при этом учитывается возможность выполнения до-полнительных склеиваний при доопределении функции единицами).

Карта Карно заданной таблицей 1.4 функции приведена на рис. 1.10,а.

Рис. 1,10

Возможности склеивания отсутствуют и функция имеет вид

012012 XXXXXXY . Доопределяя функцию на 5, 6 и 7 наборах (рис. 1.10,б), получим воз-

можность для склеивания четырех и двух минтермов. При этом минимальная ДНФ функция примет вид

012 XXXY .

1.7.5. Совместная минимизация логических функций В ряде случаев при минимизации нескольких функций одних пере-

менных путем некоторых преобразований можно добиться их реализации меньшим количеством логических элементов или меньшим числом входов используемых элементов.

Пусть, например, функции 0121 X,X,XY и 0122 X,X,XY заданы картами Карно. Проведя минимизацию, получим минимальные ДНФ этих функций (рис. 1.11)

13231 XXXXY , 12232 XXXXY . Комбинационная схема, реализующая эти функции, представлена на

рис.1.12,а. Из карт Карно, заданных функцией, следует, что если осущест-вить минимизацию с учетом покрытия только общих минтермов

0123 XXXX и 0123 XXXX , то функции можно представить в виде, отли-чающемся от минимальной ДНФ

123231 XXXXXY , 123232 XXXXXY . Контерм 123 XXX входит в обе функции, а для его реализации тре-

буется только один логический элемент И с тремя входами.

Рис. 1.11

Комбинационная схема реализации функции 1Y и 2Y приведена на рис. 1.12,б. Требуется уже 5 логических элементов (11 входов), а не 6 (12 входов).

Таким образом, при совместной минимизации нескольких функций необходимо определять контермы, входящие во все функции или несколь-ко из них, что приводит к существенному сокращению числа применяе-мых ЛЭ или суммарного количества входов ЛЭ.

а) б) Рис. 1.12

Логическая схема реализации функции 1Y и 2Y с учетом покрытия общих минтермов приведена на рис. 1.12, б. Схема состоит из 5 логиче-ских элементов (11 входов), а не 6 (12 входов).

ГЛАВА 2. ИНТЕГРАЛЬНЫЕ ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ

2.1. Классификация и основные параметры интегральных ло-

гических элементов Логическим элементом (ЛЭ) называется цифровая схема, предназна-

ченная для выполнения логических операций НЕ, ИЛИ, И, ИЛИ-НЕ, И-НЕ и др. Логические элементы, выполняемые в виде интегральных микросхем, называются интегральными логическими элементами (ИЛЭ). Применяе-мые в настоящее время ИЛЭ в зависимости от вида используемых в них электрических сигналов можно разделить на две группы: потенциальные и импульсные.

П о т е н ц и а л ь н ы м и называются ИЛЭ, в которых значения вход-ных и выходных двоичных переменных задаются определенным и уровня-ми постоянного напряжения. В потенциальных ИЛЭ логическим значени-ям нуля и единицы соответствуют два разных уровня потенциала. В и м п у л ь с н ы х ИЛЭ значение выходной логической переменной определено на интервале действия тактового (управляющего) импульса, подаваемого на специальный вход ИЛЭ . В таких элементах логической единице обыч-но ставится в соответствие появление на выходе импульса, а логическому нулю - его отсутствие. Импульсные ИЛЭ находят ограниченное примене-ние в радиоэлектронной аппаратуре. Наибольшее распространение полу-чили потенциальные ИЛЭ, при изготовлении которых используется совре-менная технология. Поэтому в данной главе будут рассмотрены только по-тенциальные ИЛЭ. Необходимо отметить, что ИМС может включать не-сколько ИЛЭ, изготовленных на одном кристалле и автономных в функ-циональном отношении, но имеющих единые цепи питания .

В зависимости от способа кодирования логических значений нуля и единицы потенциальные ИЛЭ могут иметь положительную (прямую ) и отрицательную логику (табл. 2.1). Логические операции, выполняемые ИЛЭ, будут рассматриваться в дальнейшем только для положительной ло-гики.

По схемотехническому построению современные ИЛЭ подразделяют-ся на следующие типы: элементы транзисторно - транзисторной логики (ТТЛ); элементы транзисторно - транзисторной логики с диодами Шотки (ТТЛШ); элементы на МОП - транзисторах с каналом n - типа (n - МОП); элементы на комплементарных МОП - транзисторах (КМОП); элементы эмиттерно - связанной логики (ЭСЛ); элементы на МОП - транзисторах с затвором Шотки на основе арсенида галлия (ПТШ - GaAs); элементы интегральной инжекционной логики (ИИЛ).

Таблица 2.1

Вид Полярность напряжения источника питания

логики положительная отрицательная

положитель-ная (прямая)

отрицатель-ная (инверс-

ная)

Параметры микросхем ИЛЭ можно разделить на статические и дина-

мические. С т а т и ч е с к и е параметры характеризуют микросхему в стати-

ческом режиме. К ним относятся: напряжение источника питания Uи.п; входное U0

вх и выходное U0вых напряжения логического нуля;

входное U1вх и выходное U1

вых напряжения логической единицы; входные I0

вх , I1вх и выходные I0

вых , I1вых токи логического нуля и еди-

ницы; коэффициент разветвления по выходу Краз (нагрузочная способ-

ность), определяющий число однотипных микросхем ИЛЭ-нагрузок, кото-рые можно подключить к выходу данного ИЛЭ без нарушения его нор-мального функционирования;

коэффициент обьединения по входу Коб , определяющий максималь-ное число входов, по которым реализуется логическая функция;

средняя потребляемая мощность

Рпот.ср = ( Р0пот + Р1

пот ) / 2 , ( 2.1 )

где Р0пот и Р1

пот - потребляемая логическим элементом мощность, при уровнях выходных сигналов,соответствующих логическому нулю и еди-нице.

Статическая передаточная характеристика ИЛЭ. Статической пе-редаточной характеристикой ИЛЭ называется зависимость его выходного напряжения Uвых от медленно изменяющегося входного Uвх. Возможны два типа этих характеристик: прямая (рис.2.1,а) и инверсная (рис.2.1,б).

Uи.

t 00

1

Uи. t 0 0

1

Uи.

t 0

0

1

Uи. t 0

0

1

Первая реализуется в элементах неинвертирующего типа (И,ИЛИ), а вто-рая - инвертирующих (НЕ,И-НЕ,ИЛИ-НЕ).

а) б)

Рис.2.1

Напряжения логического нуля U0 и логической единицы U1 соответст-

вуют точкам пересечения характеристики передачи и прямой единичного усиления ( точки А и В ). Пороговые напряжения U0

пор и U1пор соответст-

вуют точкам C и D характеристики передачи, в которых коэффициент пе-редачи равен единице.

Допустимое напряжение статической помехи Uп ,определяемое наи-большим значением помехи, действующей на входе схемы, при котором сохраняется работоспособность логического элемента. Последнее означа-ет, что помеха не должна вызывать ложного перехода логической единицы в ноль и наоборот. При достаточно большой амплитуде помехи возможно ложное срабатывание ИЛЭ, когда при входном уровне U0 на выходе неин-вертирующего элемента формируется уровень логической единицы U1 и наоборот. При передаче низкого уровня ложное срабатывание возможно при положительной помехе U+

пом = U0пор - U0, а при передаче высокого

уровня - отрицательной U-пом = U1 - U1

пор. Допустимое напряжение помехи определяется выражением:

Uп = ( U+

пом ;U-пом )мак ( 2.1 )

В практических схемах Uп колеблется в пределах от (0,1-0,3)В для

элементов с низкой помехозащищенностью и до (0,7-1,0)В и выше для элементов с высокой помехозащищенностью.

Д и н а м и ч е с к и е параметры характеризуют свойства ИМС в режиме переключения (рис.2.2). К ним относятся:

время перехода из состояния логического нуля в состояние логической единицы - t0,1;

Uвх

Uвых

0 U0

пор U1пор U1 0

U1пор U1

А

В А

В C

DC

D

U0пор U0 U0

Uвых

Uвх

время перехода из состояния логической единицы в состояние логиче-ского нуля - t1.0;

время задержки распространения сигнала при выключении микросхемы - t0.1

зд. р.; время задержки распространения сигнала при включении микросхемы -

t1.0зд. р.; среднее время задержки распространения

tзд. р. ср = ( t0.1

зд. р. + t1.0здю. р )/ 2 ( 2.2 )

Среднее время задерж-

ки распространения опреде-ляет быстродействие ИЛЭ. По быстродействию логиче-ские элементы можно разде-лить на следующие: сверхвысокого быстродейст-вия – tзд. р. ср. < 1 нс; высокого быстродействия – 1 нс < tзд. р. ср. < 10 нс; низкого быстродействия tзд. р. ср. > 50 нс.

Указанные границы ус-ловны и вводятся для удобст-ва анализа возможностей

микросхем ИЛЭ различных серий и решения вопросов их применения в устройствах

2.2. Транзисторно - транзисторные логические элементы (ТТЛ).

Схема транзисторно - транзисторного логического элемента с про-

стым инвертором ( инвертирующим ключом ) приведена на рис. 2.3. В состав элемента входит ключевая схема на транзисторе VT2.

Управление схемой осуществляется с помощью многоэмиттерного транзи-стора VT1. Многоэмиттерный транзистор специально разработан для инте-гральных логических схем и не имеет дискретного аналога. Он выполняет-ся исключительно на кремниевых n - p - n структурах. На эмиттеры тран-зистора VT1 подаются сигналы высокого (логическая единица) или низко-го (логический ноль) уровней. Рассмотрим работу схемы.

Рис.2.2

Рис.2.3

Пусть на все входы (эмиттеры многоэмиттерного транзистора) пода-ются сигналы логической единицы. При этом переходы эмиттер - база транзистора VT1 закрыты и транзистор работает в инверсном активном режиме. В этом режиме переход база - коллектор транзистора VT1 cмещен в прямом направлении и ток коллектора Iк1 равен сумме токов всех эмитте-ров и тока базы Iб1. В свою очередь, Iк1 равен прямому току базы транзи-стора VT2. Значение этого тока выбирается достаточным для насыщения данного транзистора. Таким образом, на выходе ключа реализуется напря-жение логического нуля. Входные токи логического элемента, являющиеся эмиттерными токами закрытых переходов база - эмиттер, образуются в ре-зультате собирания электронов, инжектируемых коллекторным переходом и достигших в результате диффузии эмиттерного перехода. Величины входных токов определяются током базы iб1 = IR0 и инверсными коэффици-ентами передачи тока базы к эмиттерам транзистора инв . Конструкция многоэмиттерного транзистора обеспечивает малое значение инв 0,1. При этом входные токи оказываются хотя и небольшими, но все же существен-но нагружают предшедствующий ЛЭ , тем самым уменьшая коэффициент разветвления Краз

Если хотя бы на один из входов подан сигнал, соответствующий логи-ческому нулю, то этот эмиттерный переход оказывается смещенным в прямом направле-нии. Из эмиттера в базу инжектируются носители, которые достигнув кол-лекторного перехода вызывают коллекторный ток транзистора VT1, направление которого соответствует обратному току базы транзистора VT2. В результате транзистор VT2 пере-ходит в режим отсечки, и напряжение на выходе ключа будет соответство-вать уровню логической единицы. Вследствие малой величины коллектор-ного тока ( ik1 = Ik0 ) и большого значения тока базы ( iб1 = iR0 Ek / R0 ) транзистор VT1 оказывается глубоко насыщенным. Таким образом, рас-смотренный ТТЛ - элемент реализует логическую операцию И-НЕ.

При подключении к выходу рассмотренного ТТЛ - элемента с про-стым инвертором нескольких подобных элементов их входные токи вызо-вут падение напряжения на резисторе Rk, вследствие чего снижается зна-чение уровня логической единицы на выходе элемента, и, при определен-ном числе подключаемых элементов, функционирование элемента нару-шается. Это приводит к низкой нагрузочной способности схемы с простым инвертором. Кроме того большая величина сопротивления резистора Rk вызывает увеличение постоянной времени заряда выходной паразитной емкости ( зар = Rk Cпар ) и, следовательно, увеличение t0.1

зд , что ухудшает быстродействие логического элемента. В связи с этим ТТЛ - элементы с простым инвертором применяются только во внутренних каскадах БИС и СБИС, в которых Спар и число подключаемых элементов малы. Поэтому выпускаемые промышленностью ТТЛ - элементы различных серий содер-жат мощный сложный инветор.

Схема ТТЛ - элемента со сложным инвертором приведена на рис.2.4. При подаче логического 0 хотя бы на один из входов Х0 , Х1 , Х2 р - n пе-реход база-эмиттер, соответствующий этому входу, открывается; переходы база - коллектор VT1, база - эмиттер VT2 и VT3 закрыты.Транзистор от-крыт и работает в режиме эмиттерного повторителя. Ток эмиттера этого транзистора протекает через диод смещения VD и резистор нагрузки Rн. При отсутствии внешней нагрузки транзистор VT4 также работает в ре-жиме эмиттерного повторителя с практически нулевым эмиттерным током. Таким образом, при подаче хотя бы на один из входов ЛЭ логического 0 сложный инвертор представляет собой эмиттерный повторитель, имеющий хорошую нагрузочную способность.

Рис.2.4.

При подаче на все входы сигналов логической 1 p - n переходы ба-за - эмиттер транзистора VT1 будут закрыты, а через переход база - кол-лектор, смещенный в прямом направлении, будет протекать ток, превы-шающий ток базы насыщения транзисторов VT2 и VT3, которые будут на-ходиться в насыщенном состоянии. При этом напряжение база - эмиттер транзистора VT4 определяется выражением:

Uбэ4 = ( Uкэн2 + Uбэн3 ) - ( Uкэн3 + Uvd ), ( 2.3 )

где: Uкэн2 - напряжение коллектор - эмиттер насыщенного транзистора VT2; Uбэн3 - напряжение база - эмиттер насыщенного транзистора VT3; Uкэн3 - напряжение коллектор - эмиттер насыщенного транзистора VT3; Uvd - напряжение на диоде VD.

Так как напряжение на диоде смещения больше, чем напряжение база - эмиттер насыщенного транзистора VT3, то напряжение Uбэ4 , как следует из выражения 2.3, будет отрицательным, и транзистор VT4 закроется. Сле-довательно, напряжение на выходе сложного инвертора будет близким к нулю.

Таким образом, схема, приведенная на рис.2.4, также выполняет операцию И - НЕ. Резистор R3 предназначен для ограничения максималь-ного коллекторного тока транзистора VT4, когда при закрытых транзисто-рах VT2 и VT3 осуществляется заряд паразитной емкости Спар. Величина сопротивления резистора R3 порядка 100 Ом.

Практическая схема базового ТТЛ ИЛЭ серии К155 или К133 ( рис.2.5,а ) дополнительно содержит демпфирующие диоды на входах и корректирующую цепь ( транзистор VT5 и резисторы R2, R3 ). Демпфи-рующие диоды предназначены для ограничения ( отсечки ) отрицательных выбросов во входных сигналах, которые могут возникнуть за счет пара-зитных емкостей предыдущих ИЛЭ. Корректирующая цепь служит для улучшения передаточной характеристики ИЛЭ и повышения его помехо-устойчивости.

Наряду с ТТЛ типа К133 ( К155 ) широко используются элементы быстродействующей серии К131 и микромощной К134, отличающиеся от 133 серии номиналами резисторов, соответственно, уменьшенными и уве-личенными. Повышенным быстродействиам отличаются ИЛЭ на транзи-сторах Шотки (ТТЛШ).

На рис.2.5,б приведена схема логического элемента ТТЛШ серии К531, в которой все транзисторы имеют коллекторные переходы Шотки, а диод смещения заменен составным эмиттерным повторителем на транзисторах VT4 и VT5. Подобную схему имеет базовый элемент экономичной микромощной серии ТТЛШ К555 с увеличенными номиналами резисторов.

а)

б)

Рис.2.5

В настоящее время значительно расширилась номенклатура логиче-ских элементов ТТЛШ - микромощной К1533 и быстродействующей К1531, которые выполнены на основе ионной имплантации и прецизион-ной фотолитографии. . Некоторые параметры логических элементов ТТЛ и ТТЛШ приведены в таблице 2.2

Таблица 2.2

К133 (155) (стан-дарт-ная)

К134 (микромощ-

ная)

К131 (мощная)

К531

(ТТЛШ)

К555 (мик-

ромощ-ная

ТТЛШ)

К1531 (быстро-

дейст-вующая ТТЛШ)

К1533 (микро-мощная ТТЛШ)

Рпотр, мВт 12 1

22 19 2 4 1,2

tзд.р.ср, нС 9 33 6 3 10 3 4

Uи.п , В 5 5 5 5 5 5 5

Uп, В 0,4 0,4 0,4 0,4 0,5 0,5 0,5

Самыми развитыми по номенклатуре являются ИЛЭ ТТЛ микросхем

133 (К133) и 155 (К155, КМ155).Основное отличие этих серий состоит в конструкции корпуса. Кроме того они различаются стойкостью к климати-ческим и механическим воздействиям. Микросхемы серии К155 являются изделиями массового применения, а ИМС К133 применяются в специаль-ной аппаратуре, в том числе военного назначения.

Основная номенклатура применяемых в настоящее время ИМС ТТЛ имеет средний уровень интеграции (около 1000 транзисторов на кристал-ле).

2.3. Логические элементы эмиттерно - cвязанной логики ( ЭСЛ )

Схема базового ИЛЭ ЭСЛ типа приведена на рис.2.6. Основой ло-

гического элемента является транзисторный переключатель тока (VT2 и VTоп). Опорным транзистором является транзистор VTоп, а входным - VT2. Параллельно входному транзистору VT2 подключается дополнитель-ный входной транзистор VT1. В результате такого подключения число входных переменных равняется двум (Х1 , Х2). На базу опорного транзи-стора подается опорное напряжение, которое создается специальной тем-пературно - компенсированной схемой. Выходное напряжение снимается с эмиттерных повторителей на транзисторах VT3 и VT4, базы которых под-ключены к коллекторам входных и опорного транзисторов. Эмиттерные повторители, обладающие малым выходным сопротивлением, обеспечи-вают высокую нагрузочную способность и малую постоянную времени пе-резаряда емкости нагрузки, что обеспечивает высокое быстродействие ИЛЭ.

Принцип действия ИЛЭ ЭСЛ заключается в следующем. Если на обо-их входах элемента действуют низкие потенциалы (X1 = X2 = 0), то транзи-

Пара- метры ры

Серия

а)

сторы VT1 и VT2 закрыты, а опорный транзистор VTоп открыт. При этом на выходе эмиттерного повторителя на транзисторе VT3, подключенного к коллекторам входных транзисторов, имеет место напряжение, соответст-вующее логической 1, а на выходе эмиттерного повторителя на транзисто-ре VT4, подключенного к коллектору опорного транзистора - логического 0. Если хотя бы на одном из входов высокий потенциал (X = 1), то соот-ветствующий входной транзистор открывается, а опорный транзистор за-крывается. В результате на выходах эмиттерных повторителей логические уровни изменяются на иверсные. Таким образом, на выходе Y1 реализуется логическая операция ИЛИ - НЕ, а на выходе Y2 - ИЛИ.

Принципиальной особенностью ИМС ЭСЛ является питание их от-рицательным напряжением (- Uи.п), подаваемым на эмиттерные и базовые цепи. Коллекторные же цепи заземляются. При этом повышается помехо-устойчивость логического элемента. Это обьясняется тем, что в случае обычного питания потребляемый по коллекторным цепям ток протекает по относительно тонкому проводнику, имеющему значительное погонное со-противление. Поэтому при возникновении помехи по цепи питания на со-противлении соединительного проводника в коллекторной цепи падает значительное напряжение, которое может привести к изменению логиче-ских уровней сигналов на выходах эмиттерных повторителей. Учитывая, что корпусная шина всегда имеет большее сечение, целесообразно коллек-торный ток пропускать по этой шине. Кроме того, для уменьшения влия-ния помех по цепям питания разьединяют коллекторные цепи переключа-теля тока и эмиттерных повторителей, то есть в ИМС ЭСЛ имеется два вывода коллекторного питания и один эмиттерного. К помехам, возни-кающим в шине эмиттерного питания, переключатель тока менее чувстви-телен, так как суммарный эмиттерный ток переключателя тока стабилен и определяется сопротивлением резистора Rэ.

Рис.2.6

Характеристика передачи элемента ЭСЛ для напряжения питания Uи.п= -5В приведена на рис.2.7. При выходном сигнале, соответствующем

логической 1, когда транзистор эмиттерного повторителя открыт, напря-жение на выходе отрицательно и равно сумме падений напряжений на пе-реходах коллектор - база и база - эмиттер, что составляет - (0,8 - 1,0)В. При закрытом транзисторе эмитерного повторителя напряжение на выходе равно - 1,6 В

Рис.2.7

Логические уровни элементов ЭСЛ непосредственно не совместимы со схемами ТТЛ, т.к. находятся в отрицательной области напряжений.

Таблица 2.3

Uи.п., В U0, В U1, В Uп, В tзд. р. ср. ,

нС Рпот. ср. ,

мВт

К 500 - 5,2 - 1,63 - 0,98 0,1 2,9 35

К 1500 - 4,5 - 1,61 - 1,03 0,1 1,4 16

Наибольшее применение получили серии ЭСЛ К500 и К1500. Срав-

нительная характеристика элементов этих серий приведена в таблице 2.3.

2.4 Логические элементы на КМОП – транзисторах

Основу логических элементов данного типа составляют ключи на КМОП-транзисторах. Принципиальная схема двухвходового логического элемента И-НЕ на КМОП - транзисторах приведена на рис.2.8,а

Схема представляет собой два КМОП-ключа, ключевые транзисторы (VT1,VT3) которых соединены последовательно, а нагрузочные (VT2,VT4) - параллельно. Если на оба входа подаются сигналы логической 1, то клю-чевые транзисторы открыты, а нагрузочные - закрыты, и выходное напря-жение соответствует уровню логического нуля. При подаче хотя бы на один из входов логического 0 ключевой транзистор закрывается, и на вы-

Серия ИМС

Пара- метры

ходе логического элемента появляется напряжение высокого уровня, т.е. сигнал логической 1. Таким образом, рассмотренная схема реализует опе-рацию И-НЕ.

б)

Рис. 2.8

На рис.2.8,б приведена схема двухвходового логического элемента

ИЛИ-НЕ. Она отличается от приведенной выше тем, что ключевые транзи-сторы соединены параллельно, а нагрузочные - последовательно.

Параметры серий КМОП логических элементов приведены в таб.2.4.

Таблица 2.4

Парамет-ры

Серии Uи.п, В U0, В U1, В Uп , В tзд. р. ср , нС Рср , Вт

К176 9 0,05 7,7 0,9 250 2 .10 -4

К561 3 - 15 0,01 Uи.п 2,5 80 4 .10 -4

К1561 3 - 18 0,01 Uи.п 25 6 . 10 -3

Рассмотренные примеры схем логических КМОП элементов показы-

вают, что они проще схем ТТЛ - элементов и содержат меньшее число транзисторов. Это обусловлено тем, что МОП - транзисторы имеют очень большое входное сопротивление и управляются напряжением, а не током.

Кроме того, отсутствие резисторов и малая площадь, занимаемая транзистором, позволяют достигнуть высокой плотности элементов и, сле-довательно, степени интеграции, что обусловлено малой потребляемой мощностью в статическом состоянии. На предельной частоте переключе-ния (около 1 Мгц) потребляемая мощность приближается к мощности, по-требляемой ТТЛ - элементом.

2.4. Интегральные инжекционные логические элементы ( И2Л )

Интегральные инжекционные логические элементы являются одной

из современных разработок и широко применяются в различных устройст-вах цифровой автоматики и ЭВМ. Для построения микросхем И2Л исполь-зуется базовая структура, состоящая из двух биполярных транзисторов (рис.2.9,а). Транзистор VT0 p - n - p типа выполняет функцию инжектора носителей заряда, а многоколлекторный n - p - n транзистор VT1 работает как инвертор. Микросхемы И2Л изготавливают на n+- подложке, которая служит не только конструктивной основой ИМС, но и общим электродом, обьединяющим эмиттеры всех инверторов ( рис.2.9,б ). При этом отпадает необходимость в изоляции друг от друга отдельных элементов, что приво-дит к заметному уменьшению площади, занимаемой базовой структурой, и повышению функциональной плотности элементов И2Л.

Такая структура размещается на площади одного обычного транзи-стора. Толстый эпитаксальный n - слой, выращенный на поверхности n+- подложки, служит эмиттерной областью для p-n-p транзисторов инжекто-ров. Этот же слой, расположенный между эмиттером и коллектором p-n-p - транзисторов инверторов, является их базовой областью. Особенностью ИМС является то, что один и тот же инжектор может использоваться для

нескольких инверторов при соответствующей симметрии топологии, ис-ключающей неравномерность распределения тока.

Рис.2.9

Принцип действия элемента И2Л заключается в следующем. К эмит-

теру транзистора VT0, выполняющего роль инжектора тока в базу инвер-тирующего транзистора VT1, постоянно подключен источник питания Uи.п , под действием которого через токозадающий резистор Rи протекает ток инжектора Iи. В зависимости от состояния входа элемента (разрыв цепи или короткое замыкание на корпус) транзистор VT1 будет открыт или закрыт соответственно.Если состояние короткого замыкания обозначить через логический 0, а состояние разрыва - через логическую 1, то можно утверждать, что рассмотренный элемент выполняет функцию инвертора.

В практических схемах ИЛЭ с инжекционным питанием выход одно-го инвертора соединяется со входом другого, а инжектор является общим для всего кристалла. Напряжение питания Uи.п составляет 1 - 1,5 В. При этом ток инжектора I и может изменяться в широких пределах варьи-рованием величины сопротивления резистора R и , который для уменьше-ния мощности рассеивания на кристалле располагается вне корпуса ИМС. Типовые значения уровней логической 1 и логического 0 составляют U1 = Uбэнас = 0.8 В, U0 = Uкэнас = 0,2 В. Таким образом, перепад логических

уровней составляет 0,6 В, т.е. элементы И2Л обладают сравнительно низ-кой помехозащищенностью.

Путем соединения выходов (коллекторов) двух инверторов и под-ключения к точке соединения нагрузочного инвертора реализуются опера-ции ИЛИ - НЕ и ИЛИ ( рис.2.9,в ). Так как логический базис ИЛИ - НЕ яв-ляется функционально полным, то, используя элементы И2Л с монтажным соединением выходов, можно реализовать любую логическую функцию.

Путем соединения выходов (коллекторов) двух инверторов и под-ключения к точке соединения нагрузочного инвертора реализуются опера-ции ИЛИ - НЕ и ИЛИ ( рис.2.9,в ). Так как логический базис ИЛИ - НЕ яв-ляется функционально полным, то, используя элементы И2Л с монтажным соединением выходов, можно реализовать любую логическую функцию.

Микросхемы И2Л характеризуются низким энергопотреблением (ме-нее 1 мкВт на ЛЭ), требуют низковольтного источника питания, позволяют почти на порядок увеличить функциональную плотность логических эле-ментов на кристалле. Однако они имеют меньшее быстродействие по срав-нению с элементами ЭСЛ и ТТЛШ и более низкую помехозащищенность. Кроме того, элементы И2Л требуют специальных мер по сопряжению с микросхемами других классов. Поэтому И2Л обычно дополняется элемен-тами ТТЛШ так, чтобы можно было использовать достоинства той и дру-гой при создании сложных функциональных устройств в виде БИС с высо-кой степенью интеграции. Эти схемы уступают схемам на МОП - транзи-сторах по степени интеграции, но превосходят их по быстродействию. Элементы И2Л нашли широкое применение в ИМС оперативных запоми-нающих устройств 541 серии ( К541РУ1, К541РУ2 ).

2.6. Логические элементы истокосвязанной логики на полевых транзисторах с управляющим затвором Шотки ( ПТШЛ )

Основой ПТШЛ являются арсенид - галливые полупроводниковые

микросхемы, активными элементами в которых служат полевые транзи-сторы с управляющим переходом металл - полупроводник (затвор Шотки). Такие транзисторы называют МЕП - транзисторами. Структура арсенид - галлиевого МЕП - транзистора показана на рис. 2.10. Транзистор создан на подложке 1 из нелегированного арсенида галлия, который имеет слабо вы-раженную проводимость р - типа. У поверхности подложки методом ион-ного легирования формируют сильнолегированные области n+ - типа (2) истока и стока,а затем тонкий слой канала (3) n - типа. На поверхность подложки над слоем 3 нанесен металлический электрод затвора в виде сплава титан - вольфрам. Металлические электроды стока и истока созда-ются из композиции золото - германий. На поверхность подложки, не ис-пользуемую для контактов, наносят слой диэлектрика 5, например, дву-окиси кремния. Металлический электрод затвора образует со слоем 3 вы-прямляющий контакт - барьер Шотки.

Принцип действия транзистора заключается в следующем. При подаче между затвором и истоком управляющего напряжения Uз. и , а на сток - по-ложительного напряжения Uс. и. толщина обедненного слоя 4 и толщина проводящего канала 3 изменяются, и, следовательно, изменяется проводи-мость канала и ток стока. На рис.2.10,б приведены стоко - затворные ха-рактеристики для МЕП - транзисторов с нормально открытым (1) и нор-мально закрытым каналами. Для цифровых микросхем ПТШЛ наиболее перспективны нормально закрытые МЕП - транзисторы, у которых Uпор>0. Эти транзисторы аналогичны МОП - транзисторам с индуцированным ка-налом n - типа.

Один из основных вариантов реализации базового логического эле-мента ПТШЛ приведен на рис.2.11. В структурной схеме логического эле-мента (рис.4.11,а) имеются входные F1 , F2 и F3 формирователи сигналов и базовый логический элемент (рис.2.11,б). Базовый элемент построен по схеме переключателя тока на основе дифференциальных пар транзисторов VT1, VT2 и VT3, VT4, резистора R1, определяющего величину тока истока, нагрузочных резисторов R2, R3 и резистора смещения R4. Резистор R4 предназначен для согласования по уровням напряжения выходов истоко-вого переключателя тока и выходных истоковых повторителей на транзи-сторах VT5 и VT6. Диоды Шотки VD1 и VD2 и транзисторы VT7, VT8 в цепях истоков выходных транзисторов необходимы для согласования со входом формирователя F3 и стабилизации выходного напряжения.

Рис.2.10 Формирователи F1 и F2 предназначены для согласования внешних

цепей с напряжениями сигналов от 0 до 1 В с базовым элементом, в кото-ром сигналы Х1 и Х2 имеют уровни 0,5 В для логической 1 и - 0,5 В для логического 0. Схема входного формировате ля аналогична схеме базового элемента: она состоит из переключателя тока и выходных истоковых по-вторителей. На один из входов переключателя тока подано формируемое внутри кристалла опорное напряжение 0,5 В, равное входному положи-тельному уровню логической 1. Формирователь преобразует этот сигнал в парафазный с уровнями 0,5 В.

(1)

(2)

1

Затвор Сток Исток

n+ n+

Полуизолирующий GaAs-GaAs 1

n 2 4

5 3

Uз.и

Ic

Режим обеднения

Режим обогащения

Uпор1 0 Uпор2 Uз.и

Iс

б) а)

Выходной формирователь, также построенный на основе переключа-теля тока и мощного выходного ключевого элемента, обеспечивает преоб- разование уровней внутренних сигналов y и y в уровни внешних сигнлов, а также необходимую нагрузочную способность ЛЭ. Между внутренней логической схемой и выходом формирователя F3 включаются два - три каскада усиления мощности. Это приводит к значительной величине по-требляемой ИМС мощности. Однако, при реализации ПТШЛ на основе маломощных базовых ЛЭ, общая потребляемая мощность в расчете на один логический элемент существенно снижается, поскольку мощные формирователи, определяющие энергопотребление, будут включены толь-ко на выходе ИМС.

Рис.2.11

Типовой микросхемой ПТШЛ является ИМС К6500. Особенностями данной микросхемы являются:

а) cверхвысокое быстродействие (частота переключения 1 ГГц и вы-ше), что требует применения микрополосковых или коаксиальных линий;

б) два источника питания: Uи.п1 = 4 В, Uи.п 2 = - 2,45 В; в) ток, потребляемый выходным формирователем составляет до 30

мА, тогда как внутренние логические элементы потребляют ток до 1мА; г) в связи со значительной рассеиваемой мощностью должен осущест-

вляться отвод тепла от корпуса ИМС; д) ИМС способны выдерживать значительные уровни статического

электричества (до 50 В), благодаря встроенным цепям защиты, в частности входным и выходым обратно включенным диодам Шотки;

Микросхемы К6500 применяются в системах цифровой связи, блоках уплотнения информации быстродействующих ЭВМ, контрольно - измери-тельном оборудовании и других быстродействующих устройствах.

ГЛАВА 3. КОМБИНАЦИОННЫЕ ЦИФРОВЫЕ УЗЛЫ

3.1. Цифровые узлы, классификация и порядок синтеза

3.1.1. Понятие о цифровых узлах и их классификация

Цифровыми узлами (ЦУ) называются устройства, предназначенные для обработки цифровой информации.

Под обработкой информации понимается как выполнение сложных математических или логических преобразований, так и простая запись ин-формации с целью хранения и последующего считывания. В соответствии с этим цифровыми узлами являются как отдельные логические или запо-минающие элементы и составленные из них функциональные узлы, так и сложные цифровые устройства.

В общем случае на входы цифрового узла (рис. 3.I) подается множе-ство двоичных переменных Х(Х0, Х1, Х2, …Хm-1), а с выходов снимается множество двоичных переменных Y(Y0, Y1, Y2…Yn-1).

Рис. 3.I

Связь между входными и выходными переменными отображается в общем случае равенством

ХY (3.I) где - некоторый оператор, реализуемый цифровым узлом.

Оператор может быть представлен, например, рядом булевых функций в алгебраической или любой другой форме. Смена значений входных переменных происходит в пределах отрезка вре-мени, называемого тактом. В зависимости от характера связи входных и выходных переменных с учетом изменения их во времени (по тактам) ЦУ разделяются на два класса: комбинационные и последовательностные. Комбинационными (КЦУ) называются цифровые узлы, для которых вы-ходные переменные в n-ом такте определяются только значениями вход-ных переменных в этом же такте.

nn ХY (3.2)

Такие ЦУ состоят из одних лишь логических элементов "ИЛИ", "И", "НЕ" или их комбинаций. Заданному набору входных переменных всегда соответствуют одни и те же значения выходных переменных. Последовательностными (ПЦУ) называются цифровые узлы, для которых значения выходных переменных в n-ом такте определяются значениями входных переменных не только в этом такте, но и в конечном числе пре-дыдущих тактов.

kn1nnn Х,...Х,ХY (3.3) Последовательностный ЦУ кроме логических элементов обязательно со-держит элементы памяти. Наличие элементов памяти позволяет запоми-нать результаты операций с входными переменными в предыдущие такты. С учетом этого под последовательностным ЦУ можно понимать такой ЦУ, в котором выходные переменные определяются как значениями входных переменных, так и состоянием элементов памяти в данном такте. Поэтому (3.3) можно представить в виде

1nnn Z,XfY , (3.3,а) где 1nZ - множество состояний элементов памяти в n-1-ом такте ( 1n210 Z,...Z,Z,Z ).

Из (3.3,а) следует, что в последовательностном ЦУ одному и тому же набору значений входных переменных могут соответствовать различные наборы выходных переменных, так как различными могут оказаться со-стояния элементов памяти.

По характеру передачи двоичных сигналов в цепях цифрового узла различают асинхронные и синхронные ЦУ.

Асинхронными называются ЦУ, в которых изменение входных сиг-налов сразу же распространяется по цепям ЦУ и приводит к изменению сигналов на тех выходах, на которых это предусмотрено алгоритмом рабо-ты.

Промежуток времени между перепадами входных и выходных сиг-налов равен суммарной временной задержке в элементах, включенных ме-жду соответствующими входами и выходами. Тактом в этом случае счита-ется отрезок времени между моментами смены наборов входных сигналов.

Синхронными называются ЦУ, в которых появление выходных сиг-налов и смена внутреннего состояния (в случае последовательностного ЦУ) возможны только после подачи специальных синхронизирующих (тактовых) импульсов. В комбинационных ЦУ тактовые импульсы обычно подаются на дополнительные входы элементов И (И-НЕ). Они как бы раз-решают дальнейшее распространение к выходам информационных сигна-лов, уже появившихся ранее на других (основных) входах этих элементов. Разумеется, сигнал (переход из 0 в I, или из I в 0) на том или ином выходе возникает только в случаях, предусмотренных алгоритмом работы ЦУ. В последовательностных ЦУ тактовые импульсы чаше всего подаются на со-ответствующие входы синхронных элементов памяти (триггеров). В этих

ЦУ выходной сигнал может появляться и после окончания тактового им-пульса.

3.1.2. Порядок синтеза цифровых узлов комбинационного типа

Цифровые узлы комбинационного типа не содержат элементов па-

мяти, то есть состоят из одних лишь логических элементов. Логическое проектирование (синтез) комбинационного узла имеет целью составление такой его схемы, при которой он способен производить заданную обработ-ку информации, а также удовлетворяет другим заданным требованиям.

Можно выделить следующие этапы решения этой задачи: 1. Установление связи входных и выходных переменных. На этом этапе составляется перечень входных и выходных перемен-

ных с обозначением их буквами. На основании содержащегося в задании описания правил работы проектируемого узла составляется таблица ис-тинности, в которой для каждого набора входных переменных указывают-ся значения переменных на всех выходах. Существуют устройства, в кото-рых некоторые наборы входных переменных являются запрещенными, то есть при работе они никогда не будут появляться. Для них, конечно, зна-чения выходных переменных не могут быть указаны. В соответствующих строках таблицы делаются отметки, вместо которых в дальнейшем могут быть произвольно установлены факультативные значения 0 или I.

2. Определение булевых функций для каждого выхода в алгебраиче-ской форме.

Таблица истинности отображает оператор, реализуемый данным ЦУ. Но для последующих этапов синтеза удобно представить оператор в виде системы булевых функций в алгебраической форме.

При m входах и n выходах система содержит n функций от m аргу-ментов.

.X,...X,XfY......................................

;X,...X,XfY;X,...X,XfY

m21nn

m2122

m2111

(3.4)

Обычно на основании таблицы истинности получают эти функции в виде СДНФ.

3. Минимизация булевых функций. С целью получения схемы узла, содержащего минимальное количество наиболее простых (с наименьшим числом входов) элементов, производят упрощение булевых функций в СДНФ, полученных из таблицы истинно-сти. При числе аргументов 6m это делается с помощью карт Карно. При

6m группирование минтермов на карте Карно становится сложным. Бо-лее удобным может быть числовой метод Мак-Класки. Во всех этих случа-ях упрощенные функции получаются в виде ДНФ.

Если исходные функции не полностью определены, то при минимизации они произвольно доопределяются на запрещенных наборах таким образом, чтобы получить в результате более короткие результирующие выражения. Основная цель минимизации состоит в построении наиболее экономичной общей схемы узла. Поэтому булевые функции рассматриваются не авто-номно, а как система функций одних и тех же аргументов. В процессе ми-нимизации стремятся получить элементарные конъюнкции, которые по-вторялись бы в разных функциях (для разных выходов) максимальное чис-ло раз. При этом соответствующая логическая операция может выполнять-ся одним элементом с разветвлением выходного сигнала на несколько на-правлений. Карты Карно для всех функций обычно изображаются на одном листе, что облегчает нахождение одинаковых объединений квадратов на картах для нескольких функций.

4. Выбор серии микросхем. Серия микросхем для проектируемого узла выбирается на основании тре-бований задания и рекомендаций по выбору ИМС. Основной, а иногда и решающей характеристикой серии является быстродействие. Следует иметь в виду, что в задании, как правило, предъявляются требования по быстродействию всего узла (тактовая частота или допустимая временная задержка). На основании количественного выражения этого требования рассчитывается допустимая временная задержка для каждого элемента. При решении этой задачи для определения глубины схемы в некоторых случаях целесообразно составить предварительную функциональную схе-му. Если две или более серии удовлетворяют требованиям по быстродей-ствию, целесообразно применять ту, которая обеспечивает меньшую по-требляемую мощность. Иногда допустимо применение нескольких взаимо-заменяемых серий одной группы, например, с целью снижения общей по-требляемой мощности. При выборе серии важно также учитывать возмож-ность применения микросхем с наиболее высоким уровнем интеграции. В некоторых случаях выбор серии предопределен тем, что она применяет-ся в других узлах устройства, в которое входит и проектируемый узел.

5. Преобразование булевых функций к виду, удобному для реализации их элементами выбранной серии.

В основе большинство серий интегральных ИМС лежат ЛЭ "И-НЕ", либо "ИЛИ-НЕ". Как правило, каждый из этих элементов составляет функ-ционально полный набор, позволяющий реализовать функцию любой сложности. После выбора серий все минимизированные функции проекти-руемого узла преобразуются таким образом, чтобы они содержали только операцию Шеффера "И-НЕ", либо операцию Пирса "ИЛИ-НЕ". Для такого преобразования применяется теорема двойственности (де Моргана). Если в выбранной серии содержатся элементы "И-ИЛИ-НЕ" либо их можно соз-дать применением расширителей, необходимо стремиться к широкому ис-пользованию таких элементов. Подходящие для этого случая выражения в булевых функциях получаются при минимизации путем склеивания мин-

термов, входящих в отрицание функции, то есть объединение на карте Карно нулей, а не единиц.

3.1.3. Состязания сигналов. Способы обеспечения функциональной

надежности цифровых узлов

Состязанием сигналов называется нарушение временных соотноше-ний в моментах прихода входных сигналов на ЛЭ, порождаемое разностью временных задержек. Состязания сигналов могут быть опасными и неопас-ными. Состязания называются опасными, если они приводят к появлению ложных сигналов на выходе ЦУ. Если же в данной схеме, несмотря на на-личие состязающихся параллельных цепей, не могут возникнуть неалго-ритмические перехода, состязания называются неопасными.

По характеру возможных неалгоритмических переходов различают статические и динамические состязания.

Статические состязания имеют место тогда, когда при очередном наборе входных переменных значение переменных на данном выходе не должно измениться, но в результате состязания в течение времени пере-ходного процесса появляются два неалгоритмических перехода, образую-щих импульс. Пусть двоичные сигналы 1X и 2X (рис. 3.2,а) подаются на входы логического элемента И по двум параллельным ветвям, состоящим из четного числа инверторов. Количество инверторов в верхней ветви больше, чем в нижней, то есть 21 KK . Следовательно, и среднее время задержки сигнала 1X на входе элемента И будет больше, чем для сигнала

2X . Как следует из графиков (рис. 3.2,б), различное время задержки сиг-налов 1X и 2X приводит к появлению на выходе F ложной единицы в течение времени .ср.р.зд21u tKKt , хотя в соответствии с логикой ра-боты схемы и времени прихода сигналов 1X и 2X выходной сигнал дол-жен быть равен нулю, т. е. 0XXF 21 .

Динамические состязания возникают в случаях, когда значение вы-ходной переменной iY , в данном такте должно измениться от 0 к I или от I к 0, но этому переходу предшествует пара неалгоритмических переходов, причем первый из них по виду совпадает с алгоритмическим (рис. 3.3).

Наиболее неблагоприятными считаются статические состязания, так как ложный импульс, который получается в результате этого, может быть зафиксирован элементом памяти. Но и динамические состязания иногда могут привести к неправильной работе узла. Так, если указанный на рис. 3.3 сигнал iY подается на Т-триггер, то он будет срабатывать 2 раза вместо одного. В зависимости от места возникновения состязаний по отношению к данному устройству различают состязания на входах и состязания в ЛЭ самого устройства.

Рис.3.2

Состязания в ЛЭ, как было показано ранее, обусловлены разностью времен задержки перепадов в параллельных цепях. Важно отметить, что это явление может происходить и при одинаковом числе однотипных эле-ментов в состязающихся цепях, так как величина времени задержки эле-мента обычно имеет значительный разброс.

Рис.3.3

Состязания на входах состоят в том, что изменение сигналов на раз-ных входах происходит неодновременно. Они также являются следствием неодинаковой задержки в узлах, которые служат источниками сигналов для рассматриваемого устройства, а также в соединительных переходах. В любом ЦУ, реализующем функцию двух и более аргументов, возможны состязания на входах. Разумеется, и те, и другие состязания могут быть опасными, независимо от места возникновения.

Функционально надежным называется такой ЦУ, в котором тем или иным способом исключена возможность появления опасных состяза-ний.Обеспечение функциональной надежности - важнейшая задача, кото-рую приходится решать при проектировании любого ЦУ. Иногда ее реше-ние достигается ценою некоторого ухудшения других характеристик узла.

Основными способами обеспечения функциональной надежности являются следующие:

введение синхронизации; установление определенного порядка смены наборов входных перемен-ных;

введение в структуру узда дополнительных элементов, устраняющих опасное состязание;

коррекция опасных состязаний подбором задержек в цепях логических элементов.

Рассмотрим более подробно эти способы. I. Введение синхронизации приводит к тому, что сигналы на выхо-

дах тактируемых элементов возникают только после начала очередного тактового импульса и соответствуют наборам переменных на входах эле-мента в данный момент времени. При этом тактовый импульс должен по-ступать после окончания переходных процессов, то есть период повторе-ния импульсов синхронизации должен превышать максимальную времен-ную задержку в цепях, в которых имеют место опасные состязания. Вместе с тем, введение синхронизации приводит к снижению быстродействия ЦУ.

2. В асинхронных ЦУ исключение опасных состязаний на входах возможно при установлении такого порядка смены наборов входных пере-менных, при котором каждый последующий набор является соседним с предыдущим, то есть отличается только значением одной переменной. Та-ким образом, при смене наборов изменяется двоичный сигнал только на одном входе, что приводит к отсутствию опасных состязаний. Однако по-добный порядок смены наборов не всегда возможен.

3. Существует возможность выявить наличие опасных статических состязаний и найти дополнительные члены булевой функции, устраняю-щие эти состязания, в процессе минимизации функций с помощью карт Карно (метод Хаффмана). Пусть, например, функция F трех переменных

012 X,X,X задана картой Карно (рис. 3.4,а) После минимизации получа-ем

0112 XXXXF . (3.5)

На рис. 3.4,б приведена схема, реализующая функцию F.

Рис. 3.4

Промежуточная функция 121 XXF задерживается относительно сигнала 1X на время .ср.р.здt2 , а промежуточная функция 012 XXF на время .ср.р.здt Вследствие этого при переходе от седьмого набора к пятому на выходе возникает ложный отрицательный импульс длительностью

.ср.р.здt , хотя функция F не должна изменяться, оставаясь равной I (рис. 3.5).

О наличии опасных статиче-ских состязаний можно судить не только по карте Карно. Если суще-ствуют соседние наборы (соседние квадраты на карте) с одинаковыми значениями функции, не вошедшие при минимизации в общие контуры покрытия, то при переходе от одно-го из них к другому возможны опасные состязания. Для исключе-ния опасного состязания по методу Хаффмана необходимо ввести еще одно объединение (контур покры-тия), включающее в себя эти квад-раты (пунктир на рис. 3.4,а).

При этом в выражение (3.5) добавляется импликанта 02 XX , и функция приобретает вид

020112 XXXXXXF . (3.6)

а б

В схеме рис. 3.4,б при этом добавляется элемент "И" со входами 2X и 0X , показанный пунктиром, и в логический элемент "ИЛИ" добавляется еще один вход. В силу того, что значения переменных 2X и 0X при пере-ходе от 7-го набора к 5-му не меняются, также не изменится и значение функции F.

Однако данный метод устраняет опасные состязания не для любого порядка смены наборов входных переменных. В частности, при переходе от 7-го набора к 4-му опасные состязания сохраняются.

4. В цифровом узле подбором величин временной задержки логиче-ских элементов в цепях полностью устранить появление ложных импуль-сов не удается, однако их длительность может быть получена минималь-ной. Ложный импульс в дальнейшем, проходя через логические элементы схемы, действует так же, как и динамическая помеха малой длительности, которая не приводит к нарушению нормальной работы ЦУ.

3.2. Преобразователи кодов

3.2.1. Двоичные коды и их классификация

Кодом (от латинского "codex") называется универсальный система-

тический способ отображения информации при ее хранении, передаче и обработке. Код представляет систему соответствий между элементами со-общений и сигналами, при помощи которых эти элементы сообщений можно зафиксировать.

Коды применяются для представления дискретной информации в ли-ниях и каналах связи, системах автоматики, вычислительных устройствах и других системах, используемых в различных областях техники.

Число значений, которые может принимать каждый кодовый символ, называется основанием кода. В зависимости от основания кода, коды под-разделяются на двухпозиционные (двоичные) и многопозиционные. Наи-большее применение получили двоичные коды, которые и будут рассмот-рены ниже.

К основным понятиям для двоичных кодов относятся кодовая ком-бинация (слово), длина слова, элемент кода.

Кодовой комбинацией (словом) называется совокупность двоичных цифр (нулей и единиц), образующих двоичное число, соответствующее определенному информационному символу.

Число двоичных цифр (нулей и единиц) в кодовой комбинации (слове) называется длиной кодовой комбинации (слова). При этом каждая двоичная цифра называется элементом двоичного кода.

По степени помехозащищенности двоичные коды делятся на обык-новенные (простые) и корректирующие (избыточные). В свою очередь, обыкновенные коды делятся на равномерные и неравномерные, а коррек-тирующие - на коды с обнаружением и исправлением ошибок (рис. 3.6).

Рис. 3.6

Обыкновенным (простым) двоичным кодом называются такие коды, у которых все возможные комбинации, образуемые из данного числа эле-ментов, используются для передачи информации. Число возможных ком-бинаций такого кода

n2N , (3.7) где n - число разрядов кода.

В обыкновенных равномерных кодах одна комбинация отличается от другой только взаимным расположением единиц и нулей. Типичными примерами обыкновенных равномерных кодов является код 8-4-2-1, Дан-ный код является позиционным, так как от позиции элемента кода (разряда) зависит его значение.

В обыкновенных неравномерных кодах комбинации отличаются друг от друга не только взаимным расположением единиц и нулей, но и их об-щим количеством, то есть длительностью кодовых комбинаций. Примером обыкновенного неравномерного кода является код Морзе, в котором элементы кодовых комбинаций - единица и нуль, используются только в двух сочетаниях: как одиночные (I и 0), или как тройные (111 и 000). Сигнал, соответствующий одной единице, называется точкой, трем единицам - тире. Элемент "0" используется как отделяющий точку от тире, точку от точки и тире от тире.Совокупность трех нулей завершает каждую кодовую комбинацию, что позволяет просто отделить одну кодовую ком-бинацию от другой. На рис. 3.7 приведены примеры нескольких кодовых комбинаций.

Из рисунка видно, что время, необходимое для передачи каждого знака, неодинаково. Самая короткая комбинация в коде (буква Е) по про-должительности равна 0t4 , а самая длительная (цифра 0) - 0t22 . В сред-нем при передаче кодом Морзе требуется около 9,5 элементарных импуль-сов на знак (с учетом структуры русского языка). Сопоставляя код Морзе с равномерными кодами, видим, что он примерно в полтора раза менее эко-номичен, чем в 6-элементном коде, и в этом один из его недостатков. К по-ложительным свойствам этого кода следует отнести высокую помехо-устойчивость и возможность приема на слух, благодаря чему он находит

применение в радиосвязи.

Рис. 3.7

К неравномерным обыкновенным кодам относится и двоичный код. Из таблицы 3.I следует, что для передачи 16 информационных символов требуется 8 кодовых комбинаций из 4 элементов, 4 из 3 элементов, 2 из 2 и 2 из 1 элемента. Таким образом, для передачи различных комбинаций по-требуется различное время: для четырехэлементных 0t4 , для трехэлемент-ных 0t3 и т.д. Такая неравномерность в длине кодовых комбинаций ус-ложняет построение автоматических буквопечатающих и преобразующих устройств, а также исключает возможность разделения комбинаций. По-этому для таких устройств предпочтительно иметь одинаковое число эле-ментов в каждой кодовой комбинации. Для этого в комбинации, приведен-ные в таблице 3.I и содержащие менее 4 элементов, добавляют слева столько нулей, сколько необходимо для получения четырехэлементных комбинаций. При этом двоичный код преобразуется в обыкновенный рав-номерный код 8-4-2-1. При передаче сообщений обыкновенными кодами возможность обнаружения ошибки исключается, так как всякая ошибка выражается в замене 0 на I или I на 0, что превращает данную комбинацию в другую. Для обнаружения ошибки используется повторная передача комбинации. Вместо систематических повторных передач, на которые за-трачивается дополнительное время и которые не всегда позволяют обна-ружить устойчивую ошибку, применяют избыточные (корректирующие) коды.

Избыточным (корректирующим) кодом называется код, в котором для представления информации используется лишь часть всех возможных информационных комбинаций или разрядов слова. Другая часть комбина-ций является запрещенной. Появление запрещенных комбинаций расцени-вается как ошибка и фиксируется системами контроля.

Таблица 3.I

Код с проверкой на четность

Код Хемминга

№ ком-би-

нации

Двоичный код

Код 8-4-2-I 8-4-2-1-контр.

8-4-2-1-S3-1-S2-S1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 1 0 0 0 0 1 1 1 2 10 0 0 1 0 0 0 1 0 1 0 0 1 1 0 0 1 3 11 0 0 1 1 0 0 1 1 0 0 0 1 1 1 1 0 4 100 0 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 5 101 0 1 0 1 0 1 0 1 0 0 1 0 1 1 0 1 6 110 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 1 7 111 0 1 1 1 0 1 1 1 1 0 1 1 0 1 0 0 8 1000 1 0 0 0 1 0 0 0 1 1 0 0 1 0 1 1 9 1001 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0

10 1010 1 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 11 1011 1 0 1 1 1 0 1 1 1 1 0 1 0 1 0 1 12 1100 1 1 0 0 1 1 0 0 0 1 1 0 0 0 0 1 13 1101 1 1 0 1 1 1 0 1 1 1 1 0 0 1 1 0 14 1110 1 1 1 0 1 1 1 0 1 1 1 1 1 0 0 0 15 1111 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

Например, в коде 8-4-2-1 все 16 комбинаций используются для пред-

ставления десятичных чисел от 0 до 15. Любая ошибка дает новую, но опять-таки разрешенную комбинацию, то есть одно из чисел от 0 до 15. В результате ошибка останется необнаруженной. Если наложить запрет на часть комбинаций, например 8, а остальные 8 использовать для изображе-ния чисел от 0 до 7 (таблица 3.2), то любая ошибка в любом разряде при-ведет к появлению запрещенной комбинации, которая и будет обнаружена.

Таблица 3.2

Десятичное

число

Код 8 - 4 - 2 - I Десятичное

число

Код 8 - 4 - 2 - I

0 (0)

0 0 0 0

4 (9)

1 0 0 1 I (3) 0 0 1 1 5 (10) 1 0 1 0

2 (5) 0 1 0 1 6 (12) 1 1 0 0 3 (6) 0 1 1 0 7 (15) I I I I Поскольку для изображения чисел от 0 до 7 обыкновенным кодом

достаточно иметь только три разряда, то представленный в таблице код

является избыточным, так как для представления этих же восьми десятич-ных чисел используется четыре разряда. Однако проигрыш в избыточности дает выигрыш в возможности обнаружения ошибки без повторной переда-чи комбинации. В скобках в таблице 3.2 приведено десятичное число, со-ответствующее кодовой комбинации обыкновенного двоичного кода.

Избыточность кода определяется соотношением

mnRu , (3.8)

где n - число разрядов слова, применяемого для передачи информа-ции;

m - число разрядов слова, необходимых для передачи информа-ции.

Наиболее широкое применение для обнаружения ошибок получил избыточный код с проверкой на четность. Этот код образуется добавлени-ем к группе информационных разрядов одного избыточного (контрольно-го) разряда (таблица 3.I).

При формировании кода слова в его контрольный разряд записыва-ется 0 или I таким образом, чтобы сумма единиц в слове, включая кон-трольный разряд, была четной. Если при приеме информации обнаружива-ется, что в принятом слове значение контрольного разряда не соответству-ет четности суммы единиц слова, это воспринимается как признак ошибки. Код с проверкой четности обнаруживает все одиночные ошибки и все слу-чаи нечетного числа ошибок (3, 5, 7 и т.д.). При одновременном возникно-вении двух или другого четного числа ошибок код с проверкой четности их не обнаруживает (четность при этом не нарушается). Код с проверкой четности имеет небольшую избыточность и широко применяется в совре-менных ЭВМ для контроля передачи информации как между устройства-ми, так и внутри самих устройств.

При поразрядной последовательной во времени передаче слова (по-следовательный код) контроль по четности легко реализуется путем ис-пользования триггера со счетным входом, на который поступает переда-ваемая информация. После прохождения всех информационных символов он должен оказаться в состоянии 0, если число единиц было четным, или в состоянии I, если число единиц нечетно.

В некоторых случаях осуществляют кодирование и проверку слов на нечетность, что позволяет контролировать полное пропадание информа-ции, поскольку кодовое слово, состоящее из нулей, будет относиться к за-прещенным.

При параллельной передаче информации, когда все разряды слова подаются на ЦУ одновременно (параллельный код), обычно применяют логические схемы определения четности суммы единиц, рассмотренные в параграфе 3.5.2.

Одним из распространенных избыточных кодов, позволяющих не только обнаруживать, но и исправлять одиночные ошибки, является код с проверкой на четность, разработанный Хеммингом в 1950 году.

В этом коде из n разрядов передаваемого слова m разрядов исполь-зуются для передачи информационных комбинаций, а mnk - в качест-ве контрольных. Все m информационных разрядов разбиваются на кон-трольные группы. Каждый контрольный разряд закрепляется за опреде-ленней группой. Перед передачей в контрольные разряды записываются символы 0 или I, являющиеся знаками четности соответствующей группы.

3.2.2. Преобразователи кодов и их синтез

Преобразователем кодов или кодопреобразователем называется цифровой узел с m входами и n выходами, преобразующий один парал-лельный двоичный код в другой. В общем случае m ≠ n, но часто встреча-ется задача преобразования различных четырехзначных двоичных кодов десятичных цифр. Множество таких двоичных кодов обеспечивает просто-ту выполнения арифметических операций, возможность контроля резуль-татов, исправления ошибки и т.д.

В таблице 3.3 помещены изображения десятичных цифр от 0 до 9 различными кодами. Коды 8-4-2-1 и 2-4-2-1 относятся к позиционным (взвешенным) кодам с указаниями в названии веса двоичных разрядов. Код "с избытком 3" образуется из кода 8-4-2-I прибавлением числа 3. Код Грея относится к так называемым циклическим кодам. В нем кодовые комбина-ции двух соседних чисел отличаются лишь в одном двоичном разряде. В код 2 из 5 значения двух элементов кода из пяти равны единице.

Таблица 3.3 Десятич-

ная цифра

Код 2-4-2-1 Код

с избытком 3

Код "2" из "5" Код Грея

0 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 1 0 0 0 1 2 0 0 1 0 0 1 0 1 0 0 1 1 0 0 0 1 1 3 0 0 1 1 0 1 1 0 0 1 0 0 1 0 0 1 0 4 0 1 0 0 0 1 1 1 0 1 0 1 0 0 1 1 0 5 1 0 0 1 1 0 0 0 0 1 1 0 0 0 1 1 1 6 1 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 7 1 1 0 1 1 0 1 0 1 0 0 1 0 0 1 0 0 8 1 1 1 0 1 0 1 1 1 0 1 0 0 1 1 0 0 9 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1

Оператор, выполняемый преобразователем кодов, обычно задается в

виде таблицы истинности. Каждая переменная iY , выходного кода рас-сматривается как логическая функция всех переменных Х входного кода.

Таблица 3.4 Код 2-4-2-1

Код Грея

Десятичные цифры

3X 2X 1X 0X 3Y 2Y 1Y 0Y 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 0 1 0 4 0 1 0 0 0 1 1 0 5 1 0 1 1 0 1 1 1 6 1 1 0 0 0 1 0 1 7 1 1 0 1 0 1 0 0 8 1 1 1 0 1 1 0 0 9 1 1 1 1 1 1 0 1

Рассмотрим в качестве примера порядок синтеза преобразователя

кода 2-4-2-1 в код Грея (таблица 3.4). Представим логические функции 1Y , 2Y , 3Y и 4Y на основании таблицы истинности (таблица 3.4) в виде карт

Карно и проведем минимизацию с использованием факультативных усло-вий (рис.3.8).

Рис. 3.8

В результате минимизации получаем

310103103

0101301013

0130130130130

XXXXXXXXX

XXXXXXXXXXXXXХХХXXXXXXY

,

12231 XXXXY , 322 XXY ,

123 XXY . Функция 0Y реализуется на элементах сумматоров по модулю 2.

Для реализации функций 1Y , 2Y используем логические элемен-тыИ-НЕ. Применив теорему де-Моргана, получим:

12231 XXXXY

322 XXY ;

Рис. 3.9

Схема преобразователя в соответствии с выражениями для функций 0Y - 3Y на элементах серии 155 ИМС 155 ЛАЗ (2И- НЕх4 ) и ИМС 155 ЛП5

(М2х4), с неполным использованием последней, приведена на рис. 3.9.

3.3. Шифраторы и дешифраторы

3.3.1. Шифраторы

Шифратором называется КЦУ с m входами и n выходами,

преобразующий сигнал I на одном из входов в n-элементный параллельный код на выходах.

Максимальное число входов maxm оп-ределяется числом возможных кодовых комбинаций и составляет n2 . Условное гра-фическое обозначение шифратора показано на рис.3.10. Входные шины нумеруются от 0 до 1m , а на выходных шинах обозначает-ся вес двоичного разряда

1n3210 2,...2,2,2,2 . Как следует из опреде-ления шифратора, только небольшая часть

наборов входных переменных таблицы ис-тинности соответствует кодовым комбина-

циям на выходе, остальные m2n наборов с числом единиц больше одной являются запрещенными. Поэтому оператор, выполняемый шифратором, удобно задавать сокращенной таблицей истинности, содержащей только m строк. В качестве примера в таблице 3.5 задан шифратор с семью входа-ми и тремя выходами.

Таблица 3.5

1X 2X 3X 4X 5X 6X 7X 3Y 2Y 1Y 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 1 1 1 1

Как видно из таблицы, выходной код в этом примере представляет

собой совокупность двоичных чисел от I до 7 (старший разряд 3Y ), соот-ветствующих номеру входной переменной iX , которая равна I. Булевы функции для трех выходных переменных составляются на основа-нии отображаемых таблицей очевидных связей входных и выходных пере-менных.

Рис. 3.10

Так, переменная 3Y равна I, если или 1X4 , или 1X5 , или 1X6 , или 1X7 .

Таким образом

.XXXXY;XXXXY;XXXXY

75311

76322

76543

(3.9)

Разумеется, если составить таблицу со всеми возможными наборами входных переменных, то после минимизации функций для 1Y , 2Y , 3Y с учетом факультативных условий были бы получены более сложным путем те же выражения (3.9).

Схема шифратора (рис.3.11) состоит из трех четырехвходовых эле-ментов "ИЛИ". Если необходимо синтезировать шифратор на элементах "И-НЕ", то выражения (1.9) необходимо преобразовать с использованием теоремы де-Моргана

.XXXXY

;XXXXY

;XXXXY

75311

76322

76543

(3.10)

Рис. 3.11

К ИМС шифраторов ТТЛ относятся КМ555ИВ1 и К555ИВ3. Микро-

схема КМ555ИВ1 (рис. 3.12,а) представляет собой приоритетный шифра-тор, на входы 81 II которого подаются напряжения низкого уровня. На выходах 0Q , 1Q , 2Q появляется двоичный код, соответствующий номеру входа, оказавшегося активным. Приоритет в том случае, если на несколько входов подаются активные уровни, имеет старший по номеру. Высший приоритет у входа 8I . ИМС имеет два дополнительных выхода GS (груп-повой сигнал) и 0E (разрешение от выхода), а также девятый разрешаю-щий вход 1E . На выходе GS появится напряжение низкого уровня, если

хотя бы на одном из сигнальных выходов 0Q - 2Q присутствует напряже-ние низкого уровня. На выходе 0E появится напряжение низкого уровня, если на всех входах - высокие уровни. Совместное использование выхода

0E и входа 1E позволяет построить многоразрядные приоритетные шиф-раторы.

а б

Рис.3.12

Микросхема К555ИВЗ (рис. 3.12,б) преобразует уровни логической единицы на одном из девяти входов 91 II в выходной двоично-десятичный код на выходах 30 QQ . К ИМС шифраторов ЭСЛ относится микросхема К500ИВ165, которая преобразует сигнал логической единицы, поданный на один из 8 входов, в двоичный трехразрядный эквивалент де-сятичного номера входа. Шифратор может работать синхронно, так как на выходах комбинационной схемы включены синхронные D-триггеры.

3.3.2. Дешифраторы

Дешифратором (декодером) называется КЦУ с m входами и n выхо-дами, преобразующий m-элементный параллельный код, поступающий на

входы, в сигнал 1 на одном из выходов. Каждому выходу соответствует своя кодо-вая комбинация на входах. Условное обозначе-ние дешифратора показано на рис. 3.13. Входы обозначаются весами двоичных разрядов от 1 до

12m , а выходы нумеруются от 0 до (n-1). Так как на m входах может быть m2 наборов вход-ных переменных, то максимальное число выхо-дов равно

mmax 2n . (3.11)

Если используются все выходы, дешифратор называется полным, ес-ли же число выходов меньше m2 - неполным.

Рис.3.13

Линейные (одноступенчатые) дешифраторы

В ряде случаев в дешифраторах номер выхода, на котором появляет-ся сигнал 1, равен двоичному числу, представленному набором входных переменных. Такой дешифратор с тремя входами работает в соответствии с таблицей 3.6. На основании таблицы 3.6 можно записать следующую систему из восьми функций

1230 XXXY ; 1234 XXXY ; 1231 XXXY ; 1235 XXXY ; (3.12)

1232 XXXY ; 1236 XXXY ;

1233 XXXY ; 1237 XXXY .

Таблица 3.6

Номер набора 3X 2X 1X 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y

0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 2 0 1 0 0 0 1 0 0 0 0 0 3 0 1 1 0 0 0 1 0 0 0 0 4 1 0 0 0 0 0 0 1 0 0 0 5 1 0 1 0 0 0 0 0 1 0 0 6 1 1 0 0 0 0 0 0 0 1 0 7 1 1 1 0 0 0 0 0 0 0 1

Как видно из выражений (3.12), каждый выход дешифратора реали-зует один из минтермов всех входных переменных. По функциям (3.12) строится схема дешифратора, который называется одноступенчатым или линейным (рис. 3.14,а).

Рис. 3.14

Он определяет собой совокупность из n элементов "И", причем, на входы их подаются все переменные iX либо в прямом, либо в инверсном виде. Следовательно, дешифратор имеет 2m парафазных входов (в данном случае 6 входов, если входные переменные снимаются, например, с триг-геров). В ИМС выполняется расширение фазы с помощью двух инверторов (рис. 3.14,б). Этим создается также одинаковая для всех входов единичная нагрузка, что облегчает непосредственное соединение дешифратора с вы-ходами источников входных сигналов. Подобную схему имеет, например, дешифратор с четырьмя входами и десятью выходами в ИМС К555ИД6 (ИД10). Дешифраторы часто выполняются синхронизуемыми. При этом чис-ло входов элементов должно быть увеличено на 1. Линейный дешифратор может быть построен и на элементах "ИЛИ-НЕ", лежащих в основе, например, всех серий ИМС ЭСЛ типа. Для этого с помощью теоремы де-Моргана функции (3.12) преобразуются к виду:

.XXXY

;XXXY

;XXXY

1237

1231

1230

(3.13)

По этому принципу построены ИМС дешифраторов К500ИД161 и К500ИД162. Они преобразуют поступающее на 3 входа трехразрядное

двоичное число в сигнал логическая единица (ИД162) или логический нуль (ИД161) на одном из семи выходов.

Многоступенчатые дешифраторы При большом числе входных переменных m с целью сокращения необходимого числа логических элементов применяются многоступенчатые схемы, к которым относятся прямоугольные и пирамидальные дешифраторы. В основу построения схемы прямоугольного дешифратора положены следующие операции: 1. Все m входов дешифратора разбиваются на 2 группы (при четном m – на две одинаковые группы). Для каждой группы образуются частич-ные минтермы, в которые входят переменные только данной группы. 2. Производится парное логическое перемножение всех частичных минтермов первой группы со второй. При этом получается n полных мин-термов. Эти две операции выполняются двумя ступенями схемы. Пусть необходимо построить дешифратор для 4m . Если разбить входные переменные на две группы 1X , 2X и 3X , 4X и обозначить час-тичные минтермы первой и второй групп соответственно ip и jq , полу-чим:

;XXp;XXp

;XXp;XXp

123

122

121

120

.XXq;XXq;XXq;XXq

343

342

341

340

(3.14)

Очевидно, что система булевых функций для выходов может быть записана в виде:

;pqY;pqY;pqY;pqY

303

202

101

000

;pqY;pqY;pqY;pqY

317

216

115

014

;pqY;pqY

;pqY;pqY

3211

2210

129

028

.pqY;pqY;pqY;pqY

3315

2314

1313

0312

(3.15)

Переменные ip и jq получаются на выходах двух линейных дешиф-раторов (рис. 3.15), составляющих первую ступень. Вторая ступень пред-ставляет собой матричную схему из 16 двухвходовых элементов "И". Она обеспечивает получение конъюнкций jq ip и для всех индексов j и i от 0 до 3.

Рис.3.15 Число ступеней дешифратора может быть и больше двух. При боль-шом числе переменных в группе она может быть, в свою очередь, разбита на две подгруппы, которые объединяются собственной матричной ступе-нью. Выходные переменные дешифратора образуются при этом третьей матричной ступенью. Эта третья ступень может иметь большое число эле-ментов, но, в принципе, возможно составление ее из отдельных частей, ко-торые содержат группы двухвходовых элементов "И", не связанных друг с другом. Вообще прямоугольный дешифратор обладает свойством наращиваемости с целью увеличения входов и выходов. Дешифраторы с большим числом выходов находят широкое приме-нение в адресной части запоминающих устройств. В этих случаях они практически всегда строятся по прямоугольной схеме, причем последняя матричная ступень совмещается с запоминающей матрицей. Пирамидальная схема дешифратора (рис.3.16) строится следующим образом. В первой ступени получаются четыре переменные, соответст-вующие всем возможным наборам входных переменных 1Х и 2Х . Во второй ступени происходит логическое умножение на 3Х и 3Х , так что число выходов удваивается, в третьей ступени – на 4Х и 4Х и т.д.

При m входных переменных последняя ступень имеет m2 выходов, а число ступеней 1m , причем в каждой ступени применяются только двухвходовые элементы "И" либо "ИЛИ-НЕ". На рис.3.16 приведена схема пирамидального дешифратора для 6m .

Рис.3.16 Прямоугольные и пирамидальные дешифраторы уступают линейным по быстродействию, так как временная задержка пропорциональна числу ступеней. Однако линейные схемы при одинаковом числе входов требуют применения более сложных логических элементов, а если m превышает максимальное число входов данного типа интегральных логических эле-ментов, то реализация одноступенчатой схемы невозможна.

3.4. Мультиплексоры

3.4.1.Определения и функциональная схема мультиплексора Мультиплексор (от англ. multiplex – многократный) – это ЦУ, пред-назначенный для коммутации в желаемом порядке информации, посту-пающей с нескольких входных шин на одну выходную. С помощью муль-типлексора осуществляется временное разделение информации, посту-пающей по разным каналам. Мультиплексор подобен бесконтактному мно-гопозиционному переключателю. Мультиплексоры обладают двумя группами входов: информацион-ными и управляющими и одним, реже двумя – взаимодополняющими (па-рафазными) выходами. К информационным входам подводятся информа-

ционные каналы. К управляющим входам относятся адресные и разре-шающие (стробирующие) входы. На адресные входы подается кодовая комбинация, в соответствии с которой тот или иной информационный вход подключается к выходу. Если мультиплексор имеет n адресных входов, то число информационных входов равно n2 . Таким образом, кодовая комби-нация на адресных входах определяет конкретный информационный вход, который будет соединен с выходом мультиплексора. Разрешающий (стробирующий) вход управляет одновременно всеми информационными входами независимо от состояния адресных входов. Запрещающий сигнал на этом входе блокирует действия всего устройства. Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов. Разрешающий вход также используется для наращивания разрядно-сти мультиплексора. На рис.3.17 приведена функциональная схема и условное графиче-ское обозначение простейшего мультиплексора вида "две линии в одну" (2:1). Для переключения входных информационных каналов используется один адресный сигнал А. Когда А=0, F=X0; при А=1, F=X1, то есть узел реализует логическую функцию

10 AXXAF (3.16)

Рис.3.17

Эти же принципы положены в основу построения и более сложных

схем мультиплексоров. На рис.3.18,а приведена функциональная схема ре-ального мультиплексора "четыре линии в одну" (4:1) – половина микро-схемы К155 КП2. Она содержит четыре информационных входа D0 – D3, два адресных входа А и В и разрешающий вход V. Вход А принадлежит младшему разряду, В – старшему разряду адресной комбинации. Когда разрешающий вход находится под высоким потенциалом V=1, один из входов логических элементов "И" будет под низким 0V , так как сигнал подается через инвертор и, следовательно, на их выходах также будут ну-

левые уровни независимо от состояния остальных входов. Выходной сиг-нал в этом случае также будет F=0.

Схема управления выполнена таким образом, что при поступлении на вход разрешающего сигнала V=0 любые комбинации сигналов на ад-ресных входах А и В (00, 01, 10, 11) создают условия, при которых на вы-ходе обеспечивается селекция одного их информационных входов (D0, D1, D2, D3). Так, например, двоичное число 10 на адресных входах обеспечива-ет селекцию шины D2.

а) б)

Рис.3.18

Это следует из таблицы истинности рассматриваемого мультиплек-сора (таблица 3.8) и его логической формулы (3.17).

3210 BADDABADBDABVF (3.17)

В мультиплексорах ТТЛ входные информационные сигналы прохо-дят через несколько логических элементов. Поэтому такие приборы могут обрабатывать только цифровые сигналы, логические уровни которых на-ходятся в пределах, допустимых для ИМС ТТЛ.

Таблица 3.8 В х о д ы

V B A Выход F

0 0 0 D0 0 0 1 D1 0 1 0 D2 0 1 1 D3 1 X X 0

Мультиплексоры КМОП строятся на основе дешифраторов и двуна-правленных вентильных ключей. Поэтому такие мультиплексоры с равным успехом могут быть использованы и в обращенном режиме в качестве де-мультиплексоров – узлов, коммутирующих сигналы от одной шины к не-скольким. Такие мультиплексоры могут обрабатывать и аналоговые сигна-лы. Условное графическое обозначение мультиплексора К155 КП2 пред-ставлено на рис.3.18,б. Микросхема К155 КП2 содержит в одном корпусе два мультиплексора вида 4:1. Каждая секция имеет четыре информацион-ных входа 30 DD , разрешающий вход V, а также прямой по отношению к информационным входам выход F. Два адресных входа А и В – общие для обоих мультиплексоров, причем вход А – младший разряд.

3.4.2. Способы наращивания числа информационных входов В мультиплексорах, выпускаемых в виде самостоятельных ИМС, число информационных входов не превышает 16. Большее число входов обеспечивается путем наращивания. Наращивание можно выполнять дву-мя способами: объединением нескольких мультиплексоров в пирамидальную схему; последовательным соединением разрешающих входов мультиплек-соров. На практике применяются оба способа соединения: пирамидальное и последовательное. Пирамидальные мультиплексоры строятся по ступенчатому принци-пу, причем обычно применяются две-три ступени. Пирамидальный харак-тер схемы состоит в том, что каждая ступень, начиная с первой, имеет больше входов, чем последующая. Младшие разряды кода адреса подают-ся на адресные входы первой ступени, а ступеням более высокого ранга соответствуют старшие разряды адресного кода. На рис.3.19 показан вариант мультиплексора 32:1 на основе прибо-ров 8:1 и 4:1. Чередование сигналов на адресных входах СВА (000, 001, 010, 011, 100, 101, 110, 111), микросхем DD1-DD4 одновременно коммути-

рует входы 70 ХХ на шину 0У , входы 158 ХХ на шину 1У , 2315 ХХ на шину 2У и 3124 ХХ на шину 3У . Адресу СВА=100, например, соот-ветствует поступление сигналов с 4X на 0У ; с 12X на 1У ; с 20X на 2У и с 28X на 3У .

Мультиплексирование шин 30 УУ происходит при смене сигналов на адресных входах высших разрядов ЕD (микросхема DD5) от 00 до 11. Если требуется, чтобы выход F был соединен с входом 24X , то ЕD должно быть равно 11 (код шины 3У ), а код шины 24X - CВА=000.Следовательно, информационному входу 24X соответствует адрес ЕDCВА=11000.

Рис.3.19

Общее число информационных входов при однотипных мультиплек-сорах младшей ступени равно произведению числа входов отдельных мультиплексоров и числа мультиплексоров:

PNN MX.вх.общ.вх , (3.18)

где MX.вхN -число входов отдельного мультиплексора;

Р- число мультиплексоров. Для очень больших .общ.вхN может понадобиться третий ряд (ступень) мультиплексора. Недостатками пирамидального наращивания следует считать повы-шенный расход микросхем, а также сравнительно невысокое быстродейст-вие из-за суммирования задержек при последовательном прохождении сигналов по ступеням пирамиды.

Рис.3.20

Способ последовательного соединения разрешающих входов на при-мере получения мультиплексора 32:1 из двух 16:1 (К155 КП1) с использо-ванием разрешающих входов микросхем в качестве адресных входов выс-шего разряда показан на рис.3.20. Адресными входами низших разрядов служат входы АВСD. Разрешающие входы V в данном случае использу-ются для подачи высшего(пятого) разряда Е: на первую схему в прямом виде, на вторую - в инверсном. Первая микросхема работает при нулевом сигнале высшего разряда (Е=0), а вторая – при единичном (Е=1). Благодаря логическому элементу "И-НЕ", фазы сигналов на выходе будут идентичны входным.

3.4.3. Мультиплексоры как универсальные логические элементы

По функциональным возможностям мультиплексоры являются очень гибкими устройствами и помимо прямого назначения могут выполнять и другие функции.

Мультиплексоры, в частности, используются для преобразования па-раллельного двоичного кода в последовательный. Если управляющие сиг-налы на адресных входах мультиплексора циклически менять в двоичной последовательности 00; 01; 10; 11 (эта операция легко выполняется с по-мощью двоичного счетчика), то на выходе мультиплексора будут появ-ляться один за другим сигналы, существующие на информационных вхо-дах, в порядке номеров этих входов. Разрядность преобразуемого слова определяется числом информационных входов. Если при этом время от времени чередовать сигналы на разрешающем входе, информация на вы-ходе мультиплексора будет характеризоваться псевдослучайной последо-вательностью. Мультиплексор также может работать в качестве универсального ло-гического элемента, реализующую любую логическую функцию, содер-жащую до 1m переменной, где m - число адресных входов мультиплек-сора. Применение мультиплексоров для реализации логических функций наиболее приемлемо, когда число переменных достаточно велико, 4-5 и более. Один мультиплексор в этом случае может заменить несколько кор-пусов с логическими элементами вида "И", "ИЛИ", "НЕ" и др. Синтез та-ких схем довольно прост и осуществляется на основе словесного описания функции или по таблице истинности. Использование мультиплексора в качестве универсального логиче-ского элемента основано на общем свойстве логических функции: незави-симо от числа аргументов всегда ровняться логической единице или нулю.

01

X,X,...,Xf 011n

Если на адресные входы мультиплексора подать входные перемен-ные, зная, какой выходной уровень должен отвечать каждому сочетанию этих сигналов, то, предварительно установив на информационных входах потенциалы нуля и единицы согласно программе, получим устройство, реализующее требуемую функцию. Так для логической функции "исклю-чающее ИЛИ" сочетаниям 00XX 01 и 11XX 01 соответствует значе-ние логического нуля, а двум другим 01XX 01 и 10XX 01 - логиче-ской единицы. Для выполнения этих условий достаточно подключить к ад-ресным входам мультиплексора А и В сигналы 0X и 1X соответственно, на информационные входы 0D и 3D подать потенциал логического нуля, а

на 1D и 2D - логической единицы. На разрешающий вход V при этом должен подаваться сигнал логического нуля (рис.3.21,а). Если число аргументов равно 1n , то есть превышает число адрес-ных входов, то мультиплексор следует включать несколько иначе. Пусть на основе мультиплексора 4:1 требуется составить схему, реализующую функцию трех переменных, заданную таблицей истинности (таблица 3.9). Расчленим мысленно таблицу истинности на группы по две строки в каждой. В каждой группе 2X и 1X неизменны, а 0X (аргумент младшего разряда) имеет два состояния. Выходной сигнал может иметь одно из че-тырех значений: 1F , 0F , 0XF , 0XF .

Таблица 3.9

Рис.3.21

Если переменные сигналы 2X и 1X подключить к адресным входам мультиплексора В и А, а на информационные входы 30 DD подать со-

гласно таблице истинности постоянные сигналы 01 U,U и переменные сигналы 0X , то такая схема (рис.3.21,б) будет удовлетворять заданным ус-ловиям.

Описанный метод приемлем также для составления схем с большим числом переменных.

3.4.4. Демультиплексоры

Демультиплексором называется ЦУ, в котором сигналы с одного ин-формационного входа распределяются в желаемой последовательности по нескольким выходам. Выбор нужной выходной шины, как и в мультиплек-соре, обеспечивается кодом на адресных входах. При K адресных входах демультиплексор может иметь в зависимости от конструкции до k2 выхо-дов. Таблица истинности демультиплексора 1:4 приведена в таблице 3.10.

Таблица 3.10

В А V X F0 F1 F2 F3 0 0 0 0/1 0/1 1 1 1 0 1 0 0/1 1 0/1 1 1 1 0 0 0/1 1 1 0/1 1 1 1 0 0/1 1 1 1 0/1 0 0 1 Ф 0 1 1 1 0 1 1 Ф 1 0 1 1 1 0 1 Ф 1 1 0 1 1 1 1 Ф 1 1 1 0

Структурная логическая схема демультиплексора, синтезированого согласно таблице истинности приведена на рис.3.22.

Рис.3.22

Работу демультиплексора описывают следующие логические функ-ции:

АBVXF0 ;

ABVXF1 ; (3.19)

ABVXF2 ;

BAVXF3 .

Как следует из определения, демультиплексор отличается от дешиф-ратора тем, что у дешифратора имеется m входов и n выходов, а у де-мультиплексора 1 вход и n выходов, причем

k2n , (3.20) где k -количество адресных входов.

В ряде случаев одни и те же микросхемы выполняют функции и демультиплексора и дешифратора. Так, например, микросхема К155 ИД3, условное изображение которой приведено на рис.3.23, работает как де-шифратор, если на обоих разрешающих входах поддерживать уровень ло-гического нуля и служит для преобразования четырехразрядного двоично-го кода в сигнал "1" на одном из 16 выходов.

Для создания режима демультиплексора 1:16 на один из разрешающих входов , например, 0V , подают уровень логического нуля, а другой ( 1U ) используют в качестве информационного. Кодовая комбинация на входах 0D , 1D , 2D , 3D переводит один из 16 выходов в активное состояние. Сигналы на активном выходе по-вторяют в прямом виде сигналы, поступающие на раз

Рис.3.23 решающий вход ( 1V ).

3.5. Сумматоры

3.5.1. Общие сведения об арифметических цифровых уздах.

Рассмотренные ранее комбинационные узлы выполняли логические функции. Для описания их поведения используется аппарат алгебры логи-ки. Входные и выходные сигналы высокого и низкого уровней оценива-лись соответственно как логическая единица и логический нуль. Дискретная техника оперирует и другим классом комбинационных узлов, назначение которых состоит в выполнении арифметических действий с двоичными числами: сложения, вычитания, умножения и деления. Такие цифровые узлы называют арифметическими. К арифметическим узлам от-носятся также ЦУ, выполняющие специальные арифметические операции, такие, как выявление четности или нечетности заданных чисел и их срав-

нение. Особенность арифметических узлов состоит в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и дейст-вие над ними подчиняется законам двоичной арифметики. Хотя арифмети-ческие узлы оперируют с численными величинами, для описания их рабо-ты также удобно пользоваться таблицами истинности. Арифметические узлы широко используются в ЭВМ и достаточно часто в аппаратуре ин-формационно-измерительной техники. Арифметические узлы выпускаются в виде готовых изделий в составе многих серий цифровых микросхем.

Важнейшая из арифметических операций - сложение (суммирование). Помимо прямого назначения она используется и при других операциях: вычитание - это сложение, в котором вычитаемое вводится в обратном или дополнительном коде, а умножение и деление - это последовательное сло-жение и вычитание.

Сумматорами называются цифровые узлы, выполняющие операцию сложения двоичных чисел. В устройствах дискретной техники суммирова-ние осуществляется в двоичном или двоично-десятичном кодах. По харак-теру действия сумматоры подразделяются на 2 категории:

а) комбинационные - как и все рассмотренные ранее узлы, не имею-щие элементов памяти;

б) накопительные - сохраняющие результаты вычислений. В свою очередь, каждый сумматор, оперирующий с многоразрядными сла-гаемыми, в зависимости от способа обработки чисел, может быть отнесен к последовательному или параллельному типу.

Сумматоры, выполненные в виде самостоятельных микросхем,-комбинационные, и в дальнейшем только они и будут рассматриваться.

Как последовательные, так и параллельные сумматоры строятся на основе одноразрядных суммирующих схем. Сложение чисел в последова-тельных сумматорах осуществляется поразрядно, последовательно во вре-мени. В сумматорах параллельного действия сложение всех разрядов мно-горазрядных чисел происходит одновременно.

3.5.2. Полусумматоры

Полусумматором называется комбинационный цифровой узел,

обеспечивающий выполнение операции арифметиче-ского сложения двух одноразрядных чисел А и В. Ус-ловное графическое обозначение полусумматора пока-зано на рис. 3.24. Полусумматор имеет два входа А и В для двух слагаемых и два выхода S (сумма) и Р (пере-нос). Обозначением полусумматора служат буквы HS (halfsum полусумма). Работу устройства отражает таб-лица истинности 3.11.

Рис.3.24

Таблица 3 11

А В S P 0 0 I I

0 1 0 1

0 I I 0

0 0 0 1

При сложении в двоичной системе счисления двух одноразрядных

чисел получаются результаты, приведенные на рис.3.25.

Логическая структура полусумматора такова, что состояние выхода S отображает бит суммы, а выхода P - бит переноса. Это следует из таблицы истинности полусумматора, работа которого описывается следующими уравнениями:

BABABAS (3.24)

BAP (3.25) Выражение 3.24 для выхода S как и столбец S таблицы истинности,

полностью совпадает с уравнением для логического элемента "Исключающее ИЛИ". Это обстоятельство объясняет, почему операцию "Исключающее ИЛИ" иногда называют сумматором по модулю 2 и обозначают в соответствии с рис. 3.26,а.

Рис.3.25

Рис.3.26

Логическая структура полусумматора в общем виде приведена на

рис. 3.26,б. Для реализации структуры в развернутом виде на логических элементах "И-НЕ" преобразуем выражение (3.24) с использованием теоремы де-Моргана

BABABABAS (3.26) Реализация структурной схемы полусумматора, в соответствии с

выражением (3.26), приведена на рис. 3.26,в. Решение некоторых вопросов преобразования цифровой

информации требует применения многовходовых сумматоров по модулю 2, называемых также узлами проверки на четность для кодов с проверкой на четность. Сигнал единица на выходе такого узла появляется только в случаях, когда набор входных переменных содержит четное число единиц.

Многовходные узлы контроля четности выполняются в виде ИМС повышенного уровня интеграции. Так, ИМС 155 ИП2 имеет 8 информаци-онных входов и два выхода четности и нечетности. Структура таких ИМС представлена на рис.3.27.

Рис.3.27

На выходе S такой ИМС логическая "I" появится только в случае,

когда количество единиц на входах А В С D ... N четно, а на выходе S - нечетно.

3.5.3.Полные сумматоры

Полным сумматором называется комбинационный цифровой узел,

предназначенный для сложения двух n-разрядных двоичных чисел. Проце-дуру сложения двух n разрядных двоичных чисел можно представить в ви-де, показанном на рис. 3.28.

Сложение цифр А1 и B1 младшего разряда дает бит суммы S1 и бит переноса Р1. В следующем (втором) разряде происходит сложение цифр Р1 A2 и B2, которое формирует сумму S2 и перенос Р2. Операция поразрядного сложения длится до тех пор, пока не будет сложена каждая пара цифр во всех разрядах.

Результатом сложения будет число S= Рn Sn .....S2S1, где Рn. и SI отображают I и 0, полученные в результате поразрядного сложения.

Полусумматор имеет два входа и пригоден, поэтому для использо-вания только в младшем разряде. Устройство для суммирования двух мно-горазрядных чисел должно иметь, начиная со второго разряда, три входа. два для слагаемых Аi и Вi и один для сигнала переноса Рi-1 с предыдущего разряда.

Рис.3.28

Проведем синтез полного сумматора. Исходя из таблицы истинности (таблица 3.12), можно записать следующие логические функции в СДНФ для сигналов суммы и переноса.

1iiii PBAS 1iii PBA 1iii PBA + 1iii PBA ; (3.27).

1iiii PBAP 1iii PBA 1iii PBA 1iii PBA (3.28)

Таблица 3.12

В х о д ы В ы х о д ы Номер строки Ai Bi Pi-1 Pi Si

0 1 2 3 4 5 6 7

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 0 0 1 0 1 1 1

0 1 1 0 1 0 0 1

Преобразуем выражения 3.27 и 3.28 к виду, удобному для реализа-

ции на полусумматорах.

iP)iBiA(1iP)iBiAiBiA(1iP)iBiAiBiA(S i (3.29)

iBiA1iP)iBiA()1iP1iP(iBiA1iP)iBiAiBiA(iP (3.30)

Из выражений (3.29) и (3.30) следует, что полный сумматор можно представить как объединение двух полусумматоров( рис. 3.29).

Рис. 3.29

Первый полусумматор служит для сложения двух чисел, принадлежащих одному разряду, и обеспечивает выход промежуточной суммы iS и переноса iP . Второй полусумматор складывает перенос предыдущего разряда 1iP с промежуточной суммой iS .

Таким образом, на выходе S второго полусумматора получается сумма iS для данного разряда с учетом переноса 1iP предыдущего. Перенос iP для данного разряда получается как логическая сумма переносов для первого и второго полусумматоров, что реализует логику работы полного сумматора, так как перенос IP =1 в том случае, если на

двух и более входах будет логическая единица. Как уже отмечалось, суммирование много-

разрядных чисел может быть последовательное или параллельное. При последовательном сумми-рований используется один, общий для всех разря-дов полный сумматор с дополнительной цепью за-держки (рис.3.30). Оба слагаемых кодируются по-следовательностями импульсов, которые синхрон-но вводятся в сумматор через входы А и В, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса IP на время одного такта, то есть до прихода пары слагаемых следую-

щего разряда, с которыми он будет просуммирован. Задержку обеспечива-ет D-триггер (триггер задержки). Для хранения и ввода слагаемых А и В, а

Рис. 3.30

также для преобразования последовательного кода выходных импульсов в параллельный применяют регистры сдвига. Работа регистров сдвига и триггера задержки синхронизируется общим генератором тактовых им-пульсов.

Достоинство последовательных сумматоров - малые аппаратурные затраты. К недостаткам их следует отнести сравнительно невысокое быст-родействие, поскольку одновременно суммируется лишь один разряд и время выполнения операции пропорционально числу разрядов слагаемых.

На рис. 3.31 приведена схема, поясняющая принцип действия n -разрядного параллельного сумматора с по-следовательным переносом. Число сумматоров в схеме равно числу раз-рядов. Выход переноса каждого сумматора соединен со входом переноса сумматора бо-лее старшего разряда. На входе переноса сумматора первого разряда установлен по-тенциал U0, поскольку сигнал переноса сюда не поступает. Слагаемые iA и iB складываются во всех разрядах одновременно, а перенос поступает с окончанием операции сложения в преды-дущем разряде. Быстродействие многораз-рядных сумматоров подобного вида ограни-чено задержкой переноса, так как появление сигнала переноса на выходе старшего разря-да не может произойти до тех пор, пока сиг-нал переноса младшего разряда не распро-страняется последовательно по всей системе. При большом числе разрядов сумма-тора применяется групповой перенос. Обра-зование суммы в каждом разряде внутри группы происходит при последовательном переносе, а перенос в следующую группу снимается не с сумматора старшего разряда, а с выхода схемы параллельного переноса. Этот сигнал переноса P4 подается на один из входов такой же схемы следующей группы, а также на вход сумматора младшего разряда в этой группе.

Рис. 3.32 В микросхеме К555 ИМ6 четыре полных одноразрядных сумматора

объединены в схему четырехразрядного сумматора (рис.3.32). Сигнал пе-

Рис. 3.31

реноса последовательно передается с выхода предыдущего разряда сумма-тора на вход переноса следующего разряда. Время выполнения операции в данном сумматоре намного больше времени сложения в одноразрядном сумматоре, т.к. в каждый следующий разряд единица переноса попадает, проходя все более длинную цепочку логических элементов. Чтобы уменьшить время выполнения операции сложения многораз-рядных чисел используют схемы параллельного переноса. При этом сигна-лы переноса во всех разрядах одновременно вычисляются по значениям входных переменных в данном разряде. Для сигнала переноса из любого i-го разряда справедливо соотноше-ние

1iii1iiiiii pСqpВАВАp (3.31) где iq -функция генерации переноса iС -функция распространения переноса

Пользуясь рекуррентным соотношением 3.31 можно вывести сле-дующие формулы для вычисления сигналов переноса в четырехразрядном сумматоре:

CQCCCCpqCCCqCCqCqCpqpCCCpqCCqCqCpqp

CCpqCqCpqpCpqp

1234012342343444344

12301232333233

2101222122

1011

Реализацию этих функций выполняет схема ускоренного переноса, приве-

денная на рис. 3.33

Рис. 3.33

Хотя полученные логические выражения достаточно сложны, время фор-мирования сигнала переноса в любой разряд с помощью вспомогательных функций определяется временем задержки распространения сигнала в двух элементах. Для построения 16-разрядного сумматора используется эта же

схема ускоренного переноса, на которую подаются сигналы Q и C от рас-смотренного четырехразрядного сумматора.

Особенно необходимо использование ускоренно-го переноса в сумматорах на МОП транзисторах, от-личающихся невысоким быстродействием. Вследст-вие этого в ИМC 164 ИМ I кроме четырехразрядного сумматора с последовательным переносом содержит-ся и схема параллельного группового переноса (164 ИП4). Эта ИМС предназначена для совместного при-менения с ИМС арифметико-логического устройства. Она может быть использована для формирования ус

Рис.3.34 коренного переноса при построении многоразрядного сумматора из групп по четыре одноразрядных сумматора в каждой. Ус-ловное графическое обозначение этой микросхемы приведено на рис.3.34.

3.6. Цифровые компараторы

Цифровыми компараторами называются цифровые узлы,

предназначенные для сравнения двух чисел, заданных в двоичном коде. Цифровые компараторы также как и сумматоры относятся к арифметическим устройствам.

Цифровые компараторы, предназначенные для сравнения двух n-разрядных чисел А и В, имеют 2n входов и 3 выхода BAF , BAF и

BAF . Условное графическое изображение компаратора представлено на рис, 3.36,а.

Рис. 3.35

Схема компаратора для сравнения одноразрядных чисел А и В представле-на на рис. 3.35,б. Она представляет собой развернутую логическую струк-туру элемента "Исключающее ИЛИ-НЕ" с тремя выходами. Из определе-ния операции "Исключающее ИЛИ (неравнозначность) вытекает, что функции ВАF , BАF , BAF равны:

ВА при 0ВА при 1

BABAF BA ;

1В,1А0В,0А1В,0А

ВА при 0

0В,1АВА при 1

BAF BA ; (3.32)

0В,0А1В,1А0В,1А

ВА при 0

1В,0АВА при 1

ВАF ВА .

Синтезируем компаратор для сравнения двух двухразрядных чисел 01ааА и 01bbВ . Очевидно, BA , если 01 bа . или

1100 bа при bа . Аналогично, BA , если 11 bа или 00 bа при 11 bа . Если же ВА то ,bа и bа 0011 .

На основании этих правил составим таблицу истинности ( таблица 3.13).

Таблица 3.13

Номер набора

1а 0а 1b 0b BAF BAF BAF

0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 2 0 0 1 0 0 0 1 3 0 0 1 1 0 0 1 4 0 1 0 0 0 1 0 5 0 1 0 1 1 0 0 6 0 1 1 0 0 0 1 7 0 1 1 1 0 0 1 8 1 0 0 0 0 1 0 9 1 0 0 1 0 1 0 10 1 0 1 0 1 0 0 11 1 0 1 1 0 0 1 12 1 1 0 0 0 1 0 13 1 1 0 1 0 1 0 14 1 1 1 0 0 1 0 15 1 1 1 1 1 0 0

На рис. 3.36 приведены карты Карно для функции ВАF , BАF , BAF

Рис. 3.36

Проведя минимизацию функций, получим:

001100001111

000011000011

0101010101010101BA

bаbаbаbаbаbа

bаbаbаbаbаbаbbааbbааbbааbbааF

(3.33)

0010101100101011BA bааbbаbаbааbbаbаF (3.34)

1000101101001011BA bbаbааbаbbаbааbаF (3.35)

Схема, соответствующая выражениям (3.33), (3.34) и ( 3.35 ), приведена на рис. 3.37.Следует отметить, что один из выходов коммутатора может быть получен как функция двух других. Например,

BABABA FFF , так как 1F BA только при условии, что 0F BA и 0F BA . При этом сокращается общее число логических элементов в схеме компаратора (на рис. 3.37 показано пунктиром).

Рис. 3.37

Однако общая глубина схемы и общая временная задержка увеличиваются. С повышением разрядности сравниваемых чисел сложность схемы резко возрастает. Потребуется большое количество

логических элементов и с большим числом входов. Неизбежно возрастает и глубина схемы.

Цифровые компараторы выполняются в виде отдельных ИМС. Так, например, ИМС K56I ИП2 сравнивает два четырехразрядных двоичных числа и имеет три выхода BAF , BAF , BAF , отображающих неравенство или равенство двоичных чисел. Условное графическое изображение ИМС K56I ИП2 приведено на рис.3.38.

Рис. 3.38 Восемь входов микросхемы используются для приема входных слов

АО-АЗ и ВО-ВЗ. Три входа А > В, А < В, и А = В (каскадирующие входы) используются при наращивании числа разрядов устройства сравнения. Если применяется только один корпус K56IИП2 на входы А = В и А > В,

следует подать напряжение, соответствующее логической единице, а на вход А < В - логического нуля. Логические состояния цифрового компаратора приведены в таблице 3.14.

Таблица 3.14 Входы сравнения Входы каскадиро-

вания Выходы

A3,B3 A2,B2 A1,B1 A0,B0 A>B A<B A=B QA>B QA<B QA=B A3>B3 1 0 1 1 0 0 A3<B3 1 0 1 0 1 0 A3=B3 A2>B2 1 0 1 1 0 0 A3=B3 A2<B2 1 0 1 0 1 0 A3=B3 A2=B2 A1>B1 1 0 1 1 0 0 A3=B3 A2=B2 A1<B1 1 0 1 0 1 0 A3=B3 A2=B2 A1=B1 A0>B0 1 0 1 1 0 0 A3=B3 A2=B2 A1=B1 A0<B0 1 0 1 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 0 1 1 0 1 1 A3=B3 A2=B2 A1=B1 A0=B0 1 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 1 1 0 1 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 0 0 0

Расширяющие (каскадирующие) входы компараторов позволяют

наращивать разрядность сравниваемых чисел без дополнительных логических элементов.

Рис. 3. 39

При этом компараторы соединяют последовательно (каскадно) или

параллельно (пирамидально).

На вход BAI подается сигнал логической единицы. На входы BAI и BAI компаратора младших разрядов (D1) подается сигнал логической единицы, а на вход BAI - логического нуля. В этом случае

обеспечивается функционирование

компараторов согласно таблице 3.14.

Схема каскадного соединения двух компараторов K56I ИП2 обеспечивает сравнение восьмиразрядных слов. На рис.3.40 приведена схема сравнения 20-разрядных чисел при

параллельном (пирамидальном)

соединении компараторов. В этой схеме выходы

BAQ и BAQ компараторов 2345 D,D,D,D первой

ступени соединяются со входами, соответственно ii B и A компаратора

6D второй ступени, а выходы BAQ и BAQ компаратора D1 со входами BAI и BAI компаратора 6D .

На расширяющие входы компараторов первой ступени для обеспечения их нормального (согласно таблицы 3.14) функционирования подаются сигналы BAI = BAI =1 и BAI =0.

При параллельном способе соединения компараторов быстродействие схемы сравнения значительно выше, чем при каскадном соединении, так как задержки в случае каскадного соединения суммируются.

ГЛАВА 4. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЦИФРОВЫЕ УЗЛЫ

4.1. Основная модель последовательностного цифрового узла

В состав последовательностного цифрового узла, кроме комбинаци-онных ЛЭ, входят элементы памяти. Поэтому для определения совокупно-сти значений выходных сигналов необходимо знать начальное состояние узла и совокупность сигналов на входе.

Математической моделью устройств, обладающих рассмотренным типом зависимости между входными и выходными сигналами, является конечный автомат. Конечный автомат, как абстрактная математическая модель устройства, применим для изучения функциональных свойств циф-ровых устройств.

Конечным автоматом называется устройство, для которого опре-делены:

дискретное время t, принимающее целые положительные значения (t=0,1,2,….);

конечное множество ( Xn-1, Xn-2,... X1, Xo ) возможных значений входного сигнала Х(t), называемое входным алфавитом автомата;

конечное множество внутренних состояний Qi(t) = ( qk-1, qk-2, … q1, q0 );

функция переходов ( возбуждения ) Fп, определяющая состояние, в которое перейдет автомат в момент t+1 , если известно его состояние и значение входного сигнала в момент t;

функция выходов Fвых , выражающая зависимость значения выход-ного сигнала автомата от его внутреннего состояния и значения входного сигнала в момент t.

Обозначая текущее состояние автомата через Q( t ), функции Q( t+1 ) и Y( t+1 ) можно записать в следующем виде:

)XQ(FY

,)XQ(FQ

)t(,)t(iвых)1t(

)t(,)t(in)1t(

( 4.1

) Зная конкретный вид функций Fn и Fвых для любого начального со-

стояния Q( 0 ) и входного сигнала X( t ), можно найти последовательность состояний Qi( t ) и выходной сигнал Y( t ).

Автоматы, используемые в цифровой технике, обычно имеют дво-ичные входы и выходы. Такие автоматы называются цифровыми автома-тами (ЦА).

Функциональная схема асинхронного цифрового автомата приведена на рис.3.1. Она состоит из комбинационного цифрового узла и элементов памяти D0, D1, …, Dk-1. В синхронных ЦА элементы задержки синхронные, т.е. значения qk изменяются только в дискретные моменты времени t = 1, 2, 3 … , а в промежутках между этими моментами сигналы qk ( t+1 ) не изме-

няют состояние элементов памяти. Для выполнения этого условия на эле-менты памяти подаются тактовые (синхронизирующие) импульсы С.

Фундаментальным результатом теории конечных автоматов, опреде-ляющим методы синтеза последовательностных цифровых устройств, яв-ляется возможность разложения произвольного конечного автомата на со-вокупность взаимодействующих автоматов простейшего типа, обладаю-щих одним или двумя внутренними состояниями.

Рис.4.1 П р и м и т и в н ы м или автоматом без памяти называется ЦА с од-

ним внутренним состоянием. Его функция переходов вырождается в тож-дественную функцию, а функция выходов – в систему переключательных функций входных двоичных переменных, т.е.

Y0 = Fвых 0 ( xm-1, xm-2, . . . , x1, x0 ) Y1 = Fвых 1 ( xm-1, xm-2, . . . , x1, x0 ) Y2 = Fвых 2 ( xm-1, xm-2, . . . , x1, x0 ) ( 4.2 )

.

.

. Yn-1 = Fвых n-1 ( xm-1, xm-2, . . . , x1, x0 ),

где m и n – число входов и выходов двоичных переменных.

Примитивный автомат реализуется в виде комбинационной логиче-ской схемы (КЦУ), представляющей собой соединение логических элемен-тов без цепей обратной связи.

Элементарным называется ЦА с двумя внутренними состояниями. Эти состояния кодируются двоичной переменной Q, совпадающей со зна-чением выходной переменной, т.е. функция выходов элементарного ЦА вырождается в равенство

.F.е.т, вых 1 1)(t1)t ( QY ( 4.3 ) Схемной реализацией элементарного ЦА является триггер.

Элементарные автоматы отличаются друг от друга числом входов и видом функции переходов. При синтезе цифровых устройств обычно используют относительно небольшое число элементарных автоматов. В принципе для построения произвольного автомата достаточно иметь всего один элемен-тарный автомат, функция переходов которого удовлетворяет условию пол-ноты. Это условие состоит в том, что для любого состояния существует входной сигнал, переключающий автомат в новое состояние, и сигнал, ос-тавляющий это состояние неизменным.

Реальные ЦА в отличие от абстрактных конечных автоматов рабо-тают в непрерывном времени. Переход от дискретного времени абстракт-ного автомата к непрерывному времени реального составляет важный раз-дел теории автоматов.

По способу задания дискретного времени цифровые автоматы де-лятся на асинхронные и синхронные.

В асинхронных ЦА после каждого изменения входного сигнала имеет место переходный процесс, состоящий в последовательном пере-ключении связанных между собой ЛЭ, и этот процесс заканчивается пере-ходом ЦА в новое стационарное состояние. В этом состоянии ЦА будет находиться до следующего переключения входного сигнала.

а) б)

Рис. 4.2

Время, в течение которого ЦА будет оставаться в стационарном со-стоянии, не влияет на характер процессов при следующих переключениях, т.к. в потенциальных ЛЭ отсутствуют динамические элементы памяти. Поэтому можно принять временной интервал между двумя соседними пе-реключениями на входе равным единице. Тогда к началу каждого очеред-ного переключения условное (дискретное) время принимает целочислен-ное значение, для которого состояние ЦА известно, поскольку к моменту нового переключения, как предполагалось, переходный процесс предыду-щего переключения уже завершен. На рис.4.2 приведен порядок определе-ния дискретного времени для асинхронного устройства с тремя двоичными входными переменными 2хх,х и10 , временные диаграммы которых при-ведены на рис.4.2,а.

Моменты времени, в которые происходит переключение, пронуме-рованы цифрами 1 - 5. Полагая временные интервалы между соседними переключениями равными единице, перейдем к условному времени It при котором переключение входных переменных происходит при целочислен-ных значениях It (рис.4.2,б).

В синхронных ЦА переключение происходит в момент подачи спе-циального сигнала синхронизации (синхроимпульса), определяющего дис-кретное время, причем состояние в которое перейдет ЦА определяется сигналами на других входах.

Входы ЦА называются статическими, если на процессы его пере-ключения влияет только значение входной переменной. Статический вход ЦА называется управляющим, если изменение значения переменной х на этом входе не может вызвать переключения ЦА, а лишь управляет харак-тером воздействия на процессы переключения со стороны других входов.

Входы ЦА называются динамическими, если на процессы его пере-ключения влияет только изменение значения входной переменной.

Статические и динамические входы могут быть прямыми и инверс-ными. Условные обозначения прямого и инверсного статического и дина-мического входов приведено на рис.4.3. Статический вход называется прямым, если переключение ЦА осуществляется сигналом логической единицы, и инверсным, если переключение ЦА осуществляется сигналом логического нуля (рис.4.3,а).

Рис.4.3

x

X

а б

xx

Динамический вход называется прямым, если переключение ЦА осуществляется положительным фронтом входного сигнала, и инверсным, если переключение ЦА осуществляется спадом входного сигнала (рис.4.3,б).

Совокупность входов называется совокупностью установочных входов, если допустимые комбинации значений переменных xm-1, xm-2, . . . , x1, x0

на этих входах можно отнести к одному из трех видов: пассивные, установки 0 и 1, запрещенные.

4.2. Особенности синтеза последовательностных цифровых узлов

Последовательностный ЦУ (ЦА) может быть задан: 1.Словесным описанием; 2.Табицей истинности; 3.Аналитическим способом, в виде аналитических выражений для Fn и Fвых; 4.Графически, в виде графа внутренних состояний, переходов и выходов; 5.Временными диаграммами. Синтез ПЦУ включает в себя следующие этапы:

- формулировка за уточнение технических требований к работе син-тезируемого ПЦУ;

- построение графа ПЦУ (таблицы истинности); - определение требуемого количества внутренних состояний Q и ко-

личества элементов памяти р на основании соотношения Qlogp 2 , (4.4)

где скобки означают округление до большего целого; - кодирование внутренних состояний ПЦУ; - выбор типа логических элементов и элементов памяти, на которых

будет выполняться синтезируемый ПЦУ; - построение таблицы переходов, выходов и возбуждающих функ-

ций, управляющих состоянием элементов памяти; - получение аналитических выражений для функций возбуждения и

выходов, их минимизация и запись минимизированных функций в сооветствии с выбранным базисом;

- составление по полученным выражениям функциональной схемы синтезируемого узла;

- выбор промышленной серии интегральных микросхем; - составление принципиальной схемы ПЦУ на выбранных ИМС. К основным последовательностным цифровым узлам относятся

триггеры, регистры и счетчики. Выходные переменные ПЦУ, как было указано выше, определя-

ются как значениями входных переменных в данном такте работы узла, так и состояниями элементов памяти. При N элементах памяти макси-

мальное число внутренних состояний равно 2N. В некоторых случаях часть возможных состояний исключается и ЦУ имеет число внутренних состояний меньшее, чем 2N .

Как правило, в последовательностных ЦУ в качестве элементов памяти используются статические триггеры, которые являются элемен-тарными ЦА.

4.3. Триггер как элементарный цифровой автомат

Потенциальный триггер представляет собой два инвертирующих усилителя, замкнутых в кольцо положительной обратной связи и имеет два состояния устойчивого равновесия. В качестве инвертирующих уси-лителей могут быть использованы усилители (ключи) на транзисторах или интегральные логические элементы И-НЕ или ИЛИ-НЕ. Переключе-ние триггера осуществляется подачей внешних сигналов управления, ко-торые определяются типом триггера. Выходные сигналы триггера будем обозначать Q (прямой выход) и Q (инверсный выход). Состояние триггера характеризуется значениями сигналов на пря-мом Q и инверсном Q выходах. Такие выходы называют парафазными. Будем считать, что триггер находится в единичном состоянии, если

1Q и 0Q и в нулевом,если 0Q и 1Q . Триггер может сохранять одно из двух устойчивых состояний, в

котором он находится, бесконечно долгое время, поэтому он сам являет-ся элементом памяти.

Наличие двух устойчивых состояний позволяет считать триггер элементарым ЦА. Триггеры могут быть асинхронными и синхронными (тактируе-мыми). Асинхронными называются триггеры, опрокидывание которых происходит в момент поступления на входы определенной комбинации входных информационных сигналов. Синхронными называются триггеры, опрокидывание которых про-исходит в момент поступления на тактовый (синхронизирующий) вход тактового импульса С при определенной для данного триггера комбина-ции входных информационных сигналов. В синхронных триггерах, на-ряду с информационными входами, имеется один или несколько синхро-низирующих входов С, на которые подаются периодические последова-тельности тактовых импульсов. Синхронизирующие сигналы (импульсы) поступают на вход С только в дискретные моменты времени: ,...t,t,t,...,t,t 1nn1n21 . Сигналы запуска триггера на информационных входах могут изменяться не толь-ко в эти моменты времени, но и в промежутках между ними. Главное, чтобы к моменту прихода сигнала синхронизации на информационные входы подавалась заданная комбинация запускающих сигналов.

Условимся символами nnn Q,C,X обозначать соответственно значения входных, тактовых (синхронизирующих) и выходных сигналов триггера, действующих в интервале 1nn ttt , т.е. в n-м такте. Тогда

1nQ - значение сигнала на выходе Q триггера в (n-1)-м такте. Правило работы триггера задается в виде таблицы переходов (истинности) или в виде логической функции набора входных сигналов и предшествующего состояния триггера:

nn2

n1

1nn C,...,X,X,QfQ .

Для реализации подобных логических функций в схему включают наря-ду с собственно триггером и логическую схему управления. При рас-смотрении триггера на дискретных элементах мы различаем собственно триггер и схему запуска, от которой зависят функции, выполняемые триггером.

4.4.Потенциальные триггеры на ИЛЭ

В различных сериях интегральных узлов, выпускаемых промыш-ленностью представлено несколько типов триггеров, отличающихся друг от друга как по схеме, так и по назначению. Обычно собственно триггер и логическая схема, управляющая его входами, создаются на одной кремниевой пластине и составляют конструктивно один модуль. Рассмотрим таблицу переходов триггера с раздельным запуском по входам S “включено” или R “выключено” (таблица 4.1) В таблице за исполнительное значение входного сигнала принята 1, а за нейтральное – 0. На последних двух наборах значение выходного сигнала nQ триггера неопределенное, т.к. на оба его входа поступают одновременно исполнительные значения сигналов. Неопределенность перехода отображаются в таблице знаком факультатива Ф. Составим на основании таблицы 4.1 карту Карно для функции nQ (рис. 4.4,а).

Столбец карты Карно при комбинации входных сигналов 11RS nn называется столбцом неопределенности.

Доопределение функции на факультативных наборах позволяет получить 4 возможных состояния столбца неопределенности (рис. 4.4,б). При синтезе триггера на ИЛЭ в соответствии с картой Карно (рис. 4.4,а) и первым состоянием столбца неопределенности получим схему RS-триггера с инверсными входами, вторым состоянием – RS-триггера с прямыми входами, третьим – Е-триггера, четвертым – JK-триггера.

Таблица 4.1

Номер набора

nS nR 1nQ nQ Реакция триггера

0 0 0 0 0 Хранение 0 1 0 0 1 1 Хранение 1 2 0 1 0 0 Подтверждение 0 3 0 1 1 0 Сброс в 0 4 1 0 0 1 Установка 1 5 1 0 1 1 Подтверждение 1 6 1 1 0 Ф Неопределен-

ность 7 1 1 1 Ф Неопределен-

ность

Рис. 4.4

Эти типы триггеров на ИЛЭ являются основными, имеющими два ин-формационных входа. Е-триггеры широкого применения не получили и не реализуются промышленностью в интегральном исполнении ни в од-ной из серий ИМС. Однако для устранения запрещенной комбинации

1RS для RS-триггера с прямыми входами может быть использована управляющая схема, применяемая в Е-триггере. По одному информаци-онному входу имеют Т-триггер (триггер со счетным входом) и D-триггер (триггер задержки). Перечисленные типы триггеров могут быть как асинхронными, так и синхронными.

4.4.1. RS-триггеры Простейшим триггером является RS-триггер. На основе RS-триггера с использованием различных схем управления строятся другие, более сложные типы триггеров.

Асинхронный RS-триггер с инверсными входами.

Для синтеза этого триггера доопределим искомую функцию, пола-гая ее равной единице на факультативных наборах. Карта Карно этой функции представлена на рис. 4.5.

Проведя минимизацию по методу карт Карно, получим:

1nnnn QRSQ . Для реализации триггера на ИЛЭ И-НЕ преобразуем выражение (4.5), используя теорему де Моргана. Получим

1nQ

1nnn1nnnn QRSQRSQ

(4.5)

Обозначая 1nnQR через nQ , получим функциональную схему триггера (рис. 4.6,а), соответствующую выражению 4.5. УГО этого триггера приведено на рис. 4.6,б.

Рис. 4.6

Из функциональной схемы триггера можно получить выражение для nQ , которое можно записать в следующем виде

1nnnn QSRQ (4.6) Порядок опрокидывания RS-триггера на ИЛЭ И-НЕ приведен в таблице 4.2. Как видно из таблицы, переключение триггера в состояние

1Qn происходит при 0S n и 1R n , а в состояние 0Qn - при 1S n и 0R n в силу того, что информационные входы являются ин-

версными. При 1RS nn триггер сохраняет свое состояние ( 1nn QQ ). Комбинация входных сигналов 0S n и 0R n является запрещенной для данного триггера.

Рис.4.5

Таблица 4.2

nS nR nQ 0 0 запр.

0 1 1

1 0 0

1 1 1nQ Рассмотренный триггер на ИЛЭ И-НЕ называют RS-триггером с инверсными входами ( S , R ), т.к. он управляется сигналами, соответст-вующими логическому 0. Для нормального функционирования триггера должно выполнять-ся условие 0RS nn . Асинхронный RS-триггер с прямыми входами. Доопределим искомую функцию nQ , полагая ее равной 0 на фа-культативных наборах. Карта Карно полученной функции представлена на рис.3.7. Проведя минимизацию, получим:

1nnn1nnnnn QSRQRRSQ . (4.7) Для реализации триггера на ИЛЭ ИЛИ-НЕ преобразуем выражение (4.7), ис-пользуя теорему де Моргана.

Получим:

nQ

1nnnn QSRQ . (4.8)

Рис. 4.8

Функциональная схема триггера, соответствующая выражению (4.8), приведена на рис. 4.8,а, а УГО этого триггера – на рис. 4.8,б.

Рис.4.7

Порядок переключения RS-триггера на ИЛЭ ИЛИ-НЕ приведен в таблице 4.3.

Таблица 4.3 nS nR nQ

0 0 1nQ 0 1 0

1 0 1

1 1 запр.

Переключение данного триггера в состояние 1Qn осуществляет-

ся при 1S n и 0Rn , а в состояние 0Qn - при 0S n и 1Rn . Триггер сохраняет исходное состояние при 0RS nn . Комбинация входных сигналов 1RS nn является запрещенной. Рассмотренный триггер на ИЛЭ ИЛИ-НЕ называют RS-триггером с прямыми входами S и R в силу того, что он управляется силами, соот-ветствующими логической 1. Для нормального функционирования триг-гера, так же, как и в RS-триггере с инверсными входами, должно выпол-няться условие 0RS nn . В рассмотренных асинхронных RS-триггерах управляющие сигна-лы воздействуют на триггер непосредственно с началом своего появле-ния на входах. В современных цифровых устройствах срабатывание всех триггеров должно происходить строго одновременно по тактовым (син-хронизирующим) импульсам. Такие RS-триггеры называются синхрон-ными.

Синхронные RS-триггеры На рис. 4.9 представлены схемы синхронных RS-триггеров на ИЛЭ ИЛИ-НЕ (рис.4.9,а) и И-НЕ (4.9,б). В этих схемах управляющие сигналы поступают на входы S и R собственно триггера не непосредственно, а через схему управления, состоящую из двух ИЛЭ. Синхронные RS-триггеры имеют три входа: сигнальные входы S, R и синхронизирующий вход С. Кроме того, такие триггеры могут иметь еще установочные входы S' и R'. Они являются входами собственно триггера и предназначены для приоритетной установки триггера в ис-ходное состояние (1 или 0), независимо от комбинации сигналов на вхо-дах S, R и С. При наличии на входе С триггера разрешающего значения синхро-сигнала ИЛЭ схемы управления обеспечивают передачу информацион-ных входных сигналов на входы S' и R' собственно триггера. Если син-хросигнал имеет запрещающее значение, то ИЛЭ схемы управления

обеспечивают на входах S' и R' собственно триггера нейтральные сигна-лы, благодаря чему триггер сохраняет предыдущее состояние.

Рис. 4.9

Особенностью синхронных RS-триггеров, представленных на рис.

4.9, является применение в схеме управления инвертирующих ИЛЭ (ИЛИ-НЕ, И-НЕ), приводящее к изменению исполнительных значений управляющих сигналов по сравнению с асинхронными RS-триггерами, собранными на аналогичных ИЛЭ.

Порядок переключения синхронных RS-триггеров, приведенных на рис. 4.9,а и рис. 4.9,б приведен, соответственно, в таблицах 4.4 и 4.5.

Таблица 4.4

С nS nR nQ 0 0 0 запр.

0 0 1 1

0 1 0 0

0 1 1 1nQ 1 0 0 1nQ 1 0 1 1nQ 1 1 0 1nQ 1 1 1 1nQ

Таблица 4.5

С nS nR nQ

0 0 0 1nQ

0 0 1 1nQ

1 0 1nQ

0 1 1 1nQ

1 0 0 1nQ

1 0 1 0

1 1 0 1

1 1 1 запр. Рассмотренные RS-триггеры реагируют на исполнительное значе-ние входных информационных сигналов сразу же после их подачи, т.е. по переднему фронту сигналов (в синхронных триггерах – с появлением синхроимпульсов). Такие триггеры называются одноступенчатыми и имеют на УГО в основном поле одну букву Т. Одноступенчатые тригге-ры не могут быть использованы для построения нашедших широкое применение в цифровой технике однотактных регистров и счетчиков, в которых триггеры соединяются последовательно друг с другом. При распространении сигналов по этой цепочке происходит передача инфор-мации от триггера к триггеру. Так, например, в регистрах с приходом синхроимпульса каждый триггер iT цепочки принимает состояние пре-дыдущего триггера 1iT и должен сохранить это состояние до прихода синхроимпульса следующего такта. С помощью одноступенчатых триг-геров осуществить такую передачу сигналов невозможно. Для решения этой задачи применяются двухступенчатые триггеры. Двухступенчатые триггеры состоят из двух триггеров первой и второй степени. Триггер первой ступени предназначен для приема (записи) ин-формации и передачи ее в триггер второй ступени в промежутке между тактовыми импульсами. Внутренние связи между триггерами первой и второй ступени обеспечивают следующий порядок работы в каждом такте:

- запись входной информации в запоминающий триггер первой сту-пени с одновременным блокированием входов триггера второй ступени и сохранением его исходного состояния 1nQ ;

- блокирование входов триггера первой ступени с одновременной перезаписью информации из нее в разблокированную вторую ступень.

Проще всего это достигается разделением такта на две части и применением в каждой ступени синхронных триггеров. При этом осуще-ствляется двухтактное управление двухступенчатой схемой триггера (рис. 4.10,а). В этой схеме периодическая последовательность синхроим-пульсов 1С первого полутакта разблокирует вход синхронного триггера первой ступени, обеспечивая запись информации в него, а периодиче-ская последовательность синхроимпульсов 2С второго такта – переза-пись информации в триггер второй ступени. Недостатком этой схемы является необходимость формирования двух последовательностей полу-тактовых импульсов.

Рис. 4.10

Осуществлять управление двухступенчатым триггером одной так-

товой последовательностью синхроимпульсов можно, если между син-хроимпульсов первой и второй ступеней включить инвертор (рис. 4.10,б).

В этой схеме при поступлении синхроимпульса 1С первая сту-пень будет разблокирована, а вторая заблокирована, т.к. на ее входе дей-ствует синхросигнал 0С . После окончания синхроимпульса вторая ступень окажется разблокированной и информация, записанная в первой ступени, перепишется в нее.

Так как информация в двухступенчатом триггере снимается с вы-хода триггера второй ступени, то, в отличие от одноступенчатых, дву-ступенчатые триггеры срабатывают после спада синхроимпульса, т.е. в них осуществляется задержка опрокидывания на время, равное длитель-ности синхроимпульса.

Широкое применение получил другой способ построения схем двухступенчатых триггеров, в которых отсутствует дополнительный ин-вертирующий элемент (рис. 4.11,а). В этой схеме триггер первой ступени блокируется и разблокируется синхроимпульсом С, а управление тригге-ром второй ступени осуществляется сигналами, снимаемыми с выходов схем управления первой ступенью. Таким образом, первая ступень пол-ностью управляет работой второй, что привело к появлению в иностран-

ной литературе названия данного триггера "хозяин – раб" (англ. master - slave) или MS-триггер. Такие триггеры называют также двухступенча-тыми триггерами с запрещающими связями.

Рис. 4.11

Блокирование второй ступени триггера осуществляется сигналами запрещающих связей ЗАПР.S и ЗАПР.R. При значениях синхросигнала

1С и входных сигналов 0S и 1R или 1S и 0R один из за-прещающих сигналов равен 0. В этом случае первая ступень разблокиро-вана и примет входную информацию, вторая же ступень заблокирована нулевым значением одного из запрещающих сигналов и сохраняет свое предыдущее состояние.

Если значение синхросигнала 0С , то произойдет блокирование триггера первой ступени. Сигналы же запрещающих связей будут еди-ничными (ЗАПР.S = ЗАПР.R = 1), что приведет к разблокированию вто-рой ступени и перезаписи в нее информации, записанной ранее в первую ступень.

И, наконец, если значение синхросигнала 1С , а входные сигна-лы имеют нейтральные значения 0S и 0R , то обе ступени будут разблокированы. Но изменения состояний первой и второй ступеней не произойдет, т.е. триггер сохранит исходное состояние, соответствующее состоянию в предыдущем такте.

Условное графическое обозначение двухступенчатого RS-триггера приведено на рис. 4.11,б. Оно отличается от УГО одноступенчатого триггера наличием двух Т в основном поле.

Можно показать, что среднее время задержки опрокидывания од-ноступенчатого асинхронного RS-триггера (разрешающее время) опре-деляется соотношением:

ср рас здср тр зд t2t , (4.9) а для синхронного одноступенчатого триггера

ср рас здср тр зд t3t . (4.10) Поэтому максимальная частота следования синхроимпульсов

maxCF с учетом (4.10) определяется соотношением:

ср рас здt31F

maxC . (4.11)

Для двухступенчатых синхронных RS-триггеров максимальная частота

maxCF следования синхроимпульсов должна быть в 2 раза меньше.

ср рас здt61F

maxC . (4.12)

Для устойчивого срабатывания асинхронного RS-триггера дли-тельность информационных сигналов на входах S и R должна быть не меньше суммарной задержки переключения триггера, т.е.

ср рас здср тр зд t2ttn . (4.13) В виде самостоятельных ИМС RS-триггеры выпускаются про-

мышленностью в ряде серий. Например, ИМС К555ТР2 и К561ТР2. Ка-ждая из ИМС содержит по 4 RS-триггера.

4.4.2. JK-триггеры

Подставив в столбец неопределенности значения nQ , соответст-вующие JK-триггеру, получим карту Карно переходов триггера (рис. 4.12,а).

Рис. 4.12

Проведя минимизацию по единицам (рис. 4.12,б) и нулям (рис.

4.12,в), получим выражения для nQ и nQ :

.QSQRQ,QRQSQ

1nn1nnn

1nn1nnn

(4.14)

Преобразуя выражения (4.14) для реализации схемы триггера на

ИЛЭ И-НЕ, получим:

.QSQRQ

,QRQSQ1nn1nnn

1nn1nnn

(4.15)

Сравнивая выражения (4.15), с (4.5) и (4.6), можно отметить, что

эти выражения идентичны при обозначениях 1nnn QSS и 1nnn QRR .

Если реализовать выражения для nS и nR на ИЛЭ И-НЕ, то полу-чим триггер с прямыми входами nS и nR . Чтобы отличить входные сиг-налы JK-триггера от входных сигналов nS и nR внутреннего RS-триггера, их обозначают, соответственно, nS через J (от англ. jump – пе-реброс) и nR через К (от англ. keep – сохранять). Таким образом, вход J имеет то же назначение, что и вход S, а вход K – что и вход R.

Функциональная схема JK-триггера, соответствующая выражени-ям (4.15), приведена на рис. 4.13,а.

Рис. 4.13

Элементы временной задержки, введенные дополнительно в схеме

на рис. 4.13, предназначены для стабилизации состояний триггера и не-посредственно на его функциональные свойства не влияют. Они предна-значены для создания временного сдвига между моментом ввода вход-ной информации nJ и nK и началом формирования выходной nQ и nQ . Без элементов задержки во время действия входной комбинации

1KJ nn при ср тр здвх ttи началась бы генерация, т.к. с каждой сме-ной выходных сигналов на входах оставалась бы комбинация, вызываю-щая новое опрокидывание триггера, что отражает таблица переключений JK-триггера (таблица 4.6).

Исключение запрещенной для RS-триггера комбинации входных сигналов 1RS nn обеспечивается в JK-триггере наличием обратных связей с выхода Q на вход К и с выхода Q на выход J.

Таблица 4.6

nJ nK nQ 0 0 1nQ 0 1 0 1 0 1 1 1 nQ

Схема синхронного одноступенчатого JK-триггера приведена на

рис. 4.13,б. Эффективное устранение генерации осуществляется в двухступен-

чатом JK-триггере. В этом триггере элементы задержки не при-меняются. Устойчивая работа обеспечивается последовательным опро-кидыванием первой и второй ступеней. Двухступенчатые JK-триггеры строятся так же, как и двухступенчатые RS-триггеры. Функциональная схема синхронного двухступенчатого JK-триггера с установочными вхо-дами S , R и его УГО приведены на рис. 4.14,а,б.

Рис. 4.14

Установка триггера в единичное или нулевое состояние произво-

дит по инверсным установочным входам S и R сигналами нулевого уровня независимо от сигналов, подаваемых на входы J, K и С.

Триггеры JK –типа производятся во многих сериях ИМС (133, 155, 533, 555, 1533, 561, 564, 1561, и др.) и обозначаются условно буквами ТВ на корпусе ИМС.

Например: К155ТВ1, К555ТВ6, К564ТВ1. JK-триггер является универсальным триггером. Кроме того, что он

полностью выполняет функции RS-триггера, из него, как будет показано, можно получить и другие типы триггеров, например, Т- и D-триггеры.

Рис. 4.15

4.4.3. D-триггеры

Триггер D-типа, или триггер задержки (от английского слова delay – задержка), представляет собой синхронный триггер (ИМС асинхрон-ных D – триггеров не производятся) с одним информационным входом D и входом синхронизации С. Помимо входа С у D-триггера может быть дополнительный вход V, равнозначный со входом С и разрешающий (при 1V ) запись информации. Такой триггер называют DV-триггером. Возможные состояния D-триггера приведены в таблице 4.7.

Как следует из таблицы 4.7, сигнал на выходе Q триггера в n-м такте при nС =1 соответствует сигналу на входе D в этом же такте.

nn DQ . (4.16)

Таблица 4.7

nС nD 1nQ nQ

0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1

Поэтому D-триггер в ряде случаев называется триггером данных

(data – данные) и применяется для записи и хранения двоичной информации.

Синтезируем синхронный D-триггер, исходя из таблицы его состояний. Карта Карно переходов триггера представлена на рис. 4.15. Проводя минимизацию по методу

карт Карно с учетом введения третьего контура для устранения опасных состязаний в синтезируемой схеме триггера, получим:

1nnnnn

1nn1nnnnn

QDCDCQDQCDCQ

. (4.17)

Для реализации D-триггера на ИЛЭ И-НЕ преобразуем выражение (4.17), используя теорему де Моргана. Тогда

1nnnnnn QDCDCQ . (4.18)

Сравнивая полученное выражение (4.18) с (4.6), можно отметить, что эти выражения идентичны при

nnn DCS и nnn DCR . (4.19) Преобразуем выражение nnn DCR для того, чтобы использовать реализацию nnn DCS

nnnnnnnnnnnnn CDCDCCCСDCDCR . (4.20) Функциональная схема синхронного D-триггера на основе RS-

триггера с инверсными входами с учетом выражений (4.19) и (4.20) пред-ставлена на рис. 4.16,а.

Рис. 4.16

УГО синхронного одноступенчатого

D-триггера приведено на рис. 4.16,б. Пунктиром на схеме показан разрешающий вход V, характерный для синхронного DV-триггера.

В D-триггере задержка изменения информации на выходе Q осуществляется от момента подачи сигнала на вход D до момента прихода синхроимпульса (С=1).

Примером реализации такого D-триггера может служить микросхема К555ТМ7, УГО которой приведено на рис. 4.17. ИМС содержит четыре синхронных D-

триггера, функциональная схема которых приведена на рис. 4.16,а. Для построения счетчиков и делителей частоты применяются D-триггеры, у которых процессы во входных и выходных цепях разделены во времени. Для этой цепи применяют двухступенчатые D-триггеры и D-триггеры с прямым динамическим входом. На рис. 4.18,а представлена функциональная схема двухступенча-того D-триггера на основе двух RS-триггеров с инверсными входами.

Рис.4.17

При С=1 информация со входа D записывается в первую ступень, вторая же ступень закрыта сигналом логического нуля, снимаемого с выхода одного из логических элементов схемы управления DD1 первой ступени. При перепаде 01 сигнала на входе С информация переписывается во вторую ступень и появляется на ее выходах. На УГО этого триггера рас-смотренная особенность отражена указанием инверсного динамического характера входа С (рис. 4.18,б).

На триггерах, приведенных на схеме (рис. 4.18,а) построены мно-гие микросхемы регистров сдвига с однотактным управлением.

Рис. 4.18

D-триггеры с прямым динамическим входом построены по прин-ципу самоблокировки (автоблокировки) от воздействия сигнала на входе D после установления состояния триггера, осуществляемого положи-тельным перепадом синхронизирующего сигнала (рис. 4.19,а). По тако-му принципу построены ИМС триггеров, обозначаемых ТМ в различных сериях. Например: К155ТМ2, К555ТМ2, К561ТМ2 и т.д. УГО такого триггера приведено на рис. 4.19,б.

Процесс перехода триггера (рис. 4.19,а) в новое состояние состоит из двух этапов. На первом этапе (подготовки) при С=0 логические элементы D2.2 и D3.2 заблокированы и сигналы на их выходах, соответственно, равны:

1S и 1R . При этом RS-триггер с инверсными входами на логиче-ских элем6ентах D1.1 и D1.2 сохраняет свое состояние неизменным. Со-стояние логических элементов D3.1 и D2.1 на этапе подготовки опреде-ляется значением сигнала на входе D. Так, на выходе D3.1 сигнал равен логической единице, а на выходе D2.1 – логическому нулю при D=0. Второй этап (установки) начинается в момент изменения сигнала С из 0 в 1. При этом, если D=0, на выходе D3.1 имеет место логическая единица, а на выходе D3.2 – логический ноль, т.е. 0R . Так как на вхо-дах логического элемента D2/1 действуют сигналы, соответствующие логической единице, то на его выходе – логический ноль, а, следователь-но, на выходе элемента D2.2 – логическая единица, т.е. 1S . При таком

сочетании входных сигналов RS-триггер с инверсными входами устано-вится в состояние Q=0, 1Q , т.е. 1nn DQ . При D=1 триггер устанав-ливается в состояние Q=1, 0Q .

Рис. 4.19

Важным моментом в работе данного триггера является блокировка цепей передачи сигнала D на вход триггера (D1.1 – D1.2) сразу после пе-реключения логических элементов D2.2 и D3.2. При установке триггера в состояние Q=0 блокируется элемент D3.1, т.е. на его входе постоянно действует сигнал "0", а при Q=1 – блокируется D2.1. В результате бло-кировки автоматически фиксируются значения сигналов на входе триг-гера S и R , возникающие в момент подачи положительного перепада синхроимпульса, т.е. фактически имеет место автоблокировка. Для правильной работы триггера необходимо, чтобы входная пе-ременная D оставалась постоянной в течение коротких интервалов вре-мени до и после подачи положительного перепада синхроимпульса. Первый интервал определяется задержками в логических элемен-тах D3.1 и D2.1, т.к. сигналы на их выходах должны при заданном сигна-ле на входе D установиться, второй интервал - задержками в элементах D3.2 и D2.2. В остальное время тактового интервала переменная D мо-жет изменяться произвольно, т.е. данный триггер является триггером с прямым динамическим тактовым входом, что и показано на УГО (рис. 4.19,б).

Рис. 4.20

Синхронный D-триггер можно получить (рис. 4.20) из синхронного JK-триггера (или RS-триггера), если между входами J и К (S и R) вклю-чить инвертор, а сигнал D подавать на вход J (S).

4.4.4. Т-триггеры Счетный Т-триггер (от англ. toggle – переключатель) имеет один вход Т и может иметь еще установочные входы S и R. Т-триггер изменя-ет свое состояние с приходом каждого счетного импульса. Таким обра-зом, коэффициент счета триггера 2Ксч , так как триггер возвращается в исходное состояние с приходом второго импульса. Основная область применения Т-триггеров – счетчики импульсов и делители частоты их следования. Счетные триггеры обычно получают из JK и D-триггеров (рис. 4.21). Как следует из таблицы 1.6, JK-триггер опрокидывается в новое состояние, если на входы J и K подать сигнал, соответствующий логиче-ской единице. Поэтому для получения Т –триггера необходимо входы J и K соединить (рис. 4.21,а). Если не требуется синхронизация Т-триггера, то и вход С соеди-няют со входами J и K. Для преобразования синхронного D-триггера в Т-триггер необходимо соединить выход Q со входом D. При этом счетные импульсы подаются на вход С (рис. 4.21,б).

Рис. 4.21

На практике получил распространение Т-триггер, построенный на трех асинхронных RS-триггерах с инверсными входами (рис. 4.22,а).

Рис. 4.22

Основной триггер содержит ИЛЭ, D1.1, D1.2, а два коммутирую-щих - D2.1, D2.2 и D3.1, D3.2.

Пусть в исходном состоянии на выходах основного триггера 0nQ и 1nQ .

При подаче на вход Т логического нуля (отсутствие счетного импульса) на выходах ИЛЭ D2.2 и D3.1 будет логическая единица, что приводит к тому, что состояние основного

триггера не изменится. На выходах элементов памяти D2.1 и D3.2 установятся, соответственно

логические сигналы единица и ноль. При изменении сигнала Т от 0 до 1 (наличие перепада от 0 до 1) на выходе D2.2 сигнал изменяется от 1 к 0, а на выходе D3.1 остается единичным, так как на выходе D3.2 до прихода перепада сигнал равнялся 0. При этом 1Q 1n и 0Q 1n , а сигналы на выходах элементов памяти D2.1 D3.2 изменяются на обратные. После окончания входного импульса на выходах элементов D2.2 и D3.1 будут единичные сигналы и основной триггер не изменит своего состояния. С приходом следующего счетного импульса, с учетом состояния элементов памяти, основной триггер изменит свое состояние на обратное, то есть Q = 0. Рассмотренная схема Т-триггера реагирует на перепады из 0 в 1, то есть данный триггер является триггером с прямым динамическим входом (рис. 4.22, б).

Рис. 4.23

Примером реализации Т-триггера в виде интегральной микросхемы может служить TR-триггер К6500ТТ1, способный переключаться с частотой свыше 1 ГГц (рис. 4.23).

4.4.5. Триггер Шмитта на ИЛЭ Триггер Шмитта существенно отличается от рассмотренных видов триггеров прежде всего тем, что он не выполняет функцию хранения ин-формации. Его характеристика передачи имеет гистерезис с двумя пороговыми значениями напряжений

1порU и 2порU на входе, при

которых происходит опрокидывание триггера из одного состояния в другое. Благодаря этому свойству, триггер Шмитта формирует прямоугольные импульсы из колебаний произвольной формы. Триггер-формирователь, аналогичный триггеру Шмитта, можно построить на ИЛЭ. Схема такого триггера на ИЛЭ И-НЕ и графики на-пряжений на входе и выходе приведены на рис. 4.24,а,б.

Рис. 4.24

Для создания регенеративного процесса переключения необходимо обеспечить определенное отношение RR0 . Ширина петли гистерезиса определяется разностью

21 порпор UU . Значения

1порU и 2порU зависят от уровней выходного напряжения 1U

и 0U , изменяющихся при смене логических элементов и увеличении (уменьшении) нагрузки на триггер. Это является существенным недос-татком данного типа триггера.

4.5. Регистры

4.5.1. Назначение и классификация регистров Регистром называется последовательностный ЦУ, предназначен-

ный для записи, кратковременного хранения и последующего считыва-ния информации, представленной в виде n - разрядной кодовой комби-нации (двоичного числа, слова). Регистры могут также использоваться в качестве счетчиков и делителей частоты, узлов временной задержки им-пульсов.

В соответствии с выполняемыми функциями регистры делятся на два класса: регистры хранения (памяти) и регистры сдвига (сдвигающие регистры). Регистры сдвига могут быть двунаправленными, т.е. записан-ное в них слово можно сдвигать как вправо, так и влево. Для подачи сиг-нала включения режима сдвига влево или вправо имеется специальный вход. Разновидностью сдвигающих регистров являются кольцевые и ре-куррентные регистры.

Занесение информации в регистр называется операцией ввода или записи. Выдача информации на внешние устройства называется опера-цией вывода или считывания. По способу вывода информации различа-ют регистры с последовательным и параллельным выводом.

Основными характеристиками регистров являются разрядность и быстродействие. Разрядность регистра определяет количество разрядов записываемого слова. Быстродействие регистра определяется макси-мально возможной тактовой частотой, с которой производится запись, сдвиг и считывание информации.

4.5.2. Регистры хранения Регистры хранения предназначены для записи, хранения и считы-вания информации. Принцип построения регистра хранения на RS – триггерах приведен на рис.4.25,а. Основу регистра составляют одноступенчатые RS – триггеры. Ка-ждый триггер служит для записи и хранения одного двоичного разряда слова 0121 ,,..., aaaаА nn , то есть для записи n– разрядного слова не-обходимо n триггеров. Перед записью информации все триггеры уста-навливаются в нулевое состояние подачей положительного единичного импульса по шине УСТ. "0". Разряды слова А подводятся к S – входам триггеров через схемы совпадения (ЛЭ "И"), управляемые по шине "ЗА-ПИСЬ" единичными импульсами Е. При сигнале Е=0 обеспечивается режим хранения записанной информации, то есть новая информация на установочные входы S не подается.

Вывод информации из регистра может осуществляться в прямом и обратном коде через схемы совпадения, управляемые сигналами

1ZЕ и

2ZЕ . Для считывания информации в требуемом коде необходимо на соот-ветствующую шину подать единичный импульс. По окончании считыва-ния на RS – триггеры регистра подается сигнал сброса в "0", после чего регистр готов принимать и хранить следующее слово.

Рис.4.25

Таким образом, для записи, хранения и считывания одного разряда слова необходимы элемент памяти (триггер) и ЛЭ на входе и выходе. Эта элементарная часть схемы регистра иногда называется его разрядом.

Условное графическое обозначение регистра хранения приведено на рис.4.25,б.

Упрощенная схема регистра хранения на синхронных одноступен-чатых D -триггерах с динамическим управлением по входу синхрониза-ции приведена на рис.4.26.

Достоинством регистра на синхронных D -триггерах является су-щественное уменьшение числа соединений в узле, отсутствие шины сброса разрядов регистра в нулевое состояние, так как D -триггеры при

нулевом сигнале на входе самостоятельно устанавливаются в нулевое состояние. При использовании D -триггеров с динамическим управлени-ем по входу синхронизации повышается устойчивость регистра к поме-хам, поскольку воздействие помех возможно только в течение короткого интервала времени, равного длительности переключения триггера после перепада сигнала C .

Рис.4.26

Примером регистра хранения является

ИМС К155 ИР15. В этом регистре, УГО которо-го приведено на рис.4.27, в отличие от приве-денной на рис.4.26, имеется два равноценных инверсных разрешающих входа (запись) Е1 и Е2, а также два инверсных входа

1ZЕ и 2ZЕ для

вывода информации в инверсном виде.

Рис.4.27

4.5.3. Регистры сдвига Регистры сдвига, кроме функций, выполняемых регистрами памя-

ти, позволяют осуществлять сдвиг информации вправо и влево под воз-действием тактовых импульсов. Если в регистры хранения двоичное слово записывается параллельным кодом, то в регистры сдвига – после-довательным.

По направлению сдвига информации, записанной в регистре, раз-личают регистры прямого сдвига или сдвига вправо, т.е. в сторону младшего разряда, регистры обратного сдвига или сдвига влево в сторо-ну старшего разряда и реверсивные регистры, допускающие сдвиг в обо-их направлениях.

Регистры сдвига реализуются, как правило, на синхронных D и JK - триггерах со статическим или динамическим управлением. Такие регистры имеют информационный вход, вход тактовых импульсов и ус-тановочный вход. Выходы в регистре сдвига могут быть с триггера каж-дого разряда для считывания информации параллельным кодом или только с последнего младшего разряда для считывания информации по-следовательным кодом.

Схема четырехразрядного регистра сдвига вправо на синхронных D -триггерах с прямым динамическим входом С приведена на рис.4.28,а.. Регистр обеспечивает запись информации по входу D после-довательным кодом и ее считывания как в последовательном, так и па-раллельном коде Условное графическое обозначение регистра приведено на рис.4.28,б. Стрелка под обозначением регистра RG в основном поле показывает направление сдвига информации. В схеме прямой выход Q каждого предыдущего (левого) триггера со-единен со входом D последующего триггера. Перед записью информа-ции регистр устанавливается в нулевое состояние подачей положитель-ного импульса по шине «СБРОС».

Рис.4.28

Двоичное число в последовательном коде, начиная с младшего разряда, подается на вход D триггера старшего разряда 3T . По фронту каждого тактового импульса кодовая комбинация будет продвигаться от разряда к разряду вправо и после окончания четвертого тактового им-пульса запишется в регистр. Таким образом, для записи n-разрядного слова необходимо подать n импульсов сдвига.

Считывание информации последовательным кодом осуществляет-ся, как и запись, путем поразрядного сдвига записанной информации к выходу 0Q . При этом на вход D триггера 3T подается напряжение логи-ческого нуля, что приводит к последовательному обнулению всех триг-геров последовательностью тактовых импульсов. Для считывания ин-формации последовательным кодом потребуется такое же число импуль-сов сдвига, как и при записи.

Считывание информации параллельным кодом осуществляется в паузе между последним n -ым импульсом сдвига одного цикла записи и первым импульсом сдвига другого цикла записи или считывания после-довательным кодом.

Таким образом, с помощью регистра сдвига можно осуществлять преобразование двоичного кода из последовательной формы представ-ления в параллельную. Если в триггерах, на которых собран регистр, кроме входа D , имеются установочные входы S , то можно осуществить запись в регистр информации параллельным кодом и преобразовать ее из параллельной формы представления в последовательную.

Рис.4.29

Сброс (установка в нулевое состояние триггеров) регистра перед

записью нового двоичного слова в последовательном коде может и не

производиться, так как при подаче новой кодовой комбинации все триг-геры регистра опрокинутся в соответствующие состояния.

На рис.4.29 приведены временные диаграммы состояний триггеров регистра при записи и считывании последовательным кодом числа 11(10)=1011(2).

Приведенный на рис.4.28 регистр осуществляет сдвиг информации вправо (в сторону младших разрядов). В регистре со сдвигом влево (рис.4.30) двоичное слово, начиная со старшего разряда, подается на вход триггера младшего разряда. Выход этого триггера соединен со вхо-дом более старшего разряда и т.д.

Рис.4.30 Рассмотренные регистры сдвига на D -триггерах (рис.4.28 и 4.30) имеют однопроводную связь между разрядами. При построении регист-ров на RS и JK -триггерах должна осуществляться двухпроводная (па-рафазная) связь. Причем для записи информации в последовательном коде необходимо, чтобы триггер, на который подается информация, ра-ботал как D -триггер. Схема регистра сдвига на двухступенчатых JK -триггерах с установочными входами и ее условное графическое обозна-чение приведены на рис.4.31.

Рис.4.31

JK -триггер преобразован в D -триггер соединением входов KJ и через инвертор. Для триггеров 012 и , TTTTTT такого преобразования не

а б

требуется, так как соединения входов KJ и с выходами предыдущего триггера парафазные. Установочные входы 3210 ,,, SSSS используются для записи информации в регистр параллельным кодом.

Регистры сдвига могут быть построены и на одноступенчатых триггерах. В этом случае в каждом разряде регистра необходимо исполь-зовать два триггера, которые управляются двумя сдвинутыми во времени тактовыми импульсами. Наличие двух триггеров в одном разряде обес-печивает поразрядное продвижение информации в регистре от входа к выходу. Применение одноступенчатых триггеров по одному на разряд привело бы к нарушению правила работы регистра сдвига – при первом же импульсе сдвига информация, записанная в первый разряд, перешла бы последовательно во второй, третий и т.д. разряды.

Номенклатура микросхем регистров довольно большая. Регистры имеются и ТТЛ (ТТЛШ), ЭСЛ и КМОП сериях. Как правило, ИМС реги-стров комбинированные, то есть выполняют функции как регистров хра-нения, так и регистров сдвига. Они работают в различных режимах, на-пример, сдвиг вправо, влево, прием параллельного и последовательного кода, вывод параллельного и последовательного кода. Для реализации указанных режимов в ИМС применяются соответствующие логические схемы управления.

Микросхемы регистров обозначаются двумя буквами ИР. Перед буквой стоит обозначение серии, а после них номер микросхемы. На-пример, К155 ИР1 (четырехразрядный сдвиговый регистр с последова-тельным и параллельным вводом данных, ТТЛ серии), К561 ИР6 (вось-миразрядный с параллельными и последовательными входами и выхо-дами, КМОП серии), К500 ИР141 (четырехразрядный регистр, работаю-щий в четырех режимах: хранение, сдвиг вправо, сдвиг влево, парал-лельный прием, ЭСЛ серии). Особую группу регистров составляют спе-циализированные регистры последовательного приближения для по-строения аналого-цифровых преобразователей (К155 ИР17, К564 ИР13).

4.5.4. Кольцевые регистры

Кольцевые регистры строятся на основе сдвигающих регистров путем соединения выхода триггера младшего разряда со входом триггера старшего. Такие регистры (рис.4.32,а) находят применение в счетчиках-делителях и распределителях импульсов. Распределитель импульсов предназначен для формирования по-очередно следующих друг за другом импульсных сигналов в различных целях. Как следует из временных диаграмм (рис.4.32,б), число цепей равно разрядности регистра.

В исходном состоянии триггер 3ТТ находится в единичном со-стоянии, так как на установочный вход S подан единичный сигнал. При подаче синхроимпульсов 1 в каждом такте переписывается в последую-

щий триггер. На входах триггеров длительность импульсов определяется периодом тактовых импульсов си Тt .

а

б

Рис.4.32 После опрокидывания из 0 в 1 триггера младшего разряда 0ТТ за счет обратной связи на входы KJ и триггера старшего разряда происходит его опрокидывание в единичное состояние в следующем такте. Сигналы, снимаемые с выходов Q триггеров кольцевого регистра, могут быть ис-пользованы для поочередного управления различными устройствами.

4.5.5.Рекуррентные регистры

Рекуррентные регистры представляют собой сдвигающие регист-ры, охваченные цепью логической обратной связи. Обычно в качестве элемента логической обратной связи используется сумматор по модулю 2.

На рис.4.33. представлена схема четырехразрядного рекуррентного регистра, в котором на вход сумматора по модулю два подаются сигналы

с выходов 0Q и 1Q триггеров, а выход сумматора соединен со входом

J- триггера ТТ3.

Рис.4.33

Порядок сдвига информации в регистре при подаче тактовых им-

пульсов приведен в таблице 4.8. В исходном состоянии триггер ТТ3. устанавливается в состояние 1

подачей на установочный вход S единичного сигнала. Все остальные триггеры регистра - в нулевом состоянии. Сигналы сдвига "С" продви-гают записанную в ТТ3 единицу сначала в триггер ТТ2, а затем в TT1. При опрокидывании триггера TT1 в единичное состояние на вход сумма-тора по модулю два подается комбинация 1001 QQ . При этом на его выходе имеет место сигнал 10101 QQF , что приводит в третьем такте к записи 1 в триггере 3Q . Учитывая, что в третьем такте триггер ТТ0 опрокидывается в 1, а TT1 - в 0, на входе сумматора по мо-дулю два имеет место комбинация 01, что приводит в четвертом такте к тому, что триггер ТТ3 остается в единичном состоянии. В соответствии с таблицей 2.1. в течение 14 тактов комбинации состояний триггеров реги-стра будут различными. Комбинация 15 такта повторяет исходную, и цикл затем повторяется.

Таким образом, данный четырехразрядный регистр с логической обратной связью формирует периодическую рекуррентную последова-тельность вида 1000010000101001, длиной 124 М периодов сдви-гающих импульсов.

Такие рекуррентные последовательности называются М-последовательностями. В этих последовательностях в течение полного цикла 12max nМ (n - количество триггеров в регистре) чередование

нулей и единиц осуществляется по случайному закону, однако в сле-дующем цикле закон следования повторяется. Поэтому такую последо-вательность называют псевдослучайной.

Таблица 4.8.

Номер такта Q

Q3

Q2 Q1 Q0

Исходное состояние 1 0 0 0

I 0 I 0 0 2 0 0 I 0 3 I 0 0 I 4 I I 0 0 5 0 I I 0 6 I 0 I I 7 0 I 0 I 8 I 0 I 0 9 I I 0 I

10 I I I 0 II I I I I 12 0 I I I 13 0 0 I I 14 0 0 0 I

15 I 0 0 0

Рекуррентная последовательность полного цикла, длиной 12max nМ получается при подключении одного из входов сумматора

по модулю два только строго к определенному выходу триггера. Так, в приведенной схеме - к выходу Q1. При других подключениях этого входа получаются частичные рекуррентные циклы.

Рекуррентные регистры находят применение для получения длин-ных кодовых комбинаций, приближающихся по своим статистическим характеристикам к флюктуационному (белому) шуму, в схемах коди-рующих и декодирующих устройств широкополосных систем связи, при формировании сигналов синхронизации (фазирования) в системах пере-дачи данных и т.п.

Широкое применение получили рекуррентные регистры в генерато-рах псевдослучайных последовательностей, используемых при формиро-вании изменяющихся временных интервалов (циклов).

4.6. Счетчики 4.6.1. Назначение и классификация счетчиков Счетчиком называется последовательностный цифровой узел

(ПЦУ), осуществляющий счет числа входных импульсов и фиксирую-щий их число в каком-либо коде.

Элементами счетчика являются Т-триггеры. Счетчик, состоящий из n триггеров, позволяет подсчитать n2 входных импульсов, причем код числа подсчитанных импульсов определяется состоянием триггеров, вхо-дящих в счетчик. С приходом очередного счетного импульса происходит изменение состояния триггеров, что и отражает в заданном коде результат счета.

Основными параметрами счетчиков являются модуль (коэффици-ент) пересчета Ксч и быстродействие.

Модуль пересчета определяется числом возможных устойчивых состояний счетчика. Для двоичных счетчиков, т.е. счетчиков, работаю-щих в двоичной системе счисления, модуль пересчета равен

nсчK 2 , (4.21)

где n – число триггеров (разрядов) счетчика. Применяя обратные связи, можно получить любой целый

коэффициент пересчета от 12 1min kK до nK 2max при nK 2 .

Быстродействие счетчика определяется разрешающим временем

разрt . Разрешающим временем называется минимальный отрезок вре-мени между двумя счетными импульсами, при котором обеспечивается нормальное функционирование счетчика. При подаче на вход счетчика периодической последовательности счетных импульсов быстродействие счетчика оценивается минимальным периодом minTt разр или макси-

мальной частотой поступающих импульсов min

max1

TF .

Счетчики можно классифицировать по способу кодирования, на-правлению счета и способу межразрядного переноса сигналов.

По способу кодирования состояний разрядов различают счетчики с позиционным кодированием "вес" каждого разрда постоянен и состоя-ние счетчика после поступления гоi импульса определяется выражением

00

22

11 2...2...22 ааааА j

jn

nn

ni

; (4.22)

где jа -состояние; гоj -разряда счетчика после воздействия гоi входного

импульса; n -число разрядов счетчика; j2 -вес гоj разряда счетчика. Счетчики с непозиционным кодированием не имеют постоянных ве-

сов разрядов, что может привести к некоторому усложнению их схем.

По направлению счета счетчики подразделяются на суммирующие, показания которых возрастают на единицу с приходом каждого входного сигнала; вычитающие, показания которых уменьшаются на единицу с приходом каждого входного сигнала; и реверсивные, которые могут ра-ботать как суммирующие и вычитающие в зависимости от сигналов управления.

По способу межразрядного переноса сигналов различают счетчики с последовательным, параллельным, сквозным и комбинированным пере-носом единицы от разряда к разряду.

Счетчики, построенные на основе асинхронных триггеров, назы-ваются асинхронными, а счетчики синхронных триггеров – синхронными. Конструктивно цифровой счетчик может быть выполнен как в виде со-вокупности ИМС триггеров, соединенных по печатной плате, так и в ви-де одной ИМС повышенного уровня интеграции, содержащей сформи-рованную на одной подложке схему многоразрядного счетчика.

4.6.2. Суммирующие счетчики с последовательным переносом

Схема двоичного трехразрядного суммирующего счетчика на двух-ступенчатых Т-триггерах приведена на рис.4.34,а, а его условное графи-ческое обозначение на рис.4.34,б.

В исходном состоянии триггеры счетчика установлены в состояние "0" подачей импульса сброса на вход "УСТ.0".

При подаче первого счетного импульса счU триггер младшего разряда опрокидывается в единичное состояние, причем на выходе 0Q единичный перепад появится только после окончания импульса счета, так как двухступенчатый триггер опрокидывается по отрицательному перепаду входного напряжения. Задержка опрокидывания триггера 0ТТ относительно отрицательного перепада импульса счета составляет

... сртрздt .

Вторым счетным импульсом триггер 0ТТ опрокидывается в ис-ходное состояние (нулевое). При этом отрицательным перепадом напря-жения на выходе 0Q первого триггера опрокидывается в единичное со-стояние триггер 1TT . Третьим счетным импульсом триггер 0ТТ опро-кидывается в единичное состояние, а 1TT остается в единичном состоя-нии, так как отрицательный перепад напряжения на входе T -триггера отсутствует. Из временных диаграмм (рис.4.34,в) следует, что в проме-жутках между счетными импульсами совокупное состояние выходов

012 ,, QQQ триггеров счетчика представляет собой двоичный код числа поступающих на вход счетных импульсов. Этот двоичный код и считы-

вается с выходов 012 ,, QQQ для определения числа поступивших на вход счетчика импульсов.

Рис.4.34

В суммирующем счетчике запуск каждого последующего триггера осуществляется только после опрокидывания предыдущего, то есть с за-держкой, показанной на временных диаграммах.

При последовательном опрокидывании разрядных триггеров за-держка распространения накапливается, что снижает быстродействие счетчика. Так, разрешающее время для n -разрядного счетчика:

.... сртрздразр ntt (4.23) 4.6.3. Вычитающие счетчики с последовательным переносом В вычитающем счетчике при каждом входном счетном импульсе

двоичный код записанного числа должен уменьшаться на единицу. Схе-ма такого счетчика (рис.4.35,а) отличается от схемы суммирующего счетчика тем, что счетный вход каждого последующего триггера соеди-

няется не с прямым, а с инверсным выходом предыдущего. Условное графическое обозначение вычитающего двоичного счетчика приведено на рис.4.35,б.

Пусть в исходном состоянии подачей единичного сигнала на уста-новочные входы S триггеров в счетчик записано десятичное число 7, то есть 1 ,1 ,1 012 QQQ . Тогда при подаче первого импульса счета первый триггер опрокидывается в нулевое состояние, то есть в счетчике уже будет записано число 6 ( 0 ,1 ,1 012 QQQ ). При подаче второ-го импульса счета триггер 0ТТ опрокидывается в единичное состояние,

а триггер 1TT -в нулевое, так как напряжение на выходе 0Q изменяется из 1 в 0 и на счетном входе триггера 1TT действует отрицательный пе-репад.

На рис.2.11,в приведены временные диаграммы счетчика, показы-вающие, что код записанного числа с приходом восьми импульсов счета изменяется последовательно от 7 до 0.

Рис4.35

Быстродействие вычитающего счетчика с последовательным пере-носом, как и суммирующего, определяется выражением 4.23.

4.6.4. Реверсивные счетчики с последовательным переносом

Для построения реверсивных счетчиков используются два способа. При первом способе счетчик имеет два входа "+1" и "-1". При подаче импульсов на вход "+1" счетчик работает в режиме суммирования, а при подаче на вход "-1" счетчик работает в режиме вычитания. Схема реали-зации реверсивного счетчика по данному способу приведена на рис.4.36,а.

Согласно второму способу, все счетные импульсы поступают на один вход (счетный), а на другой вход (управляющий) подается сигнал 1 в режиме суммирования и 0-в режиме вычитания (рис.4.36,б).

Рис.4.36 В схеме рис.4.36,а импульсы, поступающие на вход "+1", сумми-

руются, а на вход "-1" вычитаются. Предполагается, что импульсы, по-ступающие на разные входы, сдвинуты во времени. Триггер уТ - управ-ляющий с раздельным запуском. При подаче на вход "+1" счетного им-пульса триггер уТ опрокидывается в единичное состояние, на шине

суммирования появляется высокий потенциал, а на шине вычитания низ-кий. Таким образом, на элементы "И" верхней группы (Э1, Э4) подан разрешающий потенциал, то есть триггеры счетчика соединяются при этом как в обычном суммирующем счетчике. Этот же счетный импульс поступает на элемент "ИЛИ" (ЭО) и элемент задержки D на счетный вход триггера 0ТТ и опрокидывает его в единичное состояние. Элемент задержки D обеспечивает задержку оп-рокидывания триггера 0ТТ для поступления на шины суммирования и вычитания управляющего напряжения с выходов триггера уТ . При по-

даче на вход "-1" счетного импульса триггер уТ опрокидывается в нуле-вое состояние и высокий потенциал, появляясь на шину вычитания, обеспечивает соединение триггеров счетчика в режиме вычитания. При втором способе реализации реверсивного счетчика (рис.3.12,б) режим суммирования обеспечивается при подаче единичного управ-ляющего сигнала, а вычитания – при подаче нулевого сигнала.

4.6.5 Способы повышения быстродействия счетчиков

При последовательном переносе разрешающее время определяется выражением (4.23) и пропорционально разрядности счетчика. Для уско-рения переноса единиц между триггерами счетчика и тем самым повы-шения быстродействия цепи переноса выполняются различными спосо-бами.

В зависимости от способа выполнения цепей переноса различают счетчики с параллельным, сквозным и групповым (комбинированным) пе-реносом.

Схема четырехразрядного синхронного счетчика с параллельным переносом представлена на рис.4.37.

В синхронных счетчиках переключения всех Т-триггеров, на вход которых поступает сигнал 1iT , происходит одновременно под действием синхроимпульса С=1, подаваемого на входы всех триггеров.

Сущность параллельного переноса состоит в том, что на любую схему 321 ,,"" ЭЭЭИ подается входной сигнал счU и сигналы с вы-ходов всех триггеров младших разрядов.

Поэтому управляющий сигнал iT формируется на Т-входах всех триггеров одновременно (без переноса) с минимальной задержкой, рав-ной задержке одной схемы ... сррздtИ . Поэтому разрешающее время такого счетчика минимально и равно

....... сррздсртрздразр ttt (4.24)

Рис.4.37

Таким образом, при параллельном переносе .разрt уменьшается

почти в n раз, так как ...... сррздсртрзд tt . Счетчики с параллельным переносом самые быстродействующие. Однако из-за ограниченного чис-ла входов у ИМС ЛЭ "И" параллельный перенос возможен для счетчиков и с ограниченным числом разрядов, чаще всего 8n .

Этот недостаток отсутствует в счетчиках со сквозным переносом, схема которого приведена на рис.4.38.

Рис. 4.38

При сквозном переносе 321 ,,"" ЭЭЭИ в каждом разряде счет-чика подается сигнал с выхода предыдущего элемента "И" (или входа

счU для 1Э ) и с прямого входа предыдущего триггера. Преимущество данного способа состоит в том, что все элементы "И" имеют только два входа. Наибольшее время переноса в рассматриваемом счетчике опреде-ляется суммарным временем задержки сигнала переноса в схемах "И" и равно сррздnt .. .Поэтому разрешающее время при сквозном переносе

....... 1 трздсррздсквразр ttnt (4.25) Из сравнения выражений 4.23, 4.24 и 4.25 следует, что при сквозном пе-реносе разрешающее время несколько больше, чем при параллельном, но значительно меньше, чем при последовательном переносе.

Преимущества счетчиков с параллельным и сквозным переносом сочетаются в счетчиках с комбинированным или групповым переносом. При комбинированном способе переноса триггеры многоразрядных счетчиков разбиваются на группы. В каждой группе осуществляется па-раллельный перенос, а между группами – сквозной. При этом количество разрядов в группе выбирается, исходя из числа входов применяемых элементов "И".

4.6.6 Счетчики с произвольным коэффициентом пересчета В рассмотренных ранее счетчиках модуль пересчета имел макси-мальное значение n

max.счсч 2КК , где n -число разрядов счетчика. В этих счетчиках счет ведется до полного заполнения всех разрядов, а за-тем счет повторяется. В ряде случаев возникает необходимость в счетчи-ках с коэффициентом пересчета n

сч 2К . Широкое применение, напри-мер, находят счетчики с коэффициентом пересчета 10Ксч , называе-мые декадными счетчиками.

Обычно счетчики с произвольным коэффициентом пересчета строятся на основе суммирующих счетчиков. Принцип построения счетчиков с n

сч 2К заключается в исключении избыточных состояний, число которых равно сч

n.изб К2К .

Пусть необходимо построить декадный счетчик, модуль пересчета которого 10Ксч . Очевидно, для построения такого счетчика необхо-димо иметь четыре триггера, так как для счетчика из трех триггеров

82К 3сч . Однако для четырехразрядного счетчика 162К 4

сч , а необходимо иметь 10Ксч . Таким образом, шесть состояний счетчика являются избыточными и требуется их исключить каким либо способом, то есть возникает проблема выбора десяти необходимых состояний счет-чика из шестнадцати возможных. На практике применяются коды декад, приведенные в таблице 4.9. Выбор того или иного кода определяется не только простотой схемы де-кады, но и степенью сложности преобразователя кода, обеспечивающего визуальную индикацию состояний декады. Существуют следующие методы исключения избыточных состоя-ний:

- метод опознавания и установки; - метод принудительного насчета в середине счета; - метод безвентильных счетчиков.

Метод опознавания и установки

Метод заключается в том, что после прихода на вход счетчика чис-ла импульсов, равного коэффициенту пересчета счK , с помощью дешиф-ратора происходит опознавание того состояния счетчика опознК , которое он при этом принимает. Полученный при этом на выходе дешифратора сигнал I устанавливает триггеры счетчика в исходное состояние .устК . Приход следующего импульса счета приводит к началу следующего счетного цикла. При этом выполняется равенство

.уст.опозн.сч ККК (4.26)

Таблица 4.9

Число ипуль-

сов

8-4-2-1 3Q 2Q 1Q 0Q

2-4-2-1 3Q 2Q 1Q 0Q

4-2-2-1 3Q 2Q 1Q 0Q

С избыт-ком 6

3Q 2Q 1Q 0Q

0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0

1 0 0 0 1 0 0 0 1 0 0 0 1 0 1 1 1

2 0 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0

3 0 0 1 1 0 0 1 1 0 0 1 1 1 0 0 1

4 0 1 0 0 0 1 0 0 0 1 1 0 1 0 1 0

5 0 1 0 1 0 1 0 1 0 1 1 1 1 0 1 1

6 0 1 1 0 0 1 1 0 1 0 1 0 1 1 0 0

7 0 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1

8 1 0 0 0 1 1 1 0 1 1 1 0 1 1 1 0

9 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1

На рис.4.39,а приведена схема счетной декады для случая, когда .устК =0, опознК =10. Для опознавания числа 10 применяется дешифра-

тор, представляющий четырехвходовый элемент "И", на который пода-ются сигналы с выходов 3Q , 2Q , 1Q , 0Q .

При достижении счетчиком состояния 210 101010 на все вхо-ды элемента "И-НЕ" поступает сигнал I, а с его выхода сигнал 0 подает-ся на инверсные входы R всех триггеров. Это приводит к сбросу счет-чика в исходное состояние 0000.

На рис.4.39,б приведена схема декадного счетчика с предваритель-ной установкой .устК =6, работающего в коде с избытком 6. При кратко-временной подаче на инверсные входы R триггеров нулевого потенциала все триггеры устанавливаются в нулевое состояние и на выходе элемента "И-НЕ" входы которого соединены с инверсными выходами триггеров, появляется сигнал 0. Поступая на инверсные установочные входы S триггеров 1ТТ и 2ТТ , этот сигнал устанавливает счетчик в состояние 0110, что соответствует десятичному числу 6. Первый счетный импульс переводит счетчик в состояние 7(0111), второй 8(1000) и т.д.. После окончания шестнадцатого импульса счетчик опрокидывается в состояние 0000 и вследствие появления на выходе элемента "И-НЕ" сигнала "0" оп-рокидывается в состояние 0110.

а)

б)

в)

Рис.4.39

Таким образом, и в этой схеме последовательность состояний триггеров счетчика отображает число поступивших на вход счетных им-пульсов, однако не в обычной двоичной системе счисления (8-4-2-1).

Метод принудительного насчета в середине цикла счета. Метод состоит в том, что к текущему состоянию счетчика с появле-

нием очередного импульса добавляется не одна единица, а несколько. Чис-ло добавляемых единиц за цикл равняется количеству избыточных состоя-ний .сч

n.изб К2К

Один из способов реализации метода принудительного насчета для декадного счетчика путем подачи сигнала обратной связи с инверсного вы-хода триггера старшего разряда приведен на рис.4.39,в. Сигнал обратной связи подается на установочные инверсные динамические входы S тех триггеров младших разрядов, которые в индексе коммутации обозначаются единицей. В данном случае индекс коммутации равен количеству избыточ-ных состояний и для декадного счетчика 2.изб 011061016К , то есть обратная связь должна подаваться на входы S триггеров 1ТТ и 2ТТ . При подаче на вход счетных импульсов состояние триггеров будет изме-няться в соответствии с кодом 8-4-2-1 до седьмого счетного импульса, по-сле окончания которого в счетчике запишется комбинация 0111. В резуль-тате воздействия восьмого импульса триггер 3ТТ переходит в единичное состояние и на его инверсном выходе 3Q появляется перепад из 1 в 0, ко-торый по цепи обратной связи устанавливает триггеры 1ТТ и 2ТТ в еди-ничное состояние. При этом счетчик переходит в состояние 21110 =14, пропустив шесть состояний 8,9,10,11,12 и 13. По окончании девятого им-пульса вся декада заполняется единицами, а после десятого все триггеры сбросятся в 0, то есть цикл счета завершится.

В счетчиках на интегральных схемах, в которых триггеры имеют только статические установочные входы, цепь обратной связи создается с помощью нескольких логических элементов.

Метод безвентильных счетчиков.

Эта разновидность счетчиков не имеет в своей функциональной схе-ме логических элементов (вентилей), что и определило их название. Для построения безвентильного счетчика необходимо представить коэффици-ент счета в виде произведения сомножителей, каждый из которых пред-ставляет собой или целую степень числа 2 р

i 2К , или целую степень числа 2 с добавлением единицы 12К p

j . Примеры представления счK для безвентильных счетчиков

приведена в таблице 4.3.

Таблица 4.3

счK

Разложение счK на множители iK и jK

счK

Разложение счK на множители iK и jK

2 2 11 2(22+1)+1 3 2+1 12 22(2+1) 4 22 13 22(2+1)+1 5 22+1 14 2[2(2+1)+1] 6 2(2+1) 15 2[2(2+1)+1]+1 7 2(2+1)+1 16 24

8 23 17 24+1 9 23+1 18 2(23+1) 10 2(22+1) 19 2(23+1)+1 20 22(22+1)

Из таблицы 4.3 следует, что безвентильные счетчики обладают регу-

лярной структурой. В качестве примера рассмотрим схемы безвентильных счетчиков с счK =3 и счK =5.

Рис.4.40

Схема безвентильного счетчика с счK =3 и временные диаграммы представлены на рис 4.40. Для реализации счетчика использованы два двухступенчатых JK - триггера. Инверсный выход триггера 2TT соединен со входом J триггера 1TT . Триггер 2TT называют дополнительным триг-гером. За счет соединения инверсного выхода 2TT со входом J основного

триггера 1TT исключается переключение триггера 1TT третьим счетным импульсом, так как при этом на входе J действует логический сигнал «0».

Только после переключения дополнительного триггера третьим им-пульсом в нулевое состояние появляется возможность переключения триг-гера 1TT четвертым счетным импульсом в единичное состояние. Поэтому период следования импульсов на выходе счетчика равен 03Т , причем входные импульсы могут сниматься как с выхода 1Q , так и с выхода 2Q .

Для синтеза счетчика с счK =22+1=5 необходимо иметь уже не один основной триггер, а двухразрядный счетчик ( р=2 ) и один дополнитель-ный триггер.

Схема и временные диаграммы такого счетчика приведены на рис.4.41. На входы K триггеров 1TT и 3TT подан сигнал логической еди-ницы.

Рис.4.41

Триггеры 1TT и 2TT соединены по схеме вычитающего счетчика, а триггер 3TT - дополнительный. В исходном состоянии все триггеры уста-новлены в нулевое состояние подачей импульса сброса по шине R . При подаче на входы C триггеров 1TT и 3TT первого счетного импульса пер-вый триггер опрокидывается в единичное состояние. Одновременно и триггер 2TT опрокидывается в единичное состояние, т.к. сигнал на выходе

Q триггера 1TT изменяется из единичного значения в нулевое. Триггер 3TT сохраняет исходное нулевое состояние.

При подаче второго импульса счета триггер 1TT опрокидывается в нулевое состояние, а триггер 2TT остается в единичном, т.к. сигнал 1Q на выходе первого триггера изменяется из нулевого в единичное значение, а при положительных периодах на входе двухступенчатые триггеры не из-меняют своего состояния. Триггер 3TT опрокидывается в «1».

При подаче третьего счетного импульса триггер 1TT сохранит ну-левое состояние, т.к. сигнал на его входе J равен логическому нулю, а триггер 2TT - единичное состояние. Триггер же 3TT опрокинется в нуле-вое состояние.

С приходом четвертого импульса счета триггер 1TT опрокинется в единичное состояние, а 2TT - в нулевое, т.к. сигнал 1Q изменяется из «1» в «0». Триггер 3TT опрокидывается в единичное состояние.

С приходом пятого импульса счета триггер 1TT опрокидывается в нулевое состояние, 2TT сохраняет нулевое состояние, а триггер 3TT оп-рокидывается в нулевое состояние.

При подаче шестого счетного импульса триггер 1TT опрокинется в «1», 2TT - в «1», а 3TT останется в «0» и далее процесс повторяется. Та-ким образом, как следует из графиков (рис.3.7,а,б), период следования импульсов на выходе 2Q равен 5 0T , т.е. счK =5.

Из рассмотренных примеров можно сформулировать общие прави-ла построения безвентильных счетчиков:

заданный модуль счета счK разбивается на сомножители вида iK и jK ;

составляется функциональная схема, которая представляет собой со-четание частных счетчиков с коэффициентом счета p

iK 2 , где ,,3,2,1 p и добавочных JK триггеров к каждому из них для увеличения

на 1 коэффициента счета; внутри каждого частного счетчика JK - триггеры соединяются по

схеме вычитающего счетчика с последовательным переносом; общим выходом счетчика является выход частного счетчика с ко-

эффициентом счета piK 2 .

4.6.7. Счетчики с переменным коэффициентом пересчета

Счетчики с n

.max.сч 2К могут быть использованы для построения

пересчетных схем с переменным коэффициентом пересчета n.сч 2К .

Принудительный перевод счетчика из состояния i.счК в

j.счК осуществ-

ляется посредством n – разрядного цифрового компаратора, на входы которого подается код состояния счетчика и n – разрядный двоичный код числа n

.сч 2К . Схема счетчика с переменным .счК представлена на рис.4.42.

Рис.4.42

В момент, когда коды счетчика и код .счК равны друг другу, на

выходе компаратора формируется сигнал 1, который подается на вход R cчетчика. Счетчик переходит в нулевое состояние и цикл счета повторя-ется. В счетчиках с Ксч.≤2р, то есть счетчиках с обратными связями, мо-гут возникнуть сбои в работе, обусловленные опасными состязаниями сигналов за счет различного времени переключения, входящих в счетчик триггеров. Поэтому при принудительной установке счетчиков в некото-рое состояние триггер, с которого снимается сигнал обратной связи, мо-жет переключиться раньше других, вследствие чего сигнал на выходе цепи обратной связи примет значение, равное 0, еще до того момента, когда остальные триггеры установятся в нулевое состояние. В результате начальное состояние счетчика окажется отличным от требуемого, что приведет к изменению коэффициента пересчета. Для устранения опас-ных состязаний можно ввести дополнительную задержку в цепь обрат-ной связи.

4.6.8. Цифровые делители числа импульсов

Цифровым делителем числа импульсов с коэффициентом деления равным делК называется последовательностный цифровой узел, импульс, на выходе которого появляется после поступления на вход делК импуль-сов. В отличие от импульсных делителей, собранных на мультивибрато-рах в автоколебательном режиме, которые осуществляют деление только при периодической последовательности счетных импульсов, цифровой де-

литель, имеющий в своем составе элементы памяти-триггеры, осуществля-ет деление числа импульсов независимо от их периодичности. Такие дели-тели строятся, как правило, на основе счетчиков, причем .счК = .делК Рассмотрим работу схемы цифрового делителя числа импульсов с произвольным делК на декадных счетчиках. Он строится на основе после-довательного соединения счетных декад. На рис. 4.43 последовательно со-единены два декадных счетчика ( .счК =10), счетные импульсы поступают на вход первой декады – декады единиц. Выход первого декадного счет-чика соединен со входом второго. На выходе первого декадного счетчика число импульсов в 10 раз меньше числа поступивших на его вход. На вы-ходе второй декады (декады десятков) число импульсов в 100 раз меньше, чем на входе делителя. Для получения любого коэффициента деления, например, .делК =26, необходимо, чтобы при поступлении на вход 26-го импульса схема дели-теля вырабатывала на выходе сигнал I. Этот сигнал является также сигна-лом установки делителя в нулевое состояние. Для получения .делК =26 схема распознавания первой декады должна распознавать число 6 (0110), а вторая – 2 (0010). В качестве схемы дешифратора декад применяются ло-гические элементы "И" (Э1, Э2). Во второй ступени дешифратора также используется элемент "И" (Э3),сигнал на выходе которого будет равен I только при F1 F2 равных I. Для изменения значения .делК осуществляют перекоммутацию вхо-дов ЛЭ Э1 и Э2 на новое значение коэффициента деления. Такие делители нашли широкое применение в схемах синтезаторов частот.

Рис.4.43

Кроме счетчиков в схемах делителей находят применение кольце-вые регистры сдвига. Схема делителя на регистре сдвига кольцевого типа с n =4 приведена на рис. 4.44. В исходном состоянии на установочный вход S первого триггера кольцевого регистра через элемент "ИЛИ" подается единичный сигнал. При подаче первого входного импульса первый триггер опрокидывается в единичное состояние. При поступлении следующих входных импульсов единица, записанная в первом триггере регистра, последовательно продви-гается на выход.

Рис.4.44

При подаче 4-го входного импульса единица появляется на выходе и одно-временно подается на установочный вход регистра через элемент "ИЛИ".

С подачей 5-го входного импульса процесс повторяется. Таким обра-зом, коэффициент деления такого делителя определяется количеством триггеров регистра. Для получения больших коэффициентов деления при-меняется последовательное соединение регистров. При этом

i21.дел п...ппК , где iп число разрядов применяемых кольцевых регистров.

Такое соединение счетчиков приводит к значительному уменьшению об-щего числа триггеров, составляющих делитель. Вдвое сократить число триггеров делителя можно, применяя кольце-вые регистры с перекрестной обратной связью, называемые также счетчи-ками Джонсона. Схема такого счетчика на JK – триггерах приведена на рис.4.45

Счетчики на регистрах с перекрестными связями не нуждаются в ус-тановке начального состояния .В них при подаче на вход счетных импуль-сов появляются .п2 возможных состояний, включая нулевое состояние всех триггеров. Последовательность состояний регистра приведена в таб-лице 4.4.

Рис.4.45

При использовании регистра с перекрестной связью в качестве де-

лителя его коэффициент деления .п2К .дел

Таблица 4.4

Номер состояния Q0 Q1 Q2 Q3 Q4 0 0 0 0 0 0 1 1 0 0 0 0 2 1 1 0 0 0 3 1 1 1 0 0 4 1 1 1 1 0 5 1 1 1 1 1 6 0 1 1 1 1 7 0 0 1 1 1 8 0 0 0 1 1 9 0 0 0 0 1

Декадные счетчики – делители с возможностью индикации состояний выполняются в виде особых ИМС. Например, К564ИЕ9 содержит счетчик Джонсона с кодопреобразователем для семисегментного индикатора.

ГЛАВА 5. ГЕНЕРАТОРЫ ИМПУЛЬСОВ

5.1. Мультивибраторы

5.1.1. Общие сведения о релаксационных генераторах.

Импульсные колебания характеризуются наличием участков со скач-кообразным изменением напряжения между двумя его постоянными уров-нями. Такие колебания также называются “разрывными”, а генераторы “разрывных” колебаний релаксационными генераторами.

Релаксационные генераторы, также как и триггеры, относятся к клас-су регенеративных переключающих (“спусковых”) устройств. В отличие от триггеров, имеющих два состояния устойчивого равновесия, релаксаци-онные генераторы обладают одним или не имеют ни одного состояния ус-тойчивого равновесия.

Устойчивым равновесием называется такое состояние регенератив-ного переключающего устройства, при котором после некоторого малого изменения напряжения (тока) на его элементах устройство возвращается в исходное состояние, т.е. напряжения и токи принимают первоначальные постоянные значения.

Неустойчивым равновесием называется такое состояние регенера-тивного переключающего устройства, при котором после сколь угодно ма-лого изменения напряжения (тока) на его элементах устройство не возвра-щается, а все более уходит от исходного состояния.

Квазиравновесие характеризуется сравнительно медленным измене-нием токов и напряжений, приводящих к некоторому критическому со-стоянию, при котором создаются условия для скачкообразного перехода в другое состояние.

Процесс перехода релаксационного генератора из одного состояния равновесия в другое называется опрокидыванием или скачком.

Скачки в спусковых устройствах могут происходить как под дейст-вием внешних (запускающих) напряжений, так и в результате внутренних процессов в схеме устройства.

Релаксационные генераторы могут работать в ждущем, автоколеба-тельном режимах, а также в режиме синхронизации.

В ждущем режиме релаксационный генератор имеет одно состояние устойчивого равновесия, а другое – квазиравновесия. Переход из устойчи-вого состояния в состояние квазиравновесия осуществляется в результате воздействия внешнего запускающего импульса.Обратное опрокидывание в исходное устойчивое состояние осуществляется самостоятельно через промежуток времени, зависящий от параметров схемы и равный длитель-ности формируемого импульса tи .

В автоколебательном режиме имеют место два чередующихся со-стояния квазиравновесия. В этом режиме период импульсных колебаний определяется только параметрами схемы.

В режиме синхронизации на релаксационный генератор, работающий в автоколебательном режиме, воздействует внешнее синхронизирующее напряжение. В результате период его колебаний устанавливается равным или кратным периоду синхронизирующего напряжения. При отсутствии внешнего синхронизирующего напряжения в релаксационном генераторе устанавливается режим автоколебаний.

В релаксационных генераторах для реализации условия самовозбуж-дения по фазе, также как и в генераторах гармонических колебаний, могут использоваться два способа.

При первом способе применяются два транзисторных ключа (ИЛЭ «НЕ»), замкнутых в цепью положительной обратной связи, причем одна или две связи меду ключами должны быть емкостными. Такой релаксаци-онный генератор называется мультивибратором.

При втором способе используется один транзисторный ключ, в котом положительная обратная связь выхода со входом осуществляется спомо-щью импульсного трансформатора. Такие релаксационные генераторы на-зываются блокинг – генераторами

5.1.2 Мультивибраторы на транзисторах

Мультивибратор с коллекторно-базовыми связями в ждущем режиме

Принципиальная схема мультивибратора с коллекторно-базовыми связями на биполярных транзисторах n-р-n типа приведена на рис.5.1,а, а временные диаграммы, поясняющие его работу, - на рис.5.1,б.

При рассмотрении процессов в мультивибраторе будем считать, что базовый и коллекторный токи закрытого транзистора, а также напряжение между коллектором и эмиттером насыщенного транзистора равны нулю

0II боко , 0U кн . Исходное состояние. В исходном состоянии, которое является со-

стоянием устойчивого равновесия, транзистор VТ2 открыт и насыщен, а транзистор VТ1 закрыт. Для насыщения транзистора VT2 необходимо, чтобы выполнялось неравенство

гнала.большогосирежимев

атранзистортусилениякоэффициенгде 2VTВ,кRВR следуетоткуда

,кRВ

UIR

UI

2

222

22

ип2бн

2

ип2б

(5.1.)

Для обеспечения запирания транзистора VT1 необходимо выполне-ние неравенства

0RR

RRIRRR

UUбк1

бк1кобк

бк1

см1бэ

(5.2.)

а б

Рис.5.1. При 0I 1ко неравенство (5.2) имеет вид

0RRR

ЕU бкбк1

см1бэ

(5.3.)

Конденсатор С2 в исходном состоянии заряжен почти до напряжения ип2C UU . Ускоряющий конденсатор С1 заряжен до небольшого напря-

жения (порядка нескольких десятых вольта), соответствующего напряже-нию на базе закрытого транзистора VT1, т.к. 0Uкн2 .

Запуск мультивибратора и первый скачок. В момент времени 1t в цепь базы насыщенного транзистора VТ2 через дифференцирующую цепь

gg R,C и отсекающий диод VD подается отрицательный запускающий им-пульс. При этом транзистор VТ2 запирается а транзистор VТ1 насыщается. Мультивибратор переходит в состояние квазиравновесия.

Задержки, вызванные процессами рассасывания избыточного заряда на базе транзистора VT2 , подготовки, в течение которого оба транзистора переходят в активный режим, и регенерации ( промежутка времени, в те-

чение которого транзистор VT1 входит в режим насыщения ) на временных диаграммах, приведенных на рис. 5.1,б, не показаны.

Cостояние квазиравновесия. Насыщенное состояние транзистора VТ1 в состоянии квазиравновесия обеспечивается выбором сопротивления ре-зистора R1. Можно показать, что его величина рассчитывается из выраже-ния (4.4)

1к1

ип

1

см

бк2к RBU

RE

RRUип

(5.4.)

В состоянии квазиравновесия конденсатор С2, заряженный ранее до напряжения ип.2c UU , начинает перезаряжаться по цепи: +Uи.п., R2, С2, э-к VТ1, , -Uи.п.. По мере перезаряда конденсатора С2 изменяется соответст-венно и напряжение на базе VТ2.

В момент времени t2 напряжение на конденсаторе становится рав-ным нулю. После этого полярность напряжения 2бU изменяется на поло-жительную, что приводит к отпиранию транзистора VТ2.

Длительность процесса квазиравновесия определяется скоростью перезаряда конденсатора С2 через резистор R2 , т.е. зависит от емкости конденсатора С2 и сопротивления резистора R2. Поэтому данные элемен-ты схемы называются времязадающими. Длительность формируемого импульса определяется выражением

22и RС70t , (5.5.) Во время процесса квазиравновесия происходит также заряд уско-

ряющего конденсатора С1 до напряжения +Uи.п по цепи +Uи.п., 2кR , С1 , переход э-б VТ1, , -Uи.п... При этом формируется фронт положительного периода напряжения на коллекторе транзистора VТ2, длительность кото-рого определяется выражением

12к2ф CR3t

(5.6.) Второй скачок. При отпирании транзистора VТ2 его нарастающий

коллекторный ток замыкается через ускоряющий конденсатор С1, т.к. )const -,U( const -I 1cRk , и эмиттерный переход насыщенного транзисто-

ра VТ1, создавая обратный ток базы. Под действием этого тока осуществ-ляется рассасывание избыточного заряда и транзистор VТ1 из состояния насыщения переходит в активную область. При этом коэффициент усиле-ния в петле положительной обратной связи станет больше единицы и в схеме начнется регенеративный процесс, в результате которого транзистор VТ1 запирается, а VТ2 переходит в состояние насыщения.

Восстановление исходного состояния. После второго скачка в тече-ние промежутка времени [t2 – t3] происходит восстановление исходного, устойчивого состояния мультивибратора. Во время восстановления исход-ного состояния идет заряд времязадающего конденсатора С2 и разряд ус-коряющего конденсатора С1. Конденсатор С2 заряжается до напряжения Uи.п. по цепи: +Uи.п., Rк1 , , участок э-б транзистора VТ2, , - Uи.п.. Раз-ряд конденсатора С1 происходит через параллельно соединенные (при на-

сыщенном транзисторе VТ2.) резисторы бкR и 1R и определяет время ус-

тановления напряжения на базе транзистора VТ1 .

.RR

RRC3t1бк

1бк1уст

Длительность процесса восстановления определяется обычно вре-менем заряда конденсатора С2, т.к. разряд С1 происходит чаще всего бы-стрее заряда С2 в силу того, что 12 CC .

21квос CR3t (5.7.) Таким образом, в результате воздействия запускающего импульса малой длительности мультивибратор, работающий в ждущем режиме, генерирует импульс, длительность которого определяется временем существования состояния квазиравновесия. Частота следования генерируемых импульсов равна частоте импульсов запуска.

Выходные импульсы можно снимать как с коллектора транзистора VТ2, так и c коллектора VТ1. Длительность фронта положительного пере-

пада напряжения на коллекторе транзистора 1VT равна времени восста-

новления и значительно больше tф2+. Поэтому целесообразно выходной

импульс снимать с коллектора транзистора VТ2. Мультивибратор с коллекторно-базовыми связями в автоколебатель-ном режиме

Принципиальная схема мультивибратора с коллекторно-базовыми связями в автоколебательном режиме на биполярных транзисторах n-p-n-типа приведена на рис. 5.2,а, а временные диаграммы, поясняющие его ра-боту на рис. 5.2,б.

По сравнению со схемой ждущего мультивибратора (рис.5.1), в этой схеме обе коллекторно-базовые связи емкостные, т.е. имеют место два состояния квазиравновесия.

Принцип работы данного мультивибратора заключается в поочеред-ном опрокидывании его из одного состояния квазиравновесия в другое.

Рассмотрим стационарный режим автоколебаний, не останавливаясь на процессе их установления. При этом, если, начав рассмотрение с произ-вольного состояния, докажем, что через определенное время мультивибра-тор оказывается в том же состоянии, то можно считать, что в мультивибра-торе имеют место периодические автоколебания.

а б

Рис. 5.2. Предположим, что в момент времени t1 в схеме произошел скачок, в

результате которого транзистор VТ2 закрылся, а VТ1 перешел в режим на-сыщения. При этом конденсатор С1 разряжен, а С2 заряжен до напряжения Uи.п.. Таким образом, мультивибратор находится в одном из двух состоя-ний квазиравновесия. Конденсатор С2 перезаряжается через резистор R2 и насыщенный транзистор VТ1, а конденсатор С1 заряжается через резистор

2кR и участок эмиттер-база транзистора VТ1 . Время существования режи-ма квазиравновесия определяется соотношением 2202 CR7,0t .

Если C1=C2, то время заряда С1 меньше времени перезаряда C2, т.к. 22к RR и к моменту окончания процесса перезаряда С2 конденсатор С1

зарядится до напряжения Uи.п.. В момент времени t2 конденсатор С2 пере-зарядится до нулевого напряжения, напряжение на базе транзистора VТ2 также становится равным нулю и в схеме происходит опрокидывание в но-вое состояние квазиравновесия, при котором транзистор VТ1 закрывается, а VТ2 входит в режим насыщения. Время существования нового состояния квазиравновесия теперь определяется процессом перезаряда конденсатора С1 через резистор R1 и насыщенный транзистор VТ2 1101 CR7,0t . Если пренебречь временем опрокидывания в схеме по сравнению с време-нем состояния квазиравновесия, то период автоколебаний можно опреде-лить по формуле:

221102010 CRCR7,0ttT (5.8.) В мультивибраторе, схема которого изображена на рис.5.2, при неко-

тором сочетании параметров элементов может иметь место состояние ус-тойчивого равновесия, когда оба транзистора находятся в устойчивом со-

стоянии. В этом случае имеет место жесткий режим возбуждения автоко-лебаний мультивибратора. Для перевода мультивибратора из состояния ус-тойчивого равновесия в режим автоколебаний необходим внешний толчок, например, повторное включение источника питания.

В этой схеме для обеспечения насыщенного состояния открытого транзистора величина резисторов R1 и R2 выбирается из условия

BRR к2,1 , с учетом того, что на коллекторе второго закрытого транзи-стора напряжение близко к Uи.п..

5.1.3. Мультивибраторы на интегральных логических элементах

Мультивибраторы на логических элементах находят применение в

цифровых устройствах, в которых они выполняют вспомогательные функ-ции, и поэтому к ним не предъявляются жесткие требования по стабильно-сти временных параметров генерируемых импульсов. Применением таких мультивибраторов достигается унификация элементной базы аппаратуры и хорошее согласование их с цифровой частью устройства.

Возможность создания мультивибраторов на логических элементах обусловлена тем, что эти схемы представляют собой ключи (инверторы). Они могут находиться либо в открытом (на выходе логический 0), либо в закрытом (на выходе логическая 1) состояниях. В устройствах, в которых два логических элемента охвачены положитель-ной обратной связью, возможны, как известно, скачки напряжений и токов. Это позволяет синтезировать на логических элементах И-НЕ (ИЛИ-НЕ) как триггер, так и мультивибратор.

Мультивибратор в ждущем режиме на основе RS-триггера с инверс-ными входами

Схема мультивибратора и временные диаграммы, поясняющие его работу, приведены на рис. 5.3, а, б.

Основу схемы составляет RS-триггер с инверсными входами, соб-ранный на ИЛЭ DD1 и DD2 типа И-НЕ. Логический элемент DD0 представ-ляет собой инвертор, предназначенный для инвертирования входного сиг-нала. Времязадающими элементами схемы являются конденсатор Сt и ре-зистор R. Логический элемент DD3 обеспечивает инверсию сигнала с вы-хода Q. Выходное напряжение мультивибратора снимается с выхода Q триггера.

Рис. 5.3

Пусть в исходном состоянии на выходе Q логический 0, а следова-

тельно, на выходе Q логическая единица. Тогда на выходе ИЛЭ DD3 имеет место логическая единица и конденсатор Сt заряжен до напряжения, соот-ветствующего логической 1. При этом на входах RS и триггера дейст-вует нейтральная комбинация сигналов (1 1) и исходное состояние тригге-ра остается неизменным.

В момент времена t1 напряжение на входе Uзап. кратковременно из-меняется до уровня логической 1. При этом на входе S триггера действу-ет сигнал логического нуля и RS-триггер опрокидывается в единичное со-стояние (Q = 1, Q = 0). Это приводит к появлению на выходе ИЛЭ DD3 нулевого логического уровня. При этом конденсатор Ct начинает разря-

жаться через резистор R и малое выходное сопротивление 0вых.R ИЛЭ

DD3. Этот процесс соответствует состоянию квазиравновесия схемы. В момент времени t2 напряжение на конденсаторе Сt достигает поро-

гового уровня 1порU , что приводит к опрокидыванию триггера в нулевое

состояние, т.к. на входе S триггера действует напряжение логической 1, а на входе R - логического нуля. Таким образом, на выходе Q триггера формируется импульс длительностью tu.

Длительность формируемого импульса определяется по формуле

01пор

01

ttUU

UUlnCRut

, (5.9.)

где 0выхt RRR ;

0вых.R - выходное сопротивление ИЛЭ в открытом состоянии ;

U1 - уровень логической единицы;

U0 - уровень логического нуля; 1пор.U - пороговый уровень логической единицы.

После окончания состояния квазиравновесия (t2) наступает этап вос-становления исходного, устойчивого состояния [t2 – t3], в течение которого происходит заряд конденсатора Сt до напряжения U1 через резистор Rt и выходное сопротивление R1

вых. закрытого ИЛЭ DD3. Время восстановления рассчитывается по формуле

t'выхtвос C)R3(Rt (5.10.)

Используя вместо постоянного резистора R потенциометр, можно осуществлять регулировку длительности импульса.

Мультивибратор в ждущем режиме на трех ИЛЭ И-НЕ

Схема мультивибратора на трех ИЛЭ И-НЕ и временные диаграммы

приведены на рис.5.4 а, б. Конденсатор Сt , включенный в одну из цепей положительной обратной связи, и резистор Rt являются времязадающими элементами. Вторая связь между ИЛЭ DD1 и DD2 непосредственная. Диод VD предназначен для подавления значительных отрицательных перепадов напряжений, возникающих на входе ИЛЭ DD2 при разряде конденсатора Сt, что может привести к выходу ИМС из строя. Кроме того, при включе-нии диода уменьшается tвос. схемы.

В исходном состоянии ИЛЭ DD1 открыт, а DD2 – закрыт. На выходе ИЛЭ DD1 действует нулевое напряжение, на входе DD2 также нулевое на-пряжение, конденсатор Сt разряжен, на выходе DD2 – напряжение логиче-ской единицы.

В момент t1 на входе Х1 элемента DD1 напряжение Uзап. Кратковре-менно изменяется до уровня логического нуля, что приводит к закрытию ИЛЭ DD1. Положительный перепад напряжения выхU с выхода DD1 через конденсатор Сt передается на входы Х3, Х4 ИЛЭ DD2 и переводит его в от-крытое состояние.

Низкий уровень напряжения Uвых2 (логический 0) подается на вход Х2 и удерживается ИЛЭ DD1 в закрытом состоянии после того, как напряже-ние Uзап. изменяется от нулевого к единичному уровню (t2).

Длительность состояния квазиравновесия определяется временем за-ряда конденсатора Сt.. Конденсатор заряжается по цепи: +Uи.п., R1

вых1, Сt , Rt , , Uи.п. Здесь Rвых1 – выходное сопротивление закрытого ИЛЭ DD1 (порядка 100 Ом). Под действием зарядного тока на резисторе , Rt создает-ся уменьшающееся во времени напряжение Uвх2, которое удерживает ИЛЭ DD2 в открытом состоянии.

Рис.5.4

- В момент t3 напряжение Uвх2 достигает порогового уровня U0пор. Ин-

вертор DD2 начинает закрываться, входя в усилительный режим работы. Благодаря непосредственной связи со входами Х2 элемента DD1, этот элемент тоже переходит в усилительный режим. С переходом инверторов DD1 и DD2 в усилительный режим работы замыкаются цепи положитель-ной обратной связи и в мультивибраторе развивается регенеративный процесс опрокидывания в исходное состояние.

- Время восстановления мультивибратора определяется временем раз-ряда конденсатора Сt по цепи: верхняя обкладка конденсатора, R0

вых1, , диод VD, нижняя обкладка конденсатора Сt.. Здесь R0

вых1 – выходное со-противление открытого элемента DD1.

VD0

1выхt.вос rRС3t , (5.11) где rVD – сопротивление открытого диода VD.

Длительность импульса, формируемого мультивибратором, определяет-ся длительностью состояния квазиравновесия, т.е. временем, в течение ко-торого напряжение на входе ИЛЭ DD2 изменяется от величины 1

выхU до U1

пор., и может быть определена по формуле:

1.пор

1вых1

выхttи UUlnRRСt (5.12)

Мультивибратор в автоколебательном режиме на двух ИЛЭ И-НЕ.

Принципиальная схема и временные диаграммы мультивибратора в

автоколебательном режиме на логических элементах И-НЕ приведены на рис.5.5., а, б.

а б Рис. 5.5.

В этой схеме, в отличее от рассмотренной выше, две времязадающих

цепи C1R1 и C2R2 . Принцип работы мультивибратора заключается в следующем. Пусть

на отрезке времени [0, t1] (рис. 5.5., б) элемент DD1 заперт и на его выходе действует уровень 1

выхU . При этом конденсатор С1 заряжается по цепи:

+ 1выхU , С1 , R1 , , - 1

выхU . Постоянная времени заряда 111зар RC . За счет тока заряда С1 на резисторе R1 создается падение напряжения 2вхU , которое во времени уменьшается по экспоненциальному закону. Этим на-пряжением элемент DD2 удерживается в открытом состоянии. Конденсатор С2 на рассматриваемом промежутке времени [0, t1] разряжается по цепи: нижняя обкладка конденсатора С2, 0

2выхR DD2, , VD2, верхняя обкладка конденсатора С2. При этом напряжение на входе элемента DD1 стремится к

01вхU . В момент t1 напряжение на входе элемента DD2 становится равным

1порU и элемент DD2 закрывается. Положительный перепад напряжения на

выходе DD2 через конденсатор C2 подается на вход элемента DD1 и от-крывает его. При этом в течение промежутка времени [t1, t2] аналогично заряжается С2, поддерживая открытое состояние элемента DD1 и разряжа-

ется C1, поддерживая закрытое состояние DD2 . В момент t3 напряжение на входе элемента DD1 достигает порогового уровня 1

порU и элемент DD1 закрывается, вызывая открытие DD2.

В дальнейшем процессы повторяются, что позволяет сделать вывод о наличии автоколебательного процесса в схеме.

Период следования импульсов можно определить по фор-муле:

1пор

1вых

2211 UUlnRCRCT (5.11.)

В схеме рис.5.5. возможен жесткий режим возбуждения, при кото-ром возникает устойчивое состояние 2вых1вых UU , т.е. при включении источника питания автоколебания могут не возникнуть.

Для исключения жесткого режима возбуждения применяется схема, изображенная на рис.5.6. Принцип ее работы заключается в следующем.

Рис.5.6. Если при включении питания мультивибратор работает нормально,

то на выходах U 1вых и 2выхU имеют место различные логические уровни 0 и 1. На выходе ИЛЭ DD3 будем иметь логическую единицу, а на выходе DD4 - логический ноль. При этом резистор R2 через малое выходное сопро-тивление открытого элемента DD4 соединяется с корпусом и схема не от-личается от схемы, представленной на рис.5.5. Если же элементы DD1 и DD2 одновременно открыты или закрыты, то на вход элемента DD2 будет подаваться с выхода DD3 соответственно, логический ноль или логическая единица. Поэтому элемент DD2 будет переключаться или в единичное или в нулевое состояние, что обеспечит мягкое возбуждение мультивибратора.

5.1.4.Интегральные микросхемы мультивибраторов

Мультивибраторы в интегральном исполнении представлены в ряде серий ИМС, таких, как: 133, 155, 533, 555, 1533, 564, 1564, КР1561. В ос-новном это мультивибраторы в ждущем режиме (одновибраторы), условно обозначаемые АГ. В настоящее время промышленностью выпускаются ИМС ждущих мультивибраторов АГ1, АГЗ, и АГ4.

Микросхема К155 АГ1 представляет собой ждущий мультивибратор с логическим элементом на входе. УГО ИМС мультивибратора со схемой подключения времязадающей цепи RtCt приведены на рис.5.7, б.

а б

Рис.5.7.

На рис. 5.7.,а приведена функциональная схема ИМС К155АГ1. Мультивибратор содержит внутреннюю ячейку памяти - D-триггер с вы-ходами Q и Q , имеющими наружные выводы, т.е. ИМС имеет парафазный выход. Схема имеет три входа управления. Вход В (активный перепад по-ложительный) дает прямой запуск триггера, а входы A1 и A2 - инверсные (активный перепад–отрицательный). Формирование импульса на выходе

схемы возможно только при одновременной подаче “0” (перепад ) на

один из входов 1A или 2A и сигнала логической “1” (перепад ) на входе В.

Сигнал сброса, т.е. окончания импульса, подаваемый на вход D- триг-гер, формируется внешней RС цепью и появляется в момент заряда кон-денсатора Сt подключённого к выводам 10 и 11 микросхемы. Резистор времязадающей цепи Rt подключается между выводом 14 (Uи.п.=5 В) и вы-

водом 11. При заряде конденсатора Сt до некоторого напряжения U на входе R, триггер опрокидывается в нулевое состояние. При этом транзи-стор VT открывается и переход коллектор-эмиттер шунтирует конденса-тор, что приводит к его разряду и возвращению схемы в исходное состоя-ние.

ИМС К155АГ1 имеет внутренний интегральный резистор Rвн=2 кОм. Если Ct = 0, а Rt = , ò.е. элементы времязадающей цепи отсутст-вую, то длительность выходного импульса будет не более 30 нс. Дли-тельность выходного импульса при подключенных элементах Сt и Rt можно подсчитать по формуле ttи RC7,0t .

Если требуемый номинал резистора Омк 2RR внt , то внешний резистор Rt не включается и используется внутренний резистор. При этом вывод 9 соединяется с 14, а между выводами 10 и 11 подключается кон-денсатор Сt.

В таблице 5.1. приведены возможные комбинации сигналов на вхо-дах 21 А ,A и В и соответствующие им сигналы на выходах Q и Q .

Таблица 5.1.

Входы Выходы Входы Выходы 1А 2А В Q Q 1А 2А В Q Q

Ф Ф 1 0 1 1 1 Ф 0 1 0 1 1 Ф Ф 0 0 1 0 Ф 1 1 Ф 0 1 Ф 0 1 1

Первые четыре строки таблицы показывают зависимость статиче-

ских выходных уровней Q и Q от логических сигнеалов на входах 21 А ,A и В (установка триггера в исходное состояние Q = 0, 1Q ). Â нижней части таблицы приведены пять условий генерации одного выходного им-пульса. Формирование импульса происходит при положительном перепаде на входе В или при отрицательном, поданном на входы 21 А ,A . Вход В можно использовать как разрешающий, подавая на него уровень логиче-ской единицы.

Мультивибратор АГ1 нельзя перезапускать до окончания формируе-мого импульса, т.к. запущенный мультивибратор не чувствителен ко вход-ным сигналам 21 А ,A и В. Входная схема с триггером Шмитта обеспечи-вает надежный запуск по входу В при медленно нарастающем напряжении запуска.

Длительность формируемых импульсов может сменяться от 30 нс до 0,28 с. При этом резистор Rt выбирается в пределах от 2 до 40 кОм, а конденса-тор Сt - от 10 пф до 10 мкФ.

5.2. Генераторы пилообразного напряжения

5.2.1. Общие сведения о генераторах пилообразного напряжения Пилообразным напряжением называют такое периодическое напря-жение (рис. 5.8), которое в течение определенной части периода рабТ из-меняется по линейному закону, а затем в течение промежутка времени

рабобр ТТТ возвращается к исходному уровню.

Рис. 5.8

Пилообразное напряжение характеризуется следующими параметра-ми: нU , кU - начальный и конечный уровни напряжения; нкm UUU - амплитуда напряжений; рабТ - длительность рабочего хода; обрТ - длительность обратного хода;

/н

/к

/н

н

кн

UUU

dtdU

dtdU

dtdU

. (5.12)

- коэффициент нелинейности рабочего хода пилообразного напряжения. В выражении 5.12

н

/н dt

dUU и к

/к dt

dUU

производные в начале и конце рабочего хода. Формирование пилообразного напряжения осуществляется генера-торами пилообразного напряжения (ГПН). Существуют два типа ГПН:

управляемые, в которых длительность рабочего хода определяется дли-тельностью входного управляющего импульса, и неуправляемые (фантас-троны), в которых длительность рабочего хода определяется параметрами схемы. Последние могут работать как в ждущем, так и в автоколебатель-ном режимах. При этом в ждущем режиме период Т определяется перио-дом коротких запускающих импульсов, а в автоколебательном режиме - параметрами схемы. Генераторы пилообразного напряжения нашли широкое применение в радиоэлектронной аппаратуре различного назначения. Например, в ос-циллографах и телевизионных приемниках – для формирования пилооб-разного напряжения и тока развертки луча электронно-лучевой трубки; преобразователях напряжения во временной интервал, устройствах полу-чения регулируемой временной задержки и др. Для получения пилообразного напряжения обычно используется за-ряд или разряд конденсатора от источника постоянного напряжения через ключевой каскад (рис. 5.9,а).

Рис. 5.9

Пусть в момент времени t=0 ключ k находится в положении 1 и кон-денсатор С заряжается от источника напряжения питания .п.иU . При этом напряжение на конденсаторе изменяется по закону

зарt.п.иC е1UU , (5.13)

где СRзарзар - постоянная времени заряда конденсатора. При переключении ключа в момент времени 1t в положение 2 кон-денсатор С будет разряжаться по закону

разр1ttmC eUU , (5.14)

где СRразрразр - постоянная времени разряда конденсатора. mU - напряжение на конденсаторе в момент времени 1t . Так как зарразр RR , то разряд конденсатора осуществляется значи-тельно быстрее, чем заряд. Поэтому обрраб ТТ . При заряде конденсатора ток заряда изменяется от величины

н

Cсн dt

dUСi до величины к

Cск dt

dUСi . Определяя н

C

dtdU и

к

C

dtdU

через снi и скi , можно записать выражение для коэффициента нелинейно-сти γ в виде

сн

сксн

iii

. (5.15)

Если полагать, что внутреннее сопротивление источника напряжения питания равно нулю 0Ri и начальное напряжение на конденсаторе так-

же равно нулю 0Uсн , то зар

.п.исн R

Ui . Конечный же ток заряда

зар

m.п.иск R

UUi .

Подставляя выражения для снi и скi в (5.15), получим

.п.и

m

UU

. (5.16)

Обозначив через коэффициент использования напряжения источни-ка питания величину

.п.и

m.п.и U

UK , (5.17)

получим, что .п.иK . Таким образом, при формировании пилообразного напряжения мето-дом заряда конденсатора от источника постоянного напряжения коэффи-циент нелинейности определяется коэффициентом использования напря-жения источника питания .п.иK .

5.2.2. Простейшая схема управляемого ГПН Простейшая схема управляемого генератора пилообразного напря-жения, работа которой основана на заряде конденсатора С через резистор

кR , когда транзисторный ключ закрыт, и разряде конденсатора С через участок эмиттер-коллектор открытого транзистора, приведена на рис. 5.10,а. Исходное состояние. В исходном состоянии транзистор VT открыт и насыщен, т.к. выполняется условие кp BRR . Поэтому напряжение на коллекторе транзистора, а следовательно, на конденсаторе С и выходе рав-но кнU или приближенно нулю ( 0UUU кнвыхC ). Формирование рабочего хода рабТ . В момент 1t на вход схемы пода-ется управляющий прямоугольный положительный импульс длительно-стью раби Tt . Под действием этого импульса транзистор запирается и

конденсатор С заряжается по цепи: .п.иU , резистор кR , конденсатор С, , - .п.иU . Постоянная времени цепи заряда СRкзар . К моменту времени 2t напряжение на конденсаторе С достигает величины mU (рис. 5.10,б).

Рис. 5.10 Коэффициент нелинейности пилообразного напряжения определяет-ся коэффициентом использования напряжения источника питания

.п.и.п.и

m КUU

.

Для получения малых значений коэффициента необходимо напря-жение источника питания .п.иU выбирать значительно больше заданной амплитуды mU пилообразного напряжения. При этом величина .п.иU мо-жет превышать допустимое напряжение на коллекторе транзистора доп кэU . Для исключения возможности пробоя транзистора при случайном увели-чении длительности импульса по сравнению с расчетной или обрыва в це-пи конденсатора С, к коллектору транзистора подключена цепь 0UVD , фиксирующая напряжение на коллекторе на уровне доп кэ0 UU . Так, при

0к UU диод VD открывается и напряжение на коллекторе фиксируется на уровне 0к UU . Формирование обратного хода обрТ . В момент времени 2t входной импульс заканчивается и транзистор открывается, переходя в активный режим. Конденсатор С разряжается через малое сопротивление кэr участка коллектор – эмиттер транзистора. Постоянная времени цепи разряда

Crкэразр . Во время обратного хода транзистор VT переходит в режим насыще-ния лишь в конце разряда конденсатора, когда напряжение на конденсато-ре станет достаточно малым.

0UU нас кC Однако процесс разряда проходит достаточно быстро, т.к.

ккэ Rr . Простейшая схема ГПН используется в тех случаях, когда допустима большая нелинейность пилообразного напряжения, либо когда можно по-лучить малую амплитуду пилообразного напряжения с помощью значи-тельного по величине напряжения источника питания.

5.2.3. Способы построения ГПН с повышенной линейностью В простейшем ГПН (рис. 5.10) ток через конденсатор С спадает по мере его заряда

к

c.п.иRc R

UUiiк

,

так как напряжение на конденсаторе cU растет. Причем изменение тока ci , а соответственно и тем больше, чем больше амплитуда напряжения на конденсаторе. Для получения пилообразного напряжения с малым коэффициентом нелинейности при большом коэффициенте использования напряжения источника питания .п.иК необходимо поддерживать ток заряда конденса-тора неизменным. К стабилизации зарядного (разрядного или перезарядно-го) тока во время прямого хода и сводятся все способы линеаризации пи-лообразного напряжения. Практически постоянный ток заряда конденсатора позволяют полу-чить схемы ГПН с использованием токостабилизирующих двухполюсни-ков и компенсирующих источников напряжения.

Применение токостабилизирующих двухполюсников Ток заряда (разряда) конденсатора можно поддерживать практически постоянным, если вместо резистора R включить нелинейный элемент – то-костабилизирующий двухполюсник (ТСД), показанный на рис. 5.11,а.

Рис. 5.11

Ток через такой двухполюсник gi на рабочем участке характеристи-ки практически не зависит от приложенного напряжения gU . Такими токо-стабилизирующими элементами являются транзисторы, электронные лам-пы, вольт-амперные характеристики которых имеют пологий участок. Ста-билизирующее действие особенно ощутимо при использовании транзи-стора, включенного по схеме с ОБ, выходные характеристики которого приведены на рис. 5.11,б. Уравнение вольт-амперной характеристики ТСД (рис. 5.11,б) на ра-бочем участке АВ может быть представлено в виде

g

ggкg r

UIii

0 ; (5.18)

где 0gI - условный ток, полученный при пересечении спрямленной ап-

проксимированной характеристики constIкбк эUfI

с осью тока:

к

кб

g

gg i

UdidU

r

- дифференциальное выходное

сопротивление ТСД; Величина gr характеризует угол наклона характеристики двухпо-люсника. Для идеального ТСД gr (ток gi не зависит от напряжения

gU ). Для реальных ТСД на транзисторах gr составляет сотни кОм. Принципиальная схема ГПН с токостабилизирующим биполярным транзистором и эпюры напряжений, поясняющие работу, приведены на рис. 5.12.

Рис. 5.12

Роль токостабилизирующего двухполюсника выполняет транзистор VT2, а на транзисторе VT1 собран управляющий ключ. В данной схеме ТСД включен в цепь разряда конденсатора. В этом случае можно соеди-нить с корпусом источник напряжения смU , предназначенный для обеспе-чения режима работы стабилизатора тока (выбора исходного значения эм-митерного тока 0эI ). При включении ТСД в цепь заряда С вместо резисто-ра кR источник напряжения смещения необходимо изолировать от корпу-са. Исходное состояние. В исходном состоянии транзистор VT1 открыт и насыщен, а транзистор VT2 работает в активном режиме. Режим насы-щения VT1 обеспечивается выполнением соотношения кб BRR , а откры-тое состояние VT2 – включением в цепь эмиттера VT2 источника напряже-ния смU . Пренебрегая базовыми токами, можно считать, что

11 эк ii , а

22 эк ii . Ток коллектора транзистора VT1 протекает по следующей цепи:

.п.иU , кR , к-э VT1, к-э VT2, эR , смU , , .п.иU . Его величина задается выбором режима VT2:

э

см2

э

бэсм2э R

UR

UUi 2

2

; (5.19)

т.к. смбэ UU2 . Напряжение на конденсаторе С в исходном состоянии

кэ

см.п.икк.п.иc R

RUURiUU

10 . (5.20)

Сопротивление резистора кR выбирают из условия эк RR , поэто-му в исходном состоянии конденсатор С заряжен до напряжения

.п.иc UU0 .

Формирование рабТ . В момент времени 1t на вход подается отрицательный импульс, длительность которого равняется рабТ . Транзистор VT1 запирается, и конденсатор С начинает разряжаться через ТСД на транзисторе VT2. По мере разряда конденсатора положительное напряжение коллектор-база VT2 уменьшается, рабочая точка смещается влево по характеристике

constIкбк эUfi ,

а ток разряда 22 экраз iii остается практически постоянным. Поэтому

напряжение на выходе изменяется по закону, близкому к линейному. Получим выражение для коэффициента нелинейности в этой схеме ГПН. Напряжение на конденсаторе С во время рабочего хода определяется выражением:

Crt

CtCg

0eUU .

Для определения найдем

н

С

dtdU

и к

С

dtdU

.

CrU

eCr

Udt

dUdt

dU

g

CCrt

g

C

0t

С

н

С 0g0

,

CrТ

g

C

Тt

С

к

С gраб0

раб

eCr

Udt

dUdt

dU

.

Тогда CrТ

g

C

CrТ

g

C

g

C

н

С

к

С

н

С

gраб

0

gраб00

e1

CrU

eCr

UCr

U

dtdU

dtdU

dtdU

.

(5.21) Разложив экспоненту в степенной ряд и ограничившись первыми двумя членами, т.к. рабg TCr , получим

CrT

1...Cr

T!2

1Cr

T1е

g

раб2

g

раб

g

рабCrT

g

раб

.

(5.22) Подставив (5.11) в (5.10), получим:

CrT

g

раб . (5.23)

В этом выражении под gr понимается выходное сопротивление транзистора VT2, включенного по схеме с общей базой

б22б выхg h

1rr .

Поэтому выражение (5.13) можно представить в виде:

б22раб hC

T .

(5.24) Учитывая, что для биполярных транзисторов

Ом11010h 65

б22 ,

коэффициент нелинейности весьма мал и зависит от соотношения СТ раб .

Поскольку во время прямого хода конденсатор разряжается практи-чески постоянным током

э

смэкраз R

Uiii22

,

амплитуда пилообразного напряжения на выходе ГПН

СRТU

СТi

CQU

э

рабсмрабразCm

, (5.25)

где CQ - изменение заряда на конденсаторе во время рабТ . Формирование обрТ . После окончания входного управляющего им-пульса (момент 2t ) транзистор VT1 открывается и входит в режим насы-щения. Конденсатор С заряжается до исходного уровня

0CU по цепи:

.п.иU , кR , к-э VT1, С, , .п.иU . При этом время восстановления исходно-го состояния определяется выражением:

кобрвос RС3Тt (5.26) Особенностью ГПН со стабилизатором тока в цепи разряда является необходимость большой амплитуды запускающего положительного им-пульса, так как амплитуда входного напряжения вх mU должна быть боль-ше амплитуды пилообразного напряжения mU .

ГПН с токостабилизирующим двухполюсником позволяет получить порядка единиц процентов, а %9060Кu .

Компенсационный способ Ток заряда конденсатора С будет не-изменным, если в цепи заряда (рис. 5.13) включить источник компенсирующего на-пряжения компU , напряжение которого равно напряжению на конденсаторе С в любой момент времени. Напряжение

источника компU включено в цепь заряда конденсатора навстречу напряжению CU , поэтому ток заряда

RUUEi компC

зар

. (5.27)

При Cкомп UU ,

constREiзар .

Как следует из рис. 5.13, напряжение компU действует согласно с на-пряжением Е и встречно с напряжением CU . В соответствии с этим в ос-нову принципиальных схем ГПН компенсационного типа положено либо согласованное включение Е и компU (оно достигается наличием в схеме положительной обратной связи), либо встречное включение компU и CU (за счет наличия в схеме отрицательной обратной связи). Можно считать, что в схеме ГПН компенсационного типа с положи-тельной обратной связью действует эквивалентный источник

Рис. 5.13

компэкв UЕЕ , напряжение которого увеличивается при заряде конден-сатора аналогично CU , благодаря чему ток в цепи остается неизменным (рис. 5.14,а). Функциональная схема такого ГПН, в котором компU реализуется с помощью усилителя с Кu=1 (эмиттерный повторитель), приведена на рис. 5.14,б.

Рис. 5.14

Недостатком этой схемы является невозможность соединения с кор-пусом источника питания Е. В ГПН компенсационного типа с отрицательной обратной связью можно считать, что источник Е обеспечивает неизменный ток в цепи, со-держащей только резистор R, т.к. 0UU компC (рис. 5.15,а).

Рис. 5.15

Функциональная схема ГПН компенсационного типа с ОСС приве-дена на рис. 5.15,б. В этой схеме для получения компU применяется инвер-тирующий усилитель с большим коэффициентом усиления ( усК ).

При выхкомпc UUU входное напряжение усилителя

Cвыхвх UUU . Если усК , то напряжение на входе усилителя вхU

стремится к нулю, а зарядный ток REiзар постоянен. В реальных схемах

усК и поэтому 0Uвх . Поэтому для стабилизации тока ci необходи-

мо свести к минимуму изменения напряжения на входе ( вхU ) за время рабТ . Это и достигается компенсирующим действием ООС. При этом

ус

выхвх К

UU .

Если усК достаточно велик, то при заданном mвых UUm изменения

вхU будут незначительными, что приводит к практически постоянному

току заряда (перезаряда) конденсатора С. Так, при 54ус 1010K коэф-

фициент нелинейности достигает величины =10 -3.

5.2.4. Генератор пилообразного напряжения компенсационного типа с положительной обратной связью

В практических схемах ГПН с положительной обратной связью (ПОС) для получения компенсирующего напряжения применяют эмиттер-ный повторитель, имеющий коэффициент передачи по напряжению, близ-кий к единице. Использование выхода эмиттерного повторителя в качестве выхода ГПН обеспечивает, кроме того, высокую нагрузочную особенность ГПН с ПОС. Принципиальная схема ГПН с ПОС приведена на рис. 5.16,а.

Рис.5.16

На транзисторе VT1 собран простейший ГПН, а на транзисторе VT2- эмиттерный повторитель. Конденсатор С0 большой емкости ( CС0 ) выполняет роль источника питания в зарядной цепи. Диод VD отключает источник питания .п.иU на время формирования рабочего хода рабТ . Работа генератора иллюстрируется временными диаграммами напряжений, при-веденными на рис. 5.16,б. Исходное состояние. В исходном состоянии транзистор VT1 открыт и насыщен. Для этого должно выполняться условие к1б RBR . Конден-сатор С в исходном состоянии практически разряжен: 0UU

1кнC . Транзистор VT2 на пороге открывания, так как 0UU

12 кнб . При этом 0Uвых . Конденсатор 0С заряжен до напряжения .п.и0С UU .

Формирование рабТ . В момент времени 1t на вход подается отрица-тельный импульс, который запирает транзистор VT1. Конденсатор С начи-нает заряжаться по цепи: .п.иU , VD, кR , С , корпус, .п.иU . Положитель-ное напряжение на конденсаторе С увеличивается. Транзистор VT2 пере-ходит в активный режим и положительное напряжение на выходе эмиттер-ного повторителя выхU , повторяя напряжение на заряжающемся конденса-торе С, также увеличивается. Одновременно увеличивается положитель-ный потенциал точки А, так как выхCА UUU

0 . Как только потенциал

АU превысит напряжение источника питания .п.иU , а происходит это в са-мом начале рабочего хода (момент 1t ), диод VD закрывается. Роль источ-ника зарядного тока с этого момента выполняет конденсатор 0C . Ток заря-да конденсатора С в течение рабочего хода остается практически постоян-ным за счет действия компенсационной ПОС:

к

.п.и

к

C

к

CвыхC

к

Rc R

UR

UR

UUUR

Ui 00к

. (5.28)

Другими словами, во время заряда конденсатора С положительное напря-жение cU увеличивается и практически, так как коэффициент передачи напряжения эмиттерного повторителя 1K эп , на такую же величину уве-личивается отрицательный потенциал в точке А. Поэтому напряжение на резисторе кR и ток заряда

кRc ii остаются практически постоянными. Таким образом, напряжение на конденсаторе С и на выходе эмиттер-ного повторителя изменяется практически по линейному закону. Формирование обрТ . С момента времени 2t начинаются формирова-ние обратного хода. После окончания запускающего импульса происходит отпирание транзистора VT1. Зарядившийся до напряжения mU конденса-тор С начинает разряжаться током открытого транзистора VT1. Транзистор VT1 в течение в течение промежутка времени 32 t,t работает в активном

режиме, так как напряжение 1кнCкэ UUU . По мере разряда конденса-

тора С уменьшается положительный потенциал точки А. Диод VD остается запертым до тех пор, пока потенциал АU не достигнет значения .п.иU (мо-мент 2t ). Очевидно, что пока диод VD закрыт роль источника питания для транзистора VT1 выполняет конденсатор 0C , то есть во время разряда кон-денсатора С конденсатор 0C продолжает разряжаться. В момент времени

2t открывается диод VD. С этого момента и до момента времени 3t про-исходит дозаряд конденсатора 0C , частично разрядившегося за время ра-бочего хода и разряда конденсатора С на величину

0mC C

CUU0 .

Ток заряда зарi конденсатора 0С протекает по цепи: .п.иU , VD, 0С , эR , корпус, .п.иU . Во время дозаряда 0С транзистор VT2 запирается за счет падения напряжения на резистор эR , возникающего из-за протекания через этот резистор тока зарi . Таким образом, длительность обратного хода складывается из времени разряда конденсатора С ( разt ) и времени дозаря-да 0С ( восt )

восвосразобр tttТ . (5.29)

Реально длительность обратного хода обрТ определяется временем восt , так как практически всегда выполняется условие развос tt . Такая схема ГПН с ПОС позволяет получить пилообразное напряже-ние с коэффициентом нелинейности порядка 3 5% при коэффициенте использования источника питания п.uК порядка 60 80%. Одним из суще-ственных недостатков является сравнительно большое время восстановле-ния восt . Для его уменьшения принимаются специальные меры, в частно-сти, применение в качестве транзистора VT2 составного транзистора, а также введение в цепь эмиттера VT2 источника смещения. 5.2.5. Генератор пилообразного напряжения компенсационного типа с отрицательной обратной связью Схема ГПН с отрицательной обратной связью (ООС) и временные диаграммы напряжений приведены на рис. 5.17. На транзисторе VT1 соб-ран ключевой каскад, а на транзисторе VT2-инвертирующий усилитель, между коллектором и базой которого включен конденсатор С. Исходное состояние. В исходном состоянии транзистор VT1 открыт и насыщен ( 1к1р RВR ). При этом напряжение на базе транзистора VT2

cмUUUUU 1кнсм1к2б и транзистор VT2 закрыт. Напряжение источника смU обычно порядка одного вольта. Напряжение на выходе

точника смU обычно порядка одного вольта. Напряжение на выходе .п.и2к0к.п.и2 URIUU . Конденсатор С заряжен до напряжения

см.п.ис UUU .

Рис. 5.17 Формирование рабТ . В момент времени 1t на вход подается отрица-тельный импульс и транзистор VT1 запирается. Напряжение на базе тран-зистора VT2 скачком увеличивается на величину 1e и становится положи-тельным. Транзистор VT2 открывается и переходит в активный режим. Так как напряжение на конденсаторе С мгновенно измениться не может, то скачок напряжения 1e передается на коллектор VT2 и напряжение на кол-лекторе увеличивается также на величину 1e . После отпирания VT2 начи-нается перезаряд конденсатора С по цепи: .п.иU , 1кR , С , э-к VT2, кор-пус, .п.иU . По мере перезаряда конденсатора С ток сi будет уменьшаться, что приведет к увеличению положительного напряжения на базе транзи-стора VT2 1kc.п.и2б RIUU . Увеличение 2бU приведет к увеличению тока коллектора VT2 и, следовательно, к уменьшению положительного по-тенциала коллектора. Таким образом, напряжение на конденсаторе С и вы-ходное напряжение выхU отличаются на величину 2бU . За время рабочего хода рабТ напряжение на безе изменяется на величину

u

m2б K

UU , (5.30)

где mU - амплитуда пилообразного напряжения;

uК - коэффициент усиления усилителя на транзисторе VT2. Чем больше коэффициент усиления, тем меньше 2бU . Ток перезаряда конденсатора С определяется соотношением

1к

2б.п.и

1к

1Rкс R

UUR

Ui . (5.31)

Таким образом, для стабилизации тока заряда Ci конденсатор необ-ходимо уменьшать 2бU , т.е. увеличить коэффициент усиления усилите-ля. Поскольку ток перезаряда конденсатора изменяется незначительно, на-пряжение на конденсаторе cU во время рабочего хода изменяется практи-чески по линейному закону. Напряжение выхU , отличающееся от сU на малую величину 2бU , также изменяется по линейному закону.

Формирование обрТ . После окончания входного импульса в момент времени 2t начинается формирование обратного хода. Транзистор VT1 от-крывается и входит в режим насыщения. Напряжение 2б1к UU скачком уменьшается на величину 2e до значения смU , и транзистор VT2 закры-вается. Напряжение на коллекторе VT2 также скачком уменьшается на ве-личину 2e , равную величине скачка на базе VT2. После этого конденсатор С заряжается до исходного уровня по цепи: .п.иU , 2кR , э-к VT1, смU , корпус, .п.иU .

Рассмотренный ГПН с ООС позволяет получить коэффициент нели-нейности )%42( при коэффициенте использования источника пита-ния .п.иК порядка %9070 .

Наличие начального скачка ( 1е ) выходного напряжения часто неже-лательно. Для его устранения достаточно последовательно с конденсато-ром С включить резистор r . В момент подачи входного импульса на рези-сторе r появится падение напряжения riU cr от тока перезаряда кон-денсатора, причем, полярность напряжения rU противоположна скачку напряжения 1е . Очевидно, что при выполнении равенства 1cr eriU скачка напряжения на коллекторе VT2 не будет. Реально сопротивление r составляет сотни ом и на работу ГПН не влияет.

ГЛАВА 6. ЦИФРО-АНАЛОГОВЫЕ И АНАЛОГО-ЦИФРОВЫЕ ПРЕ-ОБРАЗОВАТЕЛИ

6.1. Общие сведения о преобразователях аналоговых сигналов в циф-ровые и цифровых в аналоговые В настоящее время все более широкое применение находят методы передачи и обработки информации в цифровой форме. Однако в большин-стве случаев физические процессы, информация о которых передается, имеют аналоговый характер и описываются непрерывными функциями. В качестве примера можно привести телефонный сигнал, который является непрерывной функцией времени в диапазоне частот 0,3…3,4 кГц. Для передачи аналоговых сигналов по цифровым каналам их необ-ходимо преобразовать в цифровую форму, то есть превратить их в сигналы дискретные по уровню и во времени. Для преобразования аналогового сигнала в цифровой применяют специальные устройства, которые называ-ют аналого-цифровыми преобразователями (АЦП). На вход АЦП поступает аналоговый сигнал, который затем преобра-зуется в цифровую форму. На выходе АЦП создается цифровой сигнал, представляющий собой определенные кодовые комбинации, несущие ин-формацию о дискретном значении уровня аналогового сигнала в дискрет-ные моменты времени. Обратные преобразования цифрового сигнала в аналоговый сигнал осуществляют цифро-аналоговые преобразователи (ЦАП). ЦАП применяются как самостоятельно, так и в составе АЦП. В основе аналого-цифрового преобразования лежат три операции: дискретизация аналоговой функции во времени, квантование значений аналоговой функции по уровню и кодирование. Под дискретизацией понимается процесс определения значений функции в фиксированные (дискретные) моменты времени, а под кванто-ванием – представление определенных в дискретные моменты времени значений функции заданным количеством минимальных дискретных зна-чений величины сигнала Uк . Под кодированием понимают представление квантованных значений функции в дискретные моменты времени в каком либо коде. Минимальное дискретное значение величины сигнала U между со-седними уровнями квантования называется шагом квантования. Величина шага квантования определяется точностью аналого-цифрового преобразо-вания и числом разрядов двоичного кода. Пусть, например, максимальное значение входного напряжения

В25U мак.вх . При шаге квантования B 01,0U число уровней N при кодировании мак.вхU равно 250. Такое количество возможных кодовых комбинаций можно получить при числе разрядов двоичного кода

8250logNlogn 22

Временная диаграмма, поясняющая эти процессы, приведена на рис.6.1.

Рис.6.1

Как видно из рис.6.1, в дискретные моменты времени значения кван-тованной функции также дискретны и отличаются от своих истинных зна-чений на величину iU , которая называется ошибкой квантования. Каж-дый дискретный уровень преобразуемого аналогового сигнала можно за-менить цифрой, которую представляют в том или ином коде, как правило, двоичном. Интервал дискретизации во времени t определяется в соответствии с известной теоремой Котельникова В.А.:

.макF21t , (6.1)

где макF – максимальная частота в спектре преобразуемого аналогового сигнала. В частности, для ТЛФ сигнала, у которого кГц4,3Fмак , при дис-кретизации выбирают кГц8,6F2 мак , а именно, кГц8 . При этом интер-вал дискретизации равен

мкС1251081t

3

Процессы дискретизации и квантования, происходящие в АЦП, при-водят к появлению погрешностей преобразования. Первой причиной погрешностей преобразования является то, что ам-плитуды составляющих спектров реальных сигналов стремятся к нулю только при неограниченном увеличении частоты. Применение дискретиза-ции с конечным значением частоты спектра (Fмак) сигнала приводит к ис-кажениям, так как для некоторой части спектра, хотя и менее существен-ной в энергетическом отношении, не выполняется условие теоремы Ко-тельникова (6.1). Кроме того, между частотами, кратными частоте дискре-тизации g , имеет место перекрытие спектров составляющих дискретизи-

рованного сигнала, что является одной из основных причин помех дискре-тизации. На рис.6.2 показан спектр исходного )(S0 и преобразованного

)(S сигнала в области положительных частот. Уменьшить энергию в области перекрытия n можно, повышая частоту дискретизации g или применяя НЧ фильтры с целью подавления высокочастотных составляю-щих спектра сигнала до его дискретизации. Второй причиной погрешностей преобразования является имеющая место на практике неопределенность между амплитудой выборки и момен-том времени, к которому это выбранное значение следует отнести. Это происходит потому, что процесс выборки осуществляется в течение неко-торого промежутка времени, в котором входной сигнал изменяется. Этот промежуток времени, в течение которого сохраняется неопределенность между величиной выборки и моментом времени, к которому она относит-ся, называется апертурным временем.

Рис. 6.2

Обычно выбранное значение относится к моменту окончания выбор-ки, однако и в этом случае остается неопределенность, связанная со време-нем выключения аналогового ключа. В случае, если время преобразования АЦП настолько мало, что входной сигнал в течение этого отрезка времени изменяется незначитель-но, процесс выборки может осуществляться без использования специаль-ных входных устройств выборки – хранения. В этом случае в АЦП опера-ции дискретизации по времени (выборки) и квантования по амплитуде со-

вмещаются. Для преобразование сигналов, изменяющихся с большой ско-ростью, задача выборки решается путем применения специальных уст-ройств выборки – хранения. Эти устройства позволяют свести к минимуму ошибки, связанные с апертурным временем. Кроме ошибок, связанных с процессом дискретизации по времени, имеют место и ошибки квантования. Если выбран шаг квантования U , представляющий собой разность соседних значений входного сигнала, от-личающимися на единицу младшего разряда (М3), то определена макси-мально допустимая точность преобразования, реализуемая в рассматри-ваемом АЦП. Относительная ошибка, связанная с наличием процесса квантования по амплитуде, определяется отношением

max.вхUU . Кроме этой погрешности, которая возникает даже при идеальном выполнении процесса квантования, имеют место ошибки, вызванные по-грешностями, вносимыми элементами АЦП: начальным разбросом их па-раметров, изменением параметров элементов от температуры и с течением времени, нестабильностью источников питания и т.п. За последние годы создан ряд ИМС ЦАП и АЦП, отличающихся по функциональному составу и назначению, конструктивным, электрическим и эксплуатационным характеристикам. Они применяются совместно с микропроцессорами и микро ЭВМ в составе устройств сопряжения с объ-ектами, а также используются в качестве самостоятельных функциональ-ных элементов в узлах и блоках радиоэлектронной аппаратуры. Важнейшими параметрами АЦП и ЦАП являются:

- Число разрядов n - число разрядов кода, которое может восприни-мать ЦАП или вырабатывать АЦП;

- Абсолютная погрешность преобразования в конечной точке шкалы ( пш ) - отклонение значения выходного кода для АЦП или выход-ного напряжения (тока) для ЦАП от номинального значения, соот-ветствующего конечной точке идеальной характеристики преобра-зования (рис. 6.3,а,б). Измеряется пш в единицах младшего разря-да (МР).

- Нелинейность АЦП и ЦАП i

il U

- максимальное относительное

отклонение реальной характеристики преобразования от идеализи-рованной линейной зависимости. Нелинейность измеряется в еди-ницах МР, то есть является абсолютной величиной.

- Дифференциальная нелинейность dl характеризует максимальное-отклонение разности двух аналоговых сигналов, соответствующих соседним кодам от величины, соответствующей единице МР. Изме-ряется dl в единицах МР.

- Время преобразования прt - интервал времени от момента заданного изменения сигнала на входе АЦП до появления на его выходе соот-ветствующего устойчивого кода.

- Время установления выходного напряжения или тока устt - интервал времени от момента заданного изменения кода на входе ЦАП до момента, при котором выходное аналоговое напряжение или ток окончательно войдут в зону шириной в один шаг квантования или другой оговоренной величины.

- Максимальная частота преобразования прf - наибольшая частота дискретизации, при которой заданные параметры АЦП соответст-вуют установленным нормам.

- Напряжение смещения (сдвига) нуля на входе вхU - приведенное ко входу напряжение, характеризующее отклонение начала характери-стики преобразования АЦП от нулевого значения. Напряжение смещения нуля на выходе выхU - постоянное напряжение на выхо-де ЦАП при входном коде, соответствующем нулевому номиналь-ному значению выходного напряжения (рис.6.3,а,б).

Рис.6.3

- Уровни выходного (для АЦП) и входного (для ЦАП) напряжений в

соответствии с применяемой технологией ТТЛ, ТТЛШ, ЭСЛ, КМОП.

В состав АЦП и ЦАП входят как аналоговые, так и цифровые элемен-ты.

Аналоговые элементы являются основной частью АЦП и ЦАП, так как именно они определяют такие характеристики преобразователей, как быстродействие, характеризуемое прt , устt , прf и точность, характери-зуемую погрешностью преобразования ( пш , l , ld ). Основные аналого-вые элементы ЦАП и АЦП: операционные усилители, компараторы на-пряжения, устройства выборки – хранения (УВХ), аналоговые ключи и коммутаторы, резистивные матрицы, источники опорного напряжения.

Цифровая часть АЦП и ЦАП включает регистры, счетчики, тригге-ры, логические элементы и т.д. Аналого-цифровые преобразователи по способу преобразования раз-деляют на последовательные, параллельные и последовательно-параллельные. Последовательные АЦП разделяют на АЦП с последовательным единичным приближением, в которых входной аналоговый сигнал уравно-вешивается суммой минимальных для данного преобразователя эталонов напряжения и АЦП с последовательным двоичным поразрядным прибли-жением, в которых входной аналоговый сигнал уравновешивается набором из n эталонов, выработанных в преобразователе( n - число разрядов АЦП) и взвешенных по двоичному закону. К последовательным АЦП с единич-ным приближением (АЦП счета) относятся преобразователи с накоплени-ем, без промежуточного преобразования, с промежуточным преобразова-нием и интегрирующие. В АЦП с промежуточным преобразованием чаще всего используют преобразователи во временной интервал или частоту. В первом случае происходит последовательное преобразование входного сигнала во вре-менной интервал и затем временного интервала в цифровой код. Во втором случае осуществляют последовательное преобразование входного сигнала в импульсы определенной частоты, которые подсчитывают счетчиком за определенный интервал времени. Интегрирующие АЦП наиболее часто строят на основе метода двой-ного интегрирования. На первом такте интегрируют входной сигнал за фиксированное время, на втором – противоположный ему по знаку опор-ный сигнал. Окончание первого такта интегрирования является началом второго. В течение второго такта интегрирования ведут счет импульсов, который прекращают в момент равенства нулю сигнала на выходе инте-гратора. Число, зафиксированное счетчиком импульсов, пропорционально входному сигналу. В параллельных АЦП преобразуемый входной сигнал подают сразу на входы 2n–1 компараторов, n - число разрядов. Для получения цифрово-го кода аналогового сигнала осуществляют преобразование сигналов с вы-ходов компараторов в двоичный код.

6.2. Цифро-аналоговые преобразователи

ЦАП предназначен для преобразования числа, заданного в каком-либо коде (чаще всего в двоичном), в пропорциональное ему напряжение или ток. ЦАП можно разделить на преобразователи с прямым и промежуточным преобразованием. ЦАП с прямым преобразованием делятся, в свою оче-редь, на последовательные и параллельные. Большинство микроэлектрон-ных ЦАП параллельного типа.

В состав схемы ЦАП обычно входят: источник опорного напряжения (ИОН), регистр хранения, электронные ключи, резистивная матрица (РМ) и операционный усилитель (ОУ). Структурная схема такового ЦАП приве-дена на рис.6.4.

Рис. 6.4

Входная кодовая комбинация 011n a,a,,а записывается в регистр хра-нения RG , с которого поступает на входы электронных ключей каждого разряда. Электронные ключи в зависимости от состояния данного разряда

ia (0 или 1) подключают или отключают резисторы матрицы РМ. При этом, если 1ai , то ток данного разряда поступает на суммирующий ОУ. В противном случае ( 0ai ) весовой ток данного разряда отсутствует. В зависимости от типа резистивной матрицы различают два типа парал-лельных ЦАП: с двоично-взвешенной резистивной матрицей и с резистив-ной матрицей R2R .

6.2.1. ЦАП с двоично – взвешенной резистивной матрицей

На рис.6.5 представлена функциональная схема ЦАП с двоично – взвешенными резистивными цепями, включающая в себя источник опор-ного напряжения (ИОН), матрицу двоично – взвешенных резисторов

1n10 R,,R,R , электронные ключи для каждого разряда, операционный усилитель и регистр хранения для записи входной кодовой комбинации. Сопротивления резисторов выбирают такими, чтобы при замкнутых клю-чах через них протекал ток, соответствующий весу разряда. Благодаря то-му, что ОУ с помощью ocR охвачен обратной связью, узел суммирования остается под нулевым потенциалом. При этом исключается взаимное влияние составляющих токов при суммировании. Выходное напряжение представляется в виде

1n

0i

ii

o

ocопвых 2a

RRUU . (6.2)

Рис.6.5

Для того, чтобы старший разряд двоичного позиционного кода давал на

выходе ЦАП напряжение on1n U21U , выбирают

n0

1n01n

oc 2R

22R

2R

R

. (6.3)

Такой схеме ЦАП присущи недостатки. Во-первых, весьма большое различие в сопротивлениях резисторов матри-цы 1n10 R,,R,R . Так, например, при 12n 1n

1n1n0 R20482RR

.

Такая разница в сопротивлениях определяет большие технологические трудности реализации многоразрядной резистивной матрицы в интеграль-ном исполнении. Во-вторых, к точности изготовления резисторов старших разрядов предъ-являются жесткие требования, поскольку разброс токов в них не должен превышать тока младшего разряда. Поэтому допустимое отклонение рези-стора от номинала в n - разряде должно быть меньше, чем

nn

n

21

RR

. (6.4)

Из этого условия следует, что допустимое отклонение сопротивления ре-зистора в 4 – разряде не должно превышать 6%, а в 10 – разряде – 0,1%. В-третьих, сопротивление нагрузки ИОН изменяется в зависимости от подаваемой на преобразователь кодовой комбинации, что накладывает же-сткие требования на внутреннее сопротивление ИОН. Оно должно быть как можно меньше, что само по себе является сравнительно сложной тех-нической задачей.

В-четвертых, заряд и разряд паразитных емкостей приводит к увеличению времени установления выходного напряжения и, в конечном итоге, к уменьшению быстродействия ЦАП.

Последние два недостатка рассмотренной схемы ЦАП можно устра-нить, применяя так называемые двухпозиционные ключи. Такие ключи подключают резисторы матрицы либо к узлу суммирования токов, либо к общей нулевой точке. Потенциал узла суммирования токов практически равен нулю и в этом случае при смене входной кодовой комбинации пере-зарядка паразитных емкостей не происходит, что повышает быстродейст-вие ЦАП. С другой стороны, при любой входной комбинации все резисто-ры матрицы подключены к узлу с потенциалом, равным нулю, то есть входное сопротивление матрицы постоянно и не зависит от входной кодо-вой комбинации. В этом случае требования к внутреннему сопротивлению ИОН значительно снижаются. Можно показать, что входное сопротивле-ние резистивной матрицы при использовании двухпозиционных ключей равно:

12R

R n0

вх

. (6.5)

На рис.6.6 представлена реализация двоично – взвешенной резистив-ной матрицы с МОП – перекидными ключами.

Рис.6.6

Очевидно, что при любой входной кодовой комбинации один из

транзисторов перекидного ключа каждого разряда открыт, а другой – за-крыт. В любом случае двоично – взвешенные резисторы оказываются под-ключенными либо к нулевой шине, либо к шине суммирования токов, имеющей также потенциал, приближенно равный нулю.

Выше говорилось, что при разработке интегральных ЦАП наиболь-шие трудности представляет реализация высокоточных резисторов, сильно различающихся по величине. Поэтому задание весовых коэффициентов часто осуществляют посредством последовательного деления напряжения с помощью резистивной матрицы. Наиболее широкое применение нашли матрицы типа R2R . В них используются резисторы только двух номи-налов: R и R2 , что несомненно технологически удобно.

6.2.2. ЦАП с резистивной матрицей R2R

Основным элементом такой матрицы является делитель напряжения (рис.6.7), который должен удовлетворять следующему условию: если он нагружен на сопротивление pR , то входное сопротивление вхR также должно принимать значение pR .

Коэффициент ослабления 1

2UU

при этой нагрузке должен иметь

заданное значение. При выполнении этих условий получаем следующие выражения для сопротивления:

qpq

2

e R1R,R1R

, (6.6)

Рис.6.7 В случае двоичного кодирования 5,0 . Если положить R2Rq , то

RRe и R2Rp . (6.7)

Таким образом, в матрице, составленной по этому принципу, напря-жение при переходе к соседнему узлу уменьшается в 2 раза

На рис.6.8 приведена схема ЦАП с матрицей R2R и двухпозицион-ными ключами на МОП транзисторах. В состав схемы входят: входной ре-гистр хранения, прецезионная резистивная матрица R2R , электронные ключи на МОП – транзисторах, ИОН и операционный усилитель.

Рис. 6.8

Усредненные значения основных параметров ИМС ЦАП приведены

в таблице 6.1. Таблица 6.1

Тип ИМС Разряд-ность

Дифферен-циальная не-линейность ld , ед. МР

Абсолютная погрешность преобразова-ния пш в конечной точке, ед. МР

.устt(мкС)

Уровни кода

К 572ПА1 (А, Б, В, Г) 10 (0,1+0,8)% 30 5,0 КМОП,ТТЛ

К 1118ПА1 8 1,0 5 0,04 ЭСЛ К 1118ПА2 10 1,0 1,0 0,08 ЭСЛ,ТТЛ

6.3. Аналого-цифровые преобразователи

6.3.1. АЦП с последовательным единичным приближением

Принцип последовательного единичного приближения состоит в

сравнении входного напряжения 1вхU с последовательно нарастающим

эталонным напряжением этU , представляющим собой сумму «квантов» U , величина которых определяет погрешность преобразования и равня-

ется приращению напряжения на входе, соответствующему младшему раз-ряду (МР) преобразователя.

Функциональная схема АЦП последовательного единичного при-ближения приведена на рис.6.9,а. Ступенчатое напряжение tэтU форми-руется с помощью ЦАП и двоичного счетчика СТ2, последовательно изме-няющего свое состояние, начиная с момента пуска преобразователя нt (об-нуления счетчика СТ2). При нtt подается запускающий импульс, все разряды счетчика устанавливаются в нулевое состояние и напряжение на выходе ЦАП 0U ЦАП .

Рис.6.9

Напряжения 1вхU и ЦАПэт UU подведены ко входам компаратора таким образом, что при выполнении условия эт1вх UU компаратор вы-

рабатывает выходной сигнал «0». Генератор тактовых импульсов G не-прерывно вырабатывает импульсы, которые подводятся к схеме совпаде-ния И, однако поступают на счетчик СТ2 только тогда, когда RS - триггер находится в единичном состоянии, т.е. после подачи импульса запуска.

Счетчик СТ2 подсчитывает число поступающих от генератора G импульсов, в результате чего цифровой код счетчика последовательно уве-личивается на единицу после поступления очередного импульса. ЦАП преобразует цифровой код счетчика в соответствующее аналоговое напря-жение UNU ЦАП , где N - число поступивших от генератора G им-пульсов, а U - единичное приращение эталонного напряжения (шаг квантования, «квант»). В момент времени кt выходное (рис.6.9,б) напря-жение 1вхЦАП UU . При этом компаратор перейдет из состояния «0» в со-стояние «1», триггер опрокидывается в состояние «0», что приводит к от-ключению генератора импульсов G от счетчика СТ2. На выходе счетчика устанавливается двоичный код, представляющий собой цифровой эквива-лент аналогового входного сигнала 1вхU , так как в момент срабатывания компаратора кt имеет место соотношение 1вхЦАП UU . Фактически

ЦАПU несколько больше 1вхU , но лишь на величину, не превышающую шага квантования U . Поскольку шаг квантования может быть выбран малым, ошибка преобразования также невелика.

Следует отметить, что ошибка преобразования должна учитывать и реальные характеристики элементов, составляющих АЦП, а именно, точ-ность работы компаратора и ЦАП.

После считывания полученного кода для осуществления нового цик-ла преобразования необходимо вновь подать импульс запуска, который переводит RS - триггер в состояние «1», обнуляет счетчик СТ2 и осуще-ствляет тем самым прохождение импульсов с генератора G на вход счет-чика. Шаг квантования U определяется в данной схеме числом п разрядов счетчика и ЦАП и равен

12

UUU n

minвхmaxвх

. (6.8)

Величина ( minвхmaxвх UU ) - максимально допустимый диапазон измене-ния входных напряжений, определяемый параметрами примененных ком-паратора и ЦАП. Ввиду того, что точность компараторов и ЦАП ограниче-на, шаг квантования нецелесообразно выбирать очень малым, т.к. он зави-сит от погрешностей, вносимых компаратором и ЦАП. Быстродействие АЦП единичного приближения определяется быстродей-ствием всех входящих в него элементов и может быть определено по фор-муле

nцmaxцmaxпр 2TNTt , (6.9)

где Gц ТТ - длительность цикла преобразования; n

max 2N - число уровней квантования в заданном диапазоне изменения 1вхU .

Величина цТ определяет период следования импульсов генератора G , т.к. очередной импульс может воздействовать на логическую схему И толькопосле завершения цикла преобразования, который, в свою очередь, определяется суммой:

сч.д3ср.р.д3пустц ttttТкЦАП

, (6.10)

где ЦАПустt – время установления напряжения на выходе ЦАП;

кпt - время переключения компаратора;

ср.р.здt - среднее время задержки срабатывания логического элемента И;

сч.здt - время задержки срабатывания счетчика. Ввиду того, что типовые ЦАП, выпускаемые промышленностью, имеют намного большее время установления, чем время задержки других элемен-тов АЦП, величина max.прt может быть приближенно определена по более простой формуле

пустmax.пр 2tt

ЦАП . (6.11)

Основным недостатком АЦП последовательного единичного приближения является сравнительно большое время преобразования прt , зависящее от величины преобразуемого входного напряжения, т.к. прt пропорционально

NUUвх , где N - число уровней квантования, соответствующее дан-ной величине вхU . В этом случае Ntt

ЦАПустпр . Указанный недостаток в значительной мере компенсируется простотой схемы преобразователя. Поэтому такие АЦП могут применяться на прак-тике, когда требования к быстродействию не являются определяющими.

6.3.2. АЦП с последовательным двоичным приближением

Принцип последовательного двоичного приближения состоит в сравнении входного напряжения с эталонным, сформированным таким об-разом, что осуществляется последовательное двоичное приближение его к входному. Этот алгоритм приближения обеспечивает увеличение быстро-действия АЦП.

Структурная схема АЦП приведена на рис.6.10.

Рис.6.10

Схема состоит из n - разрядного регистра сдвига ( RG ), ЦАП, компарато-ра, устройства выборки – хранения (УВХ), генератора импульсов (G ) с тактовой частотой тахnf и устройства управления (УУ), реализующего та-кой режим управления регистром сдвига, который позволяет осуществить принцип последовательного двоичного приближения.

Поясним принцип управления регистром сдвига на основе графа пе-реходов трехразрядного регистра (рис.6.11). Узлы графа характеризуют со-стояние регистра в каждый момент сравнения напряжений вхU и этU , причем сравнение осуществляется с частотой maxтак F2nnf . Направле-ние переходов задается УУ в зависимости от соотношения этU и вхU .

В начальный момент времени (момент запуска АЦП) в старший раз-ряд регистра записывается «1» и он устанавливается в состояние 100. При этом значение этU определяется весом старшего разряда. Затем осуществ-ляется 3n тактов последовательного приближения этU к вхU .

Рис.6.11

В каждом такте возможны два исхода, два управляющих воздействия УУ на состояние регистра:

если вхэт UU , то производится установка очередного разряда в «1» при сохранении состояния всех предшествующих старших разрядов;

если вхэт UU , то установка очередного разряда в «1» сопровожда-ется сбросом в «0» предыдущего старшего разряда.

Рассмотрим диаграмму изменения выходного напряжения ЦАП на примере АЦП с шестиразрядным регистром сдвига ( 6n ). На диаграмме (рис.6.12) показаны состояния регистра в каждом из шести тактов сравне-ния. Исходное состояние регистра нулевое. Начинается цикл преобразова-ния с того, что в старший разряд регистра (СР) заносится «1» и ЦАП выра-батывает соответствующее напряжение, например, 5 В при опU =10 В. По-скольку уровень входного сигнала не достигнут ( вхU =8,5 В), в следующий разряд регистра устройством управления заносится «1» при сохранении «1» в СР. На выходе ЦАП во втором такте появляется приращение этU , равное 2,5 В, и суммарное напряжение этU =7,5 В. Однако и во втором такте вхэт UU , поэтому в следующий разряд регистра также записывает-ся в 1. При этом этU получит приращение 1,25 В и станет равным 8,75 В, т.е. превысит входное. В этом случае на выходе компаратора устанавлива-ется «1» и УУ вырабатывает управляющие сигналы, при которых перед ус-тановкой «1» следующий разряд в данном разряде устанавливается со-стояние «0». С приходом четвертого тактового импульса «1» записывается в следую-щий разряд регистра, т.е. в регистре будет записана комбинация 110100. При этом на выходе ЦАП этU получит приращение этU =0,625 В и ста-нет равным 8,125 В.

Рис.6.12

В пятом такте сравнения этU =0,312 В, а этU =8,437 В. Поэтому в реги-стре также запишется «1». В шестом этU =0,156 В, поэтому этU =8,593В. В МР будет записана «1», т.к. 6n , хотя вхэт UU . Таким образом, спустя шесть тактов на выходе АЦП установится выход-ной код, эквивалентный входному напряжению. вхU – в нашем примере код 110111.

Быстродействие АЦП последовательного двоичного приближения определяется временем, затраченным на п проб. Таким образом,

ЦАПАЦП устпр tnt , (6.12)

где n - число разрядов регистра и ЦАП; ЦАПустt - время установления ЦАП.

Следовательно, 10 – разрядный АЦП, построенный с использованием ЦАП с

ЦАПустt =3 5 мкс будет иметь прt =30 50 мкс, т.е. может работать с

тактовой частотой 20 30 кГц. Сравнение выражений 6.11 и 6.12 показывает, что время преобразо-

вания АЦП последовательного двоичного приближения в п2п

раз мень-ше, чем у АЦП последовательного единичного приближения.

Повышение быстродействия рассмотренных АЦП непосредственно связано с увеличением быстродействия применяемых в них ЦАП.

6.3.3. АЦП параллельного типа

Повысить скорость преобразования в АЦП можно путем использова-ния набора возможных значений эталонного напряжения и одновременно-го сравнения с ними входного напряжения (метод считывания). АЦП параллельного типа для своей реализации требует 12N n опор-ных напряжений, где n-число разрядов позиционного двоичного кода на выходе, и столько же компараторов напряжения. Напряжения логического нуля или единицы с выходов компараторов подаются на регистр хранения и затем на преобразователь единичного позиционного (унитарного) кода в позиционный двоичный код.

Структурная схема трехразрядного АЦП параллельного типа приве-дена на рис.6.13. Она содержит УВХ, ИОН, прецизионный делитель

81 RR , восьмиразрядный регистр хранения и преобразователь унитарно-го кода в трехразрядный двоичный код. Порядок преобразования уровня входного напряжения с помощью прецезионного делителя и компараторов в унитарный код, а затем в трех-разрядный двоичный код приведен в таблице 6.2. Для любого значения

входного напряжения вхU от нуля до 7опU существует единственная ком-бинация унитарного кода записываемого в регистр хранения.

Таблица 6.2

вхU 7Х 6Х 5Х 4Х 3Х 2Х 1Х 2Y 1Y 0Y

1опвх UU 0 0 0 0 0 0 0 0 0 0

21 опвхоп UUU 0 0 0 0 0 0 1 0 0 1

32 опвхоп UUU 0 0 0 0 0 1 1 0 1 0

43 опвхоп UUU 0 0 0 0 1 1 1 0 1 1

54 опвхоп UUU 0 0 0 1 1 1 1 1 0 0

65 опвхоп UUU 0 0 1 1 1 1 1 1 0 1

76 опвхоп UUU 0 1 1 1 1 1 1 1 1 0

вхоп UU 7 1 1 1 1 1 1 1 1 1 1 Если, например, 4опвх3оп UUU , то на выходах компараторов

КН1, КН2 и КН3 формируется сигнал логической единицы, так как 1оп2оп3оп UUU . Выходные сигналы компараторов устанавливают в еди-

ничное состояние соответствующие разряды восьмиразрядного регистра хранения RG. Предварительно в момент начала преобразования ( нt ) все разряды регистра устанавливаются в нулевое состояние.

Таким образом, для любого значения входного напряжения от 0 до оU существует единственная комбинация унитарного кода, записываемая

в регистр хранения. В качестве преобразователя унитарного кода в трех-разрядный двоичный можно применить ИМС шифратора КМ555ИВ1.

Точность рассмотренного АЦП определяется числом уровней кван-тования, то есть количеством компараторов. Так, например, для восьми-разрядного АЦП требуется 25512N 8 компараторов.

Быстродействие параллельного АЦП теоретически предельно, так как входное напряжение за один шаг преобразования сравнивается с пол-ным набором эталонных дискретных значений опорного напряжения на всем интервале изменения преобразуемого напряжения. Длительность та-кой операции преобразования определяется временем переключения ком-параторов напряжения и быстродействием цифровых элементов.

Однако это преимущество параллельных АЦП достигается ценой больших аппаратурных затрат, так как количество резисторов в прецизи-онном делителе, компараторов и элементов памяти в таких АЦП растет пропорционально 2n, где n-число двоичных разрядов преобразователя. По-этому на практике параллельные АЦП применяются только для построе-ния быстродействующих АЦП малой разрядности 8n .

Рис.6.13 6.3.4. Параллельно-последовательные (комбинированные) АЦП Многоразрядные АЦП с высоким быстродействием строятся чаще всего по параллельно-последовательному принципу. Структурная схема такого преобразователя входного аналогового напряжения в восьмиразрядный код изображена на рис.6.14. В состав схемы входят два четырехразрядных параллельных АЦП, ЦАП и вычитающее устройство. Первые четыре старших разряда образуются на выходе параллельного АЦП первой ступени. На входе второй ступени стоит вычитающее устрой-ство, на которое поступает преобразуемое напряжение с выхода устройст-ва выборки-хранения и аналоговый эквивалент четырехразрядного кода первой ступени, сформированный в АЦП старших разрядов.

Рис.6.14

Если 8max.вх

ЦАПвх 2U

UU , то все четыре младших разряда зафиксируют

состояние 0. При 4max.вх

maxЦАПвх 2U

UU во всех четырех младших

разрядах установится 1. Для промежуточных значений разности младшие разряды устанавливают-ся в состояния, соответствующие двоичному коду между 0000 и 1111. Точность параллельно-последовательного АЦП ограничивается шагом квантования, то есть числом разрядов. Время преобразования, характеризующее быстродействие АЦП, определя-ется соотношением:

.выч.устЦАП.устАЦП.прпр ttt2t , (6.13)

где АЦП.прt -время преобразования четырехразрядного параллельного АЦП;

ЦАП.устt -время установления ЦАП;

.выч.устt - время установления вычитающего устройства. Для параллельно-последовательных АЦП, выполненных на современной элементной базе, время преобразования .нСtпр 70

В настоящее время отечественная промышленность выпускает ряд АЦП в интегральном исполнении, например, ИМС К572 ПВ1, К572 ПВ2, К572 ПВ3, К1107 ПВ1, К1107 ПВ2 и др. Основные параметры некоторых ИМС АЦП приведены в таблице 6.3.

Таблица 6.3

Тип ИМС n l , % (ед.МР)

ld , % (ед.МР)

пш , ед.МР (В)

прt , (мкС)

прf , (МГц)

Уров. вход. напр.,

В.

Уров. вы-ход. кода

К572 ПВ1 (А,Б,В)

12 0,05-0,2 0,10,4 127 170 0,25 2 ТТЛ

К572 ПВ3 8 ( 0,5) ( 0,75) 3 7,0 1,5 ТТЛ К1107 ПВ1 6 ( 0,5) ( 0,5) ( 0,1) 0,1 20 -2+0 ТТЛ К1107 ПВ2 8 ( 0,5) ( 1,0) ( 0,1) 0,1 20 -2+0 ТТЛ К1107 ПВ3 (А,Б)

6 ( 0,25) - - 0,02 100 2,5 ЭСЛ

К1107 ПВ4 8 ( 1,0) - - 0,03 100 2,5 ЭСЛ К1107 ПВ5 6 ( 0,25) - - 0,02 501

00 2,0 ЭСЛ

К1108 ПВ1 (А,Б)

10 ( 13) (0,753) (47) 0,9 30 03 ТТЛ

К1108 ПВ2 12 ( 2,0) ( 1,0) 10 2 30 - ТТЛ

6.4. Элементная база АЦП и ЦАП

При реализации современных АЦП и ЦАП, кроме рассмотренных цифровых узлов, таких, как счетчики, регистры, компараторы, генераторы импульсов находят применение УВХ, двунаправленные (аналоговые) клю-чи, ИОН. Рассмотрим принципы функционирования и основные характе-ристики этих узлов.

6.4.1. Двунаправленные ключи Двунаправленные (аналоговые) ключи используются в ЦАП и АЦП для коммутации аналоговых сигналов между источником и нагрузкой с мини-мальными искажениями коммутируемых сигналов, как по уровню, так и во времени. Двунаправленный ключ (рис.6.15) состоит из двух МОП-транзисторов VT1 и VT2 c каналами разных типов проводимости. Истоки и стоки обоих тран-зисторов соединены и выведены для подключения входных и выходнах сигналов. Управление ключом осуществляется двумя взаимоинверсными сигналами U и U , которые поступают на затворы транзисторов. Питаю-щее напряжение подается на выводы подложек:

ИПU для р-канального

транзистора и ИПU (общая точка) для п-канального.

Оба транзистора открыты, когда потенциал затвора транзистора с каналом п-типа равен или близок к

ИПU и одновременно потенциал затвора транзи-стора с каналом р-типа ИПU . При этом проводящие каналы обоих транзисторов имеют небольшое сопро-тивление (1001000)Ом и ключ обладает двусторон-ней проводимостью между точками А и Б. Парал-лельное включение транзисторов уменьшает общее сопротивление. Когда управляющие напряжения на затворах обоих транзисторов меняют свои значения, транзисторы за-пираются, и сопротивление между выводами Х(t) и Y(t) в это время превосходят 910 Ом.

Благодаря параллельному соединению двух ключей с каналами разных типов проводимости, коммутируемые сигналы не зависят от порогов отпирания ключей и могут изменяться в пределах напряжения источника питания. Результирующее сопротивление проводя-щих каналов обоих транзисторов в открытом состоянии прr определяется

входным напряжением ИПU и сопротивлением нагрузки. Сопротивление каналов имеет активный характер и линейно в рабочем диапазоне входных напряжений. Реактивные составляющие не проявляются вплоть до не-скольких мегагерц. По этим причинам двунаправленные ключи использу-ются для коммутации как дискретных, так и аналоговых сигналов. Примером ИМС двунаправленных ключей является микросхема К564 КТ3. Условное графическое обозначение этой схемы приведено на рис.6.16.

Микросхема содержит четыре одинаковых ключа, в каждом из которых имеется управляющий вход V. Электрическое питание всех ключей общее. Когда сигнал V на управляющем входе имеет уровень 1

вхU ,

ключ проводит, а при 0вхU он заперт. Эксплуатаци-

онные параметры ИМС К564 КТ3 следующие: ОмRвых 500 при ИПU =10В и

ОмRвых 5000 при ИПU =5В;

Входное сопротивление цепи управления примерно 1012Ом;

максимальная частота управляющего сигнала 7МГц; размах коммутируемых сигналов может быть равен напряжению питания.

Рис. 6.15

Рис. 6.16

6.4.2. Устройства выборки-хранения (УВХ)

УВХ предназначено для выборки мгновенного значения входного сигнала и хранения его в течение заданного времени с требуемой точностью. В УВХ осуществляется переход от аналогового входного сигнала tUвх к импульсному значению аналогового сигнала в дискретные моменты вре-мени nвх tU , где n=1,2,3… Причем ttt

ii nn 1

, где t - интервал дискретизации, определяемый в соответствии с теоремой Котельникова. Как правило, в состав УВХ входят: операционные усилители, выполняю-щие роль буферных каскадов между входом и запоминающим элементом; аналоговые ключи, обеспечивающие переход схемы из режима выборки в режим хранения и наоборот; схемы управления ключами; запоминающие элементы, обычно конденсаторы и схемы коррекции. На рис.6.17 приведе-на схема УВХ, включающая указанные выше элементы.

Рис. 6.17

В этой схеме параметры, определяющие точность, быстродействие и до-пустимое время хранения, зависит от характеристик ее элементов. Время выборки вt определяется быстродействием аналогового ключа и ве-личиной сопротивления канала в открытом его состоянии, выходным со-противлением источника сигнала и величиной емкости запоминающего конденсатора С3. Величина С3, в свою очередь, связана с требованиями к точности хранения и запоминания. Разумеется, что для реализации высо-кой частоты выборки требуется и высокое быстродействие ОУ, определяе-мое tуст. Важным параметром УВХ является апертурное время tап, опреде-ляющее максимальное время от момента подачи команды на хранение до момента перехода схемы в данный режим. Отечественной промышленностью создана ИМС УВХ типа КР1100 СК2.

Основные электрические характеристики данной ИМС: время выборки tв – не более 10 мкС; апертурное время tап – не более 250 нС; скорость спада выходного напряжения в режиме хранения Vсп –

не более 5 мВ/с; ток потребления Iпотр. - 6.5мА.

6.4.3. Источники опорного напряжения

Источники опорного напряжения (ИОН) используются а ЦАП и АЦП для питания резистивных делителей, подачи порогового напряжения на компа-раторы, компенсации преобразуемой аналоговой величины, получения эта-лонных напряжений и т.д. Основным требованием, предъявляемым к ИОН, является стабильность выходного напряжения при изменении тока нагрузки в заданных пределах и при изменении температуры. Для обеспечения этого требования в состав ИОН входят ОУ, интегральные линейные стабилизаторы напряжения, схе-мы термокомпенсации. В настоящее время в качестве ИОН используются выпускаемые отечест-венной промышленностью ИМС серии К142. Параметры некоторых ИМС этой серии приведены в таблице 6.4.

Таблица 6.4 Электрические параметры К142 ЕН3 К142 ЕН5 К142 ЕН6 Ток нагрузки Iн,А, не более 1,0 3,0 0,4 Номинальное выходное напря-жение Uвых,В не менее

330 56 5 25

Коэффициент нестабильности по напряжению Кu,%, не более

0,05 0,05 0,05

Коэффициент нестабильности по току КI,%, не более

0,5 3,0 0,02

Рассеиваемая мощность, Ррас,Вт, не более

4 10 4

При построении схем ЦАП и АЦП используют внешние или внутренние (встроенные) ИОН. В качестве внешних ИОН используются ИС для высо-костабильных источников вторичного электропитания. Встроенные ИОН представляют собой элементы функционально-полных БИС. Встроенный ИОН использован в БИС АЦП типа К1113 ПВ1.

ГЛАВА 7. ПОЛУПРОВОДНИКОВЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

7.1. Назначение, основные параметры и классификация полу-

проводниковых запоминающих устройств

7.1.1. Назнечение и основные параметры полупроводниковых запо-минающих устройств

Запоминающие устройства (ЗУ) предназначены для записи, хранения

и воспроизведения больших объемов цифровой информации и обмена ею с другими ЦУ. В этой главе рассматриваются только полупроводниковые ЗУ, реализуемые в интегральном исполнении. Микросхемы памяти явля-ются одним из основных узлов ЭВМ, а также находят широкое примене-ние в системах передачи дискретных сигналов в различной радиоэлек-тронной аппаратуре. В общем объеме выпуска ИМС они занимают около 40%. В настоящее время созданы и используются десятки различных типов полупроводниковых ЗУ.

Основными параметрами ЗУ являются:| Информационная емкость — максимально возможный объем храни-

мой информации. Выражается в битах или словах (байтах). Бит xpaнится запоминающим элементом (ЗЭ), а слово—запоминающей ячейкой (ЗЯ), т. е. группой ЗЭ, к которым возможно лишь одновременное обращение. Байт равен 8 битам. Более крупными единицами являются Кбит (килобит) равный 210(1024) бит и Мбит (мегабит) равный 220(1048576) бит.

Организация ЗУ— произведение числа хранимых слов на их разряд-ность. Это произведение определяет информационную емкость ЗУ, однако при одной и той же информационной емкости организация ЗУ может быть различной.

Быстродействие ЗУ оценивается временами считывания (чтения), за-писи и длительностью цикла чтения/записи. Время считывания — интер-вал между моментами подачи сигнала чтения и появления цифровой ин-формации, соответствующей заданному адресу, на выходе ЗУ. Время запи-си — интервал после подачи сигнала записи, достаточный для установле-ния ЗЭ (ЗЯ) в состояние, задаваемое входной цифровой информацией. Ми-нимально допустимый интервал между последовательными чтениями или записями образует соответствующий цикл. Длительность цикла может превышать суммарное время чтения и записи, т. к. после этих операций может потребоваться время для восстановления необходимого начального состояния ЗУ.

Для современных ЗУ рассмотренные параметры дополняются новы-ми. Причиной является более сложный характер доступа к хранимым дан-

ным, когда обращение к первому слову некоторой группы слов (пакета) требует большего времени, чем обращение к последующим. Для таких ре-жимов вводят параметр времени доступа при первом обращении (Latency) и темпа передач для последующих слов пакета (Bandwidth). Темп передач в свою очередь оценивается двумя значениями — предельным (внутри па-кета) и усредненным (с учетом Latency). С уменьшением пакета усреднен-ный темп снижается, все более отличаясь от предельного.

Кроме рассмотренных параметров для ЗУ, используется и ряд других (уровни напряжений, токи, емкости выводов, температурный диапазон и т.д.), которые здесь не рассматриваются. Одним из важных параметров яв-ляется энергонезависимость, т. е. способность ЗУ сохранять данные при отключении напряжения питания. Энергонезависимость может быть есте-ственной, т. е. присущей самим ЗЭ, или искусственной, достигаемой вве-дением резервных источников питания, автоматически подключаемых к накопителю ЗУ при снятии основного питания.

7.1.2. Классификация полупроводниковых ЗУ

Проведем классификацию ЗУ (рис.7.1) по важнейшему признаку -

способу доступа к данным. По этому признаку ЗУ делятся на адресные, последовательные и ассоциативные

При адресном доступе код на адресном входе указывает ячейку, с ко-торой ведется обмен. Все ячейки адресной памяти в момент обращения равнодоступны. Эти ЗУ наиболее разработаны, и другие виды памяти час-то строят на основе адресной с соответствующими модификациями.

Адресные ЗУ делятся на постоянные ЗУ и оперативные ЗУ. Постоянные ЗУ - ПЗУ (американский эквивалент — ROM (Read-Only

Memory)) делятся на масочные ПЗУ, однократно программируемые поль-зователем ПЗУ, репрограммируемые ПЗУ и Флэш память. В ПЗУ содер-жимое либо вообще не изменяется, либо изменяется редко.

Масочные ПЗУ - ПЗУМ (ROM(M)) программируются при изготов-лении методами интегральной технологии с помощью соответствующих масок. Изменить содержимое масочных ПЗУ невозможно.

Следующая разновидность ПЗУ – это однократно программируемые пользователями ПЗУ(ППЗУ). В американской терминологии они обозна-чаются PROM (Programmable Read-Only Memory).

В репрограммируемых ПЗУ (РПЗУ) содержание может быть замене-но путем стирания старой информации и записи новой. В РПЗУ-УФ (аме-риканское название EPROM - Electrically Programmable ROM) стирание выполняется с помощью облучения кристалла ультрафиолетовыми лучами. В РПЗУ-ЭС (американское название EEPROM или E2PROM - Electrically Erasable Programmable ROM) стирание производится электрическими сиг-

налами Программирование ППЗУ и репрограммирование РПЗУ-УФ и РПЗУ-ЭС производятся в обычных лабораторных условиях с помощью специальных программаторов.

Рис. 7.1

Память типа Флэш (Flash) по запоминающему элементу подобна па-

мяти типа РПЗУ-ЭС, но имеет структурные и технологические особенно-сти, позволяющие выделить ее в отдельный вид.

Оперативные ЗУ – ОЗУ (американское название RAM - Random-Acces Memory) хранят данные, участвующие в обмене при исполнении текущей программы, которые могут быть изменены в произвольный момент време-ни. Запоминающие элементы ОЗУ, как правило, не обладают энергонеза-висимостью.

ОЗУ делятся на статические (SRAM - Static RAM) и динамические (DRAM - Dynamic RAM). В статических ОЗУ запоминающими элементами являются триггеры, сохраняющие свое состояние, пока на ИМС подано питание и нет записи новых данных. В динамических ЗУ данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур.

Саморазряд конденсаторов ведет к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться. В то же время плотность упаковки динамических элементов памяти в не-сколько раз превышает плотность упаковки, достижимую в статических ОЗУ.

Регенерация данных в динамических ЗУ осуществляется с помощью специальных контроллеров. Разработаны также ЗУ с динамическими запо-минающими элементами, имеющие внутреннюю встроенную систему ре-генерации, у которых внешнее поведение относительно управляющих сиг-налов становится аналогичным поведению статических ОЗУ. Такие ЗУ на-зывают квазистатическими.

Статические ОЗУ можно разделить на асинхронные, тактируемые и синхронные (конвейерные). В асинхронных сигналы управления могут за-даваться как импульсами, так и уровнями. Например, сигнал разрешения работы может оставаться неизменным и разрешающим на протяжении многих циклов обращения к памяти. В тактируемых ЗУ некоторые сигналы обязательно должны быть импульсными, например, сигнал разрешения ра-боты CS в каждом цикле обращения к памяти должен переходить из пас-сивного состояния в активное (должен формироваться фронт этого сигнала в каждом цикле). В синхронных ОЗУ организован конвейерный тракт пе-редачи данных, синхронизируемый от тактовой системы процессора, что дает повышение темпа передач данных в несколько раз

Динамические ОЗУ характеризуются наибольшей информационной емкостью и невысокой стоимостью, поэтому именно они используются как основная оперативная память ЭВМ. Поскольку от этой памяти требуется высокое быстродействие, разработаны многочисленные архитектуры по-вышенного быстродействия, перечисленные в классификации и рассмотренные в параграфе 7.5.6.

Статические ЗУ в 4...5 раз дороже динамических и приблизительно во столько же раз меньше по информационной емкости. Их достоинством является высокое быстродействие, а типичной областью использования — схемы кэш-памяти.

В ЗУ с последовательным доступом записываемые данные образуют некоторую очередь. Считывание происходит из очереди слово за словом либо в порядке записи, либо в обратном порядке. Моделью такого ЗУ яв-ляется последовательная цепочка запоминающих элементов, в которой данные передаются между соседними элементами.

Прямой порядок считывания имеет место в буферах FIFO с дисцип-линой "первый пришел — первый вышел" (First In — First Out), а также в файловых и циклических ЗУ. Разница между памятью FIFO и файловым ЗУ состоит в том, что в FIFO запись в пустой буфер сразу же становится дос-тупной для чтения, т. е. поступает в конец цепочки (модели ЗУ). В файло-вых ЗУ данные поступают в начало цепочки и появляются на выходе после некоторого числа обращений, равного числу элементов в цепочке. При не-

зависимости операций считывания и записи фактическое расположение данных в ЗУ на момент считывания не связано с каким-либо внешним при-знаком. Поэтому записываемые данные объединяют в блоки, обрамляемые специальными символами конца и начала (файлы). Прием данных из фай-лового ЗУ начинается после обнаружения приемником символа начала блока.

Считывание в обратном порядке свойственно стековым ЗУ, для кото-рых реализуется дисциплина "последний пришел — первый вышел". Такие ЗУ называют буферами LIFO (Last In — First Out).

В циклических ЗУ слова доступны одно за другим с постоянным пе-риодом, определяемым емкостью памяти. К такому типу среди полупро-водниковых ЗУ относится видеопамять (VRAM).

Время доступа к конкретной единице хранимой информации в после-довательных ЗУ представляет собою случайную величину. В наихудшем случае для такого доступа может потребоваться просмотр всего объема хранимых данных.

Ассоциативный доступ реализует поиск информации по некоторому признаку, а не по ее расположению в памяти (адресу или месту в очереди). В наиболее полной версии все хранимые в памяти слова одновременно проверяются на соответствие признаку, например, на совпадение опреде-ленных полей слов (тегов — от английского слова tag) с признаком, зада-ваемым входным словом (теговым адресом). На выход выдаются слова, удовлетворяющие признаку. Дисциплина выдачи слов, если тегу удовле-творяют несколько слов, а также дисциплина записи новых данных могут быть разными. Основная область применения ассоциативной памяти в со-временных ЭВМ - кэширование данных.

Технико-экономические параметры ЗУ существенно зависят от их схемотехнологичеекой реализации. По этому признаку также возможна классификация ЗУ, однако этот вопрос будет рассмотрен применительно к отдельным типам памяти.

7.2. Основные структуры полупроводниковых запоминающих уст-ройств

7.2.1. Структуры адресных ЗУ

Адресные ЗУ представлены в классификации постоянными и опера-тивными запоминающими устройствами. Многочисленные варианты этих ЗУ имеют много общего с точки зрения структурных схем, что делает бо-лее рациональным не конкретное рассмотрение каждого ЗУ в полном объ-еме, а изучение некоторых обобщенных структур с последующим описа-нием запоминающих элементов для различных ЗУ. Общность структур особенно проявляется для статических ОЗУ и памяти типа ROM. Структу-

ры динамических ОЗУ имеют свою специфику и рассмотрены далее. Для статических ОЗУ и памяти типа ROM наиболее характерны структуры 2D, 3D и 2DM.

Структура 2D

В структуре 2D (рис.7.2) запоминающие элементы ЗЭ организованы в

прямоугольную матрицу размерностью М = km,

где М — информационная емкость памяти в битах; k — число хранимых слов; m — их разрядность.

Дешифратор адресного кода DC при наличии разрешающего сигнала CS активизирует одну из выходных линий, разрешая одновременный дос-туп ко всем элементам выбранной строки, хранящей слово, адрес которого соответствует номеру строки. Элементы одного столбца соединены верти-кальной линией — внутренней линией данных (разрядной линией, линией записи/считывания).

Элементы столбца хранят одноименные биты всех слов. Направление обмена определяется усилителями чтения/записи под воздействием сигна-ла WR (Read — чтение, Write — запись).

Рис. 7.2

Структура 3D

Структура 3D позволяет резко упростить дешифраторы адреса с по-мощью двухкоординатной выборки запоминающих элементов. Принцип двухкоординатной выборки поясняется (рис.7.3) на примере ЗУ однораз-рядной организации.

Здесь код адреса разрядностью n делится на две половины, каждая из которых декодируется отдельно. Выбирается запоминающий элемент, на-ходящийся на пересечении активных линий выходов обоих дешифраторов. Таких пересечений будет

2n/2 2n/2 = 2n. Суммарное число выходов обоих дешифраторов составляет

2n/2 + 2n/2 =2 2n/2 =2(n/2)+1

что гораздо меньше, чем 2n при реальных значениях n.

Рис. 7.3

Уже для ЗУ небольшой емкости видна эта существенная разница: для структуры 2D при хранении 1К ЗЭ потребовался бы дешифратор с 1024 выходами, тогда как для структуры типа 3D нужны два дешифратора с 32 выходами каждый. Недостатком структуры 3D в первую очередь является усложнение элементов памяти, имеющих двухкоординатную выборку.

Структура типа 3D, показанная на рис.7.3 для ЗУ с одноразрядной организацией, может применяться и в ЗУ с многоразрядной организацией (рис.7.4), приобретая при этом "трехмерный" характер

Рис.7.4

В этом случае несколько матриц управляются от двух дешифрато-ров, относительно которых они включены параллельно. Каждая матрица выдает один бит адресованного слова, а число матриц равно разрядности хранимых слов.

Структура 2DM

В структурах типа 2DM (2D модифицированная) сочетаются достоин-

ства обеих рассмотренных структур — упрощается дешифрация адреса и не требуются запоминающие элементы с двухкоординатной выборкой.

Запоминающие устройства типа ROM (рис.7.5, а) структуры 2DM для матрицы запоминающих элементов с адресацией от дешифратора DCx имеет как бы характер структуры 2D: возбужденный выход дешифратора выбирает целую строку. Однако в отличие от структуры 2D, длина строки не равна разрядности хранимых слов, а многократно ее превышает. При этом число строк матрицы уменьшается и, соответственно, уменьшается число выходов дешифратора. Для выбора одной из строк служат не все разряды адресного кода, а их часть An-i... Ak. Остальные разряды адреса (от – Аk-1 до Ао) используются, чтобы выбрать необходимое слово из того множества слов, которое содержится в строке. Это выполняется с помо-

щью мультиплексоров, на адресные входы которых подаются коды Аk-1... Ао.

Длина строки равна m2k, где m — разрядность хранимых слов. Из ка-ждого "отрезка" строки длиной 2k мультиплексор выбирает один бит. На выходах мультиплексоров формируется выходное слово. По разрешению сигнала CS, поступающего на входы ОЕ управляемых буферов с тремя со-стояниями, выходное слово передается на внешнюю шину.

На рис. 7.5, б в более общем виде структура 2DM показана для ЗУ ти-па RAM с операциями чтения и записи. Из матрицы М по-прежнему счи-тывается "длинная" строка.

Рис. 7.5.

Данные в нужный отрезок этой строки записываются (или считыва-ются из нее) управляемыми буферами данных BD, воспринимающими вы-ходные сигналы второго дешифратора DCy, и выполняющими не только функции мультиплексирования, но и функции изменения направления пе-редачи данных под воздействием сигнала WR .

7.2.2.Структуры запоминающих устройств с последовательным

доступом

Память с последовательным доступом строится либо с использова-нием продвижения данных в цепочке элементов (подобно регистрам сдви-га), либо с хранением данных в адресном ЗУ с необходимым управлением адресом доступа. Основными представителями этого вида памяти являют-ся видеопамять, буфер FIFO и стек.

Видеопамять Видеопамять работает циклично, на ее выходе последовательно, син-

хронно со сканированием экрана монитора лучом ЭЛТ, появляются коды, задающие параметры светимости (цвет, яркость) элементарных точек эк-рана — пикселов. Текущее изображение на мониторе — кадр — представ-лено последовательностью слов, длина которой равна числу пикселов эк-рана. Слово, соответствующее одному пикселу, может иметь разрядность от 8 (для черно-белых мониторов) до 24 (для полноцветного режима).

При реализации видеопамяти на основе адресной памяти цикличе-ский доступ к данным обеспечивается счетчиком адреса с модулем, рав-ным числу запоминаемых слов (пикселов экрана). При считывании после каждого обращения адрес увеличивается на единицу, обеспечивая после-довательное обращение ко всем ячейкам ЗУ. При переполнении счетчика формируется сигнал для запуска кадровой синхронизации монитора.

При реализации видеопамяти на основе регистров хранения каждое m-разрядное слово, соответствующее пикселу, записывается и хранится в отдельном регистре (рисю7.6.). Продвижение информации по цепочке ре-гистров, замкнутых в кольцо, обеспечивается синхронно с продвижением электронного луча по экрану ЭЛТ от пиксела к пикселу.

Если информация от кадра к кадру не изменяется, то на адресный вход мультиплексора от устройства управления подается сигнал логиче-ского 0 и выход цепочки регистров замыкается на ее вход. Если информа-ция, соответствующая определенному пикселу изменяется, то запись ее в регистр хранения данного пиксела осуществляется с помощью устройства управления, в котором осуществляется сравнение кода текущего пиксела с кодом кадрового и строчного синхросигналов пиксела, сменившего код. При этом на адресный вход мультиплексора подается сигнал логической 1 и изменившаяся информация записывается в регистр в течение одного так-та работы.

Рис. 7.6

Пакетная запись информации, соответствующей новому кадру, мо-

жет начинаться после появления запроса на запись в момент прохождения кода кадрового синхросигнала. При этом вырабатывается сигнал разреше-ния передачи кадра из памяти ЭВМ на вход Din, а мультиплексор переклю-чается на канал D1. После приема целого кадра счетчик устройства управ-ления, емкость которого равна длине кадра, переполняется, и под воздей-ствием сигнала переполнения ЗУ возвращается в режим циклической пере-записи.

Буфер FIFO

Буфер FIFO, структура которого приведен на рис. 7.7, представляет собою ЗУ для хранения очередей данных с порядком выборки слов, таким же, что и порядок их поступления. Интервалы между словами могут быть совершенно различными, т. к. моменты записи слова в буфер и считывания из него задаются внешними сигналами управления (WR и RD) независимо друг от друга.

Новое слово ставится в конец очереди, считывание же осуществляется с начала очереди.

Рис. 7.7

Перед началом работы оба счетчика адресов CT1 и СТ2 сбрасывают-ся. При записи адреса увеличиваются на единицу при каждом обращении, т. е. возрастают, начиная с нулевого. То же происходит при чтении слов, так что адрес чтения всегда следует за адресом записи. Если адреса срав-няются при чтении, то буфер пуст. Если адреса сравняются при записи, то буфер полон (адресами занята вся емкость счетчика). Эти ситуации отме-чаются соответствующими сигналами. Если буфер полон, то нужно пре-кратить прием данных, а если пуст, то нужно прекратить чтение. Очередь удлиняется или укорачивается в зависимости от разности чисел записан-ных и считанных слов. Переход через нуль осложнений не вызывает.

Построение стека можно решить аналогичным способом.

7.2.3. Структуры ассоциативных ЗУ

Кэш-память

Кэш-память запоминает копии информации, передаваемой между устройствами (прежде всего между процессором и основной памятью). Она имеет небольшую емкость в сравнении с основной памятью и более высокое быстродействие (реализуется на триггерных элементах памяти).

При чтении данных сначала выполняется обращение к кэш-памяти (рис. 7.8). Если в кэше имеется копия данных адресованной ячейки основ-ной памяти, то кэш вырабатывает сигнал Hit (попадание) и выдает данные на общую шину данных. В противном случае сигнал Hit не вырабатывает-ся и выполняется чтение из основной памяти и одновременное помещение считанных данных в кэш.

Рис. 7.8 Эффективность кэширования обуславливается тем, что большинство

прикладных программ имеют циклический характер и многократно ис-пользуют одни и те же данные. Поэтому после первого использования данных из относительно медленной основной памяти повторные обраще-ния требуют меньше времени. К тому же при использовании процессором кэш-памяти основная память освобождается, и могут выполняться регене-рация данных в динамическом ЗУ или использование памяти другими уст-ройствами.

Объем кэш-памяти много меньше емкости основной памяти и любая еди-ница информации, помещаемая в кэш, должна сопровождаться дополни-тельными данными (тегом), определяющими, копией содержания какой ячейки основной памяти является эта единица информации. В полностью ассоциативной кэш-памяти (FACM, Fully Associated Cache Memory), структура которой показана на рис. 7.9, каждая ячейка хранит данные, а в поле "тег" — полный физический адрес информации, копия которой записана. При любых обменах физический адрес запрашиваемой информации сравнивается с полями "тег" всех ячеек и при совпадении их в любой ячейке устанавливается сигнал Hit.

При чтении и значении сигнала Hit = 1 данные выдаются на шину данных, если же совпадений нет (Hit == 0), то при чтении из основной па-мяти данные вместе с адресом помещаются в свободную или наиболее давно не используемую ячейку кэш-памяти.

Рис. 7.9

При записи данные вместе с адресом сначала, как правило, разме-

щаются в кэш-памяти (в обнаруженную ячейку при Hit = 1 и свободную при Hit = 0). Копирование данных в основную память выполняется под управлением специального контроллера, когда нет обращений к памяти.

6.3. Постоянные запоминающие устройства

Постоянные запоминающие устройства (ПЗУ) хранят информацию, которая либо вообще не изменяется (ПЗУМ и ППЗУ), либо изменяется редко (РППЗУ).

В масочные ЗУ (ПЗУМ или ROM(M)) информация записывается при изготовлении микросхем на промышленных предприятиях с помощью шаблона (маски) на завершающем этапе технологического процесса.

В ЗУ программируемых однократно (ППЗУ или PROM) инфор-мация заносится потребителем. Для этого используются несложные уст-ройства (программаторы).

В репрограммируемые ПЗУ (РПЗУ) информация может заносится многократно.

ПЗУ имеют многоразрядную организацию (чаще всего 8-разрядную или 4-разрядную, для некоторых ИМС 16-разрядную) и обычно выполня-ются по структуре 2DM. Простейшие ЗУ могут иметь структуру 2D. Тех-нологии изготовления постоянных ЗУ разнообразны — ТТЛ(Ш), КМОП, n-МОП и др.

7.3.1. Элементы масочных ПЗУ Масочные ПЗУ (ПЗУМ-ROM(M)) состоят из матрицы биполярных

(МОП) транзисторов или диодной матрицы и схем обрамления, состоящих из дешифраторов, регистров и усилителей считывания. Схема соединения транзисторов в матрице формируется на одной из завершающих техноло-гических операций. На рис.7.10,а приведена структурная схема ПЗУ на би-полярных транзисторах.

Рис.7.10

Информация записывается однократно с помощью схемы соедине-

ния транзисторов с адресной шиной: наличие соединения соответствует 0,

его отсутствие – 1. При выборке строки транзисторы, соединенные с ад-ресной шиной, открываются и на соответствующих им информационных шинах и выводах фиксируется 0. На остальных выводах будет уровень 1.

Условное графическое обозначение масочного ПЗУ приведено на рис.7.10,б. Символ в правом поле УГО означает, что выходы ИМС

10 ,, kDODO могут находиться в трех состояниях: логической 1, логического 0 и состояния высокого выходного сопротивления (импедан-са). Кроме этого символа применяются еще два типа символов, характери-зующих выходы ЗУ:

- открытый вывод коллектора n-p-n структуры (стока в п - МОП);

- открытый вывод эмиттера n-p-n структуры (истока в п - МОП). Современные ИМС масочных ПЗУ, выполненные на биполярных транзи-сторах, имеют время выборки выбt =(40-100) нС, энергопотребление

потрР =(0,05 0,4) мВт/бит. Матрицы ПЗУМ на МОП-транзисторах и диодах приведены на

рис.7.11,а,б.

б

Рис. 7.11

а

В матрицах на МОП-транзисторах (рис.7.11,а) в транзисторах, со-

ответствующих хранению нуля, увеличивают толщину подзатворного окисла, что ведет к увеличению порогового напряжения. В этом случае на-пряжение на адресной шине ЗУ (Ш1) не в состоянии открыть транзистор и напряжение на выходе такого ЗЭ равно нулю. Постоянно закрытое состоя-ние транзистора аналогично его отсутствию в схеме матрицы.

В матрице на диодах (рис. 7.11, б) горизонтальные линии являются линиями выборки слов (адресными шинами-Ш1), а вертикальные — ли-ниями считывания. Считываемое слово определяется расположением дио-дов в узлах координатной сетки. При наличии диода высокий потенциал выбранной горизонтальной линии передается на соответствующую верти-кальную линию, и в данном разряде слова появляется сигнал логической единицы. При отсутствии диода потенциал близок к нулевому, т. к. верти-кальная линия через резистор связана с корпусом.

7.3.2. Элементы программируемых ПЗУ

Масочные ПЗУ отличаются компактностью запоминающих элемен-

тов и, следовательно, высоким уровнем интеграции. При больших объемах производства масочные ПЗУ предпочтительны, однако при недостаточной тиражности ЗУ затраты на проектирование и изготовление шаблона для технологического программирования ЗУ окажутся чрезмерно высокими. Отсюда видна и область применения масочных ЗУ — хранение стандарт-ной информации, имеющей широкий круг потребителей. В частности, ма-сочные ЗУ имеют в качестве "прошивки" коды букв русского алфавитa (РЕ21), таблицы типовых функций (синуса, ; квадратичной функции и др.), стандартное программное обеспечение и т. п.

В программируемых ПЗУ (ППЗУ или PROM) микросхемы про-граммируются устранением или созданием специальных перемычек. В ис-ходной заготовке имеются (или отсутствуют) все перемычки. После про-граммирования остаются или возникают только необходимые.

Программируемые ПЗУ могут строиться на основе транзисторов, в эмиттерные цепи которых включаются разрушающиеся при записи ин-формации плавкие перемычки (типа fuse - предохранитель). При этом в исходном состоянии ЗУ имеет все перемЫЧКИ, а при программировании часть их ликвидируется путем расплавления импульсами тока достаточно большой амплитуды и длительности.

Вариант построения ППЗУ на основе многоэмиттерных транзисто-ров показан на рис.7.12,а. Условное графическое обозначение ППЗУ при-ведено на рис.7.12,б.

В указанной схеме каждый транзистор составляет строку. При вы-борке по адресной шине поступает сигнал, открывающий транзистор, ра-ботающий в режиме эмиттерного повторителя. До программирования транзисторы передают высокий потенциал базы на все выходные (разряд-ные) линии, т. е. по всем адресам записаны слова, состоящие из одних единиц. Программирование осуществляется пережиганием плавких пере-мычек из нихрома, сплавов титана или поликристаллического кремния. Пережигание перемычки в цепи какого-либо эмиттера дает ноль в данном разряде слова. Выходы матрицы связаны с внешними цепями через буфер-ные каскады.

а б Рис.7.12

В ряде случаев программирование осуществляется путем миграции

алюминия при лавинном пробое, в результате чего транзистор в матрице трансформируется в диод, закорачивающий соответствующие шины. Соз-дание части перемычек соответствует схемам, которые в исходном состоя-нии имеют непроводящие перемычки в виде пары встречно включенных диодов или тонких диэлектрических слоев, пробиваемых при программи-ровании с образованием низкоомных сопротивлений.

Схемы с тонкими пробиваемыми диэлектрическими перемычками (типа antifuse) наиболее компактны и совершенны. Их применение харак-терно для программируемых логических СБИС.

Второй тип запоминающего элемента ППЗУ — два встречно вклю-ченных диода. В исходном состоянии сопротивление такой цепочки на-столько велико, что практически равноценно разомкнутой цепи, и запоми-нающий элемент хранит логический нуль. Для записи единицы к диодам

прикладывают повышенное напряжение, пробивающее диод, смещенный в обратном направлении. Диод пробивается с образованием в нем короткого замыкания и играет роль появившейся проводящей перемычки.

Запоминающие элементы с плавкими перемычками и парами дио-дов приведены на рис. 7.13, а, б в исходном состоянии и после программи-рования.

Рис. 7.13 Программирование ЗУ с плавкими перемычками реализуется про-

стыми аппаратными средствами. На рис. 7.14 показан многоэмиттерный транзистор с плавкими перемычками и дополнительными элементами, обеспечивающими программирование ЗУ. Выходы этого запоминающего элемента передаются во внешние цепи через буферные каскады с тремя состояниями, работа которых разрешается сигналом ОЕ.

При этом сигнал разрешения работы формирователей импульсов программирования ОЕF отсутствует, и они не влияют на работу схемы. При программировании буферы данных переводятся в третье состояние (ОЕ = 0), а работа формирователей F разрешается.

Слово, которое нужно записать в данной ячейке, подается на линии данных D7.-.Do. Те разряды слова, в которых имеются единицы, будут иметь на выходах формирователей, реализующих операцию И-НЕ, низкий уровень напряжения. Соответствующие эмиттеры МЭТ окажутся под низ-ким напряжением и через них пройдет ток прожигания перемычки.

Рис. 7.14

При чтении отсутствие перемычки даст нулевой сигнал на входе буфера данных. Так как буфер инвертирующий, с его выхода снимается единичный сигнал, т. е. тот, который и записывался. Адресация програм-мируемой ячейки как обычно обеспечивается дешифратором адреса, по-дающим высокий уровень потенциала на базу адресуемого МЭТ.

Для прожигания перемычек на них подают токи в десятки милли-ампер в виде серии импульсов (для большей надежности прожигания). Не все перемычки удается пережечь надлежащим образом, коэффициент про-граммируемости для серии К556, например, составляет 0,5...0,7. В ЗУ с плавкими перемычками возможно восстановление проводимости перемы-чек через некоторое время из-за миграции в электроматериалах.

Плавкие перемычки занимают на кристалле относительно много места, поэтому уровень интеграции ЗУ с такими перемычками существен-но ниже, чем у масочных ЗУ. В то же время простота программирования пользователем и невысокая стоимость в свое время обусловили широкое распространение ЗУ типа PROM. Невысокая стоимость программируемых пользователем ЗУ объясняется тем, что изготовитель выпускает микросхе-мы без учета конкретного содержимого ЗУ, т. е. освобожден от проектиро-вания по специализированным заказам и, следовательно, связанных с этим затрат.

Среди отечественных ППЗУ ведущее место занимают микросхемы серии К556, имеющие информационную емкость 1...64 Кбит и время дос-тупа по адресу 70...90 нc.

Внешняя организация памяти типов ПЗУМ и ППЗУ проста: вход-ными сигналами для них служат адресный код и сигнал выбора микросхе-мы CS. Во времени последовательность сигналов следующая: вначале по-дается адресный код (чтобы произошла дешифрация адреса и было исклю-чено обращение к непредусмотренной ячейке), затем поступает сигнал вы-бора микросхемы CS и после задержки, определяемой быстродействием схемы, на выходах данных устанавливаются правильные значения считы-ваемых сигналов.

7.3.3. Элементы репрограммируемых ПЗУ

Репрограммируемые ПЗУ (РПЗУ) допускают многократное пере-программирование пользователем. Выпускаются ИМС РПЗУ типов: ИМС с записью электрическими сигналами и стиранием ультрафиолетовым из-лучением- РПЗУ-УФ (EPROM) и ИМС с записью и стиранием электрическими сигналами - РПЗУ-ЭС (EEPROM или E2РROM). Указанные типы ИМС отличаются устройством, принципом действия и режимами работы. Общими же свойствами являются: возможность многократного программирования (от 100 до 10 тысяч циклов), способность сохранять информацию при отсутствии питания несколько тысяч часов, необходимость значительного времени на программирование.

Запоминающими элементами современных РПЗУ являются транзи-сторы типов МНОП и ЛИЗМОП (МОП – транзисторы с лавинной инжек-цией заряда).

МНОП-транзистор отличается от обычного МОП-транзистора двухслойным подзатворным диэлектриком (рис. 6.15, a). На поверхности подложки расположен тонкий слой двуокиси кремния SiO2, далее более толстый слой нитрида кремния Si3N4 и затем уже затвор. Тонкая пленка SiO2 толщиной не более 5 нм "прозрачна" для электронов. Если приложить между затвором и подложкой положительное напряжение, достаточное для, возникновения туннельного перехода электронов через тонкий слой SiO2, то они проходят через него и скапливаются на границе раздела слоев. Образующийся заряд и является носителем информации, хранимой МНОП-транзистором.

Рис. 7.15

Для МНОП-транзистора с n-каналом отрицательный заряд на гра-нице раздела слоев сужает канал и повышает пороговое напряжение – Uпор0 (рис.6.15,б), при котором транзистор отпирается. При этом пороговое напряжение возрастает настолько, что рабочие напряжения на затворе транзистора не в состоянии его открыть. Транзистор, в котором заряд от-сутствует легко открывается рабочим значением напряжения. Так осуще-ствляется хранение бита в МНОП: одно из состояний трактуется как ото-бражение логической единицы, другое — нуля.

При программировании ЗУ используются относительно высокие напряжения, около 20 В. После снятия высоких напряжений туннельное прохождение носителей заряда через диэлектрик прекращается и заданное транзистору пороговое напряжение остается неизменным.

После 104...106 перезаписей МНОП-транзистор перестает устойчиво хранить заряд. РПЗУ на МНОП-транзисторах энергонезависимы и могут хранить информацию месяцами, годами и десятками лет. Перед новой за-писью старая информация стирается записью нулей во все запоминающие элементы. Тип ЗУ — РПЗУ-ЭС.

Транзисторы типа ЛИЗМОП всегда имеют так называемый пла-вающий затвор, который может быть единственным или вторым, дополни-

тельным к обычному (управляющему) затвору. Транзисторы с одним пла-вающим затвором используются в ЗУ типа РПЗУ-УФ, а транзисторы с двойным затвором пригодны для применения как в РПЗУ-УФ, так и в РПЗУ-ЭС. Рассмотрим более современный тип — ЛИЗМОП-транзистор с двойным затвором (рис. 7.15, в).

Принцип работы ЛИЗМОП с двойным затвором близок к принципу работы МНОП-транзистора — здесь также между управляющим затвором и областью канала помещается область, в которую при программировании можно вводить заряд, влияющий на величину порогового напряжения транзистора. Только область введения заряда представляет собою не гра-ницу раздела слоев диэлектрика, а окруженную со всех сторон диэлектри-ком проводящую область (обычно из поликристаллического кремния или металла), в которую, как в ловушку, можно ввести заряд, способный со-храняться в ней в течение очень длительного времени. Эта область и назы-вается плавающим затвором.

РПЗУ-УФ При подаче на управляющий затвор импульса положи-тельного напряжения относительно большой амплитуды 20...25 В в обрат-но смещенных р-n переходах возникает лавинный пробой, область которо-го насыщается электронами. Часть электронов, имеющих энергию, доста-точную для преодоления потенциального барьера диэлектрической облас-ти, проникает в плавающий затвор. Снятие высокого программирующего напряжения восстанавливает обычное состояние областей транзистора и запирает электроны в плавающем затворе, где они могут находиться дли-тельное время (многие годы).

Заряженный электронами плавающий затвор увеличивает пороговое напряжение транзистора настолько, что в диапазоне рабочих напряжений проводящий канал в транзисторе не создается. При отсутствии заряда в плавающем затворе транзистор работает в обычном ключевом режиме.

Стирание информации может производиться двумя способами — ультрафиолетовым облучением или электрическими сигналами. В первом случае корпус ИС имеет специальное прозрачное окошко для облучения кристалла. Двуокись кремния и поликремний прозрачны для ультрафиоле-товых лучей. Эти лучи вызывают в областях транзистора фототоки и теп-ловые токи, что делает области прибора проводящими и позволяет заряду покинуть плавающий затвор. Операция стирания информации этим спосо-бом занимает десятки минут, информация стирается сразу во всем кри-сталле. В схемах с УФ-стиранием число циклов перепрограммирования существенно ограничено, т. к. под действием ультрафиолетовых лучей свойства материалов постепенно изменяются. Число циклов перезаписи у отечественных ИС равно 10...100.

Электрическое стирание информации осуществляется подачей на управляющие затворы низкого (нулевого) напряжения, а на стоки — высо-кого напряжения программирования. Электрическое стирание имеет пре-имущества: можно стирать информацию не со всего кристалла, а выбороч-

но (индивидуально для каждого адреса). Длительность процесса "стира-ние-запись" значительно меньше, сильно ослабляются ограничения на число циклов перепрограммирования (допускается 104...106 таких циклов). Кроме того, перепрограммировать ЗУ можно, не извлекая микросхему из устройства, в котором она работает. В то же время схемы с электрическим стиранием занимают больше места на кристалле, в связи с чем уровень их интеграции меньше, а стоимость выше. В последнее время эти недостатки быстро преодолеваются и ЭС-стирание вытесняет УФ-стирание.

Предшественниками двухзатворных ЛИЗМОП-транзисторов были однозатворные, имевшие только плавающий затвор. Эти транзисторы из-готовлялись обычно с р-каналом, поэтому введение электронов в плаваю-щий затвор приводило к созданию в транзисторе проводящего канала, а удаление заряда — к исчезновению такого канала. При использовании та-ких транзисторов запоминающие элементы состоят из двух последова-тельно включенных транзисторов: ключевого МОП-транзистора обычного типа для выборки адресованного элемента и ЛИЗМОП-транзистора, со-стояние которого определяет хранимый бит. Стирание информации произ-водится ультрафиолетовыми лучами. Подключение двухзатворных ЛИЗ-МОП-транзисторов к линиям выборки строк и линиям чтения в матрицах ЗУ показано на рис. 7.16. Запись логического нуля осуществляется путем заряда плавающего затвора инжекцией "горячих" электронов в режиме программирования. Стирание информации, под которым понимается уда-ление заряда из плавающего затвора, приводит к записи во все запоми-нающие элементы логических единиц, т. к. в данном случае опрашиваемые транзисторы открываются и передают напряжение Uи.п. на линии считыва-ния.

Рис. 7.16

Среди отечественных РПЗУ-УФ (в маркировке они имеют буквы РФ) наиболее известна серия К573 с широким набором типономиналов, а среди РПЗУ-ЭС (в маркировке имеют буквы РР) имеются серии КР558 (на основе n-МНОП), К1609, К1624, К1626 на ЛИЗМОП с двумя затворами. Отечественные ROM характеризуются в настоящее время следующими па-

раметрами: масочные ИС имеют информационную емкость до 1 Мбита при временах доступа около 200 нс, микросхемы с плавкими перемычками соответственно 64 Кбита и 80 нс, РПЗУ-УФ 1 Мбит и 350 нс, РПЗУ-ЭС 64 Кбита и 250 нс.

Имеются ЗУ типа РПЗУ-УФ с информационной емкостью до 8 Мбит при времени доступа 45 нс (фирма Atmel), ЗУ типа РПЗУ-ЭС с ин-формационной емкостью до 256 Кбит при времени доступа 90 нс и допус-тимом числе циклов перезаписи 105 с временем сохранения данных более 10 лет. Это ЗУ использует один источник питания 5 В и потребляет ток 2 мА в активном режиме и 100 мкА при отсутствии обращений. Возможна байтовая или страничная запись за время 3 мс (фирма SGS-Thomson).

7.3.4. Флэш-память

Флэш-память (Flash-Memory) по типу запоминающих элементов и ос-новным принципам работы подобна памяти типа E2ROM, однако ряд архи-тектурных и структурных особенностей позволяют выделить ее в отдель-ный класс. Разработка Флэш-памяти считается кульминацией десятилетне-го развития схемотехники памяти с электрическим стиранием информа-ции.

В схемах Флэш-памяти не предусмотрено стирание отдельных слов, стирание информации осуществляется либо для всей памяти одновремен-но, либо для достаточно больших блоков. Понятно, что это позволяет уп-ростить схемы ЗУ, т. е. способствует достижению высокого уровня инте-грации и быстродействия при снижении стоимости. Технологически схемы Флэш-памяти выполняются с высоким качеством и обладают очень хоро-шими параметрами.

Термин Flash по одной из версий связан с характерной особенностью этого вида памяти — возможностью одновременного стирания всего ее объема. Согласно этой версии ещё до появления Флэш-памяти при хране-нии секретных данных использовались устройства, которые при попытках несанкционированного доступа к ним автоматически стирали хранимую информацию и назывались устройствами типа Flash (вспышка, мгновение). Это название перешло и к памяти, обладавшей свойством быстрого стира-ния всего массива данных одним сигналом.

Одновременное стирание всей информации ЗУ реализуется наиболее просто, но имеет тот недостаток, что даже замена одного слова в ЗУ требу-ет стирания и новой записи для всего ЗУ в целом. Для многих применений это неудобно. Поэтому наряду со схемами с одновременным стиранием всего содержимого имеются схемы с блочной структурой, в которых весь массив памяти делится на блоки, стираемые независимо друг от друга. Объем таких блоков сильно разнится: от 256 байт до 128 Кбайт.

Число циклов репрограммирования для Флэш-памяти хотя и велико, но ог-раничено, т. е. ячейки при. перезаписи "изнашиваются". Чтобы увеличить долговечность памяти, в ее работе используются специальные алгоритмы, способствующие "разравниванию" числа перезаписей по всем блокам мик-росхемы.

Соответственно областям применения Флэш-память имеет архитек-турные и схемотехнические разновидности. Двумя основными направле-ниями эффективного использования Флэш-памяти являются хранение не очень часто изменяемых данных (обновляемых программ, в частности) и замена памяти на магнитных дисках. Для первого направления в связи с редким обновлением содержимого па-раметры циклов стирания и записи не столь существенны как информаци-онная емкость и скорость считывания информации. Стирание в этих схе-мах может быть как одновременным для всей памяти, так и блочным. Сре-ди устройств с блочным стиранием выделяют схемы со специализирован-ными блоками (несимметричные блочные структуры). По имени так назы-ваемых Boot-блоков, в которых информация надежно защищена аппарат-ными средствами от случайного стирания, эти ЗУ называют Boot Block Flash Memory. Boot-блоки хранят программы инициализации системы, по-зволяющие ввести ее в рабочее состояние после включения питания. Микросхемы для замены жестких магнитных дисков {Flash-File Memory) содержат более развитые средства перезаписи информации и имеют иден-тичные блоки (симметричные блочные структуры). Одним из элементов структуры Флэш-памяти является накопитель (матри-ца запоминающих элементов). В схемотехнике накопителей развиваются два направления: на основе ячеек типа ИЛИ-НЕ (NOR) и на основе ячеек типа И-НЕ (NAND)

Накопители на основе ячеек ИЛИ-НЕ (с параллельным включением ЛИЗ-МОП-транзисторов с двойным затвором) обеспечивают быстрый дос-туп к словам при произвольной выборке. Они приемлемы для разных при-менений, но наиболее бесспорным считается их применение в памяти для хранения редко обновляемых данных. При этом возникает полезная преем-ственность с применявшимися ранее ROM и EPROM, сохраняются типич-ные-сигналы управления, обеспечивающие чтение с произвольной выбор-кой. Структура матрицы накопителя на элементах ИЛИ-НЕ показана на рис. 7.17. Каждый столбец представляет собою совокупность параллельно соединенных транзисторов. Разрядные линии выборки находятся под вы-соким потенциалом. Все транзисторы невыбранных строк заперты. В вы-бранной строке открываются и передают высокий уровень напряжения на разрядные линии считывания те транзисторы, в плавающих затворах кото-рых отсутствует заряд электронов, и, следовательно, пороговое напряже-ние транзистора имеет нормальное (не повышенное) значение.

Рис. 7.17

Накопители на основе ячеек ИЛИ-НЕ широко используются фир-

мой Intel. Имеются мнения о конкурентоспособности этих накопителей и в применениях, связанных с заменой жестких магнитных дисков Флэш-памятью. Структуры с ячейками И-НЕ более компактны, но не обеспечивают режи-ма произвольного доступа и практически используются только в схемах замены магнитных дисков. В схемах на этих ячейках сам накопитель ком-пактнее, но увеличивается количество логических элементов обрамления накопителя.

Имея преемственность с ЗУ типов E2ROM и EPROM, разработан-ными ранее, схемы Флэш-памяти предпочтительнее E2ROM по информа-ционной емкости и стоимости в применениях, где не требуется индивиду-альное стирание слов, а в сравнении с EPROM обладают тем преимущест-вом, что не требуют специальных условий и аппаратуры для стирания дан-ных, которое к тому же происходит гораздо быстрее.

7.4 Статические запоминающие устройства

Статические оперативные запоминающие устроства обладают высо-ким быстродействием и поэтому находят применение в кэш – памяти и быстродействующих системах обработки информации.

Запоминающими элементами статических ОЗУ являются триггеры, которые могут быть реализованы по различным интегральным технологи-ям: биполярной ( ТТЛ, ТТЛШ, ЭСЛ, И2Л ), n-МОП, КМОП, AsGa и др.

За последние годы наиболее широкое применение получили статиче-ские ОЗУ, выполненные по технологии n-МОП и КМОП. Эти структуры являются основой создания БИС ОЗУ большой информационной емкости. Присущий же МОП структурам основной недостаток – низкое быстродей-ствие – устраняется по мере уменьшения топологических норм технологи-ческого процесса.

Среди отечественных серий ИМС статических ОЗУ наиболее разви-тыми являются серии К132 технологии n-МОП и серия К537 технологии КМОП.

7.4.1. Элементы памяти ОЗУ на МОП – структурах

На рис.7.18,а приведена типовая схема статического ЭП на п -МОП

– транзисторах с индуцированным каналом п - типа. Элемент памяти со-стоит из четырех МОП – транзисторов, два из которых 2VT и 3VT образу-ют триггер, а два других 1VT и 4VT являются двунаправленными ключами ввода – выхода данных. В триггере используются пассивные нагрузки (ре-зисторы 1R , 2R ).

Рис.7.18

Пусть элемент памяти находится в состоянии логической единицы,

если 3VT закрыт, а 2VT открыт и, соответственно, в состоянии логического нуля при открытом 3VT и закрытом 2VT .

В режиме хранения информации на адресную шину 1А подается сигнал низкого уровня, а на разрядные шины сигнал высокого уровня. По-этому транзисторы 1VT и 4VT закрыты и состояние триггера не влияет на потенциалы разрядных шин (рис.7.18,б).

В режиме считывания с учетом того, что при хранении на разрядные шины подавался сигнал высокого уровня ..пиU , паразитные емкости 0C шин заряжены до напряжения ..пиU . При подаче на адресную шину 1А сигнала высокого уровня ключевые транзисторы 1VT и 4VT открываются и, если ЭП находится в состоянии логической единицы ( 2VT открыт,

3VT закрыт), паразитная емкость разрядной шины jPШ0 разряжается че-

рез переходы сток – исток транзисторов 1VT и 2VT . При этом потенциал шины jPШ0 понижается, а потенциал шины jPШ1 остается высоким.

После установления разности потенциалов на шинах jPШ0 , jPШ1 , дос-таточной для различения состояния ЭП, информация считывается усили-телем и поступает на выходные каскады ЗУ.

В режиме записи на адресную шину 1А подается сигнал высокого уровня. При записи 1 в ЭП на jPШ1 подается сигнал высокого, а на

jPШ0 низкого уровней. При этом транзистор 2VT открывается и, соот-

ветственно, 3VT закрывается. При записи 0 на jPШ0 подается сигнал вы-

сокого уровня, а на jPШ1 - низкого. При этом 3VT открывается, а 2VT закрывается, то есть состояние ЭП меняется на противоположное. Рассмотренный ЭП имеет невысокое быстродействие из-за большой по-стоянной времени, обусловленной высокими номиналами резисторов 1R ,

2R и паразитной емкостью разрядных шин. Кроме того, высокоомные ре-зисторы малых размеров трудно выполнить технологически. Поэтому в большинстве случаев вместо резисторов в БИС ОЗУ применяют МОП – транзисторы.

Рис.6.19

Общим недостатком рассмотренных ЭП является потребление тока в режиме хранения, т.к. всегда один из ключевых транзисторов в триггере находится в открытом состоянии, причем потребляемый ток в режиме хра-нения и обращения примерно одинаков. Для уменьшения потребляемой мощности необходимо увеличить сопротивление нагрузки, но это приво-дит к снижению быстродействия. Возникшее противоречие можно разре-шить при переходе к схемам на КМОП – структурах, где ток в режиме хранения определяется только паразитными утечками p-n переходов. Принципиальная схема запоминающего элемента статического ОЗУ, вы-полненного по КМОП технологии, приведена на рис. 6.19. Эти элементы построены так же, как и элементы на n-МОП транзисторах, и не требуют дополнительных пояснений.

Рис. 7.20.

Выходной каскад с третьим состоянием

На рис. 7.20 показан выходной каскад с третьим состоянием, ис-пользуемый в КМОП ОЗУ. Низкий уровень сигнала CS и высокий уро-вень сигнала WR , означающие разрешение операции чтения, создают на выходе элемента ИЛИ-НЕ высокий уровень логической единицы, открывающий транзисторы VТЗ и VТ4, и, тем самым, позволяющий нормально работать инвертору на транзисторах VТ1 и VТ2, через который данные передаются на выход. При всех иных комбинациях сигналов CS и

WR выход элемента ИЛИ-НЕ имеет низкий уровень логического нуля, при котором транзисторы VТЗ и VТ4 заперты и выход DO находится в со-стоянии "отключено".

7.4.2. Внешняя организация и временные диаграммы статических ОЗУ

Рассмотрим типичную ИМС статического ОЗУ со словарной орга-

низацией информационной емкостью 16 Кбит (2Кх8) или 2К байт. УГО та-кого ОЗУ показано на рис. 7.21.

Рис.7.21

Исходя из структуры 2D, ОЗУ имеет 11 адресных входов A10 - А0 .

Вход выборки кристалла СS (chip select), который также называют CE обеспечивает выбор данной схемы, если к одной шине подключено не-сколько ЗУ. Если СS =1, то схема находится в режиме хранения с уменьшенным потреблением тока.

Вход чтения/записи WR соответствует рассмотренным выше сиг-налам аналогичного типа. При WR =1 содержимое выбранной ячейки па-мяти может быть считано, при WR =0 в ячеку может быть записано дво-ичное слово.

Входы и выходы 07 DIODIO совмещены и обладают свойством двунаправленных передач, которое обеспечивается сигналом по входу OE (разрешение по выходу). Пассивное состояние этого входа (OE = 1) пере-водит выходы в третье состояние.

Временные диаграммы цикла считывания приведены на рис.7.22,а. Чтобы исключить возможность обращения к другой ячейке памяти, реко-мендуется подавать код адреса раньше, чем другие сигналы, с опережени-ем на время его декодирования. Код адреса должен удерживаться в тече-ние всего цикла обращения к памяти. На протяжении всего цикла считы-вания WR =1.

а)

б)

Рис. 7.22

После подачи кода адреса на адресную шину, с помощью сигнала 0СS выбирается ИМС ОЗУ, а затем активируется выход с помощью

сигнала OE =0. Интервалы времени, приведенные на временной диаграмме, опреде-

ляются следующим образом:

RCt время цикла считывания. В этот интервал проводится полный цикл считывания.

At время выборки адреса. Через этот интервал времени, если на адресные входы подан код адреса, на выходе появися код счи-танных данных.

АSt интервал времени, втечение которого код адреса должен пода-ваться перед СS - импульсом с длительностью Wt .

COt минимальное время действия сигнала OE =0 до появления ко-да данных на выходе.

ODt интервал времени, в течение которого при сигнале OE =1 дан-ные еще находятся на шине данных.

На рис.2.22,б представлена временная диаграмма цикла записи. В цикле записи OE =1 и передающий блок, как правило микропроцессор, может выдавать данные на шину данных. Для записи в ячейку ОЗУ долж-ны выполняться следующие условия: WR =0 и 0СS .

Различают два режима записи: 1. Ранняя запись (early write). В этом режиме в течение всего цикла

записи WR =0, а процесс записи запускается отрицательным фронтом-сигнала СS . Этот цикл изображен на рис.7.22,б.

2. Поздняя запись (late write). При этом в течение всего цикла записи сигнал 0СS , а процесс записи запускается отрицательным фронтом сигнала WR .

На временной диаграмме цикла записи показаны следующие вре-менные интервалы:

WCt время цикла записи. DSt время установки данных на шине данных. DНt время удержания данных на шине данных.

В течение интервалов времени DSt и DНt данные должны стабильно находиться на шине данных.

ASt время установки адреса – интервал времени, в течение которо-го код адреса перед СS - импульсом с длительностью Wt дол-жен быть стабильно в наличии. AНt время удержания адреса – интервал времени, в течение кото-

рого код адреса должен быть в наличии после импульса СS . Оба эти интервала необходимы для уверенного декодирования кода адреса в ОЗУ.

7.5 Динамические запоминающие устройства

В динамических ЗУ (DRAM) данные хранятся в виде зарядов емко-стей МОП-структур. Основой ЗЭ является конденсатор небольшой емко-сти. Такой ЗЭ значительно проще триггерного, содержащего 6 транзисто-ров, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ОЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд).

7.5.1. Запоминающие элементы DRAM

Известны конденсаторные ЗЭ разной сложности. В последнее время

практически всегда применяют однотранзисторные ЗЭ — лидеры ком-пактности, размеры которых настолько малы, что на их работу стали вли-ять даже α-частицы, излучаемые элементами корпуса ИС.

Электрическая схема и конструкция однотранзисторного ЗЭ показаны на рис. 7.23. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора. Другой обкладкой служит подложка. Между обкладками расположен тон-кий слой диэлектрика — оксида кремния SiO2.

Рис.7.23.

В режиме хранения ключевой транзистор заперт. При выборке дан-ного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоми-нающая емкость через проводящий канал подключается к линии записи-считывания и в зависимости от заряженного или разряженного состояния емкости различно влияет на потенциал линии записи-считывания. При за-писи потенциал линии записи-считывания передается на конденсатор, оп-ределяя его состояние. Процесс чтения состояния запоминающего элемента.

Фрагмент ЗУ (рис. 7.24) показывает ЗЭ, усилитель считывания УС а также ключи К1 и КО соответственно записи единицы и нуля. К линии за-писи-считывания (ЛЗС) подключено столько ЗЭ, сколько строк имеется в запоминающей матрице. Особое значение имеет емкость ЛЗС Сл, которая

многократно превышает емкость ЗЭ в силу большой протяженности линии и большого числа подключенных к ней транзисторов.

Перед считыванием производится предзаряд ЛЗС до уровня поло-вины напряжения питания, т.е. перед считыванием емкость Сл заряжается до уровня Uи.п./2. Будем считать, что хранение единицы соответствует за-ряженной емкости Сз, а хранение нуля — разряженной.

Рис. 7.24

При считывании нуля к ЛЗС подключается емкость Сз, имевшая

нулевой заряд. Часть заряда емкости Сл перетекает в емкость Сз, и напря-жения на них уравниваются. Потенциал ЛЗС снижается на величину U, которая и является сигналом, поступающим на усилитель считывания. При считывании единицы, напротив, напряжение на Сз составляло вначале ве-личину Uи.п. и превышало напряжение на ЛЗС. При подключении Сз к ЛЗС .часть заряда стекает с запоминающей емкости в Сл и напряжение на ЛЗС увеличивается на U. Графики сигналов при считывании нуля и еди-ницы показаны на рис. 7.25.

Рис. 7.25

Значение U нетрудно вычислить на основе анализа любого из процессов — считывания нуля или считывания единицы. Для считывания нуля справедливы следующие рассуждения. До выборки ЗЭ емкость ЛЗС имела заряд

Q = Cл Uи.п./2. После выборки ЗЭ этот же заряд имеет суммарная емкость Сл + Сз и мож-но записать следующее соотношение:

Q =(Сл+Сз)(Uи.п./2- U ). Приравнивая выражения для одного и того же значения заряда Q, получим соотношение

Сл Uи.п./2 = (Сл + Сз) (Uи.п./2 - U ),

из которого следует выражение

U = Uи.п.Сз/[2(Сл + Сз)] Uи.п. Сз/2Сл

В силу неравенства Сз Сл сигнал U оказывается слабым. Кроме того, считывание является разрушающим — подключение запоми-нающей емкости к ЛЗС изменяет ее заряд. Мерами преодоления отмечен-ных недостатков служат способы увеличения емкости Сз (без увеличения площади ЗЭ), уменьшения емкости ЛЗС и применение усилителей-регенераторов для считывания данных. В направлении увеличения Сз можно указать разработку фирмой Сименс нового диэлектрика (двуокиси титана ТiO2), имеющего диэлектрическую постоянную в 20 раз большую, чем SiO2. Это позволяет при той же емко-сти сократить площадь ЗЭ почти в 20 раз или увеличить Сз даже при уменьшении ее площади. Имеются и варианты с введением в ЗЭ токоуси-ливающих структур, что также эквивалентно увеличению емкости ЗЭ. Уменьшение емкости ЛЗС можно достичь разрывом ЛЗС на две половины и включением в разрыв усилителя-регенератора (рис. 7.26, а). Очевидно, что такой прием вдвое уменьшает емкость линий, к которым подключают-ся запоминающие емкости, т. е. вдвое увеличивает сигнал U .

Рис. 7.26

7.5.2. Усилители-регенераторы

Усилители-регенераторы строятся на основе триггерных схем. Один из возможных вариантов (рис. 7.26, б) основан на введении в схему допол-нительного сигнала "Подготовка" для управления нагрузочными транзи-сторами VT3 и VТ4- Вначале сигнал "Подготовка" имеет низкий уровень и нагрузочные транзисторы заперты. В этом состоянии усилитель-регенератор воспринимает слабые сигналы считывания с линий ЛЗС. Одна из половин ЛЗС, к которой не подключается Сз, сохраняет напряжение предзаряда Uи.п./2, напряжение на другой половине, к которой подключа-ется выбранный ЗЭ, отклоняется от напряжения предзаряда на U в ту или иную сторону в зависимости от того, считывается единица или ноль. Неравенство напряжений в точках А и В вносит несимметрию проводимо-стей транзисторов VT1 и VТ2. Для считывания и регенерации данных сиг-нал "Подготовка" переводится на высокий уровень. Транзисторы VТ3 и VТ4 открываются, и возникает схема триггера, находящегося в неустойчи-вом состоянии, близком к симметричному. Такой триггер в силу своих свойств быстро перейдет в устойчивое состояние, предопределенное на-чальной несимметрией его режима. На выходах триггера сформируются полные напряжения высокого и низкого уровней. Так как одни и те же точки А и В являются одновременно и входами и выходами усилителя-регенератора, то после своего срабатывания он восстанавливает на емкости Сз полное значение считанного сигнала. Тем самым автоматически осуще-ствляется регенерация данных в ЗЭ. Состояние триггера определяют также сигналы, выводимые во внешние цепи в качестве считанной информации.

7.5.3. Мультиплексирование шины адреса

Особенностью динамических ЗУ является мультиплексирование ши-ны адреса. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой — адрес столбца матрицы ЗЭ. Полуадреса подаются на одни и те же выводы корпуса ИС поочередно. Подача адреса строки сопровождается соответствующим стробом RAS (Row Address Strobe), а адреса столбца — стробом CAS (Column Address Strobe). Причи-ной мультиплексирования адресов служит стремление уменьшить число выводов корпуса ИС и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигналы RAS и CAS в некоторых режимах и схемах ис-пользуются различно (например, в режимах регенерации адрес столбца во-обще не нужен). Сокращение числа внешних выводов корпуса для дина-мических ЗУ особенно актуально, т. к. они имеют максимальную емкость и, следовательно, большую разрядность адресов. Например, ЗУ с органи-зацией 16Мх1 имеет 24-разрядный адрес, а мультиплексирование сократит число адресных линий на 12.

7.5.4. Внешняя организация, временные диаграммы и функциональная схема динамических ОЗУ

На рис. 7.27 показаны УГО и временные диаграммы динамического

ОЗУ. Циклы обращения к ОЗУ начинаются сигналом RAS и запаздываю-щим относительно него сигналом CAS . Отрицательным фронтам этих сигналов соответствуют области подачи на адресные линии ОЗУ полуад-ресов, адресующих строки и столбцы матрицы соответственно. Согласно выполняемой операции (сигналу WR ) либо вырабатываются выходные данные DO, либо принимаются входные данные DI. В циклах регенерации подаются только импульсные сигналы RAS и адреса строк. Области без-различных значений сигналов на рисунке заштрихованы.

В схеме динамического ОЗУ (рис. 7.28) один из столбцов матрицы раскрыт полностью, другие столбцы аналогичны ему. В схеме блок ФТС — формирователь тактирующих сигналов.

В исходном состоянии (до обращения к ОЗУ) сигнал RAS пасси-вен, т е. имеет высокий уровень, который замыкает ключи на транзисторах VT1и VT1' и подает напряжение Uи.п./2 на полушины записи-считывания ЛЗСа и ЛЗСв для их предзаряда. При обращении к ЗУ активизируется сиг-нал RAS одновременно с подачей по шине адреса А первого полуадреса (адреса строки). При этом ключи на транзисторах VT1и VT1' размыкаются и линии записи-считывания изолируются от источника напряжения Uи.п./2, а формирователь ФТС1 вырабатывает пару последовательных сиг-налов Ф1 и Ф2. Тактирующий сигнал Ф1 разрешает загрузку регистра РгХ и работу дешифратора ДШХ, одна из выходных линий которого возбужда-ется и выбирает все ЗЭ строки, адрес которой содержится в регистре РгХ.

В разрыв между секциями ЛЗСА и ЛЗСв включен усилитель-регенератор, для которого подключение ЗЭ, хранящего единицу или ноль, создает дисбаланс входных сигналов.

Второй тактирующий сигнал Ф2 снимает сигнал "Подготовка" с усилителей-регенераторов, и они срабатывают, формируя в своих точках входов-выходов полные уровни сигналов, что восстанавливает состояния ЗЭ выбранной строки.

Для последующих операций чтения или записи требуется наличие сигнала CAS , разрешающего формирователю ФТС2 формирование второй пары тактирующих сигналов ФЗ и Ф4. Сигнал ФЗ загружает в PrY адрес столбца, а Ф4 активизирует дешифратор ДШУ, вследствие чего открыва-ются ключи на транзисторах VT2 и VT2' выбранного столбца. В зависимости от сигнала WR , линии ЛЗС подключаются либо к выход-ной шине данных (через ключ на транзистореVT4 при R/W = 1), либо к ли-нии входных данных (через ключи на транзисторах VT3и VT3' при R/W =0).

Рис.7.27

Для операции регенерации, целиком проходящей внутри ОЗУ, связь с

внешними выводами не требуется, так как она не сопровождается выдачей данных на выходные буферы. Поэтому для нее достаточно подачи только сигнала RAS (совместно с адресами регенерируемых строк) и выработки тактирующих сигналов Ф1 и Ф2.

Рис. 7.28.

Если длительность цикла чтения tcy , а число строк матрицы ОЗУ равно Nстр , то на регенерацию данных потребуется время

tрег= tcy Nстр.

Относительные потери времени на регенерацию составят

регрегрег T/t , где Трег – период повторения операции регенерации.

Расчеты показывают, что относительные потери времени на регене-рацию для современных динамических ОЗУ составляют единицы процен-тов.

7.5.5. Модули памяти ОЗУ большой информационной емкости

Требования к информационной емкости ОЗУ, как правило значительно превосходят возможности одной ИМС памяти как в отношении разрядности слов, так и их числа. Поэтому при построении ЗУ ИМС объединяют в модули, которые вместе с регистрами, дешифраторами и устройствами управления образуют функционально-законченный блок ( модуль) ОЗУ.

Для наращивания разрядности слов в ИМС памяти объединяют одноименные адресные и управляющие входы (рис.6.29,а ). Образованную таким соединением часть модуля ЗУ называют субмодулем.(СМ).

Записывают слова в субмодуль по входам DI n-1-DI 0, считывают с выходов DO n-1 –DO 0 всеми разрядами одновременно, при условии, что на входе CS присутствует сигнал логического нуля. В том случае, если на входе CS сигнал логической единицы СМ находится в режиме хранения и не реагирует на адресные и управляющие сигналы.

Для наращивания числа хранимых слов СМ объединяют в модуль путем соединения одноименных выводов СМ, за исключением выводов CS , которые подключают к выходам дешифратора кода адреса .На входы дешифратора подают дополнительные (старшие) разряды кода адреса.

а) б)

Рис. 7.29

На рис.7.29,б приведен пример объединения в модуль четырех субмодулей, что обеспечивает в четыре раза большую информационную емкость по сравнению с информационной емкостью СМ.

Для этого модуля код адреса имеет m+1 разрядов. Два старших разряда m+1 и m определяют тот субмодуль, к которому происходит обращение при записи информации или ее считывания. Так при Аm+1Аm=00 дешифратор формирует сигнал 0 на нулевом выходе. При этом открывается доступ к субмодулю СМ0. При Аm+1Аm=01 открывается доступ к СМ1 и т.д. ОЗУ с такой адресацией называют ОЗУ "страничного" типа.

6.5.6 Динамические ОЗУ повышенного быстродействия

По мере возрастания тактовой частоты процессоров и увеличения пропускной способности процессорной шины возникает и потребность в использовании более скоростных типов памяти, имеющих большую про-пускную способность. Модули динамической памяти можно разделить на асинхронные и синхронные. К первым типам модулей быстродействую-щей асинхронной памяти относятся FPM, EDO или BEDO. Затем были разработаны модули синхронной памяти типов SDRAM РС100 и РС133, которые сменили более скоростные типы памяти DDR200, DDR266, DDR333 и DDR400. В перспективе — модули памяти DDR533. Широкое применение находят также модули быстродействующей памяти Rambus DRDRAM PC800 и РС1066.

В середине 90-х годов была разработана асинхронная динамиче-ской памяти FPM DRAM (Fast Page Mode — динамическая память с бы-стрым страничным доступом).

Смысл страничного доступа заключается в том, что после выбора одной строки матрицы памяти допускается многократная установка адреса столбца, стробируемого сигналом CAS . Страницей в данном случае назы-вается сама строка матрицы. Такой подход позволяет выбирать последова-тельные данные в пределах одной строки без изменения ее адреса, то есть с одним и тем же сигналом RAS . Это позволяет ускорить блочные пере-дачи, но только в том случае, когда весь блок данных или его часть нахо-дятся внутри одной строки матрицы. Процессы в FPM-памяти и последо-вательность сигналов во времени представлены на рис. 7.30,а. На рисунке Row – код адреса строки, а Col 1, Col 2 и т.д. – коды адресов столбцов этой строки. Доступ к каждому следующему столбцу происходит только после считывания данных предыдущего.

Вторым типом асинхронной динамической памяти является EDO DRAM (Extended Data Out), которая представляет собой улучшенный ва-риант FPM. В этой памяти также реализована страничная схема доступа,

но на выходе микросхемы памяти устанавливаются регистры - защелки данных. При страничном режиме доступа содержимое выбранной ячейки удерживается в выходных регистрах - защелках, в то время как на входы матрицы уже подается адрес следующей выбираемой ячейки (рис.7.30, б). Таким образом удается совместить по времени несколько операций, что приводит к увеличению скорости считывания данных в пределах одной страницы. При случайной адресации такая память ничем не отличается от FPM.

Рис.7.30

На смену двум первым типам памяти пришла память BEDO (Burst EDO), которая являлась логическим продолжением памяти EDO. Это ва-риант все той же EDO - памяти, но с реализацией пакетного режима дос-тупа. Обращение к BEDO на чтение имеет два отличия от доступа к EDO. Первое — это то, что на выходе устанавливаются триггерные регистры хранения, которые по положительному фронту первого импульса CAS записывают данные в регистр, а по положительному фронту второго им-пульса CAS — записанные данные поступают из регистра на выход (рис.7.30, в).

Другое отличие состоит в том, что при обращении к BEDO-памяти задается адрес одной ячейки в строке, а за счет стробирующих импульсов CAS считывается содержание и этой ячейки, и трех следующих, то есть реализуется пакетный метод доступа.

Работа асинхронной памяти не синхронизирована с тактовой часто-той системной шины, то есть данные появляются на этой шине в произ-вольные моменты времени.

С системной шины они считываются контроллером, который уже синхронизирован с тактовой частотой. Следовательно, если данные появ-ляются в момент, следующий за фронтом тактового импульса, то они бу-дут считаны только с началом следующего тактового импульса. Поэтому при использовании асинхронной памяти часто возникает задержка с обра-боткой данных, что, в свою очередь, приводит к жестким ограничениям на частоту системной шины. Так, память страничного доступа FPM DRAM обеспечивала работу при тактовой частоте не более 40 МГц. Вследствие улучшения организации доступа к памяти (EDO и BEDO) удалось повы-сить тактовую частоту до 66 МГц. Но 66 МГц — это предельное значение частоты для асинхронной памяти. При более высоких частотах систем-ной шины потребовалось найти способ преодоления существенных задер-жек. Поэтому на смену асинхронной памяти пришла синхронная динами-ческая память SDRAM (Synchronous DRAM).

При работе с памятью SDRAM обеспечивается синхронизация всех входных и выходных сигналов с тактами системного генератора. Однако управление памятью усложняется, так как приходится вводить дополни-тельные регистры - защелки, которые хранят адреса, данные и управляю-щие сигналы. Кроме организации синхронного доступа к данным, память SDRAM имеет еще ряд принципиальных отличий от асинхронной памяти.

Весь массив памяти SDRAM - модуля разделен на два независимых банка. Такое решение позволяет совмещать выборку данных из одного банка с установкой адреса в другом банке, то есть иметь одновременно две открытые страницы. Доступ к этим страницам чередуется (bank inter-

leaving), и соответственно устраняются задержки, что обеспечивает созда-ние непрерывного потока данных.

В SDRAM - памяти, как и в BEDO – пaмяти, организована пакетная обработка данных, что позволяет производить обращение по новому адре-су столбца ячейки памяти на каждом тактовом цикле. В микросхеме SDRAM имеется счетчик для наращивания адресов столбцов ячеек памяти с целью обеспечения быстрого доступа к ним.

Наиболее распространенными типами SDRAM-памяти являлись до недавнего времени РС100 и РС133. Цифры 100 и 133 определяют частоту системной шины в мегагерцах (МГц), которую поддерживает эта память. По внутренней архитектуре, способам управления и внешнему дизайну модули памяти РС100 и РС133-полностью идентичны.

Одним из важнейших параметров модулей памяти является пропу-скная способность, определяющая максимальное количество байт, переда-ваемых по шине данных за одну секунду. Для того чтобы определить про-пускную способность памяти, нужно частоту системной шины умножить на количество байт, передаваемых за один такт. Память SDRAM имеет 64-битную (8-байтную) шину данных, поэтому пропускная способность SDRAM-памяти определяется по формуле:

Wпс(Мбайт/с) = Fсш (МГц) * 8 байт,

где Fсш – частота системной шины. Для памяти РС100 пропускная способность составит 100 МГц * 8

байт = 800 Мбайт/с, а для памяти РС133 — 1064 Мбайт/с или 1,06 Гбайт/с. Следует иметь в виду, что речь идет о максимально возможной

пропускной способности, которая реализуется только в случае последова-тельной передачи данных, когда данные передаются с каждым тактом. В то же время при этом не учитывается количество тактов, необходимых для получения доступа к самой строке, а также для настроек модуля памяти. Поэтому другими важными характеристиками модулей памяти являются RAS to CAS Delay, CAS Latency и RAS Precharge.

RAS to CAS Delay — это промежуток времени, измеряемый в тактах системной шины, между сигналами RAS и CAS, то есть задержка подачи сигнала CAS относительно сигнала RAS. При установке CAS в низкий уро-вень после прихода положительного фронта тактирующего импульса про-исходит выборка адреса столбца, который присутствует в данный момент на шине адреса, и открывается доступ к нужному столбцу матрицы памя-ти.

CAS Latency определяет задержку по времени в тактах, которая происходит с момента подачи сигнала CAS до выдачи первого элемента данных на шину. Каждый последующий элемент данных появляется на шине данных в очередном такте. Для SDRAM-памяти эта задержка может составлять два или три такта.

Завершение цикла обращения к банку памяти осуществляется по-дачей команды деактивации. Эта команда подается за один или за два так-

та перед выдачей последнего элемента данных. Время деактивации RAS Precharge также измеряется в тактах и может быть , равно двум или трем.

Длительности RAS to CAS Delay (Trcd), CAS Latency (Tcl) и RAS Precharge (Trp) определяют так называемый тайминг памяти, записы-ваемый в виде последовательности Tcl—Trcd— Trp.

На рис.6.31 приведены временные диаграммы работы SDRAM-памяти при Tcl = 2Т и ЗТ и Trcd = 2Т.

Для SDRAM-памяти тайминг может быть 2-2-2 или 3-3-3. Память с таймингом 2-2-2 более скоростная, чем память с таймингом 3-3-3. Срав-неним памятьPC 100 с таймингом 2-2-2 и память РС133 с таймингом 3-3-3. Казалось бы, что при тайминге 2-2-2 память должна быть более скоростной, но для памяти РС100 время одного такта больше, чем для па-мяти РС133.

Рис.6.31

При частоте системной шины 133 МГц длительность одного такта

составляет 7,5 нс, а при частоте 100 МГц — 10 нс. Рассчитаем время, не-обходимое для считывания первых четырех элементов данных в обоих случаях (пакетный режим). Для памяти PC 133 (3-3-3) время, необходи-мое для считывания первого элемента данных, составляет семь тактов. Действительно, через шесть тактов (Tсl + Trcd = 6Т) данные появляются на шине данных, но могут быть считаны только по положительному фронту следующего синхроимпульса, то есть еще через один такт.

Учитывая, что после считывания первого элемента данных после-дующие элементы данных считываются с каждым тактом, время считы-вания первых четырех элементов составит десять тактов, или 75 нс. Для памяти PC 100 (2-2-2) время, необходимое для считывания первого эле-мента данных, составляет пять тактов (Tel + Trcd + 1Т = 5Т). Время счи-

тывания первых четырех элементов составит уже восемь тактов, или 85 нс. Поэтому при организации пакетного доступа налицо преимущество памяти РС133 (3-3-3), несмотря на то что ее тайминг хуже. Выигрыш па-мяти РС100 (2-2-2) возможен только в том случае, если длина пакета рав-на единице, то есть когда отсутствует пакетный режим передачи. В этом случае для памяти РС133 (3-3-3) количество тактов для считывания одно-го элемента равно семи, а время считывания — 52,5 не. Для памяти РС200 (2-2-2) количество тактов для считывания одного элемента данных равно пяти, а время считывания — 50 нс.

Несмотря на широкое распространение памяти SDRAM PC133, все больше ощущается недостаточность ее быстродействия и пропускной спо-собности, особенно для новых процессоров типа Intel Pentium 4, Поэтому на смену SDRAM пришла память DDR SDRAM, которая также является динамической синхронной памятью, но обеспечивает в два раза большую пропускную способность. Аббревиатура DDR (Double Data Rate) в назва-нии памяти означает удвоенную скорость передачи данных. По аналогии память SDRAM РС100 и РС133 называют SDR (Single Data Rate). Основ-ные принципы функционирования DDR-памяти остались такими же, как и в SDRAM, с одним исключением: если в SDRAM-памяти синхронизация осуществлялась по положительному фронту тактирующего импульса, то в DDR-памяти используется положительный фронт двух тактирующих сиг-налов — прямого и инверсного. Для простоты можно рассматривать один тактирующий сигнал с синхронизацией как по положительному, так и по отрицательному фронту.

Использование двух тактирующих сигналов (или одного сигнала с использованием обоих фронтов) позволяет передавать данные два раза за один такт, то есть вдвое увеличить пропускную способность. Все осталь-ные принципиальные моменты не изменились: структура нескольких неза-висимых банков позволяет совмещать выборку данных из одного банка с установкой адреса в другом банке, то есть можно одновременно иметь две открытые страницы. Доступ к этим страницам чередуется (bank interleav-ing), что приводит к устранению задержек и обеспечивает создание непре-рывного потока данных.

DDR-память настраивается в процессе работы путем установки со-ответствующих регистров, как и SDRAM-память. Кроме того, DDR-память, как и SDRAM, предназначена для работы с системными частотами 100 , 133, 166 и 200 МГц. DDR-память, работающую на частоте 100 МГц, иногда обозначают как DDR200, подразумевая при этом, что «эффектив-ная» частота памяти составляет 200 МГц (данные передаются два раза за такт). Аналогично, при работе памяти на частоте 133 МГц используют обозначение DDR266, при частоте 166 МГц — DDR333, а при частоте 200 МГц — DDR400. Нетрудно рассчитать и пропускную способность DDR-памяти. Учитывая, что ширина шины данных составляет 8 байт, для памя-ти DDR200 получим 200 МГц х 8 байт =1,6 Гбайт/с; для памяти DDR266

—. 266МГц х 8 байт =2,6 Гбайт/с, а для памяти DDR400 —400 МГц х 8 байт = 3,2 Гбайт/с.

Хотя обозначение типа DDR200, DDR266, DDR333 и DDR400 кажет- ся вполне логичным и понятным, официально принято другое обозначение этой памяти. В названии используется не «эффективная» частота, а пиковая пропускная способность, то есть память DDR200 обозначается как DDR PC1600, DDR266 — как DDR PC2100, DDR333 - как РС2700, a DDR400 – как РС3200. Кроме частоты, память, характеризуется схемой тайминга (Tcl—Trcd—Trp). Для памяти DDR200 тайминг всегда 2-2-2, а вот для оста- льных типов памяти тайминг может ть различным. Так, для памяти DDR266 встречаются тайминги 3-3-3, 2,5-3-3, 2-3-3 и 2,5-2-2. Естественно, что моду- ли DDR266 с таймингом 2,5-2-2 являются наиболее быстродействующими и, следовательно, дорогими. При таком тайминге латентность CAS равна 2,5 такта, а общая латентность памяти, которая определяется суммой задержки сигнала CAS относительно сигнала RAS (время Trcd) и задержкой появления данных на шине относительно сигнала CAS (Tcl), составлят 4,5 такта. Соот- ветственно для памяти с таймингом 2,5-3-3 латентность составляет 5,5 такта, а для памяти с таймингом 3-3-3 она равна шести тактам.

Временные диаграммы работы DDR SDRAM-памяти при Tcl =2T,2,5T и CL=3T и Trcd = 2Т приведены на рис.6.32.

Рис.7.32.

Для примера рассмотрим быстродействие памяти DDR266 с различ-ными таймингами. При работе в пакетном режиме с длиной пакета, равной BL (Burst Length), время доступа к первому элементу пакета определяется параметрами CAS-to RAS Delay и CAS Latency, то есть по истечении вре-мени Trcd+Tcl первый элемент данных появляется на шине. Учитывая, что считывание данных синхронизировано с положительным фронтом такти-рующего импульса, для получения времени доступа необходимо добавить время до появления ближайшего положительного фронта тактирующего импульса. Если CAS Latency (CL) равно двум или трем тактам (целое чис-ло), то время до появления ближайшего положительного фронта такти-рующего импульса составляет один такт, если же CL равно 2,5, то этот промежуток времени составляет половину такта (рис. 7.32).

Считывание всех остальных элементов данных будет происходить каждые полтакта. Поэтому время доступа к пакету длиной BL при CL=2 или CL=3 определяется по формуле:

t = Trcd + Tel + 1Т + (BL-1)*T/2; при BL>1.

Для CL=2,5 аналогичное время составит:

t = Trcd + Tel + О, 5Т + (BL-1)*T/2; при BL>1.

Рис.7.33 На основании этих формул нетрудно сравнить быстродействие па-

мяти DDR266 (2,5-2-2) и DDR333 (3-3-3). Из рис. 7.33 следует, что пре-имущество памяти DDR333 (3-3-3) проявляется только в режиме пакет-ного доступа с длиной пакета более семи. Если же используется выбо-рочное чтение данных из памяти, когда различные элементы принадле-жат разным строкам, то память DDR266 (2,5-2-2) окажется более быстро-действующей.

|В настоящее время модули памяти DDR266 и DDR333 являются наиболее распространенными. Начинает внедряться стандарт памяти DDR400.

Компания Intel возлагает большие надежды на новый перспектив-ный стандарт синхронной памяти DDRII.

Рис.7.34.

Если следовать терминологии SDR (Single Data Rate) и DDR (Dou-

ble Data Rate), то память DDRII было бы логично назвать QDR (Quadra Data Rate), так как этот стандарт подразумевает в четыре раза большую скорость передачи. То есть в стандарте DDR II при пакетном режиме дос-тупа данные передаются четыре раза за один такт. Напомним, что для по-лучения удвоенной скорости передачи в памяти DDR к синхронизирую-щему сигналу добавлялся инверсный, что позволяло считывать данные как по положительному, так и по отрицательному фронту тактирующего им-пульса. Для получения учетверенной скорости добавляются еще два сиг-нала (прямой и инверсный), но сдвинутые на полтакта, относительно пер-вого синхронизирующего сигнала (рис. 7.34).

Стандартом будут предусмотрены следующие типы памяти DDRII: DDR400, DDR533 и DDR667. Если же исходить из стандарта DDRII, то памяти DDR400 будет соответствовать частота FSB 100 МГц, памяти DDR533 — частота 133 МГц и памяти DDR667 — частота 166МГц.

В новых модулях памяти DDRII будет использоваться пониженное напряжение (1,8 В вместо 2,5 В в модулях DDR).

Говоря о современных и перспективных модулях памяти, нетрудно заметить одну особенность — основное отличие новых типов памяти за-ключается в их большей пропускной способности. Действительно, пропу-скная способность памяти возрастает экспоненциально (рис. 6.35). Объяс-нить такую закономерность довольно просто. Для того чтобы реализовать возможности современных процессоров, требуется использование высоко-скоростных типов памяти с высокой пропускной способностью. Если же

пропускная способность канала памяти будет существенно ниже пропуск-ной способности процессорной шины, то процессор будет большую часть времени будет простаивать, дожидаясь нужных данных из памяти. В со-временном процессоре Intel Pentium 4 частота процессорной шины равна 400, 533 или 800МГц и при ширине шины данных 8 байт пропускная спо-собность процессорной шины составляет, соответственно, 3,2, 4,2 или 6,4Гбайт/с. Поэтому для построения хорошо сбалансированных систем уже сейчас назрела потребность в использовании более скоростных типов памяти.

Рис.6.35

Память Direct Rambus DRAM, или DRDRAM занимает особое по-

ложение среди всех распространенных типов синхронной динамической памяти. Внастоящее время эта высокопроизводительная память применя-ется в наиболее быстродействующих ПК на базе процессора Intel Pentium 4 (чипсеты i865, i875). Остановимся лишь на ключевых моментах техноло-гии DRDRAM.

В рассмотренных выше типах синхронной памяти увеличение пи-ковой пропускной способности достигалось за счет незначительного уве-личения тактовой частоты. При этом разрядность шины данных, равная 64 бит, оставалась неизменной. Технологически повысить пропускную спо-собность памяти за счет одновременного увеличения и частоты, и разряд-ности шины данных в настоящее время не представляется возможным. Бо-лее того, при значительном увеличении тактовой частоты приходится жертвовать разрядностью шины данных.

В данный момент тактовая частота работы памяти в стандарте Di-rect Rambus DRAM составляет 400 и 533 МГц, причем обращение к памяти происходит по положительному и отрицательному фронту тактовых им-пульсов (как и в DDR-памяти), поэтому эффективная частота составляет 800 и 1066 МГц соответственно. Эффективная частота работы памяти фи-гурирует в ее названии аналогично тому, как это принято в SDR SDRAM-

памяти, и если частота составляет 400 МГц, то память обозначается как DRDRAM РС800, а для памяти с частотой 533 МГц используется название РС1066.

Столь высокая частота достигается за счет уменьшения разрядно-сти шины данных. Дело в том, что с увеличением разрядности шины воз-никает проблема подавления помех синхронизации. Чем больше ширина шины, а следовательно, и количество проводников, тем большее число сигналов будет переключаться одновременно, а значит, будет генериро-ваться больше высокочастотных шумов, так что их общий уровень может стать абсолютно неприемлемым. Поэтому в стандарте Direct Rambus DRAM ширина шины данных составляет всего 16 бит, или 2 байт.

Пропускная способность DRDRAM-памяти составляет 1,6 Гбайт/с для памяти РС800 и 2,1 Гбайт/с для памяти РС1066 при одном канале пе-редачи, а таких каналов может быть несколько. Другой характерной осо-бенностью DRDRAM - памяти является многобанковая архитектура с че-редованием. При описании SDRAM - памяти говорилось, что весь модуль памяти разделен на два независимых банка, вследствие чего можно иметь одновременно две открытые страницы. Доступ к этим страницам череду-ется (bank interleaving), и соответственно устраняются задержки, что обес-печивает создание непрерывного потока данных. В DRDRAM - памяти ка-ждая микросхема разделена на 16 независимых банков (или даже на 32 — в реализации компании NEC), причем операции со строками могут прово-диться для четырех банков одновременно. Кроме того каждая новая мик-росхема памяти DRDRAM добавляет дополнительные банки к каналу па-мяти. Многобанковая архитектура позволяет проводить операции чтения и записи практически непрерывно, так как они выполняются с разными бан-ками памяти.

Контроллер DRDRAM-памяти теоретически способен поддержи-вать до четырех каналов памяти. В настоящее время для рабочих станций реализуются двухканальные схемы памяти, что увеличивает общую про-пускную споcобность до 3,2 Гбайт/с для памяти РС800 и до 4,2 Гбайт/с для памяти РС1066.

К недостаткам архитектуры DRDRAM-памяти является то, что она-предполагает высокую латентность. Из-за этого некоторые приложения, которые требуют быстрого доступа к небольшим порциям данных, распо-ложенным в разных местах, на деле имеют более низкую производитель-ность.

Как уже отмечалось, в настоящее время наиболее распространены модули памяти РС800 и РС1066. Новые типы памяти РС3200 и РС4200 значительно отличаются от предыдущих. Главное различив заключается в использовании 32-битной ширины шины данных, которая в два раза боль-ше, чем в памяти РС800/РС1066. Для памяти РС3200 тактовая частота со-ставляет 400 МГц, а для памяти РС4200 — уже 533 МГц.

У новых типов памяти РС3200 и РС4200 цифры обозначают макси-мальную пропускную способность. То есть у памяти РС3200 она составля-ет 3200 Мбайт/с (400 МГц * 2 * 4 байт), а у памяти РС4200 — 4200 Мбайт/с (533 МГц * 2 * 4 байт). При этом речь идет о пропускной способ-ности в расчете на один канал.

ГЛАВА 8. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

8.1. Основные сведения, классификация и области применения

программируемых логических ИС

Еще недавно в распоряжении разработчика цифровых электронных устройств имелась лишь "жесткая" логика. Искусство проектирования заключалось в достижении поставленной цели с помощью минимального числа микросхем, способных выполнять лишь строго определенные функции. Построение ЦУ на специализированных больших и сверхбольших ИС (БИС и СБИС) позволяет не только улучшить технические характеристики устройств, но и расширить их функциональные возможности. Однако это экономически целесообразно лишь при больших объемах выпускаемых устройств, поскольку разработка и изготовление заказных специализированных БИС и СБИС – это длительный и дорогостоящий процесс.

Устранить возникшие противоречия удалось созданием универсальных логических устройств большой степени интеграции, алгоритмы которых задаются потребителем.

Такие устройства получили название программируемых логических ИС (ПЛИС), программируя ПЛИС, получают требуемое изменение структуры, что и обеспечивает реализация необходимых функций. Очевидно, что универсальность, присущая ПЛИС, достигается избыточностью их аппаратной части, что приводит к уменьшению быстродействия, которое ниже, чем у специализированных БИС и СБИС.

Однако преимущества ПЛИС и прежде всего их многофункциональность способствуют их широкому применению.

В настоящее время производится ПЛИС с эквивалентной емкостью более 1млн. логических вентилей (двухвходовые ИЛИ-НЕ или И-НЕ).

Для понимания принципа, положенного в основу ПМК, рассмотрим структуру, в которой можно реализовать систему логических уравнений, заданных в СДНФ, и характерных для преобразователя кода

012m1m012m1m012m1m1n

012m1m012m1m012m1m0

XXXXXXXXXXXXY

XXXXXXXXXXXXY

Число конъюнкций в каждой функции не превышает 2m, где m –

число аргументов (входов) функции. Число выходов равно числу функций (n) системы.

Очевидно, чтобы реализовать такую систему ЛФ необходимо иметь два блока, в одном из которых осуществляется формирование конъюнкций выходных переменных, а в другом – их дизъюнкция.

Поэтому структура ПЛИС выглядит следующим образом

Рис.8.1.

Входные и выходные буферные каскады (БК) формируют прямые и

инверсные входные сигналы, формируют сигналы необходимой мощности, обеспечивают необходимую нагрузочную способность выходов и т.п. Входные переменные (прямые и инверсные) подаются на матрицу "И" и на ее выходах формируются произведения этих переменых (тер-мы),которые затем складываются в матрицы ИЛИ, обеспечивая реализа-цию требуемых АФ У0,….Уn-1. По структуре ПЛИС подразделяется на следующие классы:

1.Программируемые логические матрицы(ПЛМ или PLA-Programmable Logik Array)-ПЛИС, имеющие программируемые матрицы И и ИЛИ.

2. Программируемае матричная логика (ПМЛ или PAL-Programmable Array Logik)-ПЛИС, имеющие программируемую матрицу И и фиксиро-ванную матрицу ИЛИ. В зарубежной литературе ПЛИС этих двух классов объединяют аббревиатурой PLD(Programmable Logik Devices).

3.Базовые матричные кристаллы(БМК),которые также называют вентильными матрицами(ВМ или GA-Gate Array).Они представляют собой набор несоединенных между собой логических элементов.

4.Программируемые вентильные матрицы (ПВМ или FPGA-Field Programmable Gate Array).ПВМ - это ПЛИС, состоящая из логических бло-ков, содержащих логические элементы и программируемых матриц соеди-нений.

5. Программируемые коммутируемые матричные блоки(ПКМБ или CPLD-Complex Programmable Logic Devices).ПКМБ - это ПЛИС, содержа-щие несколько матричных логических блоков, каждый из которых имеет структуру ПМЛ, объединенных комму щей матрицей.

6. ПЛИС комбинируемой архитектуры и типа "система на кристал-ле".

8.2. Программируемые логические матрицы

ПЛМ(PLA) появились в середине 70-х годов и являются наиболее тради-ционным типом ПЛИС, обеспечивающих возможность программируемых матриц И и ИЛИ. Рассмотрим фрагмент принципиальной схемы ПЛМ(рис.3а) ,на кото-рой точками условно (для упрощения рисунка) показаны соединения со-ответствующих строк и столбцов в матрицах И и ИЛИ.На рис.2б показано реальное соединение строк и столбцов матрицы И с помощью диодов, а на рис. 2 в – соединение в матрице ИЛИ с помощью биполярных транзисто-ров. Такое соединение использовано в отечественной ПЛМ К556РТ1.

Рис.8.2. Определим с учетом рис.8.2, какие ЛФ У0 и У1 будут реализованы на ПЛМ, имеющей показанные на рисунке соединения. Так термы

010 ххР ,

0121 хххР , 022 ххР , 123 ххР . Тогда

1202320 ххххttУ , а 01201101 хххххРРУ Таким образом, осуществляя программирование ПЛМ, т.е. оставляя лишь необходимые элементы связи шин и столбцов и устраняя ненужные пере-

жиганием перемычек, можно реализовать большое число ЛФ, определяе-мое, количеством входов и выходов ПЛМ. Основными параметрами ПЛМ являются число входов (m),число вы-ходов(n) и число термов(e). Число термов определяет максимальное число конъюнкций в выражении для ЛФ. УГО микросхем ПЛМ К556РТ1 и К556РТ2 приведены, соответст-венно, на рис.8.3,а и 8.3,б.

ПЛМ выполнены по ТТЛШ - технологии. Их размерность: m=16 n=8 Р=48 Длительность цик-ла чтения 50-70 нС. ИМС РТ1 имеет выхо-ды с открытым коллек-тором, а РТ2- выходы с тремя состояниями.

Рис.8.3.

Возможны следующие режимы работы ПЛМ: считывания; про-граммирования и контроля матриц И, ИЛИ; программирования и контроля активного уровня выходов (прямой или инверсный); хранения. Управление указанными режимами осуществляется с помощью различных комбинаций управляющих сигналов в качестве которых использованы различные уров-ни напряжения питания и напряжения на входе CS . Так режим считывания обеспечивается при UИ.П.=5в и напряжении логического нуля на входе CS . При программировании ПЛМ импульс программирующего тока, достаточного для пережигания перемычки формируется при подаче на программирующий вход Е напряжение не менее 17В. За каждый цикл про-граммирования пережигается только одна перемычка. Для выбора требуе-мой перемычки в схему ПЛМ введен дополнительный дешифратор.

8.3.Программируемая матричная логика

Большинство современных ПЛИС небольшой степени интеграции относятся к классу ПЛМ (PAL) , т.е. имеют программируемую матрицы И и фиксированную матрицу ИЛИ.

Фрагмент схемы ПЛМ приведен на рис.8.4. На рисунке многовходо-вые элементы И, упрощенно показаны как одновходовые. Реальное же число входов равно числу обозначенных точкой пересечений линий входа элемента с линиями входных переменных.

Поскольку в ПМЛ матрица ИЛИ фиксирована, то максимальное чис-ло конъюнкций в ЛФ ограничено, что приводит к необходимости миними-зации ЛФ при ее реализации с помощью ПМЛ.

Рис.8.4. На схеме рис.8.4 показано упрощенное изображение многовходовых элементов И, в котором элементы И упрощенно показаны одновходовыми. Реальное же число входов равно числу обозначенных точкой пересечений линий входа элемента с линиями входных переменных. Поскольку в ПМЛ матрица ИЛИ фиксирована, то максимальное чис-ло конъюнкций в ЛФ ограничено, что приводит к необходимости миними-зации ЛФ при ее реализации с помощью ПМЛ. К отечественным ПМЛ относятся ИМС КР1556ХЛ8, КР1556ХП4, (ХП6, ХП8) , выполненные по ТТЛШ технологии. Микросхема КР1556ХЛ8имеет двунаправленные выводы, благодаря чему число входов может изменяться от 10 до 18, а число выходов – от 2 до 8. Микросхемы КР1556ХП4(ХП6, ХП8) имеют в структуре D-триггеры (соответственно4, 6 или 8).

8.4.Базовые матричные кристаллы.

Базовые матричные кристаллы (БМК) или вентильная матрица (ВМ или GA-Gate Array) появились в 1975году, как альтернатива полностью заказным БИС и СБИС. Их стали называть полу заказными БИС и СБИС. БМК- это полупроводниковая пластина с определенным набором сформированных базовых ячеек (БЯ), соединенных И(ИЛИ) несоединен-ных между собой, используемая для создания ИМС путем изготовления

межэлементных соединений. Таким образом, БМК является полуфабрика-том, на основе которого можно реализовать различные электронные уст-ройства, задавая тот или иной вариант соединений. В первых БМК между БЯ были оставлены свободные зоны для соз-дания соединений. Такие БМК назывались канальными (рис. 8.5, а). Кана-лы могли быть вертикальные и горизонтальные, либо только вертикальные , как показано на рисунке.

Основой БМК является кристалл полупроводника, в се-редине которого расположена матрица данных ячеек, а по его краям – периферийные ячейки, содержащие элементы для ввода и вывода сигналов, выходные усилители, контактные площадки и т.п.

Повышение степени инте-грации БМК обуславливает уве-личение площади, отводимой под меж соединения, до 60…65% всей площади кристалла .Поиск путей повышения плотности упа-ковки привел к созданию беска-нальной архитектуры БМК.

Особенностью такой кон-струкции является то, что цен-тральная часть кристалла состоит из плотноупакованных рядов нес коммутированных элементов и не содержит фиксированных кана-лов трассировки. В этом случае любая область, в которой распо-ложены БЯ может быть исполь-зована для создания как ЛЭ, так и межсоединений.

Достоинством бесканальной архитектуры является сокращение дли-ны и, соответственно, емкости межсоединений, что приводит к уменьше-нию задержки передачи сигналов. Бесканальные БМК характерные для КМОП – схемотехники могут работать с тактовыми частотами до 100МГц. Получила широкое распространение конструкция БК(рис. 5,б), при которой кристалл содержит матрицу некоммутированных БЯ и функцио-

Рис.8.5.

нально законченные узлы типа регистров, ПЗУ, ОЗУ, создание схем с ог-раниченным кругом решаемых задач. Существует две разновидности организации БЯ: 1. БЯ является функционально законченным узлом, выполняющим элементарную ЛФ ти-па И-НЕ, ИЛИ-НЕ и др.; 2. БЯ состоит из набора транзисторов и резисто-ров, на основе которых формируются необходимые ЛЭ и другие схемы. БМК выполняются по ЭЛС-, ТТЛШ-, КМОП- технологиям. В по-следнее время появились сверхбыстродействующие БК на основе арсенида галлия и совмещенной БИКМОП- технологии, сочетающей достоинства биполярных и КМОП-структур. Так ИМС К6501ХМ1 выполнена на основе арсенид-галлиевых транзисторов с затвором Шотки. На кристалле содер-жится 300 эквивалентных ЛЭ, работающих при максимальной тактовой частоте1ГГц. Основные параметры некоторых отечественных БМК приведены в таблице 8.1.

Таблица 8.1

Тип ИМС Тип БМК

Число эк-вивалент-

ных венти-лей,

тыс.шт.

Число контакт-ных пло-

щадок шт.

Задержка вентиля (нС) или тактовая

часто-та(МГц)

Мощность вентиля

MВт/вентиль

К1520ХМ6 Канальный ЭСЛ

10 208 0,35нС 2

ТРАП-50 Канальный ТТЛШ

50 256 2,5нС 0,05

Титул-30 КМОП 30 202 2,0нС 10-4 (статика)

В настоящее время зарубежными фирмами изготовляются БМК с миллионами эквивалентных вентилей, обладающих задержками 0.1 ….0,2 нС.

8.5. Программируемые вентильные матрицы

Программируемые вентильные матрицы(ПВМ или FPGA) являются развитием БМК. В них реализованы ЛЭ, триггеры и межсоединения, кото-рые могут программироваться пользователем.

Архитектура ПВМ возникает из архитектуры БМК, если БЯ заменить на конфигурируемые логические блоки(КБЛ), а периферийные ячейки ввода-вывода- на блоки ввода вывода(БВВ). Структура кристалла ИМС FPGA приведена на рис. 6

Его центральная часть занимает матрица конфигурируемых логиче-ских блоков (КЛБ), а по периметру находятся блоки ввода/вывода(БВВ), соединенные с контактными площадками. Представление о сложности со-временных ПЛИС дает таблица 8.2, где приведены сведения о числе КЛБ и БВВ, имеющихся в FPGA серии ХС4000.

Рис.8.6 Таблица 8.2.

На кристалле имеются Микросхема

КЛБ БВВ Вентили Триггеры Длина программы, бит

ХС4005 186 112 5000 616 151910 ХС4010 400 160 10000 1120 283376 ХС4013 576 192 13000 1536 393580 ХС4020 784 224 20000 2016 521832 ХС4028 1024 256 28000 2560 668132 ХС4036 1286 288 36000 3168 832480 ХС4044 1600 320 44000 3840 1014876 ХС4052 1936 352 52000 4576 1215320 ХС4062 2304 384 62000 5376 1433812 ХС4085 3136 448 85000 7182 1924940

Вентили и триггеры в данном случае не самостоятельные элементы, а входят в состав указанных блоков.

Каждый из БВВ способен быть входным или выходным, а связанный с ним внешний вывод микросхемы- входом (IPAD), выходом (OPAD) или быть двунаправленным (IOPAD). По углам кристалла расположены вспо-могательные блоки (ВБ).Свободную от логических элементов площадь за-нимают каналы трассировки, где проложено большое число проводников, на пересечениях которых находятся программируемые ключи. Каждый ключ состоит из шести полевых транзисторов, соединенных, как показано на рис.8.7

Задавая открытое или закрытое состояние

каждого транзистора, можно соединить КЛБ между собой и с БВВ нужным образом.

К сожалению, такая структура не всегда позволяет реализовать необходимую конфигу-рацию. В сложных устройствах с большим чис-лом длинных нерегулярных связей удается ис-пользовать не боле половины ресурсов кристал-ла. Схема самого простого БВВ (он применяется в микросхемах серии ХС5200) показана на рис.8.8

Рис.8.7.

Рис.8.8.

Контактная площадка кристалла соединена с выходом управляемого

буфера DD1 и с входом DD2. Предусмотрена возможность, задать исход-ный логический уровень на входе, связывая контактную площадку с об-щим проводом через резистор R1 или с шиной питания через резистор R2. Программируемые переключатели S1,S2 обеспечивают прямую или ин-

версную связь БВВ с матрицей КЛБ.С помощью переключателя S3 при не-обходимости инвертируют входной сигнал. Линия задержки U1 служит для выравнивания времен распространения сигналов по различным цепям ПЛИС. Буфер DD1 снабжен устройством программирования длительности фронта выходного сигнала. Пологий фронт, не снижая внутреннего быст-родействия ПЛИС, избавляет от "звона" при плохом согласовании внеш-ней нагрузки БВВ.

8.6.Программируемые коммутируемые блоки

.Программируемые коммутируемые матричные блоки (ПМКБ или

CPLP- Complex Programmable Logic Devices) явились развитием PLD и со-держат объединенные коммутационной матрицей (программируемой мат-рицей соединений-PIA) логические блоки (ЛБ), имеющие архитектуру ПML(PAL). Такие логические блоки содержат макроячейки, каждая из ко-торых состоит из программируемой матрицы логических элементов И, фиксированной матрицы ИЛИ и других элементов. На периферии кристал-ла CPLD имеются блоки ввода и вывода сигналов.

Система коммутации CPLDявляется не сегментированной, а непре-рывной системой связей и обеспечивает возможность коммутации ЛБ друг с другом, подачи на требуемые входы ЛБ сигналов от различных источни-ков: сигналов обратной связи, сигналов от элементов ввода и вывода и т. п.

Упрощенный фрагмент CPLDсемейства MAX 3000 фирмы Altera приведен на рис.8.9.

Рис.8.9.

Сигналы, поступающие сверху на ПМС и ЛБ – это сигналы от спе-

циализированных входов, которые на рис. Не показаны. К таким сигналам

относятся глобальные (единые для всех блоков ПЛИС) сигналы тактиро-вания и сброса, сигналы разрешения выходов.

Основу MAX3000 составляют ЛБ, которые соединяются с помощью ПМС. Каждый ЛБ непосредственно связан со своим блоком ВВ и имеет определенное число входов и сигналов обратной связи, подаваемых на ПМС. Каждый ЛБ содержит программируемую матрицу элементов И, мат-рицу распределения термов, позволяющую объединять логические произ-ведения по ИЛИ, и триггер.

Реализовать ЛФ с большим числом входных переменных можно, объединяя макроячейки,входящие в один ЛБ, с помощью логических рас-пределителей. ЛБ позволяет реализовать схемы с элементами памяти.

8.7. ПЛИС комбинированной архитектуры и типа

"система на кристалле".

Некоторые типы ПЛИС трудно отнести к структурам FPGA и CPLD, так как они имеют комбинированную структуру и сочетают достоинства структур FPGA и CPLD.

К таким ПЛИС можно отнести СБИС FLEX10K, FLEX10KA, FLEX10KE, (Flexible Logic Element Matrix), которые являются весьма рас-пространенными в настоящее время. Фрагмент структуры FLEX10K при-веден на рис. 8.10.

Рис.8.10.

Микросхема FLEX10K содержит логические блоки ЛБ, реконфигу-

рируемые блоки памяти БП (от 3 до 20), строки(1) и столбцы(2) глобаль-ной программируемой матрицы соединений и элементы ввода /вывода ЭВВ, присоединенные к концам строк и столбцов. Имеются глобальные

цепи управления, синхронизации и управления вводом/выводом. Блоки памяти БП представляют собой статические ОЗУ и состоят из модуля па-мяти, локальной матрицы соединений, буферных регистров и программи-руемых мультиплексоров. БП расположены в середине каждой строки матрицы логических блоков.

Блок памяти используется не только как блок памяти, но и позволяет реализовать различные устройства, такие как АЛУ, сумматоры, перемно-жители, имеющие высокое быстродействие(тактовая частота до 100МГц).

Логический блок ЛБ содержит логическую матрицу соединений и 8 логических элементов.

Каждый логический элемент состоит из четырехвходового таблично-го функционального преобразователя схемы ускоренного переноса и кас-кадирования, и программируемого триггера, схемы управления триггера и программируемых мультиплексоров.

Табличный функциональный преобразователь реализует ЛФ с малы-ми задержками. Триггер, который может функционировать как RS-, JK-, D-и Т-триггер, используется как отдельный элемент, или совместно с комби-национной частью логического элемента.

Схемы ускоренного переноса и каскадирования позволяют расши-рить функциональные возможности ЛЭ, число которых в различных мик-росхемах FLEX10K составляют от 576 до 12160.

Увеличение интеграции современных программируемых логических ИМС, расширение их функциональных возможностей, повышение быст-родействия, развитие и разнообразие их архитектур привело к возможно-сти разместить на одном кристалле целую электронную систему, напри-мер, память, процессор, интегральные схемы и т.п.

Такие микросхемы стали называть "система на кристалле"(SOS- Sys-tem On Chip)

Особенностью таких систем является то, что они, помимо областей, в которых путем программирования можно реализовать различные функ-циональные устройства, содержат специализированные области с заранее определенными функциями. В таких специализированных областях реали-зованы блоки, используемые в электронных системах разного назначения, такие как ОЗУ, умножители и т.п.

Наличие таких специализированных блоков уменьшает в несколько раз площадь кристалла и повышает его быстродействие, однако при этом сужаются функциональные возможности ПЛИС.

К ПЛИС типа SOC относятся семейства APEX20K фирмы Altera, VIRTEX фирмы Xilinx, ProASIC500K фирмы Actel и др.

ПЛИС семейства APEX20K сочетает в себе достоинства FPGA и CPLD. В состав ИМС входят модули памяти и макроячейки, имеющие программируемую И и параллельный логический расширитель.

Логические элементы данного семейства похожи на ЛЭ FLEX10K. В состав ЛБ входят 10ЛЭ, а логические блоки объединяются в мегаблоки, имеющие собственные непрерывные матрицы соединений.

В различных ИМС семейства APEX20K содержится от 26 до 264 встроенных блоков памяти, от 4160 до 42240 логических элементов, от 416 4224 макроячеек, от 252 до 780 выводов, а максимальное число эквива-лентных вентилей достигает 2670000.

ГЛАВА 9. МИКРОПРОЦЕССОРЫ

9.1. Понятие о программном управлении преобразованием

информации

Элементную базу цифровых устройств (ЦУ) составляют интеграль-ные схемы (ИС). По уровню интеграции ИС делятся на несколько катего-рий: МИС, СИС, БИС, СБИС (соответственно малые, средние, большие и сверхбольшие ИС). Практическое использование находят все категории ИС.

МИС реализуют простейшие логические преобразования и облада-ют уни-версальностью — даже с помощью одного типа логического эле-мента (например, И-НЕ) можно построить любое ЦУ. В виде СИС выпус-каются такие схемы, как малоразрядные регистры, счетчики, дешифрато-ры, сумматоры и т. п. Номенклатура СИС должна быть более широкой и разнообразной, так как их универсальность снижается. В развитых сериях стандартных ИС насчитываются сотни типов СИС.

С появлением БИС и СБИС схемы с тысячами и даже миллионами логических элементов стали размешаться на одном кристалле. При этом возникла проблема снижения универсальности ИС и, соответственно, уве-личение себестоимости, так как высокие затраты на проектирование БИС/СБИС относились бы к небольшому объему их выпуска.

Выход из возникшего противоречия был найден на пути переноса специализации микросхем в область программирования. Появились мик-ропроцессоры и БИС/СБИС с программируемой структурой. Микропро-цессор способен выполнять команды, входящие в его систему команд. Ме-няя последовательность команд (программу), можно решать различные за-дачи на одном и том же микропроцессоре. Иначе говоря, в этом случае структура аппаратных средств не связана с характером решаемой задачи. Это обеспечивает микропроцессорам массовое производство с соответст-вующим снижением стоимости.

В виде БИС/СБИС с программируемой структурой потребителю предлагается кристалл, содержащий множество логических блоков, соеди-нения между которыми осуществляет пользователь. Промышленность по-лучает возможность производить кристаллы массовым тиражом, не адре-суясь к отдельным потребителям. Потребитель сам программирует струк-туру ИС соответственно разрабатываемому ЦУ

Два указанных метода имеют большие различия. Микропроцессоры, как правило, реализуют последовательную обработку информации, выпол-няя большое число отдельных действий, соответствующих командам, что

может не обеспечить требуемого быстродействия. В БИС/СБИС с про-граммируемой структурой обработка информации происходит без разбие-ния этого процесса на последовательно выполняемые элементарные дейст-вия. Задача решается "целиком", ее характер определяет структуру устрой-ства. Преобразование данных происходит одновременно во многих частях устройства. Сложность устройства зависит от сложности решаемой задачи, чего нет в микропроцессорных системах, где сложность задачи влияет лишь на программу, а не на аппаратные средства ее выполнения.

Таким образом, БИС/СБИС с программируемой структурой могут быстрее решать задачи, сложность которых ограничена уровнем интегра-ции микросхем, а микропроцессорные средства — задачи неограниченной сложности, но с меньшим быстродействием. Оба направления открывают ценные перспективы дальнейшего улучшения технико-экономических по-казателей создаваемой на них аппаратуры.

С ростом уровня интеграции ИС (в настоящее время один кристалл может содержать более 40 миллионов транзисторов, например МП Pentium 4) в проектировании на их основе все больше усиливается аспект, который можно назвать интерфейсным проектированием. Задачей разработки ста-новится составление блоков из субблоков стандартного вида путем пра-вильного их соединения. Успешное проектирование требует хорошего знания номенклатуры и параметров элементов, узлов и устройств цифро-вой аппаратуры и привлечения систем автоматизированного проектирова-ния (САПР) для создания сложных систем.

ИС широкого применения изготовляются по технологиям КМОП, ТТЛШ и др. Элементы КМОП обладают рядом уникальных параметров (малая потребляемая мощность при невысоких частотах переключения, высокая помехоустойчивость, широкие допуски на величину питающих напряжений, высокое быстродействие при небольших емкостных нагруз-ках). Эти элементы доминируют в схемах внутренних областей БИС/СБИС. За ТТЛШ осталась в основном область периферийных схем, где требуется передача сигналов по внешним цепям, испытывающим зна-чительную емкостную нагрузку. Элементы ЭСЛ (эмиттерно-связанная ло-гика) обеспечивают максимальное быстродействие, но ценой повышения потребляемой мощности, что снижает достижимый уровень интеграции.

9.2. Общие сведения о микропроцессорах и микропроцессорных

системах

Микропроцессором (МП) называют построенное на одной или не-скольких БИС/CБИС программно-управляемое устройство, осуществляю-щее процесс обработки информации и управления им.

Появление МП привело к внедрению вычислительной техники в са-мые разнообразные сферы жизни. Решаемая ЦУ задача определяется реа-

лизуемой МП программой. При этом структура ЦУ, в состав которого вхо-дит МП, остается неизменной, что и определяет ее универсальность.

В микропроцессорной системе (МПС) организуется процесс выполне-ния заданной программы, и самые разные задачи решаются путем выпол-нения последовательности команд, свойственных данному МП (входящих в его систему команд). Вычислительные, контрольно-измерительные или управляющие системы, обрабатывающим элементом которых служит МП, относятся к числу МПС.

Микропроцессорные системы можно разделить на микроЭВМ и мик-роконтроллеры (МК). МК – это специализированные устройства с про-граммой, зашитой в ПЗУ, выполняющие задачи управления в реальном масштабе времени. МикроЭВМ – более универсальные устройства с разви-тыми средствами диалогового общения с человеком (клавиатура, дисплей и т.п.), легко перестраиваемые на решение новых задач. Типичным приме-ром микроЭВМ является персональный компьютер, а МК – МПС совре-менного автомобиля.

Совокупность БИС/СБИС, пригодных для совместного применения в составе микроЭВМ, называют микропроцессорным комплектом (МПК). Понятие МПК задает номенклатуру микросхем с точки зрения возможно-стей их совместного применения (совместимость по архитектуре, электри-ческим параметрам, конструктивным признакам и др.). В состав МПК мо-гут входить микросхемы различных серий и технологических типов при условии их совместимости.

Структура МПС, как правило, является магистрально-модульной. В такой структуре имеется группа магистралей (шин), к которым подключа-ются различные модули (блоки), обменивающиеся между собой информа-цией поочередно, в режиме разделения времени. Термин "шины" относит-ся к совокупности цепей (линий), число которых определяет разрядность шины.

Типична трехшинная структура МПС с шинами адресов ША (англий-ское название АВ - Аdress Виs), данных ШД (английское название DВ - Data Вus) и управления ШУ (английское название СВ - Сопtrol Вus).

На рис. 9.1 приведена типовая структура микропроцессора. Основу МП составляет арифметико-логическое устройство (АЛУ), выполняющее арифметические, логические операции и операции сдвига над данными, представленными в двоичном коде. В АЛУ имеется два входа для операн-дов и один выход для результата.

Типичный набор операций, реализуемых в АЛУ, включает в себя следующие:

а) сложение двух операндов; б) вычитание двух операндов; в) десятичная коррекция результата арифметической операции; г) инкремент (увеличение на единицу) одного операнда; д) декремент (уменьшение на единицу) одного операнда;

е) логическая функция И двух операндов; ж) логическая функция ИЛИ двух операндов; з) логическая функция ИСКЛЮЧАЮЩЕЕ ИЛИ двух операндов; и) логическая функция НЕ одного операнда; к) сдвиг вправо на один разряд одного операнда; л) сдвиг влево на один разряд одного операнда; м) сдвиг по циклу вправо на один разряд одного операнда; н) сдвиг по циклу влево на один разряд одного операнда; Более сложные операции (умножение, деление и др.) выполняются

по подпрограммам.

Рис.9.1 При работе с операндами в АЛУ возникают различные состояния,

связанные, например, с нулевым и отрицательным результатами, с пере-полнением разрядной сетки и т. п.. Чтобы фиксировать эти события и опе-ративно влиять на ход обработки данных, в структуре МП используется специальный регистр, в котором значения отдельных бит соответствуют различным событиям: состояние переноса/заема, значение знака, нулевой результат и др.. Такой регистр получил название регистра слова состоя-ния процессора (ССП). Биты событий называют флажками(флагами), а ре-гистр иногда называют регистром флагов.

При выполнении операции в АЛУ на ее входы поступают операнды, которые, в принципе, можно выбирать из ячеек внешней памяти, подклю-чаемой к МП. Туда же можно помещать и результат операции. Однако об-ращения к внешней памяти являются очень медленными, и такой порядок функционирования АЛУ характеризовался бы низким быстродействием. Поэтому в составе МП имеется несколько рабочих регистров. Один из

этих регистров называется аккумулятором или регистром А. В него поме-щается один из операндов, участвующих в операции, а также результат операции, формируемый в АЛУ. Использование такого регистра упрощает адресацию в различных командах, позволяет не указывать в команде адрес одного операнда и адрес регистра результата.

Остальные рабочие регистры используются в операциях по усмот-рению программиста и называются регистрами общего назначения (РОН). Один из операндов часто хранится в одном из РОН, другой же – в аккуму-ляторе.

Для указания МП необходимых действий при выполнении про-граммы используются команды, поступающие из внешней памяти по шине данных. Для приема и хранения текущей команды используется регистр команд (РК). Для идентификации команды используется дешифратор ко-манд (ДК), в функции которого входит определение типа текущей коман-ды и запуск такой последовательности действий МП, которая ее выполнит.

Процесс управления всеми элементами МП выполняет устройство управления (УУ), которое принимает внешние сигналы и формирует необ-ходимые ответные, управляющие и синхронизирующие сигналы, необхо-димые для работы внешних устройств. Для формирования синхронизи-рующих сигналов в МП имеется генератор тактовых импульсов (ГТИ).

Совокупность входных и выходных внешних управляющих сиг-налов часто называют шиной управления (ШУ). Адрес текущей команды формируется счетчиком команд (СК). Содержание СК загружается в в ре-гистр адреса (РА) перед чтением очередной команды или данных. В этом случае после каждого обращения к памяти состояние СК и, соответствен-но, РА возрастает. Такой метод формирования адреса рассчитан на то, что элементы программы (команды и данные) располагаются в последователь-ных ячейках памяти, начиная с некоторого, заранее определенного адреса, например, нулевого.

Однако в процессе выполнения программы может возникнуть не-обходимость изменения последовательного характера задания адреса. На-пример, если при проверке результата выполнения последней команды требуется одна из двух различных последовательностей команд, или тре-буется обращение к непоследовательно расположенной ячейке данных, то имеется возможность занесения новых данных как непосредственно в счетчик команд для изменения хода программы, так и в регистр адреса для обращения к произвольной ячейке памяти.

В этом случае прибегают к организации стека - набора внутрен-них или внешних ячеек памяти, используемых для временного хранения обрабатываемых данных. При этом загрузка и выгрузка стека происходит в последовательные ячейки. Для адресации текущей ячейки (верхушка сте-ка) используется регистр указатель стека. При каждом обращении к сте-ку, указатель стека уменьшает или увеличивает свое содержимое, позволяя

производить последовательную загрузку и считывать в обратном порядке ранее загруженные данные. При обращении к стеку в РА загружается ад-рес из регистра указателя стека.

Дополнительно в функции УУ МП может входить обслуживание прерываний, режим прямого доступа к памяти, режим синхронизации с ра-ботой медленных внешних устройств и др. .

Прерыванием называется некоторое внешнее или внутреннее собы-тие, требующее немедленной реакции. Например, готовность выходного устройства к вводу/выводу прерывает текущий программный процесс и вынуждает микропроцессор загрузить специальную подпрограмму обслу-живания прерывания. После ее завершения МП возвращается к выполне-нию прерванной программы.

Режим прямого доступа к памяти (ПДП) предполагает, что на неко-торое время МП полностью отключается от всех шин. В это время аппа-ратное устройство, называемое контроллером ПДП, формирует адреса па-мяти и сигналы записи/чтения, а устройство ввода/вывода напрямую запи-сывает или считывает данные из ячеек памяти. Этот режим позволяет наи-более быстро загрузить или считать большой блок памяти.

По однонаправленной адресной шине МП посылает адреса, опреде-ляя объект, с которым будет производиться обмен, по шине данных (дву-направленной) обменивается данными с модулями (блоками) системы, по шине управления идет обмен управляющей информацией.

Рис. 9.2. Структура микропроцессорной системы

Любая МПС (рис.9.2) содержит МП, память и интерфейс вво-да/вывода. Память МПС включает постоянное (ПЗУ) и оперативное (ОЗУ) запоминающие устройства.

ПЗУ хранит основную программу, подпрограммы, фиксированные данные (константы). Оно энергонезависимо и не теряет информацию при выключении питания.

ОЗУ используется для хранения оперативных данных (изменяемые программы, промежуточные результаты вычислений, массивы данных, по-ступающие от датчиков или подготовленные к выдаче внешним устройст-вам и др.). Оно является энергозависимым и теряет информацию при вы-ключении питания. Для приведения системы в работоспособное состояние после включения питания ОЗУ следует загрузить необходимой информа-цией.

Интерфейс (ИФ) используется для сопряжения МП с внешними устройствами (ВУ) по временным и электрическим параметрам и пред-ставляет собой набор шин, БИС, специальных сигналов и алгоритмов об-мена информацией.

Для подключения ВУ необходимо привести их сигналы, форматы слов, скорость передачи и т.п. к стандартному виду, воспринимаемому данным МП. Эта операция выполняется специальными блоками, называе-мыми адаптерами (интерфейсными блоками ввода-вывода).

Кроме указанных блоков, в состав МПС входят обычно и более сложные, чем адаптеры, блоки управления внешними устройствами — контроллеры. К их числу относятся, прежде всего, контроллеры прерыва-ний и прямого доступа к памяти. Имеются также контроллеры клавиату-ры, дисплея, дисковой памяти и т. д.

Контроллеры прерываний обеспечивают обмен с внешними устрой-ствами в режиме прерывания (временной остановки) выполняемой про-граммы для обслуживания запроса от внешнего устройства.

Контроллеры прямого доступа к памяти обслуживают режим пря-мой связи между внешними устройствами и памятью без участия МП. При управлении обменом со стороны МП пересылка данных между внешними устройствами и памятью происходит в два этапа — сначала данные при-нимаются микропроцессором, а затем выдаются им на приемник данных. В режиме прямого доступа к памяти МП отключается от шин системы и пе-редает управление ими контроллеру прямого доступа, и передача данных осуществляются в один этап — непосредственно от источника к приемни-ку.

В состав МПС часто входят также программируемые таймеры, формирующие различные сигналы (интервалы, последовательности им-пульсов и т. д.) для проведения операций, связанных со временем.

9.3. Структура микропроцессора К1821ВМ85А

При изучении МП будем ориентироваться на конкретный микро-

процессор К1821ВМ85А — аналог МП Intel 8085A. Это простой для изу-чения МП, на котором легко проследить основные принципы работы. Та-кие МП используются в системах управления различной аппаратурой и в настоящее время.

Однокристальный МП К1821ВМ85А (ВМ85А) является усовершен-ствованным 8-разрядным МП, имеющим полную архитектурную совмес-тимость со своим предшественником КР580ВМ80. Разработка этого МП была направлена на повышение производительности, скоростных характе-ристик и уменьшение числа БИС, необходимых для построения МПС. В результате удалось на одном кристалле кремния разместить устройство, функционально эквивалентное трем БИС: микропроцессору КР580ВМ80, генератору тактовых импульсов КР580ГФ24 и системному контроллеру КР580ВК28/ВК38.

Структурная схема микропроцессора К1821ВМ85А приведена на рис. 9.3.

Рис. 9.3

Микропроцессор имеет восьмиразрядную внутреннюю шину дан-

ных, через которую его блоки обмениваются информацией. На схеме при-няты следующие обозначения:

- АЛУ— арифметико-логическое устройство, выполняющее действия над двумя словами-операндами, подаваемыми на его входы.

В АЛУ имеется также бок десятичной коррекции (ДК), предназна-ченный для перевода двоичных чисел в двоично-десятичные;

- A — регистр-аккумулятор, выполненный на двухступенчатых триг-герах и способный хранить одновременно два слова (один из операндов и результат операции). Аккумулятор служит источником и приемником дан-ных;

- РВХ — регистр временного хранения (на время выполнения опера-ции) одного из операндов (слова данных);

- РФ — регистр флажков (слова состояния процессора), т. е. битов, ука- зывающих признаки результатов арифметических или логических операций, выполненных в АЛУ. Признаки служат для управления ходом процесса обра- ботки информации.

Формат регистра флажков представляется в виде:

D7 D6 D5 D4 D3 D2 D1 D0 S Z 0 АС 0 Р 1 С

Назначение битов регистра флажков приведено в таблице 9.1.

Разряды D5, D3,D1 содержат константы и для признаков не используются.

Таблица 9.1

Имя флага

Название признака Назначение

Z Нуль (Zero) Z=1 при нулевом результате в АЛУ; Z=0 при ненулевом результате операции

С Перенос (Carry)

C=1 при возникновении переноса или за-ема в старшем бите результата операции; С=0 при отсутствии переноса или заема

S Знак (Sign)

S=1 при отрицательном результате опера-ции; S=0 при положительном результате опера-ции

P Четность (Parity)

P=1 при четном числе единиц в байте ре-зультата; P=0 при нечетном числе единиц в байте ре-зультата

AC Дополнительный перенос (Auxil-iary Carry)

AC=1 при возникновении переноса или за-ема между тетрадами результата операции; AC=0 при отсутствии переноса или заема

- Блок регистров. Два регистра, а именно, регистр аккумулятора и

регистр временного хранения операнда рассмотрены выше.

С внутренней шиной данных через мультиплексор связан блок реги-стров, часть регистров которого специализирована, а другая - регистры общего назначения, - РОН) программно доступна. Регистры W и Z пред-назначены только для временного хранения данных при выборке команды из памяти и недоступны для программиста. Регистры В, С, D, Е, Н, L от-носятся к регистрам общего назначения и могут быть использованы по ус-мотрению программиста. Эти восьмиразрядные регистры могут приме-няться либо по отдельности, либо в виде пар В-С, D-E, H-L, представляю-щих собой 16-разрядные регистры. Пары регистров именуются по обозна-чению первых регистров пары, т.е. В, D, Н. Пара H-L, как правило, ис-пользуется для размещения в ней адресов при косвенной регистровой ад-ресации.

- Указатель стека — 16-разрядный регистр. Стек (магазинная па-мять) удобен для запоминания массива слов, т. к. при этом не требуется адресовать каждое слово отдельно. Стек применяется при запоминании со-стояний регистров в момент прерывания программы. Порядок ввода слов в стек и их считывания предопределены его устройством. При организации типа LIFO (Last In — First Out) последнее записанное в стек слово при счи-тывании появляется первым. Стек LIFO по порядку записи-считывания подобен стопке тарелок — для использования снимается верхняя, т. е. по-следняя положенная, затем вторая и т. д. Интересно, отметить, что сам термин "стек" произошел именно от обозначения такой стопки.

Аппаратно стек реализуется в ОЗУ, где для него выделяется опреде-ленная область. Задавая в регистре начальное значение, можно размещать стек в той или иной области ОЗУ.

При байтовой организации памяти и занесении в стек содержимого регистровой пары содержимое указателя стека уменьшается на 2. При выбор- ке содержимое двух верхних ячеек стека помещается в соответствующие ре- гистры, а содержимое указателя стека увеличивается на 2.

Основное назначение стека — обслуживание прерываний програм-мы и выполнение подпрограмм.

- Счетчик команд предназначен для формирования адреса коман-ды, и может обращаться в любую из 64К ячеек адресного пространства (АП). При сбросе МП программный счетчик принимает нулевое состоя-ние, которое является адресом первой исполняемой команды, иначе гово-ря, выполнение программы начинается с нулевой ячейки. Длина команды составляет 1...3 байта. Содержимое программного счетчика после выборки очередного байта из памяти автоматически инкрементируется, так что в PC появляется адрес следующей команды, если текущая команда была од-нобайтовой, или следующего байта текущей команды в противном случае. Второй и третий байты команды поступают в регистры W и Z, которые не адресуются программой и используются только блоком внутреннего управления. Схема INC/DEC (Increment/Decrement) изменяет передавае-мые через нее слова на +1 или -1.

- РК — регистр команд. Принимает из памяти первый байт коман-ды, который поступает на дешифратор команд и формирователь машин-ных циклов. Этот блок генерирует сигналы, необходимые для реализации машинных циклов, предписанных кодом операции.

- Устройство синхронизации и управления использует выход дешифратора команд для синхронизации циклов, генерации сигналов состояния и управления шиной (внешними устройствами микропроцес-сорной системы).

- Регистр адреса передает адрес соответствующей ячейки памяти выбранной команды или одной из регистровых пар при обмене между МП и памятью или ВУ.

- БА — буфер адреса с тремя состояниями выхода. БА выдает сигна-лы старших разрядов адреса на линии адресной шины ШA15-8;

- БА/Д — буфер шины адресов/данных с тремя состояниями выхода. БA/Д передает на шину ША/Д с разделением во времени младший байт адреса A7-0 или байт данных;

- Внутренняя восьмиразрядная шина данных передает байты ме-жду различными внутренними регистрами или обменивается с другими модулями МПС через мультиплексируемую шину адресов/данных.

- Блок управления прерываниямии обеспечивает 5 различных воз-можностей восприятия прерывания. При этом возможно воздействие на вычислительный процесс извне, например, чтобы сообщить о вводе через клавиатуру.

- Блок управления последовательным вводом – выводом пред-ставляет простой последовательный интерфейс, осуществляющий обмен данными. Выход SOD (Serial Output Data) предназначен для вывода после-довательных данных, а вход SID (Serial Intput Data) – для ввода последова-тельных данных.

Функции выводов и сигналов: - ША15-8 — выходные линии с тремя состояниями для выдачи стар-

шего байта адреса памяти или полного адреса ВУ. Переходят в третье со-стояние (ТС) при подаче сигналов HOLD, RESET и в машинном цикле ос-танов (HALT);

- ШA/Д7-0 — двунаправленные мультиплексированные линии с тре-мя состояниями для выдачи младшего байта адреса памяти или полного адреса ВУ в первом такте машинного цикла, после чего используются как шина данных. При адресации ВУ адресная информация обеих полушин (ША15-8 и ШA7-0/Д) дублируется;

- ALE — строб разрешения загрузки младшего байта адреса памяти во внешний регистр для его хранения в течение машинно го цикла. Сиг-нал ALE представляет собой один импульс Ф1, выделяемый в первом такте Т1 каждого машинного цикла. Он является синхросигналом начала ма-шинного цикла. Регистр загружается задним фронтом сигнала ALE;

- RD , WR — стробы чтения или записи. Низкий уровень соответст-вующего сигнала свидетельствует о том, что адресованная ячейка памяти или внешнее устройство должны выполнить операцию чтения или записи. Выводы переходят в третье состояние в режимах HOLD, HALT и RESET;

- READY — входной сигнал, показывающий, что память или ВУ го-товы к обмену с МП. Если готовности памяти или ВУ нет, МП входит в состояние ожидания, которое может длиться любое число тактов вплоть до появления единичного уровня сигнала READY. При использовании быст-родействующих ЗУ на этот вход постоянно подается сигал лоической еди-ницы;

- S1, S0 — сигналы состояния МП, сообщаемые внешней среде. Фор-мируются в начале и сохраняются во время всего машинного цикла;

- IO / M — сигнал выбора памяти или внешнего устройства. При высоком уровне происходит обращение к ВУ, при низком — к памяти.

- X1, Х2 — эти выводы присоединяются к кварцевому резонатору или другим частотно-задающим цепям для обеспечения работы внутреннего генератора синхроимпульсов МП.

- RESIN ( IN RESET ) — вход сигнала сброса МП в начальное состоя-ние. Сигнал может поступить в любое время по команде оператора. Автома-тически формируется при включении питания. Под его воздействием сбра- сываются счетчик команд и РК, триггеры разрешения прерывания, подтвер-ждения захвата и др.;

-.CLK — выход синхроимпульсов для микропроцессорной системы. - RESET — выходной сигнал сброса для внешних модулей системы,

привязанный к тактовым импульсам CLK, т. е. отличающийся от сигнала RESIN по фазе;

- INTR (Interrupt Request) — вход запроса векторного прерывания, вызывающий генерацию строба INTA, если прерывание разрешено про-граммой. Адрес подпрограммы, вызываемой этим входом, выдается внеш-ним устройством. При сбросе прием сигнала запрещается (прерывания за-прещены);

- INTA (Interrupt Acknowledge) — выход строба подтверждения век-торного прерывания после завершения текущего командного цикла. Ис-пользуется для чтения вектора прерывания;

- RST 5,5; RST 6,5; RST 7,5 — входы запросов радиального прерыва-ния. Приоритеты фиксированы, высший приоритет у входа RST 7,5. При-оритеты всей группы запросов выше приоритета запроса INTR. Запросы маскируемые, причем независимо друг от друга;

- TRAP — вход запроса немаскируемого прерывания, имеющий мак-симальный приоритет;

- SID, SOD (Serial Input Data, Serial Output Data) — вход и выход по-следовательной передачи данных. По команде RIM (reset interrup mask – сброс маски прерывания) входной бит загружается в старший разряд акку-

мулятора, по команде SIM (set interrup mask – установка маски прерыва-ния) выводится из этого разряда;

- HOLD — сигнал запроса захвата шин. Формируется внешним уст-ройством;

- HLDA — сигнал подтверждения захвата (Hold Acknowledge) шин. Является ответом на сигнал HOLD, формируемым в конце текущего ма-шинного цикла. Свидетельствует об отключении МП от системных шин. При этом шины и линии управляющих сигналов RD, WR, IO/M и ALE пе-реводятся в третье состояние. Это необходимо для осуществления режима прямого доступа к памяти, при котором контроллер прямого доступа к па-мяти (DMA – controller) осуществляет обмен данными с ЗУ без участия МП.

Условное графическое обозначение МП К1821ВМ85А, на котором показаны рассмотренные выше выводы, приведено на рис.9.4.

Рис. 9.4

9.4. Синхронизация и циклы работы МП

Частотно-задающие элементы, подключаемые к выводам X1 и Х2, совместно с внутренними элементами МП образуют схему генератора так-товых импульсов. Возможны несколько вариантов частотно-задающих элементов (рис.9.5). Кварц может быть подключен непосредственно к. вы-водам X1 и Х2. Конденсаторы емкостью 20 пФ предназначены для надеж-ного запуска генератора.

Рис.9.5

Параллельный LC-контур также может быть подключен непосред-ственно к выводам Х1 и X2. При невысоких требованиях к стабильности частоты можно использовать частотно-задающую RC-цепочку.

Для образования сигналов синхронизации CLK импульсы с выхода генератора подаются на вход счетного триггера (рис.10.6). Триггер форми-рует две последовательности противофазных импульсов Ф1 и Ф2 для так-тирования внутренних схем МП. Сигнал синхронизации системы CLK синфазен импульсам Ф2. Основная тактовая частота сигнала CLK микро-процессоров ВМ85А равна 3 МГц. Существуют также БИС, рассчитанные на работу с частотой 5 МГц, например 8085А-2, что дополнительно повы-шает производительность МП данного типа.

Сигнал ALE формируется как один импульс последовательности Ф1, выделяемый из нее в первом такте (Т1) каждого машинного цикла. Буфер выдачи сигнала ALE во внешние цепи имеет вход разрешения EN . Часто-та синхросигналов МП в два раза ниже частоты генератора.

Рис. 9.6

При естественном следовании команд МП, начав работу, выбирает

из памяти и выполняет одну команду за другой, пока не дойдет до коман-ды "Останов" (HАLT). Выборка и выполнение одной команды образуют командный цикл (КЦ). Командный цикл состоит из одного или нескольких машинных циклов (МЦ). Каждое обращение к памяти или ВУ требует ма-шинного цикла, который связан с передачей байта в МП или из него.

Микропроцессор К 1821 имеет следующие типы машинных циклов: 1. Выборки команды (OF, Opcode Fetch). 2. Чтения из памяти (MR, Memory Read). 3. Записи в память (MW, Memory Write). 4. Чтения из ВУ (IOR, Input-Output Read). 5. Записи в ВУ (IOW, Input-Output Write). 6. Подтверждения прерывания (INA, Interrupt Acknowledge).

7. Освобождения шин (BI, Bus Idle). 8. Останов (HALT).

В начале каждого машинного цикла генерируются сигналы состояния S1S0, которые совместно с сигналом IO/M идентифицируют тип машинного цикла.

Сигналы состояния и управляющие сигналы RD , WR и INTA для раз- личных машинных циклов приведены в таблице 9.2.

Таблица 9.2

Сигналы состояния Сигналы управления Тип МЦ

IO/M S1 So RD WR INTA OF 0 1 1 0 1 1 MR 0 1 0 0 1 1 MW 0 0 1 1 0 1 IOR 1 1 0 0 1 1 IOW 1 0 1 1 0 1 INA 1 1 1 1 1 0 BI TC X X 1 1 1 HALT ТС 0 0 TC TC 1

В приведенной таблице через TC обозначено третье состояние. Командный цикл (КЦ) начинается с выборки команды OF. Первый

машинный цикл всегда OF, в нем МП получает первый байт команды. По-сле этого могут быть еще один или два машинных цикла типа MR, по-скольку команда может быть однобайтной, двухбайтной или трехбайтной.

После выборки и декодирования команды могут понадобиться до-полни-тельные машинные циклы для ее выполнения. Всего в командном цикле может быть от одного до пяти машинных циклов.

Машинный цикл (МЦ) состоит из тактов — интервалов между одно-именными фронтами тактовых импульсов, в которых выполняются типо-вые действия, рассмотренные ниже. Число тактов в различных машинных циклах — 3...6. Большинство машинных циклов содержат три такта.

9.5. Процессы при выполнении команд

Рассмотрим порядок выполнения ассемблерной команды СТА ОF12Н. Она служит для запоминания содержания аккумулятора в ячейке ЗУ с адресом OF12Н. Компилирующая ассемблерная программа переводит эту команду на машинный язык, т.е. в двоичное представление, которое может быть интерпретировано процессором. В машинном языке младшие и старшие байты адреса заменены друг на друга.

Различные способы записи команды STA OF12Н приведены в табли-це 9.3. Как следует из таблицы рассматриваемая команда состоит из трех байтов.При выполнении команды содержание счетчика команд по адрес-

ной шине подается на адресные входы ЗУ и выбранный код команды за-гружается в регистр команд и декодируется в декоре команд.

Этот машинный цикл называется "выборка операционного кода ко-манды" (OF-operation code fetch). В этом цикле процессор определяет ко-личество байтов и машинных циклов, необходимых для выполнения ко-манды.

Таблица 9.3

Ассемблерный способ записи STA OF12Н Шестнадцатеричный способ записи 32 OF12

Двоичный способ записи 00110010 0001 0010 0000 1111

В нашем примере это два байта, задающих адрес ячейки ЗУ, в которую должно быть перезаписано содержание аккумулятора. В конце цикла OF счетчик команд инкрементируется, т.е. увеличивает свое значение на еди-ницу, и его значение указывает на номер ячейки ЗУ, в который записан младший байт адреса команды (12Н). В следующем цикле, называемом "чтение из памяти" (MR- read) из ЗУ считывают младший байт адреса. При этом сначала счетчик команд выдает код адреса младшего байта на адресную шину, а затем увеличивает свое значение на 1. Следующий цикл, также является MR-циклом. В нем считывается старший байт команды. В последнем цикле, называемом "запись в память" (MW- memory write), содержание аккумулятора записывается в ячейку ЗУ.

Цикл выборки операционного кода команды

Цикл выборки операционного кода команды (OF) является единст-венным циклом, который имеет четыре такта. Причина эта заключается в том, что после считывания операционного кода команды из ЗУ он должен быть сначала декодирован для определения следующей операции и коли-чества циклов команды. Временные диаграммы OF-цикла приведены на рис.9.7 Рассмотрим процессы, протекающие в каждом из четырех тактов этого цикла. Такт 1. В начале цикла ОF посылаются управляющие сигналы IO./M=0, S1=1,S0=0 и сигнал приоритета INTA=0. Содержание счетчика команд РС выдается на адресную шину, причем старшая часть адреса РСн через буфер А15-А8, а младшая часть РС2 через буфер АD7-AD0 и внешний регистр хра-нения по сигналу ALE=1.

Такт 2. В начале второго такта устанавливается сигнал считывания RD=0.

ЗУ при этом выдает на шину данных содержание ячейки ЗУ, адрес которой выдан в первом такте. Операционный код появляется на шине данных по-сле интервала tA,соответствующего времени обращения к ЗУ.

Рис.9.7 Такт 3. В этом такте выбранные из ячейки памяти ЗУ данные поступают на шину данных. Сигнал считывания RD устанавливается в единичное со-стояние. Это приводит к автоматической обработке следующего такта, т.к. протекает OF-цикл. Значение счетчика команд инкрементируется, т.е. воз-растает на 1. Такт 4 В течении этого такта декодируется выбранный операционный код в дешифраторе команд. МП определяет будут ли обрабатываться следующие такты.

Цикл считывания из памяти (MR)

Цикл считывания памяти представлен на рис. 9.8. в виде протекаю-щих друг за другом циклов MR1 и MR2, причем цикл MR2 содержит со-стояние ожидания (wait state) Tw. Такт Tw имеет место тогда, когда на вхо-де READY сигнал READY=0. Этот сигнал показывает, что ЗУ с более вы-соким временем обращения (доступа) еще выдает данные на ШD.В том случае ,когда время доступа мало и ЗУ могут выдать данные из ячейки на ШD в течении одного такта, сигнал READY=1.

Рассмотрим временную диаграмму этого цикла(рис. 9.8.)

Рис.9.8

Такт1. В начале цикла посылаются управляющие сигналы и сигнал приори-

тета. Процессор выдают байт старших адресов на АШ, а сигнал ALE=1 вы-зывает загрузку байта младших адресов во внешний регистр. Программ-ный счетчик после этого инкрементируется.

Такт2. К началу второго такта сигнал считывания RD =0 при этом ЗУ выда-

ет на ШD байт данных ячейки памяти, адрес которой задан в первом такте. После интервала, соответствующего времени обращения, на ШD появля-ются данные, записанные в ячейке памяти.

Такт3. В этом такте данные выводятся на ШD и сигнал считывания вновь

управляется на уровне RD = 1. Во втором из показанных циклов (МР2) сигнал READY в такте Т2

равен логическому нулю, и процессор обеспечивает такт ожидания Тw. Только после того, как сигнал READY в момент прихода тактового им-пульса CLK становится равным 1, данные выводятся на шину данных.

Цикл записи в память (MW)

Циклы записи в память MW1 и MW2, не содержащие и содержащие

интервал ожидания соответственно, приведены на рис. 7.9. Такт 1.

В начале цикла посылаются управляющие сигналы ,0M/IO SO=0, SO=1, что соответствует циклу записи в память .При READY=1 и 1WR процессор выдает на адресную шину адрес ячейки ЗУ, в которую должна произойти запись байта данных. Такт 2

При установке 0WR и READY=1 данные из буфера адресов дан-ных поступают на шину данных через внешний буфер данных.

Такт 3. Данные вводятся в ячейку ЗУ с заданным адресом, если сигнал

READY=1. После этого сигнал WR устанавливается в единичное значе-ние .Если же в последнем такте сигнал READY=0, то в процессе выставля-ется такт ожидания Тw.

Рис.9.9 Аналогичный порядок работы справедлив и для цикла IOW(Input-

Output Write) – записи во внешнее устройство(ВУ), только при этом сигнал .1M/IO

Пример выполнения команды

Продемонстрируем процессы при выполнении 3-х байтной команды STA 7AOIH, записываемой в ЗУ по адресам 1001, 1002 и 1003.

Адрес содержание Комментарий 1001 32 STA 1002 01 Младший байт адреса 1003 7А Старший байт адреса

Процессор перезаписывает адрес и данные всегда в следующей после-

довательности: младший байт - старший байт.

На рис.9.10 показано, что в первом цикле получаем команду STA, во втором цикле младшую часть адреса (01) и в третьем цикле старшую часть адреса (7А). В каждом из трех циклов программный счетчик увеличивает свое значение на 1, от 1001 до 1003. В четвертом цикле адрес 7А01Н пода-ется на адресную шину и содержание (3В) накапливающего регист-ра(аккумулятора) записывается в адресованную таким образом ячейку па-мяти ЗУ.

Рис 910.

9.6. Управление с помощью прерывания

Остановка выполняемой программы извне осуществляется с помощью прерываний (interrupt). Прерывания необходимы при запросах на обслужи-вание от внешних устройств, например, при вводе команды с клавиатуры, при аварийной остановке выполняемой программы, переполнении разряд-ной сетки, попытке деления на нуль и т. д. Извне могут поступать сигналы об аварийных ситуациях в управляемых объектах, о неисправности источ-ников питания и др. Прерывания по запросам от медленно действующих внешних устройств увеличивают производительность МПС, позволяя за-нимать время процессора только при готовности ВУ к обмену.

Если на вход прерывания INTR подан сигнал высокого уровня, вы-полняемая программа прерывается после реализации текущей команды, запоминается состояние МП и выполняется подпрограмма обработки пре-рывания (ISR), а затем управление передается соответствующей команде программы, выполняемой до запроса на прерывание.

Выполнение подпрограммы ISR начинается с сохранения адреса, записанного в указателе вершины стека, в стековое ЗУ. Затем адреса про-граммы обработки прерывания загружаются в счетчик команд и выполня-ется подпрограмма ISR, после выполнения которой по команде RET со-держание адреса, записанного в стековое ЗУ, считывается в счетчик ко-манд, и прерванная программа продолжает выполняться.

Микропроцессор К1821 имеет пять входов запросов на прерывание (таблица 9.3) TRAP; RST 7,5; RST 6,5; RST 5,5; INTR и один выход INTA управления ими. Прерывание приводит в действие команду CALL, соглас-но которой состояние счетчика команд передается в стек, а в счетчик ко-манд загружается адрес подпрограммы, подлежащей выполнению.

В том случае, когда в одновременно поступают запросы на преры-вание по нескольким входам, то обрабатывается запрос, имеющий самый высокий приоритет. Входы запросов прерывания могут быть маскируемы-ми или не маскируемыми.

Маскирование состоит в запрещении действия соответствующего входа запросов прерывания и осуществляется с помощью команды SIM (set interrup mask – установка маски прерывания), позволяющей осуществ-лять раздельное маскирование запросов типа RST независимо друг от дру-га. Установленная маска запрещает соответствующее прерывание. Сброс масок прерывания осуществляется командой RIM (reset interrup mask – сброс маски прерывания).

Вход TRAP является немаскируемым и имеет наивысший при-оритет. Он не может быть запрещен командами программы. К этому входу подключают сигналы, оповещающие о наиболее важных событи-ях в МПС, появление которых требует безусловной реакции, например, сигнал, оповещающий об аварии питания. Начальный адрес подпро-граммы обслуживания прерывания TRAP размещен в фиксированной ячейке памяти с адресом 0024Н (таблица 9.3). Таким образом, появле-ние запроса прерывания по входу TRAP независимо ни от чего вызовет соответствующее прерывание после завершения выполнения текущей команды.

Таблица 9.3

Имя Приоритет Стартовый адрес Вид сигнала

TRAP 1 0024Н Переход из 0 в 1, затем 1

RST 7.5 2 002СH(003СН) Переход из 0 в 1

RST 6.5 3 003СH(0034Н) 1

RST 5.5 4 0034H(002СН) 1

INTR 5 Вводится извне 1

Высший приоритет у входа RST 7,5, а низший – у входа RST 5,5. Начальные адреса или векторы подпрограмм обслуживания прерываний: RST 7,5 –002СН, RST 6,5 – 003СН и RST 5,5 –0034Н. Прерывания по этим входам маскируемые, т. е. могут быть разрешены или запрещены коман-дами EI (enable interrupt – разрешение прерывания) и DI (disable interrupt - запрещение прерывания), действующими на все три входа одновременно. Начальный сброс микропроцессора запрещает обслуживание этих запро-сов, для их разрешения следует подать команду EI. Во время обработки прерываний, т.е. пока не выполнится команда EI, запрещаются другие прерывания кроме TRAP

Вход RST 7,5 является прямым динамическим, т.е. реагирует на положительный фронт сигнала, а входы RST 6,5 и RST 5,5 — статические, реагируют на уровень сигнала и, следовательно, автоматически снимаются при исчезновении запросов по этим входам. Запрос RST 7,5, принимаемый триггером с динамическим входом, после снятия сигнала запроса не сни-мается и сохраняется, пока не будет обработано прерывание или до коман-ды SIM или RESET.

Вектор прерывания по входу INTR (Interrupt) передается в МП из-вне. К этому входу, в частности, подключают контроллер прерываний — блок, который воспринимает несколько запросов от внешних устройств, решает задачу приоритетности, маскировки и вырабатывает для МП един-ственный сигнал INTR, с пересылкой в МП соответствующего вектора прерывания. На сигнал запроса INTR при разрешенных прерываниях мик-ропроцессор отвечает сигналом INTA , во время действия которого на ши-не AD появляется вводимый байт.

Во время обработки прерываний запрещаются другие прерывания кроме TRAP, которое блокирует другие прерывания.

9.7. Команды микропроцессора

Команды микропроцессора разрабатываются независимо от структу-ры микросхемы, однако их разрядность обычно совпадает с разрядностью микропроцессора. Команда микропроцессора состоит из инструкции и обозначается как код операции КОП (или INS в англоязычной литерату-ре). Она может состоять только из кода операции, когда не требуется ука-зывать адрес операнда (операнды это данные, над которыми команда про-изводит какое либо действие), или может состоять из кода операции и ад-ресов операндов или данных. Форматы команд зависят от структуры мик-ропроцессора.

Рассмотрим построение команд для восьмиразрядного процессора, построенного по структуре Фон-Неймана. Примеры построения команд для такого процессора приведены на рисунке 9.11.

Рис.9.11

Первый байт содержит код операции КОП и сведения о способе ад-ресации, а если команда однобайтная, то и код адреса операнда. Однобай-товые команды позволяют работать с внутренними программно доступны-ми регистрами процессора. Наличие кода адреса возможно для операций типа "регистр-регистр" с короткими адресами. Для адресации 8 регистров общего назначения достаточен трехразрядный код адреса, а для адресации регистровых пар – двухразрядный. Коды адресов регистров и регистровых пар приведены в таблице 9.4.

Таблица 9.4. Регистры Пары регистров

В

С

D

Е

Н

L

А

В

D

Н

SP

000

001

010

011

100

101

111

00

01

10

11

Второй байт содержит младший полуадрес операнда, если команда трехбайтная, или непосредственный операнд, либо адрес ВУ, если команда двухбайтная.

Третий байт содержит старший полуадрес операнда или байт непосредственных данных при загрузке пары регистров

Если для кода операции используется восьмибитное слово (байт), то при помощи этого слова можно закодировать 256 операций. В процессе разработки системы команд для операции может быть назначен любой код. Именно системой команд и определяется конкретное семейство процессо-ров.

Для выполнения одной и той же операции над разными регистрами процессора назначаются разные коды. Запоминать эти коды очень утоми-тельно для человека. При программировании в машинных кодах легко со-вершить ошибку и очень трудно найти её, особенно если коды различают-

ся только на один бит. Для сокращения объёма записи вместо двоичного можно воспользоваться шестнадцатиричным кодом, однако это не увели-чивает наглядности программы. Фрагмент исполняемого шестнадцатирич-ного кода микропроцессора приведён на рисунке 9.12. Однако и эта запись не очень понятна.

Рис. 9.12

Чтобы уменьшить объём запоминаемой информации и увеличить наглядность исходного текста программы, каждой операции процессора назначают мнемоническое обозначение. В качестве мнемонического обо-значения операции обычно используют сокращения английских слов, обо-значающих эту операцию. Например, для операции копирования использу-ется мнемоническое обозначение MOV; для операции суммирования ис-пользуется мнемоническое обозначение ADD; для операции вычитания используется мнемоническое обозначение SUB; для операции умножения используется мнемоническое обозначение MUL и т.д.

Для полного обозначения команды используется мнемоническое обозначение операции и используемые ею операнды, которые перечисля-ются через запятую. При этом в большинстве процессоров операнд приём-ник информации записывается первым, а операнд источник информации вторым. Например: MOV r0, A ; Скопировать содержимое регистра A в регистр r0 ADD A, r5 ; Просуммировать содержимое регистров r5 и A, результат по-местить в регистр A

Приведённые выше команды - это однобайтовые команды, так как в них используются только внутренние регистры процессора. Если в ко-манде используется константа в качестве операнда или указывается адрес операнда в системной памяти, то команда будет занимать в системной па-мяти два или три байта. Например: MOV A, 1025 ; Скопировать содержимое 1025 ячейки памяти в регистр A ADD A, #110 ; Просуммировать содержимое регистра A с числом 110

Несмотря на то, что общий объём исходного текста программы увеличивается, скорость написания и особенно отладки программ в таком виде возрастает. Теперь вместо одного текста программы в памяти компь-ютера или на бумаге придется хранить два текста: один для человека, ко-торый в дальнейшем будем называть исходным текстом программы; дру-

гой для микропроцессора, который в дальнейшем будем называть загру-зочным модулем.

Преобразование программы, записанной в мнемоническом виде, в машинные коды является рутинной работой, которую можно поручить компьютерной программе.

Язык программирования в котором для обозначения машинных ко-манд используются мнемонические обозначения называется ассемблером.

Транслятором называют и программу, которая осуществляет трансляцию (преобразование) исходного текста программы (исходный модуль) в машинные коды (загрузочный модуль).

Команды МП К1821ВМ85А приведены в приложении 1. Схемы, поясняющие выполнение сдвигов микропроцессором приведе

ны на рис.9.13. Команды RLC, RRC, RAL и RAR реализуют циклические (кольцевые) сдвиги содержимого аккумулятора на один разряд в ту или иную сторону без включения (RLC и RRC) или с включением (RAL и RAR) в кольцо разряда С регистра флажков.

Команды RIM и SIM подробно рассмотрены выше. Два возможных значения чисел тактов и циклов приведены для команд, выполнение кото-рых зависит от состояния признаков — флажков.

Рис 9.13

В табл. 9.6 на примере микропроцессоров фирмы Intel приведены срав- нительные параметры двух типов микропроцессоров, "возраст" которых соста- вляет около двадцати лет, и двух современных, появившихся в 1997—99 гг. Первые сохраняют до сих пор свое значение как средство построения простых систем управления техническими объектами и технологическими процессами, вторые — как средство построения новейших компьютеров.

Таблица 9. 6

Параметр 8085А 8086 Pentium IV

Год выпуска 1977 1978 2000

Разрядность 8 16 32

Адресное прост- ранство 64K 1M 64Г

Частота тактовых импульсов, МГц 3 8 1500

Среднее число тактов на операцию

»10 =10 0,5

Число выводов кор- пуса/Число тран- зисторов, тыс. шт.

40/6,2 40/29 420/42000

По мере развития микропроцессорной техники происходит естественный

процесс специализации МП соответственно областям их применения. Важней- ший класс проблемно-ориентированных МП — процессоры цифровой обра- ботки сигналов, которые находят применение в современных системах связи, обработки графических изображений, медицине и многих других областях.

9.8. Интерфейсные БИС микропроцессорных систем

9.8.1. Шинные формирователи

Шинные формирователи (ШФ или приемопередатчики включаются

между источником информации и шиной. Они усиливают сигналы по мощности при работе на шину, отключают источник информации от шины, когда он не участвует в обмене, формируют при необходимости требуемые уровни сигналов логической 1 или 0. Двунаправленные ШФ позволяют в зависимости от сигнала управления передавать сигналы в шину или принимать их из шины и передавать приемнику данных.

Схема шинного формирователя (а) и временные диаграммы его ра-боты (б) приведены на рис.9.14.

Различные ШФ отличаются не только разрядностью, но и передачей сигналов в прямом или инвертированном виде (ШФИ), а также прямыми или инверсными сигналами разрешения работы. Отличаются они и электриче-скими характеристиками.

Рис 9.14

Схема шинного формирователя ВА86 показана на рис. 9.14, а.

Шина А (линии А7-0) принимает данные от МП или передает их ему, а ши-на В (линии В7-0) связана с магистралью, на которую передает или с кото-рой принимает информацию. Сигнал ОЕ переводит выходы усилителей в третье состояние (при его высоком уровне), либо разрешает их работу (при низком уровне). При разрешении работы направление передачи зависит от сигнала Т (Transmit). Режимы работы ШФ приведены в таблице 9.7.

Таблица 9.7

ОЕ Т Режим 1 0 Нет передачи 1 1 Нет передачи 0 1 Передача от А к В 0 0 Передача от В к А

Так как шина А связана с МП, а шина В —• с магистралью, для них

предусмотрена разная нагрузочная способность: выходы В обеспечивают токи 32 мА и -5 мА (при высоком и низком уровнях выходного напряжения соответственно), выходы А обеспечивают токи 16 мА и — 1 мА. Уровни вы-ходного напряжения >2,4 В и <0,5 В, требуемые уровни входного напряжения >2,0 В и <0,8 В.

На временных диаграммах (рис. 9.14, б) показаны задержки выход-ных сигналов относительно изменений управляющих при их распростране-нии через открытые ШФ. Первая задержка t1 составляет 22 - 30 нС, за-держка t2 перехода выходов в состояние “отключено“ не превышает 18 нС, задержка t3 переходов от состояния “отключено“ к активным со-стояниям не более 30 нС. Времена выдержки t4 и предустановки t5 сигна-ла относительно моментов изменения сигнала ОЕ составляют соответ-ственно не менее t2 и не более 30нС.

Шинные формирователи широко представлены в сериях К589, К555, КР1533, КР1554 и др.

9.8.2. Буферные регистры

Буферные регистры (порты) служат для подключения к магистрали внешних устройств. В отличие от ШФ, буферные регистры способны хра-нить данные. Благодаря этому они могут выполнять временную буфериза-цию данных, что составляет важнейшую функцию портов. Буферные каска-ды с тремя состояниями на выходах регистра обеспечивают портам возмож-ность отключения от магистрали под действием управляющих сигналов, а также необходимую нагрузочную способность.

Данные от ВУ через порты ввода поступают в магистраль, а через порты вывода данные с магистрали передаются тому или иному модулю. Порты вво-да-вывода могут выполнять обе указанные операции.

Рис. 9.15

Буферный регистр ИР82 (рис. 9.15, а) принимает данные по шине А (линии А7-0). Сигнал ОЕ низким уровнем разрешает работу вентиль-буферов и тем самым передает содержимое регистра на выходную шину, высоким уровнем переводит выходы вентиль-буферов в состояние "отключено". Прием данных в регистр разрешается сигналом строба STB.

Временные диаграммы работы буферного регистра (рис. 9.15, б) пока-зывают задержку t1 сигналов от входа к выходу при STB = 1, задержку t2 от моментов изменения ОЕ до перехода к режиму "отключено" и задержку t3 до выхода из этого режима. Численно эти задержки не превышают 30, 18 и 30 нC соответственно. Задержка t4 от момента изменения строба до изме-нения выхода схемы не более 45 нC. Время t5 предустановки сигнала на входе относительно спада строба не лимитировано, время выдержки вход-ного сигнала относительно спада строба t6 25 нC.

Шинные формирователи и буферные регистры связывают, как пра-вило, выходы МП с внешней средой, поскольку нагрузочная способность МП недостаточна и осуществляют лишь непосредственную или буферизо-ванную во времени передачу данных между МП и шиной данных.

9.8.3. Параллельный периферийный адаптер

Периферийные интерфейсы или адаптеры выполняют более сложные

операции, чем шинные формирователи и буферные регистры, хотя и те и другие могут входить в их состав. Отличительной особенностью адаптеров является их программируемость, что обеспечивает им изменяемость проце-дур обмена без изменений в схеме. В МПК имеются ИМС параллельного и последовательного адаптеров. В качестве примера рассмотрим структурную схему параллельного адаптера К580ВВ55А, обеспечивающего обмен парал-лельными данными. Эти БИС представляют собою устройства параллельного ввода/вывода и обеспечивают двунаправленный обмен при программном обмене или обмене по прерываниям. С их помощью ВУ, работающие с па-раллельными кодами, связываются с магистралью системы.

Параллельный периферийный адаптер (ППА) (рис. 9.16) имеет три двунаправленных 8-разрядных порта РА, РВ и PC и командный регистр. Ко-мандный регистр или регистр управляющего слова (РУС) содержит инфор-мацию о режимах работы адаптера и направлении обмена информацией. Порт PC разделен на два четырехразрядных канала: старших и младших разрядов. Обмен информацией между каналами А, В, С и шиной данных МПС производится через буфер данных BD в соответствии с сигналами управления.

РА7 …РА0 РВ7 …РВ0 РС7 …РС0

Рис.9.16

Блок управления считыванием и записью получает стробы чтения и записи RD и WR , сигнал сброса RESET, сигнал выбора адаптера CS , и два младших разряда адреса A1 и A0 для адресации внутренних регистров. Выбор регистров определяется согласно таблице 9.8.

Таблица 9.8

А1 А0 Регистр 0 0 Регистр данных, порт А 0 1 Регистр данных, порт В 1 0 Регистр данных, порт С 1 1 Запись в командный регистр

Линии данных D7 . . .D0 подключены к шине данных ШД и являют-

ся высокоомными до момента выбора адаптера с помощью сигнала CS . К выводам регистров А, В и С можно подключать датчики, светодиоды, пе-реключатели, принтеры и др. устройства.

07 D...D RESETAARDWRCS 01

9.9. Микроконтроллеры

9.9.1. Структура микроконтроллера

Микроконтроллеры (МК) — разновидность микропроцессорных систем (микроЭВМ), ориентированная на реализацию алгоритмов управле- ния техническими устройствами и технологическими процессами. По срав- нению с универсальными микроЭВМ микроконтроллеры проще, и размеща- ются на одном кристалле. Поэтому вторым названием МК стало название "однокристальная микроЭВМ".

Микроконтроллер отличается от микропроцессора тем, что поми-мо центрального процессора (ЦП) содержит память и многочисленные устройства ввода/вывода: аналого-цифровые преобразователи, последо-вательные и параллельные каналы передачи информации, таймеры ре-ального времени, широтно-импульсные модуляторы (ШИМ), генераторы программируемых импульсов и т. д. По своей структуре и принципу функционирования МК, в сущности, не отличается от персонального компьютера. Поэтому слова микроконтроллер и микро-ЭВМ являются синонимами. Однако первый термин (от английского слова control — управлять) более распространен, поскольку отражает его основное на-значение — использование в системах автоматического управления, встроенных в различные устройства: кредитные карточки, фотоаппараты, сотовые телефоны, музыкальные центры, телевизоры, видеомагнитофоны и видеокамеры, стиральные машины, микроволновые печи, системы ох-ранной сигнализации, системы зажигания бензиновых двигателей, ядерные реакторы и многое другое. Встраиваемые системы управления стали настолько массовым явлением, что фактически сформировалась новая отрасль экономики, получившая название Embedded Systems (встраиваемые системы — англ.). В радиоэлектронной аппаратуре МК нашли применение в системах обнаружения неисправностей и других сис-темах автоматики.

В настоящее время в мире выпускаются тысячи разновидностей МК. Они поставляются в корпусах с числом выводов от 8 до 356, рабо-тают при температуре от -55 до +125оС на частотах от 32 кГц до 200 МГц, способны функционировать при напряжении питания от 1,2 В, потребляя при этом ток, не превышающий единиц микроампер.

МК реализуют заранее известные несложные алгоритмы, и для раз-мещения программ им требуются емкости памяти, на несколько порядков меньшие, чем у микроЭВМ широкого применения. Набор внешних уст-ройств также существенно сужается, а сами они значительно проще. В ре-зультате модули микроЭВМ конструктивно самостоятельны, а МК выпол-няется на одном кристалле, хотя в его составе имеются модули того же функционального назначения.

Первые МК были выпущены фирмой Intel в 1976 г. (восьмиразряд-ный МК 8048). В настоящее время многими поставщиками выпускаются

8-, 16- и 32-разрядные МК с емкостью памяти программ до десятков Кбайт, небольшими ОЗУ данных и набором таких интерфейсных и пери-ферийных схем, как параллельные и последовательные порты вво-да/вывода, таймеры, аналого-цифровые и цифроаналоговые преобразова-тели, широтно-импульсные модуляторы и др. Среди выпускаемых МК ши-роко известно семейство восьмиразрядных контроллеров MCS-51/151/251 и 16-разрядных MCS-96/196/296 (фирмы Intel). Очень многие производи-тели выпускают аналоги этих семейств или совместимые с ними МК. В отечественной номенклатуре это К1816ВЕ51 и К1830ВЕ51 (восьмиразряд-ные МК). В последнее время фирма Intel сосредоточила усилия на разра-ботке сложных микропроцессоров для компьютеров и уступила рынок простых МК другим фирмам, в частности, фирме Atmel, которая выпускает популярное семейство восьмиразрядных МК серии АТ89 с Флэш-памятью программ.

В структуре МК, как правило, используются раздельные блоки про-граммной памяти типа Флэш и ОЗУ данных. При необходимости возможно подключение внешних БИС ПЗУ и ОЗУ для расширения памяти. Средства ввода/вывода представлены 4 параллельными портами (32 линии) и ли-ниями TxD (выход передатчика) и RxD (вход приемника) для последова-тельного ввода/вывода. В состав МК входят 2—3 таймера-счетчика (16-разрядных), которые выдают системные метки времени и отрабатывают интервалы. Для сокращения ширины физического интерфейса функции линий параллельных портов совмещены, и в разных режимах имеют раз-ное назначение. Система прерываний обслуживает 2 внешних запроса, 2 запроса от таймеров и 1 - от последовательного порта. При частоте ГТИ 12 МГц большинство команд выполняется за 1 мкс, некоторые команды — за 2 мкс.

Рис. 9.18

Структурная схема микроконтроллера МК 8051 приведена на рис. 9.18. Микроконтроллер МК 8051 можно считать классическим образцом, по образу и подобию которого позднее было создано множество других изделий. ЦП - главный узел МК. С ним связано такое важнейшее поня-тие, как система команд.

Система команд — это уникальный, характерный для данного ЦП набор двоичных кодов, определяющих перечень всех его возможных операций. Каждый такой код определяет одну операцию и называется кодом операции или командой. Чем больше кодов используется в системе команд, тем больше операций способен выполнить ЦП. МК 8051 - вось-миразрядный, поэтому коды операций у него имеют размер 8 бит. Теоре-тически может быть всего 256 восьмибитных кодов операций. В 8051 используются 255.

В зависимости от числа использованных кодов операций системы команд подразделяют на две группы: CISC и RISC. Термин CISC озна-чает сложную систему команд и является аббревиатурой английского оп-ределения Complex Instruction Set Computer. Аналогично термин RISC оз-начает сокращенную систему команд и происходит от английского Re-duced Instruction Set Computer. Систему команд МК 8051 можно отне-сти к типу CISC.

Однако несмотря на широкую распространенность этих понятий, необходимо признать, что сами названия не отражают главного различия между системами команд CISC и RISC. Основная идея RISC-архитектуры — это тщательный подбор таких комбинаций кодов операций, которые можно было бы выполнить за один такт тактового генератора. Основной выигрыш от такого подхода — резкое упрощение аппаратной реализации ЦП и возможность значительно повысить его производительность.

Первоначально реализовывать такой подход удавалось, лишь суще-ственно сократив набор команд, отсюда и родилось название RISC. На-пример, система команд МК семейства Microchip PIC16 включает в себя всего 35 инструкций и может быть отнесена к типу RISC. Очевидно, что в общем случае одной команде CISC-архитектуры должны соответствовать несколько команд RISC-архитектуры. Однако обычно выигрыш от по-вышения быстродействия в рамках RISC-архитектуры перекрывает по-тери от менее эффективной системы команд, что приводит к более вы-сокой эффективности RISC-систем в целом по сравнению с CISC. Так, самая быстрая команда МК 8051 выполняется за 12 тактов. Даже если для каждой инструкции потребуется выполнить три инструкции RISC-контроллера, то в итоге RISC-архитектура обеспечит четырехкратное увеличение производительности.

Попутно RISC-архитектура позволяет решить еще ряд задач. Ведь с упрощением ЦП уменьшается число транзисторов, необходимых для его реализации, следовательно, уменьшается площадь кристалла. А с этим связано снижение стоимости и потребляемой мощности.

Однако в настоящее время грань между этими двумя понятиями стремительно стирается. Например, МК семейства AVR фирмы Atmel имеют систему команд из 120 инструкций, что соответствует типу CISC. Однако большинство из них выполняется за один такт, что является при-знаком RISC-архитектуры. Сегодня принято считать, что основным при-знаком RISC-архитектуры является выполнение команд за один такт так-тового генератора. Число команд само по себе значения уже не имеет.

Назначение основных узлов структурной схемы МК такое же, как и у МПС. Рассмотрим некоторые их особенности.

Тактовый генератор вырабатывает импульсы для синхронизации работы всех узлов устройства. Устройство не отличается от тактового ге-нератора рассмотренного выше микропроцессора. Если используется кварцевый резонатор на 12 МГц, то длительность такта равна 1мкс.

Архитектура МК 8051 предполагает раздельное использование па-мяти программ и данных и носит название гарвардской. Обычно такую архитектуру используют для повышения быстродействия системы за счет разделения путей доступа к памяти программ и данных, но в 8051 она была применена с целью получения памяти программ и данных, не требующих одинакового размера. Антипод гарвардской — архитектура фон Неймана — предполагает хранение программ и данных в общей па-мяти и наиболее характерна для микропроцессоров, ориентированных на использование в компьютерах. Примером могут служить микропроцес-соры семейства х86.

ПЗУ — постоянное запоминающее устройство, предназначенное для хранения программ. Информационная емкость ПЗУ 4Кбайта (в зави-симости от модели МК этого семейства емкость может быть до 32 Кбайт). Современная технология реализации ПЗУ — Flash-память. При-менение Flash-памяти повышает гибкость МК-систем, так как позволяет вносить изменения в программу МК как на этапе разработки системы, так и в процессе его работы в реальном устройстве.

ОЗУ — оперативное запоминающее устройство, информационная емкость которого 128 байт, предназначено для хранения данных. Адрес-ное пространство ОЗУ 8-разрядное, что дает возможность обращения к 256 байтам памяти. Старшие адреса используются для обращения к функциональным регистрам МК. Начальные ячейки ОЗУ используются под однобайтовые регистры общего назначения: R0, R1, R2, R3, R4, R5, R6 и R7. Их физические адреса зависят отсодержимого 3 и 4 разрядов однобайтового регистра слова состояния процессора (PSW). Большинст-во функциональных регистров МК восьмиразрядные. К ним относятся: регистр аккумулятора А, дополнительный регистр В, используемый для операций умножения и деления, регистр признаков результата операции (флагов) PSW, программный счетчик РС, регистр стека SP, регистр раз-решения прерываний IE и приоритетов прерываний IP.

Таймеры ТО, Т1 — шестнадцатиразрядные программируемые таймеры/счетчики, которые могут быть запрограммированы на выпол-

нение целого ряда функций. Их можно использовать для точного фор-мирования временных интервалов, подсчета импульсов на выводах МК, формирования последовательности импульсов, тактирования приемо-передатчика последовательного канала связи. Таймеры/счетчики спо-собны вырабатывать запросы прерываний, переключая ЦП на их обслу-живание по событиям и освобождая его от необходимости периодическо-го опроса состояния таймеров. Поскольку основное применение МК на-ходят в системах реального времени, таймеры/счетчики являются их обязательным элементом. В некоторых модификациях число таймеров достигает 32.

Последовательный порт — канал информационного обмена МК с внешними удаленными устройствамим. Такие каналы связи занимают минимальное число выводов кристалла, обеспечивая связь на значитель-ные расстояния с минимальными аппаратными затратами. В МК 8051 реализован универсальный асинхронный последовательный приемопе-редатчик (UART), поддерживающий протокол стандарта RS-232C, что обеспечивает возможность организации связи этого МК с персо-нальным компьютером. Кроме RS-232C, популярными протоколами в мире встраиваемых систем являются RS-485, I2C (двухпроводная двуна-правленная шина), SPI (последовательный периферийный трехпровод-ный интерфейс), Bitbus (последовательная магистраль управления), CAN (межконтроллерный сетевой интерфейс), USB (универсальная последо-вательная шина) и некоторые другие. Практически для любого типа по-следовательного канала сегодня можно найти МК, имеющий в своем составе соответствующий последовательный порт.

Параллельные порты ввода/вывода — также обязательная часть любого МК. Обычно их используют для связи с ближайшим окружени-ем — датчиками и исполнительными механизмами.

Важная особенность параллельных портов МК — возможность программирования на выполнение нескольких функций. Например, в МК 8051 выводы портов РО и Р2 могут использоваться либо как обыч-ные статические регистры ввода/вывода, либо в качестве шины адреса и данных для подключения внешних устройств, таких как дополнительная память программ, память данных, устройства ввода/вывода. Это придает МК архитектурную гибкость. Порт РЗ может либо использоваться как статический регистр ввода/вывода, либо выполнять специальные функ-ции для работы последовательного канала, таймеров, контроллера преры-ваний и т. д. Возможность перепрограммирования позволяет с макси-мальной эффективностью задействовать все выводы МК в проектируе-мом устройстве.

Система прерываний — одна из важнейших частей МК. Особен-ность систем реального времени заключается в том, что для них чрезвы-чайно важным параметром является время реакции на внешние события. Поясним на простом примере. Когда вы производите математический расчет на компьютере, то обычно запускаете программу, предназна-

ченную для выполнения этих расчетов, и после того, как она загрузится в память компьютера, вводите условие задачи и ждете результата. Время ожидания в таком случае не имеет принципиального значения. Система реального времени предполагает совершенно конкретную, рассчиты-ваемую на этапе разработки скорость реакции системы управления на внешние события. Задержки сверх расчетных здесь просто недопусти-мы.

Проблемы быстрой реакции на события решаются организацией системы прерываний. Она подразумевает, что для каждого такого собы-тия разрабатывается отдельная подпрограммой обработки запроса на прерывание, которая размещается в памяти программ по известному ад-ресу. В момент возникновения заданного события сигнал об этом посту-пает на вход контроллера прерываний. Последний представляет собой устройство, устанавливающее однозначное соответствие между вход-ным сигналом о происшедшем событии и адресом программной памя-ти, по которому размещена ячейка памяти входа в подпрограмму обра-ботки запроса прерывания от данного события. Контроллер прерывает выполнение ЦП текущей программы и инициирует его переход на вы-полнение подпрограммы обработки прерывания. Время, прошедшее с момента возникновения события до начала выполнения первой инструк-ции подпрограммы прерывания, называют временем реакции МК на со-бытие. После окончания обработки ЦП автоматически возвращается к выполнению прерванной программы.

Другая функция контроллера прерываний — установка приорите-тов событий. Понятие приоритет означает, что выполняемая подпро-грамма прерывания может быть прервана другим событием только при условии, что оно имеет более высокий приоритет, чем текущее. В против-ном случае ЦП перейдет к обработке нового события после окончания обработки предыдущего. Контроллер прерываний, входящий в состав МК 8051, имеет пять входов событий: два от внешних устройств, два от таймеров и один от последовательного канала.

Обычно, когда говорят о каком-либо МК, то всегда упоминают семейство, к которому он принадлежит. К одному семейству относят изделия, имеющие одинаковое ядро, под которым понимают совокуп-ность таких понятий, как система команд, циклограмма работы ЦП, орга-низация памяти программ и памяти данных, система прерываний и базо-вый набор периферийных устройств. Фактически на рис.918 представле-но ядро, ставшее основой для создания сотен других модификаций се-мейства 8051.

Отличия между его различными представителями заключаются, в основном, в составе периферийных устройств и объеме памяти про-грамм или данных. Поскольку диапазон задач, решаемых МК, чрезвы-чайно широк, их производители стараются выпустить большое число модификаций, чтобы удовлетворить самые разнообразные запросы по-

требителей. Во многих семействах число модификаций приближается к сотне или даже превышает это значение.

Наиболее важная особенность семейства - программная совмес-тимость на уровне двоичного кода всех входящих него МК. Это позво-ляет разработчикам систем заменять одни МК семейства другими без потери наработок своего программного обеспечения. Естественно, чем большее число разновидностей входит в семейство, тем больше шансов выбрать оптимальный вариант, тем привлекательнее это семейство для разработчика.

9.9.2. Основы пректирования устройств на микроконтроллерах.

Взаимодействие любой МК системы с оператором и объектом управления можно представить показанной на рис.9.19 схемой. В общем случае объект управления снабжен исполнительными устройствами и датчиками. Человек-оператор воздействует на МК с помощью задающих устройств и получает информацию о состоянии объекта из показаний устройств индикации. Первые представляют собой переключатели, кнопки, переменные резисторы, вторые — световые (в том числе графи-ческие и буквенно-цифровые) индикаторы, звукоизлучающие и другие сигнальные устройства.

Рис. 9.19

Все приведенные на рис.9.19 функциональные узлы и связи обяза-тельны лишь в комплексных диалоговых системах контроля и управления. В разомкнутых системах МК не получает никакой информации о состоя-нии объекта, и задача МК системы сводится лишь к управлению объектом по заданной программе. В ряде случаев МК не выдает оператору никаких сведений о работе объекта, особенно, если имеется возможность оценивать

результаты управления, наблюдая за самим объектом. В замкнутых систе-мах управления МК корректирует управляющие воздействия на объект в зависимости от показаний датчиков, но устройства индикации не обяза-тельны и в этом случае. Системы контроля не содержат исполнительных устройств, а с помощью задающих устройств оператор лишь выбирает контролируемые параметры или переключает режимы работы индикато-ров.

Методика проектирования систем на МК включает в себя постанов-ку и анализ задачи, ее инженерную интерпретацию, разработку блок-схемы алгоритма и текста прикладной программы. В подобных системах максимальное число функций стремятся возложить на программные сред-ства. Эффективность их реализации определяет требуемый объем памяти, быстродействие и надежность работы системы в целом.

Постановка задачи – это словесная формулировка требований к про-ектируемой системе. Постановка задачи включает определение назначения системы, характеристик объекта управления, необходимых датчиков, ин-дикаторов, исполнительных и задающих устройств.

Анализ задачи включает подробное описание поведения системы во всех возможных ситуациях, в том числе и "нештатных", не полагаясь на безошибочные действия оператора. На этом этапе задаются численные значения параметров проектируемой системы и выявляются некоторые проблемы, которые проявят себя на следующих этапах.

Инженерная интерпретация задачи включает составление списков входных и выходных сигналов МК, исходя из словесного описания. В пер-вый список включают команды, подаваемые оператором, и сигналы датчи-ков. Во второй – сигналы управления исполнительными устройствами.

Исходя из общего количества сигналов управления, предварительно определяется необходимое количестве выводов применяемого МК. Если имеются аналоговые входные сигналы, то целесообразно применение МК со встроенным АЦП или компаратором, т.е. можно сформулировать на этом этапе требования к МК и предварительно выбрать его.

Далее рекомендуется словесно заданный алгоритм изобразить в виде графа конечного автомата, учитывающего все состояния, в которых может находиться проектируемое устройство, все внешние воздействия, приво-дящие к изменениям этих состояний, и все формируемые выходные сигна-лы.

Пример графа автомата приведен на рис.9.20. Состояния автомата изображены узлами (вершинами) графа. В данном случае их четыре: А,В,С, и D. Вершины соединены дугами со стрелками, показывающими направление перехода. Над дугой указывается событие Хi , вызывающее этот переход, а под ней – набор Yi выходных сигналов, формируемых ав-томатом в этот момент и не изменяющихся до следующего перехода. Тео-ретически из каждой вершины графа должно выходить ровно столько дуг, сколько возможно различных внешних воздействий на автомат. Если неко-торое событие не изменяет состояния автомата, соответствующую дугу

показывают входящей в ту же вершину, из которой она вышла. Однако, чтобы не загромождать чертеж, на практике оставляют только те дуги, с которыми связаны изменения выходных сигналов. Например, из графа, приведенного на рис.9.20, можно удалить дуги А-А и В-В. Это означает, что автомат в состояниях А и В на событие Х3 не реагирует.

Рис.9.20

Разработка блок-схемы алгоритма и текста прикладной программы. Для реализации алгоритма обычно используется блок-схема алго-

ритма, которая определяет последовательность действий. Программа, т.е. последовательность команд, разрабатывается в соответствии с блок-схемой алгоритма.

Блок-схема состоит из элементов прямоугольной и ромбовидной формы. Прямоугольники соответствуют операторам программы (коман-дам), а ромбы используются как блоки принятия решений, таких как выбор направления выполнения программы в зависимости от некоторых условий.

Таким образом , каждый блок схемы переводится в конечном счете в машинные команды, которые в определенной последовательности можно хранить в памяти.

Преобразование алгоритма в последовательность машинных команд является заключительным этапом в реализации устройств на микрокон-троллерах. Программа должна быть составлена применительно к системе команд выбранного микроконтроллера. Результат преобразования алго-ритма в программу представляется в виде таблицы.

9.9.3. Кросс-средства для микроконтроллеров

Разработка программы — один из наиболее важных этапов в созда-нии устройства на базе МК.

При включении питания МК немедленно начинает исполнять про-грамму, находящуюся в подключенной к нему памяти программ (обычно это

ПЗУ). Ее выполнение начинается с некоторого фиксированного адреса, ча-ще всего нулевого. МК считывает число, хранящееся в памяти программ, и в зависимости от его значения, называемого машинным кодом, выполняет определенные действия над содержимым регистров АЛУ, памяти, портов и т. д.

После выполнения действия МК считывает значение из следующей по порядку ячейки памяти и т.д. МК разных семейств имеют разные системы команд, т. е. машинные коды у них имеют разные значения, хотя и выпол-няют похожие действия.

Программа для МК представляет собой последовательность чисел, значения которых указывают ему, какие действия выполнять. Результатом разработки программы является компьютерный файл, содержащий эти ма-шинные коды. С помощью программатора ПЗУ его заносят в память про-грамм МК. Первые программы для МК были программами в машинных ко-дах. Для разработки таких программ разработчику необходимо было пом-нить значения машинных кодов и вручную задавать их последовательность. Такой способ очень трудоемок и неэффективен.

Первым шагом в облегчении процесса создания программ была ком-пьютерная программа — так называемый транслятор с языка ассемблера. Язык ассемблера позволяет выражать выполняемые МК действия на более понятном человеку языке. Так машинная инструкция, которая считывает значение кода из порта 2 и помещает его в аккумулятор, условно обознача-ется как

MOVA, port 2

Здесь слово MOV (от англ, move), называемое мнемоникой инструк-ции, обозначает пересылку операндов, из port 2, в аккумулятор. Система по-добных обозначений называется языком ассемблера. Программа, написан-ная на нем, обрабатывается транслятором, который преобразует конструк-ции языка ассемблера в машинные коды.

Программирование на ассемблере широко распространено по сей день. В настоящее время имеются трансляторы с языка ассемблера для всех популярных семейств микроконтроллеров.

Несмотря на очевидные преимущества программирования на ассемб-лере перед программированием в машинных кодах, во многих случаях ас-семблер недостаточно эффективен для реализации задач разработчика. Дело в том, что МК способен выполнять лишь простейшие действия вроде арифметических операций над целыми числами, пересылок, сравнений и т. п. Для более сложных задач, например, для операций над числами с пла-вающей запятой, разработчикам приходилось писать специальные подпро-граммы, пользоваться которыми неудобно и громоздко. Следующим ша-гом в разработке программ для МК стало создание специальных компью-терных программ — трансляторов с языков программирования высокого уровня, или компиляторов. Наибольшее распространение получил язык программирования Си.

С появлением трансляторов разработка программ для МК резко упро-стилась. Если, например, нужно сложить в программе два числа, то теперь достаточно просто написать а = b + с, а транслятор преобразует это выра-жение в необходимую последовательность машинных команд в зависимо-сти от типов переменных а, b и с.

Использование языка высокого уровня позволяет разработчику от-влечься от системы команд конкретного МК и оперировать более простыми и понятными человеку категориями. От разработчика требуется только зна-ние общей архитектуры МК, принципов работы необходимых для решения поставленной задачи встроенных периферийных устройств и навыки про-граммирования на языке Си. Функциональное наполнение программы реа-лизуется с помощью средств языка Си, который содержит большое число разнообразных подпрограмм (функций): арифметических, для работы с сим-вольными строками и многих других.

Рассмотрим процесс создания программы для МК на языке Си. После уяснения поставленной задачи разработчик пишет исходный текст своей программы на языке Си с помощью любого текстового редактора. За-тем он запускает программу-транслятор с языка Си, которая преобразует исходный текст в промежуточный объектный файл. Транслятор управляет-ся с помощью набора ключей (их описание можно найти в его документа-ции), которые указываются в его командной строке. Если при написании программы разработчик допустил синтаксические ошибки, транслятор вы-дает на экран их список с указанием для каждой номера строки в файле ис-ходного текста. Разработчик должен исправить все ошибки. После успеш-ной трансляции объектные файлы нужно обработать редактором связей (линкером), который и генерирует файл программы в машинных кодах.

При использовании языка высокого уровня возникает одна проблема. Преобразование конструкций языка в машинные коды возложено на компи-лятор, а выполнить это преобразование можно с различной степенью эф-фективности. Критериями эффективности являются размер машинного ко-да (чем он меньше, тем, естественно, лучше) и скорость машинного кода. Задача генерации компактного и быстрого кода весьма сложна, и от ее реше-ния зависит общее качество компилятора. Соременные компиляторы Си ис-пользуют многоуровневую оптимизацию, особенности архитектуры кон-кретного МК, позволяют создавать смешанные программы, в которых часть подпрограмм написана на ассемблере.

Описанный процесс выглядит довольно громоздким: разработчик должен вручную запускать разнообразные программы (текстовый редак-тор, компилятор Си, линкер), помнить управляющие ключи, искать ошибки в программе по номерам строк в файле. Последним на сегодняшний день шагом в облегчении труда разработчика программ для МК стало появление интегрированных сред разработки (Integrated Development Environment, IDE).

Интегрированная среда разработки — это компьютерная программа, связывающая воедино все этапы разработки программы. Она совмещает в

себе текстовый редактор для написания исходных текстов, трансляторы с ас-семблера и Си, линкер, отладчик, справочную информацию по МК и дру-гие средства, необходимые разработчику. Настройка трансляторов, линкера и других компонентов производится не методом указания ключей в ко-мандной строке, а в виде диалоговых окон, где нужно только расставить "галочки" в нужных местах. Преобразование исходных текстов программ в файл машинных кодов запускается одной клавишей.

Интегрированные пакеты для разработки программ выпускают не-сколько фирм. Пакеты разных производителей схожи между собой по функциям, но различаются предоставляемыми сервисными возможностями, удобством работы и качеством генерируемого машинного кода.

Основные характеристики наиболее популярных пакетов средств раз-работки приведены в таблице 9.9.

Таблица 9.9

Фирма (ад-рес сайта)

Поддерживаемые семейства МК Характеристики пакета

Keil Software (www.keil.com) MCS-51

Простая и удобная среда разработки. Компилятор Си генерирует компактный и быстрый код, не содержит ошибок. Отладчик не интег-рирован в среду разработки

IAR Systems (www.iar.com)

MCS-51.MCS-196, PICmicro и

др.

Среда разработки несколько неудобна. Компилятор Си генери-рует хороший код Отладчик не интегрирован в среду разработки.

Franklin Soft-ware

(www.fsinc.com) MCS-51

Среда разработки вполне удобна Компилятор Си генерирует ком-пактный и быстрый код, однако, по отзывам пользователей, содержит

ошибки Отладчик не интегрирован в среду разработки.

Hi-Tech Software (www.htsoft.com)

MCS-51.MCS-196. PICmicro и

др

Среда разработки сильно устарела Качество генерируемого кода относительно невысокое (это не относится к компилятору Сидля

PlCmicro]

Tasking Soft-ware

(www.tasking.com) MCS-51, MCS-196

Среда разработки перегружена ненужными функциями Контекстная обработка ошибок сделана неудовлетворительно. Компилятор генери-рует хороший код, имеется множество опций управления генерацией

кода.

Microchip (www.microch.com) PICmicro Среда разработки простая и не очень удобная Компилятор языка Си

сильно урезан

"Микропроцессор-ные системы МИ-

ФИ " (www.msl.gaw.ru)

MCS-51 Русифицированная среда разработки функционирующая в среде

DOS Отладчик не интегрирован в среду разработки. Макроассемблер и компилятор языка Паскаль.

"Фитон" (www.phyton.ru)

MCS-51, MCS-196, PICmicro, Atmel

AVR

Удобная русифицированная (по желанию) среда разработки Вся справочная информация - на русском языке Дополнительно поддер-живает интегрированную разработку программ для пакетов Keil, Mi-

crochip, Tasking (для MCS-196), Hi-Tech (для PICmicro)

Появление интегрированных сред разработки программ еще больше

повысило эффективность создания программ для МК, позволило разработ-чику сосредоточиться на сути решаемой задачи и отвлечься от конкретных деталей ее реализации.

Приложение. Команды МП К1821ВМ85А

Число Мнемокод Код Флажки байтов тактов циклов Содержание

1 2 3 4 5 6 7 Команды пересылки

МОVr1,r2 01ПППИИИ - 1 4 1 Пересылка из регистра r2 в регистр r1

МОV М,r 01110ИИИ - 1 7 2 Пересылка из регистра в память

МОVr.M 01ППП110 - 1 7 2 Пересылка из памяти в регистр

MVI r,b2 ООППП110 - 2 7 2 Пересылка непосредст-венных данных в регистр

MVI M,b2 36 - 2 10 3 Пересылка непосредст-венных данных в регистр

LXIrрb3b2 OOПР0001 - 3 10 3 Загрузка непосредствен-ных данных в пару реги-стров

LDAb3b2 3A - 3 13 4 Прямая загрузка аккуму-лятора

STA b3b2 32 - 3 13 4 Прямая запись аккумуля-тора в память

LHLD b3b2 2A - 3 16 5 Прямая загрузка пары регистров

SHLD b3b2 22 - 3 16 5 Прямая запись пары реги-стров Н в память

LDAXrp 00ПР1010 - 1 7 2 Косвенная загрузка акку-мулятора по средством пары регистров В или D

STAXrp 00ПР0010 - 1 7 2 Косвенная запись акку-мулятора в память по-средством пары j регист-ров В или D

XCHG EB - 1 4 1 Обмен между парами регистров Н и D

Команды арифметических и логических операций ADDr 10000ИИИ + 1 4 1 Сложение регистра и ак-

кумулятора ADD M 86 + 1 7 2 Сложение памяти и акку-

мулятора ADI b2 C6 + 2 7 2 Сложение непосредст-

венных данных и аккуму-лятора

АDCr 10001ИИИ + 1 4 1 Сложение регистра и ак-кумулятора с переносом

ADCM 8E + 1 7 2 Сложение памяти и акку-мулятора

1 2 3 4 5 6 7 ACI b2 CE + 2 7 2 Сложение непосредст-

венных данных и аккуму-лятора с переносом

SUB r 10010ИИИ + 1 4 1 Вычитание регистра из аккумулятора

SUBM 96 + 1 7 2 Вычитание памяти из аккумулятора

SUI b2 D6 + 2 7 2 Вычитание непосредст-венных данных из акку-

мулятора SBB r 10011ИИИ + 1 4 1 Вычитание регистра из

аккумулятора с заемом SBB M 9E + 1 7 2 Вычитание памяти из

аккумулятора c pftvjv SBI b2 DE + 2 7 2 Вычитание непосредст-

венных данных из акку-мулятора с заемом

INR r 00ППП10О (+) 1 4 1 Инкремент регистра INR М 34 (+) 1 10 3 Инкремент памяти DCR r 00ППП101 (+) 1 4 1 Декремент регистра

DCR М 35 (+) 1 10 3 Декремент памяти INX rp 00ПР0011 - 1 6 1 Инкремент пары регист-

ров DCX rp 00ПР1011 - 1 6 1 Декремент пары регист-

ров DAD rp ООПР1001 С 1 10 3 Сложение регистровой

пары Н с регистровой парой

DAA 27 + 1 4 1 Преобразование аккуму-лятора в двоично-десятичный код

ANA r 10100ИИИ + 1 4 1 Логическое И регистра и аккумулятора

ANA M A6 + 1 4 1 Логическое И памяти и аккумулятора

ANI b2 E6 + 2 7 2 Логическое И непосред-ственных данных и акку-

мулятора XRA r 10101ИИИ + 1 4 1 Исключающее ИЛИ реги-

стра и аккумулятора XRA M AE + 1 7 2 Исключающее ИЛИ па-

мяти и аккумулятора XRI b2 EE + 2 7 2 Исключающее ИЛИ не-

посредственных данных и аккумулятора

ORA r 10110ИИИ + 1 7 2 Логическое ИЛИ регистра и аккумулятора

ORA M B6 + 1 7 2 Логическое ИЛИ памяти и аккумулятора

1 2 3 4 5 6 7 OR b2 F6 + 2 7 2 Логическое ИЛИ непо-

средственных данных и аккумулятора

CMP r 10111ИИИ + 1 4 1 Сравнение регистра и аккумулятора

CMP М 10111110 + 1 7 2 Сравнение памяти и ак-кумулятора

CPI b2 FE + 2 7 2 Сравнение непосредст-венных данных и

аккумулятора СМА 2F - 1 4 1 Инвертирование аккуму-

лятора STC 37 С 1 4 1 Установка флажка пере-

носа СМС 3F С 1 4 1 Инвертирование флажка

переноса RLC 07 С 1 4 1 Циклический сдвиг акку-

мулятора влево RBC OF С 1 4 1 Циклический сдвиг акку-

мулятора вправо RAL 17 С 1 4 1 Циклический сдвиг акку-

мулятора влево через разряд переноса

RAR 1F С 1 4 1 Циклический сдвиг акку-мулятора вправо через

разряд переноса JMP b3b2 С3 - 3 10 3 Безусловный переход Jусл b3b2 11УУУУ01 - 3 10 3 Условный переход

CALL b3b2 CD - 3 18 5 Безусловный вызов под-программы

Сусл b3b2 11УУУ100 - 3 2/5 9/18 Условный вызов подпро-граммы

RET C9 - 3 10 3 Возврат Rусл 11УУУ100 - 3 17/11 5/3 Возврат при условии RST n 11nnn111 - 1 11 3 Повторный запуск SPHL E9 - 1 6 1 Пересылка пары регист-

ров Н в SP Специальные команды

PUSH rp 11РП0101 - 1 11 3 Пересылка пары регист-ров в стек

PUSH PSW F5 - 1 11 3 Пересылка аккумулятора и регистра флажков в стек

POP rp 11РП0001 - 1 10 3 Загрузка регистровой пары из стека

POP PSW F1 + 1 10 3 Загрузка аккумулятора и регистра флажков из сте-

ка

1 2 3 4 5 6 7 XTHL E3 - 1 18 5 Обмен между регистро-

вой парой Н и стеком PCHL F9 - 1 5 1 Пересылка регистровой

пары Н в РС IN port DB - 2 10 3 Ввод

OUT port D3 - 2 10 3 Вывод EI FB - 1 4 1 Разрешение прерывания DI F3 - 1 4 1 Запрещение прерывания

HLT 76 - 1 7 2 Останов NOP 00 - 1 4 1 Нет операции RIM 20 - 1 4 1 Чтение маски прерывания

д SIM 30 - 1 4 1 Запись маски прерывания

В первой графе таблицы даны мнемокоды команд с обозначениями

регистров через r, пар регистров через rp , ячеек памяти через М, третьего и второго байтов команды через b3 b2, адресов ВУ через port. Ссылки на ячейки памяти М подразумевают косвенную адресацию — адреса этих ячеек берутся из регистровой пары Н (регистров Н и L) и, следовательно, не нуждаются в указании в самой команде.

Во второй графе коды первого байта команды b1 даются в двоичном восьмиразрядном представлении, если требуется указать в них адреса опе-рандов, или в двухразрядном шестнадцатиричном представлении в иных случаях. Разряды обобщенных адресов регистров — источников данных выражены буквами ИИИ, регистров — приемников данных — буквами ППП, пар регистров — буквами ПР. Подставляя вместо буквенных симво-лов определенные адреса, получим коды конкретных вариантов команды (например, из обобщенной формы "пересылка из регистра в регистр" кон-кретный вариант "пересылка из регистра В в регистр D").

Коды условий, при выполнении которых осуществляется указанная в команде операция, обозначены буквами УУУ, расшифровка которых при- ведена в таблице 1.

Включая конкретные условия в мнемокоды команд, получаем их ва- рианты. Например, команда условного перехода из обобщенной формы Jyсл b3b2 переводится в вариант JNZ b3b2 — переход к команде с адресом b3b2, если признак результата говорит о том, что результат не равен нулю.

В коде команды рестарта RST три разряда, отмеченные буквами nnn, формируются системой прерываний или указываются программистом. При выполнении команды текущее содержимое программного счетчика PC заг- ружается в стек, а в PC формируется код с нулевым старшим байтом и млад- шим байтом вида 000nnn000.

Таблица 1

УУУ Мнемокод Условия

000 NZ Неравенство нулю

001 Z Равенство нулю

010 NC' Отсутствие переноса

011 С Наличие переноса

100 РО Нечетность

101 РЕ Четность

110 Р Плюс

111 М Минус

Операция сравнения производится вычитанием операндов с установ- кой признака результата (Z = 1 — равные операнды, S = 0 — содержимое ак- кумулятора больше второго операнда, S = 1 — меньше).

В третьей графе прочерк означает, что выполнение команды не сопро- вождается выработкой флажков-признаков, знак плюс говорит об установке всех признаков, знак плюс в скобках — об установке всех признаков, кроме признака наличия или отсутствия переноса С, а символ С означает, что вы-рабатывается только признак наличия или отсутствия переноса.

ЛИТЕРАТУРА

1. Бродин В.Б., Шагурин И.И. Микроконтроллеры: Справочник. – М.: ЭКОМ, 1999. – 395с.

2. Вениаминов В.Н., Лебедев О.Н., Мирошниченко А.Н. Микросхемы и их применение: Справ. Пособие. – 3-е изд., перераб. и доп. – М.: Радио и связь,1989. – 240с.

3. Гилмор Ч. Введение в микропроцессорную технику: Пер. с англ. _ М.: Мир, 1984. 334 с.

4. Гусев В. В.,Зеличенко Л.Г., Конев К.В. и др. Основы импульсной и цифровой техники. Уч. Пос. для вузов. – М.: Сов. Радио, 1975. – 440с.

5. Зельдин Е.А. Цифровые интегральные микросхемы в информационной измерительной аппаратуре. – Л.: Энергоатомиздат, 1986. – 280с.

6. Каган Б.М., Сташин В.В. Основы проектирования микропроцессорных устройств автоматики. – М.: Энергоатомиздат, 1983. - 304 с.

7. Клочков Г.Л. Импульсные и цифровые узлы радиоэлектронных средств. В 4 - х частях. – Воронеж: ВИРЭ, 1995. – 560 с.

5. Лебедев О.Н., Мирошниченко А.В., Телец В.А. Изделия электронной техники. Цифровые микросхемы. Микросхемы памяти. Микросхемы ЦАП и АЦП: Справочник – М.: Радио и связь, 1994. - 248 с.

6. Микросхемы памяти, ЦАП и АЦП: Справочник – 2-е изд. /О.Н. Лебе-дев, А-Й. К. Марцинкявичус, Э-А. К. Багданскис и др. – М.: КУбК-а, 1996. - 384 с.

7. Макаров Г.В., Плутес Д.В., Тюрин С.В. Элементы проектирования мик-ропроцессорных устройств и систем: Учебное пособие. Воронеж: Изд-во ВГТУ, 1998. - 128 с.

8. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных уст-ройств на интегральных микросхемах: Справочник. – М.: Радио и связь, 1990. – 304с.

9. Память на любой вкус.Компьютер пресс, декабрь 2002г. 10. Сташин В.В., Урусов А.В., Мологонцева О.Ф. Проектирование цифро-

вых устройств на однокристальных микроконтроллерах. – М.: Энерго-атомиздат, 1990. – 224 с.

11. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ – Санкт-Петер-бург, 2000. 528 с.

12. Фрике К. Вводный курс цифровой электроники. – М: Техносфера, 2003. 432с.

13. Хоровиц П., Хилл У. Искусство схемотехники: В трех томах: Т.2. Пер. с англ. – 4-е изд., перер. и доп. – М.: Мир, 1993. – 371 с.

14. Шило В.Л. Популярные цифровые микросхемы: Справочник / 2-е изд. – Челябинск: Металлургия, 1989. – 352 с.