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第 3章 Altera公司的 CPLD/FPGA介绍

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3.1 Altera公司的器件系列一、 Altera的 CPLD

MAX系列：在 MAX 3000A 、 MAX7000S/AE/B 等 CPLD器件中，基本构造块称为宏单元（ Macrocell），宏单元由可编程的“与阵”和固定的“或阵”构成。

MAX（ 2.5V,1.8

V ）逻辑单元（ LE）

等效宏单元（ Macrocel

l ）

内置 Flash大小

（ bit）最大用户

IO

管脚到管脚延时（ ns）

EPM240 240 192 8192 8080 4.5

EPM570 570 440 8192 160 5.5

EPM1270 1270 980 8192 212 6.0

EPM2210 2210 1700 8192 272 6.5

MAXII器件：传统的 CPLD完全不同，摒弃了传统的宏单元体系，采用查找表（ LUT）体系和行列布线，无需外部配置。成本降低一半，功耗只有其十分之一。

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二、 Altera的 FPGA1.FLEX系列： 10K 、 10A 、 10KE

2.ACEX 1K系列： 基于查找表结构的低成本 FPGA，集成度在 3 万到几十万门之间3.APEX系列： 20K 、 20KE

3 万门到 150万门，多核结构设计的 FPGA

4. Cyclone系列： Cyclone、 Cyclone II 全铜、 1.2V/1.5V、 90nm/130nm的 SRAM工艺，成本低，容量高，速度快 5. Stratix系列 : Stratix、 Stratix II

大容量存储资源，三种嵌入式存储模块类型适应设计的需求 多种 DSP模块使 stratix器件具备大数据量的数字信号处理能力 支持多种 I/O标准和高速接口 采用嵌入式锁相环（ PLL）管理片内和片外时钟 ，具备时钟管理功能 Nios嵌入式处理器 器件配置和远程系统升级

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三、宏功能块及 IP核 为了支持 SOPC的实现， Altera提供了性能优良的宏模块、 IP核以及系统集成等完整的解决方案，减少了设计风险，缩短开发周期，提高所设计系统的总体性能。

IP模块的两种开发方式：

AMPP （ Altera Megafunction Partner Program），是 ALtera宏功能模块、 IP核开发伙伴组织，提供基于 Altera器件的优化的宏功能模块、 IP内核。

MegaCore，是 Altera自行开发完成的，包括数字信号处理、图像处理、通信、接口、处理器等种类的 IP核， Quartus II 、MAX+plus II软件提供对宏功能模块进行编译和仿真，测试其性能。

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3.5 CYCLONE II器件介绍3.5.1 Cyclone II器件的主要特性和基本结构

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Cyclone II器件的基本结构

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3.3.2 Cyclone II器件的主要资源介绍

逻辑阵列块 MultiTrack互连 全局时钟网络和锁相环 嵌入式存储器 嵌入式乘法器 IOE

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1. LE (Logic Element)

4 输入查找表相当于 4 输入的函数发生器，能够实现 4 变量输入的所有逻辑。 一个可编程寄存器。 一个进位链连接。 一个寄存器链连接。 能够驱动所有的可能的互连，包括本地互连、列间、行间、寄存器链及直接互连。 支持寄存器打包。 支持寄存器反馈。

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逻辑单元的结构逻辑单元的结构

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通用模式

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计算模式

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2. LAB (Logic Array Blocks)每个 LAB包括 16 个 LE 、 LAB控制信号（清除、时钟、时钟使能、复位等）、 LE进位链、寄存器进位链及 LAB本地互连。

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LABLAB 互连示意图互连示意图

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LAB控制信号示意图

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3. MultiTrack互连行互连

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列互连

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4. 全局时钟网络及锁相环

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时钟控制块

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全局时钟网络

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PLL的结构

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5.嵌入式存储器

• M4K RAM的特性

128x32 256 x 16 2k x 24Kx1

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6.嵌入式乘法器

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7.I/O单元