ＶＨＤＬ設計演習 Ⅰ 　　入　門　編広島県立西部工業技術センター

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ＶＨＤＬ設計演習

Ⅰ　　入　門　編

広島県立西部工業技術センター

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１．作業ディレクトリの作成

　まず、エクスプローラを起動し、　ルートディレクトリの下にｓｅｍｉｎａｒというディレクトリを、　その下にＶＨＤＬというディレクトリを作成して下さい。

（ DOS/V の場合）Ｃ：￥ｓｅｍｉｎａｒ￥ＶＨＤＬ

（９８の場合）Ａ：￥ｓｅｍｉｎａｒ￥ＶＨＤＬ

以下、ＶＨＤＬ演習で作成するファイルはＶＨＤＬの下に作ります。それ以外の、ディレクトリには何も作らないで下さい。

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２．ＶＨＤＬの基本ブロック例題１　ａｏｉゲート　　 aoi.vhdlibrary ieee;use ieee.std_logic_1164.all;

entity aoi is port(a,b,c,d:in std_logic; f :out std_logic);end aoi;

architecture aoi_body of aoi isbegin

f<=not((a and b)or(c and d));end aoi_body;

ＡＢＣＤ

Ｆ

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（１） VHDL の基本ブロックはエンティティとアーキテクチャ。（２）エンティティは

ブロックの名前（これをエンティティ名と呼ぶ。）入出力ピン名とその方向，ビット幅など

　　ブロックを外部から見た場合の仕様を記述する部分。（３）アーキテクチャはブロックの内部表現，　　論理回路としての構造を記述する部分。（４）上の例ではａｏｉがエンティティ名、ａｏｉ _ ｂｏｄｙがアーキテクチャ名。（５） library は使用するライブラリ名を，　　 use はライブラリ中の使用するパッケージ名を宣言する。　　両方とも決まり文句と思ってよい。（６）入出力ピン宣言はエンティティの port 部分で行い，

入　力 = in std_logic 　　　出　力 = out std_logic

双方向 = inout std_logic（７）簡単な機能は，信号代入文 <= で記述する。（８） VHDL のビット演算子は論理演算子と共用で

and or not xor 　　が使える。（９）わかりやすい様に ( ) を使ってよい。参照：長谷川テキストｐ１７～２３

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クイックロジック社ＱｕｉｃｋＷｏｒｋｓ

論理合成Ｓｙｎｐｌｉｆｙ

ＶｅｒｉｌｏｇシミュレータＳＩＬＯＳⅢ

ＨＤＬエディタターボライタ

配置配線ツールＳｐＤＥ兼　統合化環境

回路図入力ＳＹＮＡＲＩＯ

Ｖｅｒｉｌｏｇ学習

ＶＨＤＬ学習

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３．ＳｐＤＥの起動　スタート　－　プログラム　－　ＱｕｉｃｋＬｏｇｉｃ　ー　ＳｐＤＥでＳｐＤＥを起動します。

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４．ＨＤＬエディタの起動

ＳｐＤＥのツールバーから、ＨＤＬエディタのアイコン　　　を押して、ＨＤＬエディタを起動し、クリエイトアイコン　　　を押す。

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５．ＶＨＤＬコードの入力、保存

　例題１のＶＨＤＬコードを入力し、ＦｉｌｅーＳａｖｅＡｓメニューから￥ｓｅｍｉｎａｒ￥ＶＨＤＬの下に、ファイル名ａｏｉ．ｖｈｄで保存する。

　拡張子が定まると、 entity 、 architecture などのＶＨＤＬキーワードが紺色でハイライトされます。紺色は見にくいのでＨＤＬエディタの　　Ｗｉｎｄｏｗ－ＣｏｌｏｒｓーＫｅｙｗｏｒｄで、青色に変更して下さい。

Ｆｉｌｅ－ＥｘｉｔでＨＤＬエディタを終了し、ＳｐＤＥに戻ります。

６．論理合成Ｓｙｎｐｌｉｆｙの起動　ＳｐｄｅのＦｉｌｅ－Ｉｍｐｏｒｔ－ VHDL メニューから￥ｓｅｍｉｎａｒ￥ＶＨＤＬ￥ａｏｉ．ｖｈｄを指定し、論理合成ツールを起動します。

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７．ターゲットデバイスの指定と論理合成　ＲＵＮボタンのすぐ上のＣｈａｎｇｅボタンを押して、Ｐａｒｔをｐ８ｘ１２ｂ、Ｐａｃｋａｇｅをｐｌ４４に変更し、ＯＫを押します。次に、ＲＵＮボタンを押して、論理合成をかけます。

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８．エラーの修正　ソースファイルにエラーがあると、下の画面で停止します。ＶｉｅｗＬｏｇボタンでエラー内容を確認した後、Ｅｄｉｔボタンを押して、ＨＤＬエディタを再度起動し、エラー箇所を修正します。

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９．論理合成プロジェクトの保存　エラーがなければＤｏｎｅが表示されて、下の画面で停止します。「はい」を選んで論理合成プロジェクトを保存し、ＳｐＤＥに戻ります。

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１０．配置配線の実行　ＳｐＤＥのツールバーからＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を実行します。途中、ＲＵＮと「いいえ」を選択します。

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１１．配置配線結果の確認　ＳｐＤＥツールバーからＦｕｌｌＦｉｔアイコン　　　を選択し、チップ全体を表示させます。

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　次に、Ｖｉｅｗ－ＮｏｒｍａｌＦｉｔメニューを選択し、Ｚカーソルを回路のある部分でクリックして、回路部分を拡大表示します。　さらに拡大したければＺｏｏｍＩｎアイコン　　　を使います。

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ａｂ

ｃｄ

ｆ

　回路部分のみを拡大すると、下図のようになります。台形印のセレクタはｒ＝ｓ・ｐ＋ｓ・ｑを表しますので、全体として

ａ・ｂ＝１またはｃ・ｄ＝１の時　ｆ＝０それ以外の時　　　　　　　　　ｆ＝１

となり、最初の VHDL コードを満す回路が生成されていることが分かります。

ｒ

ｓ

ｐ

ｑ

入力ｓ　　出力ｒ　０　　　　　ｐ　１　　　　　ｑ

※論理合成結果を確認したら、Ｆｉｌｅ－Ｓａｖｅメニューで結果を保存します。

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１２．ここで、この後のシミュレーションのために、シミュレータ・タイプを変更しておきます。　ＳｐＤＥツールバーからＴｏｏｌＯｐｔｉｏｎｓボタン　　　を押して、ＢａｃｋＡｎｎｏｔａｔｉｏｎタブのＳｉｍｕｌａｔｏｒを

Ｖｉｔａｌ３．０　Ｃｏｍｐｌｉａｎｔに変更してから、ＳａｖｅＳｅｔｔｉｎｇしてから、ＯＫを押します、

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library ieee;use ieee.std_logic_1164.all;

entity aoi is port(a,b,c,d:in std_logic; f :out std_logic);end aoi;

architecture aoi_body of aoi issignal ab,cd,o:std_logic;

begin-- f<=not((a and b)or(c and d));

ab<=a and b;cd<=c and d;o <=ab or cd;f <= not o;

end aoi_body;

１３．基本ブロック（続き）　ＨＤＬエディタを起動し、ａｏｉ．ｖｈｄを次のように修正します。

ＡＢＣＤ

Ｆ

ＡＢ

ＣＤ

Ｏ

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（１）やや複雑な機能は、 signal 宣言したローカル信号を使う　　ことができる。上の例では ab,cd,o がローカル信号。　　ローカル信号はアーキテクチャ内部でのみ有効。

（２） VHDL には暗黙宣言はない。

（３） -- は１行のみのコメント行。　　ＶＨＤＬには、Ｖｅｒｉｌｏｇの／＊　　　　＊／の様に　　複数行を一度にコメントアウトする方法はない。

修正が終わったらソースコードを保存し、論理合成をかけて配置配線を実行して下さい。結果は同じになります。

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問題１　インバータＬＳ０４．ｖｈｄを設計し、結果を確認しなさい。問題２　ＮＡＮＤゲートＬＳ００．ｖｈｄを設計し、結果を確認しなさい。

問題３　ＮＯＲゲートＬＳ０２．ｖｈｄを設計し、結果を確認しなさい。　

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１４．階層設計例題２　マルチプレクサ　mux2.vhdlibrary ieee;use ieee.std_logic_1164.all;-- inverter ---entity inv is

port(a:in std_logic; f:out std_logic);

end inv;architecture inv_body of inv isbegin

f<=not a;end inv_body;---------------------------------------library ieee;use ieee.std_logic_1164.all;-- multiplexer --entity mux2 is

port(sel,a,b:in std_logic; f :out std_logic);

end mux2;

architecture mux2_body of mux2 is component inv

port(a:in std_logic; f:out std_logic);

end component; component aoi port(a,b,c,d:in std_logic; f :out std_logic); end component; signal selb,o:std_logic;begin g1:inv port map(sel,selb); g2:aoi port map(sel,a,selb,b,o); g3:inv port map(o,f);end mux2_body;

ｇ１ｇ２ｇ３

SELBＯ

ＳＥＬＡ

Ｂ

ＡＯＩＦ

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（１）もっと複雑な回路記述には、階層設計を使う。

（２）階層設計は複数のエンティティ，アーキテクチャ宣言と　コンポーネント宣言およびコンポーネントインスタンスを使う。

（３）複数のエンティティ，アーキテクチャ宣言は　　 inv の様に同一ファイル内に書いても良いし，　　 aoi の様に別ファイルに書いても良い。　　ただし、 library と use はエンティティ毎に必要。

（４）コンポーネントインスタンスは，サブルーチンコールの様なもので，　　 g1 ， g2 ， g3 の様に

インスタンス名 : コンポーネント名 port map(ポートリスト );　　の形式で行う。 verilog とは順序が逆なのに注意。

参照：長谷川テキストｐ２４～２６

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（５）コンポーネントインスタンスのポートリストは、　　呼び出す側と呼び出される側のポートを接続するもので，　　上の例の様に並びによる接続が一般的。

　　次の例の様に名前による接続も使える。 g3:inv port map(a=>o,f=>f);

　　出力信号を接続しない場合は、予約語 open を使う。

（６）コンポーネント・インスタンスをするためには，　　アーキテクチャ内で予めコンポーネント宣言して　　おかなければならない。

component コンポーネント名port(ポートリスト );

end component;　　の形式で行う。エンティティ宣言から is を取ったのと同じ形式。　　Ｃ言語のプロトタイプ宣言に似た概念。　　　コンポーネント宣言時の信号名は、エンティティ宣言時と　　同じであること。

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（７）メインブロックｍｕｘ２のサブブロックａｏｉは、別ファイルに入って　　いるので、下図のようにＳｙｎｐｌｉｆｙで２つのファイルを指定して　　論理合成します。ファイルを追加するにはＡｄｄボタンを使います。　　この時、メインのｍｕｘ２が一番下に来るように指定します。

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例題２を入力し、論理合成、配置配線を実行します。結果は、論理圧縮の効果で例題１より簡単になり、下図のようになります。

ｓｅｌ＝１なら　ｆ＝ａｓｅｌ＝０なら　ｆ＝ｂ

となっています。

ａ

ｂ

ｓｅｌ

ｆ

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１５．条件付き信号代入文例題３　セレクタ　ｍｕｘ２１．ｖｈｄ

library ieee;use ieee.std_logic_1164.all;-- multiplexer --entity mux21 is


end mux21;

architecture v1 of mux21 isbegin

f <= a when (sel='1') else b;end v1;

ｓｅｌａｂ

ｆ

ｍｕｘ２１

※後のシミュレーションの為にファイル名、エンティティ名とも必ず、ｍｕｘ２１にして下さい。　ファイル名とエンティティ名が一致しないと、遅延シミュレーション時にエラーが出ます。

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（１）前の例 (mux2) では，階層設計を説明するため，複雑な　　書き方をしたが，セレクタ自体はもっと簡単に記述できる。

（２）信号代入文 <= には，Ｃ言語の条件演算子に似た　　条件付信号代入文があり，

左辺 <=(右辺１ ) when (条件式 ) else (右辺２ );　　が使える。

（３）上の例では， sel=1 なら f=a ， sel=0 なら f=b になる。

（４）条件式に使う関係演算子は = 　等しい > 　大　　　　 >= 　以上/= 　等しくない < 　小　　　　 <= 　以下

　　が使え，それらの論理演算 AND 　論理積 OR 論理和　　　 NOT 論理否定

　　も使える。

（５）１ビット幅の定数は '1' '0' 　と書く。

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１６．ｐｒｏｃｅｓｓ文とｉｆ文例題３　セレクタ　ｍｕｘ２１．ｖｈｄ

library ieee;use ieee.std_logic_1164.all;-- multiplexer --entity mux21 is


end mux21;

architecture v2 of mux21 isbegin

process(sel,a,b) beginif(sel='1') then f<=a;

else f<=b;end if;

end process;end v2;

ｓｅｌａｂ

ｆ

ｍｕｘ２１

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（１）条件演算子よりもわかりやすい if 文もあるが，　　アーキテクチャ内にダイレクトに書くことはできない。　　上の例の様に process ブロックの中で記述する。　　（ verilog の always ブロックに相当）

（２） process 文は process( 信号名 ) begin :end process;

　　の形で記述し， ( ) 内の信号名が変化したときのみ評価される。　　つまり ( ) 内には process ブロックとしての入力信号を記述する。　　これをセンシティビティ・リストという。　　複数の入力信号が有る場合は，カンマで区切って記述する。

（３） process ブロックで組合せ回路を生成する場合，入力信号を全てセンシティビティ・リストに記述しなければならない。　　（順序回路の場合はそうとは限らない。）

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（４） process ブロック内では， if 文， case 文が使え if(条件式） then 式１ ; else 式２ ;end if;

　　と書く。（ then と end if がある点が， verilog と違う）。　　多重 if は，

if(条件式１） then 式１ ;elsif(条件式２） then 式２ ; else 式３ ;

end if;　　と書く。 elseif でない点に、特に注意。

（５） if 文で全ての条件が列挙されていれば組合せ回路，　　そうでなければ順序回路が生成されるのは verilog と同じ。

例題３を入力し、論理合成、配置配線を実行します。結果は例題２と同じになります。

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　ＶＨＤＬ設計演習

Ⅱ　シミュレーション編

　　　広島県立西部工業技術センター

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１．テスト・ベンチの準備　例題３の設計ｍｕｘ２１．ｖｈｄを、ＶＨＤＬシミュレータを用いて検証します。　設計検証用テストパターンを発生させるＶＨＤＬコードのことをテスト・ベンチと呼びます。拡張子は通常　．ｔｂ　を使います。　ＨＤＬエディタでｍｕｘ２１．ｖｈｄを開いた状態で、

ＨＤＬー　ＧｅｎｅｒａｔｅＴｅｓｔＢｅｎｃｈを実行すると、テストベンチの雛形ｍｕｘ２１．ｔｂが生成されます。※遅いマシンでは数分かかることもあります。　 library ieee;　 use ieee.std_logic_1164.all;①ENTITY TestBench IS　 END TestBench;②ARCHITECTURE HTWTestBench OF TestBench IS

③COMPONENT mux21 PORT (sel,a,b:in std_logic; f :out std_logic);

　　 END COMPONENT;④SIGNAL selSignal,aSignal,bSignal: std_logic;④SIGNAL fSignal : std_logic;

　 BEGIN ⑤U1 : mux21 PORT MAP (sel => selSignal, a => aSignal, b => bSignal, f => fSignal); ⑥②END HTWTestBench;

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①テストベンチのエンティティには、ポートリストが有りません。　エンティティ名は何でもかまいませんが、ここでは TestBench です。

②アーキテクチャ名は何でもかまいませんが、　　ここでは HTWTestBench です。

③シミュレーション対象である mux21 をコンポーネント宣言します。

④入力信号、出力信号ともに、シグナル宣言します。信号名は　　元の信号名に Signal をつけたものが自動生成されています。

⑤シミュレーション対象ｍｕｘ２１をコンポーネント・インスタンスとして、　呼び出します。信号の接続には、名前による接続が行われていま　すが、並びによる接続でも構いません。

⑥この位置に、実際のテストパターン用コードを追加します。

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　それでは、⑥の位置に下記を追加して、テストベンチを完成させてから、ｍｕｘ２１．ｔｂとして保存して下さい。

process beginselSignal <='0'; aSignal <='0'; bSignal <='0'; wait for 100ns;selSignal <='0'; aSignal <='0'; bSignal <='1'; wait for 100ns;selSignal <='0'; aSignal <='1'; bSignal <='0'; wait for 100ns;selSignal <='0'; aSignal <='1'; bSignal <='1'; wait for 100ns;

selSignal <='1'; aSignal <='0'; bSignal <='0'; wait for 100ns;selSignal <='1'; aSignal <='0'; bSignal <='1'; wait for 100ns;selSignal <='1'; aSignal <='1'; bSignal <='0'; wait for 100ns;selSignal <='1'; aSignal <='1'; bSignal <='1'; wait for 100ns;wait;

end process;

　この例で分かるように、テストベンチでの信号値の代入にはｐｒｏｃｅｓｓ文とｗａｉｔ文を使用します。　意味としては、ｓｅｌ，ａ，ｂの初期値として全て０を代入した後、１００ｎｓ毎に異なる値を代入しています。最後のｗａｉｔが無いと、８００ｎｓ毎に同じ信号入力が繰り返されてしまいます。

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２．機能シミュレーション（Ｐｒｅ－Ｌａｙｏｕｔ）（１）ＱｕｉｃｋＷｏｒｋｓにはＶＨＤＬシミュレータは付属していないので、Ａｃｃｏｌａｄｅ社のＰｅａｋＶＨＤＬを使います。　スタート　ー　プログラム　ー　Ａｃｃｏｌａｄｅ　ＰｅａｋＶＨＤＬ

ー　ＰｅａｋＶＨＤＬ　Ｖｅｒｓｉｏｎ４　でＰｅａｋＶＨＤＬを立ち上げます。

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（２）ＰｅａｋＶＨＤＬは拡張子が＊．ｖｈ＊のファイルしか入力できない　　ので、エクスプローラでテストベンチｍｕｘ２１．ｔｂのファイル名を　ｍｕｘ２１．ｔｂ．ｖｈｄに変更して下さい。　　　　　　（重要！！）（３）ＰｅａｋＶＨＤＬのＮｅｗＰｒｏｊｅｃｔアイコン　　　を押して、新しいプロ　　ジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＰｒｏｊｅｃｔＡｓでこのプロジェクト　　に名前を付けます。ここでは￥ｓｅｍｉｎａｒ￥ＶＨＤＬ￥ｍｕｘ２１．ａｃｃ　　として保存します。

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（４）ＡｄｄＭｏｄｕｌｅアイコン　　　を押して、ｍｕｘ２１．ｖｈｄとｍｕｘ２１．ｔｂ．ｖｈｄを選択します。

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（５）Ｒｅｂｕｉｌｄアイコン　　　を押して、階層構造の再構築をし、モジュールの前に＋マークが付くことを確認します。

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（６）オプションボタン　　　を押して、Ｏｐｔｉｏｎｓウインドウを表示させます。　①Ｃｏｍｐｉｌｅタブの　 compile only if out of date 　をチェック無　②Ｌｉｎｋタブ　　　の　 link only if out of date 　をチェック無　③Ｓｉｍｕｌａｔｅタブの　 Run to time 　を１０００

Time unit 　を　ｎｓ　④Ｓｙｓｔｅｍタブの　 Save options as default 　をチェック有に設定してから、ＯＫを押して下さい。

③以外は１回だけ行えば、結構です。③はこれから行うシミュレーション時間を１０００ｎｓに設定するものですので、別の設計をシミュレーションするなど、シミュレーションすべき時間が変わった場合は、適宜、変更します。

※シミュレーション時間は波形表示ウインドウ（１０）で　マウス右ボタンのｏｐｔｉｏｎｓからも変更できます。

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①

②

③

④

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（７）ｍｕｘ２１．ｔｂ．ｖｈｄをクリックして、ハイライトした状態で

シミュレーションボタン　　　　を押します。エラーがあるとトランスクリプト・ウインドウにエラーメッセージが表示されます。エラーがなければ、（９）に進みます。

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（８）ｍｕｘ２１．ｖｈｄは論理合成のチェックを通っているので、エラーがあるとすれば、ｍｕｘ２１．ｔｂ．ｖｈｄの方です。

　エラーメッセージを確認後、ｍｕｘ２１．ｔｂ．ｖｈｄをダブルクリックすると、エディタが立ち上がるので、エラー箇所を修正します。

　修正が終わったら、Ｆｉｌｅ－ＳａｖｅＭｏｄｕｌｅで保存し、ｍｕｘ２１．ｔｂ．ｖｈｄウインドウのアイコン化ボタン　　　でアイコン化します。

　シミュレーションボタン　　　　を押して、エラーがなければ、（９）に進みます。

　エラーが有れば、エラーメッセージ確認後、アイコン化していたｍｕｘ２１．ｔｂ．ｖｈｄを通常の大きさに戻し、修正を繰り返します。

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（９）エラーがなければ、下の画面で停止するので、ＡｄｄＰｒｉｍａｒｉｅｓボタンとＣｌｏｓｅボタンを、この順番に押します。

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（１０）下の画面で停止するので、ＧＯボタン　　　を押します。　　波形の一部が表示されるので、ＰｅａｋＳｉｍウインドウの　　ツールバーからＶｉｅｗ－ＺｏｏｍＡｌｌを選び、波形全体を　　表示させます。

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（１１）ｓｅｌ＝０の時　ｆ＝ｂ、　ｓｅｌ＝１の時　ｆ＝ａ　を確認します。

ＺｏｏｍＩＮボタン　　　を押して拡大しても、入力信号ａ，ｂ、ｓｅｌと出力信号ｆには時間差がありません。これは、現在表示している結果が遅延時間情報の入っていない機能シミュレーション（ＰｒｅＬａｙｏｕｔ）である為です。　結果を確認したら、ＰｅａｋＳｉｍウインドウを閉じた後、ＳａｖｅＰｒｏｊｅｃｔアイコン　　　を押して、プロジェクトを保存します。

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３．遅延シミュレーション（Ｐｏｓｔ－Ｌａｙｏｕｔ）

　ＰｅａｋＶＨＤＬで遅延シミュレーションを行うには、デバイスメーカ各社が供給するＶＩＴＡＬライブラリを、以下の（１）～（４）の手順でＰｅａｋＶＨＤＬ用にコンパイルする必要があります。　ＶＩＴＡＬは Vhdl Initiative Toward Asic Libaray の頭文字で、ＶＨＤＬで遅延シミュレーションをするための手法の総称です。（１）～（４）は１度だけ実行すれば、以後は必要ありません。

（１）まず、エクスプローラを起動して、　　￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４の下に　ＱＬＯＧＩＣ　というディレクトリを作成します。　次に、クイックロジック社の供給するＶＩＴＡＬライブラリ　　￥ＰＡＳＩＣ￥ＳＰＤＥ￥ＤＡＴＡ￥ＱＬＶＴＬ９５．ＶＨＤを、今作成したディレクトリ　　￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４￥ＱＬＯＧＩＣにコピーします。　

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（２）ＰｅａｋＶＨＤＬのツールバーから、ＮｅｗＰｒｏｊｅｃｔ　　　を押して、新しいプロジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＡｓで　￥ＡＣＣ－ＥＤＡ￥ＬＩＢ４￥ＱＬＯＧＩＣ￥ＱＬＯＧＩＣ．ａｃｃとして名前を付けて、保存します。

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（３）ＡｄｄＭｏｄｕｌｅアイコン　　　でＱＬＶＴＬ９５．ＶＨＤを追加し、

Ｒｅｂｕｉｌｄアイコン　　　でモジュールの前に＋マークが付くことを、確認します。

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（３）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、Ｏｐｔｉｏｎアイコン　　　を押して、ＣｏｍｐｉｌｅタブのＣｏｍｐｉｌｅ　ｉｎｔｏ　Ｌｉｂｒａｒｙに　ＱＬＰＲＩＭＳ　　を設定します。

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（４）ＱＬＶＴＬ９５．ＶＨＤをクリックしてハイライトした状態で、コンパイル　　　を押します。　エラーが無いことを確認後、ＳａｖｅＰｒｏｊｅｃｔアイコン　　　を押して、このプロジェクトを保存します。これでライブラリＱＬＰＲＩＭＳができました。

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（５）ここからｍｕｘ２１．ｖｈｄの遅延シミュレーションを始めます。ＮｅｗＰｒｏｊｅｃｔアイコン　　　を押して、新しいプロジェクトをオープンし、Ｆｉｌｅ－ＳａｖｅＡｓで　　　￥ｓｅｍｉｎａｒ￥ｖｈｄｌ￥ｍｕｘ２１ｖｔｌ．ａｃｃと名前を付けて、保存します。

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（６）ＡｄｄＭｏｄｕｌｅアイコン　　　を押して、ｍｕｘ２１．ｔｂ．ｖｈｄとｍｕｘ２１．ｖｈｑ　（ｖｈｄでないことに注意）を追加し、Ｒｅｂｕｉｌｄアイコン　　　でモジュールの前に＋マークが付くことを確認します。ｍｕｘ２１．ｖｈｑが見つからない場合は、入門編の１２を確認します。

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（７）Ｏｐｔｉｏｎｓボタン　　　を押して、ＳｙｓｔｅｍタブのＳｙｓｔｅｍ　Ｌｉｂｒａｒｙ　Ｐａｔｈを

c:\acc-eda\lib4;c:\acc-eda\lib4\qlogic;に設定します。（２番目のｃ：の前にスペースを入れないこと。）

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（８）ＬｉｎｋタブのSDF File Name 　を　 mux21.sdfSDF Instance Path を　 U1SDF Timing 　を　 Max

に設定します。

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（９）あとは機能シミュレーションの時と同様に、ｍｕｘ２１．ｔｂ．ｖｈｄをクリックしてハイライトした状態で、シミュレーションボタン　　　を押して、シミュレーションを開始します。　結果は下の様に、入力信号ａ，ｂと出力信号ｆとの間に時間差９ｎｓ程度が観測されます。　これは現在表示している結果が、遅延時間情報（ｍｕｘ２１．ｓｄｆ）を考慮した遅延シミュレーション（Ｐｏｓｔ　Ｌａｙｏｕｔ）であるためです。　また、ＶＨＤＬコードも配置配線ツールの出力したｍｕｘ２１．ｖｈｑを使用しています。ＳＤＦはスタンダード・ディレイ・フォーマットと呼び、遅延時間情報の標準フォーマットです。　興味があれば＊．ｓｄｆ、＊．ｖｈｑをエディタで開いて見て下さい。

55

（１０）結果を確認したら、ＰｅａｋＳｉｍウインドウを閉じた後、ＳａｖｅＰｒｏｊｅｃｔアイコン　　　を押して、プロジェクトを保存します。

機能シミュレーションのプロジェクトはｍｕｘ２１．ａｃｃ遅延シミュレーションのプロジェクトはｍｕｘ２１ｖｔｌ．ａｃｃとして保存されています。　遅延シミュレーションを実行した後、機能シミュレーションを実行しようとすると、リンクエラーが出ることがありますが、この時はＣｌｅａｎＰｒｏｊｅｃｔアイコン　　　を押せば、リンクエラーを回避できます。　これ以外にも、意味不明のエラーが出る場合はＣｌｅａｎＰｒｏｊｅｃｔアイコン　　　を試して見て下さい。

※＊．ｖｈｑ内のエンティティ名には、自動的に主ファイル名が採用　されるので、＊．ｖでエンティティ名と主ファイル名が一致していな　いと、コンポーネントが見つからない旨のエラーが出る。※シミュレータタイプがＶＩＴＡＬ３．０ではなく、ＶＩＴＡＬになっていると　ＶＩＴＡＬライブラリが無い旨のエラーが出る。※Ｓｙｓｔｅｍ　Ｌｉｂｒａｒｙ　Ｐａｔｈの途中に、スペースが入っていると、　ＱＬＰＲＩＭＳライブラリが無い旨のエラーが出る。

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問題４　インバータＬＳ０４．ｖｈｄのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを

　実行しなさい。

問題５　ＮＡＮＤゲートＬＳ００．ｖｈｄのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを


問題６　ＮＯＲゲートＬＳ０２．ｖｈｄのテストパターンを設計し、　　　　　機能シミュレーションと遅延シミュレーションを


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４．ピン配置の指定　ピン配置は配置配線ツールが遅延時間や配線効率を考慮して最適に近いものに自動配置するので、これを使うのが無難です。　しかし、設計の最終段階に近く、プリント基板の変更ができない場合などは、次の方法でピン配置を直接指定することも可能です。　ＳｐＤＥのＴｏｏｌｓ－Ｏｐｔｉｏｎｓメニューから、ＢａｃｋＡｎｎｏｔａｔｉｏｎタブを選択し、ＦｉｘＰｌａｃｅｍｅｎｔのＩＯｃｅｌｌｓをチェックｏｎにします。

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　ＯＫを選択後、ＲｕｎＴｏｏｌｓアイコン　　　を押して、配置配線を実行すると、ピン配置情報ｍｕｘ２１．ｓｃｐが生成されます。　現在、ピン１６，１７，１８，１９が割り当てられていることを確認します。（マシンによっては異なることも有ります。）エディタで ql_placement 以下のピン番号を変更し、保存します。#mux21.scp#Synplicity Synthesis pin location command file#Automatically generated by SpDE version SpDE 7.0#Date: 8/10/98 at 10:02#

#---Fixed I/O cells---portprop f ql_placement="IO2";portprop a ql_placement="IO3";portprop sel ql_placement="IO4";portprop b ql_placement="IO5";

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　論理合成Ｓｙｎｐｌｉｆｙを立ち上げて、Ａｄｄボタンを押します。ファイルの種類をＰｒｏｐｅｒｔｙＦｉｌｅｓ（＊．ｓｃ＊）にして、ｍｕｘ２１．ｓｃｐを選択し、「開く」を押します。

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　ＳｏｕｒｃｅＦｉｌｅｓにｍｕｘ２１．ｓｃｐが追加されたことを確認後、ＲＵＮを押して論理合成をかけます。　途中「はい」とＯＫを選択し、ＲｕｎＴｏｏｌアイコン　　　を押すと、ｍｕｘ２１．ｓｃｐで指定したピン配置での配置配線が実行されます。

61


Ⅲ　　基　礎　編


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１．ビット幅のある信号の表現

例題１　コンパレータ　ｃｏｍｐ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;

entity comp isgeneric(n:integer :=4);port(a,b:in std_logic_vector(n-1 downto 0); eq,ge,le:out std_logic);

end comp;

architecture v1 of comp isbegin

eq <= '1' when (a= b) else '0';ge <= '1' when (a>=b) else '0';le <= '1' when (a<=b) else '0';

end v1;

ａ

ｂ

ｇｅｅｑｌｅ

４

４

ｃｏｍｐ

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------------------------------------architecture v2 of comp isbegin

process(a,b) beginif(a= b) then eq<='1'; else eq<='0'; end if;if(a>=b) then ge<='1'; else ge<='0'; end if;if(a<=b) then le<='1'; else le<='0'; end if;

end process;end v2;

（１）１つのエンティティは複数のアーキテクチャを持つことができる。　　上の例ではｃｏｍｐがエンティティで、ｖ１とｖ２がアーキテクチャ。　　明示的にアーキテクチャを指定する場合はコンフィグレーション　　文を使うが，シンプリファイライトはコンフィグレーションをサポ　　ートしていない。　　上の例では v2 の方がコンパイルされる。

64

（２）今までは１ビット幅の信号だけ扱ってきたが，ビット幅の　　ある信号も扱える。 in ， out 宣言で

std_logic_vector(15 downto 0)　　あるいは，

std_logic_vector(0 to 15)　　を使う。 MSB は左， LSB は右。　　 MSB>LSB なら downto を， MSB<LSB なら to を使う。

（３）ビット幅を変更しやすくするためには generic(n:integer :=4);

　　を使う。

（４）上の例の様にコンパレータ等は、 if 文よりも条件付信号　　代入文の方がコンパクトに記述できる。

65

例題１のテストベンチ　ｃｏｍｐ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;　…①

ENTITY TestBench ISEND TestBench;

ARCHITECTURE HTWTestBench OF TestBench IS

COMPONENT comp GENERIC (n:integer :=4); PORT (a,b:in std_logic_vector(n-1 downto 0);

eq,ge,le:out std_logic);END COMPONENT;

constant n:integer:=4;　…② 　　　 SIGNAL aSignal,bSignal: std_logic_vector(n-1 downto 0);

SIGNAL eqSignal,geSignal,leSignal: std_logic;

66

BEGIN U1 : comp

GENERIC MAP (n => 4)PORT MAP (a => aSignal, b => bSignal, eq => eqSignal, ge => geSignal, le => leSignal);

process begin 　…③L1:for i in 0 to 15 loop 　　…④　

aSignal <=conv_std_logic_vector(i,4);　…⑤　　L2:for j in 0 to 15 loop 　　…⑥

bSignal <=conv_std_logic_vector(j,4);　…⑦wait for 100ns;

end loop L2;end loop L1;wait;　

end process;END HTWTestBench;

67

①あとで、関数 conv_std_logic_vector （）を使うために必要です。

②次の行のＳｉｇｎａｌ宣言に出てくるｎのために必要です。

③このｐｒｏｃｅｓｓ文が、実際のテストパターンを発生させます。

④回数指定の繰り返しは　ｆｏｒ…ｌｏｏｐ　で記述します。ラベル名：ｆｏｒ　ループ変数　ｉｎ　初期値　ｔｏ　終了値　ｌｏｏｐ

：ｅｎｄ　ｌｏｏｐ　ラベル名；

　　※ループ変数ｉは宣言が不要です。ラベル名は省略可能。

⑤関数 conv_std_logic_vector （）を使って、整数ｉを４ビット幅の　 std_logic_vector に変換してから、 aSignal に代入します。　ＶＨＤＬは型チェックが厳しいので、直接代入はできません。

68

⑥整数ｊのループです。⑦整数ｊを型変換したあと、 bSignal に代入します。

シミュレーション時間は、１００ｎｓ × １６ × １６＝２５６００ｎｓ以上に設定します。結果は下図のようになります。

69

２．ｃａｓｅ文とビット幅のある定数例題２　デコーダ　ｄｅｃｏｄｅｒ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;

entity decoder is　 port(enb:in std_logic; adr:in std_logic_vector(2 downto 0); y :out std_logic_vector(7 downto 0));end decoder;

ｄｅｃｏｄｅ

ａｄｒ

ｅｎｂｙ

３

８

architecture v1 of decoder isbegin process(enb,adr) begin if(enb='0') then case(adr) is when "000" => y<="11111110"; when "001" => y<="11111101"; when "010" => y<="11111011"; when "011" => y<="11110111"; when "100" => y<="11101111"; when "101" => y<="11011111"; when "110" => y<="10111111"; when others => y<="01111111"; end case; else y<="11111111"; end if; end process;end v1;

70

（１）デコーダは， if 文を並べて書くこともできるが，　　 case 文を使った方がわかりやすい。

case( 信号名 ) iswhen ケース１ => 式１ ;when ケース２ => 式２ ; : :when others => 式ｎ ;

end case;　　と記述する。 others は列記したケース以外、全ての場合とい　　う意味です。これが無いとラッチを生成する処理系もある。

（２）ビット幅のある定数は，（　２進数） B"001" 　　　 B"1111_1110"（１６進数） X"FC"

　　と書く。２進数を表す B は省略できる。

（３） else y<= "11111111" がないと，ラッチが生成される。

71

例題２のテストベンチ　ｄｅｃｏｄｅｒ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;



COMPONENT decoder PORT (enb:in std_logic;

adr:in std_logic_vector(2 downto 0);　　 y :out std_logic_vector(7 downto 0));

END COMPONENT;

SIGNAL enbSignal: std_logic;SIGNAL adrSignal: std_logic_vector(2 downto 0);SIGNAL ySignal : std_logic_vector(7 downto 0);

BEGIN U1 : decoder

PORT MAP (enb => enbSignal, adr => adrSignal, y => ySignal);

72

process beginenbSignal <='0';for i in 0 to 7 loop　　 adrSignal <=conv_std_logic_vector(i,3);　 wait for 100ns;end loop;

enbSignal <='1';for i in 0 to 7 loop　 adrSignal <=conv_std_logic_vector(i,3);　 wait for 100ns;end loop;wait;

end process;END HTWTestBench;シミュレーション時間＝２０００ｎｓ

73

３．算術演算子と連接子例題３　アダー　 adder.vhd

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity adder is generic (n :integer :=4); port(cin :in std_logic; a,b :in std_logic_vector(n-1 downto 0); cout:out std_logic; s :out std_logic_vector(n-1 downto 0));end adder;

ａｄｄｅｒａｂ

ｃｉｎ

ｓ

ｃｏｕｔ

４４

４

74

architecture v1 of adder is signal ax,bx,cx,sx:std_logic_vector(n downto 0);begin

ax(n downto 0)<= '0' & a(n-1 downto 0);bx(n downto 0)<= '0' & b(n-1 downto 0);cx <= (0=>cin, others=>'0');

sx <= ax+bx+cx;s(n-1 downto 0)<= sx(n-1 downto 0);cout <= sx(n);

end v1;--------------------------------------------------------------architecture v2 of adder is signal sx:std_logic_vector(n downto 0);begin

sx <= ('0' & a)+('0' & b)+cin;s <= sx(n-1 downto 0);cout <= sx(n);

end v2;

75

（１）加算器，減算器，乗算器を生成するのに算術演算子　　　＋、ー、＊が使える。

（２）算術演算子を使うためには， use ieee.std_logic_unsigned.all; 　符号なし算術演算パッケージ

　　または， use ieee.std_logic_signed.all; 　　符号有り算術演算パッケージ

　　が必要。

（３）キャリ入出力 cin,cout がなければ s <= a + b;

　　とコンパクトに記述できる。

（４） verilog の連接演算子 { , } に相当するものは VHDL では　　連接子 ( & ) であるが， verilog の様に信号代入文の左辺　　には使えないのでアーキテクチャ v2 の様に，　　 a,b より１ビット多いローカル信号 sx を使って記述するしかない。参照：長谷川テキストｐ２８～３０

76

　　また， VHDL は型チェックが厳しく，左辺と右辺のビット幅が　　異なると，代入できないので，

sx <= a+b+cin;　　はエラーになってしまう。

（５）アーキテクチャ v2 も，コンパイラによっては通らないかもしれない。　　なぜなら， sx と cin のビット幅が違うためである。そのときは（６）の　　ように書く。

（６）０ビット目が cin で，他のビットが全て０の幅ｎビットの信号は，　　アーキテクチャ v1 の様に

(0 => cin , others => '0')　　と書く。これは，集合体と呼ばれ，０ビット目に限らず，ビット位置を　　指定してビット幅のある信号を記述するのに使われる。　　　ただし，集合体の要素としては，ビット幅１のものしか書けない。　　つまり， ('0',a) はエラーになる。参照：長谷川テキストｐ２８～３０

77

例題３のテストベンチ　ａｄｄｅｒ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;



COMPONENT adder GENERIC (n :integer :=4); PORT (cin :in std_logic; a,b :in std_logic_vector(n-1 downto 0); cout:out std_logic; s :out std_logic_vector(n-1 downto 0));END COMPONENT;

constant n:integer:=4;SIGNAL cinSignal : std_logic;SIGNAL aSignal,bSignal : std_logic_vector(n-1 downto 0);SIGNAL coutSignal: std_logic;SIGNAL sSignal : std_logic_vector(n-1 downto 0);

BEGIN U1 : adder GENERIC MAP (n => 4)

PORT MAP (cin => cinSignal, a => aSignal, b => bSignal, cout => coutSignal, s => sSignal);

78

process begin cinSignal <='0';L1:for i in 0 to 15 loop

aSignal <=conv_std_logic_vector(i,4);L2:for j in 0 to 15 loop

bSignal <=conv_std_logic_vector(j,4); wait for 100ns;end loop L2;

end loop L1; cinSignal <='1';L3:for i in 0 to 15 loop

aSignal <=conv_std_logic_vector(i,4);L4:for j in 0 to 15 loop

bSignal <=conv_std_logic_vector(j,4); wait for 100ns;end loop L4;

end loop L3; wait;end process;

END HTWTestBench;シミュレーション時間＝１６ｘ１６ｘ２ｘ１００ｎｓ＝５１２００ｎｓ

79

４．フリップフロップの記述例題４　フリップフロップ　ｄｆｆ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;

entity dff is port(d,clk,sclr,aclr,enb:in std_logic; q,qsc,qac,qen:out std_logic);end dff;

ｄｃｌｋ

ｑｓｃ

ｓｃｌｒ

同期クリア　ＦＦ

ｄｃｌｋ

ｑ通常　ＦＦ

architecture RTL of dff isbegin -- simple ff --- process(clk) begin if(clk'event and clk='1') then q <= d; end if; end process;

-- sync clear ff --- process(clk) begin if(clk'event and clk='1') then

if(sclr='0') then qsc <= '0'; else qsc <= d;

end if;end if;

end process;

80

-- async clear ff -- process(clk,aclr) begin if (aclr='0') then qac <= '0'; elsif(clk'event and clk='1') then qac <= d; end if; end process;

-- enb ff -- process(clk) begin if(clk'event and clk='1') then

if(enb='1') then qen <= d; end if;

end if; end process;end RTL;

ｄｃｌｋ

ｑｅｎ

ｅｎｂ

ｲﾈｰﾌﾞﾙ機能付　ＦＦ

ｄｃｌｋ

ｑａｃ

ａｃｌｒ

非同期クリア　ＦＦ

81

（１）フリップフロップの生成には，上の例の様に if(clk'event and clk='1') then

　　を使う。 if 文なので process ブロックの中で使う。

（２）同期クリア信号は， process( 信号名 ) のセンシティビティ・リストには記述しないで，はじめの if 文の条件にクロックイベントを次の if 文の条件にクリア信号を記述する。

（３）非同期クリア信号は，センシティビティ・リストに記述するとともに　　はじめの if 文の条件にクリア信号を，　　次の elsif 文の条件に，クロックイベントを記述する。

（４）イネーブル信号は，同期クリア信号同じ考え方。　　つまり、センシティビティ・リストには記述しないで，　　はじめの if 文の条件にクロックイベントを　　次の if 文の条件にイネーブル信号を記述する。

82

例題４のテストベンチ　ｄｆｆ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;



COMPONENT dff PORT (d,clk,sclr,aclr,enb:in std_logic;

q,qsc,qac,qen:out std_logic);END COMPONENT;

SIGNAL dSignal,clkSignal,sclrSignal,aclrSignal,enbSignal: std_logic;SIGNAL qSignal,qscSignal,qacSignal,qenSignal: std_logic;

BEGIN U1 : dff 　 PORT MAP (d => dSignal, clk => clkSignal,

sclr => sclrSignal, 　 aclr => aclrSignal, 　 enb => enbSignal, q => qSignal, qsc => qscSignal, qac => qacSignal, qen => qenSignal);

process beginclkSignal <='0';loop …①クロック生成には　 for 無しｌｏｏｐ　が使える。

wait for 50ns;clkSignal <=not clkSignal;

end loop;end process;

83

process beginaclrSignal <='1'; sclrSignal <='1'; enbSignal <='1'; dSignal <='1';　 wait for 125ns;dSignal <='0';　 wait for 200ns;dSignal <='1';　 wait for 300ns;aclrSignal <='0'; sclrSignal <='0'; enbSignal <='0'; 　 wait for 200ns;dSignal <='0';　 wait for 300ns;aclrSignal <='1'; sclrSignal <='1'; enbSignal <='1'; 　 wait for 200ns;dSignal <='1';wait;

end process;END HTWTestBench;シミュレーション時間＝２０００ｎｓ

84

５．エッジ検出回路の記述例題５　エッジ検出　ｅｄｇ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;

entity edg is port(clk,d,reset:in std_logic; rise,fall:out std_logic);end edg;

architecture v1 of edg is signal q1,q2:std_logic;begin　 process(clk) begin if(clk'event and clk='1') then if(reset='0') then q1<='0'; q2<='0'; else q1<=d; q2<=q1; end if; end if; end process;

　 rise<= q1 and (not q2);　 fall <=(not q1) and q2 ;end v1;

ｒｉｓｅｃｌｋ

ｄｑ１ｑ２

ｆａｌｌ

ｒｅｓｅｔ

85

（１）スイッチが押された時，１回だけある動作をさせたい時など，　　入力信号の立ち上がり，立ち下がりを検出する手段として，　　図のようなエッジ検出回路が使用される。

（２）ＶＨＤＬでは立ち下がり，立ち上がりエッジの検出は　　上の例の様に書ける。

（３）ＶＨＤＬの場合、 q1 用と q2 用の process ブロックを分けても，　　分けなくても同じ論理合成結果が得られる。　　　Ｖｅｒｉｌｏｇの場合は、ブロックを分けるか分けないか、また　　＝を使うか、＜＝を使うかで論理合成結果が異なる。

86

例題５のテストベンチ　 edg.tb.vhdlibrary ieee;use ieee.std_logic_1164.all;



COMPONENT edg PORT (clk,d,reset:in std_logic; rise,fall:out std_logic);END COMPONENT;

SIGNAL clkSignal,dSignal,resetSignal: std_logic; SIGNAL riseSignal,fallSignal: std_logic;

BEGIN U1 : edg PORT MAP (clk => clkSignal, d => dSignal, reset => resetSignal,

rise => riseSignal, fall => fallSignal); clock:process begin 　　…① processにも名前が付けられる。

clkSignal <='0';loop wait for 50ns;

clkSignal <= not clkSignal; end loop; end process;

87

d_reset:process begin resetSignal <='0'; dSignal <='0'; wait for 75ns; resetSignal <='1'; wait for 200ns; dSignal <='1'; wait for 300ns; dSignal <='0'; wait for 400ns; dSignal <='1'; wait for 400ns; dSignal <='0'; wait; end process;END HTWTestBench;

シミュレーション時間＝２０００ｎｓ

88

６．同期クリア付きカウンタ例題６　ｃｏｕｎｔｓｃ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity countsc isport(clk,clr:in std_logic;　　 count :out std_logic_vector(3 downto 0));　…②

end countsc;

architecture countsc_body of countsc issignal count_tmp:std_logic_vector(3 downto 0);

begin count <= count_tmp;　…③process(clk) begin

if(clk'event and clk='1') thenif(clr='0') then count_tmp <= "0000";

else count_tmp <= count_tmp+1; end if;end if;

end process;end countsc_body;

４ｃｏｕｎｔｃｌｋ

ｃｌｒ

ｃｏｕｎｔｓｃ

89

（１）同期クリア付カウンタは同期クリアＦＦのクリア信号の書き方と　　算術演算子 + の応用である。

（２）同期クリア信号はイベントリストに記述しないで、　　最初のｉｆ文の条件にクロックイベントを、　　次のｉｆ文の条件に同期クリア信号を記述する。

（４）重要なのは VHDL の out 宣言された信号（この例では count ）は，　アーキテクチャ内部で，読み出し参照できない点である。

（５）信号代入文の左辺には，もちろん書けるので count_tmp の様に，　　ローカル信号を宣言し，再代入してやればよい。

（小テスト）これを１０進カウンタにするには、どうすればよいか。

90

例題６のテストベンチ　ｃｏｕｎｔｓｃ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;



COMPONENT countsc PORT (clk,clr:in std_logic;

count :out std_logic_vector(3 downto 0));END COMPONENT; SIGNAL clkSignal:std_logic:='0';　　…① SIGNAL clrSignal:std_logic:='1';　 …① SIGNAL countSignal : std_logic_vector(3 downto 0);BEGIN U1 : countsc

　　 PORT MAP (clk => clkSignal, clr => clrSignal, count => countSignal);clrSignal<='0' after 125ns, '1' after 325ns; …②clkSignal<=(not clkSignal) after 50ns;　　　　…③

END HTWTestBench;

91

①シグナルの初期値は、シグナル宣言時に与えることも可能。　　＝や＜＝ではなく、：＝であることに注意。

②簡単なシグナル値は、カンマで区切って与えることができる。　　ｗａｉｔ　ｆｏｒの場合は相対時間であったが、ａｆｔｅｒの場合は　　絶対時間であることに注意。この例では、ｃｌｒの初期値は１で、　　１２５ｎｓで０，３２５ｎｓで１になる。

③初期値を与えたクロック信号はｐｒｏｃｅｓｓ文で囲まなくても、　　この書き方で５０ｎｓ毎に反転する信号になる。

④同期クリアなので、ｃｌｒ＝０の次のｃｌｋ立ち上がりでｃｏｕｎｔ＝０と　　なることを確認する。　　

92

７．非同期クリア付きカウンタ例題７　ｃｏｕｎｔａｃ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity countac isport(clk,clr:in std_logic; count :out std_logic_vector(3 downto 0));

end countac;

architecture countac_body of countac issignal count_tmp:std_logic_vector(3 downto 0);

begin count <= count_tmp;process(clk,clr) begin

if(clr='0') then count_tmp <= "0000";elsif(clk'event and clk='1') then count_tmp <= count_tmp+1;end if;

end process;end countac_body;

４ｃｏｕｎｔｃｌｋ

ｃｌｒ

ｃｏｕｎｔａｃ

93

例題７のテストベンチ　ｃｏｕｎｔａｃ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;



COMPONENT countac PORT (clk,clr:in std_logic;

　 count :out std_logic_vector(3 downto 0));END COMPONENT; SIGNAL clkSignal:std_logic:='0'; SIGNAL clrSignal:std_logic:='1';　　　 SIGNAL countSignal : std_logic_vector(3 downto 0);BEGIN U1 : countac

　　 PORT MAP (clk => clkSignal, clr => clrSignal, count => countSignal);clrSignal<='0' after 125ns, '1' after 325ns;clkSignal<=(not clkSignal) after 50ns;

END HTWTestBench;

94

（１）非同期クリア付カウンタは非同期クリアＦＦのクリア信号の　　書き方と算術演算子 + の応用である。

（２）非同期クリア信号は、イベントリストに記述すると共に、　　はじめのｉｆ文の条件にクリア信号を、　　次のｅｌｓｉｆ文の条件にクロックイベントを記述する。

（２）テストベンチは同期クリア付きカウンタと同じもの。　　非同期クリアなので、ｃｌｒ＝０と同時に、ｃｏｕｎｔ＝０となっている　　ことを確認する。

（小テスト）これにキャリー入出力をつけるにはどうすればよいか。

95

８．ステートマシンの記述例題８　ｓｔａｔｅ．ｖｈｄ


entity state is port(clk,a,res:in std_logic; ss:out std_logic_vector(1 downto 0));end state;architecture v1 of state is signal ss_tmp:std_logic_vector(1 downto 0); constant s00:std_logic_vector(1 downto 0):=B"00"; constant s01:std_logic_vector(1 downto 0):=B"01"; constant s10:std_logic_vector(1 downto 0):=B"10"; constant s11:std_logic_vector(1 downto 0):=B"11";

ａ　ａ

ａ

ａ

　ａ

　ａ

１

S00

S01

S11

S10

96

begin ss<=ss_tmp; process(clk) begin if(clk'event and clk='1') then

if(res='0') then ss_tmp<=s00;　　 else case(ss_tmp) is

when s00=> if(a='1') then ss_tmp<=s01; else ss_tmp<=s10; end if;when s01=> if(a='1') then ss_tmp<=s11; end if;when s10=> if(a='0') then ss_tmp<=s11; end if;when s11=> ss_tmp<=s00;

end case; end if; end if; end process;end v1;（１） VHDL のステートマシン記述では，ステートの値は

①　 type宣言した論理的な値 ②　 constant宣言した物理的な値

　　のどちらかを用いる。（２）上の例では，ステートの値を出力として観測したいので，　　 constant宣言した物理的な値を用いている。

97

（２）このステートマシンは，Ｖｅｒｉｌｏｇの時と同様に s00 が初期状態で，

　入力 a=1 なら s00 → s01 → s11 　（但し， s01 で a=0 なら， s01 のまま） ↑ │ └─────┘　入力 a=0 なら s00 → s10 → s11 　（但し， s10 で a=1 なら， s10 のまま） ↑ │ └─────┘と回るものです。 case 文を使えば，上述のようにすっきり書けます。

（３） case 文の when に続くケース値にステートマシンのステート値を　　記述することになるが，これは process ブロック内の読み出し参　　照にあたるので，カウンタの時と同様に，ローカル信号 ss_tmp を　　宣言し使っている。

98

（４）ステートの値を直接，出力として観測する必要がなければ，　　 type 宣言した論理的な値を用いても良い。　　この場合，アーキテクチャは次のように記述する。

architecture v2 of state istype st_val is (s00,s01,s10,s11);signal st:st_val;

beginprocess(clk) begin : ss_tmp を : st に書き換えたものend process;process(st) begin : st と出力の : 関係の記述end process;

end v2;

99

例題８のテストベンチ　ｓｔａｔｅ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;



COMPONENT state PORT (clk,a,res:in std_logic; ss:out std_logic_vector(1 downto 0));END COMPONENT; SIGNAL clkSignal,aSignal,resSignal: std_logic; SIGNAL ssSignal: std_logic_vector(1 downto 0);BEGIN U1 : state

PORT MAP (clk => clkSignal,a => aSignal,　　　　　　　　　　　　　　 res => resSignal,ss => ssSignal); clock:process begin

clkSignal<='0';loop wait for 50ns; clkSignal<=not clkSignal; end loop;

end process;

100

other:process begin resSignal<='0'; aSignal<='0'; wait for 100ns; resSignal<='1'; wait for 700ns; resSignal<='0'; aSignal<='1'; wait for 100ns; resSignal<='1'; wait; end process;END HTWTestBench;

101

９．トライステート出力例題９　ｔｒｉｏｕｔ．ｖｈｄ


entity triout is port(a,oe:in std_logic; y :out std_logic);end triout;

architecture v1 of triout isbegin y<=a when oe='1' else 'Z';end v1;

ａｙ

ｏｅ

architecture v2 of triout isbegin process(a, oe) begin

if(oe='1') then ｙ <=a; else ｙ <='Z';end if;

end process;end v2;

102

（１）トライステート出力、双方向バスの記述は実用的なＬＳＩを　　設計する上でさけて通れない。

（２）１ビットのハイインピーダンスは 'Z' と書く。　　　８ビットはＸ "ZZ" 　または　 B"ZZZZ_ZZZZ" 　と書く。　　　ただし、ＰｅａｋＶＨＤＬではＸ "ZZ" は使えない。　　　 (others => 'Z') と書けば、ビット幅に無関係に使える。

（３）トライステート出力は，　　Ｖ１のように、条件付信号代入文で記述しても良いし、　　Ｖ２のように、ｐｒｏｃｅｓｓ文とｉｆ文で記述しても良い。

（４）トライステート出力は out 宣言する。

103

例題９のテストベンチ　ｔｒｉｏｕｔ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;



COMPONENT triout PORT (a,oe:in std_logic; y :out std_logic);END COMPONENT; SIGNAL aSignal:std_logic:='0'; SIGNAL oeSignal:std_logic:='0'; SIGNAL ySignal : std_logic;

104

BEGIN U1 : triout

PORT MAP (a => aSignal, oe => oeSignal, y => ySignal);

aSignal <=(not aSignal) after 100ns;oeSignal <= '1' after 450ns;

END HTWTestBench;

105

１０．双方向バスの記述例題１０　ｂｉｄｉｒ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;entity bidir is

port(rd,wr:in std_logic; db :inout std_logic);

end bidir;architecture v1 of bidir is

signal idb,odb:std_logic;begin

idb<=db;db <= odb when(rd='0') else 'Z'; process(wr) begin

if(wr'event and wr='1') then odb<=idb; end if;

end process;end v1;

ｒｄ

ｗｒ

ｄｂｉｄｂ

ｏｄｂ

Ｄ　Ｑ

106

architecture v2 of bidir issignal idb,odb:std_logic;

beginidb<=db;process(odb , rd) begin

if(rd=‘0’) then db<=odb; else db<=‘Z’; end if;end process;

process(wr) beginif(wr'event and wr='1') then odb<=idb; end if;

end process;end v2;

（１）双方向バスも，　　Ｖ１のように条件付信号代入文で記述しても良いし、　　Ｖ２のようにｐｒｏｃｅｓｓ文とｉｆ文で記述しても良い。　　※ Verilog の always 文では，トライステート出力は書けたが，　　双方向バスは書けなかった。

（２）双方向バスは inout 宣言する。

107

例題１０のテストベンチ　ｂｉｄｉｒ．ｔｂ．ｖｈｄ

library ieee;use ieee.std_logic_1164.all;ENTITY TestBench ISEND TestBench;

ARCHITECTURE HTWTestBench OF TestBench ISCOMPONENT bidir PORT (rd,wr:in std_logic;

db :inout std_logic);END COMPONENT; SIGNAL rdSignal,wrSignal: std_logic; SIGNAL dbSignal : std_logic; signal rd_data:std_logic; BEGIN U1 : bidir　　 PORT MAP (rd => rdSignal,

wr => wrSignal, db => dbSignal);

108

　　 process procedure wr_proc(wr_dt:in std_logic) is begin

dbSignal <= wr_dt; wait for 50ns; 　　 wrSignal <='0'; wait for 50ns; wrSignal <='1'; wait for 50ns; dbSignal <='Z'; wait for 50ns;

end procedure;　　　　　　 procedure rd_proc(signal rd_dt:out std_logic) is

　 beginrdSignal <='0'; wait for 100ns;rd_dt <= dbSignal;rdSignal <='1'; wait for 100ns;

　 end procedure; begin rdSignal <='1'; wrSignal <='1'; dbSignal <='Z'; wait for 100ns; wr_proc('1'); rd_proc(rd_data); report"time="&time'image(NOW); report"rd_data="&std_logic'image(rd_data);

wait for 100ns; wr_proc('0'); rd_proc(rd_data); report"time="&time'image(NOW); report"rd_data="&std_logic'image(rd_data); wait; end process;END HTWTestBench;

0 50 100 150 200db wr_dt Zwr

0 50 100 150 200 rdrd_dt 　前の値　　　 rd↑時の db の値

109

（１）プロシージャはテストベンチで使用されるサブルーチン。

（２）プロシージャはキーワードｐｒｏｃｅｄｕｒｅで始まり、　　ｅｎｄ　ｐｒｏｃｅｄｕｒｅ；で終わる。

（３）キーワードｐｒｏｃｅｄｕｒｅの次に、プロシージャ名を書く。　　上の例ではではｗｒ＿ｐｒｏｃとｒｄ＿ｐｒｏｃがプロシージャ名。

（４）プロシージャ名の続きの（　　）内で引数宣言を行う。ｗｒ＿ｐｒｏｃでは、ｓｔｄ＿ｌｏｇｉｃ型の入力引数ｗｒ＿ｄｔ　ｒｄ＿ｐｒｏｃでは、ｓｔｄ＿ｌｏｇｉｃ型の出力引数ｒｄ＿ｄｔ

が宣言されている。値をメインルーチンに戻すときはｒｄ＿ｄｔのようにｓｉｇｎａｌ宣言する。

（５）上の例ではｐｒｏｃｅｓｓ文のメインルーチンから、　ｗｒ＿ｐｒｏｃとｒｄ＿ｐｒｏｃを２回づつコールして、　データバスから１と０の書込み、読出しの確認をしている。

110

（６）ｒｅｐｏｒｔ文はメッセージを出力する命令であり、　　ＮＯＷは現在時刻を返す関数です。　　信号値などをｒｅｐｏｒｔ文で表示するときは、型’ｉｍａｇｅ（変数）を　　使って、型タイプの変数を文字列に変換してから表示します。

111


Ⅳ　　応　用　編


112

１．ストップウオッチの設計　次の回路図のハードウエアを用意しています。

14

24

37

＋５１／１００秒

＋５１／１０秒

＋５　１秒

＋５＋５

＋５

＋５

１０秒

１ｋ

１ｋ

１ｋ

１ｋ

７

７

７

７

100k

100k

0.1μ

0.1μ

START

START

STOP

STOP

100HzCLK GND

VCC

LED4

LED3

LED2

LED1

MACH210

WATCH

1143

1021

13811 10 9

44,22

1,12,23,34

93

20

30

43

g

a

e d c h COM2

f g a bCOM1

a

bf

g

ce

hd

7セグメント LED

TLR306

(アノードコモン)

LEDi[0]

LEDi[2]

LEDi[4]

LEDi[6]

g abcdef

ｈ

h

LEDi[5]

LEDi[3]

LEDi[1]

(i=1～4)

COM2COM1

（問題１）１００Ｈｚの方形波をカウントして、下記の仕様の４桁ストップウオッチをＶＨＤＬで記述しなさい。

ｓｔａｒｔスイッチを押すと、カウント開始ｓｔｏｐスイッチを押すと、カウント停止両方同時に押すと、リセット

（問題２）　ｓｔａｒｔスイッチだけで、スタート、ストップ、リセットができる仕様に変更しなさい。

113

①エンティティ digit は LED一桁に相当するサブモジュールで、カウンタ部と７セグメントデコーダ部で構成されています。②カウンタ部は clk をクロック、 resを正論理の同期クリア信号とする４ビットカウンタです。１０進カウンタなので、９の次は０に戻らなければなりません。③キャリー入力が有り、かつカウント値が９の時、キャリー出力が出なければなりません。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity digit is port(clk,res,cin:in std_logic; cout:out std_logic; led :out std_logic_vector(6 downto 0));end digit; architecture v1 of digit is signal dgt:std_logic_vector(3 downto 0);begin process(clk) begin if( 　　　　　 and 　　　　　　　　 ) then

if( ) then dgt<=X"0"; elsif(cin='1' and 　　　　　　　　　　 ) then dgt<=dgt+1; elsif(cin='1' and dgt =X"9") then dgt<=X"0"; end if; end if; end process; cout<=cin when( ) else '0';

①

②

③

114

process(dgt) begincase(dgt) is

when X"0"=> led<= not B"011_1111"; --3f;when X"1"=> led<= not B"000_0110"; --06;when X"2"=> led<= ;when X"3"=> led<= ;when X"4"=> led<= ;when X"5"=> led<= ;when X"6"=> led<= ;when X"7"=> led<= ;when X"8"=> led<= ;when X"9"=> led<= ;when others=> led<= ;

end case; end process;end v1;

④７セグメントデコーダ部は、カウント値を数字表示用データに変換する組合せ回路です。④

115

⑤エンティティ watch1 がメインモジュールでreset,count,display の３つの状態を遷移するステートマシンです。条件は下記の通り。

start のみで count へstop のみで display へ両方で reset へ


entity watch is port(start,stop,clk:in std_logic; led1,led2,led3,led4

:out std_logic_vector(6 downto 0));end watch;architecture v1 of watch is component digit port(clk,res,cin:in std_logic; cout:out std_logic; led :out std_logic_vector(6 downto 0)); end component; signal dres,enb1,enb2,enb3,enb4:std_logic; signal state:std_logic_vector(1 downto 0);

constant reset:std_logic_vector(1 downto 0):="00"; constant count:std_logic_vector(1 downto 0):="01"; constant display:std_logic_vector(1 downto 0):="10";

⑤

⑤

116

digit4 enb4 digit3 enb3 digit2 enb2 digit1 enb1

begin process(clk) begin if(clk'event and clk='1') then if(start='1' and stop='1') then state<=reset; elsif( and ) then state<=count; elsif( and ) then state<=display; end if; end if; end process;

enb1<= ; dres<='1' when (state=reset) else '0';

digit1: digit port map(clk,dres,enb1,enb2,led1); digit2: digit port map(clk,dres, , ,led2); digit3: digit port map(clk,dres, , ,led3); digit4: digit port map(clk,dres, , ,led4);

end v1;

⑥digit1 ～ digit4 はそれぞれ　　 digit1 1/100 秒の桁　　 digit2 1/10 秒の桁　　 digit3 1 秒の桁　　 digit4 10 秒の桁に相当するコンポーネントインスタンスです。

⑦enb1 ～ enb4 は digit1 ～ digit4のキャリ入力とキャリ出力を接続するローカル信号です。

⑤

⑥⑦

117

２．並列ＩＯの設計　下記仕様の８ビット × ３ポート入出力ＬＳＩ（インテル８２５５の簡易版）を設計しなさい。ｃｓ　ｒｄ　ｗｒ　ａｄｒ　動　　　　作Ｈ　 × 　 × 　 ×× 　非　動　作

００　ＤＢ←ＰＡピンＬＬ　Ｈ　０１　ＤＢ←ＰＢピン

１０　ＤＢ←ＰＣピン１１　ＤＢ←ＣＲレジスタ００　ＤＢ→ＰＡレジスタ

ＬＨ　↑ ０１　ＤＢ→ＰＢレジスタ１０　ＤＢ→ＰＣレジスタ１１　ＤＢ→ＣＲレジスタ

ＣＲレジスタはＰＡ、ＰＢ、ＰＣの入出力を決める内部レジスタ。ＣＲ（０）　０　ＰＡ＝出力モード　　　　　　１　ＰＡ＝入力モードＣＲ（１）　０　ＰＢ＝出力モード　　　　　　　　　　　　　１　ＰＢ＝入力モード　　　　　　　ＣＲ（２）　０　ＰＣ＝出力モード　　　　　　　　　　　　　１　ＰＣ＝入力モード

　　　ＰＩＯ

ＡＤＲ　　　ＰＡ

ＣＳ　　　　ＰＢＲＤＷＲ　　　　ＰＣ

ＤＢ　　　ＣＲＲＥＳ

２

８

８

８

８

ＲＥＳはＰＡ，ＰＢ，ＰＣを全て入力モードにする負論理の非同期リセット信号。

118

並列ＩＯ　　ｐｉｏ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;entity pio is generic(n:integer:=8); port(cs,rd,wr,res:in std_logic; adr :in std_logic_vector(1 downto 0); db,pa,pb,pc :inout std_logic_vector(n-1 downto 0));end pio;

architecture pio_body of pio is signal qa,qb,qc,cr,odb:std_logic_vector(n-1 downto 0);begin ----- internal register (reset , cs & wr) -----process(wr,res) begin

if( 　　　　　 ) then qa<=(others=>'0'); qb<=(others=>'0'); qc<=(others=>'0'); cr<=(others=>'1');

elsif( and ) then 　　 if( ) then

case( ) is when "00"=> qa<=db; 　 when "01"=> qb<=db;when "10"=> qc<=db; 　 when others=> cr<=db;

end case; 　　　　 end if; 　　　　 end if;end process;

①

①qa,qb,qc,cr は wr をクロック、~res を非同期クリア信号とする FF でcs がアクティブの時、 db の値が adr で選択された qa,qb,qc,cr のいずれかに書き込まれる。

119

②

③

④

②pa は ~cr[0] を制御信号とする双方向バッファ

pb は ~cr[1] を制御信号とする双方向バッファ

pc は ~cr[2] を制御信号とする双方向バッファ

③は pa,pb,pc,cr をデータ入力　　 adr をセレクト信号　　 odb をデータ出力とする　　データセレクタ

④db は ~cs と ~rd の論理積を制御信号とする双方向バッファ

----- port tri-state assign -----pa<=qa when ( 　　　　　　　　　 ) else (others => 'Z');pb<=qb when ( 　　　　　　　　　 ) else (others => 'Z');pc<=qc when ( 　　　　　　　　　 ) else (others => 'Z');

----- data selecter -----process( , , , , ) begin

case( 　　　　　　 ) iswhen "00"=> odb<=pa;when "01"=> odb<=pb;when "10"=> odb<=pc;when others=> odb<=cr;

end case;end process;

----- databus tri-state assign (cs & rd) ----- db<=odb when( 　　　　 and 　　　　　 ) else (others => 'Z');

end pio_body;

120

ＰＩＯのテストベンチ　ｐｉｏ．ｔｂ．ｖｈｄlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;


ARCHITECTURE HTWTestBench OF TestBench ISCOMPONENT pio GENERIC (n:integer:=8); PORT (cs,rd,wr,res:in std_logic; adr:in std_logic_vector(1 downto 0); db,pa,pb,pc :inout std_logic_vector(n-1 downto 0));END COMPONENT; constant n:integer:=8; SIGNAL csSignal,rdSignal,wrSignal,resSignal: std_logic; SIGNAL adrSignal : std_logic_vector(1 downto 0); SIGNAL dbSignal,paSignal,pbSignal,pcSignal : std_logic_vector(n-1 downto 0); signal rd_data:std_logic_vector(n-1 downto 0);BEGIN U1 : pio GENERIC MAP (n => 8)

PORT MAP (cs => csSignal, rd => rdSignal, wr => wrSignal, res => resSignal, adr => adrSignal, db => dbSignal,

pa => paSignal, pb => pbSignal, pc => pcSignal); paSignal <= pbSignal after 1ns; -- connect from PB to PA

121

processprocedure wr_proc(adr_dt:in std_logic_vector(1 downto 0);

wr_dt:in std_logic_vector(7 downto 0)) isbegin csSignal <='0'; adrSignal <= adr_dt; dbSignal <= wr_dt; wait for 50ns;

wrSignal <='0'; wait for 100ns;wrSignal <='1'; wait for 50ns;csSignal <='1'; adrSignal <= B"11"; dbSignal <= B"ZZZZ_ZZZZ"; wait for 50ns;

end procedure;procedure rd_proc(adr_dt:in std_logic_vector(1 downto 0);

signal rd_dt:out std_logic_vector(7 downto 0)) is begin csSignal <='0'; adrSignal <= adr_dt; wait for 50ns;

rdSignal <='0'; wait for 100ns;rd_dt <= dbSignal;rdSignal <='1'; wait for 50ns;csSignal <='1'; adrSignal <= B"11"; wait for 50ns;

end procedure;begin

csSignal <='1'; rdSignal <='1'; wrSignal <='1';dbSignal <=B"ZZZZ_ZZZZ"; resSignal <='0'; wait for 50ns;resSignal <='1'; wait for 50ns;wr_proc(B"11",X"01"); -- write CW to CRfor i in 0 to 255 loop wr_proc(B"01",conv_std_logic_vector(i,8)); -- write to PB rd_proc(B"00",rd_data); -- read from PA report "i="&integer'image(i)&" rd_data="&integer'image(conv_integer(rd_data));end loop; wait;

end process;END HTWTestBench;

123

解答例watch1.vhd 1/4

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity digit is port(clk,res,cin:in std_logic; cout:out std_logic; led :out std_logic_vector(6 downto 0));end digit; architecture v1 of digit is signal dgt:std_logic_vector(3 downto 0);begin process(clk) begin if(clk'event and clk='1') then

if(res='1') then dgt<=X"0"; elsif(cin='1' and dgt/=X"9") then dgt<=dgt+1; elsif(cin='1' and dgt =x"9") then dgt<=X"0"; end if; end if; end process; cout<=cin when(dgt=X"9") else '0';

124

process(dgt) begincase(dgt) is

when X"0"=> led<= not B"011_1111"; --X"3f";when X"1"=> led<= not B"000_0110"; --X"06";when X"2"=> led<= not B"101_1011"; --X"5b";when X"3"=> led<= not B"100_1111"; --X"4f";when X"4"=> led<= not B"110_0110"; --X"66";when X"5"=> led<= not B"110_1101"; --X"6d";when X"6"=> led<= not B"111_1101"; --X"7d";when X"7"=> led<= not B"010_0111"; --X"27";when X"8"=> led<= not B"111_1111"; --X"7f";when X"9"=> led<= not B"110_1111"; --X"6f";when others=> led<= not B"000_0000"; --X"00";

end case; end process;end v1;


125


entity watch is port(start,stop,clk:in std_logic; led1,led2,led3,led4:out std_logic_vector(6 downto 0));end watch;architecture v1 of watch is component digit port(clk,res,cin:in std_logic; cout:out std_logic; led :out std_logic_vector(6 downto 0)); end component; signal dres,enb1,enb2,enb3,enb4:std_logic; signal state:std_logic_vector(1 downto 0); constant reset:std_logic_vector(1 downto 0):="00"; constant count:std_logic_vector(1 downto 0):="01"; constant display:std_logic_vector(1 downto 0):="10";


126

begin process(clk) begin if(clk'event and clk='1') then if(start='1' and stop='1') then state<=reset; elsif(start='1' and stop='0') then state<=count; elsif(start='0' and stop='1') then state<=display; end if; end if; end process;

enb1<=state(0); dres<='1' when (state=reset) else '0';

digit1: digit port map(clk,dres,enb1,enb2,led1); digit2: digit port map(clk,dres,enb2,enb3,led2); digit3: digit port map(clk,dres,enb3,enb4,led3); digit4: digit port map(clk,dres,enb4,open,led4);

end v1;


127

library ieee;use ieee.std_logic_1164.all;entity pio is generic(n:integer:=8); port(cs,rd,wr,res:in std_logic; adr :in std_logic_vector(1 downto 0); db,pa,pb,pc :inout std_logic_vector(n-1 downto 0));end pio;

architecture pio_body of pio is signal qa,qb,qc,cr,odb:std_logic_vector(n-1 downto 0);begin ----- internal register (reset , cs & wr) -----process(wr,res) begin

if(res='0') then 　 qa<=(others=>'0'); qb<=(others=>'0');qc<=(others=>'0'); cr<=(others=>'1');

elsif(wr'event and wr='1') then 　　 if(cs='0') then

case(adr) is when "00"=> qa<=db; 　 when "01"=> qb<=db;when "10"=> qc<=db; 　 when others=> cr<=db;

end case; 　　　　 end if; 　　　　 end if;end process;

解答例ｐｉｏ．ｖｈｄ　 1/2

128

----- port tri-state assign -----pa<=qa when (cr(0)='0') else (others => 'Z');pb<=qb when (cr(1)='0') else (others => 'Z');pc<=qc when (cr(2)='0') else (others => 'Z');

----- data selecter -----process(adr,pa,pb,pc,cr) begin

case(adr) iswhen "00"=> odb<=pa;when "01"=> odb<=pb;when "10"=> odb<=pc;when others=> odb<=cr;

end case;end process;

----- databus tri-state assign (cs & rd) ----- db<=odb when(cs='0' and rd='0') else (others => 'Z');

end pio_body;

解答例ｐｉｏ．ｖｈｄ　 2/2

ＶＨＤＬ設計演習 Ⅰ 入 門 編 広島県立西部工業技術センター

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ＶＨＤＬ設計演習 Ⅰ 　　入　門　編広島県立西部工業技術センター