半导体集成电路

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学校：西安理工大学学校：西安理工大学院系：自动化学院电子工程系院系：自动化学院电子工程系专业：电子、微电专业：电子、微电时间：秋季学期时间：秋季学期

第 6 章 CMOS 静态逻辑门电路

A

Out

VDD

GND

B

内容提要内容提要CMOS 静态逻辑门： CMOS 与非门或非

门、复合门的构成CMOS 门电路的速度（延迟）CMOS 门电路的功耗

CMOS 静态组合逻辑门

1.CMOS1.CMOS 与非门与非门1.CMOS1.CMOS 与非门与非门

CA

B

C=A·B

A B C

0 0 1

0 1 1

1 0 1

1 1 0

pA

Cn

p

B

n

CMOSCMOS 与非门动作原理与非门动作原理 -1-1CMOSCMOS 与非门动作原理与非门动作原理 -1-1

A = 0A = 0B = 0B = 0 C = 1C = 1

VVDDDD

II

VVDDDD

C = 1C = 1

pA

Cn

p

B

n



A = 0A = 0B = 1B = 1 C = 1C = 1

VVDDDD

II

VVDDDD

C = 1C = 1


pA

Cn

p

B

n


A = 1A = 1B = 0B = 0 C = 1C = 1

VVDDDD

II

VVDDDD

C = 1C = 1


pA

Cn

p

B

n


A = 1A = 1B = 1B = 1 C = 0C = 0

VVDDDD

GNDGND

C = 0C = 0II


pA

Cn

p

B

n

VVDDDD

C = 1C = 1

A = 0A = 0B = 0B = 0

VVDDDD

C = 1C = 1

A = 0A = 0B = 1B = 1

VVDDDD

C = 1C = 1

A = 1A = 1B = 0B = 0

VVDDDD

C = 0C = 0

A = 1A = 1B = 1B = 1

II II II

II

CA

B

C=A·B


2.CMOS2.CMOS 或非门或非门2.CMOS2.CMOS 或非门或非门

CA

B

C=A+B

A B C

0 0 1

0 1 0

1 0 0

1 1 0


nA

Cp

nB

p

或非门动作原理或非门动作原理 -1-1或非门动作原理或非门动作原理 -1-1

A = 0A = 0B = 0B = 0 C = 1C = 1

VVDDDD

II

VVDDDD

C = 1C = 1


nA

Cp

nB

p


A = 0A = 0B = 1B = 1 C = 0C = 0

VVDDDD

II

GNDGND

C = 0C = 0


nA

Cp

nB

p


A = 1A = 1B = 0B = 0 C = 0C = 0

VVDDDD

II

GNDGND

C = 0C = 0


nA

Cp

nB

p


A = 1A = 1B = 1B = 1 C = 0C = 0

VVDDDD

II

GNDGND

C = 0C = 0

II


nA

Cp

nB

p

VVDDDD

C = 1C = 1

A = 0A = 0B = 0B = 0

VVDDDD

C = 0C = 0

A = 0A = 0B = 1B = 1

VVDDDD

C = 0C = 0

A = 1A = 1B = 0B = 0

VVDDDD

C = 0C = 0

A = 1A = 1B = 1B = 1

II

II II II

CA

B

C=A+BII


基本 CMOS 逻辑门 --1

反相器反相器

AA OO

O=AO=A

p

n

A O

两输入与非门两输入与非门

O=AO=A··BB

AAOOBB

两输入或非门两输入或非门

O=AO=A++BB

AAOOBB

nA

Op

nB

p

逻辑门的设计

O

pA

n

pB

n

基本 CMOS 逻辑门 --2三输入与非门三输入与非门

O=AO=A··BB·C·C

AAOOBB

CC

A B C

A

B

C

O

三输入或非门三输入或非门

O=AO=A++B+CB+C

OOAABBCC

A B C

C

B

A

O

NMOSNMOS 、、 PMOSPMOS 互补：互补：（并联《（并联《 ======== 》串联）》串联）NMOSNMOS 输出为“输出为“ 0”0”PMOSPMOS 输出为“输出为“ 1”1”

生成电路为负逻辑：生成电路为负逻辑：组成组成 ANDAND 和和 OROR时，时，加一反相器。加一反相器。晶体管数为：晶体管数为：输入端子数的两输入端子数的两倍。倍。

逻辑门的设计

复合逻辑门

O=AO=A··BB+C+C

AA

OOBB

CC

A B

C

OA

B

C

O=AO=A··BB+C·D+C·D

AA

OOBBCC

O

A

C

B

A

DD

B

D

D

C

O= (AO= (A++B)B)·(C+D)·(C+D)

AA

OOBBCCDD

O

A

B

C

A

C

D

D

B

逻辑门的设计

Exclusive OR 逻辑门

逻辑门的设计

22 输入输入 EOREOR （异或门）（异或门）

AABB

OO

A B OA B O 0 0 00 0 0 0 1 10 1 1 1 0 11 0 1 1 1 01 1 0

O= AO= A··B+B+A·BA·B

= = AA··B+B+A·BA·B

= (= (AA··B)B)··((A·B)A·B)

= = (A(A++B)B)·(A+B)·(A+B)

AA

OOBBAABB

O= (AO= (A++B)B)·(A+B)·(A+B)

O

A

B

A

A

A

B

B

BB B

A A

复合逻辑门

调整逻辑关系式，使得输出为负逻辑调整逻辑关系式，使得输出为负逻辑

逻辑关系为与时，逻辑关系为与时， NMOSNMOS 串联、串联、 PMOSPMOS 并联并联

逻辑关系为或时，逻辑关系为或时， NMOSNMOS 并联、并联、 PMOSPMOS 串联串联

改变尺寸可调整输入阈值或速度改变尺寸可调整输入阈值或速度

逻辑门的设计

ICIC 版图对应于线路版图对应于线路

OutIn

VDD

PMOS

NMOS Polysilicon

In Out

VDD

GND

PMOS 2

Metal 1

NMOS

Contacts

N Well反相器反相器反相器反相器

ICIC 版图对应于线路版图对应于线路

A

Out

VDD

GND

B

B

VDD

A

2-NAND2-NAND2-NAND2-NAND

一、两管串联：

MOS 管的串、并联特性MOS 管的串、并联特性

晶体管的驱动能力是用其导电因子 k 来表示的， k 值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？

晶体管的驱动能力是用其导电因子 k 来表示的， k 值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？

Vd

VgT1

T2

K1

K2Vm

Vs

Vd

Vs

Vg Keff

2[2( ) ]DS GS TH DS DSI K V V V V

2 2 2[( ) 2( ) ( ) ]DS GS TH GS TH DS DS GS THI K V V V V V V V V

2 2[( ) ( ) ]DS GS TH GS TH DSI K V V V V V

由等效管得：

2 2

1 1(1)

DS G M T G T DV V V V V VI K

2 2

2 2(2)

DS G S T G T MV V V V V VI K

1 2

2 2 22 1

1 2 1 2

DS DS

G M T G S T G T D

I IK KV V V V V V V V VK K K K

2 21 2

11 2

[ ] (3)DS G S T G T D

K K V V V V V VI K K

2 2

[ ] (4)DS eff G S T G T DV V V V V VI K

设： Vt 相同，工作在线性区。设： Vt 相同，工作在线性区。

将上式代入（ 1 ）得：将上式代入（ 1 ）得：

Vd

VgT1

T2

K1

K2Vm

Vs

比较（ 3 ）（ 4 ）得：

1 2

1 2effK KK K K

1

11Neff

i i

K

K

同理可推出 N 个管子串联使用时，其等效增益因子为：同理可推出 N 个管子串联使用时，其等效增益因子为：

2 2

1 2 1 2( )[ ]

DS DS DS G T S G T DV V V V V VI I I K K 2 2

1 2

[ ]DS eff

eff

G T S G T DV V V V V VI KK K K

1

N

eff ii

K K

二、两管并联：二、两管并联：

Vd

Vs

Vg Keff

Vd

Vg K1 K2

Vs

同理可证， N 个 Vt 相等的管子并联使用时：同理可证， N 个 Vt 相等的管子并联使用时：

在一个组合逻辑电路中，为了使各种在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的逻辑门的驱动能力要与标准反相器的特性相同。特性相同。

在一个组合逻辑电路中，为了使各种在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的逻辑门的驱动能力要与标准反相器的特性相同。特性相同。

与非门电路的驱动能力与非门电路的驱动能力

baX

B

VDD

A

设：标准反相器的导电因子为 Kn=Kp ，

逻辑门： Kn1=Kn2=K’n Kp1=Kp2=K’p

设：标准反相器的导电因子为 Kn=Kp ，

逻辑门： Kn1=Kn2=K’n Kp1=Kp2=K’p

（1） a ， b=1 ，1时，下拉管的等效导电因子：Keffn=K’n/2

B

VDD

A

p

nK’n/2K’n/2

（ 2） a， b=0 ， 0时，上拉管的等效导电因子： Keffp=2K’p（ 3） a， b=1 ， 0或 0， 1时，上拉管的等效导电因子：βeffp=β’p

p

n

2K’p p

n

K’p

两个两个 NN 管管串联串联

两个两个 PP 管管并联并联

11 个个 PP 管管工作工作

综合以上情况，在最坏的工作情况下，即：（ 1 ）、（ 3 ），应使： Keffp=K’p=Kp Keffn=K’n/2=Kn

即要求 p 管的沟道宽度比 n 管大 1.25 倍以上。即要求 p 管的沟道宽度比 n 管大 1.25 倍以上。

p

nK’n/2K’n/2

p

n

K’p



二、或非门： baX

Tn1A

CTp2

Tn2B

Tp1

(1) 当 a ， b=0 ， 0 时，上拉管的等效导电因子： Keffp=K’p/2

AC

B

p

n

K’P/2K’P/2

(2) 当 a ， b=1 ， 1 时，下拉管的等效导电因子： Keffn=2K’n(2) 当 a ， b=1 ， 1 时，下拉管的等效导电因子： Keffn=2K’n

p

n 2K’n2K’n

(3) 当 a ， b=1 ， 0 或 0 ， 1 时，下拉管的等效导电因子： Keffn=K’n(3) 当 a ， b=1 ， 0 或 0 ， 1 时，下拉管的等效导电因子： Keffn=K’n

p

n

K’p

综合以上情况，在最坏的工作情况下，即：（ 1 ）、（ 3 ），应使： Keffp=K’p/2=Kp Keffn=K’n=Kn

即要求 p 管的沟道宽度比 n 管大 5 倍以上。即要求 p 管的沟道宽度比 n 管大 5 倍以上。

p

n K’nK’n

p

n

K’p/2



作业

2.2. 计算题计算题 11 复合逻辑门的驱动能力复合逻辑门的驱动能力 ,, 为了保证最坏工作条为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的特性相同件逻辑门的驱动能力要与标准反相器的特性相同 ,P,P 管和管和NN 管的尺寸应如何选取。管的尺寸应如何选取。

2.2. 计算题计算题 11 复合逻辑门的驱动能力复合逻辑门的驱动能力 ,, 为了保证最坏工作条为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的特性相同件逻辑门的驱动能力要与标准反相器的特性相同 ,P,P 管和管和NN 管的尺寸应如何选取。管的尺寸应如何选取。

1.1. 画出画出 O=AO=A··BB+C·D+C·D 的的 CMOSCMOS 组合逻辑门电路。组合逻辑门电路。1.1. 画出画出 O=AO=A··BB+C·D+C·D 的的 CMOSCMOS 组合逻辑门电路。组合逻辑门电路。

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