直接数字频率合成技术(DDS)

东南大学 无线电系

比赛中用到的波形发生器 波形是信息和能量的载体 , 它无处不在 . 历来的賽题中 , 绝大部分都直接和间接地与波形发生器有关 . 例如 :

1, 要求制作一个信号源如第二届的”实用信号源的设计和制作” , 第六

届 的”射频振荡器制作” , 第五届的“波形发生器”等2, 賽题中 , 需要用到信号源

如数据采集 , 无线电接收 , 元件参数测试仪 , 频率计 , 频率特性测试仪等 .

DDS 技术是一种先进的波形产生技术 , 已经在实际中获得广泛应用 , 在比赛中也应该优先考虑采用 .

频率综合技术概述

• 频率可变的振荡源– 通过改变 R,L,C 元件参数改变正弦振荡的频率– 通过改变充放电电流改变振荡频率

• 改变 R• 改变 L• 改变 C• 改变电流

• 压控振荡器 VCO– 用斜波扫描电压 ( 流 ) 控制产生扫频振荡器– 用于频率稳定度和精度仪器不高的场合

• 频率合成技术– 间接合成法 ------ 锁相环 PLL– 直接模拟合成法 ( 早期的直接合成法 )------ 通过模拟电路实现多级的

连续混频 分频 , 获得很小的频率步进 , 电路复杂 , 不易集成– 直接数字合成法 ------DDS

VCO--用电压 (流 )控制振荡频率

改变 R

改变 L

改变 C

改变电流

频率综合技术概述

• 开环 VCO 的频率稳定度和频率精度较低• PLL 使输出频率的稳定度和精度 , 接近参考

振荡源 ( 通常用晶振 )

PLL框图如下 :

PLL 的构成在反馈环路中插入频率运算功能 ,即可改变 PLL 的输出频率 .有三种频率运算方式 :

倍频 分频 混频分别进行频率的 × ,÷, ± 运算

上述运算由模拟和数字电路混合实现 , 由数字鉴相器 ,数字分频器 ,压控振荡器和模拟环路滤波器组成 .输出频率分别为参考频率的 N 倍 , 1/N, ±FL

o rf Nf

1o rf fN

1 2o r rf f f

PLL

为了使输出频率有更高的分辨率 , 常用到多环频率合成和小数分频等技术 .

随着频率分辨率的提高 ,PLL 的锁定时间也越长 , 频率变化越慢 .

DDS

– 1971 年 , 由 J.Tierney 和 C.M.Tader 等人在 “A Digital Frequency Synthesizer” 一文中首次提出了 D

DS 的概念 , DDS 或 DDFS 是 Direct Digital Frequency Synthesis

的简称– 通常将此视为第三代频率合成技术 .– 它突破了前两种频率合成法的原理 ,从”相位”的概念出发进行频率合成 .

– 这种方法不仅可以产生不同频率的正弦波 ,而且可以控制波形的初始相位 .

– 还可以用 DDS 方法产生任意波形 (AWG)

DDS 原理

工作过程为 :

1, 将存于数表中的数字波形 , 经数模转换器 D/A, 形成模拟量波形 .

2, 两种方法可以改变输出信号的频率 :

(1), 改变查表寻址的时钟 CLOCK 的频率 , 可以改变输出波形的频率 .

(2), 改变寻址的步长来改变输出信号的频率 .DDS 即采用此法 .

步长即为对数字波形查表的相位增量 . 由累加器对相位增量进行累加 ,

累加器的值作为查表地址 .

3, D/A 输出的阶梯形波形 , 经低通 ( 带通 )滤波 , 成为质量符合需要的模拟波形 .

累加器的工作示意图

                                                                                                                                                                                                                                                                  

            

设相位累加器的位宽为 2N, Sin 表的大小为 2p, 累加器的高 P 位用于寻址 Sin 表 .时钟 Clock 的频率为 fc, 若累加器按步进为 1 地累加直至溢出一遍的频率为

若以 M 点为步长 , 产生的信号频率为

M 称为频率控制字

2c

out NM

ff

2Noutcff

该 DDS 系统的核心是相位累加器，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中 0~360o 范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动 DAC ，输出模拟量。相位寄存器每经过 2N/M 个 fc 时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个 DDS 系统输出一个正弦波。输出正弦波周期为

频率为

频率控制字与输出信号频率和参考时钟频率之间的关系为：

其中 N 是相位累加器的字长。频率控制字与输出信号频率成正比。由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的 33%, 以避免混叠或谐波落入有用输出频带内。在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。 DAC 分辨率一般比查询表长度小 2~4 位。

M

TT

Nc

o

2

cN

out ffM )2( 120 NM

2c

out NM

ff

通常用频率增量来表示频率合成器的分辨率， DDS 的最小分辨率为

这个增量也就是最低的合成频率。最高的合成频率受奈奎斯特抽样定理的限制，所以有

与 PLL 不同 ,DDS 的输出频率可以瞬时地改变 , 即可以实现跳频，这是 DDS 的一个突出优点，用于扫频测量和数字通讯中，十分方便。

2max0cff

Ncff

2min

DDS 这种技术的实现依赖于高速数字电路的产生，目前，其工作速度主要受 D/A 变换器的限制。利用正弦信号的相位与时间呈线性关系的特性，通过查表的方式得到信号的瞬时幅值，从而实现频率合成。 DDS 具有超宽的相对宽带，超高的捷变速率，超细的分辨率以及相位的连续性，可编程全数字化，以及可方便实现各种调制等优越性能。 但存在杂散大的缺点，限于数字电路的工作速度 ,DDS 的频率上限目前还只能达到数百兆 , 限制了在某些领域的应用。

AD9830

芯片特性+5V 电压供电50MHz 频率片内正弦查询表片内 10 位数模转换器并行数据接口掉电功能选择250mW 功耗48 引脚薄方扁封装（ TQFP ）

DDS的信号质量分析

取样系统信号的频谱

镜像频率分量为－ 60dB ，而其他各种杂散分量分布在很宽的频带上，其幅值远小于镜像频率分量。D/A 之后用的低通滤波器可用来滤去镜像频率分量，谐波分量和带外杂散分量。第一个镜像频率分量最靠近信号频率，且幅度最大，实际应用时，应尽量提高采样时钟频率，使该分量远离低通滤波器的带宽 , 以减少低通滤波器的制作难度。

DDS的信号质量分析 DDS 信号源的性能指标：1, 频率稳定度，等同于其时鈡信号的稳定度。2, 频率的值的精度，决定于 DDS 的相位分辨率。即由 DDS 的相位累加器的字宽和 ROM 函数表决定。本题要求频率按 10Hz 步进，频率值的误差应远小于 10Hz 。 DDS 可达到很高的频率分辨率。3, 失真与杂波：可用输出频率的正弦波能量与其他各种频率成分的比值来描述。失真与杂波的成分可分为以下几个部分：⑴，采样信号的镜像频率分量。 DDS 信号是由正弦波的离散采样值的数字量经 D/A 转换为阶梯形的模拟波形的，当时钟频率为，输出正弦波的频率为时，存在着以采样频率为折叠频率的一系列镜像频率分量，这些镜像频率值为 n± 它们的幅度沿 Sin(x)/x 包络滚降。其输出信号的频谱如图 6 。 19 所示。

⑵ D/A 的字宽决定了它的分辨率，它所决定的杂散噪声分量，满量程时，对信号的信噪比影响可表示为 S/D+N =6.02B+1.76 dB其中 B 为 D/A 的字宽，对于 10 位的 D/A ，信噪比可达到 60dB 以上。 增加 D/A 的位数，可以减少波形的幅值离散噪声。另外，采用过采样技术，即大幅度增加每个周期中的样点数（提高时钟频率），也可以降低该类噪声。过采样方法使量化噪声的能量分散到更宽的频带，因而提高了信号频带内的信噪比。⑶ 相位累加器截断造成的杂波。这是由正弦波的 ROM 表样点数有限而造成的。通过提高时钟频率或采用插值的方法增加每个周期中的点数（过采样），可以减少这些杂波分量。

⑷ D/A 转换器的各种非线性误差形成的杂散频率分量，其中包括谐波频率分量，它们在 N 频率处。这些杂波分量的幅度较小。⑸，其他杂散分量，包括时钟泄漏，时钟相位噪声的影响等。 D/A 后面的低通滤波器可以滤去镜像频率分量和谐波分量，可以滤去带外的高频杂散分量，但是，无法滤去落在低通带内的杂散分量。

DDS的信号质量分析

• 最高电压杂散信号 fspur 出现在频谱 f = fc - f0 时，它限制着输出频率范围的上限。最大杂散信号边带与信号功率之比为

•

• 满量程时，对信号的信噪比影响可表示为

0

0

0

0

0 sin

)(sin

)(

)(

ff

f

f

f

f

ff

fP

fP

c

c

c

c

spur

dBBND

S76.102.6

其中最主要的是相位截断误差带来的噪声

三个噪声 ,都是加性噪声

DDS 的优点与不足

• （ 1 ）输出频率相对带宽较宽输出频率带宽为 50%fs （理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到 40%fs 。

• （ 2 ）频率转换时间短DDS 是一个开环系统，无任何反馈环节，这种结构使得 DDS 的频率转换时间极短。事实上，在 DDS 的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。 DDS 的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。

• （ 3 ）频率分辨率极高若时钟 fs 的频率不变， DDS 的频率分辨率就是则相位累加器的位数 N决定。只要增加相位累加器的位数 N 即可获得任意小的频率分辨率。目前，大多数 DDS 的分辨率在 1Hz 数量级，许多小于 1mHz甚至更小。

• （ 4 ）相位变化连续改变 DDS 输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。

• （ 5 ）输出波形的灵活性只要在 DDS内部加上相应控制如调频控制 FM、调相控制 PM 和调幅控制 AM ，即可以方便灵活地实现调频、调相和调幅功能，产生 FSK、 PSK、 ASK 和 MSK 等信号。另外，只要在 DDS 的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当 DDS 的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。

优点

（ 6 ）其他优点

由于 DDS 中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。

DDS 也有局限性，主要表现在：

• （ 1 ）输出频带范围有限由于 DDS内部 DAC 和波形存储器（ ROM ）的工作速度限制，使得 DDS 输出的最高频有限。目前市场上采用 CMOS、 TTL、 ECL 工艺制作的 DDS 工习片，工作频率一般在几十MHz至 400MHz左右。采用 GaAs 工艺的 DDS芯片工作频率可达 2GHz左右。

• （ 2 ）输出杂散大由于 DDS 采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和 DAC非理想特性造成的杂散。

目前 DDS芯片的生产公司• Qualcomm公司

– 单片电路。 Q2220、 Q2230、 Q2334、 Q2240、 Q2368 ，

– 其中 Q2368 的时钟频率为 130MHz ，分辨率为 0.03Hz ，杂散控制为 -76dBc ，变频时间为 0.1μs;

• Sciteg– ADS-431,– 1.6GHz, 分辨率 1Hz, 杂散 -45dB, 可正交输出

• Stanford• Micro Linear公司

Micro Linear公司电压事业部生产的几种低频DDS 产品

• ML2035特性：（ 1 ）输出频率为直流到 25kHz ，在时钟输入为 12.352MHz野外频率分辨率可达到 1.5Hz （ -0.75～ +0.75Hz ），输出正弦波信号的峰 -峰值为 Vcc；（ 2 ）高度集成化，无需或仅需极少的外接元件支持，自带 3～ 12MHz 晶体振荡电路；（ 3 ）兼容的 3 线 SPI串行输入口，带双缓冲，能方便地配合单片机使用；（ 4 ）增益误差和总谐波失真很低。

• ML2035 生成的频率较低（ 0～ 25kHz ），一般应用于一些需产生的频率为工频和音频的场合。如用 2片ML2035 产生多频互控信号，并与 AMS3104 （多频接收芯片）或 ML2031/2032 （音频检波器）配合，制作通信系统中的收发电路等。

• ML2037 是新一代低频正弦波 DDS单片电路，生成的最高频可达 500kHz 。

AD公司的产品

型 号 最大工作 (MHz) 工作电压（ V ） 最大功耗（ mw) 备 注

AD9832 25 3.3/5 120 小型封装，串行输入，内置 D/A 转换器。

AD9831 25 3.3/5 120 低电压，经济，内置 D/A 转换器。

AD9833 25 2.5～ 5.5 20 10 个管脚的 uSOIC封装。

AD9834 50 2.5～ 5.5 25 20 个管脚的 TSSOP封装并内置比较器。

AD9835 50 5 200 经济，小型封装，串行输入，内置 D/A 转换器。

AD9830 50 5 300 经济，并行输入，内置 D/A 转换器。

AD9850 125 3.3/5 480 内置比较器和 D/A 转换器。

AD9853 165 3.3/5 1150 可编程数字 QPSK/16-QAM调制器。

AD9851 180 3/3.3/5 50 内置比较器、 D/A 转换器和时钟 6倍频器。

AD9852 300 3.3 1200内置 12 位的 D/A 转换器、高速比较器、线性调频和可编程参考时钟倍频器。

AD9854 300 3.3 1200内置 12 位两路正交 D/A 转换器、高速比较器和可编程参考时钟倍频器。

AD9858 1000 3.3 2000内置 10 位的 D/A 转换器、 150MHz 相频检测器、充电汞和 2GHz混频器。

AD公司的产品AD9859

400 MSPS 10-Bit DAC 1.8 V CMOS Direct Digital Synthesizer

AD9951 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer

AD9952 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with High Speed Comparator

AD9953 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with 1024x32 RAM

AD9954 400 MSPS 14-Bit DAC 1.8V CMOS Direct Digital Synthesizer with 1024x32 RAM, Linear Sweep Block, And High Speed Comparator

实现 DDS的几种技术方案

1, 采用高性能 DDS单片电路的解决方案2, 采用分立 IC 电路系统实现 , 一般有

CPU,RAM,ROM,D/A,CPLD, 模拟滤波器等 组成

3, CPLD,FPGA 实现

滤波器的设计的讨论

• 采用低通还是带通 ?

• 要不要采用跟踪滤波 ?

用 Max+plusII 设计 DDS 系统数字部分最简单的方法是采用原理图输入。相位累加器调用 lmp_add_sub 加减法器模拟，相位累加器的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。波形存储器（ ROM ）通过调用 lpm_rom 元件实现，其 LPM_FILE 的值*.mif 是一个存放波形幅值的文件。波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省 3/4 的资源，这是非常可观的。为了进一步优化速度的设计，可以选择菜单 Assign|Globan Project Logic Synthesis 的选项 Optimize10 （速度），并设定 Global Project Logic Synthesis Style 为 FAST ，经寄存器性能分析最高频率达到 100MHz 以上。用 FPGA 实现的 DDS 能工用在如此之高的频率主要依赖于 FPGA 先进的结构特点。

DDS 参考设计采用 QuartusII 是 Altera 近几年来推

出的新一代可编程逻辑器件

Quicklogic 提供

部分源文件是 Quicklogic 专用文件

采用 FPGA设计成的 DDS数控振荡器 NCO

(输出为数字波形 ,须外加 D/A)

Verilog设计的代码文件和其他文件

`include "romtab.v"

`include "claadd8s.v"

`include "loadfw.v"

`include "loadpw.v"

`include "sinlup.v"

`include "phasea.v"

`include "phasemod.v"

`include "pngen.v"

/*******************************************************************************

****************************************************************************

**

**

** Project Name : DDS

**

** Author : Daniel J. Morelli

** Creation Date : 03/04/96 21:51:00

** Version Number : 1.0

**

** Revision History :

**

** Date Initials Modification

**

**

** Description :

**

** This is the top level of the Direct Digital Synthesizer

**

**

*******************************************************************************/

module dds(

RESETN, // global reset

PNCLK, // PN generator clock

SYSCLK, // system clock

FREQWORD, // input frequency word from external pins

FWWRN, // low asserted frequency word write strobe

PHASEWORD, // input phase word from external pins

PWWRN, // low asserted frequency word write strobe

IDATA, // I axis data

QDATA, // Q axis data

COS, // digital cos output

SIN, // digital sin output

MCOS, // modulated digital cos output

MSIN, // modulated digital sin output

DACCLK, // DAC clock to signal when to load DDS sin value

DACOUT); // DAC output of sin wave

// Port types

input SYSCLK, PNCLK, RESETN, FWWRN, PWWRN;

input[31:0] FREQWORD;

input[7:0] PHASEWORD;

output DACCLK, COS, SIN, MCOS, MSIN, IDATA, QDATA;

output[7:0] DACOUT;

wire[31:0] syncfreq; //synchronous frequency word

wire[7:0] syncphswd; //synchronous phase word

wire[7:0] phase; // phase output from phase accumulator

wire[7:0] modphase; // modulated phase value after phase mod block

// design architecture

assign DACCLK = SYSCLK;

//---------------------------------------------------------------

// this module is not part of the NCO

// this module is used to generate random data

// to modulate the NCO output

//---------------------------------------------------------------

pngen U_pngen(

RESETN, // global reset

PNCLK, // PN generator clock

IDATA, // I axis data

QDATA); // Q axis data

//---------------------------------------------------------------

loadfw U_loadfw(

RESETN, // global reset

SYSCLK, // system clock

FREQWORD, // input frequency word from external pins

FWWRN, // low asserted frequency word write strobe

syncfreq); // synchronous frequency word

loadpw U_loadpw(

RESETN, // global reset

SYSCLK, // system clock

PHASEWORD, // input phase word from external pins

PWWRN, // low asserted frequency word write strobe

syncphswd); // synchronous phase word

phasea U_phasea(

SYSCLK, // system clock input

RESETN, // global reset

syncfreq, // synchronous frequency word

COS, // digital cos output

SIN, // digital sin output

phase); // 8 bit quantized phase output

phasemod U_phasemod (

SYSCLK, // system clock input

RESETN, // global reset

syncphswd, // synchronous phase word

phase, // 8 bit quantized phase value

MCOS, // modulated digital cos output

MSIN, // modulated digital sin output

modphase); // modulated phase output

sinlup U_sinlup (

SYSCLK, // system clock input

RESETN, // global reset

modphase, // modulated phase output

DACOUT); // DAC output of sin wave

endmodule

关于 DDS 集成电路芯片高速实时信号生成目前高速实时信号生成的热点问题是直接数字信号生成（ DDS ），其基本结构可以分为相位累加型 DDS 和数据存储型 DDS 。(1) 数据存储型 DDS这种 DDS芯片把要产生的信号波形存储于数据存储器，之后以一定的时钟速率将数据读出后送 DAC芯片，经低通滤波产生所需的信号波形。其最大的优点是信号产生灵活，可以产生任意波形。问题是波形时间长度受存储量限制。(2) 相位累加型 DDS( 如图 4)这种 DDS芯片采用相位累加器和正弦查找表的方法，可以通过数字控制生成正弦信号、线性调频信号、相位编码信号等多种信号形式，信号时间长度不受限制，因此是目前 DDS芯片中的常用类型。其主要问题是只能产生某些特定类型的信号，不能产生任意要求的信号波形。(3)DDS主要性能指标描述 DDS 的主要性能指标包括： (a) 时钟频率； (b) 输出频率范围：一般为时钟频率的 40%； (c) 频率分辨率：取决于相位累加器位数、时钟频率； (d) 输出杂散：来源于相位截断、幅度量化、 DAC非线性； (e) 输出相位噪声：来源于时钟不稳、相位截断、幅度量化、 DAC非线性等等。(4)DDS主要优缺点分析DDS主要优点包括： (a) 频率分辨率极高：取决于相位累加器位数、时钟频率； (b) 输出相对带宽大： 0～时钟频率的 40%； (c) 频率转换时间极短：可达 ns 量级； (d) 频率捷变的相位连续性； (e) 任意波形输出能力； (f) 可实现数字调制性能。DDS主要缺点是：(a) 工作频带限制：最高 1GHz左右； (b) 相位噪声大、杂散抑制差：来源于时钟不稳、相位截断、幅度量化、 DAC非线性等等。(5)DDS当前水平及应用(a)DDS当前水平 ( 如表 2)：(b)DDS 应用：通信、雷达、GPS(全球定位系统 ))、蜂窝基站、图像处理、 HDTV 等等。

- 波形发生器- 阻抗测量- 传感器激励- 数字调制解调- 测试和测量设备- 时钟恢复- 可编程时钟发生器- 液体和气体流量测量- 传感应用- 医用设备- 混合光纤同轴电缆（ HFC ）数据、 电话和视频调制- 雷达和扫描系统的线性调频（ FM ） 源

DDS 作为一种先进的信号产生技术已经广泛应用于各个方面 .信号源仪器 , 测量分析仪器 , 通讯 , 数字信号处理 , 工业控制 ,软件无线电 等

• - 跳频、本地振荡（ LO ）频率合成- 民用和业余爱好者用的射频 (RF)激励信号源- 无线和卫星通信- 蜂窝基站跳频合成器- 宽带通信- VHF/UHF-LO 频率合成- 调谐电路- 军用雷达- 汽车雷达- SONET/SDH 时钟合成- 声光器件驱动器- PSK/FSK/ 斜坡 FSK 调制

DDS+PLL 获得更高的频率

• 尽管 PLL 合成环路能提供上变频和可编程能力 , 但它存在两个缺点 :• 1, 频率分辨率低• 2, 由于基准频率倍频造成的相位噪声增加• solution:• AD9858 带有模拟混频器的 DDS.• 传统的 N 分频 ,N 是整数 , 精细的频率分辨率要求 N 很大 , 环路带宽很窄 ,导致

频率切换慢喝建立时间长 .• 提高分辨率• 通过在反馈路径中放置一个 DDS, 作为分频器 , 形成小数分频 ,DDS 输出的频率

范围可从 DC 到 1/2基准时钟 .• 共有 ==4,294,967,296 个分频系数 , 对 1GHz 的基准时钟 ,AD9858 的频率分辨

率为 0.23283Hz.• 相位噪声• 传统的 PLL,基准频率的相位噪声在环路带宽内按 20 的比例增加 ., 这对于 N 分

频的倍频工作方式或对于上述的小数分频方式 , 都存在这个问题 . 但是 , 有一种方法可以避免这种相位噪声增加 ,那就是将基准频率”转换”为所需要的输出频率 . 如果在要求的载波频率范围内存在一个稳定的基准频率 , 可以用一个 RF混频器将输出信号从载波频率下变频到所需要的范围 .AD9858含有一个吉尔伯特单元 (Gilbert Cell) 结构的 RF混频器以完成这种转换 . 通过减去载波频率 , 可以将输出频率锁定到一个由 DDS 提供的基准频率 . 由于输出信号的动态部分和由 DDS 提供的基准频率之间的比较是一个频率增益为 1 的 PLL 环路中完成的 ,因而不会增加转换环路输出的相位噪声 .

任意波形发生器 AWG• 将所需波形存于 RAM 中• 精心设计滤波器

下一讲内容预告

频率特性测试DDS 在矢量网络分析中的应用