I C P A C K A G E D E S I G N

KEVIN RINEBOLD, MENTOR GRAPHICSJOHN FERGUSON, MENTOR GRAPHICSKEITH FELTON, MENTOR GRAPHICS

WH

IT

EP

AP

ER

通過高密度先進封裝設計的三階段考驗

w w w . m e n t o r . c o m

w w w. m ento r.co m2

通過高密度先進封裝設計的三階段考驗

緒論

單體縮減的成本、風險和限制，推動了多晶體（異質性）進階 IC 封裝解決方案的成長。這些高密度先進

封裝 (HDAP) 為整個設計流程提供了機會，促使傳統 IC 設計和 IC 封裝設計領域的融合。

採用新興的 HDAP 技術，例如扇出型晶圓級封裝 (FOWLP)、矽中介層、矽晶圓堆疊 (CoWoS) 和晶圓堆疊

(WoW) 時，設計團隊需要共同努力以實現整個系統而不僅是個別元件的最佳化。

這些新技術帶來了新的挑戰，公司和設計團隊都必須面對並加以克服（圖 1）。這些挑戰通常分為三類：

1) 工程成本增加；2) 製造延遲；3) devices 的功能故障。

圖 1：HDAP 設計的三類挑戰

w w w. m ento r.co m3

通過高密度先進封裝設計的三階段考驗

為了因應這些挑戰而需進行的流程轉換，通常可分為三個階段：

1. 驗證及確認

a. 最終 2.5D/3D 組裝和個別基板的 LVS/LVL 檢查

b. 多基板電氣萃取與分析

c. 電氣建模

2. 以製造為主的實作

a. 資料庫容量和工具效能

b. 穩健的工具內幾何形狀處理（區域填充／平面）

c. GDS 輸出的準確度和品質

3. 多基板／device 架構

A. 跨越基板邊界的連通性／介面規劃

b. 2.5D/3D 堆疊、device 轉換和縮減

c. 異質資料和格式的管理

雖然這三者的順序似乎是逆向的（即次序顛倒），但這通常是設計團隊處理 HDAP 挑戰的順序。將完成

的設計移至製造和組裝前，便開始對此設計進行廣泛的驗證及確認，可以找到難題和問題，而不會影響

目前的設計流程或方法。一旦第一階段處理得宜，即可準備相關的方法、流程和工具，以減輕與實作相

關的最常見問題。在第三階段中，團隊可以檢視架構和規劃流程，並將其當成左移策略，促成經過驗證

後的最佳化概念，進而大幅減少在實作和最終驗證／Sign Off 時會出現的意外事件。

第 1 階段 - 驗證及確認

HDAP 封裝通常有多個 device 和多個基板（通常是堆疊的），而且通常是由完全不同的設計師和團隊設

計，他們互動可能很好，也可能不好（圖 2）。

圖 2：來自不同設計團隊的三個基板層級

w w w. m ento r.co m4

通過高密度先進封裝設計的三階段考驗

整合這些設計時，需要一些系統層級的驗證及確認程序，以確保無論在邏輯和實體上都已正確地連結。

理想情況下，該解決方案對於整個設計流程所造成的破壞最小，且同時提供屬於個別元件的以及最終組

裝封裝的全面 DRC、LVL 和 LVS 檢查。

相關程序還必須能夠管理這種完全整合了 2.5D/3D 裝配的複雜性和規模，其中的晶粒腳位可能等於／超

過 40,000 個，並且總中介層腳位很容易超過 250,000 個。這種層級的驗證及確認在晶片設計上很常見，但

對於封裝設計者而言，卻是新的概念。

雖然目前已有執行這些關鍵檢查所需的技術，但必須將其整合至封裝設計工作的流程和程序中。理想情

況下，此技術還必須能夠提供，可搭配封裝設計工具顯示的結果。通常，所要求的檢查可分為兩類，實

體幾何形狀和連通性。對於實體（或稱 Layout vs Layout (LVL)）驗證而言，其重點在於分析和驗證 device

和基板之間的對齊、擴充和重疊，如圖 3 簡圖所示。

圖 3：晶粒到中介層的 LVL 檢查

所有元件和基板之間的連通性驗證（或稱 Layout vs Schematic (LVS)），則會驗證連接之幾何形狀間的連通

性、失配連接，以及電氣腳位的位置，如圖 4 所示。

w w w. m ento r.co m5

通過高密度先進封裝設計的三階段考驗

圖 4：整個封裝系統中的 LVS 檢查

典型的流程是使用個別元件（晶粒、中介層、封裝）流程的特定要求來驗證個別元件，然後最好使用單

一規則 deck 或 ADK（組裝設計套件），來定義並檢查元件間介面的 3D 組裝。

當您發現不需要檢查每個晶粒中的所有幾何形狀時，則可以簡化組裝驗證。每個個別的晶粒屆時將已為

其目標晶圓代工廠，針對 DRC 與 LVS 進行合規性檢查。真正需要檢查的是元件之間的互動，但這並不表

示這些檢查不重要。在某些情況下，這些檢查可能需要從每個晶粒中萃取數個圖層，以便評估其影響。

無論組態如何，您使用的工具都必須瞭解每個晶粒和佈局的分層。這包括可區分兩個具有相同圖層名稱

（即 RDL1）之晶粒的能力。此層級的 Sign Off 驗證的關鍵需求在於元件組裝堆疊的定義，以及標準 LVS 來

源系統 netlist。

利用這種方法，可從匯入實體設計資料開始，這資料通常是製造 GDS（圖形資料庫系統）。此外，您亦

可將整個系統的來源 netlist 匯入，這個工作是一大挑戰，但我們稍後會解決這個問題。您還需要晶圓工

廠／OSAT 流程特定的規則，以及如何組裝所有東西的一些相關指示。一旦執行驗證工具並比較資料後，

您可能會發現一切都完好或看到錯誤報告，而這報告理想情況下可以標示原始 Layout 資料庫，並對其進

行同步修改。

第 2 階段 - 以製造為主的實作

一般的設計團隊會從現有的傳統設計工具和流程開始著手。雖然這對多數有機 PBGA（塑膠球柵陣列）設

計都很實用，但若使用 HDAP，設計團隊一開始若不是很辛苦，就會遭遇失敗的命運。

傳統工具會失敗的一部分原因，在於由於 Layout 工具中缺少 mesh pads 以及 degassing 設計的支援而將其插

入或置換到輸出檔案中。另一部分原因則是設計能夠通過 layout 工具中的 DRC，但一旦以 3D 驗證／

Sign Off 工具檢查輸出時卻無法通過。請參見圖 5。

w w w. m ento r.co m6

通過高密度先進封裝設計的三階段考驗

圖 5：傳統設計工具的典型缺點

許多因素會造成失敗，但通常包含以下一項或幾項：區域填充演算法能力不足、缺乏弧形構造、GDS 輸

出品質不佳（例如「路徑與多邊形的比較」或多邊形合併），以及最終的 Layout 工具缺乏資料庫準確度

或解析度。

「暫時解決方法流程」可發揮作用並解決這些問題，但會導致工作流程 Layout 資料庫與實際製造的產品

之間出現不連續性（圖 6）。

圖 6：GDS 暫時解決方法流程

w w w. m ento r.co m7

通過高密度先進封裝設計的三階段考驗

這種設計後的 GDS 編輯很少，甚至永遠不會回饋到 Layout 資料庫，因此任何分析結果（SI/PI，熱能等）

都必須存疑，因為這些結果通常是使用 Layout 資料庫執行後的結果。

為了通過 HDAP 設計的第 2 階段，您至少需要一種具有以下特點的設計解決方案：

■ 在完全整合的 3D 環境支援設計工作

■ 為極高引腳數（至少 250K +）的設計提供所需的容量和效能，

■ 具有先進的區域填充演算法，並有奈米幾何形狀的準確顯示

■ 支援 degassing、密度、銳角和應力消除檢查

■ 一致地建立複雜的非曼哈頓形狀的優質 GDSII 檔案

第 3 階段 – 多基板／DEVICE 架構

正如本文開頭所述，這個階段雖然通常是在最後才採用，但實際上是異質進階封裝設計中，最具影響力

和最有助益的一個步驟。想想看現今設計的特點，以及 device 和基板之間的交互相依性。讓我們考慮一

些關鍵因素，例如高速介面或電力傳輸，以及針對一個基板所做的決定會如何產生漣漪效應，進而影響

相鄰基板，甚至整個系統。時間預算分配就是個好例子。不同資料庫、製造流程、設計工具和格式等的

使用，使得此工作更具挑戰性。

異質架構設計和規劃的基本需求如下：

■ 準確擷取所有資料並定義組裝堆疊和 device 關係

■ 橫跨基板邊界的連通性規劃和原型設計相關需求，通常會專注於高效能的介面

■ 將設計意圖傳達給其他工具以進行細部實作的能力

這些要求必須能夠處理不同組合的基板情境，例如「晶粒 - 中介層 - 封裝」或「晶粒 - 封裝 - PCB」（圖 7）。

圖 7：異質封裝的交互相依性

w w w. m ento r.co m8

通過高密度先進封裝設計的三階段考驗

多數封裝設計團隊均依賴試算表和／或 ASCII 檔案（圖 8）來管理這些情境，而其他團隊則開發內部工具

或指令碼。

在晶粒／封裝規劃的情況下，我們通常會考量腳位和 net 的指派，以及相關指派會對佈線和層數（成本）

的影響，但還有更多因素要考慮...

■ SPG（訊號-電源接地）比率及圖形可確保優質的迴流路徑及電力傳輸

■ 佈線規劃 - 跳脫排序、圖層指派和可行性

■ PCB 驅使的指派，或腳位與前代的相容性

■ 差動對管理和傳遞

圖 8：使用表格／試算表的常見規劃方法

若以試算表為主要交換機制，要如何傳遞這所有資訊？是否能隨著複雜性和腳位數量的增加而擴充？該

方法如何適用於不同地理位置的團隊或外部資源？回覆的周期時間是多久？

關於 HDAP 存續的最終想法

真正的動態異質原型設計和規劃功能，可加速設計過程、防止實作錯誤，並實現系統層級的最佳化和折

衷。有了這種能力，您可以實現不同情境的初期 STA 和 LVS 檢驗，並針對多個目標封裝，將晶體最佳

化；以及針對多個目標 PCB，將封裝最佳化。

©2019 Mentor Graphics Corporation，保留所有權利。本文件包含 Mentor Graphics Corporation 的專屬資訊，僅限由原始接收者基於內部業務用途全部或部分複製，同時必須在所有副本內完整附上本聲明。接受本文件，即代表接收者同意盡一切合理努力，防止未經授權地使用這

份資訊。本文件中提及的所有商標均為其各自擁有者的商標。

如 要 索 取 最 新 的 產 品 資 訊 ， 請 來 電 或 造 訪 ：

通過高密度先進封裝設計的三階段考驗

w w w . m e n t o r . c o m

TECH17610-w-TWMGC 07-19

Gotenyama Trust Tower 7-35, Kita Shinagawa 4-chome Shinagawa-ku Tokyo Japan 140-0001Phone: +81.3.5488.3030Fax: +81.3.5488.3021

Mentor Graphics Japan Co. Ltd.

異質原型設計和規劃可實現以下目標：

■ 在單一環境中協調與管理多個基板設計

■ 評估不同的封裝技術或方案（圖 9）

■ 規劃、管理與視覺化「跨 IC-中介層-封裝-PCB」的系統連通性

■ 快速評估電氣效能和熱效能

■ 產生和管理階層式系統 netlist 資料

■ 簡化跨地理位置／部門界限的協作和溝通

圖 9：決定進行實作之前，透過原型設計和規劃，以確定哪種技術最適合您的設計

採用 Xpedition®IC 封裝設計，不僅能夠通過高密度先進封裝的三個階段，還能繼續茁壯成長！如需更多有

關 HDAP 快速原型組裝、實體設計、驗證、Sign Off 和建模的完整解決方案資訊，請參見

https://www.mentor.com/pcb/ic-packaging/。