2.スイッチ素子

2016年度前期ディジタル電子回路講義資料

2.1金属・半導体・絶縁体

• 金属Ø自由電子モデル

• 半導体Ø電子のエネルギー準位

Ø共有結合

Øバンドの形成• 金属：開殻構造• 半導体、絶縁体：閉殻構造

• n型半導体、p型半導体• 多数キャリアと少数キャリア• キャリアの輸送、拡散電流

板書による講義

演習

• バンドギャップが2eVのエネルギーに相当する光の波長と温度を求めよ．

• 液晶パネルなどに使われる透明電極はITO（酸化インジウムスズ，バンドギャップ=3.75eV）などのワイドギャップ半導体を用いる．この電極が透明である理由を述べよ．

Ø ヒント：フォトンのエネルギーはEp=hνである．粒子の温度によるエネルギーはET=kBTである．なお，光速はc=3x108

m/s, プランク定数はh=6.6x10-34 Js, 電子の素電荷はe=1.6x10-19 C，ボツルマン定数はkB=1.38x10-23 J/Kである．

Ø ヒント2： 可視光は波長が360nm〜830nmの範囲の光である．

解答

• E=hν=hc/λよりλ=hc/Eg=619nm• T=2eV/k=2.31x104K

Ø参考：銅のフェルミ温度TF=8.12x104Kフェルミ速度vF=1.57×108cm/s

• 3.75eVはおよそ330nmの紫外光に相当するためITOの価電子帯の電子は可視光を吸収できない．

vF =!kFm

=2EFm

2.2ダイオード2.2.1pn接合ダイオード

• p-n接合（junction）Ø p型半導体とn型半導体の二つの相をくっつける(junction...原子レベルでつなげる）

→熱や物質の移動→平衡

平衡とは化学ポテンシャル（フェルミ準位）が二つの相で一致すること化学ポテンシャル：粒子濃度，温度，電位．．．に依存

• n型半導体に何もない空間（キャリア電子は自由に移動できる空間）を接合してみる

＋

＋

＋

＋

＋

＋

濃度勾配による駆動力 （拡散）

＋ドナーイオン（イオン化した原子，結晶格子中に固定化されている）

多数キャリアの電子

平衡に達する前

n型半導体 キャリアが自由に移動できる空間

＋

＋

＋

＋

＋

＋

平衡後 -V: 電気的ポテンシャル（拡散により移動した電子と正のドナーにより作られる拡散電気二重層ポテンシャル）

粒子濃度による化学ポテンシャル

電気的ポテンシャルによる駆動力（ドリフト）

濃度勾配による駆動力（拡散）

平衡：濃度勾配により駆動力と電気的ポテンシャルが釣り合い，化学ポテンシャルは至る所，等しい．電子は濃度が薄い右の相に移動（拡散）するが，正のドナーが作る電場（拡散電位，あるいは内蔵電位）により逆方向に動き（ドリフト），引き止められる．（ドリフトによる流れ＝拡散による流れ）

フェルミ準位（化学ポテンシャル）

• pn接合Ø多数キャリア，電位，およびフェルミ準位をバンド上に描く

p型 n型

+V

前ページとは左右逆であることに注意

EFフェルミ準位

（平衡：接合により左右で一致する）

Ec

Ev

中性領域（ドナー数=キャリア電子数）

中性領域：アクセプタイオン＋少数キャリア（電子）と多数キャリア（ホール）が同数存在

禁制帯

伝導帯

価電子帯

Eg

空乏層（depletion layer）：キャリアが存在しない領域

厚さ：μmオーダ

＋

＋

＋

＋

＋

＋

ーー

ー

ーー

ー

＝

＋

＋

＋

ー

ー

ー

ED （ドナー準位）

EA （アクセプタ準位）

• 外部電圧の印加

p型 n型

V

Ec

Ev

EF（非平衡：外部電圧による傾き）

VD

VD

VD

VD

p型 n型

V

Ec

Ev

VD

VD

順バイアス：n型のEcはp型のEcに対し-VDだけ押し上げられ（下側を+Vに取っているので電子にとって高いポテンシャルに押し上げられる），p型のEvは+VDだけ下げられる．n型のキャリアである電子はp型に，p型のホールはn型の領域に移動できるようになり，電流が流れる．

逆バイアス：

空乏層が広がる．多数キャリアが乗り越えるべき障壁は高くなり，電流は流れない．（少数キャリアのドリフトによる流れも存在するが，数は非常に少なく，飽和している：逆方向飽和電流）

拡散による電子の流れ

• ダイオード

Ø空乏層の影響• 空乏層：キャリアが無い空間，キャパシタとして動作．• 容量＝pF〜nF 充放電に時間を要し，高速スイッチングを妨害

p n空乏層

＝

• ダイオードに流れる電流

Ø導出（簡略版）• nn0を電圧VD=VD0でのキャリア濃度とする．一方，VD=0のとき，

a=np0であるから，

• これより，接合面のキャリア（電子）濃度aは

• この電子が拡散で流れるとすると

ID = Is expeVDkT

−1"

#$

%

&'

VD0VD

np0 = nn0 exp−eVD0kT

キャリア濃度：ボルツマン分布に従い

a = nn0 exp−e VD0 −VD( )

kT"#$

%&'

a = np0 expeVDkT

ID = −eD a− np0( ) = −eDnp0 expeVDkT

−1"

#$

%

&'= IS exp

eVDkT

−1"

#$

%

&'

VD→-∞でID=-IS; 逆方向飽和電流

キャリア濃度=np0

VD

IS

-IS

ØダイオードのI-V特性

VD

IS

VD

IS

-IS

VF

0V付近の拡大図

二直線近似

VD

IS

VF

シリコンpnジャンクションダイオードではVF〜0.7VショットキーバリアダイオードではVF〜0.3V

演習

• 次の回路の入力VA, VBに0 Vあるいは 5 Vを入力した時の出力電圧Voutを調べ，論理ゲートとしての動

作を考えよ．ただし，使う素子はシリコンダイオードで，0.7 VでONになるとする．

VA

VB Vout

VB

VA Vout

+5 V

2.3MOSFET

i) MIS構造

MOS:Metal-Oxide-SemiconductorFET:FieldEffectTransistor（電界効果トランジスタ）

Metal (金属 e.g.Al)

Insulator(絶縁体 e.g.SiO2;silicondioxide)Semiconductor（半導体 e.g.dopedSi）

価電子帯

伝導帯

禁制帯Eg

+V

エネルギー準位図

MIS(p-type)

EF

ホールが多数キャリア

V

EF

Ø蓄積層形成 （V< 0）

価電子帯

伝導帯

禁制帯

+V

MIS(p-type)

EFV<0

EF

少数キャリアの電子

電流は流れないから半導体内のフェルミ準位EFは至る所でフラット（平衡）

ホールが多数キャリア

Ø空乏層形成 （V > 0）

Ø反転層形成（V >> 0）

+V

MIS(p-type)

EFV<0EF

+V

MIS(p-type)

EFV<0

EF

反転層：少数キャリア（電子）が多数キャリア（ホール）より多くなる．厚さ：nmオーダ

空乏層厚さ：μmオーダ

ii) MOSFETの構造（nMOSFET）Ø G：ゲート（gate），D：ドレイン（drain），S：ソース（source）

VS SiO2VG VD

S DG

p型n+

n+：高濃度でドープされたn型領域上面図（集積回路の例）

S DGn+ n+

SiO22λ

λルール：LSIでは線幅をλの整数倍として設計最小線幅：設計ルール

1970: 10µm1994: 600nm2010: 32nm2012: 22nm (2022: 5nmの予想）

B

B: ボディー（基板，サブストレート）通常，pMOSではSに，nMOSではDに接続

G

S

D回路記号

iii) エンハンスメント型MOSFET

Ø G=0Vのとき，S-D間はD1とD2の直列接続で，いずれかが必ずoff

• ノーマルオフ： 0VでS-Dオフなので設計が楽．CMOSディジタル回路ではエンハンスメント型のみが用いられる．

• デプレッション型（ノーマルオン）：チャネル領域のドープで特性を変え，0VでONとする

VGS

IDS

VtVt’

エンハンスメント型nMOS

デプレッション型nMOS

Vt=0.2V〜2V ：閾値（threshold）電圧

n+-p p-n+

D1 D2

iv) MOSFETの3つの動作領域Ø VGS<Vt：オフ領域．．．①

• チャネル（反転層）非形成

VGS≧Vt：オン状態（チャネル形成）

Ø VDS<VGS-Vt：抵抗領域，線形領域．．．②

• チャネル抵抗∝VGS at VDS小

Ø VDS>VGS-Vt：飽和領域，ピンチオフ状態．．．③

IDS = K VGS −Vt( )VDS −VDS

2

2"

#$

%

&' ..... (2.1)

IDS = KVGS −Vt( )2

2 VGSのみに依存

IDSVGS

GD

VDS

S

Ø簡単には，次のスイッチと考えれば良い．

• ディジタル回路：ON/OFFだけで論理的振る舞いは理解可能• スイッチング動作：ON領域の詳細な状態遷移の理解が必要

VGS

GD

VDS

S

=

OFF

ON VGS>Vt

VGS<Vt

v) 抵抗および飽和領域

S DG

p nチャネル（反転層）

空乏層n+

VDS

VGS>Vt

VDSは小さくVGD>Vt

S DG

p空乏層

VDS

VGS>Vt

VDSを増やしVGD=Vt

n+

ピンチオフ点PここでVGD=Vtとなりチャネル形成条件から外れる

P

VDS

IDS

VDS

IDS

VGS-Vt

抵抗領域（線形）

2.1式

KVGS −Vt( )2

2

S DG

p空乏層

VDS

VGS>Vt

VDSをさらに増やしVGD<Vt

n+ P

VDS

IDS

VGS-Vt

nMOSFETはp型基板中にnチャネルができ，ドレイン-ソース電流が流れる

n+キャリア電子は空乏層に注入され，電界によりn+領域へ到達（ドリフト）

飽和

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0uA

30uA

60uA

90uA

120uA

150uA

180uA

210uA

240uA

270uAId(M1)

vi) ID-VDS特性のVGS依存性（理想MOSFET）

VDS

IDS

VG=5V

VG=4.5V

VG=4V

VG=3.5V

VG=3V

VG=2.5V

VG=2VVG=1.5V

抵抗領域

飽和領域

VG=1VVG=0.5VVG=0V

ここでピンチオフ

G

VGS S

VGD=Vt

VDS=VGS-Vt

ピンチオフ点D

等間隔で上昇（直線）

IDS-VG特性（次ページ）

LTSpiceの解析回路

Ø IDS-VG特性

VG

IDS

VDS=2.5V

飽和領域（ピンチオフ）

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0uA

20uA

40uA

60uA

80uA

100uA

120uA

140uA

160uA

180uA

200uAId(M1)

Vt+VDSVG=Vt=0V

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0uA

30uA

60uA

90uA

120uA

150uA

180uA

210uA

240uA

270uAId(M1)

VDS

IDS

VDS=2.5VでVGを増加

オフ領域

抵抗領域

傾き∝VGS

IDS∝ VG2

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0A

30A

60A

90A

120A

150A

180A

210A

240A

270A

300A

330A

360AId(M1)

Ø ID-VDS特性のVGS依存性（実際のnMOSFET, AO6408）

VDS

IDS

VG=5V

VG=4.5V

VG=4V

VG=3.5V

VG=3V

VG=2.5V

VG=2VVG=1.5V

抵抗領域

飽和領域

AOS6408はAlpha & Omega Semiconductors社の電流制御用MOSFET

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0A

20A

40A

60A

80A

100A

120A

140A

160A

180A

200A

220AId(M1)

Ø IDS-VG特性（実際のnMOSFET, AO6408）

VG

IDS

VD=2.5V

オフ領域

飽和領域

抵抗領域

VG=Vt+VDSVG=Vt=1V

vii) pMOSFET

Ø CMOSの場合（次章で詳細に）

S DG

n pチャネル（反転層）

p+ p+

VG<0 VD<0

VDS

IDS

VGS

IDSVt

エンハンスメント型pMOS

IDS-VDS特性 IDS-VGS特性

S DG

n

p+

VGS

VDD

VDD

VDD(電源電圧）を基準として，-IDS>0を縦軸として考える．

VDS

-IDS

IDS-VDS特性

VDD

VGS↑

Ø pMOSFETの特性

-5.0V -4.5V -4.0V -3.5V -3.0V -2.5V -2.0V -1.5V -1.0V -0.5V 0.0V-270uA

-240uA

-210uA

-180uA

-150uA

-120uA

-90uA

-60uA

-30uA

0uAId(M1)

G

VGS S

VDS

D

VDS

IDS

VG=-5V

VG=-4.5V

VG=-4V

VG=-3.5V

VG=-3V

VG=-2.5V

VG=-2VVG=-1.5V

回路記号

viii) 回路記号Ø nMOS

Ø pMOS

G

S

D

B

nチャネル

p

+ -

G

S

D

ソースはnチャネルにキャリア電子を供給（VDSが正なら電流はSに流れ出る）

G

S

D

一般的な市販のMOSFET

S

D

CMOSディジタル回路での表記

G

D

S

B G

D

S

G

D

S

D

S

はNOTの意味で負論理であることを示す

ソースはpチャネルにホールを供給（VDSが負なら電流はSから流れこむ）

ix) ゲート容量

Ø例 ゲート電荷=10nC at VGS=10VこれはCG=1nFに相当し，無視できない

p

nチャネル（反転層）

酸化膜容量

空乏層容量＝

ゲート容量

詳細にはゲートとD, S, Bそれぞれの間に容量が存在

CG