advanced packaging technologies for the system...

SUMMARY

목적

반도체 집적도 향상을 위한 미세공정의 한계를 극복하기 위하여 반도체 후공정 기술이 주목 받고 있음

단순 반도체 IC의 보호 및 연결 기능에 그쳤던 반도체 패키지(후공정)의 역할이 시스템 직접화(system integration)의 방향으로 진화 중이며, 그 중심에 Embedded IC 및 TSV(Through Si Via)를 기반으로 하는 3차원 집적화 기술이 있음

관련기술의 주요 동인, 산업구조 및 비용 분석 등을 통하여 현황 및 시사점을 고찰해보고자 함

주요현황

Embedded PCB 및 FoWLP 등의 고부가가치 패키징 비중이 증가하고 있으며, 도입 단계인 TSV기술의 경우도 시장전망이 매우 높을 것으로 예측

특히 비용문제가 거론되는 TSV interposer 분야에서도 이를 적용한 Xillinx의 FPGA 제품이 최근 시장에 출시되는 상황으로, 반도체 시장에서의 주류기술로 빠르게 자리매김 할 것으로 예측

시사점 및 정책제안

이러한 기술의 다양한 분야로의 적용은 최근 가장 큰 이슈로 부각되고 있으며 Cloud Computing 및 IOT(Internet of Things) 분야를 통해 가속화 될 것 임

패러다임이 변하고 있는 이러한 반도체 후공정 분야 및 후방산업인 관련 장비 및 재료 분야에 대한 계속적 지원을 통하여 국내 반도체 산업의 균형 성장과 이를 통한 신산업 및 시장에 대응 필요

ｌ저자ｌ 양지운 PD / KEIT 반도체공정/장비 PD실 봉충종 책임 / KEIT 반도체공정/장비 PD실 김준철 센터장 / 전자부품연구원

Advanced Packaging Technologies for the System Level Integration

KEIT PD Issue Report

056 한국산업기술평가관리원

PD ISSUE REPORT DECEMBER 2014 VOL 14-12

1. Packaging Technology

반도체 칩이 탑재될 전자기기에 적합한 형태로 구현하는 Packaging technology는 DIP(Dual in Line)로부터 TSV(Through Si Via)를 이용하는 3D IC 기술로 진화 중

형태면에서는 Lead Frame 기반에서 PCB기반으로, 최근에는 반도체 공정을 packaging 공정에 적용하는 추세

SMT 기술의 short interconnection 장점으로 부각된 PCB기반의 packaging 기술은 여러 개의 부품을 실장 하여 모듈화 하는 다기능 Single Package의 진행을 가속화

- 점점 더 많은 칩들이 모듈로 구현되면서 기존에 메인보드가 담당하던 역할의 일부를 이제는 모듈 기판이 맡아 처리하게 되어 모듈기판의 성장률이 일반 PCB보다 높은 증가율을 나타냄

- 해당 기능의 성능이 머지않아 반도체 제조기술보다는 모듈 패키징 기술에 더 많이 좌우될 것이라 예상

- 모듈 기판은 다양한 부품을 결합하는 기능을 수행하며 미세한 핀 피치를 갖는 IC 칩과 메인보드 간의 인터포저 역할을 수행

| 그림 4-1 30 years Packaging technology |

그러나, 나노레벨의 반도체 IC 설계 디자인룰 축소에 비하여 미세배선 수준이 20㎛ 정도인 PCB와의 sclae 격차가 더욱 크게 벌어지고 있음

IC 설계 룰이 축소되면 칩 면적과 원가는 줄어들지만 PCB 경우 20㎛이하의 미세배선의 경우 만족스러운 수율을 보이지 못하고 있어, 더 많은 layer를 사용해야 하며 증가하는 layer수와 낮은 수율 문제는 모듈용 PCB기판의 원가 상승을 의미

이러한 scale 격차문제를 해소하기 위하여 내부 연결 배선공정에 반도체 공정을 도입 하거나, 패키지 내부에서 가급적

ISSUE 4 Advanced Packaging Technologies for the System Level Integration

057Korea Evaluation Institute of Industrial Technology

많은 소자간의 연결을 구현하여 패키지 외부로 나오는 단자수를 줄이는 등 다양한 시도가 이루어지고 있음

이러한 Packaging진영의 노력을 System Level Packaging 기술이라 표현 할 수 있으며, 80년대 중반에 도입된 MCM(Multi-Chip Module) 개념을 새로운 packaging-tool Box를 통하여 진행 중

- Embedded PCB : PCB 기판 내부에 Bare die 형태의 IC 와 수동소자들을 내장하는 기술로, 향후 PCB 시장 경쟁에서 주도권 확보를 위한 핵심 경쟁력이 될 것으로 예상되지만 안정적 대량생산을 위한 supply chain 구성에 해결해야할 문제 들이 존재

- Embedded Wafer Level Package : FoWLP(Fan out Wafer Level Package)으로도 불리고 있는 기술로서 dicing된 Bare die들을 molding 공정을 사용하여 wafer 형태로 재구성하고, Fan-out 형태의 RDL(Re-Distribution Layer) 공정 및 Bumping 공정을 통하여 package 형태로 구현

- OSAT(Out-sourced Semiconductor Assembly & Test)진영이 매우 견고하고 단순한 supply chain의 강점을 지니고 있으며, 많은 수의 I/O 수용이 가능하고 Package 두께를 얇게 할 수 있는 장점이 있음

- TSV Interposer : Si-Wafer에 반도체 공정을 활용하여 미세한 Pad 피치를 갖는 IC를 수용하고 TSV(Through Silicon Via)를 통하여 메인 보드 또는 모듈기판으로 연결을 수행 하며 재료 및 공정이 서로 다른 이종의 IC를 2차원 또는 3차원 집적이 가능

이와 같이 단순 반도체의 보호 및 연결 기능에 그쳤던 기존의 반도체 패키지의 역할이 시스템 레벨 직접화(system level integration)의 방향으로 진화 중이며 궁극적으로 3D integration을 지향 하고 있음

| 그림 4-2 Embedded IC 기반 3D Integration |




| 그림 4-3 TSV 기반 3D Integration |

2. Embedded IC 기반 3D integration

Embedded PCB

고성능ㆍ다기능화로 인쇄회로기판 상의 능동ㆍ수동부품 수가 늘어나고, 이로 인한 기판의 면적 증가를 줄이기 위해 큰 면적을 차지하는 반도체 IC를 bare die형태로 기판 내부에 내장(Embedding)하고, IC가 내장된 기판 표면에 수동 부품의 표면실장 방식으로 모듈의 크기를 소형화 할 수 있는 기술

- Bare die를 100㎛ 이하로 thinning 하여 기판에 내장하기 때문에 2차원적인 면적 감소뿐 아니라 전체적인 두께도 감소

- 내장된 IC와의 연결(interconnection)은 Cu 도금공정의 Via를 사용하기 때문에 solder를 사용한 경우보다 우수한 신뢰성 확보

- IC와 기판 연결의 wire bonding방식에 비하여 월등히 짧은 interconnection을 제공하여 신호 대역폭(Band-width) 증가 및 기생성분 감소로 인한 성능 향상

| 그림 4-4 IC embedded PCB 기술의 miniaturization 효과 |



CASIO社의 경우 손목시계, Murata에서는 이동 TV 수신 모듈, Taiyo Yuden의 BT/WiFi module 등의 개발 사례에 비하여 양산 제품으로 적용되는 사례는 많지 않음

- PCB기판 기술의 낮은 배선밀도와 반도체 IC의 Scale 격차로 인하여 기판 내장공정 이전에 pad 피치를 늘려주는 RDL(Re Distribution Layer)공정의 필요성 등 복잡한 구조의 supply chain 형성이 문제

- 일반적으로 PCB기판 공정의 수율이 95% 정도이므로 5%의 불량에 가격이 높은 반도체 IC가 포함되기 때문에 가격구조에 심각한 문제 발생

반도체 IC를 내장한 PCB보다는 Discrete passive 소자를 내장한 PCB경우 좀 더 발빠른 시장 접근이 진행 되고 있는 상황 - 임베디드 기술은 향후 PCB 시장 경쟁에서 주도권 확보를 위한 핵심 경쟁력이 될 것으로 인식되어 비교적 단순한

수동소자(R,L,C)를 내장하는 제품의 적용이 진행 중임

- 일본의 Dai Nippon Printing, Oki Printed Circuit, MeIko 등이 높은 시장 점유율을 보이고 있으며, 삼성전기는 MLCC사업군 보유의 특성으로 추후 활발한 시장진입이 예상 됨

수동소자가 내장된 Embedded PCB 기판의 두께를 낮추기 위한 노력도 새로이 진행 중이고 반도체 공정을 이용한 IPD(Integrated Passive Device)를 내장하는 기술 개발이 접근 방향이며 유럽의 Ipida 와 Amkor, ASE등과 같은 패키징 업체에서 활발한 사업화 준비 중에 있음

| 그림 4-5 Embedded PCB RoadMap |

Embedded PCB는 다층 PCB 특성상 내장된 소자를 중심으로 위아래 방향으로 Via를 통한 연결 자유도가 매우 높기 때문에 높은 집적도를 갖는 POP(Package on Package)형태의 3D integration 방향으로 기술 개발이 진행되고 있음




Fan Out Wafer level Package(FOWLP)

FOWLP 기술은, 패키지 범프가 실리콘 칩 외부 영역까지 존재함에 따라 패키징 확장성과 IO의 증가가 가능한 Fan-out의 장점을 유지하고 wafer level의 패키징을 가능케 함

- 범용 패키지과 비교하여 우수한 전기적, 열적 성능을 지님

- 3차원 패키지를 통하여, 기존 Si 기술연장, 디바이스 사이즈 축소, 배선 RC 지연 저감 등 성능 향상 및 높은 집적도의 구현이 가능

- 또한 유연한 공정조합이 가능함에 따라 융합형 시스템 반도체의 구현을 가능케 함

기존의 WLCSP(Wafer level Chip Scale Package)의 경우 Bump array가 반도체 IC 표면에 형성 되어 있으나, 반도체 IC의 Scale down 으로 Bump 사이즈 와 피치가 작아짐에 따라 interposer의 개입 없이 PCB보드에 직접 연결이 불가능

| 그림 4-6 Chip/package interface vs package/board interface |

| 그림 4-7 FoWLP(Fan out Wafer Level Package) Process |



Bump Array가 반도체 IC의 안쪽 표면에 형성된 WLCSP를 Fan-in으로 명칭되는 반면, FoWLP의 경우 Bump들이 반도체 IC 바깥쪽으로 배치 (Fan-Out)

- Bump를 반도체 IC 외곽에 배치하기 위하여 Molding package형태를 그림 7과 같이 개별 molding이 아닌 Bare die를 일정간격으로 배열후 wafer 형태로 molding

- Epoxy molding 부분에 RDL(Re Distribution Layer)공정으로 반도체 IC의 I/O pad와 Bump pad 형성 및 연결 배선을 형성하는데, 일반적으로 1개의 package 면적과 die 면적의 비율이 2.5배 정도

- 반도체 IC 면적보다 넓은 면적으로 Bump array 구성이 가능하기 때문에 배선 밀도가 낮은 PCB 보드의 Bump Pad 사이즈 및 피치 대응이 가능

기존의 Wire bonding을 사용하지 않기 때문에 interconnection이 짧고 전체 package 두께를 얇게 할 수 있고 wire bonding 및 interposer를 사용하지 않기 때문에 비용절감도 가능

2009년도 Infineon사의 통합 패키지 X-GoldTM-213(Baseband + Transceiver)에 적용을 필두로 많은 OSAT업체들이 관련 기술을 적용 사업을 준비 중이며 아래 그림8에 FOWLP 기술 적용 분야 및 관련 업체 정보를 정리했음

FOWLP 기술 또한 Embedded PCB와 마찬가지로 좀 더 고집적의 POP(Package on Package)형태의 3D integration 방향으로 기술 개발이 진행되고 있음

PMU(Power Management Unit)

RF Transceiver RF-FEM

MotivationThicknees&Thernal

performanceHigh freq.

signal&MiniaturizationHigh freq. signal&

Miniaturization

IntegrationPMU+Audio+Video+USB

Multi-Band Transceiver

PA+Tx+Rx+....

I/O Count 130*300 36~200 50~80

Main IssueRDL Thickness

(for High Current)Tintegration Thin Film

PassivesMulti-small die

placement

Key IC MakerQualcomm, TI,

Freescale, ST, Fujitsu, Maxim IC

ST, Qualcomm, Infineon

Triquint, Skyworks

| 그림 4-8 FOWLP Applications & Key Players |




Embedded PCB vs FoWLP

Embedded PCB와 FoWLP 기술의 가장 큰 차이점은 Supply chain의 구성 정도 이고 FoWLP의 경우는 Supply chain 구조가 간단하고 대부분의 공정이 OSAT 업체에서 진행할 수 있기 때문에 시장 형성이 활발히 이루어지고 있는 분야임

- Embedded PCB경우 생산에서 불량 처리된 PCB에 포함된 반도체 IC에 대한 비용 문제와 기판 내장 이전에 필히 거쳐야할 wafer thining, KGD(Known good die)검사 및 RDL 등의 공정과 관련한 supply chain 구성에 실질적인 마땅한 방안이 제시 되지 못하고 있음

- 또한 PCB는 완제품이 아니라 중간제품의 성격이지만, Embedded PCB는 내장된 IC때문에 Function test가 필수적으로 진행 되어야 하며 이러한 test영역은 기존의 PCB업계의 범위를 벗어나는 영역이라 할 수 있음

| 그림 4-9 Supply Chain 비교 |

FoWLP의 경우 반도체 공정에서 진행되기 때문에 기본적으로 원형의 Wafer 단위로 진행 되나 Embedded PCB는 대면적 panel(사각형)단위로 공정이 진행되기 때문에 Through-put면에서 큰 장점을 있음

- Embedded PCB는 수율 향상을 위한 공정 및 repair 기술에, FoWLP 기술은 300mm 대구경 wafer 또는 대면 panel 기반 공정에 중점을 두고 기술개발 방향을 설정



3. TSV 기반 3D integration

그간의 Microprocessor 와 Memory등을 포함한 반도체 소자들은 Moore의 법칙에 일치하는 급격한 집적도 향상을 보여 왔음

최근 들어 이러한 경향의 집적도 향상정도가 느려지고 있어, 한계 봉착의 조짐을 보이고 있으며 기술적인 문제보다는 비용적인 문제가 더 큰 요인이라고 판단하고 있음

- Gartner 자료에 의하면 22nm 공정의 초기 제품 설계비용만 150M$ 정도로 추정

- 높은 비용 증가로 이를 감당할 만큼의 물량을 갖는 Item은 점점 적어지고, 이에 따른 신규 Scale Node 진입을 포기하는 기업이 증가

| 그림 4-10 NRE(Non-recurring engineering)비용 증가에 따른 신규 Scale Node 진입 포기 기업들의 증가|

이와 같이 집적도 향상의 한계 극복을 위하여 3D integration을 차세대 집적화 기술로 인식 하고 있으며, 이는 신호의 높은 대역폭(Bandwidth) 과 동시에 낮은 소비전력의 특성 및 회로의 높은 집적도에 대한 계속적인 요구에 기인

그 간의 SIP(system in Package), SOP(System on Package)기술과 같은 방향성을 추구 하지만, 미세피치와 짧은 interconnection 특성의 TSV 적용을 통한 낮은 소비전력 및 높은 신호 대역폭을 동시에 만족

TSV 적용을 통하여 IC 간의 고밀도 data bus line 형성이 가능 하며, 이를 통하여 clock speed를 증가 하지 않고서도 높은 신호 대역폭 구현이 가능 하며 높은 신호 대역폭 구현이 낮은 clock speed로 가능하기 때문에 소비전력이 낮아짐




| 그림 4-11 Moore법칙의 한계 극복을 위한 TSV 기반 3D integration 기술 효과 |

삼성은 2011년 2개의 DRAM stack을 TSV가 형성된 master controller logic IC 위에 형성한 3D wide IO DRAM을 발표했으며 이와 같이 logic IC에 TSV 형성하여 IC 위에 memory 또는 다른 IC를 올리고, logic IC에 형성된 TSV를 통하여 PCB와 연결한 형태를 Active interposer라 함

이와 달리 Passive interposer는 Si substrate에 TSV를 형성하고 logic IC와 memory stack을 2차원 배열한 형태이며 passive interposer를 사용한 경우를 2.5D integration 또는 2.5D interposer 이라고도 함

Xillinx는 2011년 최초로 2.5D integration 기술을 이용하여 FPGA제품인 Virtex-7 2000T를 출시했으며 이와 같이 Active interposer 기술의 성숙되기까지는 2.5D interposer기술이 주류를 형성할 것으로 예측

높은 가격의 logic IC에 아직 까지는 수율 검증 완벽하지 않은 TSV를 형성하는 것은 부담이 크기 때문임

| 3D integration(Active interposer) | | 3D integration(Passive interposer) |

| 그림 4-12 3D integration 형태 |



TSV 산업 구조(Supply Chain)

Si 소자(Active interposer) 또는 Si 기판(Passive interposer)에 TSV를 형성하는 방법은 크게 3가지로 나눌 수 있음

- TSV Via First : TSV를 반도체 공정(CMOS)이전에 형성하고 이후 공정 흐름대로 진행 하는 것으로, FEOL(Front End Of the Line) 공정은 온도가 높고 민감하기 때문에 FEOL 이전에 형성된 TSV는 이런 가혹한 공정 조건을 견딜 수 있어야 됨

- TSV Via Middle : 반도체 FEOL 공정 진행 후 BEOL(Back End Of the Line) 공정 이전에 TSV를 형성하는 방식임 즉 Transistor 구조형성이 진행된 이후 Metal 배선공정 전에 TSV를 형성하는 형태

- TSV Via Last : TSV를 웨이퍼 팹의 BEOL 공정 이후에 형성하는 방식이나 Via Last 방식으로 TSV를 구현하기 위해서는 FEOL 설계뿐만 아니라 BEOL의 설계 역시 TSV의 영역을 미리 고려하여 Via 부분을 확보 필요

TSV Via First 방식은 초기 연구 과정에서 제안 되었을 뿐 실제 적용이 되는 사례는 전무한 실정이며 via 형성후 FEOL 공정에서 메탈에 의한 오염문제로 Poly Si으로 채우는 방법도 제안 되지만 낮은 via Conductivity 문제를 앉고 있음

TSV는 주로 Via middle 및 Via Last 방식으로 진행될 전망이며 I/O 개수, 배선 밀도 및 회로 복잡도에 따라 Via 형성 방식이 결정 될 것임

Via Middle 방식은 그림 13과 같이 FEOL 공정을 마친 후 TSV를 형성하기 때문에 TSV 형성 위치가 BEOL 회로에 간섭을 주지 않으므로 설계에 용이

Via Last 방식은 모든 wafer공정이 완료된 이후에 진행되기 때문에 Fab 또는 OSAT 어느 쪽에서 진행되어도 무방함 다만 Via Last 공정의 경우는 Via middle 과 달리 Wafer의 Back side에서 TSV 공정이 진행

- Via Middle 방식은 BEOL 이전에 진행되기 때문에 TSV를 포함한 모든 불량의 책임이 FAB에 있지만, OSAT에서 진행하는 Via Last의 경우 불량에 대한 책임소재가 불분명 해질 수 있기 때문에 수요기업에서 지양하는 비즈니스 방식

- 또한 TSV 비용은 FAB 입장에서는 FEOL, BEOL 등의 전공정 비용의 5% 수준(32nm공정기준)의 추가비용이지만, OSAT 입장에서는 매우 높은 비용 추가로 이어짐

(그림 4-13)에 나타낸 바로는 상황에 따라 OSAT에서도 일부 TSV 공정을 담당할 가능성을 염두 했을 뿐이며, 수율을 비롯한 다양한 TSV issue 해결이전 까지는 Active interposer의 TSV 공정은 FAB에서 진행 될 것으로 예측




(a) TSV middle Process (b) TSV last Process

| 그림 4-13 3D integration TSV Process(Active interposer) |

이마저도 Memory IC에 TSV를 형성하는 경우를 제외하고는 Active interposer의 경우 실제로 Foundry FAB에서 진행된 경우는 아직까지 보고된 바 없음

Passive interposer 정도가 FAB에서 진행되고 있을 뿐이며 현재 passive interposer를 이용한 Xillinx의 FPGA(Virtex-7 2000T)를 생산하는 TSMC의 경우 이러한 passive interposer에 IC를 flip-chip bumping 한 후 PCB기판에 올리는 모든 공정을 진행 하고 있음

(그림 4-14)에 나타낸 passive interposer 공정흐름에서는 FAB에서 TSV 및 RDL공정이 끝난 후 OSAT에서 Wafer thinning 공정부터 시작하는 단계이며 wafer level bumping 및 assembly&test 분야에서의 강점을 갖는 OSAT의 개입이 좀 더 합리적인 방안 이라 할 수 있음

| 그림 4-14 Passive interposer TSV process |



그러나 관련 시장 확대 시점부터는 FAB 과 OSAT의 치열한 주도권 경쟁이 예상되며 Passive interposer의 배선 밀도 수준 및 회로 복잡도를 감안하면, scale down에 계속적인 투자해야하는 FAB 특성상 Passive interposer 사업을 계속 진행하기는 힘들어 질 것임

OSAT에서는 65nm 이상의 구세대 infra를 이용하여 비용을 낮추는 전략을 구사 할 것이며, 이러한 cost down 효과와 wafer level bumping 및 assembly & test 분야에서의 강점이 시장에서 우위를 확보 할 수 있는 수단으로 작용 할 것임

TSV 적용이 본격화 되면 반도체 산업에서 기존의 가치사슬에 큰 변화가 있을 것 으로 예상

- MEOL(Middle end of the LIne)이라는 용어는 TSV 개념 이전의 반도체 산업에서는 존재하지 않았던 용어로 3D integration 기술적용이 본격화되어 대량생산 시기에 진입하면 MEOL만을 담당하는 새로운 기업의 탄생도 예상이 가능하며 Flip Chip 분야에서 RDL 및 wafer level Solder bumping 만 전담하는 business가 생성된 것임

- MEOL만을 전담하는 회사가 나타나면 IDM과 set maker사이에 위치하게 될 것이고, 최종 고객은 새로 나타난 기업에 제품 사양을 원하는 대로 요청 할 수 있게 될 것이고, IDM의 기존 시장에서의 지배적 지위에 변화가 예상

- Memory MCP(Multi-Chip Package)에서 POP(Package on Package)로의 사업 전환이 급격히 이루어진 이유도, POP기술이 최종 고객입장에서 Memory와 Logic IC를 제품 사양에 따라 IC 수급처 및 가격 조절이 용이하기 때문임

| 그림 4-15 Memory MCP 에서 POP로의 전환 |

관련 시장의 확대는 이러한 새로운 가치사슬의 형성 뿐 아니라, wafer level bumping, thinned wafer의 laser dicing 등의 기존 시장 확대로도 연결 될 것으로 예상

TSV interposer

미세배선(20µm/20µm 이하) PCB의 낮은 수율이 문제가 된다면, 이미 검증된 기술을 사용하여 배선 패턴을 실리콘 칩에 만들면 어떨까? 이러한 발상에 착안하여 제작된 회로 기판이 Si Interposer 임

PCB 기판의 경우, 제작의 정밀도가 한계에 도달한 데다 원가도 많이 올라서, 실리콘 인터포저가 좀 더 가능성 있을 것으로 기대되며 0.35µm나 0.5µm 등 한물간 반도체 공정기술을 사용하여 생산 수율이 높고 선폭이 약 1µm인 실리콘 인터포저를 제작할 수만 있다면 원가를 대폭적으로 낮출 수 있을 것으로 기대

머지않아 TSV interposer (Si interposer + TSV) 기술을 이용하여 Cost 문제와 성능향상의 두 가지 목적을 모두 달성 할 수 있을 것으로 기대하고 있으며, 3D IC (3D Integration)기술이 성숙단계에 이르러서도 유용한 역할을 할 것으로 예상




- SoC(system on Chip)의 경우 Die size가 증가할수록 생산 수율은 급격히 감소하는 경향을 보이지만, 단위 block으로 분할하여 작은 Size로 제작된 IC들을 TSV interposer를 이용하여 integration 하면 전체적인 사이즈는 다소 증가할 수 있으나 안정적 수율과 SoC와 같은 성능을 보장 가능

- 이와 같이 큰 사이즈의 Die를 분할하여 제작할 경우 수율 증가로 인한 이익뿐 아니라 IC 제작공정에서 Mask Layer 수 감소와 Board level의 layer 수 감소로 인한 cost 절감의 효과를 기대

- 또한 TSV interposer를 이용하여 서로 다른 재료기반 또는 공정기반으로 구현된 이종의 Device(반도체 소자)들의 integration에 효율적인 수행이 가능하여, 무선통신 분야에서도 많은 활용이 예상

Memory의 경우 TSV를 이용한 3D integration은 같은 I/O를 병렬연결로 Memory 증가의 효과를 얻을 수 있으나, Memory를 제외한 다른 IC들은 3차원 수직 연결 이전에 2차원적인 연결 배선이 필수적으로 수행 되어야 함

TSV interposer는 3차원 수직 연결뿐 아니라 RDL기능을 통한 2차원적인 연결 배선의 높은 밀도를 제공할 수 있고 Active interposer를 활용한 3D integration의 진행이 늦어지는 상황에서 이러한 TSV interposer를 이용한 2.5D integration 기술이 3D integration 이전에 널리 적용 될 것으로 예측되는 이유임

Design 및 application의 배선밀도에 따라 다음의 그림 16과 같이 2가지 영역으로 나눌 수 있으며, 대략 배선밀도(L/S ㎛) 5㎛이상을 Coarse interposer, 1㎛ 이하를 Fine pitch interposer로 구분 가능

Coarse interposer는 OSAT에 걸 맞는 비지니스이며, 주로 배선 밀도에 대한 요구가 높지 않은 LED, MEMs, Smart sensor 및 RF를 기반으로 하는 이종소자 집적화 (Heterogeneous integration) 분야에서 활발한 적용이 진행되고 있음

특히 이러한 Passive interposer 이면서 배선밀도에 대한 요구가 높지 않은 경우 Active interposer 또는 Fine pitch interposer 보다 가격에 더 민감한 영역이므로 주변 외부 passive 회로를 interposer에 집적화까지 진행영역에 포함 하고 있음

- 반도체 IC 와 모듈에서 배선 면적은 보통 전체의 40% 정도. 미세 배선으로 구현하면 비교적 기판에 여유 공간이 많아지게 되며, 이러한 공간에 반도체 공정을 통한 IPD(Integrated Passive Device)로 외부회로를 함께 구현하는 것이 가능



Fine Pitch

interposer

Virtex-7 2000T(Xilinx社 FPGA)

Coarseinterposer

RF Module(IMEC) RF Module(Sychip) RF Module(Fraunhofer-IZM)

RF Modules( Ipida ) Interposer based MMIC( Teledyne )

MEMS Accelerometer ( ST Microelectronics )

| 그림 4-16 TSV interposer(Passive interposer) & it’s Applications |




WLP(wafer level package)와 Flip-chip 공정의 확산과 동시에 증가된 Si-interposer에 대한 관심은 TSV기술 소개와 더불어 이종 소자 집적화(Heteroheneous integration)적용의 방향으로 급격한 진전을 보이고 있음

- 특히 화합물 반도체, MEMS 등과 같이 SOC 기술을 통한 integrationdp 많은 어려움을 겪던 부분들이 Si-interposer 와 TSV 결합을 통한 집적화 방향으로 급선회하는 경향을 보이고 있음

- 화합물 반도체의 성능을 CMOS기술로 구현하기는 많은 어려움이 있으며, MEMS의 경우 낮은 수율로 CMOS로 one Chip 집적화에 많은 부담이 따르기 때문임

이종 소자 집적화에 큰 장점을 갖는 TSV interposer는 3D integration 적용 확대를 위한 기술적 징검다리 역할을 담당할 뿐 아니라 앞서 언급한 다양한 application 적용을 통하여 독자적인 시장 형성이 가능

Interposer Cost Analysis

Qualcomm社 와 Altera社에 의하면 TSV Interposer가 대량 생산 제품에 적용되기 위해서는 1 cent/mm2 정도의 가격 수준이 되어야 한다고 주장

300mm(12 inch) wafer 기반의 TSV interposer는 500~650$/wafer의 비용이 예상 되고 200mm2 면적의 interposer를 만들면 대략 286개의 Die 제작이 가능하여 wafer당 575$의 비용으로 가정하면 2$ / 200mm2가 될 것이며, 단위면적당 1cent의 요구를 맞출 수 있음

최근 Yole development社에서 세계 최초로 시장에 출시된 TSV interposer를 이용한 2.5D구조를 갖는 Xillinx사의 FPGA제품인 Virtex-7 2000T의 비용을 분석하여 발표 했으며 비용은 wafer 당 683$로 추정 (2012년 당시)

- Virtex-7 2000T은 DSP, Memory, Programmable Logic, SerDes 기능을 4개의 die로 나누어 제작 후 TSV interposer를 사용하여 integration 하였음

- 사용된 TSV interposer는 65nm CMOS 공정을 이용하여 3층의 metal layer로 구성 되었으며, 12㎛직경(두께 100㎛)의 Cu filled TSV가 포함 되어 있음

- TSV interposer의 면적은 31×31mm2로 300mm wafer에 56개의 Die구성이 가능하여 interposer당 12$정도의 비용이 계산 됨(단위면적당 1.3 cent)

| 그림 4-17 Yole Development cost breakout for Xillinx interposer |



Virtex-7 2000T의 integration비용 분석을 참고하면 제작비용의 3/4 정도가 TSV와 관련된 비용이며, 처음 시도한 기술로서 과도한 Foundry margin(60%)을 감안하여 TSV interposer제품 판매가는 30$로 예측

Foundry Margin과 단위 면적당 1cent 수준의 비용임을 감안하더라도 TSV interposer는 새로운 비용 부담이라는 생각에서 벗어나기 힘들며 TSV interposer비용의 50%이상이 TSV 형성과 관련된 것으로 이 부분에서의 비용 절감을 위한 방안 제시 필요

그러나, TSV interposer의 사용으로 die size가 작게 여러 Block으로 분할하여 제작함으로써 안정적 수율 확보와 Circuit design의 complexity를 낮춤으로 wafer 공정에서 Mask개수를 감소시킬 수 있어 전반적인 비용 감소가 가능

Virtex-7 2000T와 동급(Asic Gate수)의 FPGA를 TSV interposer를 사용하지 않는 경우 적어도 200mm2의 두 배 이상 면적의 Die 2개를 각각 따로 packaging하여 사용해야 될 것이 예측

생산 수율과 생산 분야에서 학습효과(Learning Curve)이론을 감안하여, 이러한 2 package solution과 Virtex-7 2000T의 5년간의 제품 가격변화 추이를 비교하면 앞서 언급한 TSV interposer 사용의 비용 절감 효과를 확인 가능

| 그림 4-18 Price forecast comparison of the two integration solution for FPGA |

| 그림 4-19 yield versus chip area for several values of defect density(Do) |




반도체 Design rule 축소의 기술 진전속도가 늦어지고 있음에도 high performance, 낮은 소비전력 그리고 저가격화에 대한 요구는 계속해서 높아지고 있으며, Xillinx社의 경우 Virtex-7 2000T 이후에도 계속적으로 TSV interposer를 활용한 7VX1140T 와 7VH580T 등의 후속 제품을 출시하고 있음

| 그림 4-20 TSV interposer를 이용한 Xillinx의 FPGA 제품 |

4. 정책제언

SoC기술의 전유물로 여겨지던 System integration 노력이 반도체 후공정 분야인 Die level 및 wafer level 그리고 심지어 board level 에서도 일어나고 있으며, 이중 TSV를 중심으로 한 최근의 Die 및 wafer level의 integration 기술은 system level integration 분야에서 플랫폼 기술로 자리 매김 할 것으로 기대

이렇게 TSV를 이용한 System level integration기술은 많은 가능성을 가지고 있음에도 불구하고 산업적 측면에서는 아직도 해결되어야할 문제가 있음

- 현재의 많은 기술들이 기술적, 비용적 문제를 넘어 신기술로 자리잡아 반도체 성능을 향상시켜 왔듯이, 조만간 이러한 문제점들을 해결하고 상용화의 시점이 올 것으로 예상

- Flip chip 기술이 시장 진입에 30년 정도의 기간이 걸린 사실에 비하면, TSV 적용 기술은 비교적 빠른 속도로 진전을 보이고 있음

스마트폰 산업에 의해 High End 중심의 system level integration 기술이 시장에 소개 되었다면, cloud computing 및 IoT( Internet of Things ) 분야가 이러한 기술을 다양한 application에 적용하여 시장에서 주류기술로 자리매김 할 수 있도록 역할을 이어 받을 것임

정부는 메모리산업에 편중된 구조적 문제를 해소하고, 반도체 산업의 균형적 성장을 계획 중으로 후방산업인 관련 장비 및 재료 뿐 아니라 중요성이 계속 높아지고 있는 반도체 후공정 분야 지원에도 관심을 높여야 할 것임



(참고문헌)

1.“Embedded Wafer-Level-Packages: Fan-Out WLP / Embedded die in PCB ”Report, Yole Development, 2010

2.“The Wafer Level Fan-Out-Pcakage-WFOPTM”, J-Devices Corporation, Vol.17 No.1, MEPTEC Report, 2013

3. “Advanced Package Migration to System Level Integration”, Amkor ,IEEE International 3D Systems Integration Conference (3DIC),2013

4.“8Gb 3D DDR3 DRAM Using Through-Silicon-Via Technology”, Samsung, ISSCC 2009

5. “Silicon interposers with integrated passive devices-an ultra-miniaturized solution for 3D integration”,IPDiA, Vol. 18, No. 5, chip scale review, 2014

6. “2.5D interposers look increasingly like the near term, high performance solution”, Yole Deloppement, ISSUE No. 23, 3D Packaging, 2012

7. “Secrecy shrouds 3D silicon interposer development”, IPDiA, issue No.16, 3D Packaging, 2010

8. “Interposer Design Optimization for High Frequency Signal Transmission in Passive and Active Interposer using Through Silicon Via (TSV)”, Xillinx, ECTC 2011

9. “Advancing High Performance Heterogeneous Integration Through Die Stacking”,Xillinx, ESSDERC 2012

10. “Handbook of 3D Integration: Volume 3 - 3D Process Technology”, Philip Garrou , Mitsumasa Koyanagi, and Peter Ramm (2014)

12. “Supply Chains for HVM of 3D IC integration ”,John H. Lau, Vol. 17, No. 1, chip scale review, 2013

(국외 주요 기술개발 현황)

연구기관명 프로젝트명 개요 연구기간

Fraunhofer EMFT3D Heterogeneous Integration for Nanosensor Systems - the EU-Project e-BRAINS

Microsystems and Smart Miniaturised Systems을 목표 연구 진행. MEMS/NEMS Device sensor 등을 TSV를 통한 integration 수행

2010.9~2013.8

Fraunhofer Dresden All Silicon System Integration유럽연합과 독일 작센주 자금 지원으로 3D integration prototyping services 수행(300mm wafer 기반)

2010~

ASETDevelopment of Functionally Innovat ive 3D-integrated Circuit(Dream Chip) Technology

일본 NEDO지원을 통하여 Thermal Management, Chip Stacking,Ultra-wide Bus ,Digital-Analog 3D Integration ,Heterogeneous 3D Integration 공정 등을 연구

2008~2012

IPdia & Cea-LetiPlatform for the Realization of Shared Industrial Innovation

TSV-interposer 및 3D silicon capacitor 기술을 적용하여 medical devices 및 multimedia device에 응용

2013~2017

advanced packaging technologies for the system...

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