bu2050f,bu2092f,bu2092fv,bu2099fv,bd7851fp,bu2152fs …許容損失1 pd1 450 1 450 (sop) 2 400...

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シリアルイン/パラレルアウトドライバシリーズ

シリパラ 4 入力ドライバ

BU2050F,BU2092F,BU2092FV,BU2099FV,BD7851FP,BU2152FS 概要

シリアルインパラレルアウトドライバは、マイコンとの 4 線インターフェイスにより最大 24 個の LED の点灯を制御できるシフトレジスタとラッチ回路内蔵の出力ドライバです。定電流出力(BD7851FP のみ)は電流値を外付け抵抗 1 本で最大 50mA まで設定可能です。 CMOS オープンドレイン出力は最大 25mA の電流をドライブできます。

特長 1) LED 直接駆動可能 2) 最大 24Bit パラレル出力 3) 低電圧動作可能 (2.7～5.5V) 4) カスケード接続可能 (BU2050F, BU2092F/FV は不可)

用途コンポ、ビデオ、テレビなどの AV 機器、パソコン他コントロールマイコン搭載機器に広く使用できます。

ラインアップ

Parameter BU2050F BU2092F BU2092FV BU2099FV BD7851FP BU2152FS Unit

出力電流 25 25 25 25 50 25 mA

出力本数 8 12 12 12 16 24 本

出力形式 CMOS オープンドレイン定電流 CMOS -

パッケージ SOP14 SOP18 SSOP-B20 SSOP-B20 HSOP25 SSOP-A32 -

No.09051JAT03

BU2050F,BU2092F,BU2092FV,BU2099FV,BD7851FP,BU2152FS Technical Note



ディレーティングカーブ (熱軽減特性) (Ta=25)

絶対最大定格 (Ta=25)

Parameter Symbol Limits

Unit BU2050F BU2092F BU2092FV

電源電圧 VDD -0.3～+7.0 -0.3～+7.0 V 許容損失 1 Pd1 450 *1 450 (SOP) *2 400 (SSOPB) *3 mW 許容損失 2 Pd2 - 550 (SOP) *4 650 (SSOPB) *5 mW 入力電圧範囲 VIN VSS-0.3～VDD+0.5 VSS-0.3～VDD+0.3 V 出力電圧範囲 Vo VSS-0.3～VDD+0.5 VSS～+25.0 V 動作温度範囲 Topr -40～+85 -25～+75 保存温度範囲 Tstg -55～+125 -55～+125

*1 Ta=25以上で使用される場合は、4.5mW/で軽減します。 *2 Ta=25以上で使用される場合は、4.5mW/で軽減します。 *3 Ta=25以上で使用される場合は、4.0mW/で軽減します。 *4 ガラスエポキシ基板 50mm×50mm×1.6mm 使用時。許容損失は Ta=25において、5.5mW/で軽減します。 *5 ガラスエポキシ基板 70mm×70mm×1.6mm 使用時。許容損失は Ta=25において、6.5mW/で軽減します。

Parameter Symbol Limits

Unit BU2099FV BD7851FP BU2152FS

電源電圧 VDD -0.3～+7.0 0～+7.0 -0.3～+7.0 V 許容損失 1 Pd1 400 (SSOPB) *6 1450 *7 800 *8 mW 許容損失 2 Pd2 650 (SSOPB) *9 - - mW 入力電圧範囲 VIN VSS-0.3～VDD+0.3 -0.3～VCC+0.3 VSS-0.3～VDD+0.3 V 出力電圧範囲 Vo VSS～+25.0 0～+10 VSS-0.3～VDD+0.3 V 動作温度範囲 Topr -40～+85 -30～+85 -25～+85 保存温度範囲 Tstg -55～+125 -55～+150 -55～+125

*6 Ta=25以上で使用される場合は、4.0mW/で軽減します。 *7 Ta=25以上で使用される場合は、11.6mW/で軽減します。 *8 Ta=25以上で使用される場合は、8.0mW/で軽減します。 *9 ガラスエポキシ基板 70mm×70mm×1.6mm 使用時。許容損失は Ta=25において、6.5mW/で軽減します。

700

600

500

400

300

200

100

025 50 75 100 125 150 175

周囲温度 Ta []

許容損失

P

d [

mW

]

BU2092FV

BU2092F

700

600

500

400

300

200

100

025 50 75 100 125 150 175

周囲温度 Ta []

許容損失

P

d [

mW

]

BU2099FV

85

BU2050F

25 50 75 100 125 150 175

周囲温度 Ta []

許容損失

P

d [

mW

]

85

400

200

0

800

600

1200

1000

1600

1400

BU2152FS

BD7851FP




電気的特性 BU2050F (特に指定のない限り Ta=25, VDD=4.5～5.5V)

Parameter Symbol Min. Typ. Max. Unit Condition

電源電圧 VDD 4.5 - 5.5 V

入力 H 電圧 VIH 0.7×VDD - VDD V

入力 L 電圧 VIL VSS - 0.3×VDD V

入力ヒステリシス VHYS - 0.5 - V

出力 H 電圧 VOHD

VDD-1.5 - VDD

V

IOH=-25mA

VDD-1.0 - VDD IOH=-15mA

VDD-0.5 - VDD IOH=-10mA

出力 L 電圧 VOLD

VSS - 1.5 V IOL=25mA

VSS - 0.8 IOL=15mA

VSS - 0.4 IOL=10mA

静的消費電流 IDD - - 0.1 mA VIH=VDD, VIL=VSS

BU2092F/FV (特に指定のない限り Ta=25, VSS=0V, VDD=5.0V/3.0V)



入力 H 電圧 VIH 3.5 / 2.5 - - V VDD=5V/3V

入力 L 電圧 VIL - - 1.5 / 0.4 V VDD=5V/3V

出力 L 電圧 VOL - - 2.0 / 1.0 V VDD=5V/3V, IOL=20mA/5mA

H 出力ディスエーブル電流 IOZH - - 10.0 μA VO=25.0V

L 出力ディスエーブル電流 IOZL - - -5.0 μA VO=0V

静的消費電流 IDD - - 5.0 / 3.0 μA VIN=VSS or VDD

(VDD=5V/3V) OUTPUT:OPEN

BU2099FV (特に指定のない限り Ta=25, VSS=0V, VDD=5.0V/3.0V)



入力 H 電圧 VIH 3.5 / 2.1 - - V VDD=5V/3V

入力 L 電圧 VIL - - 1.5 / 0.9 V VDD=5V/3V

出力 H 電圧 (SO) VOH VDD-0.5

/ VDD-0.3- - V

VDD=5V/3V, IOH=-400μA/-100μA

出力 L 電圧 1 (Qx) VOL1

- - 1.0

V

VDD=5V/3V, IOL1=10mA/5mA

- - 1.5 VDD=5V, IOL1=15mA

- - 2.0 VDD=5V, IOL1=20mA

出力 L 電圧 2 (SO) VOL2 - - 0.4 / 0.3 V VDD=5V/3V, IOL2=1.5mA/0.5mA

H 出力ディスエーブル電圧 (Qx) IOZH - - 10 μA VO=25.0V

L 出力ディスエーブル電圧 (Qx) IOZL - - -5.0 μA VO=0V IPULLDOWN (OE) IPD - - 150 / 60 μA OE= VDD, VDD=5V/3V

低電源電圧リセット VCLR 1.1 - 2.4 V

動作静止電流 IDD - - 200 μA VIN=VSS or VDD,

VDD=5V

OUTPUT:OPEN




電気的特性

BD7851FP (特に指定のない限り Ta=25, VCC=5.0V) Parameter Symbol Min. Typ. Max. Unit Condition

電源電圧 VDD 4.5 - 5.5 V 入力 H 電圧 VIH 0.8×VCC - - V 入力 L 電圧 VIL - - 0.2×VCC V 出力 H 電圧 VOH VCC-0.5 - - V IOH=-1mA 出力 L 電圧 VOL - - 0.5 V IOL=1mA

静的消費電流 ICC

- 0.7 1.0 mA R=13kΩ OUT1～OUT16:OFF

- 1.8 3.0 mA R=1.3kΩ OUT1～OUT16:OFF

- 4.0 6.5 mA R=13kΩ OUT1～OUT16:ON

- 30 40 mA R=1.3kΩ OUT1～OUT16:ON

定電流出力電流 (ビット間誤差含む)

Iolc1 48 55 62 mA VOUT=2.0V, R=1.3kΩ Iolc2 5.0 5.9 6.8 mA VOUT=2.0V, R=13kΩ

定電流出力電流ビット間誤差 Δiolc - ±1 ±6 % VOUTn=2.0V, R=1.3kΩ(1 ビット ON 時)

定電流出力電流の出力電圧に対する変動率

IΔVCC - ±1 ±6 %/V VOUT=2.0～3.0V, R=1.3kΩ

出力リーク電流 IOH - 0.01 0.8 μA VOUT=10V BU2152FS (特に指定のない限り Ta=25, VDD=2.7～5.5V)

Parameter Symbol Min. Typ. Max. Unit Condition 電源電圧 VDD 2.7 - 5.5 V 入力 H 電圧 VIH 2.0 - - V VDD=5V 入力 L 電圧 VIL - - 0.6 V VDD=5V

出力 H 電圧 VOH VDD-1.5 - -

V IOH=-25mA

VDD-1.0 - - IOH=-15mA VDD-0.5 - - IOH=-10mA

出力 L 電圧 VOL - - 1.5

V IOL=25mA

- - 1.0 IOL=15mA - - 0.8 IOL=10mA

静的消費電流 IDDST - - 5 μA VIL=VSS, VIH=VDD 入力 H 電流 IIH - - 1 μA 入力 L 電流 IIL - - 1 μA




ブロック図

BU2050F

BU2092F/FV

BU2099FV

BD7851FP

BU2152FS

Controller

Shift

Register

STB

CLR

CLOCK

DATA

8bit

Lat ch

Write

Buffer P1～P8

Controller

Shift

Register

LCK

CLOCK

DATA

12bit

Lat ch

Write

Buffer Q0～Q11

OE

Controller

Shift

Register

LCK

CLOCK

DATA

12bit

Lat ch

Write

Buffer Q0～Q11

OE

LPF

Shift

Register

S_IN16bit

Lat ch

Write

Buffer OUT1～OUT16

LATCH

CLOCK

Controller

Shift

Register

STB

CLB

CLOCK

DATA

24bit

Lat ch

Write

Buffer P1～P24

SO

ENABLE

R_Iref

SOUT

Current Adjustment




動作説明 (1)データクリア

リセット端子(CLR, CLB)を“L”に設定すると全てのラッチの回路内容が“H”にセットされ、全てのパラレル出力は初期化されます。(リセット端子を持つ機種のみ)

(2)データ転送ストローブ端子を非アクティブにし、CLOCK端子に与えるクロックの立ち上がりに同期して、DATA端子に入力されるシリアルデータが順次シフトレジスタに取り込まれます。必要なシリアルデータが取り込まれた後、ストローブ端子をアクティブにすることにより、そのときのシフトレジスタの内容がラッチ回路に転送されます。尚、ストローブ端子が非アクティブの状態でクロック端子よりクロックを入力しますと、シフトレジスタのデータが順次シフトしますので、クロック信号には気をつける必要があります。

(3)カスケード接続シリアル出力からはストローブ端子に関係なく、データ端子のシリアル入力データがシフトレジスタを介して出力されます。 (BU2050F, BU2092F/FV は不可)

推奨回路例

Fig. 1

VDD

シリアルデータ入力

クロック入力

ストローブ入力

ラッチ入力

P1 P2 Pn-2 Pn-1 Pn

シリアルデータ出力

VSS

VDD

シリアルデータ入力

クロック入力

ストローブ入力

ラッチ入力

P1 P2 Pn-2 Pn-1 Pn

シリアルデータ出力

VSS

VDD

VSS

MPU

C1 (*)

(注: C1 は極力 VDD 付近に配置してください。)




入出力等価回路図

BU2050F BU2050F BU2092F/FV BU2092F/FV

DATA, CLOCK, STB, CLR P1～P8 DATA, CLOCK, LCK, OE Q0～Q11

BU2099FV BU2099FV BU2099FV BU2152FS

DATA, CLOCK, LCK, OE Q0～Q11 SO CLOCK, DATA, STB, CLB

BU2152FS BU2152FS

P1～P28 SO

INPUT

GND(VSS) GND(VSS)

VDD

GND(VSS)

VDD

OUTPUT

GND(VSS)

IN

GND(VSS) GND(VSS)

VDDVDD

OUT

GND(VSS)

GND(VSS)

VDD

OUT

OUT

GND(VSS)

VSS

VDD VDD

VSS VSS GND(VSS)

VDD VDD VDD

GND(VSS) GND(VSS)

GND(VSS)

VDD VDD

GND(VSS)

VDD

GND(VSS) GND(VSS)

VDD

GND(VSS)

VDD

GND(VSS)

VDD

IN

(OE 端子のみ)




【BU2050F】端子説明

Pin No. Pin Name Function

1 P3

パラレルデータ出力 2 P4

3 P5

4 VSS GND 5 P6

パラレルデータ出力 6 P7

7 P8

8 DATA シリアルデータ入力 9 CLK クロック信号入力

10

STB ストローブ信号入力 STB=L の時：シフトレジスタの内容を出力 STB=H の時：ラッチ回路の内容、出力は変化しない

11

CLR リセット信号入力 CLR=L の時：ラッチ回路リセット、全出力 P1～P8=L 通常 CLR=H

12 P1 パラレルデータ出力

13 P2

14 VDD 電源電圧

タイミングチャート

Fig. 2

1. 電源投入(電源安定)後、DATA にデータを入力し、8 クロック経ってから STB 信号を入力してください。

2. Pn の出力はシフトレジスタのラッチの 8 クロック前からのデータで設定されます。

3. STB はレベルラッチですので STB の“L”区間でデータ保持、“H”区間でデータ更新されます。

［機能説明］・ラッチ回路は全ビット共通のリセット機能を持っており、CLR 端子が“L”の時、その他の入力に関係なく非同期にラッ

チ回路をリセットし、全ての出力を“L”にします。・DATA 端子より入力されるシリアルデータをクロックの立上り同期でシフトレジスタに読み込みます。

STB 端子が“L” (CLR 端子が“H”)の時、そのシフトレジスタに読み込んだデータをラッチ回路に転送し、パラレルデータ出力端子(P1～P8)から出力します。STB 端子が“H”の時、ラッチ回路、出力のデータは変化しません。

CLK

STB

DATA DATA8 DATA7 DATA6 DATA2 DATA1

Pn 前設定データ設定データ

CLR

“L”




【BU2050F】スイッチング特性 (特に指定のない限り VDD=4.5～5.5V, Ta=25)

Parameter Symbol Limit

Unit Condition Min. Typ. Max.

セットアップ時間 (DATA-CLK) tSD 20 - - ns -

ホールド時間 (DATA-CLK) tHD 20 - - ns -

セットアップ時間 CLK)STB( tSSTB 30 - - ns -

ホールド時間 CLK)STB( tHSTB 30 - - ns -

伝達遅延時間 P8)P1CLR( ～ tPDPCK - - 100 ns P1～P8 端子負荷 20pF 以下

伝達遅延時間 P8)P1STB( ～ tPDPSTB - - 80 ns P1～P8 端子負荷 20pF 以下

伝達遅延時間 P8)P1CLR( ～ tPDPCLR - - 80 ns P1～P8 端子負荷 20pF 以下

最大動作周波数 fMAX 5 - - MHz -

スイッチング特性測定波形

Fig. 3

CLK

DATA

P8

P1

STB

CLR

1 2 8 9 10 11 12

fMAX

tHD

tSD

tHSTB tSSTB

tPDPSTB tPDPCLR

tPDPCK




【BU2092F,BU2092F V】端子説明


Fig. 4

1. 電源投入(電源安定)後、DATA にデータを入力し、12 クロック経ってから LCK 信号を入力してください。

2. Qx の出力はシフトレジスタのラッチの 12 クロック前からのデータで設定されます。

3. LCK はレベルラッチですので LCK の“L”区間でデータ保持、“H”区間でデータ更新されます。

4. 内部ラッチ回路に保持されたデータを OE が“L”の区間、出力します。

［真理値表］

Input Function

CLOCK DATA LCK OE

× × × H 出力(Q0～Q11) Disable

× × × L 出力(Q0～Q11) Enable

L × ×

シフトレジスタの初段は“L”、他はそれぞれ前段のデータをストア。(ストレージレジスタ及び出力の状態はホールド)

H × × シフトレジスタの初段は“H”、他はそれぞれ前段のデータをストア。(ストレージレジスタ及び出力の状態はホールド)

× × × シフトレジスタは変化しない。

× × × ソフトレジスタの内容がストレージレジスタにストアされる。

× × × ストレージレジスタは変化しない。

Pin No. Pin Name I/O Function

1 VSS - GND 2 DATA I シリアルデータ入力 3 CLOCK I データのシフトクロック (立上りエッジトリガ) 4 LCK I データのラッチクロック (立上りエッジトリガ)

5～11, 14～18

Q0～Q11 O パラレルデータ出力 (Nch Open Drain FET)

ラッチデータ L H 出力 FET ON OFF

12, 13 N.C. - NC 端子 IC 内部には接続されていません。

17 OE I 出力イネーブル (“H”の時、出力 FET は OFF) 18 VDD - 電源

CLOCK

LCK


OE

Qx 前設定データ DATA11～0 “H”

注) 図は出力に pull-up 抵抗を接続したときのものです。




【BU2092F/FV】スイッチング特性 (特に指定のない限り VDD=5V, VSS=0V, Ta=25)


Unit

Condition Min. Typ. Max. VDD(V)

最小クロックパルス幅 tw 1000 - - ns 3

- 500 - - ns 5

最小ラッチパルス幅

(LCK)

tw

(LCK)

1000 - - ns 3 -

500 - - ns 5

セットアップ時間

(LCK→CLOCK) ts

400 - - ns 3 -

200 - - ns 5

セットアップ時間

(DATA→CLOCK) tsu

400 - - ns 3 -

200 - - ns 5

ホールド時間

(CLOCK→DATA) tH

400 - - ns 3 -

200 - - ns 5

伝達遅延時間

(LCK→OUTPUT QX)

tPLZ

(LCK)

- 90 - ns 3 RL=5kΩ

CL=10pF - 55 - ns 5

tPZL

(LCK)

- 115 - ns 3 RL=5kΩ

CL=10pF - 50 - ns 5

伝達遅延時間

( OE →OUTPUT QX)

tPLZ - 70 - ns 3 RL=5kΩ

CL=10pF - 45 - ns 5

tPZL - 80 - ns 3 RL=5kΩ

CL=10pF - 35 - ns 5

スイッチング時間測定回路

Fig. 5

CLOCK

Pulse Gen.

DATA

Pulse Gen.

Q11

RL

±25V

Q0

RL

±25VVDD

GND (Vss)

Pulse Gen.

Pulse Gen.

LCK

OE

GND (Vss)

GND (Vss)

CL

CL




【BU2092F/FV】スイッチング特性測定波形

Fig. 6

CLOCK

DATA

tSU

90%

10%

90% 90%

tH

90% 90%

10%

90%

10%

tW tW

50% LCK

50%

90%

10%

tS

90%

tW(CLK)

50% 50%

OE

Qx

tPLZ(LCK) tPZL(LCK)

10%

50%

10%

tPLZ

50%

tPZL

VDD

GND (VSS)

VDD

GND (VSS)

VDD

GND (VSS)

VDD

GND (VSS)

VDD

GND (VSS)




【BU2099FV】端子説明


1 VSS - GND 2 N.C. - NC 端子 3 DATA I シリアルデータ入力 4 CLOCK I シフトレジスタのシフトクロック (立上りエッジトリガ) 5 LCK I ストレージレジスタのラッチクロック (立上りエッジトリガ)

6～17 Q0～Q11

(Qx) O

パラレルデータ出力 (Nch Open Drain FET) ラッチデータ L H 出力 FET ON OFF

18 SO O シリアルデータ出力

19 OE I Output Enable コントロール入力＊OE は Vss へプルダウンされています

20 VDD - 電源


Fig. 7

1. 電源投入(電源安定)後、DATA にデータを入力し、12 クロック経ってから LCK 信号を入力してください。 2. Qx の出力はシフトレジスタのラッチの 12 クロック前からのデータで設定されます。 3. LCK はレベルラッチですので LCK の“L”区間でデータ保持、“H”区間でデータ更新されます。 4. 内部ラッチ回路に保持されたデータを OE が“L”の区間、出力します。 5. SO には CLOCK の立ち下がり時間に同期してシフトレジスタの最終段データが出力されます。

［真理値表］

Input Function

CLOCK DATA LCK OE

× × × H Q0～Q11 出力は非選択 (プルアップ時 All “H”出力)

× × × L Q0～Q11 出力がイネーブルとなり、ストレージレジスタに記憶されているデータを出力。

L × ×

シフトレジスタの初段は“L”、他はそれぞれ前段のデータをストア。 (ストレージレジスタ及び出力の状態はホールド)

H × ×

シフトレジスタの初段は“H”、他はそれぞれ前段のデータをストア。 (ストレージレジスタ及び出力の状態はホールド)

× × ×

シフトレジスタは変化しない。 SO 出力は OE にコントロールされることなく CLOCK 入力の立ち下がりエッジに同期してシフトレジスタの最終段データを出力。

× × × シフトレジスタの内容がストレージレジスタにストアされる。 × × × ストレージレジスタは変化しない。＊本 IC の Q0～Q11 出力は Nch オープンドレイン出力で、シフトレジスタの転送データが L の時には対応する出力 FET は ON(導通状態)し、転送データが H の時には、出力 FET は OFF(非通電)となります。

CLOCK

LCK


OE

Qx 前設定データ設定データ

SO 前設定 DATA11

前設定 DATA10

DATA12 DATA11

“H”




【BU2099FV】スイッチング特性 (特に指定のない限り VDD=5V, VSS=0V, Ta=25)


Unit

Condition Min. Typ. Max. VDD(V)

最小クロックパルス幅 (CLOCK)

tW 1000 - - ns 3

- 500 - - ns 5

最小ラッチパルス幅 (LCK)

tW (LCK)

1000 - - ns 3 -

500 - - ns 5 セットアップ時間 (LCK→CLOCK, CLOCK→LCK)

tS 400 - - ns 3

- 200 - - ns 5

セットアップ時間 (DATA→CLOCK)

tsu 400 - - ns 3

- 200 - - ns 5

ホールド時間 (CLOCK→DATA)

tH 400 - - ns 3

- 200 - - ns 5

出力遅延時間 (SO)

tPLH tPHL

- - 500 ns 3 - - - 250 ns 5 -

伝達遅延時間 (LCK→QX) *

tPLZ (LCK)

- 360 - ns 3 RL=5kΩ CL=10pF - 170 - ns 5

tPZL

(LCK) - 260 - ns 3 RL=5kΩ

CL=10pF - 175 - ns 5

伝達遅延時間 ( QE →QX) *

tPLZ - 115 - ns 3 RL=5kΩ

CL=10pF - 85 - ns 5

tPZL - 175 - ns 3 RL=5kΩ

CL=10pF - 65 - ns 5 ノイズパルス除去有効時間 (LCK) *

tI - 30 ns -

- - 20 ns -

*参考値

入力電圧測定回路

スイッチング特性測定回路

+25V RL =10kΩVDD

GND (Vss)

P.G.

VIH

VIL

GND

+25V

RL =5kΩ

VDD

GND (Vss)

P.G.

GND(Vss)

CL =10pF

+25V

RL =5kΩ

GND(Vss)

CL =10pF

Fig. 9

Fig. 8




【BU2099FV】出力電圧測定回路

Fig. 10

スイッチング特性測定波形

Fig. 11

VDD

GND (Vss)

P.G.

GND(Vss)

GND(Vss)

GND (Vss)

GND (Vss)

GND (Vss)

GND(Vss)

IOL2IOH

SW4

1 2

±25V

SW21

2

3

SW11

12

SW3

測定条件 VOL1 ：全データ”L”をシフト、Q0～Q11 に出力し、SW1:ON、SW2;3 で IOL1 を流入させ、SW3;1～12 にして 1pin ずつ電圧測定 VOL2 ：SO に”L”データを出力し、SW4;2 で IOL2 を流入させ、電圧測定 VOH ：SO に”H”データを出力し、SW4;1 で IOH を流入させ、電圧測定

CLOCK

DATA

tSU

90%

10%

90% 90%

tH

90% 90%

10%

90%

10%

tW tW

50%LCK

50%

90%

10%

tS

90%

tW(CLK)

50% 50%

OE

Qx

tPLZ

tPZL(LCK)

10%

50%

10%

50%

tPZL

VDD

GND (VSS)

VDD

GND (VSS)

VDD

GND (VSS)

VDD

GND (VSS)

VEXT

GND (VSS)

50% 50% 50%

tS2

tPLZ(LCK)

SO 50% 50%

tPLH tPHL

VDD

GND (VSS)

IOL1




【BD7851FP】端子説明


Fig. 12

1. 電源投入(電源安定)後、S_IN にデータを入力し、16 クロック経ってから LATCH 信号を入力してください。

2. OUTn の出力はシフトレジスタのラッチの 16 クロック前からのデータで設定されます。

3. SOUT には CLOCK の立ち上がり時間に同期してシフトレジスタの最終段データが出力されます。

4. LATCH はレベルラッチですので LATCH の“L”区間でデータ保持、“H”区間でデータ更新されます。

5. 内部ラッチ回路に保持されたデータを ENABLE が“L”の区間、出力します。

“H”のときは出力は“L”に固定されます。

Pin No. Pin Name Function

1 GND GND

2 R_Iref 定電流出力電流値設定端子

3 LATCH ラッチ信号入力端子

4 S_IN シリアルデータ入力端子

5～15 OUT16 ～OUT6

定電流出力端子

16 P_GND ドライバ用 GND

17～21 OUT5

～OUT1 定電流出力端子

22 SOUT シリアル・データ出力端子

23 CLOCK クロック入力端子

24 ENABLE ENABLE

25 VCC VCC端子

CLOCK

LATCH

S_IN DATA16 DATA15 DATA14 DATA2 DATA1

OUTn 前設定データ設定データ

SOUT 前設定 DATA15

前設定 DATA14

前設定 DATA2

DATA16 前設定 DATA1

DATA15 DATA14

ENABLE




【BD7851FP】タイミング特性 (特に指定のない限り VCC=5V, Ta=25)



クロック周波数 CLOCK fclk - - 10 MHz パルス幅 CLOCK twh 20 50 - ns CLOCK パルス幅 LATCH twh 40 50 - ns LATCH パルス幅 ENABLE tw 30 - - ns ENABLE 立ち上がり・立ち下がり時間 tr / tf - 30 100 ns CLOCK

セットアップ時間 tSU 30 50 -

ns S_IN-CLOCK

30 50 - LATCH-CLOCK

ホールド時間 th 30 50 -

ns S_IN-CLOCK

30 50 - LATCH-CLOCK

立ち上がり時間 tr - 300 -

ns OUTn

- - 50 SOUT

立ち下がり時間 tf - 300 -

ns OUTn

- - 50 SOUT

伝搬遅延時間 tpLH - 400 650

ns

CLK-SOUT, LATCH ENABLE-OUTn

tpHL - 300 400 CLK-SOUT, LATCH ENABLE-OUTn

定電流出力電流特性

定電流出力は、外付け抵抗によって決まります。

(2 ピン-GND 間)

*標準サンプルにおけるデータであり、規格を保証するものではありません。

Fig. 13 R_Iref-VOUT

*VOUT の電圧を低くすると、消費電流 Icc が増加しますのでご注意ください。上図の VOUT 電圧以上でご使用ください。

Fig. 14

0

50

100

150

200

250

0.1 1 10 100

R_Iref [kΩ]

IOU

T [

mA

]

[Condition] Vcc=5.0V, Vo=5.0V, Ta=25

0.0

0.2

0.4

0.6

0.8

1.0

1.2

1.4

1.6

1 10 100

R_Iref [kΩ]

VO

UT [V

]

[Condition] Vcc=5.0V, Ta=27, 全ビット ON




【BD7851FP】測定回路図 1

Fig. 15

測定回路図 2

*R=51Ω (ただし、R_Iref=1.3kΩ) , C=15pF

Fig. 16

1

2

3

4

5

6

7

8

9

10

11

12

13

19

18

17

16

15

14

25

24

23

22

21

20BD

7851FP

GND

R_Iref

LATCH

S_IN

OUT16

OUT15

OUT14

OUT13

OUT12

OUT11

OUT10

OUT9

OUT8 OUT7

OUT6

P_GND

OUT5

OUT4

OUT3

OUT2

OUT1

SOUT

CLOCK

ENABLE

Vcc

Vcc

ENABLE

SOUT

CLOCK

VE

P_GND

S_IN

LATCH

R

1

2

3

4

5

6

7

8

9

10

11

12

13

19

18

17

16

15

14

25

24

23

22

21

20BD

7851FP

GND

R_Iref

LATCH

S_IN

OUT16

OUT15

OUT14

OUT13

OUT12

OUT11

OUT10

OUT9

OUT8 OUT7

OUT6

P_GND

OUT5

OUT4

OUT3

OUT2

OUT1

SOUT

CLOCK

ENABLE

Vcc

Vcc

ENABLE

SOUT

CLOCK

VE

P_GND

S_IN

LATCH

R




【BD7851FP】動作タイミング波形

Fig. 17

CLOCK

tSU

0.2×VCC

th

tWh tr

0.8×VCC 0.8×VCC

0.2×VCC

tf

0.8×VCC

S_IN

0.8×VCC 0.8×VCC

LATCH

th

twh

0.8×VCC

0.2×VCC

tSU

OUTn

90%

10%

tpHL・tpLH

90%

10%

tpHL

tf

tpHL

90%

10%

tr

ENABLE 0.2×VCC

0.8×VCC

tw

SOUT

0.8×VCC

0.2×VCC

tpHL・tpLH

tf・tr




【BU2152FS】端子説明


1 VSS - 基準電源

2 CLK I クロック入力

3 VSS - 基準電源

4 DATA I シリアルデータ入力

5～28 P1～P24 O パラレルデータ出力

29 SO O カスケード出力

30 STB I ストローブ信号入力 L アクティブ

31 CLB I クリア信号入力 L アクティブ

32 VDD - 電源


Fig. 18

1. 電源投入(電源安定)後、DATA にデータを入力し、24 クロック経ってから STB 信号を入力してください。

2. Pn の出力はシフトレジスタのラッチの 24 クロック前からのデータで設定されます。

3. STB はレベルラッチですので STB の“H”区間でデータ保持、“L”区間でデータ更新されます。

4. SO には CLOCK の立ち上がり時間に同期してシフトレジスタの最終段データが出力されます。

［真理値表］

Input Function

CLK STB CLB

× × L ラッチ回路の内容が全て“H”にセットされ(シフトレジスタの内容は変化しません)、パラレル出力は全て“H”になります。

H H DATA 端子のシリアルデータがシフトレジスタに取り込まれます。この時、ラッチ回路の内容は変化しません。

L

L H

シフトレジスタの内容がラッチ回路に転送され、ラッチの内容がパラレル出力から出力されます。 H

シフトレジスタの内容が 1bit シフトし、ラッチ回路の内容及びパラレル出力も変わります。

CLK

STB


SO 前設定 DATA24

前設定 DATA23

前設定 DATA2

DATA24 前設定 DATA1

DATA23 DATA22

Pn 前設定データ設定データ




【BU2152FS】スイッチング特性 (特に指定のない限り VDD=2.7～5.5V, VSS=0V, Ta=25)



最大動作周波数 fMAX 5 - - MHz セットアップ時間 1 tSU1 20 - - ns DATA-CLK ホールド時間 1 tHD1 20 - - ns CLK-DATA セットアップ時間 2 tSU2 30 - - ns STB-CLK ホールド時間 2 tHD2 30 - - ns CLK-STB セットアップ時間 3 tSU3 30 - - ns CLB-CLK ホールド時間 3 tHD3 30 - - ns CLK-CLB セットアップ時間 4 tSU4 30 - - ns STB-CLB ホールド時間 4 tHD4 30 - - ns CLB-STB 出力遅延時間 1* tPD1 - - 100 ns CLK-P1～P24 出力遅延時間 2* tPD2 - - 80 ns STB-P1～P24 出力遅延時間 3* tPD3. - - 80 ns CLB-P1～P24

*50pF 負荷時




【BU2152FS】スイッチング特性条件 Setup/Hold 時間 (DATA-CLOCK, STB-CLOCK, CLB-CLOCK)

Setup/Hold 時間 (STB-CLB)

Fig. 19 スイッチング特性条件 1

出力遅延時間 (CLOCK-P1～P24)

出力遅延時間 (STB-P1～P24)

出力遅延時間 (CLB-P1～P24)

Fig. 20 スイッチング特性条件 2

CLOCK

90%

10%

tr

50%

90%

10%

tr

50%

50%50%

tSU1

tHD1

tHD2 tSU2

50%50%

tHD3 tSU3

DATA

STB

CLB

50%

CLB

tSU4 tHD4

STB

50%

tPD1

CLOCK

P1～P24

50%

STB

P1～P24

tPD2

50%

CLB

50%

tPD3

P1～P24




使用上の注意 (1) 絶対最大定格について

印加電圧及び動作温度範囲などの絶対最大定格を超えた場合､破壊の可能性があります。破壊した場合､ショートモード

もしくはオープンモードなど､特定できませんので絶対最大定格を超えるような特殊モードが想定される場合､ヒュー

ズなど､物理的な安全対策を施すようお願い致します。

(2) 電源コネクタの逆接続について

電源コネクタの逆接続により IC が破壊する恐れがあります。逆接破壊保護用として外部に電源と IC の電源端子間､

及びモータコイル間にダイオードを入れるなどの対策を施してください。

(3) 電源ラインについて

モータの逆起電力により回生した電流の戻りが生じるため､回生電流の経路として電源-GND 間にコンデンサを入れる

などの対策をし､容量値は電解コンデンサには低温での容量ぬけが起こることなど諸特性に問題のないことを十分にご

確認のうえ､決定してください。

(4) GND 電位について

GND 端子の電位はいかなる動作状態においても､最低電位になるようにしてください。

(5) 熱設計について実際の使用状態での許容損失(Pd)を考え､十分マージンを持った熱設計を行ってください。

(6) 端子間ショートと誤装着について

プリント基板に取り付ける際､IC の向きや位置ずれに十分注意してください。誤って取り付けた場合､IC が破壊する恐

れがあります。また出力間や出力と電源､GND 間に異物が入るなどしてショートした場合についても破壊の可能性があ

ります。

(7) 強電界中での動作について

強電界中のご使用では､誤動作をする可能性がありますのでご注意ください。

(8) セット基板での検査について

セット基板での検査時に､インピーダンスの低いピンにコンデンサを接続する場合は､IC にストレスがかかる恐れがあ

るので､1 工程ごとに必ず放電を行ってください。また静電気対策として､組み立て工程にはアースを施し､運搬や保存

の際には十分ご注意ください。また､検査工程までの治具への接続時には､必ず電源を OFF にしてから接続し検査を行

い､電源を OFF にしてから取りはずしてください。

(9) アース配線パターンについて

小信号 GND と大電流 GND がある場合､大電流 GND パターンと小信号 GND パターンは分離し､パターン配線の抵抗分

と大電流による電圧変化が小信号 GND の電圧を変化させないように､セットの基準点で一点アースすることを推奨し

ます。外付け部品の GND 配線パターンも変動しないように注意してください。

(10) 未使用の入力端子の処理について

CMOS IC の入力は非常にインピーダンスが高く、入力端子をオープンにすることで論理不定の状態になります。これ

により内部の論理ゲートの p チャネル、n チャネルトランジスタが導通状態となり、不要な電源電流が流れます。また、

論理不定により、想定外の動作をすることがあります。

よって、未使用の端子は特に使用書上でうたわれていない限り、I/O の電源、もしくは GND に接続するようにしてく

ださい。




発注形名セレクション

B U 2 0 9 2 F V - E 2

ローム形名品番 2050 2092 2099 7851 2152

パッケージ F : SOP14 : SOP18 FV : SSOP-B20 FP : HSOP25 FS : SSOP-A32

包装、フォーミング仕様 E2: リール状エンボステーピング

(Unit : mm)

SOP14

7

14

1.27

0.11

1

8

0.3M

IN

8.7±0.2

0.4±0.1

0.15±0.1

1.5

±0.1

6.2

±0.3

4.4

±0.2

(MAX 9.05 include BURR)

0.1

(Unit : mm)

SOP18

18

0.3M

IN

1.27

91

10

11.2±0.2

0.15±0.1

0.4±0.1

7.8

±0.3

1.8

±0.1

0.11

5.4

±0.2


0.1

(Unit : mm)

SSOP-B20

0.1

11

10

20

1

0.1±

0.1

6.4

± 0.

3

4.4

± 0.

2

6.5 ± 0.2

0.15 ± 0.1

0.22 ± 0.1

0.65

1.15

± 0

.1

0.3M

in.




(Unit : mm)

SSOP-A32

1

17

16

32

0.11

0.3M

IN

0.36±0.10.8

13.6±0.2

0.15±0.1

5.4

±0.2

7.8

±0.3

1.8

±0.1


0.1

(Unit : mm)

HSOP257.

8 ±

0.3

5.4

± 0.

2

2.75 ± 0.1

1.95 ± 0.1

25 14

1 13

0.111.

9 ±

0.1

0.36 ± 0.1

12.0 ± 0.2

0.3M

in.

0.25 ± 0.1

13.6 ± 0.2

0.8


S

0.1 S

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R0039A

bu2050f,bu2092f,bu2092fv,bu2099fv,bd7851fp,bu2152fs …許容損失1 pd1 450 *1 450 (sop) *2 400...

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