崑山科技大學電子工程系學生專題製作報告三級環型壓控振盪器...

崑山科技大學

電子工程系

學生專題製作報告

三級環型壓控振盪器之分析與模擬

Analysis and Simulation of Three-stage

Voltage-controlled Ring Oscillator

指導教授：張培華

專題組員：馮翔學號：4000K067

中華民國 104 年 05 月

I

三級環型壓控振盪器之分析與模擬

馮翔

崑山科技大學電子工程系

摘要

本專題主要研究鎖相迴路(PLL)中之環形壓控振盪器的電子電路結構，並透

過相關電路之模擬、分析找出符合需求的電路設計參數，再從中提出不同級數的

環型壓控振盪器的電路架構，來探討不同級數的環型壓控振盪器之電路特性。

專題內容使用 0.18um CMOS 虛擬製程環境，運用工作站的電腦操作 Hspice

軟體模擬設計電路參數與分析特性．電路應用部分，則是利用設計完成之單級環

型壓控振盪器單元串接成三級電路，來模擬分析獲取所需之電路結果．最後，比

較環型壓控振盪器多級數之間的差異性，並探討研究原理及問題。

鎖相迴路(PLL)是被廣泛運用於射頻電路等電子產品中，其中鎖相迴路的核心

架構就是壓控振盪器(VCO)，而壓控振盪器本身容易受到外界雜訊及電路設計本

身的雜訊影響，這容易使得振盪訊號在頻譜上發生偏移或相位雜訊(Phase Noise)

太大，這都會影響到鎖相迴路無法進行相位鎖定與輸出波形發生抖動(Jitter)現象。

所以經實驗結果證明我們設計的振盪器是符合我們需求，未來再將此振盪器運用

於相鎖迴路(PLL)。

關鍵詞：鎖相迴路(PLL)、壓控振盪器(VCO)

II

Analysis and Simulation of Three-stage

Voltage-controlled Ring Oscillator

Hsiang Feng

Department of Electronic Engineering, Kun Shan University of Technology

Abstract

The circuit structure of ring voltage-controlled oscillator(VCO) for Phase-locked

loop(PLL) is the main research topic in this project. The circuit design parameters

have been found out to meet the specification requirement by the simulation and then

propose the circuit architectures of ring VCO with various stages to investigate their

characteristics.

The circuit parameter design and characteristic analysis are simulated using

HSPICE in 0.18µm CMOS virtual process technology model. The design of single

stage delay cell firstly completes, then the whole three-stage circuitry is constituted in

series of such tri-identical delay cells, and the simulation and analysis results of the

circuit are obtained. Finally, with comparison of the difference between multi-stage

VCO, the principle and characteristics are thus investigated.

Phase-Locked loops(PLL’s) are widely used in radio frequency(RF) electronic

products, and VCO is the core architecture of PLLs. VCO itself is easily influenced

by external noise and the circuit design. This easily makes the resultant oscillation

signal have offset in spectrum or too much phase noise. These influences on PLLs

result in failing in phase locking and occurring jitters in the output waveform. As a

result, the designed oscillator can meet our requirement after the evidence of the

simulation results. This oscillator will be applied in PLL’s in the future.

Keywords: Phase-locked loop (PLL)、Voltage-controlled oscillator (VCO)

III

誌謝

此時已經是大學四年生涯結束的日子，想當初大一剛進入電子系時的情景，

完全不了解自己適合何種領域的自己，經過一次又一次努力在每堂課程中學習，

第一次接觸 IC 晶片相關基礎課程、第一次嘗試積體電路佈局、第一次與家族老

師 Meeting、第一次碰到師長給予的進度壓力、熟識的學長姐們一個個畢業離開，

在四年之中經歷過悲傷離合，四年的時光不算短，在這期間學習了很多電子領域

的專業知識，而這份努力的成果也反映在我的專題上，也讓自己能肯定自己的能

力，這一切都要感謝這四年來陪伴我的每一位師長與同學們。

首先要感謝的是我的指導老師張培華老師，由於老師的引領指導下我才能下

定決心走上積體電路設計這條路，使我成為電子系積體電路實驗室的一員，老師

不僅在課堂上給予專業知識指導，在處理行政與做人處事方面都給予我很大的學

習機會，也感謝這段期間老師有嚴格的指導學生，也讓學生知道大學畢業了就要

有一名大學生的樣子及所具備的專業知識，在此獻上由衷的感謝。

在此也要感謝蔡澈雄老師，如果沒有蔡老師在基礎理論上的嚴格指導，我也

無法順利完成專題，無論在理論或是實作上都給予學生很大的幫助，老師也時常

告誡我們在未來面對業界上的工作時應有的態度，並分享許多老師在人生中的經

驗談，讓學生受益良多在此深表感謝。

感謝實驗室的所有學長姐們及同學。若不是學長姐們在 Layout 上的細心和

耐心指導下，我自己也無法堅持走下去，也要感謝同學們互相扶持一路堅強的走

過來，每一次在實驗室中一起努力，互相鼓勵，感謝有你們，讓我在實驗室中的

回憶充滿著酸甜苦辣，同時也讓我大學生活更加多采多姿。

最後我要感謝我的父母親，接受了我的選擇並提供了大學四年的龐大開支，

在生活上讓我無金錢的後顧之憂，使我能全心全力致力於學業上，如此我才能順

利取得學士學位，爸媽您辛苦了。

馮翔

僅致於積體電路設計實驗室

私立崑山科技大學 05/20/2015

IV

章節目錄

頁碼

中文摘要------------------------------------------------------------------------------------------I

英文摘要-----------------------------------------------------------------------------------------II

誌謝----------------------------------------------------------------------------------------------III

章節目錄----------------------------------------------------------------------------------------IV

圖目錄-------------------------------------------------------------------------------------------VI

表目錄------------------------------------------------------------------------------------------VII

第一章簡介--------------------------------------------------------1

1-1 研究動機------------------------------------------------1

1-2 鎖相迴路(PLL)背景介紹-----------------------------------1

1-3 壓控振盪器(VCO)背景介紹---------------------------------2

1-4 閂鎖電路(Latch)背景介紹---------------------------------3

1-5 反相器(Inverter)背景介紹--------------------------------4

1-5-1 反相器(Inverter)功能概述--------------------------4

1-5-2 反相器(Inverter)電路實現範例----------------------5

第二章研究內容----------------------------------------------------6

2-1 反相器(Inverter)尺寸之設計------------------------------6

2-1-1 反向器(Inverter)設計概述--------------------------6

2-1-2 反向器(Inverter)之 HSPICE模擬(Simulation)---------7

2-1-3 反向器(Inverter)之 HSPICE模擬結果(Result)---------8

2-1-4 反相器(Inverter)之結果與討論----------------------8

2-2 單級壓控振盪器電路尺寸之設計---------------------------10

2-2-1 單級壓控振盪器設計概述---------------------------10

2-2-2 單級壓控振盪器尺寸設計---------------------------11

2-2-3 單級壓控振盪器之 HSPICE模擬(Simulation)----------12

2-2-4 單級壓控振盪器之 HSPICE模擬結果(Result)----------14

2-3 三級環型壓控振盪器電路之設計---------------------------15

2-3-1 三級環型壓控振盪器設計概述-----------------------15

2-3-2 三級環型壓控振盪器之 HSPICE電路驗證程式----------16

第三章三級環型壓控振盪器模擬報告---------------------------------17

3-1 三級環型壓控振盪器模擬報告概述-------------------------17

3-2 三級環型壓控振盪器模擬報告內容-------------------------17

3-2-1 三級環型壓控振盪器模擬之尺寸參數-----------------17

3-2-2 三級環型壓控振盪器之 HSPICE模擬(Simulation)------18

V

3-2-3 三級環型壓控振盪器模擬報告之輸出波形-------------22

3-2-4 三級環型壓控振盪器模擬報告之振盪頻率-------------23

3-2-5 三級環型壓控振盪器模擬報告之功耗-----------------24

第四章結果與討論-------------------------------------------------25

4-1 模擬延伸-----------------------------------------------25

4-1-1 振盪頻率於不同 Vov及 ID參數之結果-----------------25

4-1-2 功耗於不同 Vov及 ID參數之結果---------------------26

4-2 結果討論-----------------------------------------------27

第五章結論 ------------------------------------------------------28

參考文獻-----------------------------------------------------------30

個人簡歷-----------------------------------------------------------31

VI

圖目錄

頁碼

圖 1-2-1基本的鎖相迴路架構------------------------------------------1

圖 1-5-1反相器(Inverter)圖示----------------------------------------4

圖 1-5-2 NMOS反相器-------------------------------------------------5

圖 1-5-3 PMOS反相器-------------------------------------------------5

圖 1-5-4 TTL反相器--------------------------------------------------5

圖 1-5-5 CMOS反相器-------------------------------------------------5

圖 1-5-6 BJT反相器--------------------------------------------------5

圖 2-1-1反相器電路圖------------------------------------------------6

圖 2-1-2 CMOS反相器與電容示意圖-------------------------------------8

圖 2-1-3反相器輸出入波形與各項參數定義之示意圖----------------------9

圖 2-2-1單級壓控振盪器示意圖---------------------------------------10

圖 2-2-2單級壓控振盪器電路構造-------------------------------------11

圖 2-2-3單級壓控振盪器之輸出與輸入波形圖---------------------------14

圖 2-3-1三級環型壓控振盪器之示意圖---------------------------------15

圖 2-3-2三級環型壓控振盪器之實際電路接線圖-------------------------15

圖 3-2-1三級環型壓控振盪器之輸出波形模擬---------------------------22

圖 3-2-2控制電壓(Vc)與頻率結果曲線圖-------------------------------23

圖 3-2-3控制電壓(Vc)與功率結果曲線圖-------------------------------24

圖 5-1-1三級環型壓控震盪器之實際電路佈局圖-------------------------28

圖 5-1-2三級環型壓控振盪器電路佈局之解析---------------------------29

VII

表目錄

頁碼

表 1-4-1 SR閂鎖真值表-----------------------------------------------3

表 1-4-2 門控 D閂鎖真值表--------------------------------------------3

表 1-5-1 反相器(Inverter)真值表---------------------------------------4

表 2-2-1單級壓控振盪器模擬參數-------------------------------------11

表 2-2-2 M9&M10各組模擬參數之對照表--------------------------------14

表 3-1-1控制電壓(Vc)之對應差值表-----------------------------------17

表 3-2-1三級環型振盪器主要模擬參數表-------------------------------17

表 3-2-2控制電壓(Vc)與頻率結果對應表-------------------------------23

表 3-2-3控制電壓(Vc)與功率結果對應表-------------------------------24

表 4-2-1三級環型壓控振盪器不同參數下之頻率結果---------------------25

表 4-2-2三級環型壓控振盪器不同參數下之功耗結果---------------------26

1

一、簡介

1-1 研究之動機

在現今許多電子產品中 VCO 扮演著重要的角色，常用於訊號產生器、鎖相

迴路等重要零件中。專題的研究重心在於鎖相迴路(PLL)中的環型壓控震盪器的

設計，其工作原理為控為一種控制輸入電壓使其震盪的頻率或重複的比例隨直流

電壓不同而改變。

目標在於設計出一顆能用於 PLL 電路中快速且精準的 VCO。所以藉由設計

VCO 電路中 MOS 大小比值，模擬出找出最佳的參數，並在藉由積體電路佈局設

計技巧來改善電路的穩定性。

1-2鎖相迴路(PLL) 背景介紹

鎖相的概念在 1930 年代提出後，迅速被廣泛運用在電子和通訊領中，其中

包含記憶體、微處器、硬碟驅動裝置、射頻無線收發器和光纖收發器等。而單晶

片鎖相迴路（PLL）更有助於發展高性能和低成本的電子系統。即便在不同製程

和應用中鎖相迴路的設計有一定程度的差異性，但是它的基本觀念從當時發明後

幾乎不曾改變過。

鎖相迴路可視為一個輸出相位和輸入相位的回授系統。用以同步輸入參考訊

號和回授後輸出信號。並讓其操作同樣的頻率。如(圖 1-2-1)所示，簡單鎖相迴路

是由四個電路構成，分別為相位偵測器（Phase Detector）、迴路濾波器（Loop Filter）、

壓控掁盪器（VCO）、除頻器(FD)。

圖 1-2-1 基本的鎖相迴路架構

2

整個回授機制會藉由比較壓控掁盪器及參考訊號之間相位來改變壓控掁盪

器的相位，最後使得這兩個訊號保持固定相位關係。而所謂的“鎖相”就是兩個

相位之關係經由鎖相迴路達到固定的關係而不會隨時間改變。因此，相位是頻率

對時間所積分而來，當迴路鎖定時，鎖相迴路會產生一個相對於輸入之小相位誤

差的輸出，但其頻率是相同的。而如果這兩個條件有任一個不成立，鎖相迴路則

處在沒有鎖定狀態。總結來說，鎖相迴路它將相位偵測器所得到的結果，經由迴

路濾波器轉換成電壓形式的訊號去控制壓控振盪器相位。達到鎖定狀態時，輸入

和輸出的頻率是完全相同的。

1-3 壓控振盪器(VCO)背景介紹

掁盪器的輸出頻率可以被一電壓訊號所控制，此一掁盪器就是所謂的壓控掁

盪器（VCO）。我們可以定義一理想的壓控掁盪器為一電路可以產生一週期性輸

出訊號，其頻率為一線性方程式。

其輸出頻率值用方程式一表示：

ωVCO = ω0 + Kv Vc Vc > 0 (一)

其中ω0壓控掁盪器自由掁盪頻率（free-running frequency），Kv 為控制增益

以 rad/s/V 表示。由方程式一中可以簡單地看出因為ω0的存在在一定控制電壓範

圍下，輸出頻率不會接近零。換言之，控制電壓產生一頻率，其變化會在壓控掁

盪器自由振盪頻率附近。

在研究鎖相迴路時，通常都把壓控掁盪器視為一線性非時變的系統，而控制

電壓視為這系統的輸入。輸出訊號的相位則被視為這系統的輸出。由於相位是頻

率對時問作積分而來。

所以輸出訊號的相位用方程式二表示：

φVCO = Kv ∫ 𝑉𝑐 (𝑡)𝑑𝑡 (二)

這透露了一個壓控掁盪器特殊的性質：要改變輸出相位，首先必需改變輸出

的頻率，然後再由對時間作積分得到相位的改變。此外，輸出訊號的相位不能只

靠當時控制電壓瞬間的值來決定，而是由控制電壓的數值決定。

3

1-4閂鎖電路(Latch)背景介紹

閂鎖（或稱 Latch）是數位電路中非同步時序邏輯電路系統中用來儲存資訊

的一種電子電路。一個閂鎖可以儲存一位元的資訊，通常會有多個一起出現，有

些會有特別的名稱，像是「4 位閂鎖」（可以儲存四個位元）或「8 位閂鎖」（可

以儲存八個位元）等。

最簡單的閂鎖是「SR 閂鎖」，「S」表示「設定」（Set），「R」表示「重設」

（Reset），這種閂鎖是由一對相互交錯的 NAND 邏輯閘組成。

表 1-4-1 SR 閂鎖真值表

另一種為門控 D 閂鎖由 SR 閂鎖擴展而成，增加了兩個及閘，一個反閘和兩

個輸入：數據(D)及門控(G)。S 輸入端被設置為 D AND G，同時 R 輸入端被設置

為\bar D AND G。當 G 為低電平（0）時，輸出保持不變（換言之， Qnext 等於

Q）。當 G 為高電平（1）時，輸出（Q）與 D 相同。

表 1-4-2 門控 D 閂鎖真值表

S R Q Qnext 解釋

0 0 0 0 維持

0 0 1 1 維持

0 1 0 0 重設

0 1 1 0 重設

1 0 0 1 設定

1 0 1 1 設定

1 1 0 - 不允許

1 1 1 - 不允許

G D Q Qnext 解釋

0 0 0 0 維持

0 0 1 1 維持

0 1 0 0 維持

0 1 1 1 維持

1 0 0 0 置數

1 0 1 0 置數

1 1 0 1 置數

1 1 1 1 置數

4

1-5反相器(Inverter)背景介紹

1-5-1 反相器(Inverter)功能概述

反相器，又稱反閘(NOT Gate)，為數位邏輯中單輸入、單輸出的邏輯閘。

這種功能代表了數位電路中理想的開關表現，特性是將輸入信號 0 變成 1，1 變

成 0，使輸出信號成 1’s 補數方式呈現。但是在實際的反相器設計中，元件有其

需要特別注意的電路特性。

輸入

A

輸出

NOT A

0 1

1 0

表 1-5-1 反相器(Inverter)真值表

圖 1-5-1 反相器(Inverter)圖示

反相器電路輸出電壓所代表的邏輯準位與輸入相反。反相器能僅用一個

NMOS或一個 PMOS電晶體連接一個電阻來實現，其製造成本非常小。另外，反相

器可以用兩個互補式金氧半配置成 CMOS反相器。CMOS反相器配置可以大幅降低

功耗，因為在兩種邏輯狀態中，兩個電晶體中的一個總是截止的。故處理速率表

現也能相對應提高，而與單獨 NMOS型和 PMOS型反相器相比，CMOS反相器的電

阻相對較低。除此之外反相器也可以電阻-電晶體邏輯（RTL）或是電晶體-電晶

體邏輯電路(TTL)採用雙載子電晶體(BJT)實現。

5

1-5-2 反相器(Inverter)電路實現範例

圖 1-5-2 NMOS 反相器圖 1-5-3 PMOS 反相器

圖 1-5-4 TTL 反相器圖 1-5-5 CMOS 反相器

圖 1-5-6 BJT 反相器

6

二、研究內容

2-1反相器(Inverter)尺寸之設計

2-1-1 反相器(Inverter)設計概述

在進行模擬前我們先和老師討論過 NMOS須訂定的尺寸，而尺寸最後是由老

師依照 0.18µm製程規定來決定我們的 NMOS尺寸，而有了 NMOS尺寸我們可以藉

由 Hspice的模擬來找出適合我們的 PMOS尺寸，例如上圖的反相器就是我們設計

的其中一組尺寸。

為了降低整體電路波形的歪斜(Skew)，必須找出反相器的輸入及輸出的波形

上升下降時間盡可能一致，而在調整尺寸的同時也得注意不能設計的太大而導致

電晶體速度下降。

圖 2-1-1 反相器電路圖

7

2-1-2 反相器(Inverter)之 HSPICE 模擬(Simulation)

*inv4_1012a.sp

.protect

.lib '/home/shadow/c00067/cic018/model/cic018.l' tt

.unprotect

.global gnd! vdd!

.param wn=2.4u

.param aa=2.0

vdd vdd! gnd! 1.8

vgn dgnd! 0 0

mp out in vdd! vdd! p_18 w='aa*wn' l=0.18u

mn out in gnd! gnd! n_18 w=wn l=0.18u

vin in gnd! Pulse(1.8 0 0n 0.01p 0.01p 2n 4n)

.tran 0.1n 500n

.meas TRAN tdlh TRIG v(in) VAL=0.9V FALL=1

+ TARG v(out) VAL=0.9V RISE=1

.meas TRAN tdhl TRIG v(in) VAL=0.9V RISE=1

+ TARG v(out) VAL=0.9V FALL=1

.alter

.param aa=2.0

.alter

.param aa=2.2

.alter

.param aa=2.4

.alter

.param aa=2.6

.alter

.param aa=2.8

.end

8

2-1-3 反相器(Inverter)之 HSPICE 模擬結果(Result)

最後我們在 Hspice 的模擬中得到 2.4 倍的參數是最佳的結果，以下是反相器

中尺寸的比值 Wp = 2.4*Wn 時的模擬結果，其中 tdlh 為輸入電壓的 High-Low 時

間，tdhl 則是輸入電壓的 Low-High，tdlh 與 tdhl 誤差值為 5%左右。

Wa=2.4 時的 HSPICE 模擬結果

2-1-4 反相器(Inverter)之結果討論

造成電路延遲的主要原因在於每一個邏輯閘的輸出負載有一個電容負載，因

此在下一級的輸出端，需要一段時間讓這顆電容負載充放電而達到穩定，再者

MOS 通道的形成或開關的動作也需要一段時間來完成。

圖 2-1-2 CMOS 反相器與電容示意圖

設計一個反相器最主要要求為反相器的輸出入波形與各項參數之定義。

主要分為以下幾個重點：

1. 上升時間(tr)：輸出由 10%的輸出穩定電壓到 90%的穩定電壓所需時間。

2. 下降時間(tf)：輸出由 90%的輸出穩定電壓到 10%的穩定電壓所需時間。

3. 高到低延遲時間(tHL)：輸入電壓由低到高變化至 50%時到輸出電壓由高

到低變化至穩定電壓的 50%所需時間。

4. 低到高延遲時間(tLH)：輸入電壓由高到低變化至 50%時到輸出電壓由低

到高變化至穩定電壓的 50%所需時間。

9

圖 2-1-3 反相器輸出入波形與各項參數定義之示意圖

電路的平均傳遞延遲時間，延遲時間(td)指輸入訊號與輸出訊號到達 50%的

時間差。平均傳遞延遲時間(tavd)為上升時間與下降時間各一半之平均值，故同樣

尺寸大小的NMOS與PMOS，理論上NMOS移動率約為PMOS的兩至三倍左右，

視各種製成而定。因此上升時間約為下降時間的兩到三倍。要使得上升時間與下

降時間一致的條件為，NMOS 的移動率為 PMOS 的兩倍，同時 PMOS 通道的寬

度要是 NMOS 的兩倍。

公式驗證如下：

𝑡𝑎𝑣𝑑 =𝑡𝑟2 +

𝑡𝑓2

2=

𝑡𝑟+𝑡𝑓

2

10

2-2 單級壓控振盪器電路尺寸之設計

2-2-1單級壓控振盪器設計概述

我們所設計之單級壓控振盪器電路主要是由兩組反相器、一組閂鎖電路及兩

顆壓控電阻 MOS所構成，並擁有兩組輸出輸入端及一對壓控輸入(Vc)。

圖 2-2-1 單級壓控振盪器示意圖

11

2-2-2單級壓控振盪器尺寸設計

電路額定電壓，VDD=1.8V，模擬輸入端波形為 Vin+與 Vin-各別一組相對應

的 1.8V 方波訊號。並模擬單級壓控振盪器之輸出端波形是否符合我們要求。

壓控振盪器中的兩組反相器與閂鎖電路中的兩組反相器依照我們模擬之反

相器參數去設計 PMOS 及 NMOS 的尺寸，故反相器中 PMOS 與 NMOS 尺寸比

值為 2.4 倍，也就是 Wp = 2.4*Wn。而壓控電阻電晶體(M9/M10)尺寸則是依照我

們公式推導後在經 HSPICE 模擬後所設計的結果。

圖 2-2-2 單級壓控振盪器電路構造

閂鎖電路尺寸反相器電路尺寸壓控電阻電晶體尺寸

Type PMOS NMOS PMOS NMOS PMOS NMOS

Name M1/M2 M3/M4 M5/M6 M7/M8 M9 M10

W(µm) 1.15µm 0.48µm 1.42µm 0.59µm 7.32µm 3.06µm

表 2-2-1 單級壓控振盪器模擬參數

12

2-2-3單級壓控振盪器之 HSPICE 模擬(Simulation)

*VCO1013a

.protect


.unprotect

.param Vccm=0.9v

.param Vcdm=0v

.param Wa=7.0

.global gnd! vdd!

vdd vdd! 0 1.8v

vgnd gnd! 0 0

*********************************************************************

.subckt AA in1n in1p cn cp out1n out1p vdd! gnd!

* Vin+ Vin- Vc+ Vc- Vout+ Vout-

M1 out1p out1n vdd! vdd! p_18 w=1.15u l=0.18u

M2 out1n out1p vdd! vdd! p_18 w=1.15u l=0.18u

M3 out1p out1n gnd! gnd! n_18 w=0.48u l=0.18u

M4 out1n out1p gnd! gnd! n_18 w=0.48u l=0.18u

M5 out1p in1n 1 vdd! p_18 w=1.42u l=0.18u

M6 out1n in1p 1 vdd! p_18 w=1.42u l=0.18u

M7 out1p in1n 2 gnd! n_18 w=0.59u l=0.18u

M8 out1n in1p 2 gnd! n_18 w=0.59u l=0.18u

M9 1 cp vdd! vdd! p_18 w='Wa*0.816u' l=0.18u

M10 2 cn gnd! gnd! n_18 w='Wa*0.34u' l=0.18u

.ends AA

*********************************************************************

Vc+ cn gnd! DC 'Vccm+Vcdm'

*Vcn = Vc+

Vc- cp gnd! DC 'Vccm-Vcdm'

*Vcp = Vc-


x1 in1n in1p cn cp out1n out1p vdd! gnd! AA

Vin+ in1n gnd! Pulse( 0 1.8v 0ns 100ps 100ps 2ns 4ns)

Vin- in1p gnd! Pulse( 1.8V 0 0ns 100ps 100ps 2ns 4ns)

13

.alter

.param Vcdm=0

.param Wa=7.0

.op

.meas tran tdlh trig v(in1n) val='.9' fall=10

+ targ v(out1p) val='.9' rise=10

.meas tran tdhl trig v(in1n) val='.9' rise=10

+ targ v(out1p) val='.9' fall=10

.meas tran TDD param='(tdlh-tdhl)'

.MEAS TRAN POWER AVG POWER

.tran 0.1n 0.5u

.alter

.param Vcdm=0

.param Wa=8.0

.op







.tran 0.1n 0.5u

.alter

.param Vcdm=0

.param Wa=9.0

.op







.tran 0.1n 0.5u

.end

14

2-2-4單級壓控振盪器之 HSPICE 模擬結果(Result)

在單級電路中 M9&M10 是做為壓控電阻，同時其輸入的 Vc 電壓也是控制

我們震盪器頻率的主要因素之一，這次的電路模擬主要針對 M9&M10 尺寸變化

來觀察輸出與輸入的上升下降時間(tdhl 及 tdlh)，而這裡將 tdhl 及 tdlh 簡化成比

值 TDD(公式為 tdd= ’(tdlh-tdhl)/tdhl’ )，而 Wa 則是 M9&M10 之放大倍率，在藉

由 Wa 值變動中找出適合的 TDD，從 TDD 數值我們可以快速看出兩者間的誤差

值，以利我們精確判斷合適的 Wa 數值。

Wa TDD Wa TDD Wa TDD

4.0 27.914E-12 7.0 11.1162E-12 10.0 8.8540E-12

4.5 20.639E-12 7.5 12.965E-12 10.5 8.6286E-12

5.0 16.225E-12 8.0 10.096E-12 11.0 8.4831E-12

5.5 14.171E-12 8.5 9.3565E-12 11.5 8.3880E-12

6.0 14.240E-12 9.0 5.4450E-12 12.0 8.2026E-12

6.5 13.089E-12 9.5 8.9168E-12

表 2-2-2 M9&M10 各組模擬參數之對照表

圖 2-2-3 單級壓控振盪器之輸出與輸入波形圖

15

2-3 三級環型壓控振盪器電路之設計

2-3-1三級環型壓控振盪器設計概述

三級環型壓控振盪器顧名思義，我們就是將三組單級壓控振盪器串連成一個

迴圈的環型電路結構，並達到我們的設計目標。

這是由一對 Vc 控制電壓所控制的三級環形壓控振盪器，其內部輸出入電路

構造由反相器所組成，故在每一級的輸出與輸入會相差 180 度。

三級環型壓控振盪器之動作說明，由圖 2-3-1 所示，從左邊輸入之藍色電位

表示符號 Hi 及 Lo 之變化到右邊輸出端時再將值傳回起始的輸入端變為橘色電

位表示符號，而這就是我們設計的三級環型壓控振盪器的循環動作。

圖 2-3-1 三級環型壓控振盪器之示意圖

圖 2-3-2 三級環型壓控振盪器之實際電路接線圖

16

2-3-2三級環型壓控振盪器之 HSPICE 電路驗證程式

*VCO100u3N Vov=0.6v & Vov=0.5v

.protect


.unprotect

.param

*********************************************************************

.subckt VCO in+ in- vc+ vc- out+ out- vdd! gnd!


M1 out- out+ vdd! vdd! P_18 w=1.15u l=0.18u

M2 out+ out- vdd! vdd! P_18 w=1.15u l=0.18u

M3 out- out+ gnd! gnd! N_18 w=0.48u l=0.18u

M4 out+ out- gnd! gnd! N_18 w=0.48u l=0.18u

M5 out- in+ 1 vdd! P_18 w=1.42u l=0.18u

M6 out+ in- 1 vdd! P_18 w=1.42u l=0.18u

M7 out- in+ 2 gnd! N_18 w=0.59u l=0.18u

M8 out+ in- 2 gnd! N_18 w=0.59u l=0.18u

M9 1 vc- vdd! vdd! P_18 w=7.32u l=0.18u

M10 2 vc+ gnd! gnd! N_18 w=3.06u l=0.18u

.ends VCO

*********************************************************************

.subckt VCO3 in11 in12 vcn vcp vdd! gnd!


x1 in11 in12 vcn vcp out12 out11 vdd! gnd! VCO

x2 out11 out12 vcn vcp out22 out21 vdd! gnd! VCO

x3 out21 out22 vcn vcp in12 in11 vdd! gnd! VCO

.ENDS

17

三、三級環型壓控振盪器模擬報告

3-1 三級環型壓控振盪器模擬報告概述

最後我們在三級的環形壓控震盪器模擬測試目的在於，調整兩組互為正負的

控制電源 Vc+及 Vc-，並記錄這顆 VCO 的振動頻率。

我們藉由變動 Vcdm 來增減 Vc+及 Vc-，在觀察模擬結果後，Vcdm 的變動

在 0v ~ 0.9v 時，fosc 振盪頻率在 1.639GHz 至 2.095GHz 之間。

表 3-1-1 控制電壓(Vc)之對應差值表

3-2 三級環型壓控振盪器模擬報告內容

3-2-1三級環型壓控振盪器模擬之尺寸參數(ID=100µA)

閂鎖電路尺寸反相器電路尺寸壓控電阻電晶體尺寸

Vov 0.6v 0.5v None

Type PMOS NMOS PMOS NMOS PMOS NMOS

Name M1/M2 M3/M4 M5/M6 M7/M8 M9 M10

W(µm) 1.15µm 0.48µm 1.42µm 0.59µm 7.32µm 3.06µm

表 3-2-1 三級環型振盪器主要模擬參數表

Vcdm 0v 0.1v 0.2v 0.3v 0.4v 0.5v 0.6v 0.7v 0.8v 0.9v

Vc+ 0.9v 1.0v 1.1v 1.2v 1.3v 1.4v 1.5v 1.6v 1.7v 1.8V

Vc- 0.9v 0.8v 0.7v 0.6v 0.5v 0.4v 0.3v 0.2v 0.1v 0v

18

3-2-2三級環型壓控振盪器之 HSPICE 模擬(Simulation)

*VCO100u3N0 Vov=0.6v & Vov=0.5v

.protect


.unprotect

.param Vccm=0.9v

.param Vcdm=0v

.param Wa=9.5

.global gnd! vdd!

.ic v(out3p)=1.8V

.ic v(out3n)=0V

vdd vdd! 0 1.8

vgnd gnd! 0 0

*********************************************************************

.subckt AA in1n in1p cn cp out1n out1p vdd! gnd!


M1 out1p out1n vdd! vdd! p_18 w=1.15u l=0.18u

M2 out1n out1p vdd! vdd! p_18 w=1.15u l=0.18u

M3 out1p out1n gnd! gnd! n_18 w=0.48u l=0.18u

M4 out1n out1p gnd! gnd! n_18 w=0.48u l=0.18u

M5 out1p in1n 1 vdd! p_18 w=1.42u l=0.18u

M6 out1n in1p 1 vdd! p_18 w=1.42u l=0.18u

M7 out1p in1n 2 gnd! n_18 w=0.59u l=0.18u

M8 out1n in1p 2 gnd! n_18 w=0.59u l=0.18u

M9 1 cp vdd! vdd! p_18 w='Wa*0.816u' l=0.18u

M10 2 cn gnd! gnd! n_18 w='Wa*0.34u' l=0.18u

.ends AA

*********************************************************************

19

Vc+ cn gnd! DC 'Vccm+Vcdm'

*Vcn = Vc+

Vc- cp gnd! DC 'Vccm-Vcdm'

*Vcp = Vc-


x1 out3p out3n cn cp out1n out1p vdd! gnd! AA



*Vin+ in1n gnd! Pulse( 0 1.8v 0ns 100ps 100ps 2ns 4ns)

*Vin- in1p gnd! Pulse( 1.8V 0 0ns 100ps 100ps 2ns 4ns)

.alter

.param Vcdm=0.0

.op

.meas tran tosc trig v(out3p) val='.9' rise=10


.meas tran t param='(tosc)/10'

.meas tran freq param='1/t'


.tran 0.1n 2n

.alter

.param Vcdm=0.1

.op






.tran 0.1n 2n

.alter

.param Vcdm=0.2

.op





20


.tran 0.1n 2n

.alter

.param Vcdm=0.3

.op






.tran 0.1n 2n

.alter

.param Vcdm=0.4

.op






.tran 0.1n 2n

.alter

.param Vcdm=0.5

.op






.tran 0.1n 2n

.alter

.param Vcdm=0.6

.op






.tran 0.1n 2n

21

.alter

.param Vcdm=0.7

.op






.tran 0.1n 2n

.alter

.param Vcdm=0.8

.op






.tran 0.1n 2n

.alter

.param Vcdm=0.9

.op






.tran 0.1n 50n

.option post

.end

22

3-2-3三級環型壓控振盪器模擬報告之輸出波型

運用 Hspice 模擬設計電路參數，並成功驗證出三級環型壓控振盪器的輸出

波形。

其工作原理是由兩組差動控制電壓調變來調整三級環型壓控振盪器的頻率

變化，模擬顯示壓控振盪器之差動控制電壓差值的工作電壓能從 0V 到 1.8V，並

產生振盪波形。

從輸出波形結果可以看出兩組輸出波形之相位互相差 180 度。

圖 3-2-1 三級環型壓控振盪器之輸出波形模擬

23

3-2-4三級環型壓控振盪器模擬報告之振盪頻率

Vc+-Vc

- Freq(GHz)

0 v 1.6386 GHz

0.2v 1.8034 GHz

0.4 v 1.8848 GHz

0.6v 1.9434 GHz

0.8 v 1.9881 GHz

1.0v 2.0179 GHz

1.2 v 2.0435 GHz

1.4 v 2.0637 GHz

1.6 v 2.0804 GHz

1.8 v 2.0951 GHz

表 3-2-2 控制電壓(Vc)與頻率結果對應表

圖 3-2-2 控制電壓(Vc)與頻率結果曲線圖

24

3-2-5三級環型壓控振盪器模擬報告之功耗

Vc+-Vc

- Watt(µW)

0 v 404µW

0.2v 447µW

0.4 v 471µW

0.6v 488µW

0.8 v 500µW

1.0v 508µW

1.2 v 515µW

1.4 v 521µW

1.6 v 526µW

1.8 v 530µW

表 3-2-3 控制電壓(Vc)與功率結果對應表

圖 3-2-3 控制電壓(Vc)與功率結果曲線圖

25

四、結果與討論

4-1 模擬延伸

4-1-1振盪頻率於不同 Vov 及 ID參數之結果

我們重複先前的模擬步驟針對不同的 ID及 Vov參數做模擬並比較各組不同

參數所產生之振盪頻率差異性。

頻率

(freq)

ID=

100µA

ID=

215µA

ID=

464µA

Vov =

0.5v

0.6v

1.63GHz

至

2.09GHz

1.67GHz

至

2.01GHz

1.57GHz

至

1.95GHz

Vov =

0.25v

0.3v

1.31GHz

至

1.88GHz

1.29GHz

至

1.86GHz

0.79GHz

至

1.74GHz

表 4-2-1 三級環型壓控振盪器不同參數下之頻率結果

26

4-1-2功耗於不同 Vov 及 ID參數之結果

我們重複先前的模擬步驟針對不同的 ID及 Vov參數做模擬並比較各組不同

參數所產生之功耗差異性。

功率

(Watt)

ID=

100µA

ID=

215µA

ID=

464µA

Vov =

0.5v

0.6v

404µW

至

530µW

3.93mW

至

4.77mW

11.9mW

至

13.1mW

Vov =

0.25v

0.3v

4.03mW

至

5.87mW

8.68mW

至

12.4mW

13.8mW

至

25.3mW

表 4-2-2 三級環型壓控振盪器不同參數下之功耗結果

27

4-2 結果討論

我們前面主要的模擬都是依照一組固定的 Vov 及 ID來模擬其結果，但從公

式理論上我們可以推導出其他變數的模擬結果。

故我們也將不同的參數列入實際模擬的實驗分析中，從中在驗證我們所參考

的公式理論是正確的。

在結果分析上我們將改變 ID的大小來觀察結果，同時我們也針對不同大小

的 Vov 做出對照組來觀察結果，並分析出 ID、Vov 與頻率、功率之間的關係，並

討論這些參數對於電路上的優缺點。

從結果中我們得出幾項影響設計參數的重點：

1.ID大, 相對𝑔𝑚大, 頻率提高, 缺點電晶體 W 值跟著變大

2.Vov減半, 相對 gm 大, 頻率提高, 缺點是 PSRR(電源雜訊拒斥比)較差

3.相對 Vov變小電晶體的 W 值也會變大

4.Ｗ值若變大即會使功耗增加

參考公式: f ∝ 𝑔𝑚

𝐶 , 𝑔𝑚 =

𝐼𝐷

𝑉𝑜𝑣 , 𝐼𝐷 = 𝐾𝑛

𝑊

𝐿(𝑉𝑔𝑠 − 𝑉𝑇𝐻)

2

28

五、結論

本專題提出三級環型壓控振盪器，主要目的是以電路設計的方式，架構出以

反相器(Inverter)元件所組成的三級環型壓控振盪器，並利用 HPICE 模擬及分析，

來探討各參數對於壓控振盪器特性之影響，進而從數據中獲得最佳化的參數值。

此振盪器所產生的波形類似傳統振盪器，例如常見的石英振盪器等這類振盪

器都能產生正弦波。與一般傳統的振盪器相同，此振盪器的雜訊與輸出頻率成正

比。但此振盪器仍有三個優勢，寬調頻範圍、低相位雜訊及好的現性電壓控制振

盪器(VCO)的特性。

當控制電壓於 0V 時振盪頻率達 1.63GHz，而控制電壓於 1.8V 時振盪頻率達

2.0GHz。

最後配合 CIC 所提供的 0.18µm CMOS 製程，運用超大型積體電路佈局設計

及應用，來達成元件機體電路化目的，以下是本專題之積體電路佈局圖，總面積

為 22.88 × 13.77 =315.0576µm2。

圖 5-1-1 三級環型壓控震盪器之實際電路佈局圖

29

本電路佈局圖並未加入 IC PAD 給予腳位，而三級環型壓控振盪器主要腳位

設計有一組主電源 VDD=1.8v 及 GND=0v，一對控制電壓 Vc+及 Vc-，最後則是

一對輸出電壓 Vout+及 Vout-做為電路參考電壓使用。

圖 5-1-2 三級環型壓控振盪器電路佈局之解析

30

參考文獻

[1] LIANG DAI “Design of High-Performance VCOs for

Communications” 2002.

[2] 方喬立“具時脈抖動自我測試之鎖相迴路設計”碩士論文, 國立雲

林科技大學電子工程研究所 2004。

[3] 李佩欣“以PMOS-NPN主動負載差動放大器為設計基礎的UHF鎖

相迴路之模擬”崑山科技大學電子工程系, 國立嘉義大學電機工

程系。

[4]蕭培墉，吳孟賢，Hspice積體電路設計分析與模擬導論，東華書局。

[5]何中庸，PLL頻率合成與鎖相電路設計，全華科技圖書。

[6] Chiou-kou Tung “VLSI概論(Introduction to VLSI) ” ，IC Design Lab,

EE,NCUT.

31

個人簡歷

作者馮翔，台灣嘉義市人，民國 82年 3月 27 日生。民國 100年 6月畢業於

國立民雄農工電機科；民國 100年 9月進入私立崑山科技大學電子工程系，並跟

隨張培華老師學習類比積體電路設計及基本電路設計與應用。

大學專題主要以研究積體電路設計及積體電路佈局之應用。

大學專題題目為「三級環型壓控振盪器之分析與模擬」。

崑山科技大學 電子工程系 學生專題製作報告 三級環型壓控振盪器...

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崑山科技大學電子工程系學生專題製作報告三級環型壓控振盪器...