工學碩士學位請求論文 무선랜용 i/q 채널을 위한 12비트 40ms/s … · 수준의...
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工學碩士學位請求論文
랜 IQ 채 12비트 40MSs
CMOS AD 변 계
Design of a 12bit 40MSs CMOS AD
Converter for WLAN IQ Channel
2008年 2月
仁荷大學校 大學院
電子工學科(情報工學專攻)
李 在 鎔
工學碩士學位請求論文
랜 IQ 채 12비트 40MSs
CMOS AD 변 계
Design of a 12bit 40MSs CMOS AD
Converter for WLAN IQ Channel
2008年 2月
指導敎授 尹 廣 燮
論文 工學碩士學位 論文 提出
仁荷大學校 大學院
電子工學科(情報工學專攻)
李 在 鎔
論文 李 在 鎔 工學碩士學位論文
認定
2008年 2月
主 審
副 審
委 員
i
본 에 는 통신 WLANWMAN 시스 에 집 수
도 IQ 채 12비트 40MSs 라 그- 지 변
다
다 AD 변 에 12비트 상도 40MSs
수 동 도 건 동시에 만 는 라 가 많
사 고 는 다 라 AD 변 각 스 지는 15
비트 또는 티비트 수 는 본 에 는 간결
수 비 수 수 연산 폭 내 귀
가지는 15비트 계 다 는 고
도 보 다 지만 어 드는 단 에 연산
폭 에 득- 상 가 계 여 수 도 다
는 AD 변 는 진 동 도 CMOS 폭
지 생 는 듀티 사 클 변 보 수 는 DLL 듀
티 사 클 보 집 다
듀티 보 는 상 보 (30-70)
과 공 원 도 변 에 민감 다 본 연 에 는 듀티 사 클
보 단에 T-FF(Toggle Flip-flop) 사 여 듀티 사 클 보
1-99 지 크게 다 또 차동 어 지
연 - 리카 어스 단 -칩 갭 생
(Bandgap reference) 사 여 과 PVT 변동에
도 여 듀티 사 클 1에 99 지 변 여도 50
듀티 사 클 가진 신 보 가능 도 계 다 ADC
는 018microm CMOS n-well 1-poly 6-metal 공 었 측
결과 는 18V 원 에 184mW 다 샘 링 주
수가 각각 20MHz 1MHz 83비트 ENOB 59dBc SFDR
타내었다
ii
Abstract
In this paper an IQ channel 12bits 40MSs Pipeline Analog to Digital
Converter that is able to apply to WLANWMAN system is proposed
Among the various ADC pipelined ADC is a suitable converter for
resolution of 12bits and conversion speed of 40MSs The structure of
each stage of pipeline ADC can be 15bit or multi-bit structure In this
paper 15bit structure is chosen because it can reduce the number of
resistors in comparator And the feedback factor of operational
amplifier is higher than multi-bit structure It is also low-power
structure and guarantees high speed But a weak point is a decrease of
linearity So gain booster of operational amplifier is designed to
increase linearity
The proposed ADC integrates DLL based duty-correction circuit
which corrects the fluctuations in the duty cycle caused by
miniaturization of CMOS devices and faster operating speeds
The conventional duty correction circuit has relatively narrow
correction range (30-70) and is sensitive to PVT (process VDD and
temperature) variations But by the aid of T-FF (Toggle Flip-flop) the
correction range of duty cycle is wider than the conventional one Also
by adapting of fully-differential VCDL (voltage controlled delay line)
half-replica bias stage and on-chip bandgap reference circuit the
effect of noise and PVT variations is minimized It is designed as a 1
to 99 input clock duty cycle could be corrected to 50 output duty
cycle
The prototype ADC is implemented in a 018microm CMOS n-well 1-poly
6-metal process and dissipates 184mW at 18V single supply The
ENOB of the proposed 12bit ADC is 83bit and SFDR of 59dBc
(Fs=20MHz Fin=1MHz) is measured
iii
차
helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅰ
Abstract helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅱ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅲ
그림 차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅴ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅷ
1 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
2 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
21 퀴스트 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
22 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
3 WLAN IQ 채 AD 변 계 웃 hellip 13
31 라 AD 변 동 원리helliphelliphelliphelliphelliphellip 13
32 -칩 갭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
33 연산 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
331 연산 폭 상 계 사 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
332 득 상 공통 드 귀 계helliphelliphelliphelliphelliphelliphelliphellip 23
34 샘 드 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
35 MDAC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 32
36 Sub-ADC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
37 지 차 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
38 는 듀티 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 42
39 12비트 AD 변 실험 결과helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
랜 IQ 채 12비트 40MSs
CMOS AD 변 계
Design of a 12bit 40MSs CMOS AD
Converter for WLAN IQ Channel
2008年 2月
指導敎授 尹 廣 燮
論文 工學碩士學位 論文 提出
仁荷大學校 大學院
電子工學科(情報工學專攻)
李 在 鎔
論文 李 在 鎔 工學碩士學位論文
認定
2008年 2月
主 審
副 審
委 員
i
본 에 는 통신 WLANWMAN 시스 에 집 수
도 IQ 채 12비트 40MSs 라 그- 지 변
다
다 AD 변 에 12비트 상도 40MSs
수 동 도 건 동시에 만 는 라 가 많
사 고 는 다 라 AD 변 각 스 지는 15
비트 또는 티비트 수 는 본 에 는 간결
수 비 수 수 연산 폭 내 귀
가지는 15비트 계 다 는 고
도 보 다 지만 어 드는 단 에 연산
폭 에 득- 상 가 계 여 수 도 다
는 AD 변 는 진 동 도 CMOS 폭
지 생 는 듀티 사 클 변 보 수 는 DLL 듀
티 사 클 보 집 다
듀티 보 는 상 보 (30-70)
과 공 원 도 변 에 민감 다 본 연 에 는 듀티 사 클
보 단에 T-FF(Toggle Flip-flop) 사 여 듀티 사 클 보
1-99 지 크게 다 또 차동 어 지
연 - 리카 어스 단 -칩 갭 생
(Bandgap reference) 사 여 과 PVT 변동에
도 여 듀티 사 클 1에 99 지 변 여도 50
듀티 사 클 가진 신 보 가능 도 계 다 ADC
는 018microm CMOS n-well 1-poly 6-metal 공 었 측
결과 는 18V 원 에 184mW 다 샘 링 주
수가 각각 20MHz 1MHz 83비트 ENOB 59dBc SFDR
타내었다
ii
Abstract
In this paper an IQ channel 12bits 40MSs Pipeline Analog to Digital
Converter that is able to apply to WLANWMAN system is proposed
Among the various ADC pipelined ADC is a suitable converter for
resolution of 12bits and conversion speed of 40MSs The structure of
each stage of pipeline ADC can be 15bit or multi-bit structure In this
paper 15bit structure is chosen because it can reduce the number of
resistors in comparator And the feedback factor of operational
amplifier is higher than multi-bit structure It is also low-power
structure and guarantees high speed But a weak point is a decrease of
linearity So gain booster of operational amplifier is designed to
increase linearity
The proposed ADC integrates DLL based duty-correction circuit
which corrects the fluctuations in the duty cycle caused by
miniaturization of CMOS devices and faster operating speeds
The conventional duty correction circuit has relatively narrow
correction range (30-70) and is sensitive to PVT (process VDD and
temperature) variations But by the aid of T-FF (Toggle Flip-flop) the
correction range of duty cycle is wider than the conventional one Also
by adapting of fully-differential VCDL (voltage controlled delay line)
half-replica bias stage and on-chip bandgap reference circuit the
effect of noise and PVT variations is minimized It is designed as a 1
to 99 input clock duty cycle could be corrected to 50 output duty
cycle
The prototype ADC is implemented in a 018microm CMOS n-well 1-poly
6-metal process and dissipates 184mW at 18V single supply The
ENOB of the proposed 12bit ADC is 83bit and SFDR of 59dBc
(Fs=20MHz Fin=1MHz) is measured
iii
차
helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅰ
Abstract helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅱ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅲ
그림 차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅴ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅷ
1 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
2 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
21 퀴스트 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
22 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
3 WLAN IQ 채 AD 변 계 웃 hellip 13
31 라 AD 변 동 원리helliphelliphelliphelliphelliphellip 13
32 -칩 갭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
33 연산 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
331 연산 폭 상 계 사 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
332 득 상 공통 드 귀 계helliphelliphelliphelliphelliphelliphelliphellip 23
34 샘 드 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
35 MDAC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 32
36 Sub-ADC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
37 지 차 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
38 는 듀티 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 42
39 12비트 AD 변 실험 결과helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
論文 李 在 鎔 工學碩士學位論文
認定
2008年 2月
主 審
副 審
委 員
i
본 에 는 통신 WLANWMAN 시스 에 집 수
도 IQ 채 12비트 40MSs 라 그- 지 변
다
다 AD 변 에 12비트 상도 40MSs
수 동 도 건 동시에 만 는 라 가 많
사 고 는 다 라 AD 변 각 스 지는 15
비트 또는 티비트 수 는 본 에 는 간결
수 비 수 수 연산 폭 내 귀
가지는 15비트 계 다 는 고
도 보 다 지만 어 드는 단 에 연산
폭 에 득- 상 가 계 여 수 도 다
는 AD 변 는 진 동 도 CMOS 폭
지 생 는 듀티 사 클 변 보 수 는 DLL 듀
티 사 클 보 집 다
듀티 보 는 상 보 (30-70)
과 공 원 도 변 에 민감 다 본 연 에 는 듀티 사 클
보 단에 T-FF(Toggle Flip-flop) 사 여 듀티 사 클 보
1-99 지 크게 다 또 차동 어 지
연 - 리카 어스 단 -칩 갭 생
(Bandgap reference) 사 여 과 PVT 변동에
도 여 듀티 사 클 1에 99 지 변 여도 50
듀티 사 클 가진 신 보 가능 도 계 다 ADC
는 018microm CMOS n-well 1-poly 6-metal 공 었 측
결과 는 18V 원 에 184mW 다 샘 링 주
수가 각각 20MHz 1MHz 83비트 ENOB 59dBc SFDR
타내었다
ii
Abstract
In this paper an IQ channel 12bits 40MSs Pipeline Analog to Digital
Converter that is able to apply to WLANWMAN system is proposed
Among the various ADC pipelined ADC is a suitable converter for
resolution of 12bits and conversion speed of 40MSs The structure of
each stage of pipeline ADC can be 15bit or multi-bit structure In this
paper 15bit structure is chosen because it can reduce the number of
resistors in comparator And the feedback factor of operational
amplifier is higher than multi-bit structure It is also low-power
structure and guarantees high speed But a weak point is a decrease of
linearity So gain booster of operational amplifier is designed to
increase linearity
The proposed ADC integrates DLL based duty-correction circuit
which corrects the fluctuations in the duty cycle caused by
miniaturization of CMOS devices and faster operating speeds
The conventional duty correction circuit has relatively narrow
correction range (30-70) and is sensitive to PVT (process VDD and
temperature) variations But by the aid of T-FF (Toggle Flip-flop) the
correction range of duty cycle is wider than the conventional one Also
by adapting of fully-differential VCDL (voltage controlled delay line)
half-replica bias stage and on-chip bandgap reference circuit the
effect of noise and PVT variations is minimized It is designed as a 1
to 99 input clock duty cycle could be corrected to 50 output duty
cycle
The prototype ADC is implemented in a 018microm CMOS n-well 1-poly
6-metal process and dissipates 184mW at 18V single supply The
ENOB of the proposed 12bit ADC is 83bit and SFDR of 59dBc
(Fs=20MHz Fin=1MHz) is measured
iii
차
helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅰ
Abstract helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅱ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅲ
그림 차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅴ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅷ
1 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
2 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
21 퀴스트 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
22 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
3 WLAN IQ 채 AD 변 계 웃 hellip 13
31 라 AD 변 동 원리helliphelliphelliphelliphelliphellip 13
32 -칩 갭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
33 연산 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
331 연산 폭 상 계 사 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
332 득 상 공통 드 귀 계helliphelliphelliphelliphelliphelliphelliphellip 23
34 샘 드 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
35 MDAC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 32
36 Sub-ADC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
37 지 차 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
38 는 듀티 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 42
39 12비트 AD 변 실험 결과helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
i
본 에 는 통신 WLANWMAN 시스 에 집 수
도 IQ 채 12비트 40MSs 라 그- 지 변
다
다 AD 변 에 12비트 상도 40MSs
수 동 도 건 동시에 만 는 라 가 많
사 고 는 다 라 AD 변 각 스 지는 15
비트 또는 티비트 수 는 본 에 는 간결
수 비 수 수 연산 폭 내 귀
가지는 15비트 계 다 는 고
도 보 다 지만 어 드는 단 에 연산
폭 에 득- 상 가 계 여 수 도 다
는 AD 변 는 진 동 도 CMOS 폭
지 생 는 듀티 사 클 변 보 수 는 DLL 듀
티 사 클 보 집 다
듀티 보 는 상 보 (30-70)
과 공 원 도 변 에 민감 다 본 연 에 는 듀티 사 클
보 단에 T-FF(Toggle Flip-flop) 사 여 듀티 사 클 보
1-99 지 크게 다 또 차동 어 지
연 - 리카 어스 단 -칩 갭 생
(Bandgap reference) 사 여 과 PVT 변동에
도 여 듀티 사 클 1에 99 지 변 여도 50
듀티 사 클 가진 신 보 가능 도 계 다 ADC
는 018microm CMOS n-well 1-poly 6-metal 공 었 측
결과 는 18V 원 에 184mW 다 샘 링 주
수가 각각 20MHz 1MHz 83비트 ENOB 59dBc SFDR
타내었다
ii
Abstract
In this paper an IQ channel 12bits 40MSs Pipeline Analog to Digital
Converter that is able to apply to WLANWMAN system is proposed
Among the various ADC pipelined ADC is a suitable converter for
resolution of 12bits and conversion speed of 40MSs The structure of
each stage of pipeline ADC can be 15bit or multi-bit structure In this
paper 15bit structure is chosen because it can reduce the number of
resistors in comparator And the feedback factor of operational
amplifier is higher than multi-bit structure It is also low-power
structure and guarantees high speed But a weak point is a decrease of
linearity So gain booster of operational amplifier is designed to
increase linearity
The proposed ADC integrates DLL based duty-correction circuit
which corrects the fluctuations in the duty cycle caused by
miniaturization of CMOS devices and faster operating speeds
The conventional duty correction circuit has relatively narrow
correction range (30-70) and is sensitive to PVT (process VDD and
temperature) variations But by the aid of T-FF (Toggle Flip-flop) the
correction range of duty cycle is wider than the conventional one Also
by adapting of fully-differential VCDL (voltage controlled delay line)
half-replica bias stage and on-chip bandgap reference circuit the
effect of noise and PVT variations is minimized It is designed as a 1
to 99 input clock duty cycle could be corrected to 50 output duty
cycle
The prototype ADC is implemented in a 018microm CMOS n-well 1-poly
6-metal process and dissipates 184mW at 18V single supply The
ENOB of the proposed 12bit ADC is 83bit and SFDR of 59dBc
(Fs=20MHz Fin=1MHz) is measured
iii
차
helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅰ
Abstract helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅱ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅲ
그림 차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅴ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅷ
1 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
2 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
21 퀴스트 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
22 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
3 WLAN IQ 채 AD 변 계 웃 hellip 13
31 라 AD 변 동 원리helliphelliphelliphelliphelliphellip 13
32 -칩 갭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
33 연산 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
331 연산 폭 상 계 사 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
332 득 상 공통 드 귀 계helliphelliphelliphelliphelliphelliphelliphellip 23
34 샘 드 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
35 MDAC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 32
36 Sub-ADC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
37 지 차 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
38 는 듀티 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 42
39 12비트 AD 변 실험 결과helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
ii
Abstract
In this paper an IQ channel 12bits 40MSs Pipeline Analog to Digital
Converter that is able to apply to WLANWMAN system is proposed
Among the various ADC pipelined ADC is a suitable converter for
resolution of 12bits and conversion speed of 40MSs The structure of
each stage of pipeline ADC can be 15bit or multi-bit structure In this
paper 15bit structure is chosen because it can reduce the number of
resistors in comparator And the feedback factor of operational
amplifier is higher than multi-bit structure It is also low-power
structure and guarantees high speed But a weak point is a decrease of
linearity So gain booster of operational amplifier is designed to
increase linearity
The proposed ADC integrates DLL based duty-correction circuit
which corrects the fluctuations in the duty cycle caused by
miniaturization of CMOS devices and faster operating speeds
The conventional duty correction circuit has relatively narrow
correction range (30-70) and is sensitive to PVT (process VDD and
temperature) variations But by the aid of T-FF (Toggle Flip-flop) the
correction range of duty cycle is wider than the conventional one Also
by adapting of fully-differential VCDL (voltage controlled delay line)
half-replica bias stage and on-chip bandgap reference circuit the
effect of noise and PVT variations is minimized It is designed as a 1
to 99 input clock duty cycle could be corrected to 50 output duty
cycle
The prototype ADC is implemented in a 018microm CMOS n-well 1-poly
6-metal process and dissipates 184mW at 18V single supply The
ENOB of the proposed 12bit ADC is 83bit and SFDR of 59dBc
(Fs=20MHz Fin=1MHz) is measured
iii
차
helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅰ
Abstract helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅱ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅲ
그림 차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅴ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅷ
1 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
2 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
21 퀴스트 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
22 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
3 WLAN IQ 채 AD 변 계 웃 hellip 13
31 라 AD 변 동 원리helliphelliphelliphelliphelliphellip 13
32 -칩 갭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
33 연산 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
331 연산 폭 상 계 사 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
332 득 상 공통 드 귀 계helliphelliphelliphelliphelliphelliphelliphellip 23
34 샘 드 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
35 MDAC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 32
36 Sub-ADC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
37 지 차 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
38 는 듀티 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 42
39 12비트 AD 변 실험 결과helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
iii
차
helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅰ
Abstract helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅱ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅲ
그림 차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅴ
차 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip ⅷ
1 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
2 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
21 퀴스트 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
22 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
3 WLAN IQ 채 AD 변 계 웃 hellip 13
31 라 AD 변 동 원리helliphelliphelliphelliphelliphellip 13
32 -칩 갭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
33 연산 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
331 연산 폭 상 계 사 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
332 득 상 공통 드 귀 계helliphelliphelliphelliphelliphelliphelliphellip 23
34 샘 드 폭 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
35 MDAC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 32
36 Sub-ADC 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
37 지 차 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
38 는 듀티 보 계helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 42
39 12비트 AD 변 실험 결과helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
iv
4 실험 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
41 능 검 12비트 AD 변 PCB 계 helliphelliphelliphelliphelliphelliphellip 54
42 12비트 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 55
43 측 결과 고찰 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 59
5 결 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 61
참 고 헌 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 62
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
v
그 림 차
그림 11 AD 변 술 동 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 1
그림 12 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 2
그림 13 랜 시스 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 3
그림 21 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 5
그림 22 2단 래시 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 6
그림 23 라 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 7
그림 24 타 - 리브드 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 8
그림 25 폴 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 26 폴 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 9
그림 27 차비 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 10
그림 28 고리드믹 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 11
그림 29 샘 링 AD 변 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 12
그림 31 12비트 라 AD 변 체 helliphelliphelliphelliphellip 14
그림 32 스 지당 15비트 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 15
그림 33 동 갭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 16
그림 34 CMOS 공 pnp BJT helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 35 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 17
그림 36 공통 드 변 AC 결과 helliphelliphelliphellip 18
그림 37 도에 갭 helliphelliphelliphelliphellip 18
그림 38 원 변 에 갭 hellip 19
그림 39 갭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 19
그림 310 단 폴 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 20
그림 311 귀 β 가지는 폐 루 시스 helliphelliphelliphelliphelliphelliphelliphellip 21
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단 hellip 23
그림 313 득 상 신 helliphelliphelliphelliphelliphelliphelliphelliphellip 24
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
vi
그림 314 공통 드 귀 동 원리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 25
그림 315 공통 드 귀 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 316 차동 폭 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 26
그림 317 연산 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 27
그림 318 연산 폭 AC 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 319 연산 폭 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 28
그림 320 샘 드 폭 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 29
그림 321 샘 드 폭 가지 동 드 helliphelliphelliphelliphelliphellip 30
그림 322 샘 드 폭 실험 결과 helliphelliphelliphellip 30
그림 323 샘 드 폭 FFT 결과 helliphelliphelliphelliphellip 31
그림 324 샘 드 폭 첫 째 스 지 웃helliphellip 32
그림 325 15비트 MDAC 스 치드 커 시 hellip 33
그림 326 MDAC 가지 동 드 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 34
그림 327 MDAC 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 328 MDAC 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 35
그림 329 Sub-ADC helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
그림 330 스 치드 커 시 사 차동 비 helliphelliphelliphellip 37
그림 331 Sub-ADC 실험 결과 helliphelliphelliphelliphelliphelliphelliphellip 37
그림 332 Sub-ADC 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 38
그림 333 스 지당 2비트 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 334 스 지당 15비트 도 helliphelliphelliphelliphelliphelliphelliphelliphellip 39
그림 335 지 차 블 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 40
그림 336 래치 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 337 가산 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 41
그림 338 지 차 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphellip 42
그림 339 는 듀티 사 클 보 블 다 어그램helliphellip 43
그림 340 듀티 사 클 보 타 다 어그램 helliphelliphelliphelliphellip 43
그림 341 상middot주 수 검 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 44
그림 342 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
그림 343 어 특 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 45
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
vii
그림 344 어 지연 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 46
그림 345 스 생 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 47
그림 346 1 듀티 사 클 가진 신 helliphelliphelliphelliphellip 47
그림 347 듀티가 변 듀티 변 helliphelliphelliphelliphellip 48
그림 348 듀티 보 웃 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 48
그림 349 상 DA 변 신 복원 helliphelliphelliphellip 49
그림 350 상 DA 변 신 복원 hellip 49
그림 351 FFT 실험 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 50
그림 352 주 수 변 에 비트 실험 결과 helliphellip 50
그림 353 12비트 AD 변 랜 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 51
그림 354 가드 링 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 52
그림 355 12비트 AD 변 체 웃 helliphelliphelliphelliphelliphelliphelliphellip 53
그림 41 PCB 계 도 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 54
그림 42 12비트 AD 변 능 검 PCB helliphelliphelliphellip 55
그림 43 12비트 AD 변 측 경 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 56
그림 44 측 복원 신 스 트럼 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 58
그림 45 주 수에 비트 SFDR helliphelliphelliphelliphelliphelliphelliphellip 58
그림 46 클럭 듀티 사 클에 비트 변 helliphelliphelliphellip 59
그림 47 AD변 상 들과 비 helliphelliphelliphelliphellip 59
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
viii
차
31 Sub-ADC 진리 helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip 36
41 AD 변 측 결과 helliphelliphelliphelliphelliphelliphelliphelliphelliphellip 60
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 1 -
1
통신 달 여 산업 가 다 또
간과 컴퓨 상 또 어 다 라 든 비들
고 닌 진보 감에 라 게 었
다 에 든 칩들 통 는 SoC (System on a chip) 계
술 가 다 에 집 도가 고 가 다 CMOS
(Complementary Metal Oxide Semiconductor) 공 주 도체
(Application Specific Integrated Circuits ASIC)가 주 고 다
재 주 도체 시 는 룰러 폰 스크 드라 브 톱
스 DTV 비 게 DVD 어 그리고 트워킹 등 다 시
스 에 지 신 처리 치 (DSP) 스 능 블 담당 는
AD (Analog to Digital) 변 는 욱 능 블 고 다
근에 루어진 AD 변 에 술동 IEEE 주
(Journal) 심 그림 11에 리 다
그림 11 AD 변 술 동
Fig 11 State of the art AD converter
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 2 -
AD 변 능 변수 상도 동 도는 그 에
라 Trade-Off 계 갖는다 상도가 지 상 변
도가 어지 변 도가 가 비가 가 여 상도에 리
게 다 에 AD 변 격에 라 특
강 다 AD 변 상도 변 도에 맞 어 그
여 그림 12에 보 다[1]
그림 12 AD 변
Fig 12 Applications of AD converter
AD 변 여러 통신 에 는 고 통신 달
에 어 고 티미 어 트 PC PDA 등에 언 어
수 도 고 비스에 가
가 고 다 에 라 량 시키고 러
통신 시스 에 신 수신 에 는 수 계 가
고 는 다 는 주 수 사 게
었 다 통신 식 채택 고 다 주 수 사 게 었다
수 술 재 가 많 사 고 는 주 수 역 IEEE
80211b 24GHz 역 고 도는 11Mbps 변 식
에 강 DSSS (Direct Sequence Spectrum Spread) 식 사 다
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 3 -
24GHz 역 ISM (Industrial Scientific Medical) 역 근거리
통신 랜 HomeRF Bluetooth WCDMA 등 비스에 사 고 다
랜 비는 주 빌 가 집 내통신망 에 근에는
캠 스 내 망 사 트 망과
PC 과 PC 연결 는 계망 등 도
고 다 그러 랜에 사 는 24GHz주 수 역 랜 비
지 산업체 라 마 등 다 들 공동
사 에 가 운 곳 랜 간 또는 주 수 역 사 는
지 등 간에 간 생 동 능 가 가
다 또 많 사 에 과도 게 어 고 채 당 도
가 게 었다 라 다 주 수 간 고 역폭 크게 여 통
신 질 욱 상시키고 도 또 빠 게 동 상 지 가능
OFDM (Orthogonal Frequency Division Multiplexing) 통신 식 5GHz
역 주 수 사 는 통신시스 실 고 에 연
가 재 여지고 다 랜 블 다 어그램 그림 13
에 타내었다[2-6]
그림 13 랜 시스 블 도
Fig 13 Block diagram of WLAN system
본 에 는 랜 에 그 신 지 신 변 는
스 역 는 AD 변 개 었다
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 4 -
WLAN 술 많 고 는 술 만큼 는
AD 변 사 도 역 고 AD 변 다 수신 단에 AD
변 사 12비트 상도 40MSs 변 도 다
러 동 경 본 에 는 12비트 40MSs 계 사
여 WLAN 트랜시 수신단 AD 변 계 다 여러 AD 변
10비트 상 상도 100MSs 변 도에 가
가 라 AD 변 택 다
AD 변 계 계 변수 는 상도 변 도
등 다 상도 변 도는 WLAN 시스 에 맞 어 진
것 므 본 에 는 는 것에 맞 었다 라
AD 변 에 가 큰 미치는 것 각 단 연산 폭
러 연산 폭 계 사 역 폭 에는 클럭 신
주 에 착 는 것 다 클럭 신 주 에 연산 폭
가 착 도 는 것 가 클럭 신 듀티 사 클
50가 지 는다 연산 폭 착 시간 어들게 어
가 가 어 수 다
라 본 에 는 DLL 듀티 보 여 듀티 사
클 가진 클럭 신 가 들어 도 50 듀티 사 클 가지는 신 보
가능 집 다
본 2 에 AD 변 특징들 단
측 에 고찰 보고 3 에 는 는 12비트 AD 변 계
웃에 고 Spectre Hspice AD 변
실험 결과 타내었다 4 에 는 AD 변 측 결과 타내었
다 5 에 는 본 결 맺고 다
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 5 -
2 AD 변
본 에 는 신 샘 링 에 라 21 에 는 퀴스트
변 22 에 는 샘 링 변 여 러
AD변 들 단 에 다
21 퀴스트 AD 변
래시 AD 변
그림 21 고 변 가 진 래시 AD 변 타낸다
변 는 N비트 능 경우 (2N+1)개 어
통 얻어진 2N개 든 동시에 그 신 비
는 브루트 포스 식[7] 사 여 2N개 비 통 도계 드가 생
지 거쳐 N비트 지 드가 다
그림 21 래시 AD 변
Fig 21 Full flash AD converter architecture
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 6 -
상 경우 클 사 클에 그 신 가 N비트 능 갖는
지 드 변 므 가 빠 변 볼 수 다 단
는 변 능 가시키 비 열
수 도 건 8비트 상 시에는 지수 수 가 게 다
라 많 수 큰 칩 큰 큰 커 시 스 그리고
생시키는 지 민감 그 사 많 연결 등
단 상 신 처리 치에 는
다[8-10]
들어 YGendai가 계 8비트 래시 AD 변[11]
는
500MSs 고 동 수 3W 21mmsup2 큰 칩
차지 므 시스 집 에 어 움 다
2단 래시 AD 변
그림 22 2단 래시 AD 변
Fig 22 Two-step flash AD converter architecture
그림 22는 2단 래시 AD변 다 변 는 래시 AD
변 지 주 원 비 수
감 시키는 갖는다 변 상 비트 변 과 비트 변
리 각각 변 에 래시 AD 변 사 여 N비트
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 7 -
능 경우 비 수 2N개에 2times(2N2)개 감 시
칩 수 다 그러 2단 래시 AD 변 여 10비
트 상 상도 지닌 변 비 원 수
가 8비트 변 에 비 지수 수 가 에 시스 집 에
게 다 또 시스 체 능에 당 는 가 고
고 연산 폭 DA 변 다는 단 다[12-14]
라 AD 변
그림 23 라 AD 변
Fig 23 Pipeline AD converter architecture
그림 23에 보 라 AD 변 는 다단 AD 변 각
단 SHA(Sample and Hold Amplifier) 래시 AD 변 DA 변 고
득 가진 연산 폭 다 라 AD 변 는 2단 래
시 AD 변 능 1비트 감 시 는 비 수
수 병 처리 식 사 여 클 사 클에 지
드 12비트 상 고 상도 고 100MHz 고 동
수 다 그러 변 는 여러 단에 는 지
드 체 지 드 통 여 복 클 어
어가 다 또 각 단에 신 처리 생 득 차
차가 라 에 어 큰 차 므 INL과
DNL 상시키 는 러 차보 별도 계
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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- 64 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 8 -
는 단 다[15-19]
타 - 리브드 AD 변
타 - 리브드 AD 변 는 많 AD 변 들 병 에 라
매우 빠 변 도 얻 수 다 개 채 가진 AD 변 시스
그림 24에 타내었다
그림 24 타 - 리브드 AD 변
Fig 24 Time-Interleaved AD converter architecture
그림 24 CLK0 CLK1과 4 가 고 CLK1 CLK4는 각각에
CLK0 주 만큼 지연 다 그래 각각 AD 변 는 CLK0 비
그 신 연 샘 링 수 개 AD 변
는 샘 링 주 수 14 비 변 시킨다 CLK0 사 는 단
샘 드 폭 는 AD 변 지 에 미치므 MOS 공
또는 폴라 공 사 지 고 GaAs 공 다
폴 AD 변
그림 25 폴 AD 변 는 샘 드 폭 DA 변 가
치 다 는 에 폴 폭 사 여
그 신 처리 여 내 시킨다 폴 그
신 가 폴 만큼 감 수 비 통 어 지 드 변
다
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 9 -
그림 25 폴 AD 변
Fig 25 Folding AD converter architecture
능 폴 에 결 폴
폴 계 다 그러 폴 는 고 변 도 갖지만
시스 에 는 처리 시스 에 칩
큰 단 여 갖고 다 또 에 폴 변 에
능 수도 상 비트 비트 사 지연시간
차 지연시간 차 보 는 단 가지고 다[20]
그림 26 폴 원리
Fig 26 Principle of interpolating
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 10 -
폴 만 사 생 는 그림 26 폴
여 결 수 다 병 폴 블 에 수 폴 신 생
후 개 병 폴 블 들 사 에 폴 삽
시 원래 폴 신 Vo1과 Vo5사 에 등 간격 차 가지는 폴
신 들 Vo2 Vo3 Vo4 가 생시킨다 폴 과 후 폴
신 수 가 폴 (IR) 능 log2(IR)만큼
가 다 폴 폴 블 수 수 폴
만큼 감 시키 폴 블 에 생 DNL 폴 만큼 감 시키
는 갖는다
차 비 (SAR) AD 변
그림 27는 신 처리 에 가 리 사 는 차 비 AD 변
타낸다
그림 27 차 비 AD 변
Fig 27 SAR AD converter architecture
차 비 (SAR Successive Approximation Register) 변 는 그
가 근 지 드 얻 시 -착 사 는
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 11 -
귀 다 변 는 차 비 지스 비 그리고 비
귀 는 DA 변 어 다 각각 근사과
개 클 사 클 동 에 루어지므 체 N 비트 지 드변 N클
사 클 다
차 비 AD 변 도 상도는 귀 는 DA 변
도 상도에 결 다 라 단 가 우수 DA 변
사 다는 단 가지고 다 변 변 도는 100KHz
에 1MHz 도 계측 에 다
고리드믹 AD 변
그림 28 고리드믹 AD 변 타낸다
그림 28 고리드믹 AD 변
Fig 28 Algorithmic AD converter architecture
고리드믹 AD 변 는 동 식 닌 동 식 고
가 칩 과 갖는 시스 집 에 크게
여 수 복 과 통 1비트 는 변 식 가지고
다 변 변 도는 수 KHz에 수 KHz 낮 변 도 갖는
다 라 신 처리 계측 시스 집 는 가능
다
22 샘 링 AD 변
그림 29 샘 링 AD 변 타낸다 샘 링 AD 변 는
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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- 64 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 12 -
타-시그마 변 지 다 그러 변 능 지
능보다는 변 능에 크게 우 다 샘 링 AD
변 는 신 주 수보다 훨 빠 게 동 (보통 20～512 ) 신
역에 재 는 주 수 역 동시킴 신 -
- 비 가시키는 특 갖는다 근 샘 링 AD 변 는 고
질 지 시스 과 같 변 고 상도(16비트 상)
에 사 어 다
그림 29 샘 링 AD 변
Fig 29 Oversampling AD converter architecture
샘 링 AD 변 내 많 블 들 지
체 고 지 집 내 에 차지 쉽
게 가능 다는 것 다 또 지 특 33V 사
여 수 다 그러 샘 링 AD 변 는 고 상도 지만 낮
변 도 그 가 신 처리에 어 다는 단 가지
고 다
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 13 -
3 WLAN IQ 채 AD 변 계 웃
WLAN 시스 에 는 AD 변 계 사 12비트 상도에
40MHz 변 도 다 2 에 살펴 본 여러 가지 AD 변
10비트 상 상도 100MHz 변 도에 가 가
가 라 AD 변 다 라 본 에 는 스 치
드 커 시 라 택 다
지만 스 치드 커 시 라 AD 변 는 클럭 티
므 50 듀티 사 클 가지는 것 매우 다 냐
클럭 신 에 상승 에지가 후 강 에지가 지 시간 연산
폭 가 착 는 시간 에 착 시간 연산 폭 계
사 보다 커지게 게 착 는 가 생 다 라 본 에
는 듀티 사 클 가진 클럭 신 도 50 듀
티 사 클 보 주는 DLL 듀티 보 다
본 에 는 21 에 고 AD 변 여러
에 WLAN 시스 에 라 12비트 40MSs CMOS
AD 변 각 블 ( -칩 갭 연산 폭
샘 드 폭 MDAC Sub-ADC 지 차 보 듀티 보
)들 동 원리 계 에 다 마지막 계 AD
변 각 블 들 웃에 다
31 라 AD 변 동 원리
본 에 는 WLAN 시스 에 가능 도 AD 변 능 12비
트 40MSs 택 다
라 AD 변 각 스 지는 15비트 또는 티 비트
수 다 본 에 는 각 스 지 15비트 것 15비트
는 계 가 간결 수 비 수
수 연산 폭 내 귀 가진다는 다 또
고 도 보 다 지만 어 드는 단 다
15비트 스 지는 어드는 단 보 고 연산 폭
에 득- 상 가 계 여 수 도 다 본 에
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 14 -
고 는 12비트 AD 변 체 블 도 그림 31에
타내었다
각 스 지는 샘 드 폭 (SHA) 연산 폭 sub-DAC sub-ADC
감산 다 Sub-ADC는 상도 래시 ADC 다 샘
드 폭 DAC 득 폭 감산 는 스 치드 커 시
MDAC(Multiplying DAC) 다 각 스 지는 클럭 생 에 생
2개 비 첩 클럭에 라 동 게 다
각 스 지 동 원리 살펴보 다 과 같다 각 스 지 샘 드
폭 에 그 신 가 샘 링 고 sub-ADC는 샘 링 신
지 드 변 여 게 다 지 드는 DAC에
어 그 신 변 다
그림 31 12비트 라 AD 변 체
Fig 31 Architecture of 12bit pipelined ADC
감산 는 처 샘 드 폭 에 샘 링 신 DAC
차 신 생 연산 폭 가 신
폭 여 다 스 지에 시킨다 각 스 지는 러 동 복
게 다 라 든 스 지는 다 에 여 동시에 동 연
지 값 게 다 마지막 스 지는 만들 가 없
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 15 -
에 2비트 래시 AD 변 게 다 각 스
지 지 신 는 래치 열에 동 가 후 지 차 보
에 보 과 거치게 다 본 에 는 에
는 실 에 도 든 블 들 차동 다
그림 32 스 지당 15비트 특
Fig 32 15bit per stage architecture characteristic
스 지당 2비트 처리 는 에 는 감산 가 게 어
었지만 그림 32 15비트 특 과 같 규칙
지 언 상 값보다 같거 지게 다
라 보 는 단지 가산에 만 게 다
32 -칩 갭 계
18V 공 에 PSRR(Power Supply Rejection Ratio) 얻
연산 폭 는 그림 33 동 갭 계
다 BJT R3 PTAT(Proportional to absolute temperature) 생 고
R2는 CTAT(Complementary to absolute temperature) 생 다
도가 질수 다 드 낮 R2에 는 가 게 게
다[21]
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 16 -
그림 33 동 갭 도
Fig 33 Circuit of the Bandgap-reference
라 (31)과 같 PTAT CTAT 가 쳐 생
게 다 도 특 (32) 같다
)23
)ln((4 1
R
V
R
nnVRV ft
ref +times
= (31)
)2
1
3
)ln((4 1
T
V
RT
V
R
nnR
T
V ftref
para
para+
para
paratimes=
para
para (32)
실험 결과 T
Vtpara
para= 0085mVdegC 고
T
V f
para
para 1= -16mVdegC 므 0 도
계수 가지 R3과 R2 비가 )ln(0850
61
nn timestimes 만 시 다
CMOS 공 에 상 BJT는 공 지 에 그림 34 같 p+
란트 n-웰 사 에 생 는 생 다 드 다 p- 컬
단 사 다
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 17 -
그림 34 CMOS 공 pnp BJT
Fig 34 pnp BJT using CMOS process
갭 PSRR 보 여 사 연산 폭
AC 실험 결과는 그림 35에 타내었다 채 게 여 단
스 지 902dB 득 타내었다 또 다 드 순
도에 라 변 므 연산 폭 가 788mV ~ 552mV 지 도 같
능 내 다 공통 드 변 도 변 에 연산
폭 AC 실험 결과 그림 36에 타내었다
그림 35 연산 폭 AC 결과
Fig 35 AC Simulation of OPAMP for Bandgap-reference
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 18 -
그림 36 공통 드 변 AC 결과
Fig 36 AC Simulation of OPAMP when ICMR changes
그림 37 도에 갭
Fig 37 Variation of reference voltage with temperature
갭 실험 결과 그림 37과 그림 38에 타내었다
도 -20degC에 +120degC 지 변 시킬 변 는 공 TT
87ppmdegC 도 계수 타내었고 VDD 17V에 19V 지 변 시킬
변 는 21mV 40dB PSRR 타내었다
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 19 -
그림 38 원 변 에 갭
Fig 38 Variation of reference voltage with VDD
그림 39 갭 웃
Fig 39 Layout of the Bandgap-reference
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 20 -
갭 웃 그림 39에 타내었다 는
생 는 므 트랜지스 BJT 매칭 특 에 심 주
울여 다 라 본 웃에 는 폴리곤 사 여
원 매칭 특 P-Poly 사 다
BJT 사 는 순 강 가 가 10um x 10um 사
특 고 미 사 다 또 신 게 트
어 생 는 차 여 그라운드 가드 링 다
33 연산 폭 계
331 연산 폭 상 계 사 결
샘 드 폭 MDAC에 쓰 는 연산 폭 는 WLAN 시스 에 도
득과 역폭 갖는 폴 드 캐스 드 폭 사 다 폴
드 캐스 드 폭 는 스 폭 보다 동 가 크 공통 드
결 편리 다 또 단에 PMOS NMOS 병 사 여
공통 다
그림 310 단 폴 링
Fig 310 Single pole modeling
폭 역폭 그림 310과 같 단 폴 링 여 수 다 단
폴 링 여 (33)과 같 샘 링 클럭 주 에 연산 폭
값 변 1LSB 에 착 어 다 라 (34)
같 3dB 역폭 수 다
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 21 -
)1()(
111
)(
1)(
)(1
1)(
))0()(()()(
)(
t
t
t
t
etV
sssV
ssV
sVs
sV
VsVsCR
sVsV
dt
tdVC
R
VV
o
o
i
io
oooi
ooi
-
-=
+-=
=
+=
-=-
=-
(33)
t
VNf fs
dBp2
ln2ln3
-sup3- (34)
(N 상도 Vfs Full-scale range t Settling time)
+
szlig
A(s)Vo(s)Vi(s) -
그림 311 귀 β 가지는 폐 루 시스
Fig 311 Feedback system with feedback factor β
지만 실 샘 드 폭 MDAC에 연산 폭 가 쓰 에는 귀
걸린 상태 드 상태에 착 특 보 에 그림 311 귀
β 가진 폐 루 시스 에 3dB 주 수 다
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 22 -
)(1
)()(
sA
sAsACL
b+= (35)
)1(
11)(
u
CL
w
ssA
bb +
= (36)
폐 루 달 수 (35)에 단 폴 링 개 루 달 수
(36)과 같 폐 루 3dB 주 수 수 다 라 (7) (8)과 같
폐 루 3dB 주 수는 개 루 단 득 주 수에 귀 β 곱 것
수 다
(37)
(38)
라 샘 드 폭 에 가능 연산 폭 는 1비트 마진 포
13비트 상도에 625ns 에 착 어 므 단 득 주 수는
463MHz 보다 커 다
연산 폭 득 (39) 같 폐 루 달 수에 단 계단 수
가 여 수 다
(39)
udB ww times- b3
loopopenuloopcloseddB ww --- times==
3
11
btb
)1(1
)1
)1
(
11(
1
1
1
1)
1(
1
1)(
)1(
1
1
1
)(
)1(
11
ou
At
o
oo
uo
o
o
o
o
u
o
o
uo
u
o
o
opop
o
o
i
o
eA
Av
AssA
A
s
A
A
sA
A
A
ssA
sv
sAw
s
Aw
sA
As
v
v
+-
-+times
=
++
-+times
=
+times+
++
+times
times-
=
times++
=
times++
=
++
=
bt
b
tbb
b
tb
b
t
tb
bb
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 23 -
단 득 귀 시스 라 가 β=1 므 (310)과 같 착 후
차가 1LSB 에 들어 다 라 13비트 상도 만 시키 개
루 득 9102 (79dB) 보다 다
1
1
11
+=
+-=
oo
o
AA
Aerror
Nsf
o
VLSBerror
A 21
1
1=pound=
+ (310)
332 득 상 공통 드 귀 계
연산 폭 득 상 는 폭 단 MOS 게 트에 다 폭 연결
여 단 연산 폭 낮 득 상시키는 다 캐스 드 단
그림 312(a)에 타내었고 득 상 캐스 드 단 그림
312(b)에 타내었다[22]
212 rorogmRout acuteacute= (311)
(a) (b)
그림 312 (a) 캐스 드 단 (b) 득 상 캐스 드 단
Fig 312 (a) Cascode stage (b) Cascode stage with the gain-booster
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 24 -
득 상 사 지 는 캐스 드 단 (311)과 같지만
득 상 사 캐스 드 단 (312) 같 득 상
득 A가 곱 큰 얻 수 다 득 상 캐
스 드 단 신 그림 313에 타내었다
그림 313 득 상 신
Fig 313 Equivalent small signal model of the gain-booster
2121
2
11
11
])[(
)(
rorororoAgmbgmI
VR
Iro
roIVVgmbgm
roIAV
t
tout
ttt
t
++acuteacute+==
=acute-
++
acuteacute-=
(312)
차동 태 연산 폭 는 경우 내 드 어스 값
지므 동 상태 지 어 다 차동 태
공통 신 또는 어스 게 지 여 귀 가
공통 드 귀 라 다
산 시간에 차동 공통 드 값 는 동 원
리 그림 314에 타내었다 비 첩 클럭 Φ1과 Φ2 사 여 (313)과 같
어 Vcmfb 생시킬 수 다
Φ1= ldquo1rdquo 경우 그림 314(a)에 타내었고 Φ2= ldquo1rdquo 경우 그림 314(b)
에 타내었다 경우에 여 (313)과 같 량 생 는 량
보 칙에 여 (314) 같 어 생 다
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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1995
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 25 -
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 2
F 2
F 2
F 2
(a) Φ1 phase
+
-
VC1
+
-
VC2
+
-
VC3
+
-
VC4
Vb
Vcmref
Vb
Vcmref
Vcmfb
Vop Von
C2 C1 C1 C2
F 1
F 1
F 1
F 1
(b) Φ2 phase
그림 314 공통 드 귀 동 원리
Fig 314 Operating principle of the Common mode feedback circuit
)21)(()21)((1 CCVVCCVVQ cmfboncmfbop +-++-=aring
2)(2)(2 CVVCVVQ bcmrefbcmref -+-=aring
1)(1)( CVVCVV cmfbopcmfbop -+-+ (313)
)(2
cmrefb
onop
cmfb VVVV
V -++
= (314)
도에 어스 드 Vb는 공통 드가 2개 사 므 그림
315과 같 공통 드 귀 에 스 치 개수 2개 수 다
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 26 -
그림 315 공통 드 귀
Fig 315 Common mode feedback circuit
연산 폭 단 통상 차동 폭 가 사
가 수 는 동 역 그림 316 같 다 차동 폭 NMOS
트랜지스 사 는 경우 값 GND 차동 폭
원 Vdsat과 단 Vgsn 만큼 라갈 수 다 에 PMOS 트랜지
스 사 는 경우 가 수 는 값 VDD 원
Vdsat과 Vgsp 만큼 내 수 다
그림 316 차동 폭
Fig 316 Input common mode limitation of the differential amplifier
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 27 -
러 결 는 가 트랜지스 루어진
차동 폭 사 는 신 트랜지스 사 여 각각
결 는 것 다 러 단 사 그림
317에 타내었다
그림 317 연산 폭 도
Fig 317 Schematic of the OPAMP
샘 드 폭 에 연산 폭 실험 결과 그림 318에
타내었다 실험 결과 9455dB 득 502MHz 단 득 주 수
타내었다 그리고 루 득 1 주 수 근 상 여 는 66deg 타내었
다
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 28 -
그림 318 연산 폭 AC 결과
Fig 318 AC simulation of the OPAMP
그림 319 연산 폭 웃
Fig 319 Layout of the OPAMP
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 29 -
연산 폭 웃 그림 319에 타내었다 그 블 만큼
특 고 여 폴리 폭보다 2 상 게 여 웃
수 다 득 상 어스 단 우 치 고 클럭 들어가는
공통 드 귀 폭 사 에 가드 링 치 여
다
34 샘 드 폭 계
샘 드 폭 는 고 상도 AD 변 에 가 블 다 그
능 클럭 1 AD 변 가 차 없 변 수 수 도 신
샘 링 여 시간 지시 주고 클럭 0 는 에 공통
(AC Ground) 내보내는 역 수 다[23]
그림 320 샘 드 폭 도
Fig 320 Schematic of the Sample and hold amplifier
본 에 택 폐 루 샘 드 폭 그림 320에
타내었다 감 차동 계 샘 드 폭 는 샘
드 드 드 여 동 다 샘 링 드 드 드
동 그림 321 (a) (b)에 보여 다
샘 링 드 는 연산 폭 단과 단 연결 어 가상 그
라운드 과 공통 드 (AC ground) 게 고 차동 신 가
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 30 -
각각 샘 링 커 시 에 다 드 드에 는 연산 폭
단 사 에 커 시 가 연결 어 샘 링 커 시 에 었 신 가 샘
드 폭 달 게 다
(a) 샘 링 드 (b) 드 드
그림 321 샘 드 폭 가지 동 드
Fig 321 Two operating modes of the SHA
그림 322 샘 드 폭 실험 결과
Fig 322 Simulation result of the implemented SHA
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 31 -
본 에 샘 드 폭 연산 폭 실험 결과
는 9455dB 득 284MHz 폐 루 3dB 주 수 66˚ 상여
가진다 연산 폭 여 그림 320과 같 샘 드 폭
과도 답 실험 결과는 그림 322에 주어진다
5MHz 주 수 갖는 그 신 샘 드 고
수 다
샘 드 폭 FFT 결과 그림 323에 타내었다
1MHz 주 수 80MHz 클럭 샘 링 80dBc SFDR과
128비트 비트 수 다
그림 323 샘 드 폭 FFT 결과
Fig 323 FFT result of an implemented SHA
샘 드 폭 첫 째 스 지 웃 그림 324에 타내었
다 많 는 연산 폭 에 는 는 15 수 수
도 여 탈 폭 결 다 그리고 샘 드 폭 커
시 는 특 고 상 우에 미 치 다[25]
특 스 지는 지 신 과 그 신 차 는 블 므
웃 심 주 가 다 라 지 신
그 신 막 쉴 다
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 32 -
그림 324 샘 드 폭 첫 째 스 지 웃
Fig 324 Layout of the SHA and the 1st stage
35 MDAC (Multiplying Digital to Analog Converter) 계
라 AD 변 에 MDAC 샘 드 폭 폭 sub-
DAC 그리고 감산 역 수 는 블 다
라 AD 변 능 다 스 지 보내 생
는 MDAC 결과에 크게 다 신 가 운 곳 MDAC에
차는 스 지 지 지 수 폭 어 커지 에 MDAC 능
라 AD 변 능 에 어 매우 다 그림 325는 본 에
스 치드 커 시 MDAC 보여 다
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 33 -
그림 325 15비트 MDAC 스 치드 커 시
Fig 325 SC realization of 15bitstage MDAC
15비트 에 MDAC (315) 같다
)4
1(2 refinrefin VVVV gt-
=V )4
1
4
1(2 refinrefin VVVV ltlt- (315)
)4
1(2 inrefrefin VVVV gt-+
는 차동 계 고 사 개 커 시 (Cp1 Cp2 Cn1 Cn2)는
동 크 다 ck1 high MDAC 샘 링 드 동 그림
326(a) 에 타내었다 샘 링 드 동 에 는 개 커 시 가 차동
과 연산 폭 단에 연결 신 가 다 ck2 가 high
MDAC 폭 드 동 게 다 샘 링 드 에 연결 어
개 커 시 가 ck2가 high 가 개 커 시 (Cs)는 sub-
ADC 에 결 는 에 연결 고 지 커 시 (Cf)는
단에 연결 다 MDAC 폭 드 그림 326(b)에 타내었다
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 34 -
(a) 샘 링 드 (b) 폭 드
그림 326 MDAC 가지 동 드
Fig 326 Two operating mode of MDAC
MDAC 샘 링 드에 량 (316)과 같고 폭 드에
량 (317)과 같다
)()( inoutsinoutf VVCVVCQ -times+-times= (316)
DAsoutf VCVCQ times+times= (317)
`QQ = (318)
DAinoutfs VVVCC +== 2 (319)
샘 링 드에 폭 드 변 가 보 에 (318)과 같
량도 량 보 칙에 보 다
든 커 시 크 는 동 에 MDAC 동 (319) 같 간
략 수 고 본 2 폭 감산 동 는 것
수 다 VDA 값 신 크 에 라 1 0 -1 개 값 개
값 택 게 다 러 신 에 MDAC 언
(315) 같 수 다
MDAC 과 그에 MDAC 특 그림 327에 타내었고
MDAC 실험 결과 그림 328에 타내었다
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 35 -
(a) MDAC (b) MDAC
그림 327 MDAC 특
Fig 327 The input amp output characteristic of MDAC
그림 328 MDAC 실험 결과
Fig 328 The simulation result of MDAC
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
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- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 36 -
36 Sub-ADC 계
차동 비 2개 도계 드 진 드 꾸어 주는
루어진 Sub-ADC 그림 329에 타내었다
그림 329 Sub-ADC
Fig 329 Architecture of Sub-ADC
31 Sub-ADC 진리
Table 31 Truth table of sub-ADC
신 comp1
comp2
MSB LSB
refin VV4
1-lt 0 0 0 0
refinref VVV4
1
4
1ltlt- 0 1 0 1
inref VV lt4
1 1 1 1 0
Sub-ADC는 차동 과 차동 비 여 000110 드
여 MDAC 래치 어 단 지 드 보내 다 31 sub-
ADC에 진리 sub-ADC 신 에 라 가지 도계
드 진수 변 여 게 는 것 타낸다 plusmnVref AD 변
신 에 변 타낸다
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 37 -
그림 330 스 치드 커 시 사 차동 비
Fig 330 Fully differential comparator with switched capacitor
그림 330 스 치드 커 시 사 샘 링 단 리 래치 그리
고 차동 비 타낸다[24]
그림 331 Sub-ADC 실험 결과
Fig 331 Simulation result of implemented Sub-ADC circuit
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 38 -
그림 332 Sub-ADC 웃
Fig 332 Layout of the Sub-ADC
동 살펴보 샘 링 단에 차동 과 차동
차 가 커 시 에 각각 고 리 는 그 신 크
폭시킨 후 래치 보내 래치는 폭 그 신 지 신
변 시킨다 3 AND 게 트는 본 사 계
비 3 AND 게 트 그림 330과 같 후 실험 결과
는 그림 331과 같다 Sub-ADC 웃 그림 332에 타내었다 비
직 블 상 치 신 다
37 지 차 보 계
지 차 는 라 AD 변 에 비 차 각 단
사 거 사 는 다 차 에 MDAC
AD 변 변 어 게 경우 지 차 에
plusmn05LSB 가감 여 라 AD 변 차 다
스 지당 2비트 사 경우 도 그림 333에 타내
었다 비 생 차 지 가감산 통 보
주는 다 식 가 감산 가 게 다 감산 가
가 다
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 39 -
그림 333 스 지당 2비트 도
Fig 333 Flow of 2bit per stage architecture
결 것 그림 334 스 지당 15비트 다
규칙 가 여 지 상 값보다 상 같거
게 보 과 가산 만 루어지게 다
그림 334 스 지당 15비트 도
Fig 334 Flow of 15bit per stage architecture
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
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그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
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그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
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39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 40 -
지 차 는 그림 335에 타낸 것과 같 다 각 스
지에 는 지 비트 동 맞 어 주 래치가 지연
사 다 래치 도는 그림 336에 타내었다 라 AD 변
에 는 주 에 15 비트 지 가지 에 에 치 스
지 수 지연 가 많 에 치 스 지 수 지연
가 어든다
MSB(Si) + LSB(Si-1) + Carry(FAi+1) = Sum + Out(FAi) (320)
그림 335 지 차 블 도
Fig 335 Block of the digital error correction logic
가산 (Full Adder)는 언 지 차 가산 능 역
는 것 그림 337에 타내었다 스 지에 에 치
스 지(Si-1) 15비트 지 에 비트(LSB) 에 치 스
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 41 -
지(Si) 상 비트(MSB) 주고 그 결과 지
내보는 역 담당 다 또 비트 가산 생 는 캐리(carry)
에 치 가산 (FAi-1) 달 주는 능 는 것 다
동 (320) 타내었다
그림 336 래치 도
Fig 336 Schematic of the latch
그림 337 가산 도
Fig 337 Schematic of the Full-adder
가산 A B C단 는 가산 에 가 는 개 신 다 가
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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December 2003
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 42 -
지 신 에 개는 스 지 지 값 고 는
비트 쪽에 어 캐리 값 다 SUM 신 는 라 AD 변
지 에 비트 타내는 것 고 Carry_out 신 는 단 가
산 (FAi-1) 달 캐리 값 다
그림 338 지 차 보 웃
Fig 338 Layout of the Digital error correction logic
지 차 보 웃 그림 338에 타내었다 지 차
보 는 래치 가산 D-FF 어 다
38 는 듀티 보 계
50 듀티 사 클 샘 링 주 수 특 스 치드 커 시
에 지고 다 스 지간 클럭과 그
상 클럭 쓰는 라 AD 변 그 들 수 다
는 듀티 사 클 보 쓰 CMOS 폭 감 동 도
가에 듀티 사 클 변동 과 막 수 다[25-26]
는 듀티 사 클 보 블 다 어그램 그림 339에 타내었
다 듀티 사 클 보 는 상middot주 수 검 (Phase amp Frequency
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
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- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 43 -
Detector) (Charge Pump) 루 (Loop Filter) 어 지연
(Voltage Controlled Delay Line)[27] 루어진 DLL 루 T-FF
(Toggle-Flipflop)[28] XOR 게 트 루어 다
그림 339 는 듀티 사 클 보 블 다 어그램
Fig 339 Block diagram of the proposed Duty-cycle correction circuit
는 듀티 사 클 보 타 다 어그램 그림 340에 타내
었다 동 원리는 다 과 같다
T-FF는 듀티 사 클에 독립 50 듀티 사 클 가진 2T 주
Ckref 신 만든다 또 T-FF 특 듀티 사 클 보
수 다 상middot주 수 검 는 Ckref 신 어 지연
신 는다 상middot주 수 검 도 그림 341
에 타내었다
그림 340 듀티 사 클 보 타 다 어그램
Fig 340 Timing diagram of the Duty-cycle correction circuit
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 44 -
DLL 폐 루 가 상태 어 지연 지연 시간 사
클 보 에 어 지연 에 Ckref 신 비 90deg 상
차 가지는 신 얻 수 다 Ckref 신 90deg 상 차 가지는 신
XOR 게 트 듀티 사 클에 50 듀티 사 클
가지는 Ckout 신 얻 수 다
그림 341 상middot주 수 검 도
Fig 341 Schematic of the Phase-Frequency detector
는 상middot주 수 검 에 공 는 Up Dn 신 On
Off 태 꾸어주는 역 다 는 Up 신 가 들어
는 루 LPF 고 Dn 신 가 들어 는 LPF
시키는 스 치 역 다
사 는 그림 342에 타내었다 상 검 특
고 여 신 On 는 경우 가 LPF 또는
지 도 계 다 Up Dn 신 가 는 경우 LPF 는
지 도 계 다 루 는 빠 킹과 낮 지 고 여
10pF 사 다
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
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체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
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그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
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4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
[1] B Razavi Principle of Data Conversion System Design IEEE Press
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Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 45 -
그림 342 도
Fig 342 Schematic of the charge pump
어 지연 에 쓰 는 역 게 트 드 연결
여 다 드처럼 사 는 트랜지스 Vgs 여 역에 동
는 트랜지스 결 여 에 는 가 어 에 처럼 거
변 는 특 갖는 그림 343에 타내었다
Vc 변 에 지연 값 변 게 다 Vc
공 는 어 가 PMOS 가 여 각 지연 간
지연 값 가 어 감 PMOS 감 여
각 지연 간 지연 값 감 다
그림 343 어 특
Fig 343 Voltage controlled resistive load characteristic
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
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5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
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- 64 -
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[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 46 -
원 에 지 칭 갖는 지연
어싱 어 지연 그림 344에 타내
었다 PMOS 어스 Vbp는 어스 Vctrl과 거 같게
므 Vctrl 신 에 라 실 변 게 어 신
스 폭 변 시키고 지연 수 게 다
어스 는 차동 폭 half-buffer replica Vctrl 신
에 라 신 스 폭 지도 어스 어
다
그림 344 어 지연
Fig 344 Schematic of the Voltage controlled delay line
차동 폭 는 리카 과 Vctrl 신 가 같 지는 Vbn
신 생 므 만 원 변 여 Vctrl 신 가 같 변 라도 차동
폭 (+) 드 Vctrl 신 같게 만들어 같 스 폭과 갖도
Vbn 신 다 게 원 변 에 상 없
공 수 게 다 Vctrl 는 지연 단 Vctrl 신 리
여 커 시티브 커 링 지 는 역 다 그리고 Vctrl 신 에 라
스 폭 변 에 차동 신 가 상 스 수 도 는 가
다 스 생 도 그림 345에 타내었다
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 47 -
그림 345 스 생 도
Fig 345 Schematic of the full-swing generator
그림 346 1 듀티 사 클 가진 신
Fig 346 Output waveform for a 1 duty cycle at 40MHz input clock
는 듀티 사 클 보 에 듀티 사 클 1 신 가 들어
과도 답 그림 346에 타내었고 듀티 사 클
변 듀티 사 클 변 그림 347에 타내었다
실험 결과 는 듀티 사 클 보 는 듀티 사 클 1
에 99 지 변 여도 095 변동 가지는 50 듀티 사 클 가진
신 보 가능 다
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그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
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그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 48 -
그림 347 듀티가 변 듀티 변
Fig 347 Changes in the output duty cycle as a function of the input duty
cycle
그림 348 듀티 보 웃
Fig 348 Layout of the Duty-correction circuit
듀티 보 웃 그림 348에 타내었다 듀티 보 는 지
특 매우 에 도 각각 블 마
다 가드 링과 스 커 시 치 다
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
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다
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subbandgap reference circuit with 1-V power supply voltage IEEE J
Solid-State Circuits vol39 no1 pp252ndash255 Jan 2004
- 64 -
[22] M Das and H Jim Improved Design criteria of gain-boosted CMOS
OTA with high speed optimizations ISCAS 2000 pp 200-204 May
2000
[23] C C Hsu J T Wu A CMOS 33mW 100-MHz 80-dB SFDR Sample-
and-Hold Amplifier Symposium on VLSI Circuits Digest of Technical
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rdquo 공 34 C 12 pp 28-36 1997
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
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on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
1723ndash-1732 Nov 1996
[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 49 -
39 12비트 AD 변 실험 결과
본 에 계 12비트 AD 변 는 WLAN 시스 수신 에 가
능 도 단 18V 공 원에 동 는 CMOS 018um n-well 공
여 계 다
그림 349 상 DA 변 신 복원
Fig 349 Way to reconstruct signal using ideal DA converter
상 DA 변 여 AD 변 신 복원 는
블 도 그림 349에 타내었다
그림 350 상 DA 변 신 복원
Fig 350 Reconstruction signal using ideal DA converter
블 도 타낸 실험 FFT(Fast Fourier Transform) 연산
AD 변 에 사 고 지 신 상 DA 변
에 여 그 신 변 는 것 다 계 12비트 40MSs
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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1995
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on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
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2005
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 50 -
라 AD 변 그림 349과 같 상 DA 변 에 연결 여 복원
그림 349에 타내었다 500kHz 신 가 었 그림
350 복원 수 다
그림 351 FFT 실험 결과
Fig 351 FFT simulation result
그림 352 AD 변 주 수 변 에 비트 실험 결과
Fig 352 Simulation result of ENOB as a function of the input frequency in
AD converter
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
[1] B Razavi Principle of Data Conversion System Design IEEE Press
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applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
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[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 51 -
체 12비트 AD 변 FFT 실험 결과 그림 351에 타내었다
실험 결과 SFDR 79dBc 결과 얻었고 비트 수는 1144비트
얻었다
12비트 AD 변 주 수 변 시키 FFT 실험 결
과 그림 352에 여 타냈다 비트는 주 수가 가 수
감 실험 통 수 었다
그림 353 12비트 AD 변 랜
Fig 353 Floor plan of the 12bit AD Converter
계 AD 변 는 WLAN 시스 에 수 도 IQ 채 AD 변
다 단 AD 변 랜 그림 353에 타내었다
IQ채 12비트 AD 변 는 지 블 과 그 블 므
그 신 지 신 간 간 에 신 가 생 게 다 러
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 52 -
신 간 지 그림 354 같 가드 링(guard ring) 치
여 지 블 그 블 는 것 다 또
웃 시 빈 공간에는 스 캡 스 커 시 치 여 원
과 거 다[29]
그림 354 가드 링
Fig 354 Structure of the guard-ring
가드 링 지 블 과 그 블 사 에 n-well 만든 후 가
원 가 고 그 주 에는 가 낮 Gnd 가 여 역
다 드 만들게 다 통 지 블 쪽에 생
쉽게 그 블 쪽 통과 지 못 게 다
WLAN IQ 채 12비트 CMOS AD 변 체 웃 CMOS
035um 1-Poly 4-Metal 공 여 수 고 그림 355에 타내었
다
I-채 AD 변 Q-채 AD 변 매칭 특 상시키 여
드 과 뿐만 니라 원 지 칭 웃 다
체 트랜지스 에 그라운드 지 그라운드 그 그라운드
리 여 다 IQ 채 12비트 AD
변 칩 1292mm2 (3800umtimes3400um) 다
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
[1] B Razavi Principle of Data Conversion System Design IEEE Press
1995
[2] D J Johnston and M LaBrecque ldquoIEEE 80216 WirelessMAN
Specification Accelerates Wireless Broadband Accessrdquo Technology Intel
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utilizing automatic frequency control for the IEEE 80211a wireless LAN
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conversion transceiver for Bluetooth and 80211brdquo IEEE J Solid-State
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Efficient Architecture IEEE J Solid-State Circuits vol 24 no 6 Dec
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[18] C R Grace P J Hurst and Stephen H Lewis A 12-bit 80-MSamples
Pipelined ADC With Bootstrapped Digital Calibration IEEE J Solid-
State Circuits vol 40 no 5 May pp 1038-1046 2005
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digital converter IEEE J Solid-State Circuits vol SC-22 pp954-61
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interpolating analog-to-digital converterrdquo in Proc Eur Solid-State
Circuits Conf pp 200ndash203 2000
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subbandgap reference circuit with 1-V power supply voltage IEEE J
Solid-State Circuits vol39 no1 pp252ndash255 Jan 2004
- 64 -
[22] M Das and H Jim Improved Design criteria of gain-boosted CMOS
OTA with high speed optimizations ISCAS 2000 pp 200-204 May
2000
[23] C C Hsu J T Wu A CMOS 33mW 100-MHz 80-dB SFDR Sample-
and-Hold Amplifier Symposium on VLSI Circuits Digest of Technical
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rdquo 공 34 C 12 pp 28-36 1997
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capacitor circuits Electron Lett vol38 no18 pp1008-9 Aug 2002
[26] S Kim ldquoA 960-Mbspin Interface for Skew-Tolerant Bus Using Low
Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
May 1997
[27] J G Maneatis ldquoLow-jitter process-independent DLL and PLL based
on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
1723ndash-1732 Nov 1996
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Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 53 -
그림 355 12비트 AD 변 체 웃
Fig 355 Layout of the 12bit AD Converter
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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12 pp 1668-1679 Dec 1992
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interpolating analog-to-digital converterrdquo in Proc Eur Solid-State
Circuits Conf pp 200ndash203 2000
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- 64 -
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and-Hold Amplifier Symposium on VLSI Circuits Digest of Technical
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rdquo 공 34 C 12 pp 28-36 1997
[25] S Karthikeyan Clock duty cycle adjuster circuit for switched
capacitor circuits Electron Lett vol38 no18 pp1008-9 Aug 2002
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
May 1997
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on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
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[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
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2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 54 -
4 실험 결과 고찰
본 에 는 3 에 계 12비트 AD 변 체 블 에 측
결과 다 41 에 능 검 12비트 AD 변 PCB 계에
다 그리고 42 에 12비트 AD 변 측 결과 고
43 에 측 결과 고찰 다
41 능 검 12비트 AD 변 PCB 계
12비트 AD 변 능 검 PCB (Printed-Circuit Board)
계 다 PCB는 Mentor graphics사 PADS 트 워크
수 다
그림 41 PCB 계 도
Fig 41 Design drawing for PCB fabrication
그림 41는 능 검 12비트 AD 변 PCB 계 도 타
낸다 I-채 AD 변 Q-채 AD 변 특
체 칭 치 4층 사 여 지 원과
그 원 리 다 그리고 단에는 RF 트랜스포 여 단
신 차동 신 변 시 주었고 트랜스포 과 칩 사
에 직 연결 칩 내 샘 드 폭 에 생 는 스 칭
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
[1] B Razavi Principle of Data Conversion System Design IEEE Press
1995
[2] D J Johnston and M LaBrecque ldquoIEEE 80216 WirelessMAN
Specification Accelerates Wireless Broadband Accessrdquo Technology Intel
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utilizing automatic frequency control for the IEEE 80211a wireless LAN
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Interpolation AD Converter with Tree-Level Folding Amplifiers IEICE
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Efficient Architecture IEEE J Solid-State Circuits vol 24 no 6 Dec
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Pipelined ADC With Bootstrapped Digital Calibration IEEE J Solid-
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digital converter IEEE J Solid-State Circuits vol SC-22 pp954-61
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interpolating analog-to-digital converterrdquo in Proc Eur Solid-State
Circuits Conf pp 200ndash203 2000
[21] J Doyle Y J Lee Y B Kim H Wilsch and F Lombardi A CMOS
subbandgap reference circuit with 1-V power supply voltage IEEE J
Solid-State Circuits vol39 no1 pp252ndash255 Jan 2004
- 64 -
[22] M Das and H Jim Improved Design criteria of gain-boosted CMOS
OTA with high speed optimizations ISCAS 2000 pp 200-204 May
2000
[23] C C Hsu J T Wu A CMOS 33mW 100-MHz 80-dB SFDR Sample-
and-Hold Amplifier Symposium on VLSI Circuits Digest of Technical
Papers 2003
[24] 곽 보 승훈 ldquo CMOS 비 시스
rdquo 공 34 C 12 pp 28-36 1997
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capacitor circuits Electron Lett vol38 no18 pp1008-9 Aug 2002
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
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[27] J G Maneatis ldquoLow-jitter process-independent DLL and PLL based
on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
1723ndash-1732 Nov 1996
[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 55 -
그 에 주는 도 다 또 단에는
사 과 막 주고 RC 고주 거 주
었다 PCB 그림 42에 타내었다
그림 42 12비트 AD 변 능 검 PCB
Fig 42 Performance verification PCB for 12bit AD converter
42 12비트 AD 변 측 결과
IQ채 12비트 CMOS AD 변 같 그 지
가 공 는 드 측 에는 많 주 술 다
생 신 사 간 클럭에 그라운드 림 상 등
AD 변 능 측 에 다
AD 변 측 경 그림 43에 타내었다 그 지
원 리 여 가 고 지 특 Agilent사 생
(E4421B)에 여 클럭 다 그 닉 특
Agilent사 신 생 (33250A) 사 신 생 에 생 는
닉들 가 거 주 역 통과 (Bandpass filter)
사 다 AD 변 측 직 지 매트랩
그램 다
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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Mode Two-Step Flash AD converter ISCAS96 pp199-202 1996
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pp 1492-1497 1989
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interpolating analog-to-digital converterrdquo in Proc Eur Solid-State
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- 64 -
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
May 1997
[27] J G Maneatis ldquoLow-jitter process-independent DLL and PLL based
on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
1723ndash-1732 Nov 1996
[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 56 -
그림 43 12비트 AD 변 측 경
Fig 43 Measurement environment of 12bit AD converter
12비트 AD 변 능 측 변수는 SNR(Signal to Noise Ratio)
SNDR(Signal to Noise and Distortion Ratio) SFDR(Spurious Free
Dynamic Range)등 다
SNR 신 에 신 과 체 비 (41)
과 같 수 다
))((log10 10 dBPowerNoise
PowerSignalSNR = (41)
같 SNR AD 변 도에 라 달라지는
에 차 만 고 경우 N비트 도 갖는 AD 변
SNR (42)과 같다
)(761026 dBNSNR += (42)
그리고 SNDR 신 과 닉 포 체 비
미 다 실 측 SNDR 비트(ENOB)는 (43) 수
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
[1] B Razavi Principle of Data Conversion System Design IEEE Press
1995
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- 63 -
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interpolating analog-to-digital converterrdquo in Proc Eur Solid-State
Circuits Conf pp 200ndash203 2000
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subbandgap reference circuit with 1-V power supply voltage IEEE J
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- 64 -
[22] M Das and H Jim Improved Design criteria of gain-boosted CMOS
OTA with high speed optimizations ISCAS 2000 pp 200-204 May
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and-Hold Amplifier Symposium on VLSI Circuits Digest of Technical
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rdquo 공 34 C 12 pp 28-36 1997
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
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on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
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Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 57 -
SFDR 신 과 가 큰 값 갖는 닉 과 비
타낸다
026
761 dBSNDRENOB
-= (43)
20MHz 샘 링 도에 주 수 1MHz 5Mhz 10MHz 변 시키
측 신 스 트럼 그림 44 (a) (b) (c) 에 타내었다 측 결과
신 주 수가 1MHz 52dB SNDR 59dBc SFDR 얻었고
신 주 수가 5MHz 50dB SNDR 56dBc SFDR 얻었다 그리
고 퀴스트 주 수 10Mhz 는 48dB SNDR 51dBc SFDR
얻었다 주 수 1MHz에 10MHz 지 가시킬 비트
SFDR 타낸 것 그림 45에 타내었다
또 클럭 듀티 사 클 변 체 AD 변 비
트수 변 그림 46에 타내었다 측 결과 듀티 보
클럭 듀티 사 클 10-90 지 변 여도 체 AD 변
비트수 변 는 5내 능 변 타내었다
(a) Fs=20Mhz Fin=1Mhz
(b) Fs=20Mhz Fin=5Mhz
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
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2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 58 -
(c) Fs=20Mhz Fin=10Mhz
그림 44 측 신 스 트럼
Fig 44 Measured signal spectrum
그림 45 주 수에 비트 SFDR
Fig 45 Measured dynamic performance of ENOB and SFDR versus Fin
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
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참고 헌
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Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
May 1997
[27] J G Maneatis ldquoLow-jitter process-independent DLL and PLL based
on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
1723ndash-1732 Nov 1996
[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 59 -
그림 46 클럭 듀티 사 클에 비트 변
Fig 46 Variation in the ENOB as a function of input clock duty cycle
43 측 결과 고찰
그림 47 AD변 상 들과 비
Fig 47 Comparison of FoM between the proposed AD converter and
commercial AD converter
IQ채 12비트 AD 변 도체 업체에 상 12비
트 AD 변 능 비 다 능 비 시 AD 변 주 능
변수 비트수(n) 변 도 여 (44)과 같
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
- 62 -
참고 헌
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1995
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[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 60 -
FoM(Figure of Merit) 다
][2
HzJoulFrequencySampling
nDissipatioPowerFoM
N acute=
(44)
상 AD 변 비 결과는 그림 47과 같다 IQ채 12
비트 AD 변 는 상 과 비 여 보 측 에 는
우수 변 도가 다 어지므 변 FoM 간 도
타났다 는 AD 변 측 결과는 41에 다
41 AD 변 측 결과
Table 41 Summary of measurement performance of the proposed ADC
Parameter Simulation Result Measurement Result
상도 12bit 12bit
변 도 40MHz 20MHz
ENOB 1144bit
(Fs=40MHz Fin=05MHz)
83bit
(Fs=20MHz Fin=1MHz)
SFDR 79dBc
(Fs=40MHz Fin=05MHz)
59dBc
(Fs=20MHz Fin=1MHz)
공 18V 18V
199 mW 184 mW
칩 - 1292 mm2
공 - Magna 018um CMOS
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
59dBc 수 보 다 AD 변 칩 1292mmsup2
다
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참고 헌
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[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
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May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 61 -
5 결
본 에 는 통신 WLANWMAN 시스 에 는 12비트
40MSs AD 변 계 다
라 AD 변 가 블 샘 드 폭 MDAC에 쓰
는 연산 폭 는 공통 드 여 트랜지스
에 NMOS PMOS 병 사 고 역 지 득
얻 득 상 착 다 샘 드 폭 계 연산
폭 는 9455dB 득 502MHz 단 득 주 수 66deg 상 여
타내었다 그리고 연산 폭 어스 공 여
87ppmdegC 도 계수 가지는 -칩 갭 생 집 다
또 스 치드 커 시 라 AD 변 는 스 지간
클럭과 그 상 클럭 쓰 에 칩 내에 클럭
50 듀티 사 클 지 는 것 지고 다 러 듀티 사 클
차 AD 변 동 능 막 는 듀티 사 클
보 집 다
는 듀티 보 클럭 듀티 사 클
10~90 지 변 여도 체 AD 변 능 변 는 0내
능 변 타내었다
계 시뮬 Cadence사 Spectre Synopsys사 Hspice 그
리고 웃 Cadence사 Virtuoso 사 DRC LVS는
Mentor Graphics Calibre 사 다 또 Post 시뮬 Cadence
사 Star-RCXT 사 여 검 다 칩 스트 보드
여 동 특 측 다
는 AD 변 는 매그 018um n-well 1-poly 6-metel CMOS 공
었 측 결과 18V 단 원 에 는 184mW
1Mhz 20Mhz 샘 링 도에 ENOB SFDR 각각 83비트
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[19] S H Lewis and P R Gray A pipeline 5Msamples 9bit analog-to-
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interpolating analog-to-digital converterrdquo in Proc Eur Solid-State
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rdquo 공 34 C 12 pp 28-36 1997
[25] S Karthikeyan Clock duty cycle adjuster circuit for switched
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[26] S Kim ldquoA 960-Mbspin Interface for Skew-Tolerant Bus Using Low
Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
May 1997
[27] J G Maneatis ldquoLow-jitter process-independent DLL and PLL based
on self-biased techniques IEEE J Solid-State Circuits vol 31 pp
1723ndash-1732 Nov 1996
[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
Circuit with a duty cycle correction range of 15-to-85 for multi-phase
applications IEICE TRANS Electron VolE88-C NO4 pp773-7 Apr
2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
56mW 018um CMOS AD Converter with 3-D Fully Symmetrical
Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
-
- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
-
- 62 -
참고 헌
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- 제2장 AD 변환기의 종류
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- 22 오버샘플링 AD 변환기
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- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
-
- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
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- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
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- 제1장 서론
- 제2장 AD 변환기의 종류
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- 22 오버샘플링 AD 변환기
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- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
-
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- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
-
- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
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- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
-
- 제5장 결론
- 참고문헌
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- 64 -
[22] M Das and H Jim Improved Design criteria of gain-boosted CMOS
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2000
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and-Hold Amplifier Symposium on VLSI Circuits Digest of Technical
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[24] 곽 보 승훈 ldquo CMOS 비 시스
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[25] S Karthikeyan Clock duty cycle adjuster circuit for switched
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[26] S Kim ldquoA 960-Mbspin Interface for Skew-Tolerant Bus Using Low
Jitter PLLrdquo IEEE J Solid-State Circuits vol 32 no 5 pp 691ndash-700
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[27] J G Maneatis ldquoLow-jitter process-independent DLL and PLL based
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1723ndash-1732 Nov 1996
[28] J N Jang and H J Park An All-Digital CMOS Duty Cycle Correction
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2005
[29] B Min Y Cho H Chae H Park and S Lee A 10b 100MSs 14mm2
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Capacitors IEICE Trans on Electronics vol E89-C no 5 pp 630-635
May 2006
- 제1장 서론
- 제2장 AD 변환기의 종류
-
- 21 나이퀴스트 AD 변환기
- 22 오버샘플링 AD 변환기
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- 제3장 WLAN용 IQ 채널 AD 변환기 설계 및 레이아웃
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- 31 파이프라인 AD 변환기의 구조 및 동작 원리
- 32 온-칩 밴갭 기준 전류 회로 설계
- 33 연산 증폭기 회로 설계
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- 331 연산 증폭기 회로 상세 설계 사양 결정
- 332 이득 향상기 및 공통 모드 귀환 회로 설계
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- 34 샘플 홀드 증폭기 설계
- 35 MDAC 회로 설계
- 36 Sub-ADC 회로 설계
- 37 디지털 오차 보정 회로 설계
- 38 제안하는 듀티 보정 회로 설계
- 39 12비트 AD 변환기 모의 실험 결과
-
- 제4장 실험 결과 및 고찰
-
- 41 성능 검증용 12비트 AD 변환기 PCB 설계
- 42 12비트 AD 변환기 측정 결과
- 43 측정 결과 요약 및 고찰
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- 제5장 결론
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